日本語参考資料 最新版英語データシートはこちら 20 µsセトリング、250 kSPSの 24ビットΣ-Δ ADC AD7176-2 データシート 特長 概要 高速で柔軟な出力レート: 5 SPS～250 kSPS 高速なセトリング・タイム: 20 µs チャンネル・スキャン・データレート: 50 kSPS/チャンネル 性能仕様 ノイズ・フリー・ビット数: 250 kSPS で 17 ビット ノイズ・フリー・ビット数: 2.5 kSPS で 20 ビット ノイズ・フリー・ビット数: 5 SPS で 22 ビット INL: FSR の±2.5 ppm 50 Hz と 60 Hz の除去比: 50 ms セトリングで 85 dB 入力チャンネルがユーザー設定可能 2 チャンネルフル差動または 4 チャンネル疑似差動 クロスポイント・マルチプレクサ 2.5 V のリファレンスを内蔵(ドリフト 2 ppm/°C) 内蔵発振器、外付け水晶、または外部クロック 電源 単電源: AVDD1: 5 V、AVDD2 および IOVDD: 2 V～5 V 両電源(オプション): AVDD1 および AVSS: ± 2.5 V 電流: 7.8 mA 温度範囲: −40°C～+105°C 3 線式または 4 線式のシリアル・デジタル・インターフェース (シュミット・トリガ付き SCLK) CRC エラー・チェック SPI、QSPI、MICROWIRE、DSP に互換 AD7176-2 は、高速セトリング、高精度、高分解能のマルチプレ クス型 Σ-Δ A/D コンバータ(ADC)であり、狭帯域入力信号を対象 とします。入力は、内蔵クロスポイント・マルチプレクサを使 って、2 チャンネルのフル差動または 4 チャンネルの疑似差動 入力に構成することができます。2.5 V 低ドリフト(2 ppm/°C)の高 精度バンド・ギャップ・リファレンス電圧 (出力バッファ付き) を内蔵しているため、機能が追加され、外付け部品数が削減さ れます。 最大チャンネル・スキャン・データレートは 50 kSPS (セトリン グ・タイム 20 µs)であり、17 ビットのノイズ・フリー・ビット 数 でデ ータ が安 定し ます 。出 力 デ ー タ レ ー ト は 、 5 SPS～ 250 kSPS の範囲でユーザー設定可能です。分解能は、速度が低 いほど高くなります。 AD7176-2 では、次の 3 種類のデジタル・フィルタを提供してい ます。高速セトリング・フィルタは、チャンネル・スキャン・ レートを最大化します。Sinc3 フィルタは、1 チャンネルの低速 アプリケーションに対する分解能を最大化します。50 Hz およ び 60 Hz の環境では、AD7176-2 固有のフィルタがセトリング・タ イムを最小化するか、またはライン周波数除去比を最大化します。 これらのエンハンスド・フィルタにより、27 SPS の出力データレ ート(セトリング・タイム 36 ms)で、50 Hz および 60 Hz の同時除 去が可能になります。 システム・オフセットとゲイン誤差は、チャンネルごとに補正 することができます。このチャンネルごとの設定機能では、各 チャンネルで使用するフィルタ・タイプと出力データレートも 設定することができます。クロスポイント・マルチプレクサの 全スイッチングは、ADC から制御され、さらに GPIO ピンを使 って外部マルチプレクサを自動的に制御するように設定するこ とができます。 規定動作温度範囲は、−40°C～+105°C です。AD7176-2 は 24 ピ ン TSSOP パッケージを採用しています。 アプリケーション プロセス制御: PLC/DCS モジュール 温度計測および圧力計測 医用および科学技術用マルチチャンネル計測 クロマトグラフィ 機能ブロック図 AVDD1 AVDD2 REGCAPA REF– REF+ REFOUT IOVDD REGCAPD BUFFERED PRECISION REFERENCE 1.8V LDO 1.8V LDO INT REF AIN0 CS AIN1 Σ-Δ ADC AIN2 DIGITAL FILTER SERIAL INTERFACE AND CONTROL SCLK DIN DOUT/RDY AIN3 XTAL AND INTERNAL CLOCK OSCILLATOR CIRCUITRY CROSSPOINT MULTIPLEXER AVSS GPIO0 GPIO1 XTAL1 CLKIO/XTAL2 SYNC/ERROR AD7176-2 DGND 11037-001 I/O CONTROL AIN4 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。 èଐஜ語版資料は REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2012 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD7176-2 データシート 目次 特長 ................................................................................................... 1 シリアル・インターフェースのリセット(DOUT_RESET) ..... 41 アプリケーション ............................................................................ 1 同期(SYNC/ERROR) ................................................................... 41 概要 ................................................................................................... 1 エラー・フラグ .......................................................................... 42 機能ブロック図 ................................................................................ 1 改訂履歴 ........................................................................................... 3 DATA_STAT ................................................................................ 42 IOSTRENGTH ............................................................................. 42 仕様 ................................................................................................... 4 グラウンド接続とレイアウト ....................................................... 43 タイミング特性............................................................................ 7 レジスタの一覧 .............................................................................. 44 タイミング図................................................................................ 7 レジスタの詳細 .............................................................................. 46 絶対最大定格.................................................................................... 8 コミュニケーション・レジスタ ............................................... 46 熱抵抗 ........................................................................................... 8 ステータス・レジスタ............................................................... 47 ESD の注意 ................................................................................... 8 ADC モード・レジスタ ............................................................. 48 ピン配置およびピン機能説明......................................................... 9 インターフェース・モード・レジスタ.................................... 49 代表的な性能特性 .......................................................................... 11 レジスタ・チェック .................................................................. 50 ノイズ性能と分解能 ...................................................................... 15 データ・レジスタ ...................................................................... 50 ゲッティング・スターティド....................................................... 16 GPIO コンフィギュレーション・レジスタ.............................. 51 電源 ............................................................................................. 17 ID レジスタ ................................................................................. 52 デジタル通信.............................................................................. 17 チャンネル・マップ・レジスタ 0 ............................................ 53 設定の概要 ................................................................................. 19 チャンネル・マップ・レジスタ 1 ............................................ 54 回路説明 ......................................................................................... 23 チャンネル・マップ・レジスタ 2 ............................................ 55 アナログ入力.............................................................................. 23 チャンネル・マップ・レジスタ 3 ............................................ 56 ドライバ・アンプ ...................................................................... 23 セットアップ・コンフィギュレーション・レジスタ 0.......... 57 AD7176-2 リファレンス ............................................................. 26 セットアップ・コンフィギュレーション・レジスタ 1.......... 57 AD7176-2 クロック・ソース ..................................................... 27 セットアップ・コンフィギュレーション・レジスタ 2.......... 58 デジタル・フィルタ ...................................................................... 28 セットアップ・コンフィギュレーション・レジスタ 3.......... 58 Sinc5 + Sinc1 フィルタ ............................................................... 28 フィルタ・コンフィギュレーション・レジスタ 0 ................. 59 Sinc3 フィルタ ............................................................................ 29 フィルタ・コンフィギュレーション・レジスタ 1 ................. 60 シングル・サイクル・セトリング ........................................... 29 フィルタ・コンフィギュレーション・レジスタ 2 ................. 61 50 Hz および 60 Hz 除去のエンハンスド・フィルタ .............. 31 フィルタ・コンフィギュレーション・レジスタ 3 ................. 62 動作モード...................................................................................... 34 オフセット・レジスタ 0............................................................ 63 連続変換モード.......................................................................... 34 オフセット・レジスタ 1............................................................ 63 連続読出しモード ...................................................................... 35 オフセット・レジスタ 2............................................................ 63 シングル変換モード .................................................................. 36 オフセット・レジスタ 3............................................................ 63 スタンバイ・モードとパワーダウン・モード........................ 37 ゲイン・レジスタ 0 ................................................................... 64 キャリブレーション・モード................................................... 37 ゲイン・レジスタ 1 ................................................................... 64 デジタル・インターフェース....................................................... 38 ゲイン・レジスタ 2 ................................................................... 64 チェックサム保護機能 .............................................................. 38 ゲイン・レジスタ 3 ................................................................... 64 CRC の計算................................................................................. 39 外形寸法 .......................................................................................... 65 汎用 I/O ....................................................................................... 41 オーダー・ガイド ...................................................................... 65 16 ビット変換／24 ビット変換 ................................................. 41 Rev. 0 － 2/65 － AD7176-2 データシート 改訂履歴 11/12—Revision 0—Initial Version Rev. 0 － 3/65 － AD7176-2 データシート 仕様 特に指定がない限り、AVDD1 = 4.5 V～5.5 V、AVDD2 = 2 V～5.5 V、IOVDD = 2 V～5.5 V、AVSS = DGND = 0 V、REF+ = 2.5 V、REF− = AVSS、内部マスター・クロック= 16 MHz、TA = TMIN～TMAX。 表 1. Parameter ADC SPEED AND PERFORMANCE Output Data Rate (ODR) No Missing Codes 1 Resolution Noise Noise Free Resolution ACCURACY Integral Nonlinearity (INL) Offset Error2 Offset Drift Offset Drift vs. Time3 Gain Error2 Gain Drift vs. Temperature1 Gain Drift vs. Time3 REJECTION Power Supply Rejection Common-Mode Rejection At DC At 50 Hz and 60 Hz1 Normal Mode Rejection1 ANALOG INPUTS Differential Input Voltage Range Absolute AIN Voltage Limits1 Analog Input Current Input Current Input Current Drift Crosstalk INTERNAL REFERENCE Output Voltage Initial Accuracy1 Temperature Coefficient Reference Load Current, ILOAD Power Supply Rejection (Line Regulation) Load Regulation Voltage Noise Voltage Noise Density Turn-On Settling Time Long-Term Stability3 Short Circuit Test Conditions/Comments Min 5 24 See Table 6 See Table 6 250 kSPS, REF+ = 5 V 2.5 kSPS, REF+ = 5 V 5 SPS, REF+ = 5 V Max Unit 250,000 SPS Bits 17 20 22 2.5 V reference 5 V reference ±2.5 ±7 ±40 ±110 ±450 ±10 ±0.5 ±3 25°C AVDD1, AVDD2 VIN = 1 V Bits Bits Bits ±7 ±50 ±1 90 VIN = 0.1 V 20 SPS ODR (post filter) (50 Hz ± 1 Hz and 60 Hz ± 1 Hz) 50 Hz ± 1 Hz and 60 Hz ± 1 Hz Internal clock, 20 SPS ODR (post filter) External clock, 20 SPS ODR (post filter) 71 85 dB dB 90 90 dB dB ±VREF AVDD1 + 0.05 ±48 ±0.75 ±4 −120 External clock Internal clock (±2.5 % clock) 1 kHz input 100 nF external capacitor on REFOUT to AVSS REFOUT with respect to AVSS TA = 25°C 0°C to +105°C −40°C to +105°C IL AVDD1 and AVDD2 + 0.16% ±5 ±10 +10 V V 93 ppm/°C ppm/°C mA dB 32 4.5 215 60 460 25 ppm/mA µV rms nV/√Hz µs ppm mA −10 － 4/65 － V V µA/V nA/V/°C nA/V/°C dB 2.5 − 0.16% ±2 ±3 ∆VOUT/∆IL eN, 0.1 Hz to 10 Hz eN, 1 kHz 100 nF capacitor 500 hours ISC ppm of FSR ppm of FSR µV nV/°C nV/500 hours ppm/FSR ppm/FSR/°C ppm/FSR/ 500 hours dB 95 130 AVSS − 0.050 EXTERNAL REFERENCE Rev. 0 Typ AD7176-2 データシート Parameter Reference Input Voltage Absolute Reference Input Voltage Limits1 Average Reference Input Current Average Reference Input Current Drift Normal Mode Rejection1 Test Conditions/Comments Reference input = (REF+) – (REF−) Min 1 AVSS − 0.05 External clock Internal clock See the Rejection parameter section of this table Common-Mode Rejection GENERAL-PURPOSE I/O (GPIO 0, GPIO 1) Output High Voltage, VOH1 Output Low Voltage, VOL1 Input Mode Leakage Current1 Floating-State Output Capacitance Input High Voltage, VIH1 Input Low Voltage, VIL1 CLOCK Internal Clock Frequency Accuracy Duty Cycle Output Low Voltage, VOL Output High Voltage, VOH Crystal Frequency Start-Up Time External Clock (CLKIO) Duty Cycle1 LOGIC INPUTS Input High Voltage, VINH1 Input Low Voltage, VINL1 Hysteresis1 Typ 2.5 Max AVDD1 AVDD1 + 0.05 Unit V V ±72 ±1.2 µA/V nA/V/°C ±6 nA/V/°C 83 dB With respect to AVSS ISOURCE = 200 µA ISINK = 800 µA AVSS + 4 AVSS + 0.4 +10 −10 5 AVSS + 3 AVSS + 0.7 16 −2.5 +2.5 50: 50 0.4 0.8 × IOVDD 14 Typical duty cycle 50: 50 (max: min) 30 2 V ≤ IOVDD ≤ 2.3 V 2.3 V ≤ IOVDD ≤ 5.5 V 2 V ≤ IOVDD ≤ 2.3 V 2.3 V ≤ IOVDD ≤ 5.5 V IOVDD > 2.7 V IOVDD < 2.7 V 0.65 × IOVDD 0.7 × IOVDD IOVDD ≥ 4.5 V, ISOURCE = 1 mA 2.7 V ≤ IOVDD < 4.5 V, ISOURCE = 500 μA IOVDD < 2.7 V, ISOURCE = 200 μA IOVDD ≥ 4.5 V, ISINK = 2 mA 2.7 V ≤ IOVDD < 4.5 V, ISINK = 1 mA IOVDD < 2.7 V, ISINK = 400 μA Floating state Floating state 0.8 × IOVDD 0.8 × IOVDD 0.8 × IOVDD 16 50 16 50: 50 0.08 0.04 −10 Leakage Currents 16.384 V V µA pF V V MHz % % V V 16.384 70 MHz µs MHz % 0.35 × IOVDD 0.7 0.25 0.2 +10 V V V V V V µA LOGIC OUTPUT (DOUT/RDY) Output High Voltage, VOH1 Output Low Voltage, VOL1 Leakage Current Output Capacitance SYSTEM CALIBRATION1 Full-Scale Calibration Limit Zero-Scale Calibration Limit Input Span POWER REQUIREMENTS Power Supply Voltage AVDD1 − AVSS AVDD2 – AVSS AVSS – DGND IOVDD − DGND IOVDD – AVSS Rev. 0 0.4 0.4 0.4 +10 −10 10 1.05 × FS −1.05 × FS 0.8 × FS 4.5 2 −2.75 2 For AVSS < DGND － 5/65 － V V V V V V µA pF 2.1 × FS V V V 5.5 5.5 0 5.5 6.35 V V V V V AD7176-2 データシート Parameter POWER SUPPLY CURRENTS Full Operating Mode AVDD1 Current AVDD2 Current IOVDD Current Standby Mode Standby (LDO On) Power-Down Mode POWER DISSIPATION Full Operating Mode Standby Mode Power-Down Mode Test Conditions/Comments All outputs unloaded, digital inputs connected to IOVDD or DGND Typ Max Unit External reference Internal reference External reference Internal reference External clock Internal clock External crystal 1.5 1.75 4.3 4.5 2 2.25 2.5 1.75 2.1 4.9 5.1 2.3 2.6 mA mA mA mA mA mA mA Internal reference off, total current consumption Internal reference on, total current consumption Full power-down, LDO, Internal reference 22 µA 415 µA 0.5 10 µA AVDD2 = 2 V, IOVDD = 2 V, external clock and reference AVDD2 = 5 V, IOVDD = 5 V, external clock and reference AVDD2 = 2 V, IOVDD = 2 V, internal clock and reference AVDD2 = 5 V, IOVDD = 5 V, internal clock and reference Internal reference off, all supplies = 5 V Internal reference on, all supplies = 5 V Full power-down 20.1 23.15 mW 39 44.75 mW 22.25 25.9 mW 42.5 49 mW 50 µW mW µW 1 Min 110 2.1 2.5 これらの値は、出荷テストを行いませんが、設計および㸭または量産開始時のキャラクタライゼーション・データにより保証します。 システムまたは内部ゼロスケール・キャリブレーションの後、オフセット誤差は、設定した出力データレートに対するノイズのオーダーになります。 システム・フ ルスケール・キャリブレーションにより、ゲイン誤差は、設定した出力データレートに対するノイズのオーダーになります。 3 長時間安定性仕様は非累積的です。 2 Rev. 0 － 6/65 － AD7176-2 データシート タイミング特性 特に指定がない限り、IOVDD = 2 V～5.5 V、DGND = 0 V、入力ロジック 0 = 0 V、入力ロジック 1 = IOVDD、CLOAD = 20 pF。 表 2. Parameter t3 t4 Limit at TMIN, TMAX (B Version) 25 25 Unit ns min ns min Test Conditions/Comments 1, 2 SCLK high pulse width SCLK low pulse width READ OPERATION t1 0 ns min CS falling edge to DOUT/RDY active time t55 15 40 0 12 25 2.5 ns max ns max ns min ns max ns max ns min IOVDD = 4.5 V to 5.5 V IOVDD = 2 V to 3.6 V SCLK active edge to data valid delay4 IOVDD = 4.5 V to 5.5 V IOVDD = 2 V to 3.6 V Bus relinquish time after CS inactive edge t6 20 0 ns max ns min SCLK inactive edge to CS inactive edge t7 10 ns min SCLK inactive edge to DOUT/RDY high/low 0 ns min CS falling edge to SCLK active edge setup time4 8 8 5 ns min ns min ns min Data valid to SCLK edge setup time Data valid to SCLK edge hold time CS rising edge to SCLK edge hold time t23 WRITE OPERATION t8 t9 t10 t11 1 初期リリース時はサンプル・テストにより適合性を保証。 図 2 と図 3 を参照。 3 出力が VOL または VOH を横切るために要する時間。 4 SCLK のアクティブ・エッジとは、SCLK の立下がりエッジを意味します。 5 データ・レジスタを読出した後、RDYはハイ・レベルに戻ります。 シングル変換モードおよび連続変換モードで、RDYがハイ・レベルの間に、同一データを再度読 出すことができますが、2 回目の読出しは次の出力更新に近いところで読出さないように注意してください。 連続読出し機能をイネーブルすると、デジタル・ワー ドは 1 回しか読出すことができません。 2 タイミング図 CS (I) t6 t1 MSB DOUT/RDY (O) t5 LSB t7 t2 t3 11037-002 SCLK (I) t4 I = INPUT, O = OUTPUT 図 2.読出しサイクルのタイミング図 CS (I) t11 t8 SCLK (I) t9 t10 MSB LSB I = INPUT, O = OUTPUT 図 3.書込みサイクルのタイミング図 Rev. 0 － 7/65 － 11037-003 DIN (I) AD7176-2 データシート 絶対最大定格 特に指定のない限り、TA = 25 °C。 熱抵抗 表 3. Parameter AVDD1, AVDD2 to AVSS AVDD1 to DGND IOVDD to DGND IOVDD to AVSS AVSS to DGND Analog Input Voltage to AVSS Reference Input Voltage to AVSS Digital Input Voltage to DGND Digital Output Voltage to DGND AIN[4: 0] or Digital Input Current Operating Temperature Range Storage Temperature Range Maximum Junction Temperature Lead Soldering, Reflow Temperature θJA は、表面実装パッケージの場合、デバイスを JEDEC テス ト・ボードにハンダ付けした状態で規定。表 4 に記載する値は、 シミュレーション・データに基づいています。 Rating −0.3 V to +6.5 V −0.3 V to +6.5 V −0.3 V to +6.5 V −0.3 V to +7.5 V −3.25 V to +0.3 V −0.3 V to AVDD1 + 0.3 V −0.3 V to AVDD1 + 0.3 V −0.3 V to IOVDD + 0.3 V −0.3 V to IOVDD + 0.3 V 10 mA −40°C to +105°C −65°C to +150°C 150°C 260°C 表 4.熱抵抗 Package Type 24-Lead TSSOP JEDEC Board Layer 1 JEDEC Board Layer 2 Unit 156 87 °C/W °C/W ESD の注意 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. 0 θJA － 8/65 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD7176-2 データシート AIN4 1 24 AIN3 REF– 2 23 AIN2 REF+ 3 22 AIN1 REFOUT 4 21 AIN0 REGCAPA 5 20 GPIO1 19 GPIO0 18 REGCAPD AVDD2 8 17 DGND XTAL1 9 16 IOVDD CLKIO/XTAL2 10 15 SYNC/ERROR DOUT/RDY 11 14 CS DIN 12 13 SCLK AVSS 6 AVDD1 7 AD7176-2 TOP VIEW (Not to Scale) 11037-004 ピン配置およびピン機能説明 図 4.ピン配置 表 5.ピン機能の説明 ピン番号 記号 説明 1 AIN4 アナログ入力 4。クロスポイント・マルチプレクサから選択可能。 2 REF− リファレンス電圧入力負端子。REF−の範囲は AVSS～AVDD1 − 1 V。 3 REF+ リファレンス電圧入力正端子。外付けリファレンスは、REF+と REF−の間に入力することができます。REF+の 範囲は AVDD1～AVSS + 1 V。このデバイスは 1 V～AVDD1 のリファレンス電圧で動作します。 4 REFOUT 内蔵リファレンス電圧のバッファ付き出力。出力は、AVSS を基準とする 2.5 V。 5 REGCAPA アナログ LDO レギュレータ出力。このピンは、1 µF のコンデンサで AVSS へデカップリングしてください。 6 AVSS 負のアナログ電源。電源範囲は 0 V～−2.75 V で、公称 0 V に設定されます。 7 AVDD1 アナログ電源電圧 1。電圧は AVSS を基準とする 5 V ± 10%。 8 AVDD2 アナログ電源電圧 2。電圧範囲は AVSS を基準とする 2 V～AVDD1。 9 XTAL1 水晶入力 1。 10 CLKIO/XTAL2 水晶のクロック入力または出力(ADCMODE レジスタの CLOCKSEL ビットで指定)／入力 2。次の 4 種類のオプ ションがあります。 内蔵発振器—出力なし。 内蔵発振器—CLKIO/XTAL2 へ出力。IOVDD ロジック・レベルで動作。 外部クロック—CLKIO/XTAL2 へ入力。入力は IOVDD ロジック・レベルである必要があります。 外付け水晶—XTAL1 と CLKIO/XTAL2 の間に接続。 11 DOUT/RDY シリアル・データ出力／データ・レディ出力。DOUT/RDYは共用ピンです。ADCの出力シフトレジスタをアク セスする際には、シリアル・データ出力ピンとして機能します。出力シフトレジスタには、内蔵のデータ・レ ジスタまたはコントロール・レジスタからのデータが格納されます。データワード／コントロール・ワード情 報は、SCLKの立下がりエッジでDOUT/RDYピンに出力され、SCLKの立上がりエッジで有効になります。CSが ハイ・レベルのとき、DOUT/RDY出力はスリー・ステートになります。CSがロー・レベルのとき、DOUT/RDY はデータ・レディ・ピンとして動作し、変換の完了をロー・レベルで表示します。変換後にデータが読出され ない場合には、DOUT/RDYはハイ・レベルになり、次の更新が発生するまでハイ・レベルを維持します。 DOUT/RDYの立下がりエッジは、プロセッサに対する割込みとして機能し、有効データが読出し可能であるこ とを表示します。 12 DIN ADC の入力シフトレジスタに対するシリアル・データ入力。このシフトレジスタ内のデータは、ADC 内のコン トロール・レジスタに転送されます。該当するレジスタは、コミュニケーション・レジスタ内のレジスタ・ア ドレス・ビット(RA)により指定されます。データは SCLK の立上がりエッジで入力されます。 13 SCLK シリアル・クロック入力。このシリアル・クロック入力は、ADC との間のデータ転送に使います。SCLK には シュミット・トリガ入力が内蔵されているため、光アイソレーション・アプリケーションのインターフェース に適しています。 14 CS チップ・セレクト入力。アクティブ・ローのロジック入力であり、ADCを選択するときに使います。CSは、シ リアル・バスに複数のデバイスが接続されているシステム内でADCを選択するときに使うことができます。 ADCを 3 線式モードで使うときはCSをロー・レベルにハードウェア接続し、SCLK、DIN、DOUTをデバイスと のインターフェースに使うことができます。CSがハイ・レベルのとき、DOUT/RDY出力はスリー・ステートに なります。 Rev. 0 － 9/65 － AD7176-2 データシート ピン番号 記号 説明 15 SYNC/ERROR GPIOCON レジスタで、ロジック入力とロジック出力の間で切り替えることができます。複数の AD7176-2 デバ イスを使う場合、同期入力をイネーブルする際に、このピンによりデジタル・フィルタとアナログ変調器を同 期させることができます。同期入力をディスエーブルするときは、このピンを次の 3 つのモードで使うことが できます。 アクティブ・ローのエラー入力モード: このモードでは STATUS レジスタの ADC_ERROR ビットがセットされま す。 アクティブ・ローのオープン・ドレイン・エラー出力モード: STATUSレジスタのエラー・ビットがERRORピン に出力されます。複数デバイスのERRORピンが一緒に共通のプルアップ抵抗に接続できるため、任意のデバイ スのエラーを表示することができます。 汎用出力モード: このピンの状態は、GPIOCON レジスタの ERR_DAT ビットから制御されます。このピンは、 GPIO ピンで使用する AVDD1 レベルおよび AVSS レベルとは異なり、IOVDD および DGND を基準とします。 この場合、このピンはアクティブ・プルアップを持ちます。 16 IOVDD デジタル I/O 電源電圧。IOVDD の電圧範囲は 2 V～5 V で、IOVDD は AVDD2 に依存しません。例えば、 AVDD2＝5 V のとき、IOVDD は 3 V で動作できます。また逆も可です。AVSS を−2.5 V に設定する場合、 IOVDD の電圧は 3.6 V を超えることはできません。 17 DGND デジタル・グラウンド。 18 REGCAPD デジタル LDO レギュレータ出力。このピンは、デカップリング専用です。このピンは、1 µF のコンデンサで DGND へデカップリングしてください。 19 GPIO0 汎用入力／出力。このピンは、AVDD1 レベルと AVSS レベルを基準とします。 20 GPIO1 汎用入力／出力。このピンは、AVDD1 レベルと AVSS レベルを基準とします。 21 AIN0 アナログ入力 0。クロスポイント・マルチプレクサから選択可能。 22 AIN1 アナログ入力 1。クロスポイント・マルチプレクサから選択可能。 23 AIN2 アナログ入力 2。クロスポイント・マルチプレクサから選択可能。 24 AIN3 アナログ入力 3。クロスポイント・マルチプレクサから選択可能。 Rev. 0 － 10/65 － AD7176-2 データシート 代表的な性能特性 450 8388358 400 350 300 8388356 OCCURENCE ADC CODE 8388357 8388355 250 200 150 8388354 100 100 200 300 400 500 SAMPLE 0 8388356 8388354 8388356 ADC CODE 図 5.ノイズ (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 5 V 出力データレート= 5 SPS) 11037-008 0 11037-005 50 8388353 図 8.ノイズ分布のヒストグラム (AVDD1 = 5 V、AVDD2 = 5 V,IOVDD = 3.3 V、VREF = 5 V 出力データレート= 5 SPS) 8388375 800 8388370 700 8388360 600 8388355 500 OCCURENCE ADC CODE 8388365 8388350 8388345 8388340 400 300 200 8388335 2000 4000 6000 8000 SAMPLE 0 8388336 図 6.ノイズ (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 5 V 出力データレート= 10 kSPS) 450 8388380 400 8388366 8388372 350 OCCURENCE 8388360 8388340 8388320 300 250 200 8388300 150 8388280 100 5000 10,000 15,000 0 8388282 8388302 8388324 8388344 ADC CODE 8388366 8388386 8388408 11037-010 50 0 11037-007 ADC CODE 8388360 8388354 ADC CODE 500 8388400 SAMPLE 図 10.ノイズ分布のヒストグラム (AVDD1 = 5 V、AVDD2 = 5 V、VREF = 5 V、IOVDD = 3.3 V 出力データレート= 250 kSPS) 図 7.ノイズ (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 5 V 出力データレート= 250 kSPS) Rev. 0 8388348 図 9.ノイズ分布のヒストグラム (AVDD1 = 5 V、AVDD2 = 5 V、VREF = 5 V、IOVDD = 3.3 V 出力データレート= 10 kSPS) 8388420 8388260 8388342 11037-009 100 0 11037-006 8388330 － 11/65 － AD7176-2 データシート 12 0 –20 250kSPS 10 –40 AMPLITUDE (dB) 6 4 2 3 4 5 VCM (V) –160 11037-012 1 –100 –140 1kSPS 0 –80 –120 10kSPS 2 0 –60 0 5k 10k 15k 20k 25k FREQUENCY (Hz) 11037-019 RMS NOISE (µV) 8 図 14.1 kHz 入力トーン、−0.5 dBFS 入力 FFT (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V 出力データレート= 50 kSPS) 図 11.同相モード入力電圧対ノイズ (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V) 0 11.0 –20 –40 10.0 AMPLITUDE (dB) RMS NOISE (µV) 10.5 9.5 9.0 –60 –80 –100 –120 –140 8.5 5 10 15 –180 MASTER CLOCK FREQUENCY (MHz) 0 –20 –20 –40 150 200 250 300 350 400 450 500 –40 –60 AMPLITUDE (dB) –80 –100 –120 –60 –80 –100 –120 –140 –140 –160 50 100 150 200 250 300 FREQUENCY (Hz) 350 400 450 500 –160 11037-017 0 0 5k 10k 15k FREQUENCY (Hz) 20k 25k 11037-022 AMPLITUDE (dB) 100 図 15.50 Hz 入力トーン、-6 dBFS 入力 FFT (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V 出力データレート= 1 kSPS) 0 図 16.1 kHz 入力トーン、-6 dBFS 入力 FFT (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V 出力データレート= 50 kSPS) 図 13.50 Hz 入力トーン、−0.5 dBFS 入力 FFT (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V 出力データレート= 1 kSPS) Rev. 0 50 FREQUENCY (Hz) 図 12.マスター・クロック対ノイズ (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V) –180 0 11037-020 0 11037-016 8.0 –160 － 12/65 － AD7176-2 0 –20 –20 –40 –40 –60 –60 –80 –100 –80 –100 –120 –120 –140 –140 –160 0 20k 40k 60k 80k 100k 120k FREQUENCY (Hz) –160 10 20 30 40 50 60 70 FREQUENCY (Hz) 図 17.1 kHz 入力トーン、−0.5 dBFS 入力 FFT (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V、出力 データレート= 250 kSPS) 11037-031 CMRR (dB) 0 11037-023 AMPLITUDE (dB) データシート 図 20.同相モード除去比 (10 Hz～70 Hz) (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V 20 SPS エンハンスド・フィルタ) 1.0 0 –20 0.5 FROM POWER-DOWN –60 ERROR (%) AMPLITUDE (dB) –40 –80 –100 0 FROM STANDBY – REFERENCE OFF –0.5 –120 0 20k 40k 60k 80k 100k 120k FREQUENCY (Hz) –1.0 0.00001 11037-026 –160 0.0001 0.001 0.01 0.1 TIME (Seconds) 11037-032 –140 図 21.内蔵リファレンス電圧のセトリング・タイム (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V) 図 18.1 kHz 入力トーン、-6 dBFS 入力 FFT (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、VREF = 2.5 V、出力 データレート= 250 kSPS) 0 0.10 –20 0.05 CMRR (dB) ERROR (%) –40 0 –60 –80 –0.05 0 10 20 30 TIME (Seconds) 40 50 –120 11037-030 –0.10 10 100 1k 10k 100k FREQUENCY (Hz) 図 22.同相モード除去比の周波数特性 (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V 出力データレート= 250 kSPS) 図 19.内蔵リファレンス電圧のセトリング・タイム(広範囲表示) (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V) Rev. 0 1 － 13/65 － 1M 11037-033 –100 AD7176-2 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 1 10 100 1k 10k 100k 1M 10M FREQUENCY (Hz) 11037-034 POWER SUPPLY REJECTION (dB) データシート 図 23.電源除去比の周波数特性 (AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V) Rev. 0 － 14/65 － AD7176-2 データシート ノイズ性能と分解能 表 6 に、種々の出力データレートとフィルタに対する AD7176-2 の rms ノイズとノイズ・フリー(ピーク to ピーク)分解能を示し ます。これらの値は、外付け 5 V リファレンス電圧を使用する バイポーラ入力範囲に対するものです。 これらの値は typ 値で、1 チャンネルに対して ADC を連続変換 させた場合に差動入力電圧 = 0 V で生成したものです。ピーク to ピーク分解能はピーク to ピーク・ノイズに基づいて計算して いることに注意してください。ピーク to ピーク分解能は、コー ド・フリッカが発生しない分解能を表します。 表 6.RMS ノイズおよびピーク to ピーク分解能対出力データレート1 Sinc5 + Sinc1 Filter (Default) Output Data Rate (SPS) 250,000 62,500 10,000 1000 60 50 16.7 5 1 Noise (µV rms) 9.7 5.4 2.5 0.82 0.46 0.42 0.42 0.32 Peak-to-Peak Resolution (Bits) 17.2 18.2 19 20.8 21.4 21.7 21.7 22.2 選択されたレートのみ、 1000 サンプル。 Rev. 0 － 15/65 － Sinc3 Filter Noise (µV rms) 220 5.1 1.8 0.62 0.32 0.31 0.29 0.29 Peak-to-Peak Resolution (Bits) 12.8 18.3 19.8 21 22 22 22.4 22.4 AD7176-2 データシート ゲッティング・スターティド AD7176-2 は、2.5 V 低ドリフト(2 ppm/°C)の高精度バンド・ギャ ップ・リファレンス電圧を内蔵しています。ADC 変換に対して このリファレンスを使用するように選択できるため、外付け部 品数が少なくなります。あるいは、このリファレンスを REFOUT ピンへ出力して、外付け回路の低ノイズ・バイアス電 圧として使用することができます。この例としては、REFOUT 信号を使って外付け駆動アンプの入力同相モードの設定があり ます。 AD7176-2 は、アナログ回路とデジタル回路用に 2 個のリニア・ レギュレータ・ブロックを内蔵しています。アナログ LDO は、 AVDD2 電源を 2 V へレギュレーションして ADC コアへ供給し ます。AVDD1 電源と AVDD2 電源を接続して接続を簡単にする こともできます。システム内に 2 V～5 V の範囲のクリーンなア ナログ電源レールが既に存在する場合は、これを AVDD2 入力 に接続して、消費電力を小さくすることができます。 AD7176-2 は、高速セトリング、高分解能のマルチプレクス型 ADC であり、次の高度な設定機能を提供します。 • 2 チャンネルのフル差動入力または 4 チャンネルのシング ルエンド・アナログ入力。 • クロスポイント・マルチプレクサにより、変換対象入力信 号として任意のアナログ入力の組み合わせを選択して、変 調器の正入力または負入力へ接続します。 • フル差動入力、任意のアナログ入力に対するシングルエン ド、疑似差動構成が可能です。 • チャンネルごとの設定機能—最大 4 種類のセットアップが 設定可能。別々のセットアップが各チャンネルに設定可能。 各セットアップはユーザー指定可能。 • ゲインとオフセット補正 • フィルタ・タイプ • 出力データレート • リファレンス電圧の選択(内蔵／外付け) GENERAL PURPOSE IO 0 AND 1 OUTPUT HIGH = AVDD OUTPUT LOW = AVSS FOR SINGLE SUPPLY CASE OUTPUT HIGH = 5V OUTPUT LOW = GND GPIO 0 GPIO 1 16MHz 19 20 GPIO 0 GPIO 1 CX2 CX1 SEE ANALOG INPUT SECTION FOR FURTHER DETAILS IN0 IN1 21 AIN0 22 AIN1 OPTIONAL EXTERNAL CRYSTAL CIRCUITRY CAPACITORS XTAL1 9 CLKI0/XTAL2 10 DOUT/RDY 11 DOUT/RDY DIN DIN 12 IN2 23 SCLK SCLK 13 AIN2 CS CS 14 IN3 AIN3 1 AIN4 SYNC/ERROR 15 SYNC/ERROR AD7176-2 AIN4 IN4 24 IOVDD IOVDD 16 0.1µF DGND 17 1 2 4.7µF 0.1µF VIN 3 REGCAPD 18 NC 7 0.1µF ADR445BRZ 4 GND 5 3 0.1µF 4.7µF 2.5V REFERENCE OUTPUT 0.1µF REF+ 0.1µF AVDD2 AVDD2 8 2 REF– 4 REFOUT 0.1µF 0.1µF REGCAPA 5 AVSS 6 図 24.代表的な接続図 Rev. 0 AVDD1 AVDD1 7 VOUT 6 8 1µF － 16/65 － 0.1µF 1µF 11037-051 VIN CLKIN OPTIONAL EXTERNAL CLOCK INPUT AD7176-2 データシート デジタル IOVDD 電源のリニア・レギュレータも同じ機能を実 行し、IOVDD ピンの入力電圧を 2 V へレギュレーションして内 蔵デジタル・フィルタに供給します。シリアル・インターフェ ース信号は、常にこのピンの IOVDD 電源で動作します。これ は、3.3 V を IOVDD ピンに入力すると、インターフェースのロ ジック入力と出力がこのレベルで動作することを意味します。 AD7176-2 は広範囲なアプリケーションで使用でき、高分解能と 高精度を提供します。次にこの例を示します。 • 内蔵マルチプレクサを使用したアナログ入力チャンネルの 高速スキャンニング • 外付けマルチプレクサを使用したアナログ入力チャンネル の高速スキャンニング • チャンネル対応アプリケーションにおけるチャンネル・ス キャンニングまたは ADC での低速動作時の高分解能 • チャンネル対応シングル ADC: レイテンシの小さい高速出 力により、外付けマイクロコントローラ、DSP、または FPGA でアプリケーション固有のフィルタリングが可能 電源 AD7176-2 には AVDD1、AVDD2、IOVDD の独立な 3 本の電源ピ ンがあります。 AVDD1 は、クロスポイント・マルチプレクサを含むフロントエ ンド回路の電源です。AVDD1 は AVSS を基準とし、AVDD1 − AVSS = 5 V 専用です。5 V 単電源または±2.5 V 両電源を使用す ることができます。両電源動作では真のバイポーラ入力が可能 です。両電源を使用する場合は、絶対最大定格に注意する必要 があります(絶対最大定格のセクション参照)。 AVDD2 は、内蔵 1.8 V アナログ LDO レギュレータの電源です。 このレギュレータは ADC コアの電源を供給します。AVDD2 は AVSS を基準とし、AVDD2 – AVSS は 5 V～2 V の範囲です。 IOVDD は、内蔵 1.8 V デジタル LDO レギュレータの電源です。 このレギュレータは、ADC のデジタル・ロジックに電源を供給 します。IOVDD は、ADC の SPI インターフェースの電圧レベル を設定します。IOVDD は DGND を基準とし、IOVDD − DGND は 5 V～2 V の範囲です。 ADC レジスタ・マップのアクセス コミュニケーション・レジスタが、ADC の全レジスタ・マップ に対するアクセスを制御します。このレジスタは 8 ビットの書 込み専用レジスタです。パワーアップ時またはリセット後、デ ジタル・インターフェースはデフォルト状態になり、コミュニ ケーション・レジスタへの書込み待ちになります。このため、 すべての通信はコミュニケーション・レジスタへの書込みによ って開始されます。 コミュニケーション・レジスタに書込まれたデータにより、対 象となるレジスタと次のデータ転送動作が読出し動作であるか、 または書込み動作であるかが指定されます。レジスタ・アドレ ス・ビット(RA[5: 0])は、読出しまたは書込み動作の対象となる 特定のレジスタを指定します。 選択されたレジスタに対する読出し動作または書込み動作が完 了すると、インターフェースはデフォルト状態に戻り、コミュ ニケーション・レジスタに対する書込み動作待ちの状態になり ます。 インターフェース同期が失われた場合には、シリアル・クロッ クで少なくとも 64 サイクル間DINがハイ・レベルを維持する書 込みを行うと、ADCはレジスタ値などのデバイス全体をリセッ トしてこのデフォルト状態に戻ります。あるいは、デジタル・ インターフェースでCSを使用している場合、CSをハイ・レベル に戻すと、デジタル・インターフェースがデフォルト状態に設 定されて、現在の動作が停止します。 図 26 と図 27 にレジスタに対する読み書き動作を示します。この 動作では、まず 8 ビット・コマンドをコミュニケーション・レジ スタに書込み、次にレジスタに対するデータが続きます。 8-BIT COMMAND 8 BITS, 16 BITS, OR 24 BITS OF DATA CMD DATA CS DIN 11037-053 SCLK デジタル通信 AD7176-2 は、QSPI™、MICROWIRE®、DSPと互換性のある 3 線式または 4 線式のSPIインターフェースを内蔵しています。こ のインターフェースはSPIモード 3 で動作し、CSをロー・レベル に固定して動作させることができます。SPIモード 3 では、 SCLKはハイ・レベルでアイドルになり、SCLKの立下がりエッ ジが駆動エッジになり、SCLKの立上がりエッジがサンプル・エ ッジになります。これは、データが立下がり／駆動エッジで出 力され、データが立上がり／サンプル・エッジで入力されるこ とを意味します。 図 26.レジスタへの書込 (8 ビット・コマンド、レジスタ・アドレス、8、16、または 24 ビッ トのデータの順で続きます。データ長は選択したレジスタに依存し ます) 8-BIT COMMAND CS DIN CMD SAMPLE EDGE 図 25.SPI モード 3 での SCLK エッジ SCLK DATA 11037-054 DOUT/RDY 11037-052 DRIVE EDGE 8 BITS, 16 BITS, 24 BITS, OR 32 BITS OF DATA 図 27.レジスタの読出し (8 ビット・コマンド、レジスタ・アドレス、8、16、または 24 ビッ トのデータの順で続きます。DOUT 上のデータ長は選択したレジス タに依存します) Rev. 0 － 17/65 － AD7176-2 データシート ID レジスタの読出しは、デバイスとの正常通信を確認する推奨 方法です。ID レジスタは読出し専用レジスタで、AD7176-2 の値 0x0C9X を格納しています。コミュニケーション・レジスタと ID レジスタの詳細を、表 7 と表 8 に示します。 表 7.コミュニケーション・レジスタ Reg 0x00 Name COMMS Bits [7: 0] Bit 7 WEN Bit 6 R/W Bit 5 Bit 4 Bit 3 Bit 2 RA Bit 1 Bit 0 Reset 0x00 RW W 表 8.ID レジスタ Reg 0x07 Name ID Bits [15: 8] [7: 0] Rev. 0 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 ID[15: 8] ID[7: 0] － 18/65 － Bit 2 Bit 1 Bit 0 Reset 0x0C9X RW R AD7176-2 データシート 設定の概要 A WRITE TO ADC MODE REGISTER AND INTERFACE MODE REGISTER; SET UP HIGH LEVEL ADC PERIPHERALS AND INTERFACE B SET UP CONFIGURATION; FOUR POSSIBLE ADC SETUPS USING DEDICATED FILTER, OFFSET, AND GAIN REGISTERS C SELECT THE POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL AND MAP EACH CHANNEL TO A SETUP 図 28.設定のフロー Rev. 0 － 19/65 － 11037-055 図 28 に、次の 3 つのブロックに分けた設定フローの概要を示し ます。 • ADC とインターフェース・モードの設定(図 28 の A) • ADC のセットアップ(図 28 の B) • チャンネル・マップの設定(図 28 の C) AD7176-2 データシート トは、セットアップ・コンフィギュレーション・レジスタに配 置されています(詳細については、ADC セットアップのセクシ ョン参照)。 ADC とインターフェース・モードの設定 ADC モード・レジスタとインターフェース・モード・レジスタ (図 28 のブロック A 参照)は、AD7176-2 で使用するコア・ペリフ ェラルとデジタル・インターフェースのモードを設定します。 インターフェース・モード・レジスタ インターフェース・モード・レジスタは、デジタル・インターフ ェース動作を設定するときに使います。このレジスタを使うと、 データワード長、CRC イネーブル、データ+ステータスの読出し、 連続読出しモードを制御することができます。 両レジスタを表 9 と表 10 に示します。詳細については、デジタ ル・インターフェースのセクションを参照してください。 ADC モード・レジスタ ADC モード・レジスタは主に、ADC 変換モードを連続変換また はシングル変換に設定するときに使います。スタンバイ・モー ド、パワーダウン・モード、キャリブレーション・モードを設 定することもできます。さらに、このレジスタには、クロッ ク・ソース・セレクト・ビットと内蔵リファレンス・イネーブ ル・ビットが含まれています。リファレンス・セレクト・ビッ 表 9.ADC モード・レジスタ Reg 0x01 Name ADCMODE Bits [15: 8] Bit 7 REF_EN [7: 0] RESERVED Bit 6 RESERVED Bit 5 SING_CYC Bit 4 Bit 3 RESERVED MODE Bit 2 CLOCKSEL Bit 1 DELAY Bit 0 Reset 0x8000 RW RW Reset 0x0000 RW RW RESERVED 表 10.インターフェース・モード・レジスタ Reg 0x02 Rev. 0 Name IFMODE Bits [15: 8] Bit 7 Bit 6 RESERVED Bit 5 Bit 4 ALT_SY NC [7: 0] CONTREAD DATA_STAT REG_CHECK RESERV ED － 20/65 － Bit 3 IOSTREN GTH Bit 2 CRC_EN Bit 1 RESERVED Bit 0 DOUT_RE SET RESERVED WL16 AD7176-2 データシート たは AVDD1 – AVSS の 3 種類のオプションを使用することがで きます。 ADC セットアップ AD7176-2 には、4 種類の独立なセットアップがあります(図 28 のブロック B 参照)。各セットアップは次の 4 個のレジスタから 構成されます。 • セットアップ・コンフィギュレーション・レジスタ • フィルタ・コンフィギュレーション・レジスタ • オフセット・レジスタ • ゲイン・レジスタ フィルタ・コンフィギュレーション・レジスタ フィルタ・コンフィギュレーション・レジスタは、ADC 変調器 出力で使用するデジタル・フィルタを選択するときに使います。 フィルタの次数と出力データレートは、このレジスタ内のビッ トを設定して選択します。詳細については、デジタル・フィル タのセクションを参照してください。 オフセット・レジスタ このレジスタは ADC のオフセット・キャリブレーション係数を 格納しています。オフセット・レジスタのパワーオン・リセッ ト値は 0x800000 です。オフセット・レジスタは、24 ビットの リード／ライト・レジスタです。内部またはシステム・ゼロス ケール・キャリブレーションが開始されるか、またはオフセッ ト・レジスタに書込みが行われると、パワーオン・リセット値 が自動的に上書きされます。 例えば、セットアップ 0 は、セットアップ・コンフィギュレーシ ョン 0、フィルタ・コンフィギュレーション 0、オフセット 0、 ゲイン 0 から構成されます。セットアップはチャンネル・マッ プの設定のセクションに示すチャンネル・マップ・レジスタか ら選択することができます。この機能を使うと、各チャンネル に別々のセットアップを設定することができます。各セットア ップは固有のフィルタ、オフセット、ゲイン・レジスタを持つ ため、各チャンネルはフルに設定可能になります。表 11 ～表 14 に、セットアップ 0 に対応する 4 個のレジスタを示します。 ゲイン・レジスタ ゲイン・レジスタは、ADC のゲイン・キャリブレーション係数 を格納する 24 ビット・レジスタです。ゲイン・レジスタはリー ド／ライト可能レジスタです。これらのレジスタには、パワーオ ン時に出荷時校正係数が設定されます。このため、各デバイス は異なるデフォルト係数を持ちます。システム・フルスケー ル・キャリブレーションが開始されるか、ゲイン・レジスタに 書込が行われると、デフォルト値が自動的に上書きされます。 キャリブレーションの詳細については、動作モードのセクショ ンを参照してください。 セットアップ・コンフィギュレーション・レジスタ セットアップ・コンフィギュレーション・レジスタを使うと、バ イポーラまたはユニポーラを選択することにより ADC の出力コ ーディングを選択することができます。バイポーラ・モードでは、 ADC は負の差動入力電圧を受付け、出力コーディングはオフセッ ト・バイナリになります。ユニポーラ・モードでは、ADC は正の 差動電圧のみを受付け、コーディングはストレート・バイナリに なります。いずれの場合でも、入力電圧は電源電圧以内である 必要があります。このレジスタを使うと、リファレンス・ソー スも選択することができます。内蔵の 2.5 V リファレンス、 REF+ピンと REF−ピンの間に接続する外付けリファレンス、ま 表 11.セットアップ・コンフィギュレーション 0 レジスタ Reg Name Bits 0x20 SETUPCON0 [15: 8] Bit 7 [7: 0] Bit 6 Bit 5 RESERVED RESERVED Bit 4 Bit 3 BI_UNIPOLAR0 Bit 2 REF_SEL0 Bit 1 RESERVED Bit 0 Reset 0x1020 RW RW Bit 1 Bit 0 ENHFILT0 Reset 0x0000 RW RW RESERVED 表 12.フィルタ・コンフィギュレーション 0 レジスタ Reg Name 0x28 FILTCON0 Bits [15: 8] Bit 7 Bit 6 SINC3_MAP0 [7: 0] RESERVED Bit 5 Bit 4 RESERVED Bit 3 Bit 2 ENHFILTEN0 ORDER0 ODR0 表 13.オフセット 0 レジスタ Reg Name 0x30 OFFSET0 Bits [23: 16] Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 OFFSET0[23: 16] [15: 8] OFFSET0[15: 8] [7: 0] OFFSET0[7: 0] Bit 2 Bit 1 Bit 0 Reset RW 0x800000 RW 表 14.ゲイン 0 レジスタ Reg Name 0x38 GAIN0 Rev. 0 Bits [23: 16] Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 GAIN0[23: 16] [15: 8] GAIN0[15: 8] [7: 0] GAIN0[7: 0] － 21/65 － Bit 2 Bit 1 Bit 0 Reset RW 0x5XXXX0 RW AD7176-2 データシート チャンネル・マップの設定 AD7176-2 には、4 つの独立なチャンネルがあります(図 28 のブ ロック C 参照)。各チャンネルに使用するセットアップを 4 種類 の中から選択することができます。この機能により、チャンネ ルごとの設定が可能になります。 チャンネル・マップ・レジスタ チャンネル・マップ・レジスタは、チャンネルの正アナログ入 力または負アナログ入力に使用するピンを 5 本のアナログ入力 ピンの中から選択する際に使います。このレジスタには、チャ ンネル・イネーブル／ディスエーブル・ビット、セットアッ プ・セレクション・ビットも配置されています。これらは、こ のチャンネルに対して使用するセットアップを 4 種類の使用可 能なセットアップから選択する際に使います。 AD7176-2 が複数のチャンネルをイネーブルして連続変換モード で動作する場合、チャンネル・シーケンサが、チャンネル・マ ップ 0 からチャンネル・マップ 3 へシーケンシャルな順にイネ ーブルされたチャンネルを繰り返します。あるチャンネルがデ ィスエーブルされていると、そのチャンネルはシーケンサによ りスキップされます。チャンネル 0 のチャンネル・マップ・レ ジスタの詳細を表 15 に示します。 表 15.チャンネル・マップ・レジスタ Reg Name 0x10 CHMAP0 Rev. 0 Bits Bit 7 [15: 8] CH_EN0 Bit 6 Bit 5 Bit 4 RESERVED SETUP_SEL0 [7: 0] AINPOS0[2: 0] Bit 3 Bit 2 RESERVED AINNEG0 － 22/65 － Bit 1 Bit 0 AINPOS0[4: 3] Reset 0x8001 RW RW AD7176-2 データシート 回路説明 アナログ入力 AD7176-2 には、AIN0、AIN1、AIN2、AIN3、AIN4 の 5 本のアナ ログ入力ピンがあります。これらの各ピンは内蔵クロスポイン ト・マルチプレクサに接続されています。このクロスポイント・ マルチプレクサにより、これらの任意の入力を疑似差動またはフ ル差動の入力対として設定することができます。AD7176-2 は、 最大 4 つのアクティブ・チャンネルを持つことができます。複数 のチャンネルがイネーブルされると、チャンネルは自動的に順 番に処理されます。マルチプレクサ出力は、ADC のスイッチ ド・キャパシタ入力へ直接接続されています。簡略化したアナロ グ入力回路を図 29 に示します。 疑似差動入力 4 つのシングルエンド・アナログ入力を測定するように選択する こともできます。この場合、各アナログ入力は被測定シングル エンド入力とアナログ入力コモン・ピンとの差に変換されます。 クロスポイント・マルチプレクサがあるため、任意のアナログ 入力をコモン・ピンとして設定することができます。このよう な場合の例としては、クロスポイント・マルチプレクサを設定 する際に、AIN4 ピンを AVSS または REFOUT 電圧(＝AVSS + 2.5 V)に 接 続 して 、 この 入 力を 選択 す るこ と があ り ます 。 AD7176-2 を疑似差動入力で使用する場合、INL 仕様が低下しま す。 AVDD1 AIN0 AVDD1 AVSS +IN AIN1 Ø1 CS1 AVSS AVDD1 Ø2 Ø2 AIN2 AVDD1 AVSS CS2 ドライバ・アンプ –IN Ø1 アナログ入力スイッチ・コンデンサを駆動するためには、外付け アンプが必要です。AD7176-2 に対する推奨アンプの詳細は、ド ライバ・アンプのセクションに示します。各アンプは 5 V 単電 圧で動作することができます。 AIN3 AVDD1 AIN4 AVSS 11037-056 AVSS フル差動入力 AIN0～AIN4 のアナログ入力はクロスポイント・マルチプレク サに接続されるため、信号の任意の組み合わせを使ってアナロ グ入力対を構成することができます。この機能により、2 チャ ンネルのフル差動入力または 4 チャンネルの疑似差動入力を選 択することができます。 2 チャンネルのフル差動入力パスを AD7176-2 に接続する場合、 AIN0/AIN1 を 1 つ目の差動入力対として、AIN2/AIN3 を 2 つ目 の差動入力対として、それぞれ使用することが推奨されます。 これは、これらのピンの互いの位置関係によります。すべての アナログ入力は AVSS へデカップリングする必要があります。 図 29.簡略化したアナログ入力回路 CS1 と CS2 の各コンデンサは、pF オーダーの大きさです。この 容量は、サンプリング容量と寄生容量との組み合わせからなり ます。AD7176-2 への平均入力電流は、差動入力電圧に比例して 48 µA/V のレートで変化します。差動入力振幅とともに変化す る入力電流だけでなく、正確なサンプリングを可能にするため スイッチド・キャパシタ入力を安定させるためにも、各アナロ グ入力には外付けバッファが必要です。 この用途に対する推奨アンプは、ドライバ・アンプのセクショ ンで説明します。 Rev. 0 － 23/65 － AD7176-2 データシート AD8475 動です。AD8475 アンプ出力は RC 回路に接続されています。図 30 に示すこの RC 回路では、RIN = 10 Ω、C1、C2 = 270 pF、C3 = 680 pF が使用されています。この RC 回路は、AD7176-2 のサ ンプリング・スイッチド・キャパシタで必要とされるダイナミ ック電荷を供給すると同時に、ダイナミック・スイッチド・キ ャパシタ入力からのキックバックからアンプ出力をアイソレー ションしています。図 30 に示す AD8475 の構成には、ゲイン 0.4×のフル差動信号源が示してあります。 AD8475 は、シングルエンド信号をフル差動入力へ変換するよ うに構成することもできます。−IN 0.4×入力をグラウンドへ接 続し、シングルエンド入力を+IN 0.4×入力へ接続します。 AD8475 は 0.8×または 0.4×の減衰入力ステージ(内蔵高精度抵抗 使用)を内蔵しているため、5 V 単電源で±10 V の入力範囲が可能 で、消費電流は 3 mA です。AD8475 はシングルエンドから差動 への変換を実行するため、同相モード出力の設定が容易で、差 動入力で AD7176-2 を駆動することができます。 図 30 に、AD7176-2 の一般的な接続を示します。ここでは 2 個 の AD8475 アンプで 2 つの差動入力を減衰させて、AD7176-2 入 力を駆動しています。AD8475 の同相モード出力は、AD7176-2 の内蔵バッファ付き 2.5 V リファレンスを AD8475 の VOCM ピ ン へ 接 続 す る こ と に よ り 設 定 し て い ま す 。 AD7176-2 へ の AD8475 出力は、2.5 V の固定コモン・モードを使用したフル差 +5V 0.1µF IN0 ±12.5V LOW IMPEDANCE VOLTAGE SOURCE –IN 0.4x AVSS AVDD1 AVDD2* RIN 21 AIN0 VOCM 22 AIN1 RIN SCLK 13 2.5V 4 0.1µF IN2 ±12.5V LOW IMPEDANCE VOLTAGE SOURCE VOCM +IN 0.4x IN3 C2 –IN 0.4x 23 AIN2 24 AIN3 REF+ REF– 3 5.5V TO 18V 2 0.1µF ADR445 5V VREF 0.1µF 4.7µF 11037-057 0.1µF *AVDD2 CAN BE SUPPLIED BY VOLTAGES RANGING FROM 2V TO 5.5V. 図 30. AD7176-2 の 2 つの差動入力を駆動する AD8475 Rev. 0 MICROCONTROLLER HOST CS 14 0.1µF +5V DIN 12 C3 RIN AD8475 REFOUT DOUT/RDY 11 RIN C1 AD7176-2 C3 C2 +IN 0.4x 8 7 6 AD8475 C1 IN1 0.1µF 0.1µF +5V － 24/65 － AD7176-2 データシート AD8656 上させるときは、RG と RF に高精度抵抗を使います。RG = RF = 1 kΩ に設定すると、回路のゲインは 2 になります。RG 抵抗と RF 抵抗のマッチングは、回路のゲイン誤差に直接影響します。こ れらの抵抗のドリフトとマッチングは、回路のゲイン誤差ドリ フトに影響します。10 Ω のソース抵抗(RS)が帰還抵抗(RF)とアン プ出力の間に接続されています。この抵抗は ADC 入力からのキ ックバックからアンプをアイソレーションし、回路のゲイン誤 差に直接影響を与えません。 各アンプ対の出力は AD7176-2 アナログ入力に接続される前に、 デカップリングと差動コンデンサ対の回路に直接接続されます。 図 31 に示すコンデンサ回路では、C1、C2 = 270 pF と C3 = 680 pF を使用しています。このコンデンサ回路は、AD7176-2 の サンプリング・スイッチド・キャパシタで必要とされるダイナ ミック電荷を供給します。 図 31 に示す回路例では、アンプごとに高精度ゲイン抵抗(RG と RF)が必要です。アプリケーションの条件に従って、このような 抵抗の値、精度、マッチングを選択してください。 AD8656 は、低ノイズ高精度のデュアル CMOS アンプです。 AD8656 を使うと、注目する信号を高インピーダンス、低ノイ ズ、低オフセットのアンプ入力に直接接続することができ、 AD7176-2 のスイッチド・キャパシタ入力を駆動することができ ます。 AD8656 は 5 V 単電源で動作することができます。 ADR445 のような外付け 5 V リファレンスを AD7176-2 と組み合 わせて使用すると、AD8656 出力は ADC 入力範囲の−1 dBFS 以 内( ±4.45 V の差動入力)で変化させることができます。 AD8656 使用のシンプルな構成は、ゲイン> 1 に設定したアンプ に接続することです。各 AD7176-2 アナログ入力には固有のアン プを使用します。この構成では、フル差動入力またはシングル エンド入力を AD7176-2 へ接続することができます。図 31 に示 す例は、AIN0/AIN1 対と AIN2/AIN3 対に接続した 2 つのフル差 動入力から構成されています。 アンプへの高インピーダンス入力を使うと、適切な受動フィル タ RC の組み合わせを使って入力を帯域制限することができます。 この構成のゲインは RG 抵抗と RF 抵抗で設定されます。精度を向 +5V +5V 0.1µF 0.1µF 0.1µF RG 6 RF IN0 RS C1 AD8656 0 TO +2.5V INPUT RANGE 8 AD7176-2 C3 C2 RS IN1 7 AVSS AVDD1 AVDD2 1 21 AIN0 22 AIN1 RG RF SCLK 13 DIN 12 DOUT/RDY 11 RG 0 TO +2.5V INPUT RANGE RF IN2 CS 14 RS 23 AIN2 C1 AD8656 0 TO +2.5V INPUT RANGE C3 C2 RS IN3 24 AIN3 REF+ REF– 3 RF RG 0.1µF +5V 5.5V TO 18V 0.1µF 2 0.1µF ADR4452 5V VREF 0.1µF 4.7µF 1AVDD2 CAN BE SUPPLIED BY VOLTAGES RANGING FROM 2V TO 5.5V. 2USING ADR444 (4.096V REFERENCE) IN PLACE OF THE ADR445 AS SHOWN IN THIS EXAMPLE WOULD ALLOW THE ENTIRE CCT TO BE OPERATED FROM A SINGLE 5V SUPPLY RAIL. 図 31.AD7176-2 を駆動するデュアル AD8656 アンプ Rev. 0 MICROCONTROLLER HOST － 25/65 － 11037-158 0 TO +2.5V INPUT RANGE AD7176-2 データシート ADA4940 準の低ノイズ低ドリフト・リファレンス電圧の使用が推奨され ます。外付けリファレンスは、AD7176-2 のリファレンス・ピン に接続する必要があります(図 32 参照)。すべての外付けリファ レンス出力は AVSS へデカップリングする必要があります。図 32 に示すように、安定性のために ADR445 出力は 0.1 µF のコン デンサでデカップリングされています。次に出力は 4.7 µF のコ ンデンサに接続されます。このコンデンサは ADC で必要とされ るダイナミック電荷のリザーバとして機能し、REF+入力には 0.1 µF のデカップリング・コンデンサが続きます。このコンデ ンサは、REF+ピンと REF−ピンのできるだけ近くに接続されま す。REF−ピンは AVSS 電位に直接接続されます。AD7176-2 のパ ワーアップ時に、デフォルトで内蔵リファレンスがイネーブル され、REFOUT ピンへ出力されます。内蔵リファレンス電圧の 代わりに外付けリファレンス電圧を使って AD7176-2 へ供給する ときは、REFOUT ピン出力に注意が必要です。内蔵リファレン ス電圧をアプリケーション内で使用しない場合は、パワーアッ プ時に大きな電流が流れるため REFOUT ピンを AVSS へ固定接 続しないでください。内蔵リファレンス電圧を使用する場合、 パワーアップ時に ADC モード・レジスタへ書込みを行うと、内 蔵リファレンスがディスエーブルされます。これは、ADC モー ド・レジスタの REF_EN ビット(ビット 15)から制御され、表 17 に示します。 ADA4940-1/ADA4940-2 は、AD7176-2 を駆動する別のオプショ ンです。これは、低ノイズ低歪みのフル差動アンプであり、消 費電力は非常に小さくなっています(1.25 mA の静止電流 )。 AD7176-2 の REFOUT ピンを使って ADA4940-1/ADA4940-2 に接 続して、同相モード出力を 2.5 V に設定することができます。こ のオプションでは外付け抵抗を使ってアンプ・ゲインを設定す る必要があります。 AD7176-2 リファレンス AD7176-2 は、デバイスの REF+ピンと REF−ピンに外付けリファ レンス電圧を接続するか、または低ノイズ低ドリフトの 2.5 V 内 蔵リファレンス電圧を使用するオプションを提供しています。 アナログ入力で使用するリファレンス電源は、セットアップ・コ ンフィギュレーション・レジスタの REF_SELx ビット(ビット[5: 4])を設定して選択します。セットアップ・コンフィギュレーシ ョン 0 レジスタの構成を表 16 に示します。AD7176-2 は、デフ ォルトでパワーアップ時に内蔵 2.5 V リファレンスを使用する ように設定されています。 外付けリファレンス電圧 AD7176-2 には、REF+ピンと REF−ピンを使うフル差動リファレ ンス入力があります。ADR445、ADR444、ADR441 のような標 AD7176-2 5.5V TO 18V ADR4452 0.1µF 0.1µF 5V VREF 1 4.7µF 1 1 3 REF+ 2 REF– 0.1µF 1 1ALL DECOUPLING IS TO AVSS. 2ANY OF THE ADR44x FAMILY REFERENCES MAY BE USED. ADR444 OR ADR441 BOTH ENABLE REUSE OF THE 5V ANALOG SUPPLY NEEDED FOR AVDD1 TO POWER THE REFERENCE VIN. 11037-159 1 図 32. AD7176-2 のリファレンス・ピンへ接続した外付けリファレンス電圧 ADR445 表 16.セットアップ・コンフィギュレーション 0 レジスタ Reg Name Bits Bit 7 0x20 SETUPCON0 [15: 8] [7: 0] Bit 6 Bit 5 RESERVED RESERVED Bit 4 Bit 3 BI_UNIPOLAR0 Bit 2 REF_SEL0 Bit 1 RESERVED Bit 0 Reset 0x1020 RW RW Bit 0 Reset 0x8000 RW RW RESERVED 表 17.ADC モード・レジスタ Reg Name 0x01 ADCMODE Bits Bit 7 [15: 8] REF_EN [7: 0] Rev. 0 RESERVED Bit 6 Bit 5 RESERVED SING_CYC Bit 4 Bit 3 RESERVED MODE Bit 2 CLOCKSEL － 26/65 － Bit 1 DELAY RESERVED AD7176-2 データシート AD7176-2 クロック・ソース AD7176-2 では、16 MHz のマスター・クロックが必要です。 AD7176-2 は、次の 3 種類のサンプリング・クロックを供給する ことができます。 • 内蔵発振器 • 外付け水晶 • 外付けクロック・ソース データシートに記載するすべての出力データレートは、16 MHz のマスター・クロック・レートを基準とします。例えば外部ソ ースなどの低いクロック周波数を使う場合、すべての記載デー タレートは比例してスケールされます。規定のデータレート、 特に 50 Hz と 60 Hz を除去するレートを実現するときは、16 MHz のクロックを使用する必要があります。マスター・クロッ ク・ソースは、ADC モード・レジスタの CLOCKSEL ビット(ビ ット[3: 2])をセットして選択します(表 17 参照)。AD7176-2 のパ ワーアップ時とリセット時のデフォルト動作は、内蔵発振器を 使用した動作です。 内蔵発振器 内蔵発振器は 16 MHz で動作し、ADC のマスター・クロックと して使用することができます。このクロックは AD7176-2 のデフ ォルト・クロック・ソースで、±2.5%精度の仕様です。 AD7176-2 には CLKIO/XTAL2 ピンへ内蔵クロック発振器を出力 するオプションがあります。このクロック出力は、IOVDD ロジ ック・レベルで駆動されます。このオプションを使用すると、 Rev. 0 外付け水晶 これより高精度で低ジッタのクロック・ソースが必要な場合、 AD7176-2 には外付け水晶を使用してマスター・クロックを発生 する機能があります。水晶は XTAL1 ピンと XTAL2 ピンに接続 します。推奨水晶は FA-20H です。Epson-Toyocom 社の 16 MHz、 10 ppm、9 pF の水晶であり、表面実装パッケージを採用してい ます。図 33 に示すように、2 個のコンデンサを XTAL1 ピンお よび XTAL2 ピンと水晶を接続するパターンへ接続することがで きます。これらのコンデンサを使うと、回路をチューニングす ることができます。これらのコンデンサは DGND ピンへ接続し ます。これらのコンデンサの値は、水晶と XTAL1 ピンおよび XTAL2 ピンとの間のパターンの長さと容量に依存します。この ため、これらのコンデンサ値は PCB レイアウトと使用する水晶 に応じて異なります。したがって、回路の実験テストが必要で す。 AD7176-2 Cx1 * XTAL1 9 CLKIO/XTAL2 10 Cx2 * *DECOUPLE TO DGND. 11037-160 内蔵リファレンス AD7176-2 は、低ノイズ低ドリフトのリファレンス電圧を内蔵し ています。この内蔵リファレンスは 2.5 V 出力です。内蔵リファ レンス電圧は、ADC モード・レジスタの REF_EN ビットがセッ トされると REFOUT ピンへ出力され、0.1 µF のコンデンサで AVSS へデカップリングされています。AD7176-2 の内蔵リファ レンス電圧は、パワーアップ時にデフォルトでイネーブルされ、 ADC のリファレンス・ソースとして選択されます。 REFOUT 信号は、ピンに出力される前にバッファされます。こ の信号は、外付けアンプ構成での同相モード・ソースとして外 部で使用することができます。この構成をドライバ・アンプのセ クションの図 30 に示します。ここでは、REFOUT ピンから AD8475 アンプの VOCM 入力を供給しています。 出力ドライバからのノイズのため AD7176-2 の DC 性能に影響を あたえることがあります。性能に対する影響は、IOVDD 電源電 圧に依存します。IOVDD 電圧が大きいほど、ドライバのロジッ ク出力振幅が大きくなるため、性能への影響は大きくなります。 IOSTRENGTH ビットが高い IOVDD レベルで設定されると、影 響は更に大きくなります(詳細については、表 25 を参照)。 図 33.外付け水晶の接続 外付けクロック AD7176-2 では外付けクロックを使うこともできます。これを必 要とするシステムでは、外付けクロックを CLKIO ピンに接続し ます。この構成では、CLKIO ピンに外部からクロックを入力し、 変調器へ供給します。このクロック入力のロジック・レベルは、 IOVDD ピンに加えられた電圧で決定されます。 － 27/65 － AD7176-2 データシート デジタル・フィルタ AD7176-2 は、ノイズ、セトリング・タイム、除去比の最適化を 可能にする次の 3 種類の柔軟なフィルタ・オプションを提供し ています。 • Sinc5 + Sinc1 フィルタ • Sinc3 フィルタ • 50 Hz および 60 Hz 除去エンハンスド・フィルタ –20 50Hz AND 60Hz POST FILTER FILTER GAIN (dB) SINC1 0 11037-058 SINC5 できます。図 35 に 50 SPS 出力データレートでの Sinc5 + Sinc1 フ ィルタの周波数領域応答を示します。Sinc5 + Sinc1 フィルタは周 波数に対して低速なロールオフと狭いノッチを持っています。 SINC3 –40 –60 –80 図 34.デジタル・フィルタのブロック図 –120 0 50 100 150 FREQUENCY (Hz) 11037-059 –100 フィルタと出力データレートは、選択したセットアップに対し てフィルタ・コンフィギュレーション・レジスタの該当するビ ットをセットして設定します。詳細については、レジスタの詳 細のセクションを参照してください。 図 35.50 SPS ODR での Sinc5 + Sinc1 フィルタの応答 Sinc5 + Sinc1 フィルタ Sinc5 + Sinc1 フィルタは、高速なスイッチング・マルチプレク ス・アプリケーションを対象とし、10 kSPS 以下の出力データレ ートでシングル・サイクル・セトリングを実現します。Sinc5 ブ ロック出力は 250 kSPS の最大固定レートで、Sinc1 ブロック出力 データレートは最終 ADC 出力データレートを制御するため変更 Sinc5 + Sinc1 フィルタの出力データレート、および対応するセ トリング・タイムと rms ノイズを表 18 に示します。 表 18.AD7176-2 の出力データレートデータレート(ODR)、ノイズ、セトリング・タイム(tSETTLE)、Sinc5 + Sinc1 フィルタを使用した除去 比 Output Data Rate (SPS)1 250,000 125,000 62,500 50,000 31,250 25,000 15,625 10,000 5000 2500 1000 500 400 200 100 60 50 20 16.667 10 5 1 2 Settling Time1 20 µs 24 µs 32 µs 36 µs 48 µs 56 µs 80 µs 100 µs 200 µs 400 µs 1.0 ms 2.0 ms 2.516 ms 5.0 ms 10.0 ms 16.68 ms 20.016 ms 50.0 ms 60.02 ms 100.02 ms 200.02 ms Switching Rate (Hz)1 50,000 41,667 31,250 27,778 20,833 17,857 12,500 10,000 5000 2500 1000 500.0 400 200.0 100.0 460 50 20.00 16.66 10.00 5.00 Notch Frequency (Hz) 250,000 125,000 62,500 50,000 31,250 25,000 15,625 11,905 5435 2604 1016 504 400.00 200.64 100.16 60.00 50.00 20.01 16.67 10.00 5.00 Rejection ± 1 Hz (dB)2 34 dB (60 Hz) 34 dB (50 Hz) 34 dB (50 Hz and 60 Hz) Noise (µV rms) 9.7 7.4 5.4 5 4 3.6 2.7 2.5 1.8 1.3 0.82 0.63 0.62 0.47 0.46 0.43 0.42 0.42 0.42 0.38 0.32 Peak-to-Peak Resolution with 5 V Reference (Bits) 17.25 17.6 18.1 18.2 18.5 18.7 19.1 19.2 19.7 20.2 20.8 21.2 21.2 21.6 21.7 21.7 21.8 21.8 21.8 22 22.1 セトリング・タイムは最寄りの μsec 数に丸められます。 これは出力データレートとスイッチング・レートに反映されます。 サンプリング・レート = 1 ÷ tSETTLE。 マスター・クロック = 160 MHz。 Rev. 0 － 28/65 － AD7176-2 データシート Sinc3 フィルタ Sinc3 フィルタは低いレートで最適なシングル・チャンネル・ノ イズ性能を実現するため、シングル・チャンネル・アプリケー ションに最適です。Sinc3 フィルタは常に次のセトリング・タイ ムを持ちます。 tSETTLE = 3/出力データレート 図 36 に Sinc3 フィルタの周波数領域フィルタ応答を示します。 Sinc3 フィルタは周波数に対して優れたロールオフを持ち、優れ たノッチ周波数除去性能を持つようにノッチが広くなっていま す。 0 –10 –20 –30 シングル・サイクル・セトリング 完全に安定したデータのみを出力して、実質的に ADC をシング ル・サイクル・セトリング・モードにするために、ADC モー ド・レジスタの SING_CYC ビットをセットして、AD7176-2 を 設定することができます。このモードでは、選択した出力デー タレートに対する ADC のセトリング・タイムに一致させるよう に出力データレートを小さくすることにより、シングル・サイ クル・セトリングが実現されます。このビットは、10 kSPS 以 下の出力データレートでは Sinc5 + Sinc1 に影響を与えません。 図 37 に、このモードをディスエーブルし、Sinc3 フィルタを選 択したときのアナログ入力でのステップを示します。ステップ 変化から出力が最終安定値に到達するまでに少なくとも 3 サイ クル要します。 –60 ANALOG INPUT –70 –80 FULLY SETTLED ADC OUTPUT –90 –110 1/ODR 0 50 100 FREQUENCY (Hz) 150 11037-060 –120 図 37.シングル・サイクル・セトリングなしのステップ入力 図 36.Sinc3 フィルタの応答 Sinc3 フィルタの出力データレート、および対応するセトリン グ・タイムと rms ノイズを表 19 に示します。 フィルタ・コンフィギュレーション・レジスタの SINC3_MAP ビ ットを設定すると、Sinc3 フィルタの出力データレートを微調整 することができます。このビットをセットすると、フィルタ・レ ジスタのマッピングが変化して Sinc3 フィルタのデシメーショ ン・レートが直接設定されます。他のすべてのオプションは無視 されます。シングル・チャンネルのデータレートは次式で計算 することができます。 図 38 に、シングル・サイクル・セトリングをイネーブルしたと きのアナログ入力の同じステップを示します。出力が完全に安 定するまでに少なくとも 1 サイクル要します。出力データレー トは、選択した出力データレートでのフィルタのセトリング・ タイムに等しくなります。 I 02' 2XWSXW 'DWD 5DWH = 32 × ),/7&21[>:@ ANALOG INPUT FULLY SETTLED ADC OUTPUT tSETTLE 図 38.シングル・サイクル・セトリングありのステップ入力 ここで、 fMOD は変調器レートで 8 MHz。 FILTCONx[14: 0]はフィルタ・コンフィギュレーション・レジス タ値 (MSB を除く)。 Rev. 0 11037-061 –100 11037-062 FILTER GAIN (dB) –40 –50 例 え ば 、 FILTCONx[14: 0] ビ ッ ト に 値 5000 を 設 定 し て SINC3_MAP をイネーブルすることにより、50 SPS の出力デー タレートを実現することができます。 － 29/65 － AD7176-2 データシート 表 19.AD7176-2 の出力データレート(ODR)、ノイズ、セトリング・タイム(tSETTLE)、Sinc3 フィルタを使用した除去比 Output Data Rate (SPS)1 250,000 125,000 62,500 50,000 31,250 25,000 15,625 10,000 5000 2500 1000 500 400 200 100 59.94 49.96 20 16.667 10 5 1 2 Settling Time (ms)1 0.012 0.024 0.048 0.060 0.096 0.120 0.192 0.300 0.600 1.200 3.000 6.000 7.500 15.000 30.000 50.004 60.000 150.000 180.000 300.000 600.000 Switching Rate1 (Hz) 83,333 41,667 20,833 16,667 10,417 8333 5208 3333 1667 833 333.3 166.7 133.3 66.7 33.3 20.00 16.67 6.67 5.56 3.33 1.67 Notch Frequency (Hz) 250,000 125,000 62,500 50,000 31,250 25,000 15,625 10,000 5000 2500 1000 500 400 200 100 59.94 49.96 20 16.667 10 5 Rejection ± 1 Hz (dB)2 100 (60 Hz) 100 (50 Hz) 100 (50 Hz and 60 Hz) Noise (µV rms) 220 27 5.1 4.3 3.2 2.7 2.3 1.8 1.3 0.91 0.62 0.49 0.45 0.37 0.33 0.32 0.31 0.31 0.29 0.29 0.29 Peak-to-Peak Resolution with 5 V Reference (Bits) 12.8 15.9 18.3 18.5 18.8 19 19.4 19.8 20.2 20.5 21 21.4 21.7 22 22 22 22 22 22.4 22.4 22.4 セトリング・タイムは最寄りの μsec 数に丸められます。 これは出力データレートとスイッチング・レートに反映されます。 サンプリング・レート = 1 ÷ tSETTLE。 マスター・クロック = 160 MHz。 Rev. 0 － 30/65 － AD7176-2 データシート 50 Hz および 60 Hz 除去のエンハンスド・フィル タ エンハンスド・フィルタは、50 Hz および 60 Hz を同時に除去し、 セトリング・タイムと除去比をトレードオフできるようにする ためにデザインされています。これらのフィルタは、最大 27.27 SPS で動作できるか、または 50 Hz ± 1 Hz と 60 Hz ± 1 Hz の干渉を最大 90 dB 除去することができます。これらのフィル タは、Sinc5 + Sinc1 フィルタの出力をポスト・フィルタリング することにより実現されています。このため、エンハンスド・ フィルタを使用するときは、Sinc5 + Sinc1 フィルタを選択する 必要があります。表 20 に、出力データレート、および対応する セトリング・タイム、除去比、rms ノイズを示します。図 39～ 図 46 に、エンハンスド・フィルタの周波数領域応答を示します。 表 20.AD7176-2 エンハンスド・フィルタの出力データレート、ノイズ、セトリング・タイム(tSETTLE)、エンハンスド・フィルタを使用し た除去比 Output Data Rate (SPS) 27.27 25 20 16.667 1 Settling Time (ms) 36.67 40.0 50.0 60.0 Simultaneous Rejection of 50 Hz ± 1 Hz and 60 Hz ± 1 Hz (dB)1 47 62 85 90 Noise (µV rms) 0.15 0.14 0.125 0.125 マスター・クロック = 160 MHz。 Rev. 0 － 31/65 － Peak-to-Peak Resolution (Bits) 23.26 23.36 23.53 23.53 Comments See Figure 39 and Figure 40 See Figure 41 and Figure 42 See Figure 43 and Figure 44 See Figure 45 and Figure 46 AD7176-2 0 0 –10 –10 –20 –20 –30 –30 –40 –50 –60 –70 –40 –50 –60 –70 –80 –80 –90 –90 100 0 200 300 400 500 600 FREQUENCY (Hz) –100 40 11037-063 0 –10 –10 –20 –20 –30 –30 FILTER GAIN (dB) 60 65 70 –60 –70 –80 –40 –50 –60 –70 –80 –90 –100 45 50 55 60 65 70 FREQUENCY (Hz) 11037-064 –90 –100 40 0 0 –10 –20 –20 –30 –30 FILTER GAIN (dB) 0 –40 –50 –60 –70 –70 –90 600 –100 40 11037-065 FREQUENCY (Hz) 600 –60 –90 500 500 –50 –80 400 400 –40 –80 300 300 図 43.DC～600 Hz、20 SPS ODR 50 ms セトリング・タイム –10 200 200 FREQUENCY (Hz) 図 40.40 Hz～70 Hz の拡大、27.27 SPS ODR 36.67 ms セトリング・タイム 100 100 11037-067 FILTER GAIN (dB) 0 –50 FILTER GAIN (dB) 55 図 42.40 Hz～70 Hz の拡大、25 SPS ODR 40 ms セトリング・タイム –40 45 50 55 60 65 FREQUENCY (Hz) 図 41.DC～600 Hz、25 SPS ODR 40 ms セトリング・タイム Rev. 0 50 FREQUENCY (Hz) 図 39.DC～600 Hz、27.27 SPS ODR 36.67 ms セトリング・タイム –100 40 45 図 44.40 Hz～70 Hz の拡大、20 SPS ODR 50 ms セトリング・タイム － 32/65 － 70 11037-068 –100 11037-066 FILTER GAIN (dB) FILTER GAIN (dB) データシート AD7176-2 0 0 –10 –10 –20 –20 –30 –30 –40 –50 –60 –70 –50 –60 –70 –80 –80 –90 –90 0 100 200 300 400 500 FREQUENCY (Hz) 600 –100 40 11037-069 –100 45 50 55 60 65 FREQUENCY (Hz) 図 45.DC～600 Hz、16.667 SPS ODR 60 ms セトリング・タイム Rev. 0 –40 図 46.40 Hz～70 Hz の拡大、16.667 SPS ODR 60 ms セトリング・タイム － 33/65 － 70 11037-070 FILTER GAIN (dB) FILTER GAIN (dB) データシート AD7176-2 データシート 動作モード 連続変換モード 連続変換はデフォルトのパワーアップ・モードになっています。 AD7176-2 は連続的に変換を行い、変換が完了するごとに、ステ ータス・レジスタのRDYビットがロー・レベルになります。CS がロー・レベルの場合、変換が完了すると、DOUT/RDYはロ ー・レベルになります。変換結果を読出すときは、コミュニケ ーション・レジスタに書込みを行って、次の動作がデータ・レ ジスタからの読出しであることを指定することができます。デ ータ・レジスタからデータワードを読出すと、DOUT/RDYがハ イ・レベルになります。このレジスタは必要に応じて何回も読 出すことが可能ですが、次の変換の完了時にデータ・レジスタ をアクセスしてしまうことがないように注意する必要がありま す。もしこの時点でアクセスすると、新しい変換ワードが失わ れてしまいます。 複数のチャンネルがイネーブルされた場合、ADCはイネーブル されたチャンネルを自動的に繰り返して、各チャンネルで 1 回 変換を行います。すべてのチャンネルが変換されると、シーケ ンスは最初のチャンネルから繰り返されます。チャンネルは、 イネーブルされた最小チャンネルからイネーブルされた最大チ ャンネルの順で変換されます。データ・レジスタは各変換結果 が使用可能になると直ちに更新されます。DOUT/RDYピンは、 変換結果が使用可能になるごとにロー・レベル・パルスを出力 します。ADCが次のイネーブルされたチャンネルの変換を実行 中に、変換結果を読出すことができます。 インターフェース・モード・レジスタの DATA_STAT ビットが 1 に設定されると、データ・レジスタを読出すごとにステータ ス・レジスタ値と変換データが出力されます。ステータス・レジ スタが、変換結果に対応するチャンネルを表示します。 CS DOUT/RDY 0x44 0x44 DATA SCLK 図 47.連続変換モード Rev. 0 DATA 11037-071 DIN － 34/65 － AD7176-2 データシート のビットがセットされると、唯一可能なシリアル・インターフェ ース動作はデータ・レジスタからの読出しになります。連続読 出しモードを終了するときは、RDYがロー・レベルのときにダミ ーのADCデータ・レジスタ読出しコマンド(0x44)を実行します。 あるいは、ソフトウェア・リセット(CS = 0 かつDIN = 1 で 64 個 のSCLKを入力)を実行します。これにより、ADCとすべてのレ ジスタ値がリセットされます。これらだけが、インターフェー スが連続読出しモードになった後にインターフェースが認識で きるコマンドです。命令がデバイスに書込まれるまで、連続読 出しモードではDINをロー・レベルに維持しておく必要があり ます。 複数の ADC チャンネルがイネーブルされると、各チャンネルが 出力され、インターフェース・モード・レジスタの DATA_STAT がセットされている場合にはステータス・ビットが データに追加されます。ステータス・レジスタが、変換結果に 対応するチャンネルを表示します。 連続読出しモード 連続読出しモードでは、ADCデータを読出す前にコミュニケー ション・レジスタへ書込みを行う必要はありません。変換の終 わりを指示するときは、DOUT/RDYがロー・レベルになった後 に所定数のSCLKクロックを入力します。変換結果を読出すと、 DOUT/RDYはハイ・レベルに戻り、次の変換結果が得られるま でこのハイ・レベルを維持します。このモードでは、データは 1 回しか読出すことができません。また、次の変換結果が完了す る前にデータワードを読出すように注意する必要があります。 次の変換の完了前に変換結果を読出さなかった場合、または AD7176-2 にワードを読出すための十分なシリアル・クロック数 が入力されなかった場合には、次の変換の完了時にシリアル出 力レジスタがリセットされて、新しい変換結果が出力シリア ル・レジスタに格納されます。連続読出しモードを使用すると きは、ADCを連続変換モードに設定する必要があります。 連続読出しモードをイネーブルするときは、インターフェー ス・モード・レジスタのCONTREADビットをセットします。こ CS DOUT/RDY 0x02 0x0800 DATA SCLK 図 48.連続読出しモード Rev. 0 DATA DATA 11037-072 DIN － 35/65 － AD7176-2 データシート シングル変換モード シングル変換モードでは、AD7176-2 はシングル変換を実行し、 変換が完了するとスタンバイ・モードになります。変換が完了 すると、DOUT/RDYはロー・レベルになります。データ・レジ スタからデータワードを読出すと、DOUT/RDYがハイ・レベル になります。DOUT/RDYがハイ・レベルになっていても、デー タ・レジスタは必要に応じて複数回読出すことができます。 複数のチャンネルがイネーブルされた場合、ADCはイネーブル されたチャンネルを自動的に繰り返して、各チャンネルの変換 を行います。変換が開始されると、DOUT/RDYはハイ・レベル になり、変換が完了するまでハイ・レベルを維持し、 CSはロ ー・レベルになります。 変換結果が 得られると直 ちに、 DOUT/RDYがロー・レベルになります。次に、ADCは次のチャ ンネルを選択して、そのチャンネルの変換を開始します。次の チャンネルの変換実行中に、現在の変換結果を読出すことがで きます。次の変換が完了すると直ちに、データ・レジスタが更 新されるため、変換結果を読出す時間は限られています。ADC が選択した各チャンネルにシングル変換を行うと、ADCはスタ ンバイ・モードに戻ります。 インターフェース・モード・レジスタの DATA_STAT ビットが 1 に設定されると、データ・レジスタを読出すごとにステータ ス・レジスタ値と変換データが読み出されます。ステータス・レ ジスタの下位 2 ビットが、変換結果に対応するチャンネルを表示 します。 CS DIN 0x01 0x8010 0x44 DATA 11037-073 DOUT/RDY SCLK 図 49.シングル変換モード Rev. 0 － 36/65 － AD7176-2 データシート スタンバイ・モードとパワーダウン・モード スタンバイ・モードでは、大部分のブロックがパワーダウンし ます。LDO は、動作したままになりレジスタ値を維持します。 内蔵リファレンス電圧はイネーブルされている場合アクティブ のままで、水晶発振器が選択されている場合アクティブのまま になります。リファレンスをスタンバイ・モードでパワーダウ ンさせるときは、ADC モード・レジスタの REF_EN ビットを 0 に設定します。クロックをスタンバイ・モードでパワーダウン させるときは、ADC モード・レジスタの CLOCKSEL ビットを 00 (内蔵発振器)に設定します。 パワーダウン・モードでは、LDOを含むすべてのブロックがパ ワーダウンします。すべてのレジスタ値が失われ、GPIO出力は スリー・ステートになります。偶発的にパワーダウン・モードに なるのを防止するため、先にADCをスタンバイ・モードにする 必 要があり ます。 パワーダウン・モードを終了させるとき は、CS = 0 かつDIN = 1 で 64 個のSCLK (すなわちシリアル・イ ンターフェース・リセット)が必要です。LDOをパワーアップさ せるため、500 µsの遅延の後にシリアル・インターフェース・コ マンドを発行することが推奨されます。 キャリブレーション・モード AD7176-2 には、セットアップごとにオフセット誤差とゲイン誤 差をなくすことができる次の 3 種類のキャリブレーション・モ ードがあります。 • 内部ゼロスケール・キャリブレーション・モード • システム・ゼロスケール・キャリブレーション・モード • システム・フルスケール・キャリブレーション・モード キャリブレーション時には 1 チャンネルのみアクティブにする ことができます。各変換後、ADC の変換結果は ADC キャリブ レーション・レジスタを使ってスケールされた後にデータ・レ ジスタに書込まれます。 オフセット・レジスタのデフォルト値は 0x800000 で、ゲイン・ レジスタの公称値は 0x555555 です。ADC ゲインのキャリブレ ーション範囲は、0.4 × VREF～1.05 × VREF です。次式で計算しま す。ユニポーラ・モードでは、ADC ゲイン誤差とオフセット誤 差を考慮しない理想関係式は次のようになります。 0.75 × 7*/ 23 (BJO %BUB = × 2 − (0GGTFU − 0x800000) × ×2 7 0x400000 3&' バイポーラ・モードでは、ADC ゲイン誤差とオフセット誤差を 考慮しない理想関係式は次のようになります。 0.75 × 7*/ 23 (BJO %BUB = × 2 − (0GGTFU − 0x800000) × + 0x800000 7 0x400000 3&' Rev. 0 キャリブレーションを開始するときは、ADCモード・レジスタ のMODEビットに対応する値を書込みます。DOUT/RDYピンと ステータス・レジスタのRDYビットは、キャリブレーションが 開始されると、ハイ・レベルになります。キャリブレーション が完了すると、対応するオフセット・レジスタまたはゲイン・ レジスタの値が更新され、ステータス・レジスタのRDYビット がリセットされ、DOUT/RDYピンがロー・レベルに戻り(CSが ロー・レベルの場合)、AD7176-2 がスタンバイ・モードに戻り ます。 内部オフセット・キャリブレーション時、選択された正アナロ グ入力ピンが切り離され、両変調器入力が内部で選択された負 アナログ入力ピンに接続されます。このため、選択された負ア ナログ入力ピンの電圧が許容値を超えないようにし、大きなノ イズと干渉が生じないようにすることが必要です。 ただし、システム・キャリブレーションでは、キャリブレーシ ョン・モード開始前に、システム・ゼロスケール(オフセット) 電圧とシステム・フルスケール(ゲイン)電圧が ADC ピンに加え られることを想定しています。このため、ADC 外部の誤差が除 去されます。 動作ポイントの観点からは、キャリブレーションはもう 1 つの ADC変換のように扱う必要があります。オフセット・キャリブ レーション(必要な場合)は、常にフルスケール・キャリブレー ションの前に行う必要があります。システム・ソフトウェアが ステータス・レジスタのRDYビットまたはDOUT/ RDYピンをモ ニタし、ポーリング・シーケンスまたは割込み駆動のルーチン を使って、キャリブレーションの終わりを知るようにシステ ム・ソフトウェアを設定する必要があります。すべてのキャリ ブレーションでは、選択されたフィルタのセトリング・タイム と出力データレートの完了に要する時間に等しい時間が必要で す。 内部オフセット・キャリブレーション、システム・ゼロスケー ル・キャリブレーション、システム・フルスケール・キャリブ レーションは、任意の出力データレートで実行することができ ます。低い出力データレートを使うほど、優れたキャリブレー ション精度が得られ、すべての出力データレートに対して正確に なります。チャンネルに対するリファレンス・ソースを変えた 場合、そのチャンネルに対して新しいキャリブレーションが必 要になります。 オフセット誤差は±40 µV (typ)であり、オフセット・キャリブレ ーションにより、オフセット誤差をノイズのオーダーまで小さ くできます。ゲイン誤差は、室温で出荷時にキャリブレーショ ンされます。このキャリブレーションの後、ゲイン誤差は ±0.001% (typ)になります。 AD7176-2 では内蔵キャリブレーション・レジスタに対してユー ザーがアクセスできるため、マイクロプロセッサからデバイス のキャリブレーション係数を読出したり、キャリブレーション 係数を書込んだりすることができます。オフセット・レジスタ とゲイン・レジスタに対する読出しまたは書込みは、内部また はセルフキャリブレーション時以外何時でも行うことができま す。 － 37/65 － AD7176-2 データシート デジタル・インターフェース ムを確認する必要があります。 書込み動作時の CRC チェックサム計算では、常に次の多項式が 使用されます。 x8 + x2 + x + 1 読出し動作時は、この多項式または同様の XOR 機能を選択する ことができます。ホスト・マイクロコントローラでの XOR 機能 の処理時間は、多項式チェックサムの場合より短くて済みます。 インターフェース・モード・レジスタの CRC_EN ビットにより、 チェックサムのイネーブル／ディスエーブルを行い、多項式チ ェックまたはシンプルな XOR チェックの選択を行います。 チェックサムは、読出しと書込みの各トランザクションの終わ りに追加されます。書込みトランザクションに対するチェック サム計算は、8 ビット・コマンド・ワードと 8～24 ビット・デ ータを使って計算されます。読出しトランザクションに対する チェックサム計算は、コマンド・ワードと 8～32 ビット出力を 使って計算されます。図 50 と図 51 に、それぞれ SPI の書込みと 読出しのトランザクションを示します。 DIN UP TO 24-BIT INPUT 8-BIT CRC CS DATA CRC 11037-074 SCLK 図 50.SPI 書込トランザクション、CRC あり 8-BIT COMMAND UP TO 32-BIT INPUT 8-BIT CRC CS DIN DOUT/ RDY CMD DATA CRC SCLK 図 51.SPI 読出しトランザクション、CRC あり チェックサム保護機能 AD7176-2 にはチェックサム・モードがあり、インターフェース を強固にするために使用することができます。チェックサムを 使うと、有効データのみをレジスタに書込み、レジスタから読 出したデータが有効であることを確認できます。レジスタ書込 み時にエラーが発生すると、ステータス・レジスタの CRC_ERROR ビットがセットされますが、レジスタ書込みを正 常に行うためには、レジスタをリードバックして、チェックサ Rev. 0 8-BIT COMMAND CS 11037-075 AD7176-2 のプログラマブルな機能は、SPIシリアル・インターフ ェースを使用します。AD7176-2 のシリアル・インターフェース は、CS、DIN、SCLK、DOUT/RDYの 4 つの信号から構成され ています。DINラインは内蔵レジスタにデータを転送するとき に、DOUT/RDYラインは内蔵レジスタからデータをアクセスす るときに、それぞれ使います。SCLKはデバイスのシリアル・ク ロック入力であり、すべてのデータ転送(DINまたはDOUT/RDY 上での転送)は、このSCLK信号を基準として実行されます。 DOUT/RDYピンはデータ・レディ信号としても機能し、新しい データワードがデータ・レジスタから読出し可能になると、CS がロー・レベルの場合このラインはロー・レベルになります。 データ・レジスタからの読出し動作が完了すると、このピンは ハイ・レベルに戻ります。DOUT/RDYピンはデータ・レジスタ の更新前にもハイ・レベルになり、デバイスからの読出しがで きないことを表示して、レジスタの更新中にデータが読出され ることを防止します。CSはデバイスの選択に使います。シリア ル・バスに複数のデバイスが接続されているシステムでは、 AD7176-2 を指定するアドレスのデコードにもCSを使うことが できます。 図 2 と図 3 に、デバイスのデコードにCSを使ったAD7176-2 に対 するインターフェースのタイミング図を示します。図 2 に AD7176-2 からの読出し動作のタイミングを、図 3 にAD7176-2 に 対する書込み動作のタイミングを、それぞれ示します。最初の 読出し動作の後に、DOUT/RDYラインがハイ・レベルに戻った 後でも、データ・レジスタから複数回読出すことができますが、 次の出力更新が開始される前に読出し動作が完了するように、 注意する必要があります。連続読出しモードでは、データワー ドは 1 回しか読出すことができません。 シリアル・インターフェースは、CSをロー・レベルに固定して、 3 線式モードで動作させることもできます。この場合、SCLK、 DIN、DOUT/RDYの各ラインを使ってAD7176-2 との交信を行い ます。変換の終了は、ステータス・レジスタのRDYビットを使 って監視することもできます。 CS = 0 かつDIN = 1 で 64 個のSCLKを書込むことにより、シリア ル・インターフェースをリセットすることもできます。リセッ トにより、コミュニケーション・レジスタに対する書込み動作 待ちの状態にインターフェースが戻ります。この動作により、 すべてのレジスタ値がそれぞれのパワーオン・リセット値にリ セットされます。リセットの後、500 µs間待った後にシリアル・ インターフェースのアドレス指定を行う必要があります。 連続読出しモードがアクティブのときチェックサム保護をイネ ーブルすると、各データ転送の前に暗黙の読出しデータ・コマ ンド(0x44)が存在します。これはチェックサム値を計算する際に 含める必要があります。これにより、ADC データが 0x000000 で あっても非ゼロのチェックサム値が保証されます。 － 38/65 － AD7176-2 データシート CRC の計算 多項式 8 ビット幅のチェックサムは、次の多項式を使って生成します。 x8 + x2 + x + 1 チェックサムを生成するときは、データを 8 ビット左シフトして 8 個のロジック 0 で終わる値を発生させます。多項式位置を調整して、そ の値の MSB がデータの最も左側のロジック 1 と隣り合うようにします。XOR (排他論理和)機能をデータに適用して、新しい短い値を生 成します。多項式の位置を再度調整して、その値の MSB が新しい値の最も左側のロジック 1 と隣り合うようにし、手順を繰り返します。元 のデータが多項式より小さい値になるまでこの処理を繰り返します。これが 8 ビット・チェックサムになります。 多項式 CRC 計算の例—24-ビット・ワード: 0x654321 (8 ビット・コマンドと 16 ビット・データ) 多項式チェックサムを使用した 8 ビット・チェックサムの生成例を次に示します。 Initial value 011001010100001100100001 01100101010000110010000100000000 left shifted eight bits = 100000111 polynomial x8 + x2 + x + 1 100100100000110010000100000000 XOR result 100000111 polynomial 100011000110010000100000000 XOR result 100000111 polynomial 11111110010000100000000 XOR result 100000111 polynomial value 1111101110000100000000 XOR result 100000111 polynomial value 111100000000100000000 XOR result 100000111 polynomial value 11100111000100000000 XOR result 100000111 polynomial value 1100100100100000000 XOR result 100000111 polynomial value 100101010100000000 XOR result 100000111 polynomial value 101101100000000 XOR result 100000111 polynomial value 1101011000000 XOR result 100000111 polynomial value 101010110000 XOR result 100000111 polynomial value 1010001000 XOR result 100000111 polynomial value 10000110 checksum = 0x86. Rev. 0 － 39/65 － AD7176-2 データシート XOR の計算 8 ビット幅のチェックサムは、データをバイトに分割し、各バイトに XOR を適用して生成します。 XOR 計算の例—24-ビット・ワード: 0x654321 (8 ビット・コマンドと 16 ビット・データ) 前の例を使用 3 バイトに分割: 0x65、0x43、0x21 01100101 0x65 01000011 0x43 00100110 XOR result 00100001 0x21 00000111 CRC Rev. 0 － 40/65 － AD7176-2 データシート 汎用 I/O AD7176-2 には GPIO0 と GPIO1 の 2 本の汎用デジタル入力／出力 ピ ン が あ り ま す 。 これ ら の ピ ン は、 GPIOCON レ ジ ス タ の IP_EN0/IP_EN1 ビットまたは OP_EN0/OP_EN1 ビットを使ってイ ネーブルされます。GPIO0 ピンまたは GPIO1 ピンを入力として イネーブルすると、ピンのロジック・レベルはそれぞれデータ 0 ビットまたはデータ 1 ビットになります。GPIO0 ピンまたは GPIO1 ピ ン を 出 力 と し て イ ネ ー ブ ル す る と 、 そ れ ぞ れ GP_DATA0 ビットまたは GP_DATA1 ビットがピンのロジック・ レベル出力を決定します。これらのピンのロジック・レベルは、 AVDD1 と AVSS を基準とするため、出力振幅は 5 V になります。 チャンネル数を増やすために外付けマルチプレクサを使用する 場合、マルチプレクサ・ロジック・ピンを AD7176-2 の GPIO ピ ンを使って制御することができます。MUX_IO ビットを使って、 GPIO のタイミングが ADC から制御されるため、チャンネル変 化が ADC に同期するので、外部同期は不要になります。 また、SYNC/ERRORピンも汎用出力として使用することができ ます。GPIOCONレジスタのERR_ENビットに 11 を設定する と、SYNC/ERRORピンは汎用出力として動作します。この構成 では、GPIOCONレジスタのERR_DATビットによりピンのロジッ ク・レベル出力が決定されます。このピンのロジック・レベルは、 IOVDDとDGNDを基準とし、SYNC/ERRORピンはアクティブ・ プルアップを持っています。 16 ビット変換／24 ビット変換 デフォルトで、AD7176-2 は 24 ビット変換を行いますが、変換幅 は 16 ビットに短くすることができます。インターフェース・モ ード・レジスタのビット WL16 に 1 を設定すると、すべてのデ ータ変換は 16 ビットに丸め処理されます。このビットをクリア すると、データ変換幅は 24 ビットに設定されます。 シリアル・インターフェースのリセット (DOUT_RESET) シリアル・インターフェースは、各読出し動作が完了するとリ セットされます。シリアル・インターフェースがリセットされ るタイミングは、設定することができます。デフォルトでは、 最後のSCLK立上がりエッジ(すなわちLSBがプロセッサから読 出されたSCLKエッジ)の後の周期が経過したとき、シリアル・ インターフェースがリセットされます。インターフェース・モ ード・レジスタのビットDOUT_RESETに 1 を設定すると、イン ターフェースがリセットされるタイミングはCSの立上がりエッ ジで制御されます。この場合、CSがハイ・レベルになるまで、 DOUT/RDYピンは読出し対象レジスタのLSBを出力し続けま す。CSの立上がりエッジでのみ、インターフェースがリセット されます。この構成は、CS信号を使ってすべての読出し動作を フレーム化するときに便利です。CSをすべての読出し動作のフ レーム化に使用しない場合、DOUT_RESETに 0 を設定して、読 出し動作でインターフェースを最後のSCLKエッジの後でリセッ トするようにする必要があります。 マスター・クロック・サイクル間ロー・レベルに維持する必要 があります。 複数のAD7176-2 が共通のマスター・クロックで動作する場合、 データ・レジスタを同時に更新するようにこれらのデバイスを 同期させることができます。この動作は、通常、各AD7176-2 が キャリブレーションを実行した後、またはキャリブレーション 係数をキャリブレーション・レジスタへロードした後に実行さ れます。SYNCピンの立下がりエッジで、デジタル・フィルタと アナログ変調器がリセットされて、AD7176-2 は矛盾のない既知 状態になります。SYNCピンがロー・レベルの間、AD7176-2 は この状態を維持します。SYNCの立上がりエッジで、変調器と フィルタはこのリセット状態から抜け出して、次のマスター・ クロック・エッジで、デバイスは入力サンプルの収集を再開し ます。 SYNCがロー・レベルからハイ・レベルへ変化した後のマスタ ー・クロックの立下がりエッジでデバイスはリセットから抜け 出します。このため、複数のデバイスを同期化する場合、マス ター・クロックの立上がりエッジでSYNCピンをハイ・レベル にして、マスター・クロックの立下がりエッジで、すべてのデ バイスがサンプリングを開始するようにする必要がありま す。SYNCピンを十分な時間ハイ・レベルにしないと、デバイ ス間にマスター・クロックで 1 サイクルの差が発生することが あります。すなわち、変換結果が得られるタイミングがデバイ ス間でマスター・クロックで最大 1 サイクル異なります。 また、SYNCピンを変換開始コマンドとして使用することもで きます。このモードでは、SYNCの立上がりエッジにより変換 が開始され、RDYの立下がりエッジにより変換が完了したタイ ミングが表示されます。フィルタのセトリング・タイムで、各 データ・レジスタの更新が可能である必要があります。 もう 1 つの同期機能 インターフェース・モード・レジスタのビットALT_SYNCに 1 を 設定すると、別の同期方式がイネーブルされます。この別方式を イネーブルするときは、GPIOCONレジスタのSYNC_ENビットに 1 を設定する必要があります。このモードでは、AD7176-2 の複数 のチャンネルがイネーブルされると、SYNCピンがスタート変換 コマンドとして動作します。SYNCをロー・レベルにすると、 ADCは現在のチャンネルの変換を完了し、シーケンス内の次の チャンネルを選択して、SYNCがハイ・レベルになり変換が開始 されるまで待ちます。現在のチ ャンネ ルの変 換が 完了す る とRDYピンがロー・レベルになり、データ・レジスタは対応す る変換結果で更新されます。このため、SYNCコマンドは現在 選択されているチャンネルのサンプリングと干渉しないので、 ユーザーはシーケンス内の次のチャンネルで変換が開始される タイミングを制御することができます。 このモードは、複数のチャンネルがイネーブルされた場合にの み使用することができます。1 チャンネルのみをイネーブルす るときは、このモードの使用を推奨できません。 同期(SYNC/ERROR) 通常の同期 GPIOCONレジスタのSYNC_ENビットに 0 を設定すると、SYNC /ERRORピンは同期ピンとして機能します。SYNC入力を使うと、 デバイス内のすべてのセットアップ状態に影響を与えることな く、変調器とデジタル・フィルタをリセットすることができま す。この機能を使うと、既知の時点すなわちSYNCの立上がり 変化から、アナログ入力のサンプルの収集を開始することがで きます。同期を確実にするためには、このピンを少なくとも 1 Rev. 0 － 41/65 － AD7176-2 データシート エラー・フラグ ス テータ ス・レ ジスタ には、 ADC_ERROR、 CRC_ERROR 、 REG_ERRORの 3 ビットのエラー・ビットがあり、これらのフ ラグは、それぞれADC変換でのエラー、CRCチェックでのエラ ー、レジスタの変化に起因するエラーを表示します。さら に、ERRORピンは、発生したエラーを表示することができます。 ADC_ERROR ステータス・レジスタの ADC_ERROR ビットは、変換プロセス 中に発生したすべてのエラーを表示します。このフラグは、ア ナログ入力で過電圧または低電圧が発生すると、セットされま す。また低電圧または過電圧が発生すると、ADC も全ビット 0 または全ビット 1 を出力します。このフラグは、過電圧／低電 圧が解消されたときにのみリセットされます。データ・レジスタ の読出しではリセットされません。 CRC_ERROR 書込み動作対応する CRC 値が送信された情報に対応しないと、 CRC_ERROR フラグがセットされます。このフラグは、ステー タス・レジスタが明確に読出されると、ただちにリセットされま す。 REG_ERROR このフラグは、インターフェース・モード・レジスタの REG_CHECK ビ ッ ト と 組 み 合 わ せ て 使 用 さ れ ま す 。 こ の REG_CHECK ビットがセットされると、AD7176-2 は内蔵レジス タの値を監視します。ビットが変化すると、REG_ERROR ビッ トがセットされます。このため、内蔵レジスタへの書込みでは、 REG_CHECK が 0 に設定される必要があります。レジスタが更 新されると、REF_CHK ビットが 1 に設定されることがあります。 AD7176-2 は内蔵レジスタのチェックサムを計算します。1 つの レジスタ値が変化すると、REG_ERROR ビットがセットされま す。エラーが表示された場合は、REG_CHECK ビットに 0 を設 定して、ステータス・レジスタの REG_ERROR ビットをクリア する必要があります。レジスタ・チェック機能では、データ・ レジスタ、ステータス・レジスタ、またはインターフェース・ モード・レジスタを監視しません。 ERR_ENビットが 10 に設定されると、このピンはオープン-ドレ イン・エラー出力ピンとして機能します。ステータス・レジス タ の 3 つ の エ ラ ー ・ ビ ッ ト (ADC_ERROR 、 CRC_ERROR 、 REG_ERROR)をOR結合し、反転し、ERRORピンに割り当てま す。このため、ERRORピンはエラーが発生したことを表示しま す。ステータス・レジスタを読出ししてエラー原因を識別する 必要があります。 ERR_ENビットが 01 に設定されると、ERRORピンはエラー入力 ピンとして機能します。別の部品のエラー・ピンをAD7176-2 のERRORピンへ接続して、AD7176-2 は自身にまたは別の外付け 部品にエラーが発生したことを表示することができま す。ERRORピンの値の反転をADC変換からのエラーとOR結合 すると、その結果がステータス・レジスタのADC_ERRORビット を介して表示されます。ERRORピンの値は、ステータス・レジ スタのERR_DATビットに反映されます。 ERR_ENビットを 00 に設定すると、ERRORピンはディスエーブ ルされます。ERR_EN1 ビットを 11 設定すると、ERRORピンは 汎用出力として動作します。 DATA_STAT ステータス・レジスタ値は、AD7176-2 の各変換結果に追加する ことができます。この機能は、複数のチャンネルをイネーブル する場合に便利です。変換結果が出力されるごとに、ステータ ス・レジスタ値がそれに付加されます。ステータス・レジスタ の下位 2 ビットが、変換結果に対応するチャンネルを表示します。 さらに、エラー・ビットにより、エラーが表示中か否かを調べ ることができます。 IOSTRENGTH シリアル・インターフェースは最小 2 Vの電源で動作すること ができますが、この低い電圧では、ボード上に中程度の寄生容 量が存在する場合またはSCLK周波数が高い場合、DOUT/RDY ピンは十分な駆動強度を持つことができません。インターフェ ース・モード・レジスタのIOSTRENGTHビットは、DOUT/RDY ピンの駆動強度を増やします。 ERRORピン GPIOCONレジスタのSYNC_ENビットが 1 に設定され、かつイ ンターフェース・モード・レジスタのビットALT_SYNCが 0 に 設定されると、SYNC/ERRORピンはエラー入力／出力ピンまた は汎用出力ピンとして機能します。GPIOCONレジスタのERR_EN ビットがピン機能を決定します。 Rev. 0 － 42/65 － AD7176-2 データシート グラウンド接続とレイアウト アナログ入力とリファレンス入力は差動であるため、アナログ 変調器内の多くの電圧は同相モード電圧です。この製品の高い 同相モード除去比により、これら入力での同相モード・ノイズ が除去されます。AD7176-2 のアナログ電源とデジタル電源は独 立しており、別々のピンを使用することにより、デバイスのア ナログ部とデジタル部の間の結合を最小にしています。デジタ ル・フィルタは、マスター・クロック周波数の整数倍を除く広 い帯域の電源ノイズを除去します。 また、ノイズ・ソースがアナログ変調器を飽和させない限り、 デジタル・フィルタはアナログ入力とリファレンス電圧入力の ノイズも除去します。そのため、従来の高分解能コンバータに 比べて AD7176-2 のノイズ干渉耐性は向上しています。ただし、 AD7176-2 の分解能が高く、コンバータから生ずるノイズ・レベ ルが低いため、グラウンド接続とレイアウトについては注意が 必要です。 ADC を実装するプリント回路ボードは、アナログ部とデジタル 部を分離して、ボード内でそれぞれをまとめて配置するように デザインする必要があります。一般に、グラウンド・プレーン ではエッチング部分を最小にすることが最適です。これは最適 なシールド効果が得られるためです。 すべてのレイアウトで、電流を目的場所まで流すパスとそのリ ターン・パスをできるだけ近づけて配置するように心がけるこ とは重要です。 ノイズがチップに混入するので、デバイスの真下をデジタル・ ラインが通らないようにしてください。アナログ・グラウン ド・プレーンを AD7176-2 の下を通すようにして、ノイズの混 入を防止してください。AD7176-2 の電源ラインはできるだけ太 いパターンにしてインピーダンスを下げ、電源ライン上のグリ ッチによる影響を軽減させます。クロックなどの高速なスイッ チング信号は、デジタル・グラウンドでシールドしてボードの Rev. 0 他の部分に対するノイズの放射を防止します。また、クロック 信号はアナログ入力の近くを通過しないようにします。デジタ ル信号とアナログ信号の交差は回避する必要があります。ボー ドの反対側のパターンは、互いに右角度となるように配置しま す。これにより、ボードを通過するフィードスルーの影響を小 さくすることができます。マイクロストリップ技術の使用は最 善ですが、両面ボードでは常に使用できるとは限りません。こ の技術では、ボードの部品面はグラウンド・プレーン専用にし て、信号はハンダ面に配線します。 高分解能 ADC を使うときは、デカップリングが重要になります。 AD7176-2 には、AVDD1、AVDD2、IOVDD の 3 本の電源ピンが あります。AVDD1 ピンと AVDD2 ピンは AVSS を、IOVDD ピン は DGND を、それぞれ基準とします。AVDD1 と AVDD2 は、各 ピンで 10 µF のタンタル・コンデンサと 0.1 µF のコンデンサの 並列接続で AVSS へデカップリングする必要があります。0.1 µF のコンデンサは、各電源でデバイスのできるだけ近くに理想的 にはデバイスの隣に配置する必要があります。IOVDD は、10 µF のタンタル・コンデンサと 0.1 µF のコンデンサの並列接続で DGND へデカップリングする必要があります。すべてのアナロ グ入力は AVSS へデカップリングする必要があります。外付け リファレンスを使用する場合、REF+ピンと REF−ピンは AVSS へデカップリングする必要があります。 また AD7176-2 は AVDD2 電源と IOVDD 電源をレギュレーショ ンする 2 つの LDO レギュレータを内蔵しています。REGCAPA ピンの場合、AVSS へ接続した 1 µF と 0.1 µF のコンデンサを使 用 す るこ と が推 奨 され ます 。 同様 に 、 REGCAPD ピ ン に は DGND へ接続した 1 µF と 0.1 µF のコンデンサを使用することが 推奨されます。 AD7176-2 を両電源で動作させる場合は、AVSS に対して別々の プレーンを使用する必要があります。 － 43/65 － AD7176-2 データシート レジスタの一覧 表 21.AD7176-2 レジスタの一覧 Reg Bits Bit 7 Bit 6 0x00 COMMS Name [7: 0] WEN R/W 0x00 STATUS [7: 0] RDY ADC_ERROR CRC_ERROR REG_ERROR 0x01 ADCMODE [15: 8] REF_EN RESERVED [7: 0] RESERVED 0x02 IFMODE [15: 8] [7: 0] 0x03 REGCHECK 0x04 DATA Bit 5 Bit 4 Bit 3 SING_CYC 0x10 CHMAP0 ALT_SYNC REG_CHECK RESERVED REGISTER_CHECK[15: 8] [7: 0] REGISTER_CHECK[7: 0] [23: 16] DATA[23: 16] [15: 8] DATA[15: 8] RESERVED RESERVED ID[7: 0] [15: 8] CH_EN0 RESERVED CH_EN1 0x23 SETUPCON3 0x28 FILTCON0 0x29 FILTCON1 0x2A FILTCON2 0x2B FILTCON3 0x30 OFFSET0 CH_EN2 CH_EN3 0x38 GAIN0 Rev. 0 RW DOUT_RESET 0x0000 RW WL16 0x000000 R 0x000000 R 0x0800 RW 0x0C9X R AINPOS0[4: 3] 0x8001 RW AINPOS1[4: 3] 0x0001 RW AINPOS2[4: 3] 0x0001 RW AINPOS3[4: 3] 0x0001 RW 0x1020 RW 0x1020 RW 0x1020 RW 0x1020 RW SETUP_SEL2 ENHFILT0 0x0000 RW ENHFILT1 0x0000 RW ENHFILT2 0x0000 RW ENHFILT3 0x0000 RW 0x800000 RW 0x800000 RW 0x800000 RW 0x800000 RW RESERVED SETUP_SEL3 RESERVED AINNEG3 RESERVED BI_UNIPOLAR0 RESERVED BI_UNIPOLAR1 RESERVED [15: 8] SINC3_MAP2 [7: 0] RESERVED [15: 8] SINC3_MAP3 [7: 0] RESERVED RESERVED BI_UNIPOLAR2 RESERVED RESERVED RESERVED RESERVED REF_SEL2 RESERVED BI_UNIPOLAR3 RESERVED SINC3_MAP1 RESERVED REF_SEL1 RESERVED [7: 0] RESERVED REF_SEL0 RESERVED [15: 8] GP_DATA0 AINNEG2 RESERVED RESERVED ERR_DAT GP_DATA1 RESERVED AINPOS3[2: 0] SINC3_MAP0 ERR_EN AINNEG1 RESERVED [7: 0] RESERVED REF_SEL3 RESERVED RESERVED ENHFILTEN0 ORDER0 ODR0 RESERVED ENHFILTEN1 ORDER1 ODR1 RESERVED ENHFILTEN2 ORDER2 ODR2 RESERVED ENHFILTEN3 ORDER3 ODR3 [23: 16] OFFSET0[23: 16] [15: 8] OFFSET0[15: 8] OFFSET0[7: 0] [23: 16] OFFSET1[23: 16] [15: 8] OFFSET1[15: 8] OFFSET1[7: 0] [23: 16] OFFSET2[23: 16] [15: 8] OFFSET2[15: 8] [7: 0] 0x33 OFFSET3 SETUP_SEL1 AINPOS2[2: 0] [15: 8] [7: 0] 0x32 OFFSET2 R 0x8000 AINNEG0 RESERVED [15: 8] [7: 0] 0x31 OFFSET1 RESERVED RESERVED AINPOS1[2: 0] [15: 8] [7: 0] SETUP_SEL0 RESERVED [15: 8] [7: 0] RESERVED OP_EN0 AINPOS0[2: 0] [15: 8] [7: 0] 0x22 SETUPCON2 OP_EN1 ID[15: 8] [7: 0] 0x21 SETUPCON1 SYNC_EN IP_EN0 [7: 0] [7: 0] 0x20 SETUPCON0 IP_EN1 MUX_IO [15: 8] [7: 0] 0x13 CHMAP3 W 0x80 DATA[7: 0] [15: 8] [15: 8] RW 0x00 RESERVED CRC_EN REGISTER_CHECK[23: 16] [7: 0] 0x12 CHMAP2 IOSTRENGTH [15: 8] [15: 8] Reset DELAY [23: 16] [15: 8] Bit 0 CHANNEL CLOCKSEL RESERVED [7: 0] 0x11 CHMAP1 RESERVED MODE CONTREAD DATA_STAT [7: 0] 0x07 ID Bit 1 RESERVED [7: 0] 0x06 GPIOCON Bit 2 RA OFFSET2[7: 0] [23: 16] OFFSET3[23: 16] [15: 8] OFFSET3[15: 8] [7: 0] OFFSET3[7: 0] [23: 16] GAIN0[23: 16] [15: 8] GAIN0[15: 8] [7: 0] GAIN0[7: 0] － 44/65 － 0x5XXXX0 RW AD7176-2 データシート Reg Name 0x39 GAIN1 Bits Rev. 0 Bit 5 Bit 4 Bit 3 [15: 8] GAIN1[15: 8] Bit 2 Bit 1 Bit 0 Reset RW 0x5XXXX0 RW GAIN1[7: 0] [23: 16] GAIN2[23: 16] [15: 8] GAIN2[15: 8] [7: 0] 0x3B GAIN3 Bit 6 GAIN1[23: 16] [7: 0] 0x3A GAIN2 Bit 7 [23: 16] 0x5XXXX0 RW GAIN2[7: 0] [23: 16] GAIN3[23: 16] [15: 8] GAIN3[15: 8] [7: 0] GAIN3[7: 0] － 45/65 － 0x5XXXX0 RW AD7176-2 データシート レジスタの詳細 コミュニケーション・レジスタ アドレス: 0x00、リセット: 0x00、名前: COMMS 表 22.COMMS のビット説明 ビット ビット名 7 WEN 6 R/W [5:0] Rev. 0 設定値 説明 リセット アクセス ADC との交信を開始するときは、このビットをロー・レベルにする必要があ ります。 0x0 W このビットを使って、読出しコマンドまたは書込みコマンドを指定します。 0x0 W 0x00 W 0 書込みコマンド 1 読出しコマンド これらのレジスタ・アドレス・ビットを使って、現在の交信での読出し対象 レジスタまたは書込み対象レジスタを指定します。 RA 000000 ステータス・レジスタ 000001 ADC モード・レジスタ 000010 インターフェース・モード・レジスタ 000011 レジスタ・チェックサム・レジスタ 000100 データ・レジスタ 000110 GPIO コンフィギュレーション・レジスタ 000111 ID レジスタ 010000 チャンネル・マップ 1 レジスタ 010001 チャンネル・マップ 2 レジスタ 010010 チャンネル・マップ 3 レジスタ 010011 チャンネル・マップ 4 レジスタ 100000 セットアップ・コンフィギュレーション 1 レジスタ 100001 セットアップ・コンフィギュレーション 2 レジスタ 100010 セットアップ・コンフィギュレーション 3 レジスタ 100011 セットアップ・コンフィギュレーション 4 レジスタ 101000 フィルタ・コンフィギュレーション 1 レジスタ 101001 フィルタ・コンフィギュレーション 2 レジスタ 101010 フィルタ・コンフィギュレーション 3 レジスタ 101011 フィルタ・コンフィギュレーション 4 レジスタ 110000 オフセット 1 レジスタ 110001 オフセット 2 レジスタ 110010 オフセット 3 レジスタ 110011 オフセット 4 レジスタ 111000 ゲイン 1 レジスタ 111001 ゲイン 2 レジスタ 111010 ゲイン 3 レジスタ － 46/65 － AD7176-2 データシート ステータス・レジスタ アドレス: 0x00、リセット: 0x80、名前: STATUS ステータス・レジスタは 8 ビット・レジスタで、ADC とシリアル・インターフェース・ステータスの情報を格納しています。インターフ ェース・モード・レジスタの DATA_STAT ビットをセットすることにより、オプションでデータ・レジスタへ追加することができます。 表 23.STATUS のビット説明 ビット ビット名 7 RDY 6 5 4 設定値 説明 リセット アクセス CSがロー・レベルで、かつレジスタが読出されていないとき、RDYのステー タスがDOUT/RDYピンへ出力されます。ADCが新しい変換結果をデータ・レ ジスタへ書き込むと、このビットがロー・レベルになります。ADCキャリブ レーション・モードでは、ADCがキャリブレーション結果を書き込むと、こ のビットがロー・レベルになります。データ・レジスタを読出すと、RDYは 自動的にハイ・レベルになります。 0x1 R 0x0 R 0x0 R 0x0 R 0 新しいデータ変換結果が使用可能 1 新しいデータ変換結果待ち デフォルトでこのビットは、ADC 範囲を上側または下側に超えたことを表示 します。これが発生すると、ADC 変換結果は±フルスケールにクランプされ ます。このビットは ADC 変換結果が書き込まれたとき更新され、アナログ入 力で範囲超の状態が解消されたときクリアされます。 ADC_ERROR 0 エラーなし 1 エラー発生 このビットは、レジスタ書込み動作で CRC エラーの有無を表示します。レジ スタ読出しでは、ホスト・マイクロコントローラが CRC エラーの有無を調べ ます。このレジスタを読出すと、このビットがクリアされます。 CRC_ERROR 0 エラーなし 1 CRC エラー発生 レジスタ・インテグリティ・チェックを実行したとき、このビットは内部レ ジスタの 1 つの値が計算値から変化したか否かを表示します。インターフェ ース・モード・レジスタの REG_CHECK ビットをセットするとチェックが開 始されます。REG_CHECK ビットをクリアすると、このビットがクリアされ ます。 REG_ERROR 0 エラーなし 1 エラー発生 [3:2] RESERVED これらのビットは予約済みです。 0x0 R [1:0] CHANNEL これらのビットは、現在データ・レジスタに変換結果が格納されている ADC に対してアクティブになっているチャンネルを表示します。現在変換中のチ ャンネルと異なっていることがあります。チャンネル・マップ・レジスタに 直接対応するため、チャンネル 0 は 0x0 に、チャンネル 3 は 0x3 に、それぞ れなります。 0x0 R Rev. 0 00 チャンネル 0 01 チャンネル 1 10 チャンネル 2 11 チャンネル 3 － 47/65 － AD7176-2 データシート ADC モード・レジスタ アドレス: 0x01、リセット: 0x8000、名前: ADCMODE ADCモード・レジスタは、ADCの動作モードとマスター・クロックの選択を制御します。ADCモード・レジスタへ書込みを行うと、フィ ルタ・ビットとRDYビットがリセットされて、新しい変換またはキャリブレーションが開始されます。 表 24.ADCMODE のビット説明 ビット ビット名 15 REF_EN 設定値 説明 リセット アクセス 内蔵リファレンス電圧をイネーブルし、バッファ済 2.5 V を REFOUT ピンへ 出力します。 0x1 RW 0 ディスエーブル 1 イネーブル 14 RESERVED このビットは予約済みで、0 に設定する必要があります。 0x0 R 13 SING_CYC このビットを使って、ADC 出力タイミングを知らせる RDY が Low となるタ イミング＝フルセトリング出力とします。データレートシングルチャンネル モードのみ有効となります。Sinc5+Sinc1 フィルタにおいては 10ksps 以下のア ウトプットデータレートでは無効になります。詳細は、DIGITAL FILTER の セクションを参照してください。 0x0 RW 0 1 ディスエーブル イネーブル [12:11] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R [10:8] DELAY これらのビットを使うと、チャンネル・スイッチの後ろにプログラマブルな 遅延を追加して、ADC が入力の処理を開始する前に外部回路を安定させるこ とができます。 0x0 RW 000 0 001 4 µs 010 16 µs 011 40 µs 100 100 µs 101 200 µs 110 500 µs 111 1 ms 7 RESERVED このビットは予約済みで、0 に設定する必要があります。 0x0 R [6:4] MODE これらのビットは、ADC の動作モードを制御します。詳細は、動作モードの セクションを参照してください。 0x0 RW 0x0 RW 0x0 R [3:2] 000 連続変換モード 001 シングル変換モード 010 スタンバイ・モード 011 パワーダウン・モード 100 内部オフセット・キャリブレーション 110 システム・オフセット・キャリブレーション 111 システム・ゲイン・キャリブレーション このビットを使って、ADC クロック・ソースを選択します。内蔵発振器を選 択すると、内蔵発振器もイネーブルされます。 CLOCKSEL 00 内蔵発振器 01 XTAL2 ピンの内蔵発振器出力 10 XTAL2 ピンの外部クロック入力 11 [1:0] Rev. 0 RESERVED XTAL1 ピンと XTAL2 ピンの外付け水晶 これらビットは予約済みで、0 に設定する必要があります。 － 48/65 － AD7176-2 データシート インターフェース・モード・レジスタ アドレス: 0x02、リセット: 0x0000、名前: IFMODE インターフェース・モード・レジスタは、種々のシリアル・インターフェース・オプションを設定します。 表 25.IFMODE のビット説明 ビット ビット名 [15:13] 12 11 設定値 説明 リセット アクセス RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R ALT_SYNC このビットは、ERROR\SYNCピンをチャンネル・サイクリングでの変換制御 として使えるようにします(詳細については、GPIOコンフィギュレーション・ レジスタのSYNC_ENビットの説明を参照してください)。 0x0 RW 0x0 RW 0 ディスエーブル 1 イネーブル このビットは、DOUT ピンの駆動強度を制御します。低い IOVDD 電源と中程 度の容量を使ってシリアル・インターフェースを高速で読出すときこのビッ トをセットします。 IOSTRENGTH 0 ディスエーブル(デフォルト) 1 イネーブル [10:9] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R 8 DOUT_RESET このビットは、読出し動作で最後のSCLK立上がりエッジの直後に DOUT/RDYピンがDOUT出力からRDY出力へ切り替わるのを防止します。代 わりに、CSがハイ・レベルになるまでDOUT/RDYピンはデータのLSBの出力 を維持します。この機能によりホールド・タイムを長くして、SPIマスターが データのLSBをサンプルできるようにします。このビットをセットする場 合、CSをロー・レベルに固定することはできません。 0x0 RW 0x0 RW 0x0 RW 0x0 RW 0x0 R 7 6 5 4 Rev. 0 0 ディスエーブル 1 イネーブル このビットは、ADC データ・レジスタの連続読出しを可能にします。連続読 出しのときは、ADC を連続変換モードに設定する必要があります。詳細につ いては、動作モードのセクションを参照してください。 CONTREAD 0 ディスエーブル 1 イネーブル このビットは、チャンネルとステータス情報がデータと一緒に送信されるよ うに、読出し時にデータ・レジスタにステータス・レジスタを追加できるよ うにします。これは、ステータス・レジスタから読出したチャンネル・ビッ トをデータ・レジスタのデータに対応させる唯一の方法です。 DATA_STAT 0 ディスエーブル 1 イネーブル このビットは、レジスタ・インテグリティ・チッカーをイネーブルします。 この機能は、ユーザー・レジスタ値の変化をモニタする際に使用することが できます。この機能を使うときは、他のすべてのレジスタは、このビットを クリアした状態で所定の通りに設定する必要があります。次に、このレジス タへ書込みを行なって REG_CHECK ビットに 1 を設定します。値が変化した レジスタがあると、ステータス・レジスタの REG_ERROR ビットがセットさ れます。エラーをクリアするときは、REG_CHECK ビットへ 0 を設定しま す。インターフェース・モード・レジスタ、ADC データ・レジスタ、ステー タス・レジスタはチェックされません。レジスタへ新しい値を書き込むとき は、このビットを先にクリアする必要があります。そうしないと、新しいレ ジスタ値が書き込まれたときエラー・フラグが発生します。 REG_CHECK RESERVED 0 ディスエーブル 1 イネーブル このビットは予約済みで、0 に設定する必要があります。 － 49/65 － AD7176-2 データシート ビット ビット名 [3:2] CRC_EN 設定値 説明 リセット アクセス レジスタ読出し／書込みの CRC 保護をイネーブルします。シリアル・インタ ーフェース転送では CRC によりバイト数が 1 バイト増えます。詳細について は、CRC 計算のセクションを参照してください。 0x00 RW 00 ディスエーブル。 01 レジスタ読出しトランザクションに対して XOR チェックサムをイネーブル。 これらのビットをセットすると、レジスタ書込みでも CRC を使用。 10 読出しおよび書込みトランザクションに対して CRC チェックサムをイネーブ ル。 1 RESERVED このビットは予約済みで、0 に設定する必要があります。 0x0 R 0 WL16 ADC データ・レジスタを 16 ビットへ変更します。インターフェース・モー ド・レジスタに対する書込みでは ADC がリセットされないため、これらのビ ットに対する書込みの直後に ADC 変換結果は正しいワード長へ丸め処理され ません。最初の新しい ADC 変換結果は正しくなります。 0x0 RW 0 24 ビット・データ 1 16 ビット・データ レジスタ・チェック アドレス: 0x03、リセット: 0x000000、名前: REGCHECK このレジスタ・チェック・レジスタは、ユーザー・レジスタ値との排他論理和により計算された 24 ビットのチェックサムです。この機 能が動作するためにはインターフェース・モード・レジスタの REG_CHECK ビットをセットする必要があります。そうしないと、レジス タの読出しで 0 が返されます。 表 26.REGCHECK のビット説明 ビット ビット名 [23: 0] REGISTER_CHECK 設定値 説明 リセット アクセス インターフェース・モード・レジスタの REG_CHECK ビットがセットされ ると、このレジスタにはユーザー・レジスタの 24 ビットのチェックサムが 格納されます。 0x000000 R データ・レジスタ アドレス: 0x04、リセット: 0x000000、名前: DATA データ・レジスタにはADC変換結果が格納されます。エンコーディングはオフセット・バイナリですが、セットアップ・コンフィギュレ ーション・レジスタのBI_UNIPOLARビットを使ってユニポーラへ変更することができます。データ・レジスタを読み出すと、RDYビッ トとピンがロー・レベルであった場合ハイ・レベルになります。ADC変換結果は複数回読出すことができますが、RDYがハイ・レベルに なっているため、次の変換ADC結果が続いているか否かを知ることができません。レジスタの読出し中にはデータ・レジスタへ新しい ADC変換結果は書込まれません。 表 27.DATA のビット説明データ ビット ビット名 [23:0] DATA Rev. 0 設定値 説明 このレジスタには ADC 変換結果が格納されます。インターフェース・モー ド・レジスタの DATA_STAT がセットされると、読出し時にステータス・レ ジスタがこのレジスタに付加されて、32 ビット・レジスタになります。イ ンターフェース・モード・レジスタの WL16 がセットされると、このレジス タは 16 ビットに丸め処理されます。 － 50/65 － リセット アクセス 0x000000 R AD7176-2 データシート GPIO コンフィギュレーション・レジスタ アドレス: 0x06、リセット: 0x0800、名前: GPIOCON GPIO コンフィギュレーション・レジスタは、ADC の汎用 I/O ピンを制御します。 表 28.GPIOCON のビット説明 ビット ビット名 [15:13] 12 11 [10:9] 設定値 説明 リセット アクセス RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R MUX_IO このビットを使うと、内部チャンネル・シーケンシングとの同期で GPIO0/GPIO1 を使って、外付けマルチプレクサを ADC から制御できるようにな ります。この場合でも、チャンネルに対して使うアナログ入力ピンは、チャ ンネルごとに選択することができます。このため、AIN0/AIN1 の前に 4 チャ ンネルのマルチプレクサを、AIN2/AIN3 の前にさらにもう 1 つをそれぞれ接続 して、AD7175-2 で合計 4 つの差動チャンネルを持つことができますが、同時 に 4 チャンネルだけを自動的にシーケンスすることができます。外付けマルチ プレクサのスイッチングの後に遅延を挿入することができます(ADC モード・ レジスタの DELAY ビット参照)。 0x0 RW SYNC_EN このビットは、SYNC/ERRORピンを同期入力としてイネーブルします。ロ ー・レベルにすると、SYNC/ERRORピンはADCとフィルタをリセット状態に 維持し、SYNC/ERRORがハイ・レベルになるまで続きます。インターフェー ス・モード・レジスタのALT_SYNCビットをセットすると、SYNC/ERRORピ ンのもう 1 つの動作を使用することができます。このモードは、複数のチャ ンネルをイネーブルしたときのみ動作します。この場合、SYNC/ERRORピン をロー・レベルにしても、フィルタ／変調器を直ちにリセットしません。代 わりに、チャンネルを切り替えるためSYNC/ERRORピンをロー・レベルにす ると、変調器とフィルタは新しい変換を開始しなくなります。SYNC/ERROR をハイ・レベルにすると、次の変換が開始されます。このもう 1 つの同期モ ードを使うと、チャンネルをサイクリングする際にSYNC/ERRORを使用するこ とができます。 0x1 RW 0x0 RW 0 ディスエーブル 1 イネーブル これらのビットは、SYNC/ERRORピンをエラー入力／出力としてイネーブル します。 ERR_EN 00 ディスエーブル 01 SYNC/ERROR はエラー入力です。読出した状態(反転)は他のエラー・ソース とOR接続されて、ステータス・レジスタのADC_ERRORビットになりま す。 SYNC/ERRORピンの状態も、このレジスタのERR_DATビットから読出 すことができます。 10 SYNC/ERROR はオープン・ドレインのエラー出力です。このステータス・レ ジスタ・エラー・ビットはORされ、反転されて、SYNC/ERRORピンへ接続さ れます。複数デバイスのSYNC/ERRORピンが一緒に共通のプルアップ抵抗に 接続できるため、任意のデバイスのエラーを表示することができます。 11 SYNC/ERROR は汎用出力です。このピンのステータスは、このレジスタの ERR_DATビットから制御されます。このピンは、汎用ピンで使用する AVDD1 レベルおよびAVSSレベルとは異なり、IOVDDおよびDGNDを基準と します。この場合、このピンはアクティブ・プルアップを持ちます。 8 ERR_DAT このピンが汎用出力としてイネーブルされると、このビットがERRORピンの ロジック・レベルを決定します。このピンは入力としてイネーブルされる と、このピンのリードバック・ステータスを反映します。 0x0 RW [7:6] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R 5 IP_EN1 このビットは GPIO1 を入力にします。入力は AVDD5 または AVSS である必 要があります。 0x0 RW 0x0 RW 0 1 4 Rev. 0 ディスエーブル イネーブル このビットは GPIO0 を入力にします。入力は AVDD5 または AVSS である必 要があります。 IP_EN0 0 ディスエーブル 1 イネーブル － 51/65 － AD7176-2 データシート ビット ビット名 3 OP_EN1 2 設定値 説明 リセット アクセス このビットは GPIO1 を出力にします。出力は AVDD1 と AVSS を基準とする 必要があります。 0x0 RW 0x0 RW 0 ディスエーブル 1 イネーブル このビットは GPIO0 を出力にします。出力は AVDD1 と AVSS を基準とする 必要があります。 OP_EN0 0 ディスエーブル 1 イネーブル 1 GP_DATA1 このビットは、GPIO1 のリードバック・データまたは書込みデータになりま す。 0x0 RW 0 GP_DATA0 このビットは、GPIO0 のリードバック・データまたは書込みデータになりま す。 0x0 RW リセット アクセス 0x0C9X R ID レジスタ アドレス: 0x07、リセット: 0x0C9X、名前: ID ID レジスタは、16 ビットの ID を返します。AD7176-2 に対する値は 0x0C94 です。 表 29.ID のビット説明 ビット ビット名 [15:0] ID 設定値 0x0C9X Rev. 0 説明 ID レジスタは ADC 固有の 16 ビット ID コードを返します。 AD7176-2 － 52/65 － AD7176-2 データシート チャンネル・マップ・レジスタ 0 アドレス: 0x10、リセット: 0x8001、名前: CHMAP0 チャンネル・マップ・レジスタは 16 ビット・レジスタで、アクティブ中のチャンネル、各チャンネルに選択される入力、そのチャンネ ルの ADC の設定に使用するセットアップを選択するときに使います。 表 30.CHMAP0 のビット説明 ビット ビット名 15 CH_EN0 設定値 0 1 14 [13:12] 説明 リセット アクセス このビットはチャンネル 0 をイネーブルします。複数のチャンネルをイネー ブルすると、ADC はこれらの間で自動的にシーケンスします。 0x1 RW ディスエーブル イネーブル(デフォルト) RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R SETUP_SEL0 これらのビットは、このチャンネルに対して ADC を設定する際に 4 種類のセ ットアップの内のどれを使用するかを指定します。1 つのセットアップは、セ ットアップ・コンフィギュレーション・レジスタ、フィルタ・コンフィギュレ ーション・レジスタ、オフセット・レジスタ、ゲイン・レジスタの 4 個のレ ジスタから構成されています。すべてのチャンネルで同じセットアップを使用 することができます。この場合、すべてのアクティブ・チャンネルのこれらの ビットに同じ 3 ビット値を書込む必要があります。あるいは最大 4 チャンネル を別々に構成することができます。 0x0 RW 000 セットアップ 0 001 セットアップ 1 010 セットアップ 2 011 セットアップ 3 [11:10] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R [9:5] AINPOS0 これらのビットは、このチャンネルの ADC 正入力へ接続するアナログ入力を 選択します。 0x0 RW 0x1 RW [4:0] 00000 AIN0 (デフォルト) 00001 AIN1 00010 AIN2 00011 AIN3 00100 AIN4 10101 REF+ 10110 REF− これらのビットは、このチャンネルの ADC 負入力へ接続するアナログ入力を 選択します。 AINNEG0 00000 Rev. 0 AIN0 00001 AIN1 (デフォルト) 00010 AIN2 00011 00100 AIN3 AIN4 10101 REF+ 10110 REF− － 53/65 － AD7176-2 データシート チャンネル・マップ・レジスタ 1 アドレス: 0x11、リセット: 0x0001、名前: CHMAP1 チャンネル・マップ・レジスタは 16 ビット・レジスタで、アクティブ中のチャンネル、各チャンネルに選択される入力、そのチャンネ ルの ADC の設定に使用するセットアップを選択するときに使います。 表 31.CHMAP1 のビット説明 ビット ビット名 15 CH_EN1 設定値 0 1 説明 リセット アクセス このビットはチャンネル 1 をイネーブルします。複数のチャンネルをイネー ブルすると、ADC はこれらの間で自動的にシーケンスします。 0x0 RW ディスエーブル(デフォルト) イネーブル 14 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [13:12] SETUP_SEL1 これらのビットは、このチャンネルに対して ADC を設定する際に 4 種類のセ ットアップの内のどれを使用するかを指定します。1 つのセットアップは、セ ットアップ・コンフィギュレーション・レジスタ、フィルタ・コンフィギュレ ーション・レジスタ、オフセット・レジスタ、ゲイン・レジスタの 4 個のレ ジスタから構成されています。すべてのチャンネルで同じセットアップを使用 することができます。この場合、すべてのアクティブ・チャンネルのこれらの ビットに同じ 3 ビット値を書込む必要があります。あるいは最大 4 チャンネル を別々に構成することができます。 0x0 RW 000 セットアップ 0 001 セットアップ 1 010 セットアップ 2 011 セットアップ 3 [11:10] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R [9:5] AINPOS1 これらのビットは、このチャンネルの ADC 正入力へ接続するアナログ入力を 選択します。 0x0 RW 0x1 RW [4:0] 00000 AIN0 (デフォルト) 00001 AIN1 00010 AIN2 00011 AIN3 00100 AIN4 10101 REF+ 10110 REF− これらのビットは、このチャンネルの ADC 負入力へ接続するアナログ入力を 選択します。 AINNEG1 00000 Rev. 0 AIN0 00001 AIN1 (デフォルト) 00010 AIN2 00011 00100 AIN3 AIN4 10101 REF+ 10110 REF− － 54/65 － AD7176-2 データシート チャンネル・マップ・レジスタ 2 アドレス: 0x12、リセット: 0x0001、名前: CHMAP2 チャンネル・マップ・レジスタは 16 ビット・レジスタで、アクティブ中のチャンネル、各チャンネルに選択される入力、そのチャンネ ルの ADC の設定に使用するセットアップを選択するときに使います。 表 32.CHMAP2 のビット説明 ビット ビット名 15 CH_EN2 設定値 0 1 説明 リセット アクセス このビットはチャンネル 2 をイネーブルします。複数のチャンネルをイネー ブルすると、ADC はこれらの間で自動的にシーケンスします。 0x0 RW ディスエーブル(デフォルト) イネーブル 14 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [13:12] SETUP_SEL2 これらのビットは、このチャンネルに対して ADC を設定する際に 4 種類のセ ットアップの内のどれを使用するかを指定します。1 つのセットアップは、セ ットアップ・コンフィギュレーション・レジスタ、フィルタ・コンフィギュレ ーション・レジスタ、オフセット・レジスタ、ゲイン・レジスタの 4 個のレ ジスタから構成されています。すべてのチャンネルで同じセットアップを使用 することができます。この場合、すべてのアクティブ・チャンネルのこれらの ビットに同じ 3 ビット値を書込む必要があります。あるいは最大 4 チャンネル を別々に構成することができます。 0x0 RW 000 セットアップ 0 001 セットアップ 1 010 セットアップ 2 011 セットアップ 3 [11:10] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R [9:5] AINPOS2 これらのビットは、このチャンネルの ADC 正入力へ接続するアナログ入力を 選択します。 0x0 RW 0x1 RW [4:0] 00000 AIN0 (デフォルト) 00001 AIN1 00010 AIN2 00011 AIN3 00100 AIN4 10101 REF+ 10110 REF− これらのビットは、このチャンネルの ADC 負入力へ接続するアナログ入力を 選択します。 AINNEG2 00000 Rev. 0 AIN0 00001 AIN1 (デフォルト) 00010 AIN2 00011 00100 AIN3 AIN4 10101 REF+ 10110 REF− － 55/65 － AD7176-2 データシート チャンネル・マップ・レジスタ 3 アドレス: 0x13、リセット: 0x0001、名前: CHMAP3 チャンネル・マップ・レジスタは 16 ビット・レジスタで、アクティブ中のチャンネル、各チャンネルに選択される入力、そのチャンネ ルの ADC の設定に使用するセットアップを選択するときに使います。 表 33.CHMAP3 のビット説明 ビット ビット名 15 CH_EN3 設定値 0 1 説明 リセット アクセス このビットはチャンネル 3 をイネーブルします。複数のチャンネルをイネー ブルすると、ADC はこれらの間で自動的にシーケンスします。 0x0 RW ディスエーブル(デフォルト) イネーブル 14 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [13:12] SETUP_SEL3 これらのビットは、このチャンネルに対して ADC を設定する際に 4 種類のセ ットアップの内のどれを使用するかを指定します。1 つのセットアップは、セ ットアップ・コンフィギュレーション・レジスタ、フィルタ・コンフィギュレ ーション・レジスタ、オフセット・レジスタ、ゲイン・レジスタの 4 個のレ ジスタから構成されています。すべてのチャンネルで同じセットアップを使用 することができます。この場合、すべてのアクティブ・チャンネルのこれらの ビットに同じ 3 ビット値を書込む必要があります。あるいは最大 4 チャンネル を別々に構成することができます。 0x0 RW 000 セットアップ 0 001 セットアップ 1 010 セットアップ 2 011 セットアップ 3 [11:10] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R [9:5] AINPOS3 これらのビットは、このチャンネルの ADC 正入力へ接続するアナログ入力を 選択します。 0x0 RW 0x1 RW [4:0] 00000 AIN0 (デフォルト) 00001 AIN1 00010 AIN2 00011 AIN3 00100 AIN4 10101 REF+ 10110 REF− これらのビットは、このチャンネルの ADC 負入力へ接続するアナログ入力を 選択します。 AINNEG3 00000 Rev. 0 AIN0 00001 AIN1 (デフォルト) 00010 AIN2 00011 00100 AIN3 AIN4 10101 REF+ 10110 REF− － 56/65 － AD7176-2 データシート セットアップ・コンフィギュレーション・レジスタ 0 アドレス: 0x20、リセット: 0x1020、名前: SETUPCON0 セットアップ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、リファレンスの選択と ADC の出力コーディングを設定し ます。 表 34.SETUPCON0 のビット説明 ビット ビット名 説明 リセット アクセス [15:13] RESERVED 設定値 これらビットは予約済みで、0 に設定する必要があります。 0x0 R 12 BI_UNIPOLAR0 このビットは、セットアップ 0 に対する ADC の出力コーディングを設定しま す。 0x1 RW 0 ユニポーラ・コード出力 1 オフセット・バイナリ・コード出力 [11:6] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x00 R [5:4] REF_SEL0 これらのビットを使うと、セットアップ 0 での ADC 変換のリファレンス・ソ ースを選択することができます。 0x2 RW 0x0 R [3:0] 00 外付けリファレンス電圧 10 内蔵 2.5 V リファレンス電圧これは、ADC モード・レジスタでもイネーブルす る必要があります。 11 AVDD1 − AVSS。これは、他のリファレンス値を有効にする診断として使用 することができます。 これらビットは予約済みで、0 に設定する必要があります。 RESERVED セットアップ・コンフィギュレーション・レジスタ 1 アドレス: 0x21、リセット: 0x1020、名前: SETUPCON1 セットアップ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、リファレンスの選択と ADC の出力コーディングを設定し ます。 表 35.SETUPCON1 のビット説明 ビット ビット名 説明 リセット アクセス [15:13] RESERVED 設定値 これらビットは予約済みで、0 に設定する必要があります。 0x0 R 12 BI_UNIPOLAR1 このビットは、セットアップ 1 に対する ADC の出力コーディングを設定しま す。 0x1 RW 0 1 ユニポーラ・コード出力 オフセット・バイナリ・コード出力 [11:6] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x00 R [5:4] REF_SEL1 これらのビットを使うと、セットアップ 1 での ADC 変換のリファレンス・ソ ースを選択することができます。 0x2 RW 0x0 R [3:0] Rev. 0 RESERVED 00 外付けリファレンス電圧 10 内蔵 2.5 V リファレンス電圧これは、ADC モード・レジスタでもイネーブルす る必要があります。 11 AVDD1 − AVSS。これは、他のリファレンス値を有効にする診断として使用 することができます。 これらビットは予約済みで、0 に設定する必要があります。 － 57/65 － AD7176-2 データシート セットアップ・コンフィギュレーション・レジスタ 2 アドレス: 0x22、リセット: 0x1020、名前: SETUPCON2 セットアップ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、リファレンスの選択と ADC の出力コーディングを設定し ます。 表 36.SETUPCON2 のビット説明 ビット ビット名 説明 リセット アクセス [15:13] RESERVED 設定値 これらビットは予約済みで、0 に設定する必要があります。 0x0 R 12 BI_UNIPOLAR2 このビットは、セットアップ 2 に対する ADC の出力コーディングを設定しま す。 0x1 RW 0 ユニポーラ・コード出力 1 オフセット・バイナリ・コード出力 [11:6] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x00 R [5:4] REF_SEL2 これらのビットを使うと、セットアップ 2 での ADC 変換のリファレンス・ソ ースを選択することができます。 0x2 RW 0x0 R [3:0] 00 外付けリファレンス電圧 10 内蔵 2.5 V リファレンス電圧これは、ADC モード・レジスタでもイネーブルす る必要があります。 11 AVDD1 − AVSS。これは、他のリファレンス値を有効にする診断として使用 することができます。 これらビットは予約済みで、0 に設定する必要があります。 RESERVED セットアップ・コンフィギュレーション・レジスタ 3 アドレス: 0x23、リセット: 0x1020、名前: SETUPCON3 セットアップ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、リファレンスの選択と ADC の出力コーディングを設定し ます。 表 37.SETUPCON3 のビット説明 ビット ビット名 説明 リセット アクセス [15:13] RESERVED 設定値 これらビットは予約済みで、0 に設定する必要があります。 0x0 R 12 BI_UNIPOLAR3 このビットは、セットアップ 3 に対する ADC の出力コーディングを設定しま す。 0x1 RW 0 1 ユニポーラ・コード出力 オフセット・バイナリ・コード出力 [11:6] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x00 R [5:4] REF_SEL3 これらのビットを使うと、セットアップ 3 での ADC 変換のリファレンス・ソ ースを選択することができます。 0x2 RW 0x0 R [3:0] Rev. 0 RESERVED 00 外付けリファレンス電圧 10 内蔵 2.5 V リファレンス電圧これは、ADC モード・レジスタでもイネーブルす る必要があります。 11 AVDD1 − AVSS。これは、他のリファレンス値を有効にする診断として使用 することができます。 これらビットは予約済みで、0 に設定する必要があります。 － 58/65 － AD7176-2 データシート フィルタ・コンフィギュレーション・レジスタ 0 アドレス: 0x28、リセット: 0x0000、名前: FILTCON0 フィルタ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、ADC データレートとフィルタ・オプションを設定します。こ れらのレジスタに書込みを行うと、すべてのアクティブ ADC 変換がリセットされ、シーケンス内の最初のチャンネルから変換が再開さ れます。 表 38.FILTCON0 のビット説明 ビット ビット名 説明 リセット アクセス 15 SINC3_MAP0 このビットをセットすると、フィルタ・レジスタのマッピングが変化してセ ットアップ 0 の Sinc3 フィルタのデシメーション・レートが直接設定されま す。他のすべてのオプションは無視されます。この機能を使うと、出力デー タレートと特定周波数除去のフィルタ・ノッチを微調整することができま す。1 つのチャンネルのデータレートは FMOD/(32 × FILTCON0[14:0])に一致 します。 0x0 RW [14:12] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R 11 ENHFILTEN0 このビットは、セットアップ 0 のエンハンスド 50 Hz/60 Hz 除去に対する種々 のポスト・フィルタをイネーブルします。これに対して選択する Sinc5 + Sinc1 フィルタが動作するためには ORDER ビットに 00 を設定する必要があ ります。 0x0 RW 0x0 RW [10:8] 設定値 0 ディスエーブル 1 イネーブル これらのビットは、セットアップ 0 のエンハンスド 50 Hz/60 Hz 除去に対する 種々のポスト・フィルタを選択します。 ENHFILT0 010 27 SPS、47 dB 除去、36.7 ms セトリング 011 25 SPS、62 dB 除去、40 ms セトリング 101 20 SPS、86 dB 除去、50 ms セトリング 110 16.67 SPS、92 dB 除去、60 ms セトリング 7 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [6:5] ORDER0 これらのビットは、セットアップ 0 の変調器データを処理するデジタル・フ ィルタの次数を制御します。 0x0 RW 0x0 RW [4:0] Rev. 0 00 Sinc5 + Sinc1 (デフォルト) 11 Sinc3 これらのビットは、ADC の出力データレートを制御します。したがって、セ ットアップ 0 のセトリング・タイムとノイズも制御します。 ODR0 00000 250,000 00001 125,000 00010 62,500 00011 50,000 00100 31,250 00101 25,000 00110 15,625 00111 10,000 01000 5000 01001 2500 01010 1000 01011 500 01100 397.5 01101 200 01110 100 01111 59.94 10000 49.96 10001 20 10010 16.667 10011 10 10100 5 － 59/65 － AD7176-2 データシート フィルタ・コンフィギュレーション・レジスタ 1 アドレス: 0x29、リセット: 0x0000、名前: FILTCON1 フィルタ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、ADC データレートとフィルタ・オプションを設定します。こ れらのレジスタに書込みを行うと、すべてのアクティブ ADC 変換がリセットされ、シーケンス内の最初のチャンネルから変換が再開さ れます。 表 39.FILTCON1 のビット説明 ビット ビット名 説明 リセット アクセス 15 SINC3_MAP1 このビットをセットすると、フィルタ・レジスタのマッピングが変化してセ ットアップ 1 の Sinc3 フィルタのデシメーション・レートが直接設定されま す。他のすべてのオプションは無視されます。この機能を使うと、出力デー タレートと特定周波数除去のフィルタ・ノッチを微調整することができま す。1 つのチャンネルのデータレートは FMOD/(32 × FILTCON1[14:0])に一致 します。 0x0 RW [14:12] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R 11 ENHFILTEN1 このビットは、セットアップ 1 のエンハンスド 50 Hz/60 Hz 除去に対する種々 のポスト・フィルタをイネーブルします。これに対して選択する Sinc5 + Sinc1 フィルタが動作するためには ORDER ビットに 00 を設定する必要があ ります。 0x0 RW 0x0 RW [10:8] 設定値 0 ディスエーブル 1 イネーブル これらのビットは、セットアップ 1 のエンハンスド 50 Hz/60 Hz 除去に対する 種々のポスト・フィルタを選択します。 ENHFILT1 010 27 SPS、47 dB 除去、36.7 ms セトリング 011 25 SPS、62 dB 除去、40 ms セトリング 101 20 SPS、86 dB 除去、50 ms セトリング 110 16.67 SPS、92 dB 除去、60 ms セトリング 7 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [6:5] ORDER1 これらのビットは、セットアップ 1 の変調器データを処理するデジタル・フ ィルタの次数を制御します。 0x0 RW 0x0 RW [4:0] Rev. 0 00 Sinc5 + Sinc1 (デフォルト) 11 Sinc3 これらのビットは、ADC の出力データレートを制御します。したがって、セ ットアップ 1 のセトリング・タイムとノイズも制御します。 ODR1 00000 250,000 00001 125,000 00010 62,500 00011 50,000 00100 31,250 00101 25,000 00110 15,625 00111 10,000 01000 5000 01001 2500 01010 1000 01011 500 01100 397.5 01101 200 01110 100 01111 59.94 10000 49.96 10001 20 10010 16.667 10011 10 10100 5 － 60/65 － AD7176-2 データシート フィルタ・コンフィギュレーション・レジスタ 2 アドレス: 0x2A、リセット: 0x0000、名前: FILTCON2 フィルタ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、ADC データレートとフィルタ・オプションを設定します。こ れらのレジスタに書込みを行うと、すべてのアクティブ ADC 変換がリセットされ、シーケンス内の最初のチャンネルから変換が再開さ れます。 表 40.FILTCON2 のビット説明 ビット ビット名 説明 リセット アクセス 15 SINC3_MAP2 このビットをセットすると、フィルタ・レジスタのマッピングが変化してセ ットアップ 2 の Sinc3 フィルタのデシメーション・レートが直接設定されま す。他のすべてのオプションは無視されます。この機能を使うと、出力デー タレートと特定周波数除去のフィルタ・ノッチを微調整することができま す。1 つのチャンネルのデータレートは FMOD/(32 × FILTCON2[14:0])に一致 します。 0x0 RW [14:12] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R 11 ENHFILTEN2 このビットは、セットアップ 2 のエンハンスド 50 Hz/60 Hz 除去に対する種々 のポスト・フィルタをイネーブルします。これに対して選択する Sinc5 + Sinc1 フィルタが動作するためには ORDER ビットに 00 を設定する必要があ ります。 0x0 RW 0x0 RW [10:8] 設定値 0 ディスエーブル 1 イネーブル これらのビットは、セットアップ 2 のエンハンスド 50 Hz/60 Hz 除去に対する 種々のポスト・フィルタを選択します。 ENHFILT2 010 27 SPS、47dB 除去、36.7 ms セトリング 011 25 SPS、62 dB 除去、40 ms セトリング 101 20 SPS、86 dB 除去、50 ms セトリング 110 16.67 SPS、92 dB 除去、60 ms セトリング 7 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [6:5] ORDER2 これらのビットは、セットアップ 2 の変調器データを処理するデジタル・フ ィルタの次数を制御します。 0x0 RW 0x0 RW [4:0] Rev. 0 00 Sinc5 + Sinc1 (デフォルト) 11 Sinc3 これらのビットは、ADC の出力データレートを制御します。したがって、セ ットアップ 2 のセトリング・タイムとノイズも制御します。 ODR2 00000 250,000 00001 125,000 00010 62,500 00011 50,000 00100 31,250 00101 25,000 00110 15,625 00111 10,000 01000 5000 01001 2500 01010 1000 01011 500 01100 397.5 01101 200 01110 100 01111 59.94 10000 49.96 10001 20 10010 16.667 10011 10 10100 5 － 61/65 － AD7176-2 データシート フィルタ・コンフィギュレーション・レジスタ 3 アドレス: 0x2B、リセット: 0x0000、名前: FILTCON3 フィルタ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、ADC データレートとフィルタ・オプションを設定します。こ れらのレジスタに書込みを行うと、すべてのアクティブ ADC 変換がリセットされ、シーケンス内の最初のチャンネルから変換が再開さ れます。 表 41.FILTCON3 のビット説明 ビット ビット名 説明 リセット アクセス 15 SINC3_MAP3 このビットをセットすると、フィルタ・レジスタのマッピングが変化してセ ットアップ 3 の Sinc3 フィルタのデシメーション・レートが直接設定されま す。他のすべてのオプションは無視されます。この機能を使うと、出力デー タレートと特定周波数除去のフィルタ・ノッチを微調整することができま す。1 つのチャンネルのデータレートは FMOD/(32 × FILTCON3[14:0])に一致 します。 0x0 RW [14:12] RESERVED これらビットは予約済みで、0 に設定する必要があります。 0x0 R 11 ENHFILTEN3 このビットは、セットアップ 3 のエンハンスド 50 Hz/60 Hz 除去に対する種々 のポスト・フィルタをイネーブルします。これに対して選択する Sinc5 + Sinc1 フィルタが動作するためには ORDER ビットに 00 を設定する必要があ ります。 0x0 RW 0x0 RW [10:8] 設定値 0 ディスエーブル 1 イネーブル これらのビットは、セットアップ 3 のエンハンスド 50 Hz/60 Hz 除去に対する 種々のポスト・フィルタを選択します。 ENHFILT3 010 27 SPS、47 dB 除去、36.7 ms セトリング 011 25 SPS、62 dB 除去、40 ms セトリング 101 20 SPS、86 dB 除去、50 ms セトリング 110 16.67 SPS、92 dB 除去、60 ms セトリング 7 RESERVED このビットは予約済みで 0 を設定する必要があります。 0x0 R [6:5] ORDER3 これらのビットは、セットアップ 3 の変調器データを処理するデジタル・フ ィルタの次数を制御します。 0x0 RW 0x0 RW [4:0] Rev. 0 00 Sinc5 + Sinc1 (デフォルト) 11 Sinc3 これらのビットは、ADC の出力データレートを制御します。したがって、セ ットアップ 3 のセトリング・タイムとノイズも制御します。 ODR3 00000 250,000 00001 125,000 00010 62,500 00011 50,000 00100 31,250 00101 25,000 00110 15,625 00111 10,000 01000 5000 01001 2500 01010 1000 01011 500 01100 397.5 01101 200 01110 100 01111 59.94 10000 49.96 10001 20 10010 16.667 10011 10 10100 5 － 62/65 － AD7176-2 データシート オフセット・レジスタ 0 アドレス: 0x30、リセット: 0x800000、名前: OFFSET0 オフセット(ゼロスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのオフセット誤差を補償する際に使うことができます。 表 42.OFFSET0 のビット説明 ビット ビット名 [23:0] OFFSET0 設定値 説明 セットアップ 0 のオフセット・キャリブレーション係数。 リセット アクセス 0x800000 RW オフセット・レジスタ 1 アドレス: 0x31、リセット: 0x800000、名前: OFFSET1 オフセット(ゼロスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのオフセット誤差を補償する際に使うことができます。 表 43.OFFSET1 のビット説明 ビット ビット名 [23:0] OFFSET1 設定値 説明 セットアップ 1 のオフセット・キャリブレーション係数。 リセット アクセス 0x800000 RW オフセット・レジスタ 2 アドレス: 0x32、リセット: 0x800000、名前: OFFSET2 オフセット(ゼロスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのオフセット誤差を補償する際に使うことができます。 表 44.OFFSET2 のビット説明 ビット ビット名 [23:0] OFFSET2 設定値 説明 オフセット・キャリブレーション係数 for セットアップ 2. リセット アクセス 0x800000 RW オフセット・レジスタ 3 アドレス: 0x33、リセット: 0x800000、名前: OFFSET3 オフセット(ゼロスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのオフセット誤差を補償する際に使うことができます。 表 45.OFFSET3 のビット説明 ビット ビット名 [23:0] OFFSET3 Rev. 0 設定値 説明 セットアップ 3 のオフセット・キャリブレーション係数。 － 63/65 － リセット アクセス 0x800000 RW AD7176-2 データシート ゲイン・レジスタ 0 アドレス: 0x38、リセット: 0x5xxxx0、名前: GAIN0 ゲイン(フルスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのゲイン誤差を補償する際に使うことができます。 表 46.GAIN0 のビット説明 ビット ビット名 [23:0] GAIN0 設定値 説明 セットアップ 0 のゲイン・キャリブレーション係数。 リセット アクセス 0x5XXXX0 RW ゲイン・レジスタ 1 アドレス: 0x39、リセット: 0x5xxxx0、名前: GAIN1 ゲイン(フルスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのゲイン誤差を補償する際に使うことができます。 表 47.GAIN1 のビット説明 ビット ビット名 [23:0] GAIN1 設定値 説明 セットアップ 1 のゲイン・キャリブレーション係数。 リセット アクセス 0x5XXXX0 RW ゲイン・レジスタ 2 アドレス: 0x3A、リセット: 0x5xxxx0、名前: GAIN2 ゲイン(フルスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのゲイン誤差を補償する際に使うことができます。 表 48.GAIN2 のビット説明 ビット ビット名 [23:0] GAIN2 設定値 説明 セットアップ 2 のゲイン・キャリブレーション係数。 リセット アクセス 0x5XXXX0 RW ゲイン・レジスタ 3 アドレス: 0x3B、リセット: 0x5xxxx0、名前: GAIN3 ゲイン(フルスケール)レジスタは 24 ビット・レジスタで、ADC またはシステムのゲイン誤差を補償する際に使うことができます。 表 49.GAIN3 のビット説明 ビット ビット名 [23:0] GAIN3 Rev. 0 設定値 説明 セットアップ 3 のゲイン・キャリブレーション係数。 － 64/65 － リセット アクセス 0x5XXXX0 RW AD7176-2 データシート 外形寸法 7.90 7.80 7.70 24 13 4.50 4.40 4.30 1 12 6.40 BSC PIN 1 0.15 0.05 0.65 BSC 0.30 0.19 0.10 COPLANARITY 1.20 MAX SEATING PLANE 0.20 0.09 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AD 図 52.24 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-24) 寸法: mm オーダー・ガイド Models1 AD7176-2BRUZ AD7176-2BRUZ-RL EVAL-AD7176-2SDZ EVAL-SDP-CB1Z 1 Temperature Range –40°C to +105°C –40°C to +105°C Package Description 24-Lead TSSOP 24-Lead TSSOP Evaluation Board Evaluation Controller Board Z = RoHS 準拠製品。 Rev. 0 － 65/65 － Package Option RU-24 RU-24