日本語参考資料 最新英語データシートはこちら 16 ビット、1600 MSPS、TxDAC+ デュアル D/A コンバータ AD9142 データシート 特長 概要 非常に小さい固有遅延変動: DAC クロック 2 サイクル以下 低スプリアスおよび低歪みの当社独自デザイン 6 キャリア GSM ACLR = 200 MHz IF で 79 dBc SFDR > ZIF で 85 dBc (帯域幅= 300 MHz) 柔軟な 16 ビット LVDS インターフェース ワード・ロードとバイト・ロードをサポート 複数チップの同期 固定遅延とデータ・ジェネレータ遅延を補償 2×、4×、8×インターポレーション・フィルタが選択可能 低消費電力アーキテクチャ fS/4 の省電力コース・ミキサー 入力信号電力検出 ダウンストリーム・アナログ回路保護用の緊急停止 FIFO エラーの検出 内蔵数値制御発振器により、DAC ナイキスト帯域幅の全域でキ ャリア配置が可能 消費電力をさらに削減する送信イネーブル機能 高性能低ノイズの PLL クロック逓倍器 サイドバンドを抑圧するゲインと位相のデジタル調整 デジタル逆 sinc フィルタ シングル DAC モードをサポート 低消費電力: 1.6 GSPS で 2.0 W、1.25 GSPS で 1.7 W、フル動 作状態 72 ピン LFCSP パッケージを採用 AD9142 は、広いダイナミックレンジを持つ 16 ビットのデュア ル D/A コンバータ(DAC)であり、サンプル・レートは 1600 MSPS で、ナイキスト周波数までのマルチキャリア生成が可能 です。AD9142 TxDAC+®は、複素デジタル変調、入力信号電力 検出、さらにゲイン、位相、オフセットの補償などのダイレクト 変換送信アプリケーション向けに最適化された機能を内蔵して います。DAC 出力は、アナログ・デバイセズの ADL537x FMOD シリーズや ADRF670x シリーズのようなアナログ直交変 調器とシームレスにインターフェースするように最適化されて います。3 線式シリアル・ポート・インターフェースを使うと、 多くの内部パラメータの書込み／読出しが可能です。フルスケ ール出力電流は、9 mA～33 mA の範囲で設定することができま す。AD9142 は 72 ピン LFCSP パッケージを採用しています。 アプリケーション ワイヤレス通信: 3G/4G および MC-GSM 基地局、広帯域リピー タ、ソフトウェア定義無線 広帯域通信: ポイント to ポイント、LMDS/MMDS トランスミット・ダイバーシティー／MIMO 計装機器 自動テスト装置 製品のハイライト 1. 2. 3. 4. 5. 高度な低スプリアスおよび低歪みデザイン技術により、ベ ースバンドから高い中間周波数までの広帯域信号の高品質 シンセシスが可能です。 固有遅延変動が非常に小さいため、システムのソフトウェ ア・デザインとハードウェア・デザインが簡素化されます。 多くのアプリケーションで複数チップの同期が容易です。 新しい低消費電力アーキテクチャにより、電力効率 (mW/MHz/チャンネル)が 30%向上しています。 入力信号電力と FIFO エラー検出により、ダウンストリー ムのアナログ回路保護機能のデザインが簡素化されます。 プログラマブルな送信イネーブル機能を使うと、消費電力 とウェイクアップ時間との間のバランスを容易にデザイン することができます。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2012 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD9142 データシート 目次 特長 ......................................................................................................1 同期化手順 ................................................................................... 33 アプリケーション ..............................................................................1 割込み要求動作 ............................................................................... 34 概要 ......................................................................................................1 割込みの動作メカニズム ........................................................... 34 製品のハイライト ..............................................................................1 割込みサービス・ルーチン ....................................................... 34 改訂履歴 ..............................................................................................3 温度センサー ................................................................................... 35 機能ブロック図 ..................................................................................4 DAC 入力クロックの設定 .............................................................. 36 仕様 ......................................................................................................5 DACCLK 入力と REFCLK 入力の駆動 ..................................... 36 DC 仕様 ...........................................................................................5 クロックの直接供給 ................................................................... 36 デジタル仕様 ..................................................................................6 クロックの逓倍 ........................................................................... 36 DAC 遅延仕様.................................................................................7 PLL の設定値 ............................................................................... 37 遅延変動仕様 1................................................................................7 VCO チューニング帯域の設定 .................................................. 37 AC 仕様 ...........................................................................................7 VCO 帯域自動選択 ...................................................................... 37 動作速度仕様 ..................................................................................8 VCO 帯域のマニュアル選択 ...................................................... 37 絶対最大定格 ..................................................................................9 アナログ出力 ................................................................................... 38 熱抵抗..............................................................................................9 トランスミット DAC 動作 ......................................................... 38 ESD の注意 .....................................................................................9 変調器へのインターフェース ................................................... 39 ピン配置およびピン機能説明 ........................................................10 ローカル発信器のリークと不要なサイドバンドの削減 ........ 40 代表的な性能特性 ............................................................................12 起動ルーチンの例 ........................................................................... 41 用語 ....................................................................................................17 デバイスの設定レジスタ・マップと説明 .................................... 42 シリアル・ポートの動作 ................................................................18 SPI 設定レジスタ ........................................................................ 44 データ・フォーマット ................................................................18 パワーダウン・コントロール・レジスタ ................................ 44 シリアル・ポート・ピンの説明 ................................................18 割込みイネーブル 0 レジスタ.................................................... 44 シリアル・ポートのオプション ................................................18 割込みイネーブル 1 レジスタ.................................................... 44 データ・インターフェース ............................................................20 割込みフラグ 0 レジスタ ........................................................... 45 LVDS 入力データ・ポート .........................................................20 割込みフラグ 1 レジスタ ........................................................... 45 ワード・インターフェース・モード ........................................20 割込みセレクト 0 レジスタ ....................................................... 45 バイト・インターフェース・モード ........................................20 割込みセレクト 1 レジスタ ....................................................... 46 データ・インターフェース構成オプション.............................20 DAC クロック・レシーバ・コントロール・レジスタ ........... 46 インターフェースの遅延線 ........................................................22 基準クロック・レシーバ・コントロール・レジスタ ............ 46 FIFO 動作 ..........................................................................................23 PLL コントロール・レジスタ ................................................... 47 FIFO のリセット ..........................................................................24 PLL コントロール・レジスタ ................................................... 47 シリアル・ポートからの FIFO リセット ..................................24 PLL コントロール・レジスタ ................................................... 47 フレームからの FIFO リセット ..................................................24 PLL ステータス・レジスタ ....................................................... 48 デジタル・データパス ....................................................................26 PLL ステータス・レジスタ ....................................................... 48 インターポレーション・フィルタ ............................................26 IDAC FS 調整 LSB レジスタ ...................................................... 48 デジタル変調 ................................................................................28 IDAC FS 調整 MSB レジスタ ..................................................... 48 データパスの設定 ........................................................................29 QDAC FS 調整 LSB レジスタ..................................................... 48 直交ゲインと位相のデジタル調整 ............................................29 QDAC FS 調整 MSB レジスタ.................................................... 49 DC オフセットの調整 ..................................................................29 チップ温度センサー・コントロール・レジスタ .................... 49 逆 Sinc フィルタ ...........................................................................30 チップ温度 LSB レジスタ .......................................................... 49 入力信号電力の検出と保護 ........................................................30 チップ温度 MSB レジスタ ......................................................... 49 送信イネーブル機能 ....................................................................31 チップ ID レジスタ ..................................................................... 49 デジタル機能の設定 ....................................................................31 割込み設定レジスタ ................................................................... 50 複数デバイスの同期と固定遅延 ....................................................32 同期コントロール・レジスタ ................................................... 50 非常に小さい固有遅延変動 ........................................................32 フレーム・リセット・コントロール・レジスタ .................... 50 遅延変動をさらに削減 ................................................................32 FIFO レベル設定レジスタ .......................................................... 51 同期の実現 ....................................................................................33 FIFO レベル・リードバック・レジスタ .................................. 51 Rev. 0 － 2/61 － AD9142 データシート FIFO コントロール・レジスタ ...................................................51 IDAC_GAIN_ADJ レジスタ ....................................................... 56 データ・フォーマット選択レジスタ ........................................52 QDAC_GAIN_ADJ レジスタ ...................................................... 56 データパス・コントロール・レジスタ ....................................52 ゲイン・ステップ・コントロール 0 レジスタ ........................ 56 インターポレーション・コントロール・レジスタ .................52 ゲイン・ステップ・コントロール 1 レジスタ ........................ 56 オーバー・スレッショールド CTRL0 レジスタ .......................53 TX イネーブル・コントロール・レジスタ.............................. 57 オーバー・スレッショールド CTRL1 レジスタ .......................53 DAC 出力コントロール・レジスタ .......................................... 57 オーバー・スレッショールド CTRL2 レジスタ .......................53 データ・レシーバ・テスト・コントロール・レジスタ ........ 57 入力電力リードバック LSB レジスタ .......................................53 データ・レシーバ・テスト・コントロール・レジスタ ........ 57 入力電力リードバック MSB レジスタ ......................................53 デバイス設定 0 レジスタ ........................................................... 58 NCO コントロール・レジスタ ...................................................54 Version レジスタ .......................................................................... 58 NCO_FREQ_TUNING_WORD0 レジスタ..................................54 デバイス設定 1 レジスタ ........................................................... 58 NCO_FREQ_TUNING_WORD1 レジスタ..................................54 デバイス設定 2 レジスタ ........................................................... 58 NCO_FREQ_TUNING_WORD2 レジスタ..................................54 DAC 遅延とシステム・スキュー .................................................. 59 NCO_FREQ_TUNING_WORD3 レジスタ..................................54 DAC 遅延の変動 .......................................................................... 59 NCO_PHASE_OFFSET0 レジスタ...............................................54 FIFO 遅延の変動.......................................................................... 59 NCO_PHASE_OFFSET1 レジスタ...............................................55 クロック生成遅延の変動 ........................................................... 60 IQ_PHASE_ADJ0 レジスタ ..........................................................55 システム・スキューの補正 ....................................................... 60 IQ_PHASE_ADJ1 レジスタ ..........................................................55 パッケージとオーダー情報 ........................................................... 61 IDAC_DC_OFFSET0 レジスタ....................................................55 外形寸法 ....................................................................................... 61 IDAC_DC_OFFSET1 レジスタ....................................................55 オーダー・ガイド ....................................................................... 61 QDAC_DC_OFFSET0 レジスタ ..................................................55 QDAC_DC_OFFSET1 レジスタ ..................................................56 改訂履歴 11/12—Revision 0: Initial Version Rev. 0 － 3/61 － AD9142 データシート 機能ブロック図 INPUT POWER DETECTION fDAC/4 IOUT1P IOUT1N DAC CLK 16 DAC 2 16-BIT GAIN 1 DAC_CLK INTERP MODE CTRL2 INTERP MODE CTRL3 MOD DAC 1 16-BIT 10 GAIN 2 NCO 16 OVER-THRESHOLD PROTECTION HB3 2× DC OFFSET CONTROL HB2 2× INV SINC HB1 2× GAIN AND PHSE CONTROL AD9142 COMPLEX MODULATION INTERP MODE CTRL1 INTERFACE CTRL FIFO 8-SAMPLE D0P/D0N FRAMEP/ FRAMEN FIFO CTRL D15P/D15N LVDS DATA RECEIVER DCIP/DCIN 10 REF AND BIAS IOUT2P IOUT2N REFIO FSADJ INTERNAL CLOCK TIMING AND CONTROL LOGIC PROGRAMMING REGISTERS SERIAL INPUT/OUTPUT PORT POWER-ON RESET MULTICHIP SYNCHRONIZATION 図 1. Rev. 0 CLOCK MULTIPLIER CLK RCVR DACCLKP DACCLKN REF RCVR REFP/SYNCP REFN/SYNCN 10930-001 IRQ2 RESET TXEN IRQ1 CS SCLK SDIO SYNC DAC_CLK － 4/61 － AD9142 データシート 仕様 DC 仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプル・レート。 表 1. Parameter Test Conditions/Comments Min Typ Max Unit RESOLUTION 16 Bits ACCURACY Differential Nonlinearity (DNL) Integral Nonlinearity (INL) ±2.1 ±3.7 LSB LSB MAIN DAC OUTPUTS Offset Error Gain Error Full-Scale Output Current Output Compliance Range Output Resistance Gain DAC Monotonicity Settling Time to Within ±0.5 LSB With internal reference Based on a 10 kΩ external resistor between FSADJ and AVSS −0.001 −3.2 19.06 −1.0 0 2 19.8 +0.001 4.7 +20.6 +1.0 10 Guaranteed 20 MAIN DAC TEMPERATURE DRIFT Offset Gain Reference Voltage ns 0.04 100 30 REFERENCE Internal Reference Voltage Output Resistance 1.17 % FSR % FSR mA V MΩ ppm/°C ppm/°C ppm/°C 1.19 V kΩ 5 ANALOG SUPPLY VOLTAGES AVDD33 CVDD18 3.13 1.71 3.3 1.8 3.47 1.89 V V DIGITAL SUPPLY VOLTAGES DVDD18 1.71 1.8 1.89 V POWER CONSUMPTION 2× Mode NCO OFF NCO ON 4× Mode NCO OFF NCO ON 4× Mode NCO OFF NCO ON 8× Mode NCO OFF NCO ON Phase-Lock Loop Inverse Sinc Reduced Power Mode (Power Down) AVDD33 CVDD18 DVDD18 fDAC = 491.52 MSPS mW mW 836 1085 mW mW 1030 1365 mW mW 1315 1815 70 113 96.6 1.5 42.3 8.6 mW mW mW mW mW mA mA mA +85 °C fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1600 MSPS fDAC = 1474.56 MSPS OPERATING RANGE Rev. 0 700 870 −40 － 5/61 － +25 AD9142 データシート デジタル仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプル・レート。 表 2. Parameter Test Conditions/Comments Min CMOS INPUT LOGIC LEVEL Input Logic High Logic Low DVDD18 = 1.8 V DVDD18 = 1.8 V 1.2 CMOS OUTPUT LOGIC LEVEL Output Logic High Logic Low DVDD18 = 1.8 V DVDD18 = 1.8 V 1.4 LVDS RECEIVER INPUTS Input Voltage Range Input Differential Threshold Input Differential Hysteresis Receiver Differential Input Impedance Symbol VIA or VIB VIDTH Data and FRAME inputs DCI input 2× interpolation DAC CLOCK INPUT (DACCLKP, DACCLKN) Differential Peak-to-Peak Voltage Common-Mode Voltage Self biased input, ac-coupled Rev. 0 | Page 6 of 61 Unit 0.6 V V 0.4 V V 1675 +100 +225 mV mV mV mV Ω 1600 250 MSPS MSPS 100 500 1.25 2000 mV V 100 500 1.25 2000 mV V MHz 1 GHz ≤ fVCO ≤ 2.1 GHz SCLK tPWH tPWL tDS tDH tDCSB Max 20 120 DAC UPDATE RATE DAC Adjusted Update Rate SERIAL PORT INTERFACE Maximum Clock Rate Minimum Pulse Width High Low Setup Time Hold Time Setup Time 825 −100 −225 VIDTHH to VIDTHL RIN REFCLK/SYNCCLK INPUT (REFP/SYNCP, REFN/SYNCN) Differential Peak-to-Peak Voltage Common-Mode Voltage Input Clock Frequency Typ 450 40 MHz 12.5 12.5 SDIO to SCLK SDIO to SCLK CS to SCLK 1.5 0.68 2.38 1.4 ns ns ns ns ns AD9142 データシート DAC 遅延仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、FIFO レベルを 4 (FIFO の深さ の 1/2)に設定。 表 3. Parameter Test Conditions/Comments WORD INTERFACE MODE 2× Interpolation 4× Interpolation 8× Interpolation Fine/coarse modulation, inverse sinc, gain/phase compensation off Min BYTE INTERFACE MODE 2× Interpolation 4× Interpolation 8× Interpolation Fine/coarse modulation, inverse sinc, gain/phase compensation off INDIVIDUAL FUNCTION BLOCKS Modulation Fine Coarse Inverse Sinc Phase Compensation Gain Compensation Typ Max Unit 134 244 481 DACCLK cycles DACCLK cycles DACCLK cycles 145 271 506 DACCLK cycles DACCLK cycles DACCLK cycles 17 10 20 12 16 DACCLK cycles DACCLK cycles DACCLK cycles DACCLK cycles DACCLK cycles 遅延変動仕様 1 表 4. Parameter DAC LATENCY VARIATION SYNC Off SYNC On 1 Min Typ Max Unit 2 1 DACCLK cycles DACCLK cycles DAC 遅延は、データ・サンプルが AD9142 入力で入力されてからアナログ出力が変化を開始するまでの 経過時間として定義されます。 AC 仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプル・レート。 表 5. Parameter Test Conditions/Comments SPURIOUS-FREE DYNAMIC RANGE (SFDR) fDAC = 737.28 MSPS BW = 125 MHz BW = 270 MHz fDAC = 983.04 MSPS BW = 360MHz fDAC = 1228.8 MSPS BW = 200MHz BW = 500MHz fDAC = 1474.56 MSPS BW = 737MHz BW = 400MHz −14 dBFS single tone fOUT = 200 MHz TWO-TONE INTERMODULATION DISTORTION (IMD) fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS Rev. 0 Min Typ Max Unit 85 80 dBc dBc 85 dBc 85 75 dBc dBc fOUT = 10 MHz fOUT = 280 MHz 85 80 dBc dBc −6 dBFS each tone fOUT = 200 MHz fOUT = 200 MHz fOUT = 280 MHz fOUT = 10 MHz fOUT = 280 MHz 80 82 80 85 79 dBc dBc dBc dBc dBc fOUT = 200 MHz fOUT = 280 MHz － 7/61 － AD9142 データシート Parameter NOISE SPECTRAL DENSITY (NSD) fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS Test Conditions/Comments Eight-tone, 500 kHz tone spacing fOUT = 200 MHz fOUT = 200 MHz fOUT = 280 MHz fOUT = 10 MHz fOUT = 280 MHz W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR) fDAC = 983.04 MSPS fDAC = 1228.8 MSPS Single carrier fDAC = 1474.56 MSPS W-CDMA SECOND (ACLR) fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS Min Typ Max −160 −161.5 −164.5 −166 −162.5 dBm/Hz dBm/Hz dBm/Hz dBm/Hz dBm/Hz fOUT = 200 MHz fOUT = 20 MHz fOUT = 280 MHz fOUT = 20 MHz fOUT = 280 MHz 81 83 80 81 80 dBc dBc dBc dBc dBc Single carrier fOUT = 200 MHz fOUT = 20 MHz fOUT = 280 MHz fOUT = 20 MHz fOUT = 280 MHz 85 86 86 86 85 dBc dBc dBc dBc dBc 動作速度仕様 表 6. DVDD18, CVDD18 = 1.8 V ± 5% DVDD18, CVDD18 = 1.8 V ± 2% or 1.9 V ± 5% Interpolation Factor fINTERFACE (Mbps) Max fDAC (Mbps) Max fINTERFACE (Mbps) Max fDAC (Mbps) Max 2× 4× 8× 250 250 187.5 500 1000 1500 250 250 200 500 1000 1600 Rev. 0 Unit － 8/61 － AD9142 データシート 絶対最大定格 表 7. Parameter Rating AVDD33 to AVSS, EPAD, CVSS, DVSS DVDD18, CVDD18 to AVSS, EPAD, CVSS, DVSS AVSS to EPAD, CVSS, DVSS EPAD to AVSS, CVSS, DVSS CVSS to AVSS, EPAD, DVSS DVSS to AVSS, EPAD, CVSS FSADJ, REFIO, IOUT1P/IOUT1N, IOUT2P/IOUT2N to AVSS D[15: 0]P/D[15: 0]N, FRAMEP/FRAMEN, DCIP/DCIN to EPAD, DVSS DACCLKP/DACCLKN, REFP/SYNCP/REFN/SYNCN to CVSS RESET, IRQ1, IRQ2, CS, SCLK, SDIO to EPAD, DVSS Junction Temperature Storage Temperature Range −0.3 V to +3.6 V −0.3 V to +2.1 V 熱抵抗 72 ピン LFCSP のエクスポーズド・パッド(EPAD)は、グラウン ド・プレーン(AVSS)へハンダ付けする必要があります。EPAD は、ボードに対する電気的、熱的、機械的な接続を提供します。 θJA、θJB、θJC の typ 値は、自然空冷の 4 層ボードに対して規定し ます。空気流があると放熱効果が良くなるため、実質的に θJA と θJB が小さくなります。 −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to AVDD33 + 0.3 V 表 8.熱抵抗 −0.3 V to DVDD18 + 0.3 V −0.3 V to CVDD18 + 0.3 V Package θJA θJB θJC Unit Conditions 72-Lead LFCSP 20.7 10.9 1.1 °C/W EPAD soldered to ground plane ESD の注意 −0.3 V to DVDD18 + 0.3 V 125°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. 0 － 9/61 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD9142 データシート 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 CVDD18 CVDD18 REFIO FSADJ AVDD33 IOUT1P IOUT1N AVDD33 CVDD18 CVDD18 DACCLKN DACCLKP CVDD18 CVDD18 AVDD33 IOUT2N IOUT2P AVDD33 ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 AD9142 TOP VIEW (Not to Scale) 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 CS SCLK SDIO IRQ1 IRQ2 DVDD18 DVDD18 D0N D0P D1N D1P DVDD18 D2N D2P D3N D3P D4N D4P NOTES 1. EXPOSED PAD (EPAD) MUST BE SOLDERED TO THE GROUND PLANE (AVSS). THE EPAD PROVIDES AN ELECTRICAL, THERMAL, AND MECHANICAL CONNECTION TO THE BOARD. 2. EPAD IS THE GROUND CONNECTION FOR CVSS AND DVSS. 10930-002 DVDD18 D11P D11N D10P D10N D9P D9N D8P D8N DCIP DCIN D7P D7N D6P D6N D5P D5N DVDD18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 CVDD18 REFP/SYNCP REFN/SYNCN CVDD18 RESET TXEN DVDD18 FRAMEP FRAMEN D15P D15N DVDD18 D14P D14N D13P D13N D12P D12N 図 2.ピン配置 表 9.ピン機能の説明 ピン番号 1 2 3 4 5 6 記号 CVDD18 REFP/SYNCP REFN/SYNCN CVDD18 RESET TXEN 7 DVDD18 8 9 10 11 12 FRAMEP FRAMEN D15P D15N DVDD18 13 14 15 16 17 18 19 D14P D14N D13P D13N D12P D12N DVDD18 20 21 22 23 24 25 26 D11P D11N D10P D10N D9P D9N D8P Rev. 0 説明 1.8 V PLL 電源。CVDD18 から、クロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給します。 PLL 基準クロック入力、正。 PLL 基準クロック入力、負。 1.8 V PLL 電源。CVDD18 から、クロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給します。 リセット、アクティブ・ロー。DVDD18 を基準とする CMOS レベル。推奨リセット・パルス長は 1 μs。 アクティブ・ハイの送信パス・イネーブル。DVDD18 を基準とする CMOS レベル。このピンをロー・レベルにする と、DAC 内で 3 つの選択可能な動作が開始されます。詳細については、表 77 のレジスタ 0x43 を参照してくださ い。 1.8 V デジタル電源。ピン 7 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力／出力ピン、 RESET、IRQ1、IRQ2へ電源を供給します。 フレーム入力、正。 フレーム入力、負。 データビット 15 (MSB)、正。 データビット 15 (MSB)、負。 1.8 V デジタル電源。ピン 12 からデジタル・コアとデジタル・データ・ポートの電源を供給します。 データビット 14、正。 データビット 14、負。 データビット 13、正。 データビット 13、負。 データビット 12、正。 データビット 12、負。 1.8 V デジタル電源。ピン 19 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力／出力ピン、 RESET、IRQ1、IRQ2へ電源を供給します。 データビット 11、正。 データビット 11、負。 データビット 10、正。 データビット 10、負。 データビット 9、正。 データビット 9、負。 データビット 8、正。 － 10/61 － AD9142 データシート ピン番号 27 28 29 30 31 32 33 34 35 36 記号 D8N DCIP DCIN D7P D7N D6P D6N D5P D5N DVDD18 37 38 39 40 41 42 43 D4P D4N D3P D3N D2P D2N DVDD18 44 45 46 47 48 D1P D1N D0P D0N DVDD18 49 DVDD18 50 IRQ2 セカンド割込み要求。オープン・ドレイン、アクティブ・ロー出力。10 kΩ の外付けプルアップ抵抗で DVDD18 へ接続してください。 51 IRQ1 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 SDIO SCLK CS AVDD33 IOUT2P IOUT2N AVDD33 CVDD18 CVDD18 DACCLKN DACCLKP CVDD18 CVDD18 AVDD33 IOUT1N IOUT1P AVDD33 FSADJ REFIO CVDD18 CVDD18 EPAD ファースト割込み要求。オープン・ドレイン、アクティブ・ロー出力。10 kΩ の外付けプルアップ抵抗で DVDD18 へ接 続してください。 シリアル・ポート・データ入力／出力。DVDD18 を基準とする CMOS レベル。 シリアル・ポート・クロック入力。DVDD18 を基準とする CMOS レベル。 シリアル・ポート・チップ・セレクト。アクティブ・ロー(DVDD18 を基準とする CMOS レベル)。 のアナログ電源。 QDAC 正電流出力。 QDAC 負電流出力。 のアナログ電源。 1.8 V クロック電源。クロック・レシーバとクロック分配器へ電源を供給します。 1.8 V クロック電源。クロック・レシーバとクロック分配器へ電源を供給します。 DAC クロック入力、負。 DAC クロック入力、正。 1.8 V クロック電源。クロック・レシーバとクロック分配器へ電源を供給します。 1.8 V クロック電源。クロック・レシーバとクロック分配器へ電源を供給します。 のアナログ電源。 IDAC 負電流出力。 IDAC 正電流出力。 のアナログ電源。 フルスケール電流出力の調整。このピンと AVSS の間に 10 kΩ の抵抗を接続します。 リファレンス電圧。公称 1.2 V 出力。REFIO を AVSS へデカップリングしてください。 1.8 V クロック電源。ピン 71 から、クロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給します。 1.8 V クロック電源。ピン 72 から、クロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給します。 エクスポーズド・パッド。エクスポーズド・パッド(EPAD)は、グラウンド・プレーン(AVSS)へハンダ付けする必要 があります。EPAD は、ボードに対する電気的、熱的、機械的な接続を提供します。 Rev. 0 説明 データビット 8、負。 データ・クロック入力、正。 データ・クロック入力、負。 データビット 7、正。 データビット 7、負。 データビット 6、正。 データビット 6、負。 データビット 5、正。 データビット 5、負。 1.8 V デジタル電源。ピン 36 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力／出力ピン、 RESET、IRQ1、IRQ2へ電源を供給します。 データビット 4、正。 データビット 4、負。 データビット 3、正。 データビット 3、負。 データビット 2、正。 データビット 2、負。 1.8 V デジタル電源。ピン 43 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力／出力ピン、 RESET、IRQ1、IRQ2へ電源を供給します。 データビット 1、正。 データビット 1、負。 データビット 0 (LSB)、正。 データビット 0 (LSB)、負。 1.8 V デジタル電源。ピン 48 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力／出力ピン、 RESET、IRQ1、IRQ2へ電源を供給します。 1.8 V デジタル電源。ピン 49 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力／出力ピン、 RESET、IRQ1、IRQ2へ電源を供給します。 － 11/61 － AD9142 データシート 代表的な性能特性 0 –60 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1474.56MHz –10 –65 IN-BAND SFDR (dBc) –20 –40 –50 –60 –70 –75 –80 –85 –80 –85 MEANS ≤ –85 100 200 300 400 500 600 700 800 < –85 10930-003 0 fOUT (MHz) 0 –20 20 40 60 80 100 120 140 160 180 200 図 6.80 MHz 帯域幅および 300 MHz 帯域幅内 fOUT 対シングル・ トーン SFDR (2 次高調波を除く)、fDAC = 737.28 MHz –60 0dBFS –6dBFS –12dBFS –16dBFS –10 0 fOUT (MHz) 図 3.様々な fDAC でのファースト・ナイキスト・ゾーン内 fOUT 対 シングル・トーン(0 dBFS) SFDR BW = 80MHz, –6dBFS BW = 80MHz, –12dBFS BW = 300MHz, –6dBFS BW = 300MHz, –12dBFS –65 –30 IN-BAND SFDR (dBc) SECOND HARMONIC (dBc) –70 10930-004 SFDR (dBc) –30 –90 BW = 80MHz, –6dBFS BW = 80MHz, –12dBFS BW = 300MHz, –6dBFS BW = 300MHz, –12dBFS –40 –50 –60 –70 –70 –75 –80 –80 –85 –90 100 200 300 400 500 600 700 800 fOUT (MHz) 図 4.様々なデジタル・バックオフでのファースト・ナイキス ト・ゾーン内 fOUT 対シングル・トーン 2 次高調波 fDAC = 1474.56 MHz 0 –20 0 50 100 150 200 250 300 fOUT (MHz) 図 7.80 MHz 帯域幅および 300 MHz 帯域幅内 fOUT 対シングル・ トーン SFDR (2 次高調波を除く)、fDAC = 983.04 MHz –60 0dBFS –6dBFS –12dBFS –16dBFS –10 BW = 80MHz, –6dBFS BW = 80MHz, –12dBFS BW = 300MHz, –6dBFS BW = 300MHz, –12dBFS –65 –30 IN-BAND SFDR (dBc) THIRD HARMONIC (dBc) < –85 10930-006 –85 MEANS ≤ –85 0 10930-005 –100 –40 –50 –60 –70 –70 –75 –80 –80 –85 –90 0 100 200 300 400 fOUT (MHz) 500 600 700 800 図 5.様々なデジタル・バックオフでのファースト・ナイキス ト・ゾーン内 fOUT 対シングル・トーン 3 次高調波 fDAC = 1474.56 MHz Rev. 0 < –85 0 50 100 150 200 fOUT (MHz) 250 300 350 10930-008 –85 MEANS ≤ –85 10930-007 –100 図 8.80 MHz 帯域幅および 300 MHz 帯域幅内 fOUT 対シングル・ トーン SFDR (2 次高調波を除く)、fDAC = 1,228.8 MHz － 12/61 － AD9142 データシート –60 –65 0.6MHz TONE SPACING 16MHz TONE SPACING 35MHz TONE SPACING –20 –70 –40 IMD (dBc) IN-BAND SFDR (dBc) 0 BW = 80MHz, –6dBFS BW = 80MHz, –12dBFS BW = 300MHz, –6dBFS BW = 300MHz, –12dBFS –75 –80 –60 –80 –85 –100 0 50 100 150 200 250 300 350 fOUT (MHz) –120 10930-009 –20 –152 –156 NSD (dBm/Hz) IMD (dBc) –40 –50 –60 400 500 600 700 800 –158 –160 –162 –164 –70 –166 –80 100 200 300 400 500 600 700 800 –168 10930-011 0 fOUT (MHz) 0 100 200 300 400 500 600 700 800 図 13.様々な fDAC での fOUT 対シングル・トーン(0 dBFS) NSD –152 0dBFS –6dBFS –9dBFS –20 0 fOUT (MHz) 図 10.様々な fDAC での fOUT 対 2 トーン 3 次 IMD 0dBFS –6dBFS –12dBFS –16dBFS –154 –156 NSD (dBm/Hz) –40 IMD (dBc) 300 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1474.56MHz –154 –30 –90 200 図 12.様々なトーン間隔での fOUT 対 2 トーン 3 次 IMD fDAC = 1474.56 MHz fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1474.56MHz –10 100 fOUT (MHz) 図 9.80 MHz 帯域幅および 300 MHz 帯域幅内 fOUT 対シングル・ トーン SFDR (2 次高調波を除く)、fDAC = 1,474.56 MHz 0 0 10930-012 < –85 10930-010 –85 MEANS ≤ –85 –60 –80 –158 –160 –162 –164 –100 100 200 300 400 fOUT (MHz) 500 600 700 800 –168 100 200 300 400 fOUT (MHz) 500 600 700 800 図 14.様々なデジタル・バックオフでの fOUT 対シングル・トー ン NSD、fDAC = 1474.56 MHz 図 11.様々なデジタル・バックオフでの fOUT 対 2 トーン 3 次 IMD、fDAC = 1474.56 MHz Rev. 0 0 10930-014 0 10930-013 –120 –166 － 13/61 － AD9142 データシート –150 –60 737.2MHz 983.04MHz 1228.8MHz 1474.56MHz –152 –154 –65 –156 –70 –158 ACLR (dBc) NSD (dBm/Hz) fDAC = 1474.56MHz, PLL OFF, 0dBFS fDAC = 1474.56MHz, PLL ON, 0dBFS fDAC = 1228.8MHz, PLL OFF, 0dBFS fDAC = 1228.8MHz, PLL ON, 0dBFS –160 –162 –75 –80 –164 –166 –85 0 100 200 300 400 500 600 700 800 fOUT (MHz) –90 10930-200 –170 100 200 300 400 500 600 700 fOUT (MHz) 800 図 18.fOUT 対 1C WCDMA 2nd 隣接 ACLR、PLL オン／オフ 図 15.様々な fDAC での fOUT 対 1C WCDMA NSD –150 0 10930-101 –168 PLL OFF PLL ON –152 NSD (dBm/Hz) –154 –156 –158 –160 –162 –164 0 100 200 300 400 500 600 700 800 fOUT (MHz) 10930-016 –168 10930-015 –166 図 16.fOUT 対シングル・トーン NSD、fDAC = 1474.28 MHz PLL オン／オフ –60 fDAC = 1474.56MHz, PLL OFF, 0dBFS fDAC = 1474.56MHz, PLL ON, 0dBFS fDAC = 1228.8MHz, PLL OFF, 0dBFS fDAC = 1228.8MHz, PLL ON, 0dBFS –65 ACLR (dBc) 図 19.2 トーン 3 次 IMD 性能、IF = 280 MHz fDAC = 1474.28 MHz –70 –75 0 100 200 300 400 fOUT (MHz) 500 600 700 800 10930-100 –85 10930-017 –80 図 20.1C WCDMA ACLR 性能、IF = 280 MHz fDAC = 1474.28 MHz 図 17.fOUT 対 1C WCDMA 1st 隣接 ACLR、PLL オン／オフ Rev. 0 － 14/61 － AD9142 データシート 1.4 2× INTERPOLATION 4× INTERPOLATION 8× INTERPOLATION 1.2 POWER (W) 1.0 0.8 0.6 0.4 10930-018 0 0 200 400 600 800 1000 1200 1400 1600 1800 fDAC (MHz) 図 21.シングル・トーン fDAC = 1474.56 MHz、fOUT = 280 MHz −14 dBFS 10930-021 0.2 図 24.様々なインターポレーションでの fDAC 対総合消費電力 450 2× INTERPOLATION 4× INTERPOLATION 8× INTERPOLATION 400 350 DVDD18 (mA) 300 250 200 150 100 10930-019 0 0 200 400 600 800 1000 1200 1400 1600 1800 fDAC (MHz) 図 22.4C WCDMA ACLR 性能、IF = 280 MHz fDAC = 1474.28 MHz 10930-024 50 図 25.様々なインターポレーションでの fDAC 対 DVDD18 電流 0.30 NCO INV SINC DIG GAIN, PHASE, AND OFFSET 0.25 DVDD18 (mA) 0.20 0.15 0.10 10930-020 0 200 400 600 800 1000 1200 1400 1600 fDAC (MHz) 図 26.様々なデジタル機能での fDAC 対 DVDD18 電流 図 23.シングル・トーン SFDR、fDAC = 1474.56 MHz 4×インターポレーション、fOUT = 10 MHz、−14 dBFS Rev. 0 0 － 15/61 － 10930-022 0.05 AD9142 データシート 250 CVDD18 PLL OFF AVDD33 CVDD18 PLL ON SUPPLY CURRENT (mA) 200 150 100 0 0 200 400 600 800 1000 1200 1400 fDAC (MHz) 1600 10930-023 50 図 27.fDAC 対 CVDD18、AVDD33 電流 Rev. 0 － 16/61 － AD9142 データシート 用語 積分非直線性(INL) INL は、ゼロスケールとフルスケールを結ぶ直線により決定さ れる理論出力と実際のアナログ出力との最大誤差として定義さ れます。 セトリング・タイム 出力が最終値の規定誤差範囲内に到達するまでに要する時間で、 出力変化の開始から測定します。 微分非直線性(DNL) DNL は、デジタル入力コードでの 1 LSB の変化に対応するアナ ログ値の変化の測定値で、フルスケールで正規化したものです。 オフセット誤差 出力電流と理論 0 mA との差をオフセット誤差と呼びます。 IOUT1P の場合、全入力が 0 のとき、0 mA の出力が期待されま す。IOUT1N の場合、全入力が 1 のとき、0 mA の出力が期待さ れます。 ゲイン誤差 理論出力範囲と実際の出力範囲の差をいいます。実際のスパン は、全入力ビットが 1 に設定されたときの出力と全入力ビット が 0 に設定されたときの出力との差として定義されます。 出力コンプライアンス・レンジ 出力コンプライアンス・レンジは、電流出力型 DAC の出力にお ける許容電圧範囲です。最大コンプライアンス値を超えて動作 させると、出力段の飽和またはブレークダウンにより非直線性 性能が発生することがあります。 温度ドリフト 温度ドリフトは、周囲温度(25°C)時の値から TMIN または TMAX 時 の値までの最大変化として規定されます。オフセットとゲイ ン・ドリフトの場合、ドリフトは 1°C 当たりのフルスケール範 囲(FSR)に対する ppm 値で表されます。リファレンス・ドリフ トの場合は、ドリフトは 1°C 当たりの ppm 値で表されます。 電源電圧除去(PSR) 電源が最小規定電圧値から最大規定電圧値へ変化したときのフ ルスケール出力の最大変化をいいます。 Rev. 0 スプリアス・フリー・ダイナミックレンジ(SFDR) SFDR は、出力信号のピーク振幅と DC から DAC のナイキスト 周波数までの範囲にあるピーク・スプリアス信号との差をデシ ベルで表したものです。一般に、この帯域内のエネルギーはイ ンターポレーション・フィルタにより除去されます。したがっ て、この仕様はインターポレーション・フィルタの効果と DAC 出力でのその他の寄生混入パスの影響を規定します。 信号対ノイズ比(SNR) SNR は、測定した出力信号 rms 値の、ナイキスト周波数より下 の全スペクトル成分の rms 値総和から 6 次までの高調波成分と DC 成分を除いた分に対する比です。SNR は、デシベル値で表 されます。 インターポレーション・フィルタ DAC へのデジタル入力が fDATA の倍数レート(インターポレーシ ョン・レート)でサンプルされる場合、デジタル・フィルタは fDATA/2 近くに急峻な遷移帯域を持つように構成することができ ます。fDAC (出力データレート)の近くに現れるイメージは大き く減衰させることができます。 隣接チャンネル・リーク比(ACLR) ACLR は、あるチャンネルと隣接チャンネルの間で測定したキ ャリア電力(dBc)間の比を dBc で表した値。 複素イメージ除去比 従来型両側波帯アップ・コンバージョンでは、2 次 IF 周波数の 周辺に 2 個のイメージが発生します。これらのイメージは、ト ランスミッタ電力とシステム帯域幅を浪費することになります。 2 番目の複素変調器の実数部を最初の複素変調器に直列に配置 することにより、2 次 IF 周辺の上側または下側の周波数イメー ジを除去することができます。 － 17/61 － AD9142 データシート シリアル・ポートの動作 54 CS SPI PORT 53 SCLK 52 SDIO 10930-025 シリアル・ポートは柔軟な同期シリアル通信ポートであり、多 くの業界標準マイクロコントローラ／マイクロプロセッサと容 易にインターフェースすることができます。シリアル I/O は、 モトローラ社の SPI プロトコルや Intel®社の SSR プロトコルな どの大部分の同期転送フォーマットと互換性を持っています。 このインターフェースを使うと、AD9142 を設定するすべての レジスタに対してリード／ライト・アクセスが可能になります。 MSB ファーストまたは LSB ファーストの転送フォーマットをサ ポートしています。このシリアル・ポート・インターフェース は、3 線式専用インターフェースです。入力と出力は、1 本の入 力／出力ピン(SDIO)を共用しています。 AD9142 との通信サイクルには 2 つのフェーズがあります。フェ ーズ 1 は命令サイクル(デバイスに対する命令バイトの書込み)で あり、最初の 16 個の SCLK 立上がりエッジを使います。この命 令ワードは、データ転送サイクルすなわち通信サイクルのフェ ーズ 2 についての情報をシリアル・ポート・コントローラに提 供します。フェーズ 1 の命令ワードは、後続のデータ転送が読 出しまたは書込みのいずれかを指定し、さらに後続データ転送 の開始レジスタ・アドレスを指定します。 CSピンにハイ・レベルを入力し、続いてロー・レベルを入力す ると、シリアル・ポートのタイミングが命令サイクルの初期状 態にリセットされます。この状態から次の 16 個の SCLK 立上が りエッジで、現在の I/O 動作の命令ビットが表されます。 残りの SCLK エッジが、通信サイクルのフェーズ 2 に該当しま す。フェーズ 2 では、デバイスとシステム・コントローラとの 間で実際にデータ転送が行われます。通信サイクルのフェーズ 2 は、1 データバイトの転送です。周波数チューニング・ワード と NCO 位相オフセットを除く各転送バイトの最終ビットが書込 まれると、レジスタは直ちに変化します。周波数チューニン グ・ワードと NCO 位相オフセットは、周波数チューニング・ワ ード(FTW)更新ビットがセットされた場合にのみ変化します。 データ・フォーマット 命令バイトは表 10 に示す情報から構成されています。 表 10.シリアル・ポート命令ワード I[14: 0] A[14: 0] R/W (命令ワードのビット 15)は、命令ワードの書込み後に、読 出しと書込みのいずれのデータ転送が行われるかを指定します。 ロジック 1 は読出し動作を、ロジック 0 は書込み動作を、それ ぞれ表します。 Rev. 0 シリアル・ポート・ピンの説明 シリアル・クロック(SCLK) シリアル・クロック・ピンは、デバイスとの間のデータを同期 化し、内部ステート・マシンを動作させます。SCLK の最大周 波数は 40 MHz です。すべてのデータ入力は、SCLK の立上がり エッジでレジスタに入力されます。すべてのデータは SCLK の 立下がりエッジで出力されます。 チップ・セレクト(CS) 図 28.シリアル・ポート・インターフェース・ピン I15 (MSB) R/W A14～A0 (命令ワードのビット 14～ビット 0 )は、通信サイクル のデータ転送部分でアクセスされるレジスタを指定します。複 数バイト転送の場合、A14 が開始アドレスで、残りのレジスタ・ アドレスは SPI_LSB_FIRST ビットに基いてデバイスが生成しま す。 CS は、アクティブ・ロー入力で、通信サイクルの開始とゲーテ ィングを行います。この信号を使うと、複数のデバイスを同じ シリアル・コミュニケーション・ライン上で動作させることが できます。CS 入力がハイ・レベルのとき、SDIO ピンは高イン ピーダンス状態になります。通信サイクルでは、 CS は常にロ ー・レベルである必要があります。 シリアル・データ I/O (SDIO) SDIO ピンは双方向のデータラインです。 シリアル・ポートのオプション シリアル・ポートでは、MSB ファーストと LSB ファーストのデ ータ・フォーマットをサポートすることができます。この機能 は、SPI_LSB_FIRST ビット(レジスタ 0x00、ビット 6)から制御さ れます。デフォルトは MSB ファーストです(LSB_FIRST = 0)。 SPI_LSB_FIRST = 0 (MSB ファースト)の場合、命令とデータバ イトは、MSB から LSB への順序で書込む必要があります。 MSB ファースト・フォーマットでの複数バイトのデータ転送は、 上位データバイトのレジスタ・アドレスを含む命令ワードから 開始されます。後続のデータバイトは、上位アドレスから下位ア ドレスの順で続く必要があります。MSB ファースト・モードで は、シリアル・ポートの内部ワード・アドレス・ジェネレータが、 複数バイトの通信サイクルの各データバイトに対してデクリメン トします。 SPI_LSB_FIRST = 1 (LSB ファースト)の場合、命令ビットとデー タビットは、LSB から MSB への順序で書込む必要があります。 LSB ファースト・フォーマットでの複数バイトのデータ転送は、 下位データバイトのレジスタ・アドレスを含む命令ワードから 開始されます。後続のデータバイトは、下位アドレスから上位ア ドレスの順で続く必要があります。LSB ファースト・モードでは、 シリアル・ポートの内部ワード・アドレス・ジェネレータが、 複数バイトの通信サイクルの各データバイトに対してインクリ メントします。 MSB ファースト・モードがアクティブの場合、シリアル・ポー ト・コントローラのデータ・アドレスは、複数バイト I/O 動作 に対して、書込まれたデータ・アドレスから 0x00 へ向かってデ クリメントされます。LSB ファースト・モードがアクティブの 場合、シリアル・ポート・コントローラのデータ・アドレスは、 複数バイト I/O 動作に対して、書込まれたデータ・アドレスか ら 0xFF へ向かってインクリメントされます。 － 18/61 － AD9142 データシート 図 29.シリアル・レジスタ・インターフェースのタイミング、 MSB ファースト 図 31.シリアル・ポート・レジスタ書込のタイミング図 図 32.シリアル・ポート・レジスタ読出しのタイミング図 図 30.シリアル・レジスタ・インターフェースのタイミング、 LSB ファースト Rev. 0 － 19/61 － AD9142 データシート データ・インターフェース バイト・インターフェース・モード LVDS 入力データ・ポート AD9142 は、ワード幅(16 ビット)またはバイト幅(8 ビット)フォ ーマットの 16 ビット I /Q データを受け付ける 16 ビット LVDS バスを使用しています。ワード幅インターフェース・モードで は、データは 16 ビット・データ・バスを使って送信されます。 バイト幅インターフェース・モードでは、データは LVDS バス の下位 8 ビット(D7～D0)を使って送信されます。表 11 に、各モ ードに対するバスのピン割り当てと SPI レジスタ構成を示しま す。 表 11.LVDS データ入力モード Pin Assignment D15 to D0 D7 to D0 SPI Register Configuration Register 0x26, Bit 0 = 0 Register 0x26, Bit 0 = 1 fDCI/(2 × n) ここで、n は正整数で、1、2、3、… 図 34 に、バイト・モードでの信号タイミングの例を示します。 ワード・インターフェース・モード BYTE MODE ワード・モードでは、デジタル・クロック入力(DCI)信号がダブ ル・データレート(DDR)のデータ・サンプリング・クロックを 発生する基準ビットになります。DCI 信号とデータが時間的に 整列します。IDAC データが DCI の立上がりエッジで、QDAC データが DCI の立下がりエッジで、それぞれ開始されます(図 33 参照)。 INPUT DATA[7:0] Q0 I1 DCI 図 33.ワード・モードのタイミング図 Q1 Q0[7:0] FRAME 図 34.バイト・モードのタイミング図 データ・インターフェースの柔軟性を強化するための幾つかの 追加オプションを表 12 に示します。 表 12.データ・インターフェース構成オプション Register 0x26 Function Data Format (Bit 7) Select between binary and twos complement formats. Indicate I/Q data pairing on data input. This allows the I and Q data that is received to be paired in various ways. Swaps the bit order of the data input port. Remaps the input data from D[15: 0] to D[0: 15]. Data Pairing (Bit 6) Data Bus Invert (Bit 5) Rev. 0 Q0[15:8] データ・インターフェース構成オプション 10930-030 I0 I0[7:0] DCI WORD MODE INPUT DATA[15:0] I0[15:8] 10930-031 Interface Mode Word Byte バイト・モードでは、入力データ・ストリームの必要とされる シーケンスは I[15: 8]、I[7: 0]、Q[15: 8]、Q[7: 0]の順です。入力 データバイトを正しく整列させるために、フレーム信号が必要 です。DCI 信号とフレーム信号が時間的にデータと整列します。 フレームの立上がりエッジがシーケンスの開始を表示します。 フレームとしては、ワンショット信号またはデバイスが最初の 立上がりエッジを正しく取り込める長さを持つ周期的信号が可 能です。ワンショット・フレームの場合、フレーム・パルスは 少なくとも DCI の 1 サイクル間ハイ・レベルを維持する必要が あります。周期的フレームの場合、周波数は次のようになる必 要があります。 － 20/61 － AD9142 データシート ーバは、入力で±100 mV の最小振幅を必要とします。DCI レシ ーバは、入力で±225 mV の最小振幅を必要とします。図 35 に、 LVDS 入力構成と所要振幅レベルを示します。DCI は、デー タ・ソースで一般にデータと同じバンクで発生されるため、 LVDS ドライバの出力振幅を所要 DCI 入力レベルより大きくし て入力のデータ条件と DCI 条件を満たすことが推奨されます。 LVDS 入力レベル条件 AD9142 は 2 種類の LVDS レシーバを内蔵しています。16 ビッ ト・データ・バスとフレーム入力は、同じ LVDS レシーバ・デ ザインを共用しています。DCI は別の LVDS デザインを採用し ています。2 種類の LVDS レシーバ間の主な違いは、必要とさ れる入力差動振幅レベルです。データ・バスとフレーム・レシ AD9142 + Dn 100Ω DATA RECEIVER TO INTERNAL DIGITAL – DnP DnN GND VCM = (VINP + VINN)/2 = 1.2V + DCI 100Ω DCI RECEIVER TO INTERNAL DIGITAL – DCIP DCIN AD9142 LVDS INPUT CONFIGURATION DCIP 1.32V DCIN 1.1V 1.25V 1.15V DnP DnN +225mV 0V DCI AD9142 DCI INPUT LVDS LEVEL +100mV 0V –100mV Dn –225mV AD9142 DATA AND FRAME INPUT LVDS LEVEL 図 35.データ・インターフェースの電圧振幅条件 Rev. 0 － 21/61 － 10930-038 GND AD9142 データシート インターフェース・タイミング条件 インターフェースの遅延線 データ・バスと DCI との間のタイミングを調整するために 4 タ ップ付きの遅延線が設けてあります。表 13 に、各遅延タップの セットアップ・タイムとホールド・タイムを規定します。 遅延線をイネーブルすると、DCI で固定 1.9 ns の遅延が発生しま す。各タップにより公称遅延 300 ps が固定遅延に加わります。 最適なタイミング・マージンを実現するため、すなわちセット アップおよびホールド・ウインドウをデータ・アイの中央に位 置させるため、データ・ソース内の DCI に対してデータ・バス を遅延させる必要が生じることがあります。図 36 に、最適な外 部遅延の計算例を示します。 遅延線採用モードで最適サンプリング・タイミングを実現する、 データ・ソースでの最適遅延の計算例をつぎに示します。 図 36 の灰色の領域は、0 に設定されたインターフェース・セッ トアップおよびホールド・タイム・ウインドウです。インター フェース・タイミングを最適化するためには、このウインドウ をデータ変化の中心に位置させる必要があります。入力はダブ ル・データレートであるため、有効データ周期は 2.5 ns です。 したがって、データ・ソースでの DCI に対する最適データ・バ ス遅延は次式で計算できます。 表 13.セットアップ・タイムとホールド・タイム t DELAY Delay Setting 0 1 2 3 Register 0x5E[7: 0] 0x00 0x07 0x7F 0xFF Register 0x5F[2: 0] 0x0 0x0 0x0 0x5 −1.25 2.51 1.26 −1.50 2.82 1.32 −1.70 3.23 1.53 −1.93 3.64 1.71 1 tS (ns) tH (ns) |tS + tH| (ns) 1 fDCI = 200 MHz 遅延設定= 0 (| t S | | t H |) 2 t DATA PERIOD 2 1.88 1.25 0.63 遅延線採用モードをイネーブルするための SPI シーケンス 遅延線採用モードをイネーブルするときは、次の SPI シーケン スの使用が推奨されます。 負符号はセットアップ・タイムの方向を表します。セットアップ・タイムは、 クロック・エッジの左側にあるときに正と、クロック・エッジの右側にあ るとき負と、それぞれ定義されます。 1. 2. 3. tDELAY = 0.63ns 0x79 → 0x18 /* Configure Data Interface */ 0x5E → 0x00 /* Delay setting 0 */ 0x5F → 0x00 0x5F[3] → 1b /* Enable the delay line */ tDATA PERIOD = 2.5ns INPUT DATA [15:0] WITH OPTIMIZED DELAY DATA EYE |tS| = 1.25ns |tH| = 2.51ns NO DATA TRANSITION 図 36.遅延線採用モードでのインターフェース・タイミング例 Rev. 0 － 22/61 － 10930-039 DCI = 200MHz AD9142 データシート FIFO動作 データ・インターフェースのセクションに示すように、AD9142 はデータ・レシーバでソース同期クロックを採用しています。 ソース同期クロックでは、受信デバイスで別々のクロック・ド メインを設けます。DAC では、DAC クロック・ドメイン、す なわち DACCLK になります。このため、DAC 内部には DCI と DACCLK の 2 つのクロック・ドメインが存在します。これらの 2 つのクロック・ドメインは非同期であることがあり、正しい データ転送のためにタイミングを調整するステージの追加が必 要 と な る こ と が あ り ま す 。 AD9142 で は 、 DCI ド メ イ ン と DACCLK ドメインとの間に FIFO ステージを挿入して、受信デー タを DAC のコア・クロック・ドメイン(DACCLK)へ転送してい ます。 AD9142 は、幅 16 ビット、深さ 8 ワードの FIFO を 2 チャンネ ル内蔵しています。FIFO はバッファとして動作し、2 つのクロ ック・ドメイン間のタイミング変動を吸収します。システム内 の 2 つのクロック・ドメイン間のタイミング余裕は、FIFO の深 さにより大幅に緩和されます。 図 37 に、FIFO を通るデータ・パスのブロック図を示します。 入力データはデバイスにラッチされ、フォーマット化され、 FIFO レジスタに書込まれます。この FIFO レジスタは FIFO 書込 みポインタにより指定されます。書込みポインタ値は、新しいワ ードが FIFO にロードされるごとにインクリメントされます。一 方、データは FIFO レジスタから読出されます。この FIFO レジ スタは読出しポインタにより指定され、デジタル・データパス へ出力されます。読出しポインタ値は、データが FIFO からデ ータ・パスへ読出されるごとにインクリメントされます。FIFO ポインタは、データレートでインクリメントされます。このデ ータレートは、DACCLK レートをインターポレーション・レー トで分周したものです。 有効なデータは、FIFO がオーバーフロー(フル)またはアンダー フロー(エンプティ)しない限り FIFO を経由して送信されます。 オーバーフロー状態またはアンダーフロー状態は、書込みポイ ンタと読出しポインタが同じ FIFO スロットを指したときに発 生します。データのこの同時アクセスにより、FIFO を経由した 信頼度の低いデータ転送が発生するため回避する必要があります。 通常、FIFO の深さを一定に維持するため FIFO に対するデータ の書込と読出は同じレートで行われます。データの FIFO への書 込がデータの読出より高速になると、FIFO の深さが増加します。 データの FIFO からの読出がデータの書込より高速になると、 FIFO の深さが減少します。最適タイミング・マージンを実現す るためには、FIFO の深さを半分近く(書込みポインタ値と読出 しポインタ値との差が 4)に維持する必要があります。FIFO の深 さは FIFO パイプライン遅延を表し、AD9142 の全体遅延の一部 になります。 図 37.FIFO のブロック図 Rev. 0 － 23/61 － AD9142 データシート シリアル・ポートからの FIFO リセット FIFO のリセット デバイスがパワーオンすると、読出しポインタと書込みポイン タは任意のスロットから初めて巡回し始めるため、FIFO の深さ は未知です。同じ FIFO アドレスに対する読出しと書込みの同 時発生を回避して、パワーオンごとに固定のパイプライン遅延 を維持するためには、デバイスがパワーオンまたはウェイクア ップするごとに FIFO ポインタを既知状態にリセットすることが 重要です。この状態は、所要 FIFO レベルで規定されています (このドキュメントでは FIFO の深さと FIFO レベルは同じ意味で 使用しています)。この規定は整数 FIFO レベルと非整数 FIFO レ ベルの 2 つから構成されています。 整数 FIFO レベルは、入力データ周期(1/fDATA)の単位で表した読 出しポイントと書込みポイントの間の状態数の差です。非整数 FIFO レベルは、入力データ周期より小さい FIFO ポインタの差 を表します。非整数 FIFO レベルの分解能は、入力データ周期を イン ターポレー ション比で 除算し た値で表わ されるため、 DACCLK の 1 サイクルに等しくなります。 正確な FIFO レベル、すなわち FIFO 遅延は次式で計算できます。 FIFO 遅延=整数レベル+非整数レベル FIFO には 8 個のデータ・スロットがあるため、8 個の FIFO 整 数レベルが可能です。AD9142 でサポートされる最大インター ポレーション・レートは、8×インターポレーションです。この ため、8 個の FIFO 非整数レベルが可能です。レジスタ 0x23 内に ある 2 個の 3 ビット・レジスタは、個別に各レベルを表すよう に割り当てられています。ビット[6: 4]は FIFO 整数レベルを、 ビット[2: 0]は FIFO 非整数レベルを、それぞれ表します。例えば、 インターポレーション・レートが 4×で、必要とされる FIFO の 合計深さが 4.5 入力データ周期の場合、FIFO_LEVEL_CONFIG (レ ジスタ 0x23)に 0x42 を設定します(ここで、4 は 4 データ・サイ クルを、2 は 2 DAC サイクル( =データ・サイクルの 1/2)を、そ れぞれ意味します)。4×インターポレーションの場合、可能な非 整数レベルは 4 であることに注意してください。表 14 に、種々 のインターポレーション・レート・モードで所要 FIFO レベル を設定する別の例を示します。 表 14.FIFO レベル設定の例 Example InterFIFO polation Level Integer Level Fractional Level Rate (1/fDATA) (Register 0x23[6: 4]) (Register 0x23[2: 0]) 2× 3 + 1/2 3 1 4× 4 + 1/4 4 1 8× 4 + 3/8 4 3 デフォルトでは、FIFO レベルは 4.0 になっています。0.0～7.x の 任意の値に設定することができます。x の最大許容値は、イン ターポレーション・レート- 1 です。例えば、8×インターポレー ションでは、x の最大許容値は 7 です。 FIFO をリセットし、FIFO レベルを初期化するときは、次の 2 つ の方法を使用することができます。 シリアル・ポート(SPI)からの FIFO リセット。 フレームからの FIFO リセット。 Rev. 0 SPI からの FIFO リセットは、FIFO をリセットする最も一般的 な方法です。シリアル・ポートから FIFO レベルを初期化する ときは、FIFO_SPI_RESET_REQUEST (レジスタ 0x25[0])を 0 か ら 1 へ変化させ、0 へ戻します。このレジスタへの書込みが完了 すると、FIFO レベルは要求された FIFO レベルに初期化され、 FIFO_SPI_RESET_ACK (レジスタ 0x25[1])のリードバックが 1 に 設定されます。FIFO レベル要求と同じフォーマットの FIFO レ ベルのリードバックは、要求されるレベルの±1 DACCLK サイ クル以内にある必要があります。例えば、4×インターポレーシ ョンで要求される値が 0x40 の場合、リードバック値は 0x33、 0x40、0x41 のいずれかである必要があります。±1 DACCLK サ イクルの範囲は、パワーオンごとに同期なしでの、デフォルト の DAC 遅延不確定性を表します。 シリアル・ポート FIFO リセットに対する推奨手順は次の通り です。 1. 2. 3. 4. 5. 6. 7. 8. DAC を所要インターポレーション・モードに設定します (レジスタ 0x28[1: 0])。 DACCLK と DCI が動作中で、クロック入力で安定してい ることを確認します。 所要値が 0x40 でない場合、レジスタ 0x23 にカスタマイズ した値を設定します。 レジスタ 0x25[0]に 1 を設定して、FIFO レベルのリセットを 要求します。 レジスタ 0x25[1]に 1 を設定して、デバイスが要求をアクノ リッジしたことを確認します。 レジスタ 0x25[0]に 0 を設定して要求を取り除きます。 レジスタ 0x25[1]に 0 を設定して、デバイスがアクノリッジ 信号を取り下げたことを確認します。 レジスタ 0x24 を複数回リードバックして、実際に FIFO レ ベルが要求レベルに設定され、リードバック値が安定して いることを確認します。デザイン上、リードバックは要求 されたレベルに対して±1 DACCLK 以内にある必要があり ます。 フレームからの FIFO リセット フレーム入力には 2 つの機能があります。1 つ目の機能は、バ イト・インターフェース・モードでバイト・ストリームの開始 を表示することです(データ・インターフェースのセクション参 照)。もう 1 つの機能は、I DAC と Q DAC にデータをロードす るために要する最小時間の間フレーム信号をハイ・レベルに維 持して、FIFO レベルを初期化することです。これは、ワード・ モードでは 1 DCI 周期に、バイト・モードでは 2 DCI 周期に、 それぞれ対応します。バイト・ストリームのみを構成する場合、 フレーム・パルス長のこの条件はフレーム信号の条件より長い ことに注意してください。デバイスは、連続フレーム信号また はワンショット・フレーム信号を受け付けます。 連続リセット・モードでは、FIFO は各有効フレーム・パルスに 応答して、自身をリセットします。ワンショット・リセット・ モードでは、FIFO は FRAME_RESET_MODE ビット(レジスタ 0x22[1: 0])がセットされた後の最初の有効フレーム・パルスのみ に応答します。このため、連続フレーム入力の場合でも、FIFO は 1 回だけリセットします。これにより、FIFO が周期的リセッ トによる 2 つの状態の間でトグルするのを防止します。ワンシ ョット・フレーム・リセット・モードはデフォルトであり、推 奨モードです。 － 24/61 － AD9142 データシート フレームからの FIFO リセットに対する推奨手順は次の通りで す。 1. 2. 3. 4. 5. 6. 7. 8. DAC を所要インターポレーション・モードに設定します(レ ジスタ 0x28[1: 0])。 DACCLK と DCI が動作中で、クロック入力で安定している ことを確認します。 所要値が 0x40 でない場合、レジスタ 0x23 にカスタマイズ した値を設定します。 FRAME_RESET_MODE ビット(レジスタ 0x22[1: 0])に 00b を 設定します。 EN_CON_FRAME_RESET (レジスタ 0x22[2])に 0 または 1 を 書込み、連続モードまたはワンショット・モードを選択し ます。 フレーム入力を 0 から 1 に変えて 0 に戻します。パルス幅 は、最小条件より長い必要があります。 a. フレーム入力が連続クロックの場合、信号をターンオ ンさせます。 FRAME_RESET_ACK(レジスタ 0x22[3])をリードバックし て、リセットが完了したことを確認します。 レジスタ 0x24 を複数回リードバックして、実際に FIFO レ ベルが要求レベルに設定され、リードバック値が安定して いることを確認します。デザイン上、リードバックは要求 されたレベルに対して±1 DACCLK 以内にある必要があり ます。 Rev. 0 FIFO ステータスのモニタリング SPI レジスタ 0x24 からリアルタイム FIFO ステータスをモニタし、 FIFO リセットの後のリアルタイムの FIFO の深さを反映させるこ とができます。システム内にタイミング・ドリフトがないため、 このリードバックは FIFO リセットによる結果から変化しませ ん。タイミング・ドリフトまたは他の異常なクロック状況があ る場合、FIFO レベルのリードバックは変化することがあります が、FIFO がオーバーフローまたはアンダーフローしない限り、 データ伝送にはエラーが発生しません。レジスタ 0x06 内の 3 個 のステータス・ビット(ビット[2: 0])は、FIFO のアンダーフロー、 オーバーフロー、または同様の状況の有無を表示します。 3 ビ ットのステータスはラッチすることができ、ハードウェア割込 み(IRQ1とIRQ2 )の発生に使用されます。ラッチ機能と割込みを イネーブルするときは、レジスタ 0x03 とレジスタ 0x04 の対応 するビットを設定します。 － 25/61 － AD9142 データシート デジタル・データパス HB1 HB2 HB3 COARSE AND FINE MODULATION DIGITAL GAIN AND PHASE AND OFFSET ADJUSTMENT INV SINC 10930-041 INPUT POWER DETECTION AND PROTECTION 図 38.デジタル・データパスのブロック図 図 38 のブロック図にデジタル・データパスの機能を示します。 デジタル処理には次が含まれます。 –0.02 –0.04 –0.06 –0.08 –0.10 0 0.05 0.15 0.20 0.25 0.30 0.35 0.40 0.45 1.8 2.0 FREQUENCY (Hz) インターポレーション・フィルタ 図 39.2×モードの通過帯域詳細 送信パスには 3 個のインターポレーション・フィルタがありま す。3 個の各インターポレーション・フィルタは、出力データレ ートを 2 倍に増加し、さらにローパス機能を提供します。ハー フバンド(HB)フィルタはカスケード接続されて、4×または 8×の インターポレーション比を提供します。 有効帯域幅は、フィルタが±0.001 dB より小さい通過帯域リップ ルと 85 dB より大きい阻止帯域除去比を持つ周波数帯域として 定義されます。 2×インターポレーション・モード 10 0 –10 –20 MAGNITUDE (dB) AD9142 は 3 つのインターポレーション・モードを提供します(表 6 参照)。各モードは、1 つの動作モードで異なる有効信号帯域幅 を提供します。選択するモードは、必要とされる信号帯域幅と DAC 更新レートに依存します。各インターポレーション・モー ドの最大速度と信号帯域幅については、表 6 を参照してくださ い。 –30 –40 –50 –60 –70 –80 –90 –100 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 FREQUENCY (Hz) 図 39 と図 40 に、2×モードの通過帯域と全帯域フィルタ応答を 示します。遷移帯域から阻止帯域への変化は、通過帯域から遷 移帯域への変化よりかなり急峻であることに注意してください。 このため、所要出力信号が規定された通過帯域から外れると、 信号イメージ(阻止帯域で除去されるはず)が、通過帯域平坦性の 低下に起因する信号自体の低下より高速に増加します。低下し たイメージ除去比を許容できる場合または DAC 出力のアナロ グ・ローパス・フィルタで補償できる場合、規定の有効信号帯 域幅を超えて出力信号を広げることができます。 Rev. 0 0.10 10930-042 インターポレーション・フィルタは I データ・ストリームと Q データ・ストリームを入力し、2 つの独立なデータ・ストリー ムとして処理します。直交変調器と位相調整ブロックは I デー タ・ストリームと Q データ・ストリームを直交データ・ストリ ームとして入力します。このため、デジタル変調および位相調整 機能を使う場合は直交入力データが必要です。 0 － 26/61 － 図 40.2×モードの全帯域応答 1.6 10930-043 入力電力検出ブロック 3 個のハーフバンド・インターポレーション・フィルタ 高分解能 NCO と fS/4 コース変調ブロックで構成される直 交変調器 逆 sinc フィルタ ゲイン、位相、オフセットの調整ブロック MAGNITUDE (dB) 0.02 AD9142 データシート 10 4×インターポレーション・モード 0 図 41 と図 42 に、4×モードの通過帯域と全帯域フィルタ応答を 示します。 –10 –20 MAGNITUDE (dB) 0.02 –0.02 –30 –40 –50 –60 –70 –0.04 –80 –90 –0.06 –100 –0.08 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 FREQUENCY (Hz) 0 –10 MAGNITUDE (dB) –20 –30 –40 –50 –60 –70 –80 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 FREQUENCY (Hz) 10930-047 –90 図 42.4×モードの全帯域応答 8×インターポレーション・モード 図 43 と図 44 に、8×モードの通過帯域と全帯域フィルタ応答を 示します。最大 DAC 更新レートは 1.6 GHz で、このモードでサポ ートされる最大入力データレートは 200 MHz (1.6 GHz/8)です。 0.02 MAGNITUDE (dB) 0 –0.02 –0.04 1.0 1.2 1.4 1.6 1.8 Upper Coefficient Integer Value H(55) H(54) H(53) H(52) H(51) H(50) H(49) H(48) H(47) H(46) H(45) H(44) H(43) H(42) H(41) H(40) H(39) H(38) H(37) H(36) H(35) H(34) H(33) H(32) H(31) H(30) H(29) −4 0 +13 0 −32 0 +69 0 −134 0 +239 0 −401 0 +642 0 −994 0 +1512 0 −2307 0 +3665 0 −6638 0 +20,754 +32,768 0.10 0.15 0.20 0.25 0.30 0.35 0.40 FREQUENCY (Hz) 0.45 10930-048 0.05 2.0 H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) H(13) H(14) H(15) H(16) H(17) H(18) H(19) H(20) H(21) H(22) H(23) H(24) H(25) H(26) H(27) H(28) –0.08 図 43.8×モードの通過帯域詳細 Rev. 0 0.8 Lower Coefficient –0.06 0 0.6 表 15.ハーフバンド・フィルタ 1 の係数 10 –0.10 0.4 図 44.8×モードの全帯域応答 図 41.4×モードの通過帯域詳細 –100 0.2 FREQUENCY (Hz) 10930-046 –0.10 0 10930-049 MAGNITUDE (dB) 0 － 27/61 － AD9142 データシート Upper Coefficient H(23) H(22) H(21) H(20) H(19) H(18) H(17) H(16) H(15) H(14) H(13) Integer Value −2 0 +17 0 −75 0 +238 0 −660 0 +2530 +4096 FTW[31:0] NCO PHASE[15:0] Upper Coefficient Integer Value H(1) H(2) H(3) H(4) H(5) H(6) H(11) H(10) H(9) H(8) H(7) +29 0 −214 0 +1209 +2048 NCO 動作周波数 fNCO は常に、DACCLK 周波数 fDAC と一致しま す。複素キャリア信号の周波数は、DC～±0.5 × fNCO に設定する ことができます。 周波数チューニング・ワード(FTW)は 2 の補数フォーマットで す。次のように計算できます。 FTW AD9142 は、ベースバンド直交信号を所望の DAC 出力周波数へ 変調する 2 つのモードを提供します。 コース(fS/4)変調 ファイン(NCO)変調 fS/4 変調 fS/4 変調は、入力ベースバンド周波数を固定 fS/4 IF 周波数へ変 換するための便利で低消費電力の変調モードです。ここで、fS は DAC サンプリング・レートです。この周波数以外の変調周波 数が必要な場合は、NCO 変調モードを使う必要があります。 NCO 変調 NCO 変調モードでは、数値制御発振器(NCO)、位相シフタ、複 素変調器を使用して、プログラマブルなキャリア信号で信号を 変調する手段を提供します。デジタル変調器のブロック図を図 45 に示します。NCO 変調を使うと、DAC 出力信号を非常に高 い周波数分解能で出力スペクトルを任意の位置に配置すること ができます。 Rev. 0 Q DATA OUT 図 45.NCO 変調器のブロック図 NCO 変調器は、NCO で発生したキャリア信号を I 信号および Q 信号と混合します。NCO は、入力信号を新しい中心周波数へ変 換する直交キャリア信号を発生します。複素キャリア信号は、 同じ周波数の一対の正弦波形で、互いに 90 度ずれています。複 素キャリア信号の周波数は、レジスタ 0x31～レジスタ 0x34 の NCO_FREQ_ TUNING_WORD[31: 0]を使って設定します。 デジタル変調 ~ SINE Q DATA IN 表 17.ハーフバンド・フィルタ 3 の係数 Lower Coefficient COSINE 10930-050 Lower Coefficient H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) I DATA OUT I DATA IN 表 16.ハーフバンド・フィルタ 2 の係数 f CARRIER f DAC FTW (1 f 232 f CARRIER f DAC )( CARRIER 0 ) f CARRIER 0 発生された直交キャリア信号は、I データおよび Q データと混 合されます。次に直交積が I データ・パスと Q データ・パスに 加算されます(図 45 参照)。 周波数チューニング・ワードの更新 周波数チューニング・ワード・レジスタは、他の設定レジスタと 同様に、書込み後直ちに更新されません。 FIFO リセットと同様 に、NCO 更新は次の 2 つの方法で開始することができます。 － 28/61 － SPI からの更新 フレームからの更新 AD9142 データシート SPI からの更新 直交ゲインの調整 SPI からの更新方法では、NCO を設定した後にレジスタ 0x30[0] (NCO_SPI_UPDATE_REQ)をトグルするだけで済みます。NCO は、このビットの立上がりエッジ(0 から 1 へ)で更新されます。 NCO が 更 新 さ れ る と 、 レ ジ ス タ 0x30[1] (NCO_SPI_ UPDATE_ACK) がハイ・レベルになります。レジスタ 0x30[0]の 立下がりエッジ(1 から 0 へ)で、レジスタ 0x30 のビット 1 がク リアされ、NCO の次の更新動作へ備えます。複数デバイスから の各 DAC 出力を整列させる要求がない場合、この更新方法が推 奨されます。これは、複数デバイスに対する SPI 書込みは非同期 であるためです。 通常は、I チャンネルと Q チャンネルのゲインまたは信号振幅 は同じです。直交ゲイン調整を使って、I チャンネルと Q チャン ネルの間のゲインをバランスさせます。 I チャンネルと Q チャン ネルのデジタル・ゲインは、2 個の 6 ビット・レジスタ、 IDAC_GAIN_ADJ (レジスタ 0x3F[5: 0])と QDAC_GAIN_ADJ (レ ジスタ 0x40[5: 0])を使って独立に調整することができます。調整 範囲は[0, 2]または[−∞, 6 dB]で、ステップ・サイズは 2−5 (−30 dB) です。デフォルト設定値は 0x20 で、ゲイン= 1 または 0 dB に対応 します。 直交位相の調整 AD9142 データ・パスの設定は、次の 4 個のパラメータから開始 されます。 入力データレートのアプリケーション条件 インターポレーション比 出力信号中心周波数 出力信号帯域幅 これらの 4 個のパラメータが与えられた場合、データ・パス設 定の最初のステップは、デバイスが所望の入力データレート、 DAC サンプリング・レート、帯域幅条件をサポートしているか を確認することです。この確認が済むと、インターポレーショ ン・フィルタのモードを選択することができます。出力信号中心 周波数がベースバンド入力中心周波数と異なる場合は、さらに周 波数オフセット条件が決定されて、内蔵デジタル変調に適用さ れます。 DC オフセットの調整 I データ・パスと Q データ・パスの DC 値は、2 個の 16 ビット・ レ ジ ス タ 、 IDAC_DC_OFFSET 、 ビ ッ ト [15: 0] と QDAC_DC_OFFSET、ビット[15: 0] (レジスタ 0x3B～レジス タ 0x3E)の値を調整して、独立に制御することができます。これ らの値は、データ・パス値に直接加算されます。送信値の範囲 を超えないように注意する必要があります。 図 46 に示すように、DAC オフセットの現在値は、I/QDAC_ DC_OFFSET 値の関数として変化します。図 46 に、デジタル入 力をミッドスケール(0x0000、2 の補数データ・フォーマット)に 固定し、DAC オフセット値を 0x0000 から 0xFFFF へ掃引したと きの、DAC 出力正ノードの公称電流 IOUTP を示します。IOUTP と IOUTN は相補電流出力であるため、 IOUTP と IOUTN の和は常に 20 mA になります。 直交ゲインと位相のデジタル調整 直交ゲインと位相のデジタル調整機能を使うと、I パスと Q パ ス間でのゲインおよび位相の不平衡を補償することができます。 これらの不平衡は、DAC I/Q 出力、直交変調器 I/Q ベースバン ド入力、DAC/変調器インターフェース I/Q パスの間のアナログ 的な不一致により発生します。不平衡により、大きなエネルギ ーを持つ不要なサイドバンド信号が直交変調器出力で発生しま す。直交ゲインと位相の調整値をチューニングすると、シング ル・サイドバンド無線でのイメージ除去比が最適化されます。 Rev. 0 － 29/61 － 20 0 15 5 10 10 5 15 0 0x0000 0x4000 0x8000 0xC000 20 0xFFFF DAC OFFSET VALUE 図 46.DAC オフセット値対 DAC 出力電流 10930-051 データ・パスの設定 通常は、I チャンネルと Q チャンネルの間の位相差は正確に 90 度です。直交位相調整を使って、I チャンネルと Q チャンネルの 間の角度を変更します。IQ_PHASE_ADJ[12: 0] (レジスタ 0x37 と レジスタ 0x38)が、±14 度の調整範囲を分解能 0.0035 度で提供し ま す 。 オ リ ジ ナ ル 角 度 が 正 確 に 90 度 の 場 合 、 IQ_PHASE_ ADJ[12: 0]に 0x0FFF を設定すると、IDAC 出力と QDAC 出力と の間に約 14 度が加算されて、チャンネル間で 104 度の角度が発 生します。同様に、オリジナル角度が正確に 90 度の場合、 IQ_PHASE_ADJ[12: 0] に 0x1000 を設定すると、IDAC 出力と QDAC 出力との間に約-14 度が加算されて、チャンネル間で 76 度の角度が発生します。 IOUTxN (mA) 複数のデバイスからの各 DAC 出力を NCO のターンオンと整列 させるときは、フレームからの更新が推奨されます。この方法 では、複数のデバイスからの各 NCO がフレーム信号の立上がり エッジで同時に更新されます。この更新方法を使うときは、同 時に FIFO リセットが必要か否かに応じて、FRAME_RESET _MODE (レジスタ 0x22[1: 0])を NCO のみに、または FIFO およ び NCO に設定する必要があります。第 2 ステップは、リセッ ト・モードがワンショット・モード (EN_CON_FRAME_RESET、 レジスタ 0x22[2] = 0)にあることを確認することです。この第 2 ステップが完了すると、NCO は有効フレーム・パルスを待ち、 そ れ に 応 じ て FTW を 更 新 し ま す 。 レ ジ ス タ 0x30[6] (NCO_FRAME_UPDATE_ACK)を読出すと、フレーム・パルスが 正常に受信されたことを確認することができます。ここで、1 は 更新動作の完了を表します。有効フレーム・パルスの発生につ いては、FIFO 動作のセクションを参照してください。 IOUTxP (mA) フレームからの更新 AD9142 データシート 逆 Sinc フィルタ 入力信号電力の検出と保護 AD9142 は、周波数に対する DAC ロールオフを補償するデジタ ル逆 sinc フィルタを提供します。逆 sinc (sinc−1)フィルタは 7 タ ップの FIR フィルタです。図 47 に、sin(x)/x ロールオフの周波 数応答、逆 sinc フィルタ、コンポジット応答を示します。コン ポジット応答は、周波数 0.4 × fDAC まで±0.05 dB 以下の通過帯域 リップルを持っています。 入力信号電力検出機能と保護機能は、DAC 入力信号の平均電力 を検出して、範囲外の信号が次のステージへ渡されるのを防止 します。範囲外 DAC 出力信号は、パワー・アンプのような電力 に弱いデバイスのブレークダウンにより発生します。AD9142 の 電力検出機能と保護機能は、DAC 内で範囲外信号を検出します。 範囲外信号が検出されると、保護機能は信号を減衰またはミュ ートさせて、信号の異常な電力サージからダウンストリーム・ デバイスを保護します。 通過帯域の上端で必要なピーキングを提供するため、逆 sinc フ ィルタは約 3.8 dB の固有挿入損失を持っています。デジタル・ゲ インの損失は出力信号対ノイズ比への影響小さくするため、I デ ータ・パスと Q データ・パスの直交ゲイン調整設定値を大きくし てオフセットさせることができますが、デジタル・ゲインの追加 により、特に高い出力周波数で信号サチレーションが生じない ように注意する必要があります。sinc−1 フィルタは、デフォルト で デ ィ ス エ ー ブ ル さ れ て い ま す が 、 レ ジ ス タ 0x27[7] の INVSINC_ENABLE ビットに 1 を設定してイネーブルすることが できます。 図 48 に、電力検出機能と保護機能のブロック図を示します。保 護ブロックはデータ・パスの最終ステージに存在し、検出ブロ ックはデータ・パスとは別のパスを使用します。検出ブロック のデザインでは、電力検出機能のワーストケース遅延が デー タ・パスの遅延より短いことを保証しています。これにより、 範囲外信号がアナログ DAC コアに到達する前に保護回路が動作 することを保証しています。I2 と Q2 の和は、入力信号電力とし て計算されます。計算ではデータ・サンプルの上位 6 MSB の D[15: 10]だけを使用します。したがって、電力がフルスケー ル・ピーク電力より 36 dB 低いサンプルは検出されません。計 算されるサンプル電力値は、平均フィルタを移動させながら累 積されます。この出力は、所定数のデータ・クロック・サイク ル内での入 力 信 号 電 力 の 平 均 に な り ま す 。 フィルタ長は、 SAMPLE_WINDOW_LENGTH (レジスタ 0x2B[3: 0])を使って設 定することができます。入力平均電力が範囲外か否かを判定す るため、デバイスはフィルタ内でサンプル電力の平均をとり、 平 均 電 力 を ユ ー ザ ー 指 定 の ス レ ッ シ ョ ー ル ド OVER_ THRESHOLD_LEVEL[11: 0] (レジスタ 0x29 とレジスタ 0x2A)と 比較します。平均処理フィルタの出力がスレッショールドより 大きい場合、DAC 出力は減衰またはミュートされます。 1 MAGNITUDE (dB) 0 –1 –2 –3 –4 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 0.50 FREQUENCY (Hz) 効果的な保護機能に対する適切なフィルタ長と平均電力スレッ ショールドは、アプリケーションに依存します。これらのパラ メータ値を決定するときは、実際のベクタを使って実測するこ とが推奨されます。 10930-052 –5 図 47.sin(x)/x ロールオフ応答(青)、Sinc−1 フィルタ応答(赤)、両 方のコンポジット応答 (黒) 表 18.逆 Sinc フィルタ Lower Coefficient Upper Coefficient Integer Value H(1) H(2) H(3) H(4) H(7) H(6) H(5) −1 +4 −16 +192 POWER PROTECTION (ATTENUATE OR MUTE) SIGNAL PROCESSING ENGINE FIFO DAC CORE POWER DETECTION I2 + Q2 FILTER LENGTH SETTINGS REG 0x2B[3:0] USER-DEFINED THRESHOLD REG 0x29 AND 0x2A[4:0] 図 48.入力信号電力検出機能と保護機能のブロック図 Rev. 0 － 30/61 － 10930-053 AVE POWER REG 0x2C AND 0x2D[4:0] AVERAGING FILTER AD9142 データシート 送信イネーブル機能 デジタル機能の設定 送信イネーブル(TXEN)機能は、DAC 出力のハードウェア・ス イッチ機能を提供します。この機能は、ピン 6 (TXEN)で CMOS 信号を受け付けます。この信号にハイ・レベルが検出されると、 送信パスがイネーブルされて、DAC はデータを通常通り送信し ます。この信号でロー・レベルが検出されると、DAC 出力に関 係する次の 3 つの動作の内の 1 つが起動されます。 ゲイン、位相、逆 sinc フィルタの各デジタル調整機能は、独立 にイネーブルでき調整できます。データ・パスに加わるこれら ブロックのパイプライン遅延は、イネーブル状態とディスエー ブル状態の間で異なります。動作中に固定 DAC パイプライン遅 延が必要な場合は、これらの機能を初期設定後に常にオンにす るか、オフにしたままにします。 1. デジタル DC 調整機能は常にオンです。デフォルト値は 0、すな わち DC オフセットの追加はありません。このブロックが追加す るパイプライン遅延は DC オフセット値によらず、一定です。 2. 3. DAC 出力がフルスケール・ゲインから 0 へ穏やかに減衰さ れます。減衰ステップ・サイズはレジスタ 0x42[5: 0]に設定 されます。 DAC はスリープ・モードになり、出力電流がターンオフさ れます。このモードでは、DAC の他の部分は動作したまま です。 DAC はパワーダウン・モードになります。このモードでは、 DAC 出力電流がターンオフされるだけではなく DAC の他 の部分もパワーダウンされます。これにより、データ送信 がないとき DAC 消費電力が小さくなりますが、デバイス にパワーアップ時間があるためデータの再送信を開始する には、最初の 2 つのモードより少し長い時間がかかります。 また、入力信号電力検出機能と保護機能の使用と不使用の間に も遅延差があります。したがって、全体遅延を固定するときは、 初期設定の後、この機能をオンまたはオフのままに維持してく ださい。 また TXEN 機能はゲイン・ランプアップ機能も提供します。こ の機能は、TXEN 信号がロー・レベルからハイ・レベルへ変化 したとき DAC 出力を穏やかにターンオンさせます。ランプアッ プ・ゲインのステップは、レジスタ 0x41[5: 0]で設定することが できます。これらすべての動作は SPI への書込みで開始できま すが、TXEN 機能は DAC 出力のターンオン／ターンオフを高速 に行う方法を提供します。SPI 書込みコマンドの応答時間は、SPI ポートの通信時間により左右されます。この機能は、ユーザー が DAC を迅速にターンオフさせるときに便利です。 Rev. 0 － 31/61 － AD9142 データシート 複数デバイスの同期と固定遅延 DAC により、システムにパイプライン遅延の変動が発生します。 遅延変動により、DAC 出力の位相がパワーオンごとに変化する ようになります。このため、異なる DAC デバイスからの出力は、 クロックとデジタル入力が整列していても、完全に整列しませ ん。複数の DAC 出力間のスキューはパワーオンごとに変化しま す。 決定性遅延を必要とするトランスミット・ダイバーシティーま たはデジタル・プリディストーションのようなアプリケーショ ンでは、パイプライン遅延の変動を小さくする必要があります。 このドキュメントで使う決定性遅延とは、 パワーオンごとの DAC のデジタル入力からアナログ出力までの固定時間遅延を意 味します。パワーオンごとに、このグループ内の各 DAC が一定 の同じ遅延を持つ場合、この複数の DAC デバイスは互いに同期 しているとみなします。これらのデバイスが同期していると見 なすためには、次の 3 つの条件がすべてのその同期可能デバイ スで一致する必要があります。 DAC 内部クロックの位相 FIFO レベル 入力データの整列(アライメント) 非常に小さい固有遅延変動 AD9142 の技術革新的なアーキテクチャでは、固有遅延変動が 小さくなっています。AD9142 のワーストケース変動は、DAC クロックで 2 サイクルです。例えば、1.5 GHz サンプル・レート の場合、変動はどのような場合でも 1.4 ns 以下です。このため、 同期エンジンのターンオンなしで、複数の AD9142 デバイスか らの DAC 出力は、DCI と DACCLK の間のタイミングに無関係 に、DAC クロックで 2 サイクル以内に整列することが保証されま す。この精度を実現するためにその他のクロックは不要です。 起動時に、各 DAC デバイス内の FIFO を SPI からリセットする 必要があります。このため、複数送信チャンネルのアプリケー ションでは AD9142 によりシステム・デザインが簡素化されま す。 デザイン内の各 DCI 信号の整列に注意してください。複数デバ イス内の FIFO と内部クロック位相を整列させるため、AD9142 デザインでは DCI が基準として使用されます。実現できる DAC 出力の整列は、各デバイス入力での DCI 整列の程度に依存しま す。次式は、DCI が不整列の場合のワーストケース DAC 出力整 列精度を表します。 tSK (OUT) = tSK (DCI) + 2/fDAC 遅延変動をさらに削減 アプリケーションでさらに高い同期精度が必要な場合(DAC 遅 延変動 < DAC クロックの 2 サイクル)、AD9142 は複数のデバイ スを DAC クロックの 1 サイクル以内で互いに同期化する方法も 提供します。 DAC の遅延変動をさらに削減するときは、同期マシンをターン オンし、システム内で 2 つの外部クロック(フレームと同期)を 発生して、すべての DAC デバイスへ供給する必要があります。 セットアップとホールドのタイミング条件 同期クロック(fSYNC)はシステム内で基準クロックとして機能し、 複数の AD9142 デバイス内のクロック発生回路を同時にリセット します。DAC 内部では、同期クロックを DACCLK でサンプル して、内部クロックを整列させるための基準ポイントを発生す るため、同期クロックと DAC クロックの間にセットアップとホ ールドのタイミング条件があります。 連続フレーム・リセット・モードを使用する場合、すなわち FIFO と同期エンジンを周期的にリセットする場合、同期クロッ クと DAC クロックのタイミング条件を満たす必要があります。 そうしないと、デバイスはロックを失い出力が壊れます。ワン ショット・フレーム・リセット・モードでも、同期ルーチンを 動作させるときこのタイミングを満たすことが推奨されます。 このタイミングを満たさないと、同期整列精度が 1 DAC サイク ルだけ低下します(表 19 参照)。 ワンショット法でデバイスを同期化し、同期ステータスのモニ タを続けるユーザーに対しては、AD9142 は同期モニタリン グ・モードを提供します。この機能では、連続同期およびフレ ーム・クロックを提供し、デバイスを同期化したら、最初の有 効フレーム・パルスが検出された後のクロック・サイクルを無 視します。この方法では、周期的にデバイスを再同期化するこ となく同期ステータスをモニタすることができます。同期モニ タリング・モードを使うときは、レジスタ 0x22[1: 0] (FRAME_ RESET_ MODE)に 11b を設定します。 表 19.同期クロックと DAC クロックのセットアップ・タイムお よびホールド・タイム Falling Edge Sync Timing (default) Max Unit tS (ns) tH (ns) |tS + tH| (ns) 246 −11 235 ps ps ps ここで、 tSK (OUT)は、2 個の AD9142 デバイスの DAC 出力間のワーストケ ース・スキュー。 tSK (DCI)は、2 個の AD9142 デバイスの DCI 入力での 2 個の DCI 間のスキュー。 fDAC は DACCLK 周波数。 DCI の整列が良いほど、2 個の DAC 出力間の全体スキューは小 さくなります。 Rev. 0 － 32/61 － AD9142 データシート 同期の実現 PLL オフでの同期化手順 AD9142 では、同期クロックをサンプルするために、DAC クロ ックの立上がりエッジまたは立下がりエッジを選択することが できます。このため、タイミング条件を満たすことが容易にな ります。同期クロック fSYNC は、1/8 × fDATA または 1/2n 倍である 必要があります。ここで n は整数 (1, 2, 3…)です。同期クロッ ク・レシーバが AC 結合であるため、同期クロックを低速にす るには限界があることに注意してください。信号振幅が表 2 に 示すデータシート仕様を満たすように、適切な値の AC 結合コ ンデンサを選択してください。 1. フレーム・クロックは、複数の AD9142 デバイス内の FIFO をリ セットします。フレームとしては、ワンショットまたは連続クロ ックが可能です。いずれの場合も、フレームのパルス幅は、ワ ード・モードでは 1 DCI サイクルより、バイト・モードでは 2 DCI サイクルより、それぞれ長い必要があります。フレームが 連続クロックの場合は、fFRAME は 1/8 × fDATA または 1/2n である 必要があります。ここで n は整数(1, 2, 3…)です。表 20 に、種々 の条件でのフレーム・クロックの条件を示します。 表 20.フレーム・クロックの速度とパルス幅の条件 Sync Clock Maximum Speed One Shot Continuous N/A1 fDATA/8 1 2. 3. 4. 5. 6. 7. 8. Minimum Pulse Width For both one shot and continuous sync clocks, word mode = one DCI cycle and byte mode = two DCI cycles. N/A＝適用なし。 PLL オンでの同期化手順 同期化手順 アプリケーションの同期精度が 2 DAC クロック・サイクルより 緩い場合は、同期マシンをターンオフさせることが推奨されま す。これは、通常の起動シーケンス以外の追加ステップが不要 なためです。 同期精度が 2 DAC クロック・サイクルより厳しいアプリケーシ ョンでは、PLL オフでの同期化手順または PLL オンでの同期化 手順のセクションに示す手順に従ってシステムをセットアップ し、デバイスを設定することが推奨されます。AD9142 の同期 方式の詳細、およびシステム・スキューとドリフトを補正する ための同期機能の使い方については、DAC 遅延とシステム・ス キューのセクションを参照してください。 同期クロックと PLL 基準クロックは同じクロックを共用し、最 大同期クロック・レートは fDATA/8 であるため、同じ制限が基準 クロックにも適用されます。このため、PLL オンでの同期に対 しては 2×インターポレーションのみがサポートされています。 1. 2. 3. 4. 5. 6. 7. 8. 9. Rev. 0 DAC インターポレーション・モードを設定し、NCO を使 用する場合には、NCO FTW を設定します。 データ・インターフェースセクションに示す手順に従い DAC データ・インターフェースをセットアップし、DLL が ロックしたことを確認します。 FRAME_RESET_MODE で該当するモードを選択します。 a. NCO を使用しない場合は、FIFO のみのモードを選択 します。 b. NCO を使用する場合は、これを同期化する必要があり ます。その後、FIFO と NCO モードを使うことができ ます。 レジスタ 0x22 のビット 2 を連続リセット・モードまたはワ ンショット・リセット・モードに設定します。ワンショッ ト・リセット・モードが推奨されます。 すべての AD9142 デバイスへの DACCLK、DCI、同期クロ ックが動作して安定していることを確認します。 レジスタ 0x21[0]へ 1 を書込んで、同期エンジンをイネーブ ルします。 有効フレーム・パルスをすべての AD9142 デバイスへ送信 します。 レジスタ 0x22[3]をリードバックして、各デバイスがフレー ム・パルスを受信していることを確認します。すべてのリ ードバック値は 1 です。この時点で、デバイスは同期化さ れています。 － 33/61 － クロックの逓倍のセクションに示す手順に従いPLLをセッ トアップして、PLLがロックしたことを確認します。 DACインターポレーション・モードを設定し、NCOを使用 する場合には、NCO FTWを設定します。 データ・インターフェースセクションに示す手順に従い DACデータ・インターフェースをセットアップし、DLLが ロックしたことを確認します。 FRAME_RESET_MODEで該当するモードを選択します。 a. NCOを使用しない場合は、FIFOのみのモードを選択し ます。 b. NCOを使用する場合は、これを同期化する必要があり ます。その後、FIFOとNCOモードを使うことができま す。 レジスタ0x22のビット2を連続リセット・モードまたはワ ンショット・リセット・モードに設定します。ワンショッ ト・リセット・モードが推奨されます。 すべてのAD9142デバイスへのDACCLK、DCI、同期クロッ クが動作していることを確認します。 レジスタ0x21[0]へ1を書込んで、同期エンジンをイネーブ ルします。 有効フレーム・パルスをすべてのAD9142デバイスへ送信し ます。 レジスタ0x22[3]をリードバックして、各デバイスがフレー ム・パルスを受信していることを確認します。すべてのリ ードバック値は1です。この時点で、デバイスは同期化され ています。 AD9142 データシート 割込み要求動作 AD9142 には、ピン 50 とピン 51 (それぞれIRQ2とIRQ1)に割込み 要求出力信号があります。これらの出力信号を使って、重要な デバイス・イベントを外部ホスト・プロセッサに通知すること ができます。割込みがアサートされたら、発生したイベントの 詳細をデバイスへ問い合わせます。IRQ1ピンは、オープン・ド レインのアクティブ・ロー出力です。デバイスの外部でIRQ1ピ ンをハイ・レベルへプルアップしてください。このピンは、オ ープン・ドレイン出力を持つ他のデバイスの割込みピンに接続 して、これらのピンをワイヤード OR 接続することができます。 するイベント・フラグ・ビットに 1 を書込む方法です。2 つ目の 方法は、ハードウェア・リセットまたはソフトウェア・リセッ トを使って INTERRUPT_SOURCE 信号をクリアする方法です。 IRQ2回路は、IRQ1回路と同じ方法で動作します。任意の 1 個ま たは複数のイベント・フラグをイネーブルして、 IRQ1 ピンと IRQ2 ピンをトリガすることができます。イネーブルされたイベ ント・フラグに対して一方または両方のハードウェア割込みピ ンを選択することができます。レジスタ 0x07 とレジスタ 0x08 を 使って、各イベント・フラグを接続するピンを指定します。 IRQ1の場合はレジスタ 0x07 とレジスタ 0x08 に 0 を、IRQ2の場 合はこれらのレジスタに 1 を、それぞれ設定します。 10 個のイベント・フラグでデバイスの内部を表示します。これ らのフラグは、2 個のイベント・フラグ・レジスタ(レジスタ 0x05 とレジスタ 0x06)に配置されています。各イベント・フラ グの動作は、割込みイネーブル・レジスタ(レジスタ 0x03 とレ ジスタ 0x04)で独立に選択されます。フラグ割込みがイネーブル されると、イベント・フラグがラッチされ、外部割込みが発生 します。フラグ割込みがディスエーブルされると、イベント・ フラグはソース信号をモニタしますが、IRQ1ピンとIRQ2ピンは 非アクティブのままになります。 割込みサービス・ルーチン ホストの介入またはモニタリングを必要とするイベント・フラ グのセットを選択すると、割込み要求管理が開始されます。ホ ストのアクションが必要なイベントをイネーブルして、イベン トが発生したときホストに通知されるようにします。IRQxが発 生したときホストの介入が必要なイベントの場合、次のルーチ ンを実行して割込み要求をクリアします。 割込みの動作メカニズム モニタ中のイベント・フラグ・ビットのステータスを読出 します。 割込みイネーブル・ビットをロー・レベルに設定して、ラ ッチされない EVENT_FLAG_SOURCE を直接モニタできる ようにします。 EVENT_FLAG_SOURCE をクリアするために必要とされる 任意のアクションを実行します。多くの場合、特別なアク ションは要求されません。 イベント・フラグを読出して、実行されたアクションによ り EVENT_FLAG_SOURCE がクリアされたことを確認しま す。 イベント・フラグ・ビットに 1 を書込んで割込みをクリア します。 モニタするイベントの割込みイネーブル・ビットをセット します。 図 49 に、割込みに関係する回路とイベント・フラグ信号がIRQx 出力まで到達する方法を示します。INTERRUPT_ENABLE 信号 は、割込みイネーブル・レジスタからの 1 ビットを表します。 EVENT_FLAG_SOURCE 信号は、イベント・フラグ・レジスタか らの 1 ビットを表します。EVENT_FLAG_SOURCE 信号は、PLL 位相検出器からの PLL_LOCK 信号や FIFO コントローラからの FIFO_WARNING_1 信号のような、モニタ可能なデバイス信号の 1 つを表します。 割込みイネーブル・ビットがハイ・レベルに設定されると、対 応するイベント・フラグ・ビットに EVENT_FLAG_ SOURCE 信 号が正に変化した結果が反映されます。すなわち、イベント・ フラグ・ビットが EVENT_FLAG_SOURCE 信号の立上がりエッ ジでラッチされます。この信号が外部 IRQピンもアサートしま す。 割込みイネーブル・ビットがロー・レベルに設定されると、イ ベント・フラグ・ビットに EVENT_FLAG_SOURCE 信号の現在 のステータスが反映され、イベント・フラグは外部 IRQピンに 影響を与えません。 幾つかの EVENT_FLAG_SOURCE 信号はラッチされた信号であ ることに注意してください。これらの信号は、対応するイベン ト・フラグ・ビットに書込みを行うとクリアされます。イベン ト・フラグの詳細については、デバイスの設定レジスタ・マッ プと説明のセクションを参照してください。 イ ベ ン ト ・ フ ラ グ の ラ ッ チ さ れ た バ ー ジ ョ ン (INTERRUPT_ SOURCE 信号)は 2 つの方法でクリアします。推奨方法は、対応 0 1 INTERRUPT_ENABLE EVENT_FLAG_SOURCE EVENT_FLAG OTHER INTERRUPT SOURCES 10930-054 WRITE_1_TO_EVENT_FLAG DEVICE_RESET 図 49.IRQ回路の簡略化した回路図 Rev. 0 IRQ INTERRUPT_ SOURCE － 34/61 － AD9142 データシート 温度センサー AD9142 は、チップ温度を測定するダイオード・ベースの温度セ ンサーを内蔵しています。温度測定値は、レジスタ 0x1D とレジ スタ 0x1E から得られます。チップ温度は次式で計算することが できます。 T DIE TA = TDIE – PD × θJA = 50 – 0.8 × 20.7 = 33.4°C ( DieTemp [ 15 : 0 ] 41, 237 ) 106 ここで、TDIE はチップ温度(°C)です。温度精度は、+85°C～ −40°C の範囲で±7°C (typ)であり、既知温度に対してワン・ポイ ント温度キャリブレーションを行っています。チップ温度対チ ップ温度測定値コードの代表的なプロットを図 50 に示します。 51000 49000 DIE CODE READBACK デバイス消費電力が既知の場合、周囲温度を計算することがで きます。例えば、デバイス消費電力が 800 mW でチップ温度測 定値が 50°C の場合、周囲温度は次のように計算することができ ます。 ここで、 TA は周囲温度(°C)。 θJA は AD9142 のジャンクション―周囲間の熱抵抗(表 8 参照)。 温度センサーを使うときは、レジスタ 0x1C のビット 0 に 1 を設 定して温度センサーをイネーブルする必要があります。さらに、 正確な測定値を得るためには、チップ温度コントロール・レジ スタ(レジスタ 0x1C)に 0x03 を設定する必要があります。 47000 45000 43000 41000 39000 35000 –40 –30 –20 –10 0 10 20 30 40 50 60 70 80 TEMPERATURE (°C) 90 10930-201 37000 図 50.チップ温度対チップ温度測定値コード Rev. 0 － 35/61 － AD9142 データシート DAC入力クロックの設定 AD9142 DAC のサンプル・クロック(DACCLK)は、直接供給す るか、またはクロック逓倍器から供給することができます。ク ロック逓倍器では内蔵の位相ロック・ループ(PLL)を採用してい ます。この PLL には、所望 DACCLK レートの整数分の 1 で動 作する基準クロックを入力します。PLL は基準クロックを所望 の DACCLK 周波数まで逓倍して、これを DAC で必要とされる すべての内部クロックの発生に使うことができます。クロック 逓倍器は、大部分のアプリケーションの性能条件を満たす高品質 のクロックを提供します。この内蔵クロック逓倍器を使うと、 高速 DACCLK の発生と分配の負担がなくなります。 2 つ 目の モ ード では 、 クロ ック 逓 倍回 路 をバ イパ スし て、 DACCLK を直接 DAC コアに供給します。このモードを使うと、 非常に高品質のクロックを直接 DAC コアへ供給することができ ます。 DACCLK 入力と REFCLK 入力の駆動 DACCLK 差動入力と REFCLK 差動入力は同じクロック・レシー バ入力回路を共用します。図 51 に入力の簡略化した回路図を示 します。内蔵クロック・レシーバの差動入力インピーダンスは約 10 kΩ です。このレシーバは、約 1.25 V の同相モード電圧にセ ルフバイアスされます。入力は、クロック・ソースとレシーバ の間を AC 結合した差動 PECL または LVDS ドライバで駆動す ることができます。 1~100nF AD9142 DACCLKP/ REFP/SYNCP 5kΩ DACCLKN/ REFN/SYNCN 1.25V 差動クロック入力の最小入力駆動レベルは、100 mV p-p 差動で す。クロック入力信号が 800 mV p-p 差動～1.6 V p-p 差動のとき、 最適性能が得られます。内蔵クロック逓倍器の使用か DACCLK の直接供給かによらず、デバイスへの入力クロック信号は、最 適な DAC ノイズ性能を得るために小さいジッタと高速なエッ ジ・レートを持つ必要があります。 REFN/SYNCN (PIN 3) 内蔵の PLL クロック逓倍回路は、低い周波数の基準クロックか ら DAC サンプル・レート・クロックを発生します。PLL イネー ブル・ビット(レジスタ 0x12[7])に 1 を設定すると、クロック逓 倍回路は低いレートの REFCLK 入力から DAC サンプリング・ クロックを発生し、DACCLK 入力はフローティングのままにな ります。クロック逓倍器の機能図を図 52 に示します。 クロック逓倍回路は、VCO が周波数 fVCO を出力するように動作 します。この fVCO は、REFCLK 入力信号周波数を N1 × N0 倍し た値になります。N1 はループ・デバイダの分周比で、N0 は VCO デバイダの分周比です。 fDACCLK = fREFCLK × N1 図 51.クロック・レシーバ入力の簡略化した等価回路 REFP/SYNCP (PIN 2) クロックの逓倍 DAC サンプル・クロック周波数 fDACCLK は次の値になります。 10930-055 100Ω このデバイスには、クロック・デューティ・サイクル補正回路 と差動入力レベル補正回路も内蔵されています。これらの回路 をイネーブルすると、場合によって性能を向上させることがで きます。これらの機能のコントロール・ビットは、レジスタ 0x10 とレジスタ 0x11 に配置されています。 fVCO = fREFCLK × (N1 × N0) 5kΩ 1~100nF 低ノイズ・クロックを直接供給すると、DAC 出力で最小のノイ ズ・スペクトル密度が得られます。差動 CLK 入力を DAC サン プリング・クロックのソースとして選択するときは、PLL イネ ーブル・ビット(レジスタ 0x12[7])に 0 を設定します。これによ り内蔵 PLL クロック逓倍器がパワーダウンし、DACCLKP ピン と DACCLKN ピンからの入力を内部 DAC サンプリング・クロ ックのソースとして選択します。REFCLK 入力はフローティン グのままになります。 PHASE FREQUENCY DETECTION VCO の出力周波数は、fVCO が 1.0 GHz～2.1 GHz の最適動作範囲 内になるように選択する必要があります。所望の DACCLK 周波 数が合成でき、かつ VCO 出力周波数が正しい範囲内になるよう に、基準クロック周波数および N1 と N0 の値を選択することが 重要です。 PLL CHARGE PUMP CURRENT REG 0x14[4:0] PLL LOOP BW REG 0x14[7:5] CHARGE PUMP ON-CHIP LOOP FILTER VCO DIVIDER REG 0x15[3:2] DIVIDE BY 2, 4, 8, OR 16 DIVIDE BY 1, 2, OR 4 DACCLKP (PIN 61) DACCLK PLL ENABLE REG 0x12[7] 図 52.PLL クロック逓倍回路 － 36/61 － VCO CONTROL VOLTAGE REG 0x16[3:0] VCO (1GHz~2.1GHz) LOOP DIVIDER REG 0x15[1:0] DACCLKN (PIN 62) Rev. 0 ADC 10930-056 RECOMMENDED EXTERNAL CIRCUITRY クロックの直接供給 AD9142 データシート PLL の設定値 61 PLL 回路では、公称値として 3 つの設定値を設定する必要があ ります。これらのパラメータの推奨設定値を表 21 に示します。 57 表 21.PLL の設定値 45 PLL Loop Bandwidth PLL Charge Pump Current PLL Cross Control Enable 0x14[7: 5] 0x14[4: 0] 0x15[4] 111 00111 0 41 37 33 29 25 21 17 13 VCO チューニング帯域の設定 9 PLL VCO には約 1.0 GHz～2.1 GHz の有効動作範囲があり、64 個の重複する周波数帯域でカバーされています。任意の 所望 VCO 出力周波数に対して、複数の有効 PLL 帯域選択値が存在す る場合があります。代表的なデバイスの周波数帯域を図 53 に示 します。デバイス間変動と動作温度により、実際の帯域周波数 範囲が影響を受けます。このため、個々のデバイスに対して最 適な PLL 帯域選択値を決定することが必要とされます。 VCO 帯域自動選択 このデバイスは、VCO帯域自動選択機能を内蔵しています。 VCO帯域自動選択機能の使用は、VCO周波数帯域を設定するシ ンプルかつ信頼度の高い方法です。PLLをマニュアル・モードで 起動してこの機能をイネーブルた後、レジスタ0x12に値0xC0を 設定し、次に値0x80を設定して、PLLを帯域自動選択モードに します。これらの値が書込まれると、デバイスは自動化された ルーチンを実行して、デバイスに対する最適なVCO帯域設定を 決定します。 デバイスにより選択された設定値は、さらなる調整なしで、 −40°C～+85°Cのデバイス動作温度範囲でPLLのロック状態を維 持することを保証します。初期化時にいずれかの温度限界値を 超えても、PLLはフル温度範囲でロック状態を維持します。 5 1 950 1150 1350 1550 1750 1950 VCO FREQUENCY (MHz) 2150 10930-057 Register Address 49 PLL BAND PLL SPI Control Register Optimal Setting (Binary) 53 図 53.代表的なデバイスの PLL ロック範囲 VCO 帯域のマニュアル選択 このデバイスは、ユーザーが VCO チューニング帯域を選択でき るようにするマニュアル帯域選択モード(レジスタ 0x12[6]の PLL 自動マニュアル・イネーブル= 1)を内蔵しています。マニ ュアル・モードでは、マニュアル VCO 帯域ビット(レジスタ 0x12[5: 0])に書込んだ値で VCO 帯域を直接設定します。 PLL イネーブル・シーケンス 自動モードまたはマニュアル・モードで PLL をイネーブルする ときは、次のシーケンスに従います。 自動モード・シーケンス 1. 2. 3. 4. 5. 6. ループ・デバイダ・レジスタと VCO デバイダ・レジスタ に所望の分周比を設定します。 PLL チャージ・ポンプ電流に 00111b を、最適性能を得るた め PLL ループ帯域幅に 111b を、それぞれ設定します。 レジスタ 0x12[6] = 1b を使って、PLL モードにマニュアル を設定します。 レジスタ 0x12[7] = 1b を使って PLL をイネーブルします。 レジスタ 0x12[6] = 0b を使って、PLL モードに自動を設定し ます。 レジスタ 0x12[7] = 1b を使って PLL をイネーブルします。 マニュアル・モード 1. 2. 3. 4. 5. 6. Rev. 0 － 37/61 － ループ・デバイダ・レジスタと VCO デバイダ・レジスタ に所望の分周比を設定します。 PLL チャージ・ポンプ電流に 00111b を、最適性能を得るた め PLL ループ帯域幅に 111b を、それぞれ設定します。 所望の帯域を選択します。 レジスタ 0x12[6] = 1b を使って、PLL モードにマニュアル を設定します。 レジスタ 0x12[7] = 1b を使って PLL をイネーブルします。 レジスタ 0x12[7] = 1b を使って、再度 PLL をイネーブルし ます。 AD9142 データシート アナログ出力 トランスミット DAC 動作 1.2V I DAC 5kΩ REFIO 25 IOUT1P IOUT1N FSADJ 10kΩ RSET Q DAC Q DAC FS ADJUST REG 0x1A, 0x1B 0 10 kΩ の外付け抵抗 RSET を FSADJ ピンと AVSS の間に接続する 必要があります。この抵抗とリファレンス制御アンプの組み合 わせにより、DAC の正しい内部バイアス電流が設定されます。 フルスケール電流はこの抵抗に反比例するため、RSET の許容誤 差はフルスケール出力振幅に影響を与えます。 フルスケール電流の式を次に示します。ここでは、Q DAC と I DAC に対してそれぞれレジスタ 0x40 とレジスタ 0x44 を使って DAC ゲインを個別に設定します。 Rev. 0 200 400 600 800 1000 図 55.DAC ゲイン・コード対 DAC フルスケール電流 この DAC は、出力インピーダンス 5 kΩ の 1.2 V バンド・ギャッ プ・リファレンス電圧を内蔵しています。このリファレンス電 圧は REFIO ピンに出力されます。内蔵リファレンス電圧を使用 するときは、0.1 µF のコンデンサで REFIO ピンを AVSS へデカ ップリングしてください。内蔵リファレンス電圧は 2 µA 以下の DC 電流を流す外部回路にのみ使用してください。2 µA より大 きいダイナミック負荷またはスタティック負荷の場合、REFIO ピ ンをバッファしてください。必要に応じて、外付けリファレン ス(1.10 V～1.30 V)を REFIO ピンに接続して、内蔵リファレンス 電圧を上書きすることができます。 0 DAC GAIN CODE 図 54. DAC コアの簡略化したブロック図 15 5 IOUT2N IOUT2P 20 10 CURRENT SCALING 10930-058 0.1µF 30 10930-059 I DAC FS ADJUST REG 0x18, 0x19 35 IFS (mA) 図 54 に、トランスミット・パス DAC の簡略化したブロック図 を示します。DAC コアは、電流源アレイ、スイッチ・コア、デ ジタル制御ロジック、フルスケール出力電流制御から構成され ています。DAC のフルスケール出力電流(IOUTFS)は公称 20 mA で す。IOUT1P/IOUT2P ピンと IOUT1N/ IOUT2N ピンの出力電流は 相補であり、2 つの電流の和は常に DAC のフルスケール電流に 一致します。DAC のデジタル入力コードが、負荷へ渡される実 効差動電流を決定します。 VREF (1.2 V)、RSET (10 kΩ)、DAC ゲイン(512)の公称値に対して、 DAC のフルスケール電流は 20.16 mA (typ)になります。DAC フル スケール電流は DAC ゲイン・パラメータを設定して、8.64 mA ～31.68 mA で調整することができます(図 55)。 トランスミット DAC の伝達関数 IOUT1P/IOUT2P ピンと IOUT1N/ IOUT2N ピンの出力電流は相補 であり、2 つの電流の和は常に DAC のフルスケール電流に一致 します。DAC のデジタル入力コードが、負荷へ渡される実効差 動電流を決定します。IOUT1P/IOUT2P は、すべてのビットがハ イ・レベルのとき最大電流を出力します。DAC 出力に対する出 力電流対 DACCODE は次式で表されます。 IOUTN = IOUTFS – IOUTP (1) (2) ここで、DACCODE = 0～2N − 1。 トランスミット DAC の出力構成 AD9142 のノイズと歪みの最適性能は、差動動作構成のときに 得られます。トランスまたは差動アンプの同相モード除去比によ り、DAC 出力の同相モード誤差原因は大幅に減少します。これ らの同相モード誤差原因には、偶数次の歪み項とノイズが含ま れています。再生波形の周波数成分が増えるほど、および／ま たはその振幅が大きくなるほど、歪み性能の改善効果が大きく なります。これは、種々のダイナミックな同相モード歪みメカ ニズム、デジタル信号の混入、ノイズの 1 次的な相殺に起因し ます。 － 38/61 － AD9142 データシート VIP IOUT1P AD9142 IOUT1N + RO IOUT2N VOUTI RO ADL537x IOUT1P 67 RBIP 50Ω 66 IOUT2P VQP + IOUT2P RLI 100Ω RBIN 50Ω IBBN 59 QBBN RBQN 50Ω VIN – IOUT1N IBBP 58 RLQ 100Ω RBQP 50Ω QBBP 10930-062 図 56 に最も基本的な DAC 出力回路を示します。一対の抵抗 RO が、各相補出力電流を差動電圧出力 VOUT へ変換します。DAC の 電流出力は高インピーダンスであるため、DAC 出力の差動駆動 ポイント・インピーダンス ROUT は 2 × RO に等しくなります。出 力電圧波形については図 57 を参照してください。 図 58.AD9142 と ADL537x ファミリー変調器との間の代表的な インターフェース回路 RO VOUTQ VQN – IOUT2N ADL537x ファミリーのベースバンド入力では 500 mV の DC バ イアスが必要です。DAC の各出力の公称ミッドスケール出力電 流は 10 mA (フルスケール電流の 1/2)です。このため、グラウン ドと各 DAC 出力との間に 50 Ω 抵抗を 1 本接続すると、 ADL537x 入力に対する所望の 500 mV DC 同相モード・バイアス が得られます。変調器入力に並列に負荷抵抗を追加すると、信 号レベルが小さくなります。送信信号のピーク to ピーク電圧振 幅は次式で表されます。 10930-060 RO 図 56.トランスミット DAC 出力の基本回路 +VPEAK VCM VN VP 0 ベースバンド・フィルタの構成 10930-061 VOUT 大部分のアプリケーションでは、DAC と変調器の間にベースバ ンド折り返し防止フィルタを接続して、ナイキスト・イメージ と広帯域 DAC ノイズを除去する必要があります。このフィルタ は、DAC 出力の I-V 抵抗と変調器入力の信号レベル設定抵抗の 間に挿入することができます。この構成により、フィルタの入 力インピーダンスと出力インピーダンスが設定されます。 –VPEAK 図 59 に、5 次ローパス・フィルタを示します。同相モード・チ ョークは I-V 抵抗とフィルタの残りの部分との間に接続して、 DAC から発生する同相モード信号を除去し、同相モード信号が 差動信号へ変換される(出力スペクトルに不要スプリアス信号と して現れます)のを防止します。最初のフィルタ・コンデンサを 2 つに分けて、中点をグラウンドに接続すると、同相モード・ ローパス・フィルタが構成されるので、高周波信号の同相モー ド除去比を大きくすることができます。純粋な差動フィルタは、 同相モード信号を通過させることができます。 図 57.出力電圧波形 同相モード信号電圧 VCM は次のように計算されます。 ピーク出力電圧 VPEAK は次のように計算されます。 VPEAK = IFS × RO この回路構成では、シングルエンド・ピーク電圧はピーク差動 出力電圧と同じになります。 AD9142 DAC の IQ 変調器へのインターフェースの詳細について は、アナログ・デバイセズ・ウエブサイトの Circuits from the Lab CN-0205「Interfacing the ADL5375 I/Q Modulator to the AD9122 Dual Channel, 1.2 GSPS High Speed DAC」を参照してください。 変調器へのインターフェース AD9142 は、ADL537x ファミリーの変調器に対して最小部品数 でインターフェースします。推奨インターフェース回路例を図 58 に示します。 AD9142 33nH 33nH 33nH 33nH 3.6pF 50Ω 3pF 6pF 22pF 140Ω ADL537x 3pF 図 59.5 次ローパス・フィルタによる DAC 変調器インターフェース Rev. 0 － 39/61 － 10930-063 22pF 50Ω AD9142 データシート ローカル発信器のリークと不要なサイドバンドの 削減 ジスタ0x38)およびDAC FS調整レジスタ(レジスタ0x18～レジス タ0x1B)を使って、I送信パスとQ送信パスをキャリブレーション してサイドバンドの除去を最適化することができます。 アナログ直交変調器は、IとQのベースバンド入力内のDCオフセ ット電圧と、ローカル発信器(LO)の入力から出力へのフィード スルー・パスのために、LO周波数で不要な信号を発生すること かあります。 LOフィードスルーは、デジタルDCオフセット調 整機能(レジスタ0x3B～レジスタ0x3E)を使って、DAC出力に正 しいDCオフセット電圧を加えることにより相殺させることがで きます。 LO リークとサイドバンド・イメージの削減の詳細については、 アナログ・デバイセズ・ウエブサイトのアプリケーション・ノ ー ト AN-1039 「 Correcting Imperfections in IQ Modulators to Improve RF Signal Fidelity」とアプリケーション・ノート AN-1100 「Wireless Transmitter IQ Balance and Sideband Suppression」を参照 してください。 効果的なサイドバンド除去には、I信号とQ信号のゲイン一致と 位相一致が必要です。I/Q位相調整レジスタ(レジスタ0x37とレ Rev. 0 － 40/61 － AD9142 データシート 起動ルーチンの例 AD9142 の信頼度の高い起動のためには、所定のシーケンスに 従う必要があります。このセクションでは起動ルーチンの例を 示します。 0x14 → 0xE3 /* Configure PLL loop BW and charge pump current */ 0x15 → 0xC2 /* Configure VCO divider and Loop divider */ デバイス設定と起動シーケンス /* Configure PLL */ fDATA = 200 MHz、インターポレーションは 8×。 入力データはベースバンド・データ。 fOUT = 350 MHz。 PLL をイネーブル、fREF = 200 MHz。 ファイン NCO をイネーブル、逆 sinc フィルタをイネーブ ル。 インターフェース遅延設定値 0 で遅延線採用-モードを使 用。 0x12 → 0xC0 /*Enable the PLL */ 0x12 → 0x80 /* Configure Data Interface */ 0x5E → 0x00 /* Delay setting 0 */ 0x5F → 0x08 /* Enable the delay line */ PLL 設定値の導出 /* Configure Interpolation filter */ 次の PLL 設定値をデバイス設定から導出することができます。 0x28 → 0x03 /* 8× interpolation */ fDAC = 200 × 8 = 1600 MHz。 fVCO= fDAC = 1600 MHz (1 GHz < fVCO < 2 GHz)。 VCO デバイダ= fVCO/fDAC = 1。 ループ・デバイダ= fDAC/fREF = 8。 /* Reset FIFO */ 0x25 → 0x01 Read 0x25[1] /* Expect 1b if the FIFO reset is complete */ NCO 設定値の導出 次の NCO 設定値をデバイス設定から導出することができます。 fDAC = 200 × 8 = 1600 MHz。 fCARRIER = fOUT = 350 MHz。 FTW = fCARRIER/fDAC × 232 = 0x38000000。 Read 0x24 /* The readback should be one of the three values: 0x37, 0x40, or 0x41 */ /* Configure NCO */ 起動シーケンス 0x27→ 0x40 /* Enable NCO */ 1. 0x31 → 0x00 2. 3. 4. 5. デバイスをパワーアップします(特別な電源シーケンスは 不要)。 安定な DAC クロックを供給します。 安定な DCI クロックを供給します。 安定入力データを入力します。 H/W リセットを発行します(オプション)。 /* Device configuration register write sequence. Must be written in sequence for every device after reset*/ 0x00 → 0x20 /* Issue software reset */ 0x32 → 0x00 0x33 → 0x00 0x34 → 0x38 0x30 → 0x01 Read 0x30[1] /* Expect 1b if the NCO update is complete */ /* Enable Inverse SINC filter */ 0x27 → 0xC0 0x20 → 0x01 /* Device Startup Configuration */ 0x79 → 0x18 /* Device Startup Configuration */ /* Power up DAC outputs */ 0x80 → 0xAD /* Device Startup Configuration */ 0x01 → 0x00 0xE1 → 0x1A /* Device Startup Configuration */ Rev. 0 － 41/61 － AD9142 データシート デバイスの設定レジスタ・マップと説明 表 22.デバイス設定レジスタ・マップ Reg Name Bits Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 0x00 Common [7: 0] Reserved SPI_LSB_FIRST DEVICE_RESE T 0x01 PD_CONTROL [7: 0] PD_IDAC PD_QDAC PD_DATARCV 0x03 INTERRUPT_ ENABLE0 [7: 0] Reserved ENABLE_ SYNC_LOST ENABLE_ ENABLE_ SYNC_LOCKE SYNC_DONE D 0x04 INTERRUPT_ ENABLE1 [7: 0] 0x05 INTERRUPT_ FLAG0 [7: 0] Reserved 0x06 INTERRUPT_ FLAG1 [7: 0] 0x07 IRQ_SEL0 [7: 0] Reserved 0x08 IRQ_SEL1 [7: 0] 0x10 DACCLK_ RECEIVER_ CTRL [7: 0] DACCLK_ Reserved DUTYCYCLE _ CORRECTIO N DACCLK_ CROSSPOINT_ CTRL_ENABL E 0x11 REFCLK_ [7: 0] DUTYCYCLE Reserved RECEIVER_CTR _ L CORRECTIO N REFCLK_ CROSSPOINT_ CTRL_ENABL E Bit 2 PD_FRAME 0xC0 RW ENABLE_ DACOUT_ MUTED 0x00 RW ENABLE_FIFO ENABLE_FIFO ENABLE_FIF _ _ O_ UNDERFLOW OVERFLOW WARNING 0x00 RW PLL_LOCKED OVER_ THRESHOLD DACOUT_ MUTED 0x00 R FIFO_ UNDERFLOW FIFO_OVERFLOW FIFO_ WARNING 0x00 R SEL_PLL_ LOCKED SEL_OVER_ THRESHOLD SEL_DACOU T_MUTED 0x00 RW SEL_FIFO_ UNDERFLOW SEL_FIFO_ OVERFLOW SEL_FIFO_ WARNING 0x00 RW DACCLK_CROSSPOINT_LEVEL 0xFF RW REFCLK_CROSSPOINT_LEVEL 0xBF RW 0x00 RW 0xE7 RW 0xC9 RW 0x00 R 0x00 R 0xF9 RW 0xE1 RW 0xF9 RW QDAC_FULLSCALE_ADJUST_ 0x01 MSB RW Reserved SYNC_LOCKE SYNC_DONE D SEL_SYNC_ LOCKED SEL_SYNC_ DONE PD_DEVICE ENABLE_PLL_ LOST [7: 0] PLL_ENABLE AUTO_ MANUAL_SEL 0x14 PLL_CTRL2 [7: 0] 0x15 PLL_CTRL3 [7: 0] PLL_LOST SEL_PLL_LOST 0x16 PLL_STATUS0 [7: 0] PLL_LOCK 0x17 PLL_STATUS1 [7: 0] 0x18 IDAC_FS_ADJ0 [7: 0] 0x19 IDAC_FS_ADJ1 [7: 0] PLL_MANUAL_BAND PLL_LOOP_BW DIGLOGIC_DIVIDER PLL_CP_CURRENT Reserved CROSSPOINT_ CTRL_EN 0x1D DIE_TEMP_LSB [7: 0] 0x1E DIE_TEMP_MSB [7: 0] LOOP_DIVIDER VCO_CTRL_VOLTAGE_READBACK PLL_BAND_READBACK IDAC_FULLSCALE_ADJUST_LSB Reserved IDAC_FULLSCALE_ADJUST_ MSB QDAC_FULLSCALE_ADJUST_LSB 0x1B QDAC_FS_ADJ1 [7: 0] [7: 0] Reserved VCO_DIVIDER Reserved Reserved 0x1A QDAC_FS_ADJ0 [7: 0] 0x1C DIE_TEMP_ SENSOR_CTRL PD_DACCLK ENABLE_PLL_ ENABLE_OVE LOCKED R_ THRESHOLD Reserved 0x12 PLL_CTRL0 Reset RW RW Reserved SEL_SYNC_ LOST Bit 0 0x00 Reserved SYNC_LOST Bit 1 Reserved Reserved FS_CURRENT REF_CURRENT DIE_TEMP_ SENSOR_EN 0x02 RW DIE_TEMP_LSB 0x00 R DIE_TEMP_MSB 0x00 R 0x1F CHIP_ID [7: 0] CHIP_ID 0x0A R 0x20 INTERRUPT_ CONFIG [7: 0] INTERRUPT_CONFIGURATION 0x00 RW 0x21 SYNC_CTRL [7: 0] 0x00 RW 0x22 FRAME_RST_ CTRL [7: 0] FRAME_RESET_MODE 0x12 RW 0x23 FIFO_LEVEL_ CONFIG [7: 0] Reserved INTEGRAL_FIFO_LEVEL_REQUEST Reserved FRACTIONAL_FIFO_LEVEL_REQUEST 0x40 RW 0x24 FIFO_LEVEL_ READBACK [7: 0] Reserved INTEGRAL_FIFO_LEVEL_READBACK Reserved FRACTIONAL_FIFO_LEVEL_READBACK 0x00 R 0x25 FIFO_CTRL [7: 0] FIFO_SPI_ RESET_ REQUEST 0x00 RW 0x26 DATA_ FORMAT_SEL [7: 0] DATA_ FORMAT DATA_PAIRIN DATA_BUS_ G INVERT DATA_BUS_ WIDTH 0x00 RW 0x27 DATAPATH_ CTRL [7: 0] INVSINC_ ENABLE NCO_ENABLE IQ_GAIN_ADJ _ DCOFFSET_ ENABLE SEND_IDATA 0x00 _TO_QDAC RW Rev. 0 Reserved Reserved SYNC_CLK_ EDGE_SEL FRAME_ RESET_ACK EN_CON_ FRAME_RESE T Reserved FIFO_SPI_ RESET_ACK Reserved IQ_PHASE_ ADJ_ENABLE － 42/61 － Reserved FS4_ NCO_SIDEMODULATION BAND_SEL _ENABLE SYNC_ ENABLE AD9142 データシート 0x28 INTERPOLATIO N_CTRL [7: 0] Reserved 0x29 OVER_ THRESHOLD_ CTRL0 [7: 0] 0x2A OVER_ THRESHOLD_ CTRL1 [7: 0] 0x2B OVER_ THRESHOLD_ CTRL2 [7: 0] ENABLE_ IQ_DATA_ PROTECTION SWAP INTERPOLATION_MODE THRESHOLD_LEVEL_REQUEST_LSB Reserved THRESHOLD_LEVEL_REQUEST_MSB Reserved 0x2C INPUT_POWER_ [7: 0] READBACK_LS B SAMPLE_WINDOW_LENGTH INPUT_POWER_READBACK_LSB 0x2D INPUT_POWER_ [7: 0] READBACK_M SB Reserved INPUT_POWER_READBACK_MSB NCO_FRAME_ SPI_NCO_ UPDATE_ACK PHASE_RST_ ACK SPI_NCO_ PHASE_ RST_REQ Reserved RW 0x00 RW 0x00 RW 0x00 RW 0x00 R 0x00 R 0x00 RW 0x30 NCO_CTRL [7: 0] Reserved 0x31 NCO_FREQ_ TUNING_ WORD0 [7: 0] NCO_FTW0 0x00 RW 0x32 NCO_FREQ_ TUNING_ WORD1 [7: 0] NCO_FTW1 0x00 RW 0x33 NCO_FREQ_ TUNING_ WORD2 [7: 0] NCO_FTW2 0x00 RW 0x34 NCO_FREQ_ TUNING_ WORD3 [7: 0] NCO_FTW3 0x10 RW 0x35 NCO_PHASE_ OFFSET0 [7: 0] NCO_PHASE_OFFSET_LSB 0x00 RW 0x36 NCO_PHASE_ OFFSET1 [7: 0] NCO_PHASE_OFFSET_MSB 0x00 RW 0x37 IQ_PHASE_ ADJ0 [7: 0] IQ_PHASE_ADJ_LSB 0x00 RW 0x38 IQ_PHASE_ ADJ1 [7: 0] 0x3B IDAC_DC_ OFFSET0 [7: 0] IDAC_DC_OFFSET_LSB 0x00 RW 0x3C IDAC_DC_ OFFSET1 [7: 0] IDAC_DC_OFFSET_MSB 0x00 RW 0x3D QDAC_DC_ OFFSET0 [7: 0] QDAC_DC_OFFSET_LSB 0x00 RW 0x3E QDAC_DC_ OFFSET1 [7: 0] QDAC_DC_OFFSET_MSB 0x00 RW Reserved NCO_SPI_ NCO_SPI_ UPDATE_ACK UPDATE_RE Q 0x00 IQ_PHASE_ADJ_MSB 0x000 RW 0x3F IDAC_GAIN_AD [7: 0] J Reserved IDAC_GAIN_ADJ 0x20 RW 0x40 QDAC_GAIN_ ADJ [7: 0] Reserved QDAC_GAIN_ADJ 0x20 RW 0x41 GAIN_STEP_ CTRL0 [7: 0] Reserved RAMP_UP_STEP 0x01 RW 0x42 GAIN_STEP_ CTRL1 [7: 0] DAC_OUTPU T_ STATUS RAMP_DOWN_STEP 0x01 RW 0x43 TX_ENABLE_ CTRL [7: 0] 0x07 RW 0x44 DAC_OUTPUT_ CTRL [7: 0] DAC_OUTPU T_ CTRL_EN FIFO_ERROR 0x8F _ SHUTDOWN_ EN RW 0xFF RW 0x07 RW DEVICE_CONFIGURATION0 0x00 RW DAC_OUTPUT _ ON Reserved TXENABLE_ TXENABLE_ GAINSTEP_EN SLEEP_EN Reserved 0x5E DATA_RX_CTRL0 [7: 0] FIFO_WARNING OVER_SHUTDOWN_E THRESHOLD_ N SHUTDOWN_ EN Reserved DLY_TAP_LSB 0x5F DATA_RX_CTR L1 [7: 0] 0x79 DEVICE_ CONFIG0 [7: 0] 0x7F Version [7: 0] Version 0x05 R 0x80 DEVICE_ CONFIG1 [7: 0] DEVICE_CONFIGURATION1 0x00 RW 0xE1 DEVICE_ [7: 0] DEVICE_CONFIGURATION2 0x00 RW Rev. 0 Reserved DLYLINE_EN － 43/61 － DLY_TAP_MSB TXENABLE_ POWER_ DOWN_EN AD9142 データシート CONFIG2 SPI 設定レジスタ アドレス: 0x00、リセット: 0x00、名前: Common 表 23.Common のビット説明 Bits Bit Name 6 SPI_LSB_FIRST Settings 0 1 5 DEVICE_RESET Description Reset Access Serial port communication, MSB-first or LSB-first selection. MSB first. LSB first. 0x0 RW The device resets when 1 is written to this bit. DEVICE_RESET is a self clear bit. After the reset, the bit returns to 0 automatically. The readback is always 0. 0x0 RW パワーダウン・コントロール・レジスタ アドレス: 0x01、リセット: 0xC0、名前: PD_CONTROL 表 24. PD_CONTROL のビット説明 Bits Bit Name Description Reset Access 7 PD_IDAC Settings The IDAC is powered down when PD_IDAC is set to 1. This bit powers down only the analog portion of the IDAC. The IDAC digital data path is not affected. 0x1 RW 6 PD_QDAC The QDAC is powered down when PD_QDAC is set to 1. This bit powers down only the analog portion of the QDAC. The QDAC digital data path is not affected. 0x1 RW 5 PD_DATARCV The data interface circuitry is powered down when PD_DATARCV is set to 1. This bit powers down the data interface and the write side of the FIFO. 0x0 RW 2 PD_DEVICE The bandgap circuitry is powered down when set to 1. This bit powers down the entire chip. 0x0 RW 1 PD_DACCLK The DAC clocking powers down when PD_DEVICE is set to 1. This bit powers down the DAC clocking path and, thus, the majority of the digital functions. 0x0 RW 0 PD_FRAME The frame receiver powers down when PD_FRAME is set to 1. The frame signal is internally pulled low. Set to 1 when frame is not used. 0x0 RW Description Enable interrupt for sync lost. Reset 0x0 Access RW 割込みイネーブル 0 レジスタ アドレス: 0x03、リセット: 0x00、名前: INTERRUPT_ENABLE0 表 25.INTERRUPT_ENABLE0 のビット説明 Bits 6 Bit Name ENABLE_SYNC_LOST Settings 5 ENABLE_SYNC_LOCKED Enable interrupt for sync lock. 0x0 RW 4 ENABLE_SYNC_DONE Enable interrupt for sync done. 0x0 RW 3 ENABLE_PLL_LOST Enable interrupt for PLL lost. 0x0 RW 2 ENABLE_PLL_LOCKED Enable interrupt for PLL locked. 0x0 RW 1 ENABLE_OVER_THRESHOLD Enable interrupt for overthreshold. 0x0 RW 0 ENABLE_DACOUT_MUTED Enable interrupt for DACOUT muted. 0x0 RW 割込みイネーブル 1 レジスタ アドレス: 0x04、リセット: 0x00、名前: INTERRUPT_ENABLE1 表 26.INTERRUPT_ENABLE1 のビット説明 Bits Bit Name Description Reset Access 2 ENABLE_FIFO_UNDERFLO W Enable interrupt for FIFO underflow. 0x0 RW 1 ENABLE_FIFO_OVERFLOW Enable interrupt for FIFO overflow. 0x0 RW 0 ENABLE_FIFO_WARNING Enable interrupt for FIFO warning. 0x0 RW Rev. 0 Settings － 44/61 － AD9142 データシート 割込みフラグ 0 レジスタ アドレス: 0x05、リセット: 0x00、名前: INTERRUPT_FLAG0 表 27.INTERRUPT_FLAG0 のビット説明 Bits 6 Bit Name SYNC_LOST 5 4 Settings Description SYNC_LOST is set to 1 when sync is lost. Reset 0x0 Access R SYNC_LOCKED SYNC_LOCKED is set to 1 when sync is locked. 0x0 R SYNC_DONE SYNC_DONE is set to 1 when sync is done. 0x0 R 3 PLL_LOST PLL_LOST is set to 1 when PLL loses lock. 0x0 R 2 PLL_LOCKED PLL_LOCKED is set to 1 when PLL is locked. 0x0 R 1 OVER_THRESHOLD OVER_THRESHOLD is set to 1 when input power is overthreshold. 0x0 R 0 DACOUT_MUTED DACOUT_MUTED is set to 1 when the DAC output is muted (midscale dc). 0x0 R 割込みフラグ 1 レジスタ アドレス: 0x06、リセット: 0x00、名前: INTERRUPT_FLAG1 表 28.INTERRUPT_FLAG1 のビット説明 Bits Bit Name Description Reset Access 2 FIFO_UNDERFLOW Settings FIFO_UNDERFLOW is set to 1 when the FIFO read pointer catches the FIFO write pointer. 0x0 R 1 FIFO_OVERFLOW FIFO_OVERFLOW is set to 1 when the FIFO write pointer catches the FIFO read pointer. 0x0 R 0 FIFO_WARNING FIFO_WARNING is set to 1 when the FIFO is one slot from empty (≤1) or full (≥6). 0x0 R 割込みセレクト 0 レジスタ アドレス: 0x07、リセット: 0x00、名前: IRQ_SEL0 表 29.IRQ_SEL0 のビット説明 Bits Bit Name 6 SEL_SYNC_LOST 5 SEL_SYNC_LOCKED 4 SEL_SYNC_DONE 3 SEL_PLL_LOST 2 SEL_PLL_LOCKED 1 SEL_OVER_THRESHOLD 0 SEL_DACOUT_MUTED Rev. 0 Settings Description Reset Access 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 0x0 RW 1 Selects the IRQ2 pin. － 45/61 － AD9142 データシート 割込みセレクト 1 レジスタ アドレス: 0x08、リセット: 0x00、名前: IRQ_SEL1 表 30.IRQ_SEL1 のビット説明 Bits 2 Bit Name SEL_FIFO_UNDERFLOW 1 SEL_FIFO_OVERFLOW 0 SEL_FIFO_WARNING Settings 0 Description Selects the IRQ1 pin. 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 1 Selects the IRQ2 pin. 0 Selects the IRQ1 pin. 1 Selects the IRQ2 pin. Reset 0x0 Access RW 0x0 RW 0x0 RW DAC クロック・レシーバ・コントロール・レジスタ アドレス: 0x10、リセット: 0xFF、名前: DACCLK_RECEIVER_CTRL 表 31.DACCLK_RECEIVER_CTRL のビット説明 Bits Bit Name Description Reset Access 7 DACCLK_DUTYCYCLE_CORRECTION Settings Enables duty cycle correction at the DACCLK input. For best performance, the default and recommended status is turned on. 0x1 RW 5 DACCLK_CROSSPOINT_CTRL_ENABLE Enables crosspoint control at the DACCLK input. For best performance, the default and recommended status is turned on. 0x1 RW [4: 0] DACCLK_CROSSPOINT_LEVEL A twos complement value. For best performance, it is recommended to set DACCLK_CROSSPOINT_LEVEL to the default value. Highest crosspoint. Lowest crosspoint. 0x1F RW 01111 11111 基準クロック・レシーバ・コントロール・レジスタ アドレス: 0x11、リセット: 0xBF、名前: REFCLK_RECEIVER_CTRL 表 32.REFCLK_RECEIVER_CTRL のビット説明 Bits Bit Name Description Reset Access 7 DUTYCYCLE_CORRECTION Settings Enables duty cycle correction at the REFCLK input. For best performance, the default and recommended status is turned off. 0x0 RW 5 REFCLK_CROSSPOINT_CTRL_ENABLE Enables crosspoint control at the REFCLK input. For best performance, the default and recommended status is turned off. 0x0 RW [4: 0] REFCLK_CROSSPOINT_LEVEL A twos complement value. For best performance, it is recommended to set REFCLK_CROSSPOINT_LEVEL to the default value. Highest crosspoint. Lowest crosspoint. 0x1F RW 01111 11111 Rev. 0 － 46/61 － AD9142 データシート PLL コントロール・レジスタ アドレス: 0x12、リセット: 0x00、名前: PLL_CTRL0 表 33.PLL_CTRL0 のビット説明 Bits 7 Bit Name PLL_ENABLE 6 AUTO_MANUAL_SEL Settings Description Enables PLL clock multiplier. Reset 0x0 Access RW PLL band selection mode. Automatic mode. Manual mode. 0x0 RW PLL band setting in manual mode. 64 bands in total, covering a 1 GHz to 2.1 GHz VCO range. Lowest band (1 GHz). Highest band (2.1 GHz). 0x00 RW Reset 0x7 Access RW 0x00 0x1F Description Selects the PLL loop filter bandwidth. The default and recommended setting is 111 for optimal PLL performance. Lowest setting. Highest setting. 0x07 RW 0x00 0x1F Sets nominal PLL charge pump current. The default and recommended setting is 00111 for optimal PLL performance. Lowest setting. Highest setting. Description Reset Access REFCLK to PLL digital clock divide ratio. The PLL digital clock drives the internal PLL logics. The divide ratio must be set to ensure that the PLL digital clock is below 75 MHz. fREFCLK/fDIG = 2. fREFCLK/fDIG = 4. fREFCLK/fDIG = 8. fREFCLK/fDIG = 16. 0x3 RW 0 1 [5: 0] PLL_MANUAL_BAND 000000 111111 PLL コントロール・レジスタ アドレス: 0x14、リセット: 0xE7、名前: PLL_CTRL2 表 34.PLL_CTRL2 のビット説明 Bits [7: 5] [4: 0] Bit Name PLL_LOOP_BW Settings PLL_CP_CURRENT PLL コントロール・レジスタ アドレス: 0x15、リセット: 0xC9、名前: PLL_CTRL3 表 35.PLL_CTRL3 のビット説明 Bits Bit Name [7: 6] DIGLOGIC_DIVIDER Settings 00 01 10 11 4 CROSSPOINT_CTRL_E N Enable loop divider crosspoint control. The default and recommended setting is turned off (0) for optimal PLL performance. 0x0 RW [3: 2] VCO_DIVIDER 0x2 RW 00 01 10 11 PLL VCO divider. This divider determines the ratio of the VCO frequency to the DACCLK frequency. fVCO/fDACCLK = 1. fVCO/fDACCLK = 2. fVCO/fDACCLK = 4. fVCO/fDACCLK = 4. 0x1 RW 00 01 10 11 PLL loop divider. This divider determines the ratio of the DACCLK frequency to the REFCLK frequency. fDACCLK/fREFCLK = 2. fDACCLK/fREFCLK = 4. fDACCLK/fREFCLK = 8. fDACCLK/fREFCLK = 16. [1: 0] Rev. 0 LOOP_DIVIDER － 47/61 － AD9142 データシート PLL ステータス・レジスタ アドレス: 0x16、リセット: 0x00、名前: PLL_STATUS0 表 36.PLL_STATUS0 のビット説明 Bits 7 Bit Name PLL_LOCK [3: 0] VCO_CTRL_VOLTAGE_READBACK Settings Description PLL clock multiplier output is stable. Reset 0x0 Access R VCO control voltage readback. A binary value. The highest VCO control voltage. The mid value when a proper VCO band is selected. When the PLL is locked, selecting a higher VCO band decreases this value and selecting a lower VCO band increases this value. The lowest VCO control voltage. 0x0 R Description Reset Access Indicates the VCO band currently selected. 0x00 R Description Reset Access See Register 0x19. 0xF9 RW Description IDAC full-scale adjust, Bits[9: 0] sets the full-scale current of the IDAC. The full-scale current can be adjusted from 8.64 mA to 31.68 mA. The default value (0x1F9) sets the full-scale current to 20 mA. Reset 0x1 Access RW Description Reset Access See Register 0x1B. 0xF9 RW 1111 0111 0000 PLL ステータス・レジスタ アドレス: 0x17、リセット: 0x00、名前: PLL_STATUS1 表 37.PLL_STATUS1 のビット説明 Bits Bit Name [5: 0] PLL_BAND_READBACK Settings IDAC FS 調整 LSB レジスタ アドレス: 0x18、リセット: 0xF9、名前: IDAC_FS_ADJ0 表 38.IDAC_FS_ADJ0 のビット説明 Bits Bit Name [7: 0] IDAC_FULLSCALE_ADJUST_LSB Settings IDAC FS 調整 MSB レジスタ アドレス: 0x19、リセット: 0xE1、名前: IDAC_FS_ADJ1 表 39.IDAC_FS_ADJ1 のビット説明 Bits [1: 0] Bit Name IDAC_FULLSCALE_ADJUST_MSB Settings QDAC FS 調整 LSB レジスタ アドレス: 0x1A、リセット: 0xF9、名前: QDAC_FS_ADJ0 表 40.QDAC_FS_ADJ0 のビット説明 Bits Bit Name [7: 0] QDAC_FULLSCALE_ADJUST_LSB Rev. 0 Settings － 48/61 － AD9142 データシート QDAC FS 調整 MSB レジスタ アドレス: 0x1B、リセット: 0x01、名前: QDAC_FS_ADJ1 表 41.QDAC_FS_ADJ1 のビット説明 Bits [1: 0] Bit Name QDAC_FULLSCALE_ADJUST_MSB Settings Description QDAC full-scale adjust, Bits[9: 0] sets the full-scale current of the QDAC. The fullscale current can be adjusted from 8.64 mA to 31.68 mA. The default value (0x1F9) sets the full-scale current to 20 mA. Reset 0x1 Access RW Description Reset Access Temperature sensor ADC full-scale current. Using the default setting is recommended. 50 μA. 62.5 μA. 0x0 RW 0x1 RW 0x0 RW Description Reset Access See Register 0x1E. 0x00 R チップ温度センサー・コントロール・レジスタ アドレス: 0x1C、リセット: 0x02、名前: DIE_TEMP_SENSOR_CTRL 表 42.DIE_TEMP_SENSOR_CTRL のビット説明 Bits Bit Name [6: 4] FS_CURRENT Settings 000 001 … 110 111 [3: 1] REF_CURRENT 000 001 … 110 111 0 DIE_TEMP_SENSOR_EN 125 μA. 137.5 μA. Temperature sensor ADC reference current. Using the default setting is recommended. 12.5 μA. 19 μA. 50 μA. 56.5 μA. Enable the on-chip temperature sensor. チップ温度 LSB レジスタ アドレス: 0x1D、リセット: 0x00、名前: DIE_TEMP_LSB 表 43.DIE_TEMP_LSB のビット説明 Bits Bit Name [7: 0] DIE_TEMP_LSB Settings チップ温度 MSB レジスタ アドレス: 0x1E、リセット: 0x00、名前: DIE_TEMP_MSB 表 44.DIE_TEMP_MSB のビット説明 Bits Bit Name [7: 0] DIE_TEMP_MSB Settings Description Reset Access Die temperature, Bits[15: 0] indicate the approximate die temperature. For more information, see the Temperature Sensor section. 0x00 R チップ ID レジスタ アドレス: 0x1F、リセット: 0x0A、名前: CHIP_ID 表 45.CHIP_ID のビット説明 Bits Bit Name [7: 0] CHIP_ID Rev. 0 Settings Description Reset Access The AD9142 chip ID is 0x0A. 0x0A R － 49/61 － AD9142 データシート 割込み設定レジスタ アドレス: 0x20、リセット: 0x00、名前: INTERRUPT_CONFIG 表 46.INTERRUPT_CONFIG のビット説明 Bits [7: 0] Bit Name INTERRUPT_CONFIGURATION Settings 0x00 0x01 Description Test mode. Reset 0x00 Access RW Recommended mode (described in Interrupt Request Operation section). 同期コントロール・レジスタ アドレス: 0x21、リセット: 0x00、名前: SYNC_CTRL 表 47.SYNC_CTRL のビット説明 Bits 1 Bit Name SYNC_CLK_EDGE_SEL Settings 0 1 0 SYNC_ENABLE Description Selects the sampling edge of the DACCLK on the SYNC CLK. SYNC CLK is sampled by rising edges of DACCLK. SYNC CLK is sampled by falling edges of DACCLK. Reset 0x0 Access RW Enables multichip synchronization. 0x0 RW Description Reset Access Frame reset acknowledge. This bit is set to 1 when a valid frame pulse is received. 0x0 R Reset mode selection. Responds to only the first valid frame pulse and resets the FIFO and/or NCO one time only. This is the default and recommended mode. Responds to every valid frame pulse and resets the FIFO and/or NCO accordingly. 0x0 RW These bits determine what is to be reset when the device receives a valid frame signal. FIFO only. NCO only. FIFO and NCO. None. 0x2 RW フレーム・リセット・コントロール・レジスタ アドレス: 0x22、リセット: 0x12、名前: FRAME_RST_CTRL 表 48.FRAME_RST_CTRL のビット説明 Bits Bit Name 3 FRAME_RESET_ACK 2 EN_CON_FRAME_RESET Settings 0 1 [1: 0] FRAME_RESET_MODE 00 01 10 11 Rev. 0 － 50/61 － AD9142 データシート FIFO レベル設定レジスタ アドレス: 0x23、リセット: 0x40、名前: FIFO_LEVEL_CONFIG 表 49.FIFO_LEVEL_CONFIG のビット説明 Bits [6: 4] Bit Name INTEGRAL_FIFO_LEVEL_REQUEST Settings 000 001 … 111 [2: 0] FRACTIONAL_FIFO_LEVEL_REQUEST Description Sets the integral FIFO level. This is the difference between the read pointer and the write pointer values in the unit of input data rate (fDATA). The default and recommended FIFO level is integral level = 4 and fractional level = 0. See the FIFO Operation section for details. 0. 1. Reset 0x4 Access RW 0x0 RW Description The integral FIFO level read back. The difference between the overall FIFO level request and readback should be within two DACCLK cycles. See the FIFO Operation section for details. Reset 0x0 Access R The fractional FIFO level read back. This value should be used in combination with the readback in Bit[6: 4]. 0x0 R 7. 000 Sets the fractional FIFO level. This is the difference between the read pointer and the write pointer values in the unit of DACCLK rate (FDAC). The maximum allowed setting value = interpolation rate − 1. See the FIFO Operation section for details. 0. 001 1. … Max allowed setting. 001 in 2×. 003 in 4×. 007 in 8×. FIFO レベル・リードバック・レジスタ アドレス: 0x24、リセット: 0x00、名前: FIFO_LEVEL_READBACK 表 50.FIFO_LEVEL_READBACK のビット説明 Bits [6: 4] Bit Name INTEGRAL_FIFO_LEVEL_READBACK [2: 0] FRACTIONAL_FIFO_LEVEL_READBACK Settings FIFO コントロール・レジスタ アドレス: 0x25、リセット: 0x00、名前: FIFO_CTRL 表 51.FIFO_CTRL のビット説明 Bits Bit Name Description Reset Access 1 FIFO_SPI_RESET_ACK Acknowledge a serial port initialized FIFO reset. 0x0 R 0 FIFO_SPI_RESET_REQUEST Initialize a FIFO reset via the serial port. 0x0 RW Rev. 0 Settings － 51/61 － AD9142 データシート データ・フォーマット選択レジスタ アドレス: 0x26、リセット: 0x00、名前: DATA_FORMAT_SEL 表 52.DATA_FORMAT_SEL のビット説明 Bits 7 6 5 0 Bit Name DATA_FORMAT Settings Reset 0x0 Access RW 0 1 Description Select binary or twos complement data format. Input data in twos complement format. Input data in binary format. Indicate I/Q data pairing on data input. I samples are paired with the next Q samples. I samples are paired with the prior Q samples. 0x0 RW 0 1 0x0 RW 0 1 Swap the bit order of the data input port. MSBs become the LSBs: D[15: 0] changes to D[0: 15]. The order of the data bits corresponds to the pin descriptions in Table 9. The order of the data bits is inverted. 0x0 RW 0 1 Data interface mode. See the LVDS Input Data Ports section for information about the operation of the different interface modes. Word mode; 16-bit interface bus width. Byte mode; 8-bit interface bus width. DATA_PAIRING DATA_BUS_INVERT DATA_BUS_WIDTH データパス・コントロール・レジスタ アドレス: 0x27、リセット: 0x00、名前: DATAPATH_CTRL 表 53.DATAPATH_CTRL のビット説明 Bits Bit Name Description Reset Access 7 INVSINC_ENABLE Settings Enable the inverse sinc filter. 0x0 RW 6 NCO_ENABLE Enable the NCO. 0x0 RW 5 IQ_GAIN_ADJ_DCOFFSET_ENABLE Enable digital IQ gain adjustment and dc offset. 0x0 RW 4 IQ_PHASE_ADJ_ENABLE Enable digital IQ phase adjustment. 0x0 RW 2 FS4_MODULATION_ENABLE Enable fS/4 modulation function. 0x0 RW 1 NCO_SIDEBAND_SEL Selects the single-side NCO modulation image. The NCO outputs the high-side image. The NCO outputs the low-side image. 0x0 RW Send the IDATA to the QDAC. When enabled, I data is sent to both the IDAC and the QDAC. The Q data path still runs, and the Q data is ignored. 0x0 RW Description Reset Access Interpolation rate and mode selection. 2× Mode 1; use HB1 filter. 4× mode; use HB1 and HB2 filters. 8× mode; use all three filters (HB1, HB2, and HB3). 0x0 RW 0 1 0 SEND_IDATA_TO_QDAC インターポレーション・コントロール・レジスタ アドレス: 0x28、リセット: 0x00、名前: INTERPOLATION_CTRL 表 54.INTERPOLATION_CTRL のビット説明 Bits Bit Name [1: 0] INTERPOLATION_MODE Settings 00 10 11 Rev. 0 － 52/61 － AD9142 データシート オーバー・スレッショールド CTRL0 レジスタ アドレス: 0x29、リセット: 0x00、名前: OVER_THRESHOLD_CTRL0 表 55. OVER_THRESHOLD_CTRL0 のビット説明 Bits Bit Name [7: 0] THRESHOLD_LEVEL_REQUEST_LS B Settings Description Reset Access See Register 0x2A. 0x0 RW Reset Access 0x00 RW オーバー・スレッショールド CTRL1 レジスタ アドレス: 0x2A、リセット: 0x00、名前: OVER_THRESHOLD_CTRL1 表 56.OVER_THRESHOLD_CTRL1 のビット説明 Bits [4: 0] Bit Name THRESHOLD_LEVEL_REQUEST_MS B Settings Description Minimum average input power (I2 + Q2) to trigger the input power protection function. オーバー・スレッショールド CTRL2 レジスタ アドレス: 0x2B、リセット: 0x00、名前: OVER_THRESHOLD_CTRL2 表 57.OVER_THRESHOLD_CTRL2 のビット説明 Bits Bit Name Description Reset Access 7 ENABLE_PROTECTION Settings Enable input power protection. 0x0 RW 6 IQ_DATA_SWAP Swap I and Q data in average power calculation. 0x0 RW [3: 0] SAMPLE_WINDOW_LENGTH Number of data input samples for power averaging. 512 IQ data sample pairs. 1024 IQ data sample pairs. 0x0 RW Description Reset Access See Register 0x2D. 0x0 R Description Reset Access Input signal average power readback. 0x00 R 0000 0001 … 1010 1011 to 1111 219 IQ data sample pairs. invalid. 入力電力リードバック LSB レジスタ アドレス: 0x2C、リセット: 0x00、名前: INPUT_POWER_READBACK_LSB 表 58.INPUT_POWER_READBACK_LSB のビット説明 Bits Bit Name [7: 0] INPUT_POWER_READBACK_LSB Settings 入力電力リードバック MSB レジスタ アドレス: 0x2D、リセット: 0x00、名前: INPUT_POWER_READBACK_MSB 表 59.INPUT_POWER_READBACK_MSB のビット説明 Bits Bit Name [4: 0] INPUT_POWER_READBACK_MSB Rev. 0 Settings － 53/61 － AD9142 データシート NCO コントロール・レジスタ アドレス: 0x30、リセット: 0x00、名前: NCO_CTRL 表 60.NCO_CTRL のビット説明 Bits 6 Bit Name NCO_FRAME_UPDATE_ACK 5 4 Settings Description Frequency tuning word update request from frame. Reset 0x0 Access R SPI_NCO_PHASE_RST_ACK NCO phase SPI reset acknowledge. 0x0 R SPI_NCO_PHASE_RST_REQ NCO phase SPI reset request. 0x0 RW 1 NCO_SPI_UPDATE_ACK Frequency tuning word update acknowledge. 0x0 R 0 NCO_SPI_UPDATE_REQ Frequency tuning word update request from SPI. 0x0 RW Description Reset Access See Register 0x34. 0x00 RW Reset 0x00 Access RW Description Reset Access See Register 0x34. 0x00 RW Description Reset Access FTW[31: 0] is the 32-bit frequency tuning word that determines the frequency of the complex carrier generated by the on-chip NCO. The frequency is not updated when the FTW registers are written. The values are only updated when a serial port update or frame update is initialized in Register 0x30. It is in twos complement format. 0x10 RW Description Reset Access See Register 0x36. 0x00 RW NCO_FREQ_TUNING_WORD0 レジスタ アドレス: 0x31、リセット: 0x00、名前: NCO_FREQ_TUNING_WORD0 表 61.NCO_FREQ_TUNING_WORD0 のビット説明 Bits Bit Name [7: 0] NCO_FTW0 Settings NCO_FREQ_TUNING_WORD1 レジスタ アドレス: 0x32、リセット: 0x00、名前: NCO_FREQ_TUNING_WORD1 表 62.NCO_FREQ_TUNING_WORD1 のビット説明 Bits [7: 0] Bit Name NCO_FTW1 Settings Description See Register 0x34. NCO_FREQ_TUNING_WORD2 レジスタ アドレス: 0x33、リセット: 0x00、名前: NCO_FREQ_TUNING_WORD2 表 63.NCO_FREQ_TUNING_WORD2 のビット説明 Bits Bit Name [7: 0] NCO_FTW2 Settings NCO_FREQ_TUNING_WORD3 レジスタ アドレス: 0x34、リセット: 0x10、名前: NCO_FREQ_TUNING_WORD3 表 64.NCO_FREQ_TUNING_WORD3 のビット説明 Bits Bit Name [7: 0] NCO_FTW3 Settings NCO_PHASE_OFFSET0 レジスタ アドレス: 0x35、リセット: 0x00、名前: NCO_PHASE_OFFSET0 表 65.NCO_PHASE_OFFSET0 のビット説明 Bits Bit Name [7: 0] NCO_PHASE_OFFSET_LSB Rev. 0 Settings － 54/61 － AD9142 データシート NCO_PHASE_OFFSET1 レジスタ アドレス: 0x36、リセット: 0x00、名前: NCO_PHASE_OFFSET1 表 66.NCO_PHASE_OFFSET1 のビット説明 Bits [7: 0] Bit Name NCO_PHASE_OFFSET_MSB Settings Description This register sets the initial phase of the complex carrier signal upon reset. The phase offset spans from 0 degrees to 360 degrees. Each bit represents an offset of 0.0055 degrees. This value is in twos complement format. Reset 0x00 Access RW Description Reset Access See Register 0x38. 0x00 RW Description Reset Access IQ phase adjust, Bits[12: 0], is used to insert a phase offset between the I and Q datapaths. It provides an adjustment range of ±14 degrees with a step of 0.0035 degrees. This value is in twos complement. See the Quadrature Phase Adjustment section for more information. 0x0 RW Description Reset Access See Register 0x3C. 0x00 RW Description Reset Access IDAC DC offset, Bits[15: 0], is a dc value that is added directly to the sample values written to the IDAC. 0x00 RW Description Reset Access See Register 0x3E. 0x00 RW IQ_PHASE_ADJ0 レジスタ アドレス: 0x37、リセット: 0x00、名前: IQ_PHASE_ADJ0 表 67.IQ_PHASE_ADJ0 のビット説明 Bits Bit Name [7: 0] IQ_PHASE_ADJ_LSB Settings IQ_PHASE_ADJ1 レジスタ アドレス: 0x38、リセット: 0x000、名前: IQ_PHASE_ADJ1 表 68.IQ_PHASE_ADJ1 のビット説明 Bits Bit Name [4: 0] IQ_PHASE_ADJ_MSB Settings IDAC_DC_OFFSET0 レジスタ アドレス: 0x3B、リセット: 0x00、名前: IDAC_DC_OFFSET0 表 69.IDAC_DC_OFFSET0 のビット説明 Bits Bit Name [7: 0] IDAC_DC_OFFSET_LSB Settings IDAC_DC_OFFSET1 レジスタ アドレス: 0x3C、リセット: 0x00、名前: IDAC_DC_OFFSET1 表 70.IDAC_DC_OFFSET1 のビット説明 Bits Bit Name [7: 0] IDAC_DC_OFFSET_MSB Settings QDAC_DC_OFFSET0 レジスタ アドレス: 0x3D、リセット: 0x00、名前: QDAC_DC_OFFSET0 表 71.QDAC_DC_OFFSET0 のビット説明 Bits Bit Name [7: 0] QDAC_DC_OFFSET_LSB Rev. 0 Settings － 55/61 － AD9142 データシート QDAC_DC_OFFSET1 レジスタ アドレス: 0x3E、リセット: 0x00、名前: QDAC_DC_OFFSET1 表 72.QDAC_DC_OFFSET1 のビット説明 Bits [7: 0] Bit Name QDAC_DC_OFFSET_MSB Settings Description QDAC DC offset, Bits[15: 0], is a dc value that is added directly to the sample values written to the QDAC. Reset 0x00 Access RW Description Reset Access This register is the 6-bit digital gain adjust on the I channel. The bit weighting is MSB = 20, LSB = 2−5, which yields a multiplier range of 0 to 2 or −∞ to 6 dB. The default gain setting is 0x20, which maps to unity gain (0 dB). 0x20 RW Description Reset Access This register is the 6-bit digital gain adjust on the Q channel. The bit weighting is MSB = 20, LSB = 2−5, which yields a multiplier range of 0 to 2 or −∞ to 6 dB. The default gain setting is 0x20, which maps to unity gain (0 dB). 0x20 RW Reset 0x01 Access RW IDAC_GAIN_ADJ レジスタ アドレス: 0x3F、リセット: 0x20、名前: IDAC_GAIN_ADJ 表 73.IDAC_GAIN_ADJ のビット説明 Bits Bit Name [5: 0] IDAC_GAIN_ADJ Settings QDAC_GAIN_ADJ レジスタ アドレス: 0x40、リセット: 0x20、名前: QDAC_GAIN_ADJ 表 74.QDAC_GAIN_ADJ のビット説明 Bits Bit Name [5: 0] QDAC_GAIN_ADJ Settings ゲイン・ステップ・コントロール 0 レジスタ アドレス: 0x41、リセット: 0x01、名前: GAIN_STEP_CTRL0 表 75.GAIN_STEP_CTRL0 のビット説明 Bits [5: 0] Bit Name RAMP_UP_STEP Settings Description This register sets the step size of the increasing gain. The digital gain increases by the configured amount in every four DAC cycles until the gain reaches the setting in I/QDAC_GAIN_ADJ (Register 0x3F and Register 0x40). The bit weighting is MSB = 21, LSB = 2−4. Note that the value in this register should not be greater than the values in the I/QDAC_GAIN_ADJ (Register 0x3F and Register 0x40). ゲイン・ステップ・コントロール 1 レジスタ アドレス: 0x42、リセット: 0x01、名前: GAIN_STEP_CTRL1 表 76.GAIN_STEP_CTRL1 のビット説明 Bits Bit Name Description Reset Access 7 DAC_OUTPUT_STATUS This bit indicates the DAC output on/off status. When the DAC output is automatically turned off, this bit is 1. 0x0 RW 6 DAC_OUTPUT_ON In the case where the DAC output is automatically turned off in the input power protection mode or TX enable mode, this register allows for turning on the DAC output manually. It is a self clear bit. 0x0 R [5: 0] RAMP_DOWN_STEP This register sets the step size of the decreasing gain. The digital gain decreases by the configured amount in every four DAC cycles until the gain reaches zero. The bit weighting is MSB = 21, LSB = 2−4. Note that the value in this register should not be greater than the values in the I/QDAC_GAIN_ADJ (Register 0x3F and Register 0x40). 0x01 RW Rev. 0 Settings － 56/61 － AD9142 データシート TX イネーブル・コントロール・レジスタ アドレス: 0x43、リセット: 0x07、名前: TX_ENABLE_CTRL 表 77.TX_ENABLE_CTRL のビット説明 Bits 2 Bit Name TXENABLE_GAINSTEP_EN 1 0 Settings Description DAC output gradually turns on/off under the control of the TXENABLE signal from the TXEN pin according to the settings in Register 0x41 and Register 0x42. Reset 0x1 Access RW TXENABLE_SLEEP_EN When set to 1, the device is put in sleep mode when the TXENABLE signal from the TXEN pin is low. 0x1 RW TXENABLE_POWER_DOWN_EN When set to 1, the device is put in power down mode when TXENABLE signal from the TXEN pin is low. 0x1 RW Description Enable the DAC output control. This bit needs to be set to 1 to enable the rest of the bits in this register. Reset 0x1 Access RW DAC 出力コントロール・レジスタ アドレス: 0x44、リセット: 0x8F、名前: DAC_OUTPUT_CTRL 表 78.DAC_OUTPUT_CTRL のビット説明 Bits 7 Bit Name DAC_OUTPUT_CTRL_EN Settings 3 FIFO_WARNING_SHUTDOWN_EN When this bit and Bit 7 are both high, if a FIFO warning occurs, the DAC output shuts down automatically. By default, this function is on. 0x1 RW 2 OVERTHRESHOLD_SHUTDOWN_EN The DAC output is turned off when the input average power is greater than the predefined threshold. 0x1 RW 0 FIFO_ERROR_SHUTDOWN_EN The DAC output is turned off when the FIFO reports warnings. 0x1 RW Description Reset Access See Register 0x5F[2: 0]. 0xFF RW データ・レシーバ・テスト・コントロール・レジスタ アドレス: 0x5E、リセット: 0xFF、名前: DATA_RX_CTRL0 表 79.DATA_RX_CTRL0 のビット説明 Bits Bit Name [7: 0] DLY_TAP_LSB Settings データ・レシーバ・テスト・コントロール・レジスタ アドレス: 0x5F、リセット: 0x07、名前: DATA_RX_CTRL1 表 80.DATA_RX_CTRL1 のビット説明 Bits Bit Name Description Reset Access 3 DLYLINE_EN 1 = Enable the data interface. 0x0 RW [2: 0] DLY_TAP_MSB Four available delay settings. See the Interface Delay Line section for more information. 0x7 RW Rev. 0 Settings 00 0x000 01 0x007 10 0x07F 11 0x5FF － 57/61 － AD9142 データシート デバイス設定 0 レジスタ アドレス: 0x79、リセット: 0x00、名前: DEVICE_CONFIG0 表 81.DEVICE_CONFIG0 のビット説明 Bits [7: 0] Bit Name DEVICE_ CONFIGURATION0 Settings 0x18 Description Recommended setting for device start-up configuration Reset 0x00 Access RW Description Reset Access Chip version 0x05 R Description Reset Access Recommended setting for device start-up configuration 0x00 RW Reset 0x00 Access RW Version レジスタ アドレス: 0x7F、リセット: 0x05、名前: Version 表 82.Version のビット説明 Bits Bit Name [7: 0] Version Settings デバイス設定 1 レジスタ アドレス: 0x80、リセット: 0x00、名前: DEVICE_CONFIG1 表 83.DEVICE_CONFIG1 のビット説明 Bits Bit Name [7: 0] DEVICE_ CONFIGURATION1 Settings 0xAD デバイス設定 2 レジスタ アドレス: 0xE1、リセット: 0x00、名前: DEVICE_CONFIG2 表 84.DEVICE_CONFIG2 のビット説明 Bits [7: 0] Rev. 0 Bit Name DEVICE_ CONFIGURATION2 Settings 0x1A Description Recommended setting for device start-up configuration － 58/61 － AD9142 データシート DAC遅延とシステム・スキュー DACCLK/8 DIV 2 DIV 2 DIV 2 DACCLK/4 DACCLK DACCLK/2 FIFO RdPtr DATA INTERFACE FIFO HB1 HB2 OTHER DIGITAL FUNCTIONALITIES HB3 I AND Q DAC FIFO WrPtr DCI VARYING LATENCY VARYING LATENCY FIXED LATENCY 10930-064 FIXED LATENCY 図 60.パイプライン遅延の内訳 FIFO 遅延の変動 FIFO には 8 個のデータ・スロットがあります。FIFO の読出しポ インタと書込みポインタは、FIFO をスロット 0 からスロット 7 へ 巡回し、スロット 0 に戻ります。FIFO の深さは、読出しポイン タが書込みポインタに追いつくために要する FIFO スロット数と して定義されます。これは、データが FIFO に書込まれた時点か ら FIFO から読出される時点までの FIFO に留まる時間でもあり ます。このため、FIFO の遅延は FIFO の深さと一致します。 図 61 に FIFO 遅延変動の例を示します。ケース 2 の遅延は、ケ ース 1 の場合より 2 データ・サイクル長くなっています。その他 の遅延が同じ場合は、これら 2 つのケースの DAC 出力の間のス キューは同様に 2 データ・サイクルになります。したがって、 FIFO 遅延を一定に維持するためには、FIFO の深さを既定値にリ セットする必要があります。理論的には、0 以外の任意の値が有 効ですが、通常 4 に設定して、読出し側と書込み側の間のレー ト変動を吸収する能力を大きくしています。 FIFO DATA 0 DATA 1 FIFO RdPtr DATA 2 FIFO WrPtr FIFO WrPtr DATA 1 DATA 2 DATA 3 DATA 3 DATA 4 DATA 4 DATA 5 DATA 5 DATA 6 DATA 6 DATA 7 DATA 7 CASE 1: LATENCY = 4 DCI CYCLES CASE 2: LATENCY = 6 DCI CYCLES 図 61.FIFO 遅延差の例 図 62 に、4 データ・サイクルの FIFO 遅延の 2 つの等価なケース を示します。これらの 2 ケースでは、読出しポインタも書込み ポインタも互いに一致しませんが、両ケースとも FIFO の深さは 同じです。また、2 つのケースでデータ・ストリームの開始スロ ットは同じではありませんが、両ケースとも読出しポインタと 書込みポインタは同じデータを指しています。データと DCI が 複数のデバイスで整列しているかぎり、これは DAC 出力の整列 精度に影響を与えません。 FIFO FIFO DATA 0 DATA 5 DATA 1 DATA 2 FIFO RdPtr FIFO WrPtr DATA 3 DATA 4 FIFO WrPtr DATA 6 DATA 7 DATA 0 LATENCY = 4 DCI CYCLES DATA 1 DATA 5 DATA 2 DATA 6 DATA 3 DATA 7 DATA 4 図 62.等しい FIFO 遅延の例 Rev. 0 FIFO RdPtr － 59/61 － FIFO RdPtr 10930-066 多相の内部クロックを持つ他のデバイスと同様に DAC にはパイ プライン遅延の固有変動があります。図 60 に、AD9142 のパイ プライン遅延の内訳を示します。FIFO とクロック発生回路を含 む強調表示した部分は、パイプライン遅延が変動する部分です。 パワーオンごとに、FIFO とクロック発生ステート・マシンのス テータスは不定です。このために、これらの 2 つのブロックの 遅延が変動します。 FIFO DATA 0 10930-065 DAC 遅延の変動 AD9142 データシート クロック生成遅延の変動 システム・スキューの補正 クロック発生回路のステート・マシンも遅延変動のもう 1 つの 原因です。このタイプの遅延変動は、スタティック周波数デバ イダの固有な位相不確定性が原因となっています。分周された クロックは、入力クロックの立上がりエッジで、特に既知状態 にしないかぎりハイ・レベルまたはロー・レベルになることが できます。これは、インターポレーションが必要となるごとに (DACCLK を分周して内部で低速クロックを発生する必要がある 場合)、DAC 内に固有な遅延変動が生ずることを意味します。図 63 に、2×インターポレーションでのこの遅延変動の例を示しま す 。 DACCLK/2 ク ロ ッ ク に は 2 相 の 可 能 性 が あ り ま す 。 DACCLK/2 クロックは、FIFO からのデータ読出しとインターポ レーション・フィルタの駆動に使われます。デジタル回路の駆 動に使われるクロック・エッジによらず、ケース 1 とケース 2 の 間に 1 DAC クロック・サイクルの遅延があります(図 62 参照)。 パワーオン状態は 2 つのケースのいずれかになるため、デバイ ダの位相不確定性は、2 つの DAC 出力間で変動するスキューと して現れます。 一般に、複数のデバイス間では入力データと DCI が互いに整列 していると見なされます。システム・デザインに応じて、各 DAC へ入力されるデータと DCI は、種々の FPGA または ASIC から出力することができます。データ・ソースの同期化なしで は、1 つのデータ・ソースの出力は、他に対してスキューを持つ ことになります。また、複数のデータ・ソース間の整列は、温 度に対してもドリフトします。 図 64 に、2 つのデータ・ソースと 2 つのデュアル DAC を持つ 2 チャンネル・トランスミッタの例を示します。DAC が遅延変動 を発生しない場合でも、一定であるが未知の位相オフセットが DAC デバイスの出力に現れます。フレームと同期クロックの 2 つの外部基準クロックを使って FIFO の両側を独立にリセットす ることにより、AD9142 内で複数デバイス同期を使って、デー タ・ソースの不整列から発生するスキューを補償することがで きます。次に、2 つのデータ・ソースの間のオフセットを FIFO と DAC 内のクロック発生ブロックにより吸収します。複数デバ イス同期機能の使い方の詳細については、同期の実現のセクシ ョンを参照してください。 DCI HB2 HB3 DACCLK/2 (CASE 1) LATENCY VARIATION = 1 DACCLK CYCLE 10930-067 DACCLK/2 (CASE 2) MATCH SYNC LINE FOR ALL DATA GEN DATA GEN DACCLK DAC 16-BIT DATA DCI FRAME DAC 16-BIT DATA DCI FRAME DAC 16-BIT DATA DATA GEN DCI FRAME DAC 16-BIT DATA 2 図 63.2×インターポレーションでのクロック生成からの 遅延変動 4 MASTER REF CLOCK SYNC CLOCK DATA SKEW 10930-068 HB1 FRAME 図 64.歪んだ入力データと DCI から生ずる DAC 出力スキュー Rev. 0 － 60/61 － AD9142 データシート パッケージとオーダー情報 外形寸法 10.10 10.00 SQ 9.90 0.60 0.42 0.24 9.85 9.75 SQ 9.65 TOP VIEW 1.00 0.85 0.80 12° MAX SEATING PLANE 0.80 MAX 0.65 TYP 55 54 0.50 BSC 0.50 0.40 0.30 0.30 0.23 0.18 72 1 PIN 1 INDICATOR 6.15 6.00 SQ 5.85 EXPOSED PAD 18 37 19 36 BOTTOM VIEW 0.25 MIN 8.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4 06-25-2012-A PIN 1 INDICATOR 0.60 0.42 0.24 図 65.72 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 10 mm × 10 mm ボディ、極薄クワッド (CP-72-7) 寸法: mm オーダー・ガイド Model1 AD9142BCPZ AD9142BCPZRL AD9142-M5372-EBZ AD9142-M5375-EBZ 1 Temperature Range −40°C to +85°C −40°C to +85°C Package Description 72-lead LFCSP_VQ 72-lead LFCSP_VQ Evaluation Board Connected to ADL5372 Modulator Evaluation Board Connected to ADL5375 Modulator Z = RoHS 準拠製品 Rev. 0 － 61/61 － Package Option CP-72-7 CP-72-7