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日本語参考資料
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32ビット、10 kSPS、100 µs セトリング、
真のレールtoレール・バッファ付きΣΔ ADC
AD7177-2
データシート
特長
概要
32 ビット・データ出力
高速で柔軟な出力レート: 5 SPS～10 kSPS
チャンネル・スキャン・データレート: 10 kSPS/チャンネル
(100 µs セトリング)
性能仕様
ノイズ・フリー・ビット数: 10 kSPS で 19.1 ビット
ノイズ・フリー・ビット数: 2.5 kSPS で 20.2 ビット
ノイズ・フリー・ビット数: 5 SPS で 24.6 ビット
INL: FSR の±1 ppm
50 Hz と 60 Hz フィルタの除去比: 50 ms セトリングで 85 dB
入力チャンネルがユーザー設定可能
フル差動 2 チャンネルまたは啓蒙シングルエンド 4 チャンネ
ル
クロスポイント・マルチプレクサ
2.5 V リファレンスを内蔵 (±2 ppm/°C ドリフト)
真のレール to レールのアナログ入力バッファおよびリファレン
ス入力バッファ
内部クロックまたは外部クロックにより動作
電源: AVDD1 − AVSS = 5 V、AVDD2 = IOVDD = 2.5 V～5 V
AVDD1/AVSS による両電源動作: ±2.5 V
ADC 消費電流: 8.4 mA
温度範囲: -40°C～+105°C
3 線式または 4 線式のシリアル・デジタル・インターフェース
(シュミット・トリガ付き SCLK)
シリアル・ポート・インターフェース (SPI)、QSPI、
MICROWIRE、DSP 互換
AD7177-2 は、狭帯域入力用の 32 ビット低ノイズ、高速セトリ
ング、マルチプレクサ付き、2/4 チャンネル (フル／/疑似差動)
入力 Σ-Δ A/D コンバータ (ADC)です。セトリングしたデータに
対する最大チャンネル・スキャン・レートは 10 kSPS (100 µs)で、
出力データレート範囲は 5 SPS～10 kSPS です。
AD7177-2 は、使用する各アナログ入力チャンネルに対して個別
のセットアップを可能にするアナログおよびデジタルの主要な
シグナル・コンディショニング・ブロックを内蔵しています。
各機能は、チャンネルごとにユーザーが選択することができます。
アナログ入力と外付けリファレンス入力に内蔵されている真のレ
ール to レール・バッファは、高インピーダンスの入力信号での
駆動を容易にします。高精度 2.5 V 低ドリフト (2 ppm/°C) バン
ド・ギャップ・リファレンス電圧 (出力リファレンス・バッフ
ァ付き)を内蔵するなど、外付け部品数を削減する内部機能が強
化されています。
デジタル・フィルタは、 27.27 SPS の出力データレート設定で 50
Hz と 60 Hz の同時除去を可能にします。アプリケーションでの
各チャンネル毎の要求に応じて、様々なフィルタ・オプション
を切り替えることができます。ADC は、選択された各チャンネ
ルを自動的に切り替えられます。その他のデジタル処理機能と
しては、チャンネルごとに設定可能なオフセットとゲインのキ
ャリブレーション・レジスタがあります。
このデバイスは、5 V の AVDD1 電源、±2.5 V の AVDD1/AVSS、2
V～5 V の AVDD2 電源と IOVDD 電源で動作します。規定動作
温度範囲は、−40°C～+105°C です。AD7177-2 は 24 ピン TSSOP
パッケージを採用しています。
アプリケーション
プロセス制御: PLC/DCS モジュール
温度計測および圧力計測
医用および科学技術用マルチチャンネル計測
クロマトグラフィ
機能ブロック図
AVDD1
CROSSPOINT
MULTIPLEXER
AIN0
REF– REF+ REFOUT
AVDD2 REGCAPA
RAIL-TO-RAIL
REFERENCE
INPUT BUFFERS
1.8V
LDO
AVDD
AIN1
IOVDD REGCAPD
BUFFERED
PRECISION
REFERENCE
1.8V
LDO
INT
REF
RAIL-TO-RAIL
ANALOG INPUT
BUFFERS
CS
DIGITAL
FILTER
Σ-Δ ADC
AIN2
SERIAL
INTERFACE
AND CONTROL
SCLK
DIN
DOUT/RDY
AIN3
GPIO AND
MUX
I/O CONTROL
AVSS
SYNC/ERROR
XTAL AND INTERNAL
CLOCK OSCILLATOR
CIRCUITRY
AD7177-2
TEMPERATURE
SENSOR
AVSS
GPIO0 GPIO1
XTAL1 XTAL2/CLKIO
DGND
12912-001
AIN4
図 1.
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
©2015 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7177-2
データシート
目次
特長 ..................................................................................................... 1
チェックサム保護機能 ............................................................... 40
アプリケーション ............................................................................. 1
CRC の計算 .................................................................................. 41
概要 ..................................................................................................... 1
内蔵機能 ........................................................................................... 43
機能ブロック図 ................................................................................. 1
汎用 I/O ........................................................................................ 43
改訂履歴 ............................................................................................. 2
外付けマルチプレクサの制御 ................................................... 43
仕様 ..................................................................................................... 3
遅延............................................................................................... 43
タイミング特性 ............................................................................. 6
24 ビット／32 ビット変換.......................................................... 43
タイミング図 ................................................................................. 7
DOUT_RESET.............................................................................. 43
絶対最大定格 ..................................................................................... 8
外部周波数同期 ........................................................................... 43
熱抵抗............................................................................................. 8
エラー・フラグ ........................................................................... 44
ESD の注意 .................................................................................... 8
ピン配置およびピン機能説明 ......................................................... 9
DATA_STAT ................................................................................. 44
IOSTRENGTH .............................................................................. 45
代表的な性能特性 ............................................................................ 11
内蔵温度センサー ....................................................................... 45
ノイズ性能と分解能 ....................................................................... 17
グラウンド接続とレイアウト........................................................ 46
ゲッティング・スターティド ....................................................... 18
レジスタの一覧 ............................................................................... 47
電源............................................................................................... 19
レジスタの詳細 ............................................................................... 48
デジタル通信 ............................................................................... 19
コミュニケーション・レジスタ ............................................... 48
AD7177-2 のリセット ................................................................. 20
ステータス・レジスタ ............................................................... 49
設定の概要 ................................................................................... 20
ADC モード・レジスタ .............................................................. 50
回路説明 ........................................................................................... 26
インターフェース・モード・レジスタ.................................... 51
バッファ付きアナログ入力 ....................................................... 26
レジスタ・チェック ................................................................... 52
クロスポイント・マルチプレクサ ........................................... 26
データ・レジスタ ....................................................................... 52
AD7177-2 のリファレンス電圧 ................................................. 27
GPIO コンフィギュレーション・レジスタ.............................. 53
バッファ付きリファレンス入力 ............................................... 28
ID レジスタ .................................................................................. 54
クロック・ソース ....................................................................... 28
チャンネル・レジスタ 0 ............................................................ 54
デジタル・フィルタ ....................................................................... 29
チャンネル・レジスタ 1～チャンネル・レジスタ 3 .............. 55
Sinc5 + Sinc1 フィルタ................................................................ 29
セットアップ・コンフィギュレーション・レジスタ 0 ......... 56
Sinc3 フィルタ ............................................................................. 29
セットアップ・コンフィギュレーション・レジスタ 1～セッ
トアップ・コンフィギュレーション・レジスタ 3 ................. 56
シングル・サイクル・セトリング ........................................... 30
フィルタ・コンフィギュレーション・レジスタ 0 ................. 57
50 Hz および 60 Hz 除去のエンハンスド・フィルタ .............. 33
動作モード ....................................................................................... 36
フィルタ・コンフィギュレーション・レジスタ 1～フィル
タ・コンフィギュレーション・レジスタ 3 ............................. 58
連続変換モード ........................................................................... 36
オフセット・レジスタ 0 ............................................................ 58
連続読み出しモード ................................................................... 37
オフセット・レジスタ 1～オフセット・レジスタ 3 .............. 58
シングル変換モード ................................................................... 38
ゲイン・レジスタ 0 .................................................................... 58
スタンバイ・モードとパワーダウン・モード ........................ 39
ゲイン・レジスタ 1～ゲイン・レジスタ 3 .............................. 58
キャリブレーション ................................................................... 39
外形寸法 ........................................................................................... 59
デジタル・インターフェース ....................................................... 40
オーダー・ガイド ....................................................................... 59
改訂履歴
3/15—Revision 0: Initial Version
Rev. 0
－ 2/59 －
AD7177-2
データシート
仕様
特に指定がない限り、AVDD1 = 4.5 V～5.5 V、AVDD2 = 2 V～5.5 V、IOVDD = 2 V～5.5 V、AVSS = DGND = 0 V、REF+ = 2.5 V、
REF− = AVSS、内部マスター・クロック (MCLK) = 16 MHz、TA = TMIN～TMAX (−40°C～+105°C)。
表 1.
Parameter
ADC SPEED AND PERFORMANCE
Output Data Rate (ODR)
No Missing Codes 1
Resolution
Noise
FIR Filter Rejection
ACCURACY
Integral Nonlinearity (INL)
Offset Error 2
Offset Drift
Gain Error2
Test Conditions/Comments
Min
5
32
Normal Mode Rejection1
ANALOG INPUTS
Differential Input Range
Absolute Voltage Limits1
Input Buffers Disabled
Input Buffers Enabled
Analog Input Current
Input Buffers Disabled
Input Current
Input Current Drift
Input Buffers Enabled
Input Current
Input Current Drift
Crosstalk
INTERNAL REFERENCE
Output Voltage
Initial Accuracy 3
Temperature Coefficient1
0°C to 105°C
−40°C to +105°C
Reference Load Current, ILOAD
Power Supply Rejection
Load Regulation
Voltage Noise
Voltage Noise Density
Turn-On Settling Time
Short-Circuit Current, ISC
Rev. 0
Max
Unit
10,000
SPS
Bits
±3.5
±7.8
ppm of FSR
ppm of FSR
µV
nV/°C
ppm of FSR
ppm of FSR
ppm/°C
See Table 19 to Table 23
See Table 19 to Table 23
See Table 23
All input buffers disabled
All input buffers enabled
Internal short
Internal short
All input buffers disabled
All input buffers enabled
±1
±3.5
±40
±80
±45
±2.5
±0.4
AVDD1, AVDD2, VIN = 1 V
VIN = 0.1 V
95
Gain Drift
REJECTION
Power Supply Rejection
Common-Mode Rejection
At DC
At 50 Hz, 60 Hz1
Typ
20 Hz output data rate (post filter), 50 Hz ± 1
Hz and 60 Hz ± 1 Hz
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
Internal clock, 20 SPS ODR (postfilter)
External clock, 20 SPS ODR (postfilter)
±100
±40
±0.75
dB
95
120
71
85
VREF = (REF+) − (REF−)
dB
dB
90
90
dB
dB
±VREF
V
AVSS − 0.05
AVSS
AVDD1 + 0.05
AVDD1
V
V
External clock
Internal clock (±2.5% clock)
±48
±0.75
±4
µA/V
nA/V/°C
nA/V/°C
AVDD1 − 0.2 V to AVSS + 0.2 V
AVDD1 to AVSS
1 kHz input
±30
±75
±1
−120
nA
pA/°C
nA/°C
dB
100 nF external capacitor to AVSS
REFOUT, with respect to AVSS
REFOUT, TA = 25°C
2.5
−0.12
+0.12
±2
±3
−10
AVDD1, AVDD2 (line regulation)
∆VOUT/∆ILOAD
eN, 0.1 Hz to 10 Hz, 2.5 V reference
eN, 1 kHz, 2.5 V reference
100 nF REFOUT capacitor
－ 3/59 －
90
32
4.5
215
200
25
±5
±10
+10
V
% of V
ppm/°C
ppm/°C
mA
dB
ppm/mA
µV rms
nV/√Hz
µs
mA
AD7177-2
データシート
Parameter
EXTERNAL REFERENCE INPUTS
Differential Input Range
Absolute Voltage Limits1
Input Buffers Disabled
Input Buffers Enabled
REF+/REF− Input Current
Input Buffers Disabled
Input Current
Input Current Drift
Input Buffers Enabled
Input Current
Input Current Drift
Normal Mode Rejection1
Common-Mode Rejection
TEMPERATURE SENSOR
Accuracy
Sensitivity
BURNOUT CURRENTS
Source/Sink Current
GENERAL-PURPOSE I/O (GPIO0,
GPIO1)
Input Mode Leakage Current1
Floating State Output Capacitance
Output High Voltage, VOH1
Output Low Voltage, VOL1
Input High Voltage, VIH1
Input Low Voltage, VIL1
Test Conditions/Comments
Min
Typ
Max
Unit
VREF = (REF+) − (REF−)
1
2.5
AVDD1
V
AVDD1 + 0.05
AVDD1
V
V
AVSS − 0.05
AVSS
±72
±1.2
±6
µA/V
nA/V/°C
nA/V/°C
±800
1.25
nA
nA/°C
95
dB
After user calibration at 25°C
±2
470
°C
µV/K
Analog input buffers must be enabled
±10
µA
External clock
Internal clock
See the Rejection parameter
With respect to AVSS
−10
ISOURCE = 200 µA
ISINK = 800 µA
AVSS + 4
AVSS + 0.4
AVSS + 3
AVSS + 0.7
CLOCK
Internal Clock
Frequency
Accuracy
Duty Cycle
Output Low Voltage, VOL
Output High Voltage, VOH
Crystal
Frequency
Start-Up Time
External Clock (CLKIO)
Duty Cycle1
Rev. 0
+10
5
16
−2.5%
+2.5%
50
0.4
0.8 × IOVDD
14
30
－ 4/59 －
16
10
16
50
16.384
16.384
70
µA
pF
V
V
V
V
MHz
%
%
V
V
MHz
µs
MHz
%
AD7177-2
データシート
Parameter
LOGIC INPUTS
Input High Voltage, VINH1
Input Low Voltage, VINL1
Hysteresis1
Test Conditions/Comments
Min
2 V ≤ IOVDD < 2.3 V
2.3 V ≤ IOVDD ≤ 5.5 V
2 V ≤ IOVDD < 2.3 V
2.3 V ≤ IOVDD ≤ 5.5 V
IOVDD ≥ 2.7 V
IOVDD < 2.7 V
0.65 × IOVDD
0.7 × IOVDD
Typ
0.08
0.04
−10
Leakage Current
Max
Unit
0.35 × IOVDD
0.7
0.25
0.2
+10
V
V
V
V
V
V
µA
LOGIC OUTPUT (DOUT/RDY)
Output High Voltage, VOH1
Output Low Voltage, VOL1
Leakage Current
Output Capacitance
IOVDD ≥ 4.5 V, ISOURCE = 1 mA
2.7 V ≤ IOVDD < 4.5 V, ISOURCE = 500 µA
IOVDD < 2.7 V, ISOURCE = 200 µA
IOVDD ≥ 4.5 V, ISINK = 2 mA
2.7 V ≤ IOVDD < 4.5 V, ISINK = 1 mA
IOVDD < 2.7 V, ISINK = 400 µA
Floating state
Floating state
SYSTEM CALIBRATION1
Full-Scale (FS) Calibration Limit
Zero-Scale Calibration Limit
Input Span
POWER REQUIREMENTS
Power Supply Voltage
AVDD1 to AVSS
AVDD2 to AVSS
AVSS to DGND
IOVDD to DGND
IOVDD to AVSS
POWER SUPPLY CURRENTS 4
Full Operating Mode
AVDD1 Current
AVDD2 Current
IOVDD Current
Standby Mode (LDO On)
Power-Down Mode
Rev. 0
0.8 × IOVDD
0.8 × IOVDD
0.8 × IOVDD
0.4
0.4
0.4
+10
−10
10
1.05 × FS
2.1 × FS
V
V
V
5.5
5.5
0
5.5
6.35
V
V
V
V
V
1.4
1.65
mA
1.75
2
mA
13
16
mA
−1.05 × FS
0.8 × FS
4.5
2
−2.75
2
V
V
V
V
V
V
µA
pF
5
2.5 to 5
2.5 to 5
For AVSS < DGND
All outputs unloaded, digital inputs
connected to IOVDD or DGND
Analog input and reference input buffers
disabled, external reference
Analog input and reference input buffers
disabled, internal reference
Analog input and reference input buffers
enabled, external reference
Each buffer: AIN+, AIN−, REF+, REF−
External reference
Internal reference
External clock
Internal clock
External crystal
Internal reference off, total current
consumption
Internal reference on, total current
consumption
Full power-down (including LDO and
internal reference)
－ 5/59 －
2.9
4.5
4.75
2.5
2.75
3
25
5
5.2
2.8
3.1
425
5
mA
mA
mA
mA
mA
mA
µA
µA
10
µA
AD7177-2
データシート
Parameter
Test Conditions/Comments
POWER DISSIPATION4
Full Operating Mode
Min
All buffers disabled, external clock and
reference, AVDD2 = 2 V, IOVDD = 2 V
All buffers disabled, external clock and
reference, all supplies = 5 V
All buffers disabled, external clock and
reference, all supplies = 5.5 V
All buffers enabled, internal clock and
reference, AVDD2 = 2 V, IOVDD = 2 V
All buffers enabled, internal clock and
reference, all supplies = 5 V
All buffers enabled, internal clock and
reference, all supplies = 5.5 V
Internal reference off, all supplies = 5 V
Internal reference on, all supplies = 5 V
Full power-down, all supplies = 5 V
Standby Mode
Power-Down Mode
Typ
Max
Unit
21
mW
42
mW
52
mW
82
mW
105
mW
125
2.2
25
136
mW
50
µW
mW
µW
1
これらの規定値は出荷テストを行いませんが、初期製品リリース時のキャラクタライゼーション・データによりサポートされています。
2
システムまたは内部ゼロスケール・キャリブレーションの後、オフセット誤差は、設定した出力データレートに対するノイズのオーダーになります。 システム・フ
ルスケール・キャリブレーションにより、ゲイン誤差は、設定した出力データレートに対するノイズのオーダーになります。
3
この規定値には湿気感度レベル (MSL)のプリコンディショニング条件が含まれます。
4
この規定値は、REFOUT ピンとデジタル出力ピンに負荷がない場合の値です。
タイミング特性
特に指定がない限り、IOVDD = 2 V～5.5 V、DGND = 0 V、入力ロジック 0 = 0 V、入力ロジック 1 = IOVDD、CLOAD = 20 pF。
表 2.
Parameter
Limit at TMIN, TMAX
Unit
Description 1, 2
SCLK
t3
t4
25
25
ns min
ns min
SCLK high pulse width
SCLK low pulse width
READ OPERATION
t1
0
ns min
CS falling edge to DOUT/RDY active time
t5 5
15
40
0
12.5
25
2.5
ns max
ns max
ns min
ns max
ns max
ns min
IOVDD = 4.75 V to 5.5 V
IOVDD = 2 V to 3.6 V
SCLK active edge to data valid delay 4
IOVDD = 4.75 V to 5.5 V
IOVDD = 2 V to 3.6 V
Bus relinquish time after CS inactive edge
t6
20
0
ns max
ns min
SCLK inactive edge to CS inactive edge
t7
10
ns min
SCLK inactive edge to DOUT/RDY high/low
0
ns min
CS falling edge to SCLK active edge setup time4
8
8
5
ns min
ns min
ns min
Data valid to SCLK edge setup time
Data valid to SCLK edge hold time
CS rising edge to SCLK edge hold time
t2 3
WRITE OPERATION
t8
t9
t10
t11
1
初期リリース時はサンプル・テストにより適合性を保証。
2
図 2 と図 3 を参照してください。
3
このパラメータは、出力が VOL または VOH の規定値を横切るために要する時間として定義されます。
4
SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。
5
データ・レジスタを読み出した後、DOUT/RDYはハイ・レベルに戻ります。 シングル変換モードおよび連続変換モードで、DOUT/RDYがハイ・レベルの間に、同一
データを再度読み出すことができますが、2 回目の読み出しは次の出力更新に近いところで読み出さないように注意してください。 連続読み出し機能をイネーブル
すると、デジタル・ワードは 1 回しか読み出すことができません。
Rev. 0
－ 6/59 －
AD7177-2
データシート
タイミング図
CS (I)
t6
t1
t5
MSB
DOUT/RDY (O)
LSB
t7
t2
t3
12912-003
SCLK (I)
t4
I = INPUT, O = OUTPUT
図 2.読み出しサイクルのタイミング図
CS (I)
t11
t8
SCLK (I)
t9
t10
MSB
LSB
12912-004
DIN (I)
I = INPUT, O = OUTPUT
図 3.書き込みサイクルのタイミング図
Rev. 0
－ 7/59 －
AD7177-2
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
熱抵抗
表 3.
Parameter
Rating
AVDD1, AVDD2 to AVSS
AVDD1 to DGND
IOVDD to DGND
IOVDD to AVSS
AVSS to DGND
Analog Input Voltage to AVSS
Reference Input Voltage to AVSS
Digital Input Voltage to DGND
Digital Output Voltage to DGND
Analog Input/Digital Input Current
Operating Temperature Range
Storage Temperature Range
Maximum Junction Temperature
Lead Soldering, Reflow Temperature
ESD Rating (Human Body Model)
−0.3 V to +6.5 V
−0.3 V to +6.5 V
−0.3 V to +6.5 V
−0.3 V to +7.5 V
−3.25 V to +0.3 V
−0.3 V to AVDD1 + 0.3 V
−0.3 V to AVDD1 + 0.3 V
−0.3 V to IOVDD + 0.3 V
−0.3 V to IOVDD + 0.3 V
10 mA
−40°C to +105°C
−65°C to +150°C
150°C
260°C
4 kV
θJA は、表面実装パッケージの場合、デバイスを JEDEC テス
ト・ボードにハンダ付けした状態で規定。
表 4. 熱抵抗
Package Type
θJA
Unit
24-Lead TSSOP
JEDEC 1-Layer Board
JEDEC 2-Layer Board
149
81
°C/W
°C/W
ESD の注意
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上での製品動作を定めたものではあり
ません。製品を長時間絶対最大定格状態に置くと製品の信頼性
に影響を与えます。
Rev. 0
－ 8/59 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
AD7177-2
データシート
AIN4 1
24
AIN3
2
23
AIN2
REF+ 3
22
AIN1
REFOUT 4
21
AIN0
REGCAPA 5
20
GPIO1
AD7177-2
19
TOP VIEW
(Not to Scale)
GPIO0
18
REGCAPD
AVDD2 8
17
DGND
XTAL1 9
16
IOVDD
XTAL2/CLKIO 10
15
SYNC/ERROR
DOUT/RDY 11
14
CS
DIN 12
13
SCLK
REF–
AVSS 6
AVDD1 7
12912-002
ピン配置およびピン機能説明
図 4.ピン配置
表 5. ピン機能説明
1
ピン番号
記号
タイ
プ2
説明
1
AIN4
AI
アナログ入力 4。このピンはクロスポイント・マルチプレクサにより選択可能。
2
REF−
AI
マイナス側リファレンス電圧入力端子。REF− の範囲は AVSS～AVDD1 − 1 V。
3
REF+
AI
プラス側リファレンス電圧入力正端子。外付けリファレンスは、REF+と REF−の間に入力することができ
ます。REF+ の範囲は AVSS + 1 V～AVDD1。このデバイスは、1 V～AVDD1 のリファレンス電圧で動作し
ます。
4
REFOUT
AO
内蔵リファレンス電圧のバッファ付き出力。出力は、AVSS を基準とする 2.5 V。
5
REGCAPA
AO
アナログ低ドロップアウト (LDO) レギュレータの出力。このピンは、1 µF と 0.1 µF のコンデンサで AVSS
へデカップリングしてください。
6
AVSS
P
負のアナログ電源。電源電圧範囲は−2.75 V～0 V で、公称 0 V に設定されます。
7
AVDD1
P
アナログ電源電圧 1。電圧は AVSS を基準とする 5 V ± 10%。AVDD1 − AVSS には、5 V 単電源または±2.5
V 両電源を使用することができます。
8
AVDD2
P
アナログ電源電圧 2。この電圧範囲は、AVSS を基準とする 2 V～5 V です。
9
XTAL1
AI
水晶発振子の入力 1。
10
XTAL2/CLKI
O
AI/DI
水晶発振子の入力 2 あるいはクロック入力または出力。このピンの機能は、ADCMODE レジスタの
CLOCKSEL ビットで指定します。MCLK ソースの選択には次の 4 つのオプションがあります。
1.
内蔵発振器:出力なし。
2.
内蔵発振器:XTAL2/CLKIO 出力。IOVDD ロジック・レベルで動作。
3.
外付けクロック:XTAL2/CLKIO 入力。入力は IOVDD ロジック・レベルである必要があります。
4.
外付け水晶:XTAL1 と XTAL2/CLKIO の間に接続。
11
DOUT/RDY
DO
シリアル・データ出力／データ・レディ出力。DOUT/RDY は共用ピンです。ADC の出力シフトレジスタ
をアクセスする際には、シリアル・データ出力ピンとして機能します。出力シフトレジスタには、内蔵の
データ・レジスタまたはコントロール・レジスタからのデータが格納されます。データ・ワード／コント
ロール・ワードの情報は、SCLK の立ち下がりエッジで DOUT/RDY ピンに出力され、SCLK の立ち上がり
エッジで有効になります。CSがハイ・レベルのとき、DOUT/RDY 出力はスリー・ステート（HiZ）になり
ます。CS がロー・レベルのとき、DOUT/RDY はデータ・レディ・ピンとして動作し、変換の完了をロ
ー・レベルで表示します。変換後にデータが読み出されない場合には、DOUT/RDYピンはハイ・レベルに
なり、次の変換データ更新が発生するまでハイ・レベルを維持します。DOUT/RDYの立ち下がりエッジ
は、プロセッサに対する割込みとして機能し、有効なデータが読み出し可能であることを表示します。
12
DIN
DI
ADC の入力シフトレジスタに対するシリアル・データ入力。この入力シフトレジスタ内のデータは、
ADC 内部のコントロール・レジスタに転送されます。該当するレジスタは、コミュニケーション・レジス
タ内のレジスタ・アドレス・ビット (RA)により指定されます。データは SCLK の立ち上がりエッジで入力
されます。
13
SCLK
DI
シリアル・クロック入力。このクロック入力は、ADC と外部回路の間のデータ転送に使います。SCLK ピ
ンにはシュミット・トリガ入力が内蔵されているため、光アイソレーション・アプリケーションのインタ
ーフェースにも適しています。
Rev. 0
－ 9/59 －
AD7177-2
データシート
ピン番号
記号
タイ
プ2
14
CS
DI
説明
チップ・セレクト入力。アクティブ・ローのロジック入力であり、ADC チップを選択するときに使いま
す。CS は、シリアル・バスに複数のデバイスが接続されているシステム内で特定の ADC を選択するとき
に使うことができます。ADC を 3 線式モードで使うときは CSエラー! ブックマークが定義されていませ
ん。エラー! ブックマークが定義されていません。をロー・レベルにハードウェア接続し、SCLK、DIN、
DOUT のみでデバイスとのインターフェース行うことができます。CSがハイ・レベルのとき、DOUT/RDY
出力はスリー・ステートになります。
E
A
15
SYNC/ERROR
E
A
A
A
E
DI/O
A
同期入力／エラー入力または出力。このピンは GPIOCON レジスタで、ロジック入力あるいはロジック出
力に切り替えることができます。複数の AD7177-2 デバイスを使う場合、同期入力(SYNC)をイネーブルす
ることで、このピンによりデジタル・フィルタとアナログ変調器を同期させることができます。詳細につ
いては、同期のセクションを参照してください。同期入力がディスエーブルのときは、このピンを次の 3
つのモードのいずれかで使うことができます。
E
A
A
1.
アクティブ・ローのエラー入力モード: このモードではステータス・レジスタの ADC_ERROR ビ
ットがセットされます。
2.
アクティブ・ローのオープン・ドレイン・エラー出力モード: ステータス・レジスタ・エラー・
ビットが ERROR ピンに出力されます。複数デバイスの SYNC/ERRORピンが一緒に共通のプル
アップ抵抗に接続できるため、任意のデバイスのエラーを表示することができます。
3.
汎用出力モード: このピンの状態は、GPIOCON レジスタの ERR_DAT ビットから制御されます。
このピンは、GPIOx ピンで使用する AVDD1 レベルおよび AVSS レベルとは異なり、IOVDD お
よび DGND を基準とします。この場合、このピンはアクティブ・プルアップを持ちます。
IOVDD
P
デジタル I/O 電源電圧。IOVDD の電圧範囲は 2 V～5.5 V で、IOVDD は AVDD2 に依存しません。例え
ば、AVDD2＝5 V のとき、IOVDD は 3 V で動作できます。また逆も可です。AVSS を−2.5 V に設定する場
合、IOVDD の電圧は 3.6 V を超えてはいけません。
17
DGND
P
デジタル・グラウンド。
18
REGCAPD
AO
デジタル LDO レギュレータ出力。このピンは、デカップリング専用です。このピンは、1 µF と 0.1 µF の
コンデンサで DGND へデカップリングしてください。
19
GPIO0
DI/O
汎用入力／出力 0。このピンは、AVDD1 レベルと AVSS レベルを基準とします。
20
GPIO1
DI/O
汎用入力／出力 1。このピンは、AVDD1 レベルと AVSS レベルを基準とします。
21
AIN0
AI
アナログ入力 0。このピンはクロスポイント・マルチプレクサから選択可能。
22
AIN1
AI
アナログ入力 1。このピンはクロスポイント・マルチプレクサから選択可能。
23
AIN2
AI
アナログ入力 2。このピンはクロスポイント・マルチプレクサから選択可能。
24
AIN3
AI
アナログ入力 3。このピンはクロスポイント・マルチプレクサから選択可能。
16
1
このデータシートでは、共用ピンの名前は関係する機能でのみ参照します。
2
AI =アナログ入力、AO = アナログ出力、P = 電源、DI = デジタル入力、DO = デジタル出力、DI/O = 双方向デジタル入力/出力。
Rev. 0
－ 10/59 －
A
E
Rev. 0
2147455850
SAMPLE NUMBER
図 7. ノイズ (アナログ入力バッファをイネーブル
VREF = 5 V、出力データレート = 5 SPS)
－ 11/59 －
2147456194
2147456183
2147456172
2147456161
2147456150
2147456139
2147456128
ADC CODE
12912-009
2147456606
2147456302
2147455998
2147455694
2147455390
2147455086
2147454782
2147454478
2147454174
2147453870
2147453566
2147453262
2147452958
2147452654
2147453951
2147453943
2147453935
2147453927
2147453919
2147453911
2147453903
2147453895
2147453887
2147453879
2147453871
2147453863
2147453855
2147453847
2147453839
2147453831
2147453823
2147453815
2147453807
2147453799
12912-008
ADC CODE
12912-010
ADC CODE
2147456117
2147455950
2147456106
2147456000
2147456095
2147456050
2147456084
2147456150
2147456073
2147456200
2147456062
2147456250
2147456051
図 6. ノイズ (アナログ入力バッファをディスエーブル、VREF =
5 V、出力データレート = 10 kSPS、32 ビット・データ出力)
2147452350
2147448000
2147456040
2147449000
2147452046
2147451000
2147451742
2147452000
2147456029
2147453000
2147451438
2147455000
2147456018
2147456000
2147451134
図 5. ノイズ (アナログ入力バッファをディスエーブル、VREF =
5 V、出力データレート = 5 SPS、32 ビット・データ出力)
2147456007
0
2147453791
2147453800
2147450830
2147450526
2147453850
SAMPLE COUNT
2147453900
2147455996
2147454000
SAMPLE COUNT
0
33
66
99
132
165
198
231
264
297
330
363
396
429
462
495
528
561
594
627
660
693
726
759
792
825
858
891
924
957
990
ADC CODE
2147454000
2147455985
SAMPLE NUMBER
2147455974
2147456100
SAMPLE COUNT
2147447000
12912-005
SAMPLE NUMBER
12912-006
0
33
66
99
132
165
198
231
264
297
330
363
396
429
462
495
528
561
594
627
660
693
726
759
792
825
858
891
924
957
990
ADC CODE
2147453700
12912-007
0
33
66
99
132
165
198
231
264
297
330
363
396
429
462
495
528
561
594
627
660
693
726
759
792
825
858
891
924
957
990
ADC CODE
データシート
AD7177-2
代表的な性能特性
特に指定がない限り、AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、TA = 25°C。
160
2147453950
140
120
100
80
60
40
2147453750
20
図 8. コード・ヒストグラム (アナログ入力バッファをディスエ
ーブル、VREF = 5 V、出力データレート = 5 SPS
32 ビット・データ出力)
2147458000
2147457000
140
120
100
80
60
2147450000
40
20
0
図 9. コード･ヒストグラム (アナログ入力バッファをディスエ
ーブル、VREF = 5 V、出力データレート = 10 kSPS
32 ビット・データ出力)
160
140
120
100
80
60
40
2147455900
20
0
図 10. コード・ヒストグラム (アナログ入力バッファをイネー
ブル、VREF = 5 V、出力データレート = 5 SPS)
AD7177-2
データシート
2147462000
160
140
2147460000
120
SAMPLE COUNT
ADC CODE
2147458000
2147456000
2147454000
100
80
60
40
2147452000
20
2147450000
ADC CODE
図 14. コード・ヒストグラム (アナログ入力バッファをイネー
ブル、VREF = 5 V、出力データレート = 10 kSPS)
図 11. ノイズ (アナログ入力バッファをイネーブル、VREF = 5
V、出力データレート = 10 kSPS)
16800000
0.000016
ANALOG INPUT BUFFERS ON
ANALOG INPUT BUFFERS OFF
0.000014
CONTINUOUS CONVERSION—REFERENCE DISABLED
STANDBY—REFERENCE DISABLED
STANDBY—REFERENCE ENABLED
16780000
0.000012
OUTPUT CODE
16760000
0.000010
NOISE (V)
12912-014
2147460316
2147460733
2147459482
2147459899
2147459065
2147458231
2147458648
2147457814
2147456980
2147457397
2147456563
2147456146
2147455729
2147455321
2147454895
2147454478
2147454061
2147453644
2147453227
SAMPLE NUMBER
2147452810
0
33
66
99
132
165
198
231
264
297
330
363
396
429
462
495
528
561
594
627
660
693
726
759
792
825
858
891
924
957
990
12912-011
2147452393
0
2147448000
0.000008
0.000006
16740000
16720000
16700000
0.000004
0
0.5
4.0
3.5
2.5
3.0
1.5
2.0
1.0
INPUT COMMON-MODE VOLTAGE (V)
4.5
5.0
16660000
12912-217
0
1
10
100
SAMPLE NUMBER
1k
10k
図 15. 内蔵リファレンスのセトリング・タイム
図 12. 入力同相モード電圧対ノイズ
アナログ入力バッファをオンおよびオフ
0
20
ANALOG INPUT BUFFERS OFF
ANALOG INPUT BUFFERS ON
18
–20
16
–40
CMRR (dB)
NOISE (µV rms)
14
12
10
8
–60
–80
6
–100
4
–120
0
2
4
6
8
10
FREQUENCY (MHz)
12
14
16
1
12912-218
0
100
1k
10k
VIN FREQUENCY (Hz)
100k
1M
図 16. VIN 周波数対同相モード除去比 (CMRR)、VIN = 0.1 V
図 13. 外部マスター・クロック周波数対ノイズ
アナログ入力バッファをオンおよびオフ
Rev. 0
10
12912-226
2
－ 12/59 －
12912-225
16680000
0.000002
AD7177-2
データシート
–80
30
–90
25
–100
SAMPLE COUNT
CMRR (dB)
–110
–120
–130
–140
–150
–160
20
15
10
5
20
30
40
50
VIN FREQUENCY (Hz)
60
70
0
12912-227
–180
10
2.50 2.75 3.00 3.25 3.50 3.75 4.00 4.25 4.50 4.75 5.00
INL ERROR (ppm)
図 20. 積分非直線性 (INL) 分布ヒストグラム (差動入力、すべ
ての入力バッファをイネーブル、
図 17. VIN 周波数対同相モード除去比 (CMRR)
（VIN = 0.1 V、10 Hz～70 Hz、出力データレート = 20 SPS
VREF = 2.5 V 外付け、100 個測定)
エンハンスド・フィルタ)
30
–60
AVDD1—EXTERNAL 2.5V REFERENCE
AVDD1—INTERNAL 2.5V REFERENCE
–70
25
–80
20
SAMPLE COUNT
PSRR (dB)
12912-230
–170
–90
–100
15
10
–110
5
0
1
10
100
1k
10k
100k
VIN FREQUENCY (Hz)
1M
10M
100M
0.2
12912-228
–130
15
5
0.8
1.0
1.2
1.4
INL ERROR (ppm)
1.6
1.8
2.0
(差動入力、すべての入力バッファをディスエーブル、
VREF = 2.5 V 外付け、100 個測定)
INTERNAL 2.5V REF,
ANALOG INPUT BUFFERS OFF
INTERNAL 2.5V REF,
ANALOG INPUT BUFFERS ON
EXTERNAL 2.5V REF,
ANALOG INPUT BUFFERS OFF
EXTERNAL 2.5V REF,
ANALOG INPUT BUFFERS ON
EXTERNAL 5V REF,
ANALOG INPUT BUFFERS OFF
EXTERNAL 5V REF,
ANALOG INPUT BUFFERS ON
30
25
0
SAMPLE COUNT
INL (ppm of FSR)
10
0.6
図 21. 積分非直線性 (INL) 分布ヒストグラム
図 18. VIN 周波数対電源変動除去比(PSRR)
20
0.4
12912-231
–120
–5
–10
20
15
10
–15
–3
–2
–1
0
VIN (V)
1
2
3
4
5
5
0
0.5
図 19. VIN (差動入力)対積分非直線性 (INL)
1.0
1.5
2.0
2.5
3.0
3.5
INL ERROR (ppm)
4.0
4.5
図 22. 積分非直線性 (INL) 分布ヒストグラム
(全入力バッファをイネーブル、差動入力、
VREF = 5 V 外付け、100 個測定)
Rev. 0
－ 13/59 －
5.0
12912-232
–4
12912-229
–20
–5
AD7177-2
データシート
16400000
30
16300000
25
16200000
FREQUENCY (Hz)
SAMPLE COUNT
20
15
10
16100000
16000000
15900000
15800000
5
0.2
0.4
0.6
0.8
1.0
1.2
INL ERROR (ppm)
1.4
1.6
15600000
–40
12912-233
0
図 23. 積分非直線性 (INL) 分布ヒストグラム
–20
0
20
40
60
TEMPERATURE (°C)
80
12912-236
15700000
100
図 26. 内蔵発振器周波数の温度特性
(全入力バッファをディスエーブル、差動入力、
0.0010
VREF = 5 V 外付け、100 個測定)
5.0
BUFFER DISABLED
BUFFER ENABLED
4.5
0.0005
ERROR (V)
4.0
INL (ppm of FSR)
3.5
3.0
0
2.5
–0.0005
2.0
1.0
–0.0010
–40
–20
0
0
–40
–20
0
20
40
60
TEMPERATURE (°C)
80
100
12912-234
0.5
20
40
60
TEMPERATURE (°C)
80
12912-237
1.5
100
図 27. 絶対リファレンス電圧誤差の温度特性
50
図 24. 積分非直線性 (INL)の温度特性
(差動入力、VREF = 2.5 V 外付け)
45
40
50
SAMPLE COUNT
35
45
40
30
25
20
15
25
10
20
5
15
0
–40 –30 –20 –10 0
10
10 20 30 40 50 60 70 80 90
OFFSET ERROR (µV)
5
15.98
15.99
16.00 16.01 16.02 16.03
FREQUENCY (MHz)
16.04
16.05
図 28. オフセット誤差分布ヒストグラム
12912-235
0
(内部で短絡、248 個測定)
図 25. 内蔵発振器周波数／精度分布ヒストグラム(100 個測定)
Rev. 0
－ 14/59 －
12912-238
SAMPLE COUNT
35
30
AD7177-2
データシート
25
35
30
20
SAMPLE COUNT
SAMPLE COUNT
25
20
15
15
10
10
5
GAIN ERROR DRIFT (ppm/FSR)
図 29. オフセット誤差ドリフト分布ヒストグラム
(内部で短絡、248 個測定)
12912-242
0.30
0.28
0.26
0.24
0.22
0.20
0.18
0.16
0.14
0.12
0.10
0.08
0.06
0.04
0
0.02
–0.02
OFFSET DRIFT ERROR (nV/°C)
0
12912-239
0
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
10
20
30
40
50
60
70
80
90
100
110
120
5
図 32. ゲイン誤差ドリフト分布ヒストグラム
(全入力バッファをイネーブル、100 個測定)
40
40
35
35
30
SAMPLE COUNT
SAMPLE COUNT
30
25
20
15
25
20
15
10
10
5
–3
–2
–1
0
1
2
GAIN ERROR (ppm/FSR)
3
4
0
0.10
図 30. ゲイン誤差分布ヒストグラム
(全入力バッファをイネーブル、100 個測定)
0.15
0.20 0.25 0.30 0.35 0.40 0.45
GAIN ERROR DRIFT (ppm/FSR)
0.50
0.55
12912-243
–4
12912-240
5
0
図 33. ゲイン誤差ドリフト分布ヒストグラム
(全入力バッファをディスエーブル、100 個測定)
30
0.025
25
SUPPLY CURRENT (A)
15
10
5
0.010
34
35
36
37
38
39
40
GAIN ERROR (ppm/FSR)
41
42
43
12912-241
0.005
0
0
–40
図 31. ゲイン誤差分布ヒストグラム
(全入力バッファをディスエーブル、100 個測定)
Rev. 0
0.015
BUFFERS DISABLED
BUFFERS ENABLED
–20
0
20
40
60
TEMPERATURE (°C)
80
図 34. 電源電流の温度特性 (連続変換モード)
－ 15/59 －
100
12912-244
SAMPLE COUNT
0.020
20
AD7177-2
データシート
1.6
100
ANALOG INPUT CURRENT (nA)
1.0
0.8
0.6
0.4
0.2
60
40
20
0
–20
–40
–60
0
20
40
60
TEMPERATURE (°C)
80
12912-245
–20
–100
–5
100
図 35. 電源電流の温度特性 (パワーダウン・モード)
–2
–1
0
1
2
INPUT VOLTAGE (V)
3
4
5
100
16
80
ANALOG INPUT CURRENT (nA)
14
SAMPLE COUNT
–3
図 38. 入力電圧対アナログ入力電流、VCM = 2.5 V
すべての入力バッファをイネーブル
18
12
10
8
6
4
2
0.2 0.4
–1.2 –1.0 –0.8 –0.6 –0.4 –0.2 0
TEMPERATURE DELTA (°C)
0.6
0.8
1.0
20
0
–20
–40
–60
–20
0
20
40
60
TEMPERATURE (°C)
80
図 39. アナログ入力電流の温度特性
全入力バッファをイネーブル
35
30
25
20
15
10
12912-247
5
9.60 9.65 9.70 9.75 9.80 9.85 9.90 9.95 10.00 10.05 10.10
CURRENT (µA)
40
–100
–40
図 36. 温度センサー分布ヒストグラム
(キャリブレーションなし、100 個測定)
0
60
AIN+ = AVDD1 – 0.2V
AIN– = AVSS + 0.2V
AIN+ = AVDD1
AIN– = AVSS
–80
12912-246
0
SAMPLE COUNT
–4
12912-248
–80
0
–40
図 37. バーンアウト電流分布ヒストグラム(100 個測定)
－ 16/59 －
100
12912-249
SUPPLY CURRENT (µA)
1.2
Rev. 0
–40°C, AIN+
–40°C, AIN–
+25°C, AIN+
+25°C, AIN–
+105°C, AIN+
+105°C, AIN–
80
1.4
AD7177-2
データシート
ノイズ性能と分解能
表 6 と表 7 に、様々な出力データレートとフィルタに対する
AD7177-2 の rms ノイズ、ピーク to ピーク・ノイズ、実効分解
能、ノイズ・フリー (ピーク to ピーク) 分解能を示します。これ
らの値は、外付け 5 V リファレンス電圧を使用するバイポーラ
入力範囲に対するものです。これらの値は typ 値で、1 チャンネ
ルに対して差動入力電圧 = 0 V で ADC を連続変換させた場合に
測定されたものです。ピーク to ピーク分解能はピーク to ピー
ク・ノイズに基づいて計算していることに注意してください。
ピーク to ピーク分解能は、コード・フリッカ（変換毎のばらつ
き）が発生しない分解能を表します。
表 6. RMS ノイズおよびピーク to ピーク分解能対出力データレート、Sinc5 + Sinc1 フィルタ (デフォルト) 1を使用
Output Data Rate (SPS)
RMS Noise (µV rms)
Effective Resolution (Bits)
PeaktoPeak Noise (µV p-p)
PeaktoPeak Resolution (Bits)
Input Buffers Disabled
10,000
1000
59.92
49.96
16.66
5
2.5
0.77
0.19
0.18
0.1
0.07
21.9
23.6
25.8
26
26.7
27.3
18.3
5.2
1.1
0.95
0.45
0.34
19.1
20.9
23.1
23.3
24.1
24.6
Input Buffers Enabled
10,000
1000
59.98
49.96
16.66
5
3
0.92
0.23
0.2
0.13
0.07
21.7
23.4
25.7
26
26.6
26.7
23
5.7
1.2
1
0.66
0.32
18.7
20.7
23.0
23.3
23.9
24.6
1
選択されたレートのみ、1000 サンプル。
表 7. RMS ノイズおよびピーク to ピーク分解能対出力データレート、Sinc3 フィルタ 1を使用
Output Data Rate (SPS)
RMS Noise (µV rms)
Effective Resolution (Bits)
PeaktoPeak Noise (µV p-p)
PeaktoPeak Resolution (Bits)
Input Buffers Disabled
10,000
1000
60
50
16.66
5
1.8
0.56
0.13
0.13
0.07
0.05
22.4
24
26.3
26.5
27
27.5
14
3.9
0.8
0.7
0.37
0.21
19.4
21.3
23.6
23.8
24.3
24.8
Input Buffers Enabled
10,000
1000
60
50
16.66
5
5
2.1
0.71
0.17
0.15
0.12
0.08
0.08
22.2
23.7
25.8
26.2
26.8
27.2
24
16
4.5
1.1
0.83
0.6
0.35
0.35
19.3
21.1
23.1
23.5
24.1
24.5
24
1
選択されたレートのみ、1000 サンプル。
Rev. 0
－ 17/59 －
AD7177-2
データシート
ゲッティング・スターティド
AD7177-2 は、高速セトリング、高分解能のマルチプレクス型
ADC であり、以下の高度な設定機能を提供します。
•
•
•
•
•
AD7177-2 は、 2.5 V 低ドリフト (±2 ppm/°C) の高精度バンド・
ギャップ・リファレンス電圧を内蔵しています。AD 変換に対
してこのリファレンスを使用し、外付け部品数を削減できます。
また、このリファレンスを REFOUT ピンへ出力して、外付け回
路の低ノイズ・バイアス電圧として使用することができます。
この例として、REFOUT 信号による外付けアンプの入力同相電
圧設定があります。
2 チャンネルのフル差動または 4 チャンネルのシングルエ
ンド・アナログ入力。
クロスポイント・マルチプレクサにより、変換対象入力信
号として任意のアナログ入力の組み合わせを選択して、変
調器の正入力または負入力へ接続します。
真のレール to レールのアナログ入力バッファおよびリフ
ァレンス入力バッファ。
フル差動入力または任意のアナログ入力を基準とするシン
グルエンド入力。
チャンネルごとの機能設定—最大 4 種類のセットアップに
より設定可能。別々のセットアップを各チャンネルに指定
可能。各セットアップでは、バッファのイネーブル／ディ
スエーブル、ゲインおよびオフセットの補正、フィルタ・
タイプ、出力データレート、リファレンス電圧 (内部／外
部)を設定することができます。
AD7177-2 は、アナログ回路とデジタル回路用に 2 個のリニア・
レギュレータ・ブロック（LDO）を内蔵しています。アナログ
用 LDO は、AVDD2 電源から 1.8 V を生成して ADC コアへ供給
します。AVDD1 電源と AVDD2 電源を接続して回路配線を簡単
にすることもできます。システム内に 2 V～5.5 V の範囲のクリ
ー ン な アナ ログ 電 源 レー ルが 既 に 存在 する 場 合 は、 これ を
AVDD2 入力に接続して、消費電力を小さくすることができます。
GENERAL-PURPOSE I/O 0 AND
GENERAL-PURPOSE I/O 1
OUTPUT HIGH = AVDDx
GPIO1
OUTPUT LOW = AVSS
GPIO0
16MHz
19
20
GPIO0
GPIO1
OPTIONAL EXTERNAL
CRYSTAL CIRCUITRY
CAPACITORS
XTAL1 9
21
CX2
CX1
AIN0
XTAL2/CLKIO 10
DOUT/RDY 11
22
DOUT/RDY
AIN1
DIN
DIN 12
23
SCLK
AIN2
SCLK
13
CS
CS 14
24
AIN3
1
AIN4
CLKIN
OPTIONAL
EXTERNAL
CLOCK
INPUT
SYNC/ERROR 15
SYNC/ERROR
AD7177-2
IOVDD
IOVDD 16
0.1µF
DGND 17
VIN
2
4.7µF
1
3
TP
NC
VIN
REGCAPD 18
NC 7
0.1µF
1µF
0.1µF
ADR445
4
GND
AVDD1 7
VOUT 6
TRIM
TP
5
8
AVDD1
3
0.1µF
4.7µF
0.1µF
REF+
AVDD2
0.1µF
AVDD2 8
2.5V REFERENCE
OUTPUT
2
REF–
4
REFOUT
0.1µF
REGCAPA 5
0.1µF
0.1µF
AVSS
1µF
0.1µF
図 40.代表的な接続図
Rev. 0
－ 18/59 －
12912-051
6
AD7177-2
データシート
AD7177-2 は広範囲なアプリケーションで使用でき、高分解能と
高精度を提供します。次にこの例を示します。
•
•
•
•
内蔵マルチプレクサを使用したアナログ入力チャンネルの
高速スキャン
GPIO から自動制御される外付けマルチプレクサを使用し
たアナログ入力チャンネルの高速スキャン
チャンネル･スキャンあるいはシングル・チャンネルで低
速動作時の高分解能変換
チャンネル毎に 1 個の ADC チャンネルが付く応用では、
レイテンシの小さい高速出力により、外付けマイクロコン
トローラ、DSP、または FPGA でアプリケーション固有の
フィルタリングが可能。
電源
ADC レジスタ・マップのアクセス
コミュニケーション・レジスタが、ADC の全レジスタ・マップ
に対するアクセスを制御します。このレジスタは 8 ビットの書
き込み専用レジスタです。パワーアップ時またはリセット後、
デジタル・インターフェースはデフォルト状態になり、コミュ
ニケーション・レジスタへの書き込み待ちになります。このた
め、すべての通信はコミュニケーション・レジスタへの書き込
みによって開始されます。
コミュニケーション・レジスタに書き込まれたデータにより、
対象となるレジスタと次のデータ転送動作が読み出し動作であ
るか、または書き込み動作であるかが指定されます。レジス
タ・アドレス・ビット (RA[5:0])は、読み出しまたは書き込み動
作の対象となる特定のレジスタを指定します。
選択されたレジスタに対する読み出し動作または書き込み動作
が完了すると、インターフェースはデフォルト状態に戻り、コ
ミュニケーション・レジスタに対する書き込み動作待ちの状態
になります。
図 42 と図 43 に、まず 8 ビット・コマンドをコミュニケーショ
ン・レジスタに書き込んだ後に、レジスタのデータを書き込むこ
とにより、レジスタに対する読み書きを説明します。
AD7177-2 には、AVDD1、AVDD2、IOVDD の 3 種類の独立した
電源があります。
IOVDD は、内蔵 1.8 V デジタル用 LDO レギュレータの電源で
す。このレギュレータは、ADC のデジタル・ロジックに電源を
供給します。IOVDD は、ADC の SPI インターフェースの電圧
レベルを設定します。IOVDD は DGND を基準とし、IOVDD −
DGND は 2 V～5.5 V の範囲です。
8 BITS, 16 BITS,
OR 24 BITS OF DATA
CMD
DATA
CS
AVDD1 は、クロスポイント・マルチプレクサ、アナログ入力内
蔵 バ ッ フ ァ、リ フ ァ レ ン ス入 力 内 蔵 バ ッフ ァ の 電 源 です 。
AVDD1 は AVSS を基準とし、AVDD1 − AVSS = 5 V 専用です。
AVDD1 − AVSS には、5 V 単電源または±2.5 V 両電源を使用する
ことができます。両電源動作では真のバイポーラ入力が可能で
す。両電源を使用する場合は、絶対最大定格に注意する必要があ
ります (絶対最大定格のセクション参照)。
AVDD2 は、内蔵 1.8 V アナログ用 LDO レギュレータの電源で
す 。 こ の レ ギ ュ レ ー タ は ADC コ ア の 電 源 を 供 給 し ま す 。
AVDD2 は AVSS を基準とし、AVDD2 – AVSS は 2 V～5.5 V の範
囲です。
8-BIT COMMAND
DIN
SCLK
12912-053
デジタル IOVDD 電源に付属するリニア・レギュレータも同じ
機能を持ち、IOVDD ピンの入力電圧を 1.8 V へレギュレーショ
ンして内蔵デジタル・フィルタに供給します。シリアル・イン
ターフェース信号は、常にこのピンの IOVDD 電源電圧をもと
に動作します。これは、3.3 V を IOVDD ピンに入力すると、イ
ンターフェースのロジック入力と出力がこのレベルで動作する
ことを意味します。
図 42. レジスタへの書き込
(8 ビット・コマンド、レジスタ・アドレス、8、16、または 24
ビットのデータの順で続きます。DIN 上のデータ長は選択した
レジスタに依存します)
8-BIT COMMAND
8 BITS, 16 BITS,
24 BITS, OR
32 BITS OUTPUT
CS
デジタル通信
SAMPLE EDGE
12912-052
DRIVE EDGE
図 41. SPI モード 3 での SCLK エッジ
Rev. 0
DIN
DOUT/RDY
SCLK
CMD
DATA
12912-054
AD7177-2 は、QSPI™、MICROWIRE®、DSP と互換性のある 3
線式または 4 線式の SPI インターフェースを内蔵しています。こ
のインターフェースは SPI モード 3 で動作し、CS をロー・レベ
ルに固定して動作させることができます。SPI モード 3 では、
SCLK はハイ・レベルでアイドルになり、SCLK の立ち下がりエ
ッジが駆動エッジになり、SCLK の立ち上がりエッジがサンプ
ル・エッジになります。これは、データが立ち下がり／駆動エ
ッジで出力され、データが立ち上がり／サンプル・エッジで入
力されることを意味します。
図 43. レジスタの読み出し
(8 ビット・コマンド、レジスタ・アドレス、8、16、または 24
ビットのデータの順で続きます。DOUT 上のデータ長は選択し
たレジスタに依存します)
ID レジスタの読み出しは、デバイスとの正常通信を確認する推
奨方法です。ID レジスタは読み出し専用レジスタであり、
AD7177-2 の固有値 0x4FDX を格納しています。コミュニケーシ
ョン・レジスタと ID レジスタの詳細を、それぞれ表 8 と表 9 に
示します。
－ 19/59 －
AD7177-2
データシート
る推奨フローの概要を示します。
AD7177-2 のリセット
•
•
インターフェース同期が失われた場合には、シリアル・クロッ
クで少なくとも 64 サイクル間 DIN がハイ・レベルを維持する
書き込みを行うと、ADC はレジスタ値などのデバイス全体をリ
セットしてデフォルト状態に戻ります。あるいは、デジタル・
インターフェースで CSを使用している場合、 CS をハイ・レベ
ルに戻すと、デジタル・インターフェースがデフォルト状態に
設定されて、すべてのシリアル・インターフェース動作が停止
します。
•
チャンネル設定
AD7177-2 には、4 つの独立なチャンネルと 4 種類の独立なセッ
トアップがあります。任意のチャンネルで任意のアナログ入力
対を選択することができ、さらに任意のチャンネルに対して 4
種類のセットアップを選択することができるため、柔軟なチャ
ンネル設定が可能です。各チャンネルは専用のセットアップを
持つことができるため、この機能は差動入力およびシングルエ
ンド入力を使う場合にチャンネル設定ごとにも可能です。
設定の概要
パワーオンまたはリセット後の AD7177-2 デフォルト設定は次
の通リです。一部のレジスタ設定値オプションのみを示してあ
ることに注意してください。このリストは一例です。レジスタ
の詳細については、レジスタの詳細のセクションを参照してく
ださい。
•
•
•
•
チャンネル・レジスタ
チャンネル設定。CH0 をイネーブル、AIN0 を正入力とし
て選択、AIN1 を負入力として選択。セットアップ 0 を選
択。
セットアップ・コンフィギュレーション。内蔵リファレン
スとアナログ入力バッファをイネーブル。リファレンス入
力バッファをディスエーブル。
フィルタ・コンフィギュレーション。sinc5 + sinc 1 フィル
タを選択し、10 kSPS の最大出力データレートを選択。
ADC モード。連続変換モードと内部発振器をイネーブル。
インターフェース・モード。CRC とデータ + ステータス
出力をディスエーブル。
図 44 に、次の 3 つのブロックに分けて、ADC 設定変更に対す
チャンネル・レジスタを使って、チャンネルの正アナログ入力
(AIN+)または負アナログ入力 (AIN−)として 5 本のアナログ入力
ピン (AIN0～AIN4)のいずれを使うかを選択します。このレジス
タには、チャンネル・イネーブル／ディスエーブル・ビット、
セットアップ選択ビットも配置されています。これらは、この
チャンネルに対して使用するセットアップを 4 種類の使用可能
なセットアップから選択する際に使います。
AD7177-2 が複数のチャンネルをイネーブルして動作する場合、
チャンネル・シーケンサが、チャンネル 0 からチャンネル 3 へ
シーケンシャルな順にイネーブルされたチャンネルを繰り返し
スキャンます。あるチャンネルがディスエーブルされていると、
そのチャンネルはシーケンサによりスキップされます。例とし
てチャンネル 0 のチャンネル・レジスタの詳細を表 10 に示しま
す。
A
CHANNEL CONFIGURATION
SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL
SELECT ONE OF 4 SETUPS FOR ADC CHANNEL
B
SETUP CONFIGURATION
4 POSSIBLE ADC SETUPS
SELECT FILTER ORDER, OUTPUT DATA RATE, AND MORE
C
ADC MODE AND INTERFACE MODE CONFIGURATION
SELECT ADC OPERATING MODE, CLOCK SOURCE,
ENABLE CRC, DATA + STATUS, AND MORE
12912-044
•
チャンネル設定 (図 44 のボックス A 参照)
セットアップ・コンフィギュレーション (図 44 のボックス
B 参照)
ADC モードおよびインターフェース・モード設定 (図 44
のボックス C 参照)
図 44. ADC 設定の推奨フロー
表 8.コミュニケーション・レジスタ
Reg.
Name
Bits
Bit 7
Bit 6
0x00
COMMS
[7:0]
WEN
R/W
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
RA
Reset
RW
0x00
W
Reset
RW
0x4FDX
R
Reset
RW
0x8001
RW
表 9. ID レジスタ
Reg.
Name
Bits
0x07
ID
[15:8]
Bit 5
Bit 4
ID[15:8]
Bit 3
[7:0]
ID[7:0]
Bit 2
Bit 1
Bit 0
表 10. チャンネル 0 レジスタ
Reg.
Name
Bits
Bit 7
Bit 6
0x10
CH0
[15:8]
CH_EN0
Reserved
[7:0]
Rev. 0
Bit 5
Bit 4
SETUP_SEL[2:0]
AINPOS0[2:0]
Bit 3
Bit 2
Reserved
AINNEG0
－ 20/59 －
Bit 1
Bit 0
AINPOS0[4:3]
AD7177-2
データシート
セットアップ・コンフィギュレーション・レジスタ
ADC セットアップ
セットアップ・コンフィギュレーション・レジスタを使うと、バ
イポーラまたはユニポーラの選択することにより ADC の出力コ
ーディングを選択することができます。 バイポーラ・モードで
は、ADC は負の差動入力電圧まで受付け、出力コーディングは
オフセット・バイナリになります。ユニポーラ・モードでは、
ADC は正の差動電圧のみを受付け、コーディングはストレート・
バイナリになります。いずれの場合でも、入力電圧は AVDD1/
AVSS 電源電圧以内である必要があります。これらのレジスタを
使うと、リファレンス電圧源を選択することができます。内蔵
2.5 V リファレンス、REF+ピンと REF− ピンの間に接続する外
付けリファレンス、または AVDD1 − AVSS 間の電圧の 3 種類の
オプションを使用することができます。このレジスタからアナ
ログ入力バッファとリファレンス入力バッファもイネーブル／
ディスエーブルすることができます。
AD7177-2 には、4 種類の独立なセットアップがあります。各セ
ットアップは次の 4 個のレジスタから構成されます。
•
•
•
•
セットアップ・コンフィギュレーション・レジスタ
フィルタ・コンフィギュレーション・レジスタ
ゲイン・レジスタ
オフセット・レジスタ
例えば、セットアップ 0 は、セットアップ・コンフィギュレー
ション・レジスタ 0、フィルタ・コンフィギュレーション・レ
ジスタ 0、ゲイン・レジスタ 0、オフセット・レジスタ 0 から構
成されています。図 45 にこれらのレジスタのグループ化を示し
ます。セットアップは、チャンネル・レジスタ (チャンネル設定
のセクション参照)から選択することができ、各チャンネルに 4
種類の内のいずれかのセットアップを割り当てることができます。
例として表 11～表 14 に、セットアップ 0 に対応する 4 つのレジ
スタを示します。この構造は、セットアップ 1～セットアップ 3
でも同じです。
SETUP CONFIG
REGISTERS
フィルタ・コンフィギュレーション・レジスタ
フィルタ・コンフィギュレーション・レジスタは、ADC 変調器
出力（ΣΔモジュレータ出力）に使用するデジタル・フィルタ
を選択します。フィルタの次数と出力データレートは、このレ
ジスタ内のビットを設定して選択します。詳細については、デ
ジタル・フィルタのセクションを参照してください。
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50Hz AND 60Hz
12912-045
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
図 45. ADC セットアップ・レジスタのグループ化
表 11.セットアップ・コンフィギュレーション 0 レジスタ
Reg.
Name
0x20
SETUPCON0 [15:8]
Bits
[7:0]
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
BI_UNIPOLAR REFBUF0+ REFBUF0 AINBUF0+ AINBUF0− 0x1320
0
−
Reserved
BURNOUT_EN0 Reserved
REF_SEL0
RW
RW
Reserved
表 12. フィルタ・コンフィギュレーション 0 レジスタ
Reg.
Name
0x28
FILTCON0 [15:8] SINC3_MAP0
Bits
[7:0]
Bit 7
Reserved
Bit 6
Bit 5
Bit 4
Bit 3
Reserved
Bit 2
ENHFILTEN0
ORDER0
Bit 1
Bit 0
ENHFILT0
Reset
RW
0x0507
RW
Reset
RW
0x5XXX
X0
RW
Reset
RW
ODR0
表 13. ゲイン設定 0 レジスタ
Reg.
Name
Bits
0x38
GAIN0
[23:0]
Bits[23:0]
GAIN0[23:0]
表 14. オフセット設定 0 レジスタ
Reg.
Name
Bits
0x30
OFFSET0
[23:0]
Rev. 0
Bits[23:0]
OFFSET0[23:0]
－ 21/59 －
0x800000 RW
AD7177-2
データシート
Rev. 0
－ 22/59 －
AD7177-2
データシート
ゲイン・レジスタ
ADC モードおよびインターフェース・モード設定
ゲイン・レジスタは、ADC のゲイン・キャリブレーション係数
を格納する 24 ビット・レジスタです。ゲイン・レジスタはリー
ド／ライト可能レジスタです。これらのレジスタには、パワーオ
ン時に出荷時の校正係数が設定されます。このため、各デバイ
スは異なるデフォルト係数を持ちます。システム・フルスケー
ル・キャリブレーションが開始されるか、ゲイン・レジスタに
書き込が行われると、デフォルト値が自動的に上書きされます。
キャリブレーションの詳細については、動作モードのセクショ
ンを参照してください。
ADC モード・レジスタとインターフェース・モード・レジスタ
は、AD7177-2 で使用するコア・ペリフェラルとデジタル・イン
ターフェースのモードを設定します。
オフセット・レジスタ
このレジスタは ADC のオフセット・キャリブレーション係数を
格納しています。オフセット・レジスタのパワーオン・リセッ
ト値は 0x800000 です。オフセット・レジスタは、24 ビットの
リード／ライト・レジスタです。内部またはシステム・ゼロス
ケール・キャリブレーションが開始されるか、またはオフセッ
ト・レジスタに書き込みが行われると、パワーオン・リセット
値が自動的に上書きされます。
ADC モード・レジスタ
ADC モード・レジスタは主に、ADC 変換モードを連続変換ま
たはシングル変換に設定するときに使います。またこの中でス
タンバイ・モード、パワーダウン・モード、キャリブレーショ
ン・モードを設定することもできます。さらに、このレジスタ
には、クロック・ソース・セレクト・ビットと内蔵リファレン
ス・イネーブル・ビットが含まれています。リファレンスの選
択ビットは、ここではなくセットアップ・コンフィギュレーシ
ョン・レジスタに配置されています (詳細については、ADC セ
ットアップのセクション参照)。
インターフェース・モード・レジスタ
インターフェース・モード・レジスタはデジタル・インターフ
ェース動作を設定します。このレジスタを使うと、データ・ワー
ド長、CRC イネーブル、データ + ステータスの読み出し、連続読
み出しモードを制御することができます。ADC モード・レジスタ
とインターフェース・モード・レジスタの詳細を、それぞれ表 15
と表 16 に示します。詳細については、デジタル・インターフェ
ースのセクションを参照してください。
表 15. ADC モード・レジスタ
Reg.
Name
0x01
ADCMODE
Bits
Bit 7
Bit 6
Bit 5
Bit 4
[15:8]
REF_EN
HIDE_DELAY
SING_CYC
[7:0]
Reserved
Bit 3
Bit 2
Bit 1
Reserved
Mode
Bit 0
Delay
CLOCKSEL
Reset
R
W
0x8000
RW
Reserved
表 16. インターフェース・モード・レジスタ
Reg.
Name
Bits
0x02
IFMODE
[15:8]
[7:0]
Rev. 0
Bit 7
Bit 6
Bit 5
Reserved
CONTREAD
DATA_STAT
REG_CHECK
Bit 4
Bit 3
ALT_SYNC
IOSTRENGTH
Reserved
－ 23/59 －
Bit 2
CRC_EN
Bit 1
Reserved
WL32
Bit 0
Reset
RW
DOUT_RESET
0x0000
RW
Reserved
AD7177-2
データシート
設定の柔軟性
AD7177-2 の最も簡単な構成は、隣接するアナログ入力による 2
つの差動入力を使い、同じセットアップ、ゲイン補正、オフセ
ット補正レジスタで両入力を動作させる構成です。この場合、
AIN0/AIN1 と AIN2/AIN3 の差動入力を選択します。このような
設定では、図 46 の黒字で示すレジスタを設定する必要がありま
す。この設定では、灰色の字で示すレジスタは使いません。
CHANNEL
REGISTERS
SETUP CONFIG
REGISTERS
すべてのケースで、ゲイン・レジスタとオフセット・レジスタ
の設定はオプションで、これはレジスタ・ブロック間の点線で
示してあります。
これら 2 つのフル差動入力を実現するもう 1 つの方法は、4 種
類のセットアップを利用することです。これを行う場合として
は、各差動入力で異なる速度／ノイズ条件か、または各チャン
ネルに特定のオフセットまたはゲイン補正などがあるときです。
図 47 に、各差動入力で個別のセットアップを使って各チャンネ
ル設定が柔軟に行えることを示します。
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
AIN0
CH0
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
AIN1
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT ANALOG INPUT PAIRS
ENABLE THE CHANNEL
SELECT SETUP 0
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
12912-046
AIN4
ENHANCED 50Hz AND 60Hz
図 46. 2 つのフル差動入力で 1 つのセットアップを使用 (SETUPCON0; FILTCON0; GAIN0; OFFSET0)
AIN0
CH0
AIN1
CH1
AIN2
CH2
AIN3
CH3
AIN4
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC5 + SINC1
SINC3
SINC3 MAP
OFFSET CORRECTION
GAIN CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
ENHANCED 50Hz AND 60Hz
図 47. チャンネルごとのセットアップを使用する 2 つのフル差動入力
Rev. 0
OFFSET REGISTERS
0x10
－ 24/59 －
12912-047
CHANNEL
REGISTERS
AD7177-2
データシート
CHANNEL
REGISTERS
SETUP CONFIG
REGISTERS
定 し ま す 。 GAIN0 レ ジ ス タ と GAIN1 レ ジ ス タ 、 さ ら に
OFFSET0 レジスタと OFFSET1 レジスタを設定することにより、
オプションのゲインおよびオフセット補正をセットアップごと
に使用することができます。
図 48 に示す例では、入力の選択には CH0 レジスタ～CH2 レジ
スタを使用しています。これら各レジスタの CH_EN0 ビット～
CH_EN2 ビットを設定すると、クロスポイント・マルチプレクサ
を介して 3 つの組み合わせがイネーブルされます。AD7177-2 が
変換を行う場合、シーケンサは CH0→CH1→ CH2 と昇順に進ん
でから CH0 へ戻るシーケンスを繰り返します。
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
AIN0
CH0
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
AIN1
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
AIN4
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50Hz AND 60Hz
図 48. 複数の共用セットアップを使用する差動とシングルエンドのミックス構成
Rev. 0
－ 25/59 －
12912-048
図 48 に、アナログ入力ピンとその後段のセットアップ・コンフ
ィギュレーションとの間でのチャンネル・レジスタの関係を表
す例を示します。この例では、1 つの差動入力と 2 つのシングル
エンド入力が必要です。シングルエンド入力は、AIN2/AIN4 と
AIN3/AIN4 の組み合わせです。差動入力対は AIN0/AIN1 でセッ
トアップ 0 を使います。2 つのシングルエンド入力対はシステ
ム診断用として設定するため、差動入力とは別のセットアップ
を使いますが、ここではセットアップ 1 を共用します。2 つの
セットアップを使用するように選択した場合は、必要に応じて
SETUPCON0 レジスタと SETUPCON1 レジスタを設定し、さら
に必要に応じて FILTCON0 レジスタと FILTCON1 レジスタも設
AD7177-2
データシート
回路説明
AVDD1
バッファ付きアナログ入力
AIN0
AD7177-2 は、2 本の ADC アナログ入力に真のレール to レール
高精度ユニティ・ゲイン・バッファを付加しています。このバ
ッファは±30 nA (typ)の小さい入力電流で高い入力インピーダン
スを提供するため、高インピーダンス・ソースの信号源をアナ
ログ入力へ直接接続することができます。バッファが内部 ADC
スイッチ・コンデンサ・サンプリング回路を駆動するため、ア
ナログ・フロントエンドの回路条件が簡素化されると同時にバ
ッファあたり 2.9 mA (typ)の少ない消費電流で済みます。各アナロ
グ入力バッファ・アンプはチョッピング回路であるため、バッ
ファのオフセット誤差ドリフトと 1/f ノイズが最小化されていま
す。ADC とバッファの組み合わせた際の 1/f ノイズ・プロフィ
ールを図 49 に示します。
AVSS
AVDD1
Ø1
+IN
AIN1
CS1
AVSS
Ø2
AVDD1
Ø2
AIN2
CS2
AVSS
–IN
AVDD1
Ø1
AIN3
0
AVSS
–20
AVDD1
–40
AMPLITUDE (dB)
12912-056
AIN4
–60
AVSS
–80
–100
図 50. 簡略化したアナログ入力回路
–120
CS1 と CS2 の各コンデンサは、pF オーダーの大きさです。この
容量は、サンプリング容量と寄生容量との組み合わせからなり
ます。
–140
–160
フル差動入力
–200
1
10
100
FREQUENCY (Hz)
1000
12912-300
–180
図 49. 入力短絡時の FFT (アナログ入力バッファをイネーブル)
アナログ入力バッファは、多くのディスクリート・アンプとは
異なり、電源電圧近傍での動作時に直線性が低下しません。し
かし AVDD1 電源と AVSS 電源またはその近くで動作する場合、
入力電流が増加します。この増加は高い温度で顕著になります。
図 38 と図 39 に種々の条件に対するアナログ入力電流を示しま
す。アナログ入力バッファをディスエーブルすると、AD7177-2
の平均入力電流は差動入力電圧に比例して±48 µA/V のレートで
変化します。
クロスポイント・マルチプレクサ
AIN0、AIN1、AIN2、AIN3、AIN4 の 5 本のアナログ入力ピンが
あります。これらの各ピンは内蔵クロスポイント・マルチプレ
クサに接続されています。このクロスポイント・マルチプレクサ
により、これらの任意の入力をシングルエンドまたはフル差動の
入力対として設定することができます。AD7177-2 は、最大 4 つ
のアクティブ入力チャンネルを持つことができます。複数のチャ
ンネルがイネーブルされると、イネーブルされた最小チャンネ
ル番号からイネーブルされた最大チャンネル番号の順でチャン
ネルは自動的に切り替えられスキャンされます。マルチプレクサ
出力は、真のレール to レール内蔵バッファ入力に接続されます。
これらはバイパスすることもでき、このときマルチプレクサ出
力は ADC のスイッチド・キャパシタ入力へ直接接続されます。
簡略化したアナログ入力回路を図 50 に示します。
Rev. 0
AIN0～AIN4 のアナログ入力はクロスポイント・マルチプレク
サに接続されるため、信号の任意の組み合わせを使ってアナロ
グ入力対を構成することができます。このクロスポイント・マ
ルチプレクサにより、2 チャンネルのフル差動入力または 4 本
のシングルエンド入力として選択することができます。
2 チャンネルのフル差動入力パスを AD7177-2 に接続する場合、
AIN0/AIN1 を 1 つ目の差動入力対として、AIN2/AIN3 を 2 つ目
の差動入力対として、それぞれ使用することが推奨されます。
これは、これらのピンの互いの位置関係によります。すべての
アナログ入力を AVSS へデカップリングしてください。
シングルエンド入力
4 つのシングルエンド・アナログ入力を測定するように選択する
こともできます。この場合、各アナログ入力は被測定シングル
エンド入力と指定されたアナログ入力コモン・ピンとの電圧差
として変換されます。クロスポイント・マルチプレクサがある
ため、任意のアナログ入力をコモン・ピンとして設定すること
ができます。このような場合の例として、クロスポイント・マ
ル チ プ レ ク サ を 設 定 す る 際 に 、 AIN4 ピ ン を AVSS ま た は
REFOUT 電圧 (＝AVSS + 2.5 V)に接続して、この入力をコモン
電圧として選択し ます。AD7177-2 をシングルエンド入力で使
用する場合、INL 仕様が低下します。
－ 26/59 －
AD7177-2
データシート
ーブルされ、REFOUT ピンへ出力されます。内蔵リファレンス
電圧の代わりに外付けリファレンス電圧を使って AD7177-2 へ
供給するときは、REFOUT ピン出力に注意が必要です。内蔵リ
ファレンス電圧をアプリケーション内で使用しない場合は、パ
ワーアップ時に大きな電流が流れるため REFOUT ピンを AVSS
へ固定接続しないでください。内蔵リファレンス電圧を使用し
ない場合、パワーアップ時に ADC モード・レジスタへ書き込
みを行うと、内蔵リファレンスがディスエーブルされます。こ
れは、ADC モード・レジスタの REF_EN ビット (ビット 15) か
ら制御され、表 18 に示します。
AD7177-2 のリファレンス電圧
AD7177-2 は、デバイスの REF+ピンと REF− ピンに外付けリフ
ァレンス電圧を接続するか、または低ノイズ低ドリフトの 2.5 V
内蔵リファレンス電圧を使用するオプションを提供しています。
アナログ入力レンジを決めるリファレンス電源は、セットアッ
プ・コンフィギュレーション・レジスタの REF_SELx ビット (ビ
ット[5:4])を設定して選択します。セットアップ・コンフィギュ
レーション 0 レジスタの構成を表 17 に示します。AD7177-2 は、
デフォルトでパワーアップ時に内蔵 2.5 V リファレンスを使用
するように設定されています。
内蔵リファレンス
外付けリファレンス電圧
AD7177-2 は、低ノイズ低ドリフトのリファレンス電圧源を内蔵
しています。この内蔵リファレンスは 2.5 V 出力です。内蔵リフ
ァレンス電圧は、ADC モード・レジスタの REF_EN ビットがセ
ットされると REFOUT ピンへ出力されます。この出力は、
0.1 µF のコンデンサで AVSS へデカップリングします。AD71772 の内蔵リファレンス電圧は、パワーアップ時にデフォルトで
イネーブルされ、ADC のリファレンス・ソースとして選択され
ます。内蔵リファレンス電圧を使用する場合、INL 性能は図 19
のように低下します。
AD7177-2 には、REF+ピンと REF− ピンを使うフル差動リファ
レンス入力があります。ADR445、ADR444、ADR441 のような
標準の低ノイズ低ドリフト・リファレンス電圧の使用が推奨さ
れます。外付けリファレンスは、AD7177-2 のリファレンス・ピ
ンに接続する必要があります(図 51 参照)。すべての外付けリフ
ァレンス出力は AVSS へデカップリングする必要があります。
図 51 に示すように、安定化のために ADR445 出力は 0.1 µF のコ
ンデンサでデカップリングされています。次に出力は 4.7 µF の
コンデンサに接続されます。このコンデンサは ADC で必要とさ
れるダイナミック電荷のリザーバとして機能し、REF+ 入力に
は 0.1 µF のデカップリング・コンデンサが続きます。このコン
デンサは、REF+ピンと REF− ピンのできるだけ近くに接続され
ます。REF− ピンは AVSS 電位に直接接続されます。AD7177-2
のパワーアップ時には、デフォルトで内蔵リファレンスがイネ
REFOUT 信号は、ピンに出力される前にバッファされます。こ
の信号は、外付けアンプ構成での同相モード電圧ソースとして
外部で使用することができます。
AD7177-2
5.5V TO 18V
ADR4452
0.1µF
0.1µF
5V VREF
1
4.7µF
1
1
3
REF+
2
REF–
0.1µF
1
1ALL DECOUPLING IS TO AVSS.
2ANY OF THE ADR440/ADR441/ADR443/ADR444/ADR445 FAMILY OF REFERENCES
CAN BE USED. THE ADR444 AND ADR441 BOTH ENABLE REUSE OF THE
5V ANALOG SUPPLY NEEDED FOR AVDD1 TO POWER THE REFERENCE VIN.
12912-159
1
図 51.外付けリファレンス電圧 ADR445 を AD7177-2 リファレンス・ピンに接続
表 17.セットアップ・コンフィギュレーション 0 レジスタ
Reg.
Name
Bits
0x20
SETUPCON0
[15:8]
[7:0]
Bit 7
Bit 6
Bit 5
Reserved
Bit 4
Bit 3
BI_UNIPOLAR0 REFBUF0+
BURNOUT_EN0 Reserved
Bit 2
Bit 1
Bit 0
Reset
RW
REFBUF0−
AINBUF0+
AINBUF0−
0x1320
RW
REF_SEL0
Reserved
表 18. ADC モード・レジスタ
Reg.
Name
Bits
Bit 7
Bit 6
Bit 5
0x01
ADCMODE
[15:8]
REF_EN
HIDE_DELAY
SING_CYC
[7:0]
Reserved
Rev. 0
Bit 4
Bit 3
Bit 2
Reserved
Mode
Bit 0
Delay
CLOCKSEL
－ 27/59 －
Bit 1
Reserved
Reset
RW
0x8000
RW
AD7177-2
データシート
バッファ付きリファレンス入力
響は更に大きくなります (詳細については、表 28 を参照)。
AD7177-2 は、両 ADC リファレンス入力に真のレール to レール
高精度ユニティ・ゲイン・バッファを内蔵しています。このバ
ッファは高い入力インピーダンスを提供するため、高出力イン
ピーダンスの外部ソースをリファレンス入力へ直接接続するこ
とができます。内蔵リファレンス・バッファにより内部リファ
レンス・スイッチ・コンデンサ・サンプリング回路を駆動する
ため、リファレンスの回路条件が簡素化されると同時にバッフ
ァあたり 2.9 mA (typ)の少ない消費電流で済みます。各リファレン
ス入力バッファ・アンプはチョッピング回路であるため、バッ
ファのオフセット誤差ドリフトと 1/f ノイズが最小化されていま
す。ADR445、ADR444、ADR441 のような外付けリファレンス
を使用する場合、正しいデカップリングを行うとこれらのリフ
ァレンスはリファレンス入力を直接駆動できるため、これらの
バッファは不要になります。
外付けクリスタル
クロック・ソース
これより高精度で低ジッタのクロック・ソースが必要な場合、
AD7177-2 は外付け水晶クリスタルを使用してマスター・クロッ
クを発生することができます。クリスタルは XTAL1 ピンと
XTAL2 /CLKIO ピンに接続します。推奨するクリスタルは FA20H です。Epson-Toyocom 社の 16 MHz、10 ppm、9 pF の水晶で
あり、表面実装パッケージを採用しています。図 52 に示すよう
に、2 個のコンデンサを XTAL1 ピンおよび XTAL2/CLKIO ピン
とクリスタルを接続するパターンへ接続することができます。
これらのコンデンサを使うと、回路をチューニングすることが
できます。コンデンサは DGND ピンへ接続します。これらのコ
ンデンサの値は、水晶と XTAL1 ピンおよび XTAL2/ CLKIO ピ
ンとの間のパターンの長さと容量に依存します。このため、こ
れらのコンデンサ値は PCB レイアウトと使用するクリスタルに
応じて異なります。
AD7177-2
AD7177-2 の動作には、16 MHz の公称マスター・クロックが必要
です。AD7177-2 には、次の 3 種類のサンプリング・クロックを
使用することができます。
内蔵発振器
外付け水晶
外付けクロック・ソース
XTAL2/CLKIO 10
Cx2
*
データシートに記載するすべての出力データレートは、16 MHz
のマスター・クロック・レートを基準とします。例えば外部ソ
ースなどの低いクロック周波数を使う場合、すべての記載デー
タレートはクロック周波数に比例してスケーリングされます。
規定のデータレート、特に 50 Hz と 60 Hz を除去するレートを
実現するときは、16 MHz のクロックを使用する必要があります。
マスター・クロックの信号源は、ADC モード・レジスタの
CLOCKSEL ビット (ビット[3:2])をセットして選択します (表 18
参照)。AD7177-2 のパワーアップ時とリセット時のデフォルト
動作は、内蔵発振器を使用した動作です。SINC3_MAPx ビット
を使って、低い出力データレートでは出力データレートとフィ
ルタ・ノッチを微調整することができます。詳細については、
Sinc3 フィルタのセクションを参照してください。
内蔵発振器
内蔵発振器は 16 MHz で動作し、ADC のマスター・クロックと
して使用することができます。このクロックは AD7177-2 のデフ
ォルト・クロック信号源であり、精度の仕様は±2.5%です。
XTAL2/CLKIO ピンへ内蔵クロック発振器信号を出力するオプ
ションがあります。このクロック出力は、IOVDD ロジック・レ
ベルで駆動されます。このオプションを使用すると、出力ドラ
イバからのノイズのため AD7177-2 の DC 性能に影響をあたえ
ることがあります。性能に対する影響は、IOVDD 電源電圧に依
存します。IOVDD 電圧が大きいほど、ドライバのロジック出力
振 幅が 大きくな るた め、性能 への 影響は大 きく なります 。
IOSTRENGTH ビットが高い IOVDD レベルに設定されると、影
Rev. 0
*
*DECOUPLE TO DGND.
12912-160
•
•
•
Cx1
XTAL1 9
図 52. 外付け水晶の接続
外付けクリスタル回路は、SCLK 周波数、IOVDD 電圧、回路レ
イアウト、使用するクリスタルに応じて SCLK エッジに敏感で
す。水晶発進器のスタートアップ時、SLCK エッジから発生する
乱れによりクリスタル入力でダブル・エッジが発生するため、
発振回路電圧が十分高いレベルになって SCLK エッジからの干
渉がダブル・クロックを発生しないようになるまで、変換が無
効になることがあります。スタートアップ後に水晶発振回路が
十分な電圧レベルに到達した後に SCLK 信号を出力するように
すると、このダブル・クロックの問題を回避することができま
す。
水晶発振回路は、最終 PCB レイアウトとクリスタルを使って必
要とされる条件で回路テストを行い、正しい動作を保証するこ
とが推奨されます。
外付けクロック
AD7177-2 では外付けクロックを使うこともできます。これを
必要とするシステムでは、外付けクロックを XTAL2/CLKIO ピ
ンに接続します。この構成では、XTAL2/CLKIO ピンに外部か
らクロックを入力し、変調器へ供給します。このクロック入力
のロジック・レベルは、IOVDD ピンに加えられた電圧で決定さ
れます。
－ 28/59 －
AD7177-2
データシート
デジタル・フィルタ
AD7177-2 では、ノイズ、セトリング・タイム、除去比の最適化
を可能にする次の 3 種類の柔軟なフィルタ・オプションを提供
しています。
•
•
•
Sinc5 + Sinc1 フィルタ
Sinc3 フィルタ
50 Hz および 60 Hz 除去エンハンスド・フィルタ
SINC1
Sinc3 フィルタは低いデータ・レートで最適なシングル・チャン
ネル・ノイズ性能を実現できるため、シングル・チャンネル・
アプリケーションに最適です。Sinc3 フィルタは常に次のセトリ
ング・タイムを持ちます。
tSETTLE = 3/出力データレート
50Hz AND 60Hz
POSTFILTER
12912-058
SINC5
Sinc3 フィルタ
SINC3
図 55 に Sinc3 フィルタの周波数領域フィルタ応答を示します。
Sinc3 フィルタは周波数に対して優れたロールオフを持ち、優れ
たノッチ周波数除去性能を持つようにノッチが広くなっていま
す。
0
–10
図 53. デジタル・フィルタのブロック図
–20
フィルタと出力データレートは、選択したセットアップに対し
てフィルタ・コンフィギュレーション・レジスタの該当するビ
ットをセットして設定します。各チャンネルでは異なるセット
アップ、したがって異なるフィルタと出力データレートを使用
することができます。詳細については、レジスタの詳細のセク
ションを参照してください。
FILTER GAIN (dB)
–30
–50
–60
–70
–80
–90
Sinc5 + Sinc1 フィルタ
–100
0
–20
–40
–110
–120
0
50
150
図 55. Sinc3 フィルタ応答
Sinc3 フィルタの出力データレート、および対応するセトリン
グ・タイムと rms ノイズを表 21 と表 22 に示します。フィル
タ・コンフィギュレーション・レジスタの SINC3_MAPx ビット
を設定すると、Sinc3 フィルタの出力データレートを微調整する
ことができます。このビットをセットすると、フィルタ・レジ
スタのマッピングが変化して Sinc3 フィルタのデシメーショ
ン・レートが直接設定されます。他のすべてのオプションは無
視されます。シングル・チャンネルのデータレートは次式で計
算することができます。
–60
Output Data Rate =
–80
f MOD
32 × FILTCONx[ 14:0]
ここで、fMOD は変調器レート (MCLK/2)で、MCLK = 16 MHz の
場合 8 MHz。
–100
0
50
100
FREQUENCY (Hz)
150
FILTCONx[14:0]はフィルタ・コンフィギュレーション・レジス
タ値 (MSB を除く)。
12912-059
–120
例 え ば 、 FILTCONx[14:0] ビ ッ ト に 値 5000 を 設 定 し て
SINC3_MAPx をイネーブルすることにより、50 SPS の出力デー
タレートを実現することができます。
図 54. 50 SPS ODR での Sinc5 + Sinc1 フィルタの応答
Sinc5 + Sinc1 フィルタの出力データレート、および対応するセ
トリング・タイムと rms ノイズを表 19 と表 20 に示します。
Rev. 0
100
FREQUENCY (Hz)
12912-060
Sinc5 + Sinc1 フィルタは、マルチプレクス・アプリケーション
を対象とし、10 kSPS 以下の出力データレートでシングル・サイ
クル・セトリングを実現します。Sinc5 ブロック出力は 10 kSPS の
最大固定レートで、Sinc1 ブロック出力データレートは最終的な
ADC 出力データレートを制御するため可変です。図 54 に
50 SPS 出力データレートでの Sinc5 + Sinc1 フィルタの周波数領域
応答を示します。Sinc5 + Sinc1 フィルタは周波数に対してゆるい
ロールオフと狭いノッチを持っています。
FILTER GAIN (dB)
–40
－ 29/59 －
AD7177-2
データシート
図 57 に、シングル・サイクル・セトリングをイネーブルしたと
きのアナログ入力の同じステップでの動作を示します。アナロ
グ入力では、出力がフルに安定するまで少なくとも 1 サイクル
を要します。出力データレートは遅くなり、 RDY 信号で表示さ
れるように、選択した出力データレートでのフィルタのセトリ
ング・タイムに等しくなります。
シングル・サイクル・セトリング
完全に安定したデータのみを出力して、実質的に ADC をシング
ル・サイクル・セトリング・モードにするために、ADC モー
ド・レジスタの SING_CYC ビットをセットして、AD7177-2 を
最適に設定することができます。このモードでは、選択した出
力データレートに対する ADC のセトリング・タイムに一致させ
るように出力データレートを遅くすることにより、シングル・
サイクル・セトリングが実現されます。このビットは、10 kSPS
以下の出力データレートでは Sinc5 + Sinc1 に影響を与えません。
ANALOG
INPUT
FULLY
SETTLED
図 56 に、このモードをディスエーブルし、Sinc3 フィルタを選
択したときのアナログ入力でのステップを示します。アナログ
入力は、ステップ変化から出力が最終安定値に到達するまでに
少なくとも 3 サイクル要します。
12912-062
ADC
OUTPUT
tSETTLE
図 57. シングル・サイクル・セトリングありのステップ入力
ANALOG
INPUT
FULLY
SETTLED
12912-061
ADC
OUTPUT
1/ODR
図 56. シングル・サイクル・セトリングなしのステップ入力
表 19.出力データレート、セトリング・タイム、ノイズ、Sinc5 + Sinc1 フィルタを使用、入力バッファをディスエーブル
Default Output
Data Rate (SPS);
SING_CYC = 0
and Single
Channel Enabled 1
Output Data Rate
(SPS/Channel);SIN
G_CYC = 1 or with
Multiple Channels
Enabled1
10,000
5000
2500
1000
500
397.5
200
100
59.92
49.96
20
16.66
10
5
10,000
5000
2500
1000
500.0
397.5
200.0
100
59.92
49.96
20.00
16.66
10.00
5.00
Settling
Time1
Notch
Frequency
(Hz)
Noise(µV
rms)
Effective
Resolution
with 5 V
Reference
(Bits)
100 µs
200 µs
400 µs
1.0 ms
2.0 ms
2.516 ms
5.0 ms
10 ms
16.67 ms
20.016 ms
50.0 ms
60.02 ms
100 ms
200 ms
11,905
5435
2604
1016
504
400.00
200.64
100.16
59.98
50.00
20.01
16.66
10.00
5.00
2.5
1.7
1.2
0.77
0.57
0.5
0.36
0.25
0.19
0.18
0.11
0.1
0.08
0.07
21.9
22.5
23
23.6
24.3
24.4
25
25.6
25.8
26
26.7
26.7
26.8
27.3
Dynamic
Range with
5V
Reference
(dB)
Noise (µV
p-p) 2
PeaktoPeak
Resolution with
5 V Reference
(Bits)
123
126.4
129.4
133.2
135.9
137
139.8
143
145.4
145.9
150.1
151
152.9
154.1
18.3
12
8.2
5.2
3.2
3
2
1.3
1.1
0.95
0.6
0.45
0.4
0.34
19.1
19.7
20.2
20.9
21.6
21.7
22.3
22.9
23.1
23.3
24
24.1
24.2
24.6
1
セトリング・タイムは最寄りの μ sec にまるめ処理されています。 これは出力データレートとチャンネル・スイッチング・レートに反映されます。 チャンネル・スイ
ッチング・レート = 1 ÷ セトリング・タイム。
2
1000 個のサンプルを使って測定。.
Rev. 0
－ 30/59 －
AD7177-2
データシート
表 20.出力データレート、セトリング・タイム、ノイズ、Sinc5 + Sinc1 フィルタを使用、入力バッファをイネーブル
Default Output
Data Rate
(SPS);
SING_CYC = 0
and Single
Channel
Enabled 1
Output Data Rate
(SPS/Channel);SING
_CYC = 1 or with
Multiple Channels
Enabled1
10,000
5000
2500
1000
500
397.5
200
100
59.92
49.96
20
16.66
10
5
10,000
5000
2500
1000
500.0
397.5
200.0
100
59.92
49.96
20.00
16.66
10.00
5.00
Settling
Time1
Notch
Frequency
(Hz)
Noise(
µV
rms)
Effective
Resolution with
5 V Reference
(Bits)
Dynamic Range
with 5 V
Reference (dB)
Noise
(µV pp) 2
PeaktoPeak
Resolution with
5 V Reference
(Bits)
100 µs
200 µs
400 µs
1.0 ms
2.0 ms
2.516 ms
5.0 ms
10 ms
16.67 ms
20.016 ms
50.0 ms
60.02 ms
100 ms
200 ms
11,905
5435
2604
1016
504
400.00
200.64
100.16
59.98
50.00
20.01
16.66
10.00
5.00
3
2.1
1.5
0.92
0.68
0.6
0.43
0.32
0.23
0.2
0.14
0.13
0.1
0.07
21.7
22.2
22.7
23.4
23.8
24.1
24.8
25.2
25.7
26
26.4
26.6
26.7
26.7
121.4
124.5
127.4
131.7
134.3
135.4
138.3
140.9
143.7
144.9
148
148.7
151
154.1
23
16
10
5.7
3.9
3.7
2.2
1.7
1.2
1
0.75
0.66
0.47
0.32
18.7
19.3
19.9
20.7
21.3
21.4
22.1
22.5
23
23.3
23.7
23.9
24.1
24.6
1
セトリング・タイムは最寄りの μ sec にまるめ処理されています。 これは出力データレートとチャンネル・スイッチング・レートに反映されます。 チャンネル・スイ
ッチング・レート = 1 ÷セトリング・タイム。
2
1000 個のサンプルを使って測定。
表 21.出力データレート、セトリング・タイム、ノイズ、Sinc3 フィルタを使用、入力バッファをディスエーブル
Default Output Data
Rate (SPS);
SING_CYC = 0 and
Single Channel
Enabled 1
Output Data Rate
(SPS/Channel);SING
_CYC = 1 or with
Multiple Channels
Enabled1
10,000
5000
2500
1000
500
400
200
100
60
50
20
16.67
10
5
3333
1667
833
333.3
166.7
133.3
66.7
33.33
19.99
16.67
6.67
5.56
3.33
1.67
Settling
Time1
Notch
Frequency
(Hz)
300 µs
6 µs
1.2 ms
3 ms
6 ms
7.5 ms
15 ms
30 ms
50.02 ms
60 ms
150 ms
180 ms
300 ms
600 ms
10,000
5000
2500
1000
500
400
200
100
59.98
50
20
16.67
10
5
Noise(
µV
rms)
Effective
Resolution with
5 V Reference
(Bits)
Dynamic
Range with
5V
Reference
(dB)
Noise (µV
p--p) 2
PeaktoPeak
Resolution with
5 V Reference
(Bits)
1.8
1.3
0.91
0.56
0.44
0.4
0.25
0.2
0.13
0.13
0.08
0.07
0.06
0.05
22.4
22.9
23.4
24
24.6
24.8
25.5
26
26.3
26.5
26.9
27
27.1
27.5
125.9
128.7
131.8
136
138.1
138.9
143
144.9
148.7
148.7
152.9
154.1
155.4
157
14
9.5
6
3.9
2.5
2.3
1.4
1
0.8
0.7
0.42
0.37
0.28
0.21
19.4
20
20.7
21.3
21.9
22.1
22.8
23.3
23.6
23.8
24.2
24.3
24.4
24.8
1
セトリング・タイムは最寄りの μsec にまるめ処理されています。 これは出力データレートとチャンネル・スイッチング・レートに反映されます。 チャンネル・スイ
ッチング・レート = 1 ÷セトリング・タイム。
2
1000 個のサンプルを使って測定。.
Rev. 0
－ 31/59 －
AD7177-2
データシート
表 22.出力データレート、セトリング・タイム、ノイズ、Sinc3 フィルタを使用、入力バッファをイネーブル
Default Output
Data Rate (SPS);
SING_CYC = 0 and
Single Channel
Enabled 1
Output Data Rate
(SPS/Channel);SING
_CYC = 1 or with
Multiple Channels
Enabled1
10,000
5000
2500
1000
500
400
200
100
60
50
20
16.67
10
5
3333
1667
833
333.3
166.7
133.3
66.7
33.33
19.99
16.67
6.67
5.56
3.33
1.67
Settling
Time1
Notch
Frequency
(Hz)
Noise(µV
rms)
Effective
Resolution
with 5 V
Reference
(Bits)
300 µs
6 µs
1.2 ms
3 ms
6 ms
7.5 ms
15 ms
30 ms
50.02 ms
60 ms
150 ms
180 ms
300 ms
600 ms
10,000
5000
2500
1000
500
400
200
100
59.98
50
20
16.67
10
5
2.1
1.5
1.1
0.71
0.52
0.41
0.32
0.2
0.17
0.15
0.13
0.12
0.1
0.08
22.2
22.7
23.1
23.7
24.4
24.5
25.1
25.7
25.8
26.2
26.7
26.8
26.9
27.2
Dynamic
Range with
5V
Reference
(dB)
Noise (µV
p-p) 2
PeaktoPeak
Resolution with
5 V Reference
(Bits)
124.5
127.4
130.1
133.9
136.6
138.7
140.9
144.9
146.4
147.4
148.7
149.4
151
152.9
16
11
7
4.5
3
2.7
1.8
1.2
1.1
0.83
0.61
0.6
0.55
0.35
19.3
19.8
20.4
21.1
21.7
21.8
22.4
23
23.1
23.5
24
24.1
24.2
24.5
1
セトリング・タイムは最寄りの μ sec にまるめ処理されています。 これは出力データレートとチャンネル・スイッチング・レートに反映されます。 チャンネル・スイ
ッチング・レート = 1 ÷セトリング・タイム。
2
1000 個のサンプルを使って測定。.
Rev. 0
－ 32/59 －
AD7177-2
データシート
50 Hz および 60 Hz 除去のエンハンスド・フィル
タ
エンハンスド・フィルタは、50 Hz および 60 Hz を同時に除去し
ます。このときセトリング・タイムと除去比は、トレードオフ
となります。これらのフィルタは、最大 27.27 SPS まで動作が
有効で、設定により 50 Hz ± 1 Hz と 60 Hz ± 1 Hz の干渉を最大
90 dB 除去することができます。これらのフィルタは、Sinc5 +
Sinc1 フィルタの出力を後処理することにより実現されています。
このため、規定のセトリング・タイムとノイズ性能を実現するた
めにエンハンスド・フィルタを使用するときは、sinc5 + sinc1 フ
ィルタを選択する必要があります。表 23 に、出力データレート、
対応するセトリング・タイム、除去比、rms ノイズを示します。
図 58～図 65 に、エンハンスド・フィルタ応答の周波数領域プロ
ットを示します。
表 23. エンハンスド・フィルタの出力データレート、ノイズ、セトリング・タイム、除去比、エンハンスド・フィルタ使用
Output Data Rate (SPS)
Settling
Time (ms)
Simultaneous Rejection of 50 Hz ± 1
Hz and 60 Hz ± 1 Hz (dB) 1
Noise
(µV rms)
PeaktoPeak
Resolution (Bits)
Comments
Input Buffers Disabled
27.27
25
20
16.667
36.67
40.0
50.0
60.0
47
62
85
90
0.22
0.2
0.2
0.17
22.7
22.9
22.9
23
See Figure 58 and Figure 61
See Figure 59 and Figure 62
See Figure 60 and Figure 63
See Figure 64 and Figure 65
Input Buffers Enabled
27.27
25
20
16.667
36.67
40.0
50.0
60.0
47
62
85
90
0.22
0.22
0.21
0.21
22.7
22.7
22.8
22.8
See Figure 58 and Figure 61
See Figure 59 and Figure 62
See Figure 60 and Figure 63
See Figure 64 and Figure 65
1
マスター・クロック = 16.00 MHz。
Rev. 0
－ 33/59 －
AD7177-2
データシート
0
–20
–20
–30
–30
–40
–50
–60
–40
–50
–60
–70
–70
–80
–80
–90
–90
–100
0
100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
45
50
55
60
65
70
FREQUENCY (Hz)
12912-064
FILTER GAIN (dB)
–10
–10
12912-063
FILTER GAIN (dB)
0
図 61. 27.27 SPS ODR、36.67 ms セトリング・タイム
50 Hz/60 Hz
図 58. 27.27 SPS ODR、36.67 ms セトリング・タイム
0
0
–10
–10
–20
FILTER GAIN (dB)
FILTER GAIN (dB)
–20
–30
–40
–50
–60
–70
–30
–40
–50
–60
–70
–80
–80
–90
100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
45
50
55
60
65
70
FREQUENCY (Hz)
図 59. 25 SPS ODR、40 ms セトリング・タイム
12912-066
0
12912-065
–90
–100
図 62. 25 SPS ODR、40 ms セトリング・タイム、50 Hz/60 Hz
0
0
–10
–10
–20
FILTER GAIN (dB)
FILTER GAIN (dB)
–20
–30
–40
–50
–60
–70
–30
–40
–50
–60
–70
–80
–80
–90
100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
45
50
55
60
65
70
FREQUENCY (Hz)
図 60. 20 SPS ODR、50 ms セトリング・タイム
Rev. 0
図 63. 20 SPS ODR、50 ms セトリング・タイム
50 Hz/60 Hz
－ 34/59 －
12912-068
0
12912-067
–90
–100
AD7177-2
0
–10
–20
–20
–30
–30
–40
–50
–60
–40
–50
–60
–70
–70
–80
–80
–90
–90
–100
0
100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
50
55
60
65
70
FREQUENCY (Hz)
図 64. 16.667 SPS ODR、60 ms セトリング・タイム
Rev. 0
45
図 65. 16.667 SPS ODR、60 ms セトリング・タイム
50 Hz/60 Hz
－ 35/59 －
12912-070
FILTER GAIN (dB)
0
–10
12912-069
FILTER GAIN (dB)
データシート
AD7177-2
データシート
動作モード
AD7177-2 には、ADC モード・レジスタとインターフェース・
モード・レジスタから設定できる多くの動作モードがあります
(表 27 と表 28 参照)。これらのモードは次の通りで、以下のセク
ションで詳細を説明します。
•
•
•
•
•
•
連続変換モード
連続読み出しモード
シングル変換モード
スタンバイ・モード
パワーダウン・モード
キャリブレーション・モード (3 種類)
連続変換モード
連続変換モードは、パワーアップでのデフォルトになっていま
す。AD7177-2 は連続的に変換を行い、変換が完了する毎に、ス
テータス・レジスタの RDYビットがロー・レベルになります。
また CS信号がロー・レベルの場合、変換が完了すると、RDY信
号はロー・レベルになります。変換結果を読み出すときは、ま
ずコミュニケーション・レジスタに書き込みを行って、次の動
作がデータ・レジスタからの読み出しであることを指定します。
次にデータ・レジスタからデータ・ワードを読み出し終わると、
DOUT/RDY がハイ・レベルになります。このレジスタは必要に
応じて何回も読み出すことが可能ですが、次の変換の完了時に
データ・レジスタをアクセスしてしまうことがないように注意
する必要があります。もしこの時点でアクセスすると、新しい
変換ワードが失われてしまいます。
複数の入力チャンネルがイネーブルされた場合、ADC はイネー
ブルされたチャンネルを自動的に切り替えて、各チャンネルで
1 回変換を行います。すべてのチャンネルが変換されると、シ
ーケンスは最初のチャンネルから繰り返されます。イネーブル
された最も番号が下のチャンネルからイネーブルされた最も番
号が上のチャンネルまで順に変換されます。データ・レジスタ
は各変換結果が使用（外部読み出し）可能になると直ちに更新
されます。RDY は、変換結果が使用可能になるごとにロー・レ
ベル・パルスを出力します。したがって ADC が次のイネーブル
されたチャンネルの変換を実行中に、変換結果を読み出すこと
ができます。
インターフェース・モード・レジスタの DATA_STAT ビットが 1
に設定されると、データ・レジスタを読み出すごとにステータ
ス・レジスタ値と一緒に変換データが出力されます。ステータ
ス・レジスタが、変換結果に対応するチャンネルを表示します。
CS
0x44
0x44
DIN
DATA
SCLK
図 66. 連続変換モード
Rev. 0
DATA
12912-071
DOUT/RDY
－ 36/59 －
AD7177-2
データシート
連続読み出しモード
連続読み出しモードでは、ADC データを読み出す毎にコミュニ
ケーション・レジスタへ読み出しコマンドの書き込みを行う必
要はありません。変換完了を表示する RDYのローレベルへの変
化のあと、必要な数だけ SLCK パルスを入力するだけです。変
換結果を読み出すと、RDY はハイ・レベルに戻り、次の変換結
果が得られるまでこのハイ・レベルを維持します。このモード
では、変換データは 1 回しか読み出すことができません。また、
次の変換結果が完了する前までにデータ・ワードを読み出すよ
うに注意する必要があります。次の変換の完了前に変換結果を
読み出さなかった場合、または AD7177-2 にデータ・ワードを
読み出すための十分なシリアル・クロック数が入力されなかっ
た場合には、次の変換の完了直前にシリアル出力レジスタがリ
セットされて、新しい変換結果が出力シリアル・レジスタに格
納されます。連続読み出しモードを使用するときは、ADC を連
続変換モードに設定する必要があります。
ルのときにダミーの ADC データ・レジスタ読み出しコマンド
(0x44) を実行します。あるいは、ソフトウェア・リセット(CS = 0
かつ DIN = 1 で 64 個の SCLK パルスを入力)を実行します。こ
れにより、ADC とすべてのレジスタ値がリセットされます。こ
のふたつだけが、インターフェースが連続読み出しモードにな
った後に認識できるコマンドです。命令がデバイスに書き込ま
れるまで、連続読み出しモードでは DIN をロー・レベルに維持
しておく必要があります。
複数の ADC チャンネルがイネーブルされると、各チャンネル
が出力され、インターフェース・モード・レジスタの
DATA_STAT がセットされている場合にはステータスのデー
タ･ビットがデータに追加されます。ステータス・レジスタの内
容が、変換結果に対応するチャンネルを表示します。
連続読み出しモードをイネーブルするときは、インターフェー
ス・モード・レジスタの CONTREAD ビットをセットします。
このビットがセットされると、データ・レジスタからの読み出
しが唯一可能なシリアル・インターフェース動作になります。
連続読み出しモードを終了するときは、 RDY 出力がロー・レベ
CS
0x02
0x0080
DIN
DATA
SCLK
図 67. 連続読み出しモード
Rev. 0
DATA
DATA
12912-072
DOUT/RDY
－ 37/59 －
AD7177-2
データシート
シングル変換モード
シングル変換モードでは、AD7177-2 はシングル変換を実行し、
変換が完了するとスタンバイ・モードになります。変換が完了
すると、 RDY 出力はロー・レベルになります。データ・レジス
タからデータ・ワードを読み出すと、DOUT/RDY ピンがハイ・
レベルになります。DOUT/RDY ピンがハイ・レベルになってい
ても、データ・レジスタは必要に応じて何回でも読み出すこと
ができます。
複数のチャンネルがイネーブルされた場合、ADC はイネーブル
されたチャンネルを自動的に繰り切り替えて、各チャンネルの
変換を行います。変換が開始されると、DOUT/ RDY ピンはハ
イ・レベルになり、変換が完了するまでハイ・レベルを維持し
ます。 CS をロー・レベルにしていると、変換結果が得られると
直ちに、RDY出力がロー・レベルになります。次に、ADC は次
のチャンネルを選択して、そのチャンネルの変換を開始します。
次のチャンネルの変換実行中に、現在の変換結果を読み出すこ
とができます。次の変換が完了すると直ちに、データ・レジス
タが更新されるため、変換結果を読み出す時間は限られていま
す。ADC が選択した各チャンネルのシングル変換を行うと、
ADC はスタンバイ・モードに戻ります。
インターフェース・モード・レジスタの DATA_STAT ビットが 1
に設定されると、データ・レジスタを読み出すごとにステータ
ス・レジスタ値と変換データが一緒に読み出されます。ステータ
ス・レジスタの下位 2 ビットが、変換結果に対応するチャンネル
を表示します。
CS
0x01
0x8010
0x44
DIN
DATA
12912-073
DOUT/RDY
SCLK
図 68. シングル変換モード
Rev. 0
－ 38/59 －
AD7177-2
データシート
スタンバイ・モードとパワーダウン・モード
スタンバイ・モードでは、大部分のブロックがパワーダウンし
ます。LDO は、引き続き動作してレジスタ値を維持します。内
蔵リファレンス電圧はイネーブルされている場合は通常動作の
ままで、水晶発振器が選択されている場合やはり動作のままに
なります。リファレンスをスタンバイ・モード時にパワーダウ
ンさせるには、ADC モード・レジスタの REF_EN ビットを 0 に
設定します。クロックをスタンバイ・モードでパワーダウンさ
せるときは、ADC モード・レジスタの CLOCKSEL ビットを 00
(内蔵発振器)に設定します。
パワーダウン・モードでは、LDO を含むすべてのブロックがパ
ワーダウンします。すべてのレジスタ値が失われ、GPIOx 出力
はスリー・ステートになります。偶発的にパワーダウン・モー
ドになるのを防止するため、先に ADC をスタンバイ・モードに
する必要があります。パワーダウン・モードを終了させるとき
は、 CS = 0 かつ DIN = 1 で 64 個の SCLK パルス (すなわちシリ
アル・インターフェース・リセット)が必要です。LDO のパワー
アップを待つため、500 µs の遅延の後に次のシリアル・インタ
ーフェース・コマンドを発行することが推奨されます。
図 15 に、スタンバイ・モードから戻った後 (REF_EN = 0 を設定
し次に 1 を設定)とパワーダウンから戻った後の内蔵リファレン
スのセトリング・タイムを示します。
キャリブレーション
AD7177-2 では 2 ポイント・キャリブレーションを実行してオフ
セット誤差とゲイン誤差をなくすことができます。3 つのキャ
リブレーション・モードで、次のようにセットアップごとにこ
れらのオフセット誤差とゲイン誤差をなくすことができます。
•
•
•
内部ゼロスケール・キャリブレーション・モード
システム・ゼロスケール・キャリブレーション・モード
システム・フルスケール・キャリブレーション・モード
内部フルスケール・キャリブレーション・モードはありません。
これは出荷時にキャリブレーションされるためです。
キャリブレーション時には 1 チャンネルのみアクティブにする
ことができます。各変換後、ADC の変換結果は ADC キャリブ
レーション・レジスタを使って補正された後にデータ・レジス
タに書き込まれます。
オフセット・レジスタのデフォルト値は 0x800000 で、ゲイン・
レジスタの公称値は 0x555555 です。ADC ゲインのキャリブレ
ーション範囲は、 0.4 × VREF～1.05 × VREF です。次式に、24 ビッ
ト・データ出力に使用される計算を示します。ユニポーラ・モ
ードでは、ADC ゲイン誤差とオフセット誤差を考慮しない理想
的な変換計算式は次のようになります。
 0.75× VIN

Gain
Data = 
× 223 − (Offset − 0x 800000) ×
×2
 VREF
 0x400000
またバイポーラ・モードでは、ADC ゲイン誤差とオフセット誤
差を考慮しない理想的な変換計算式は次のようになります。
Rev. 0
 0.75× VIN

Data = 
× 223 − (Offset − 0 x 800000) ×
V
REF


Gain
+ 0 x 800000
0x400000
キャリブレーションを開始するときは、ADC モード・レジスタ
のモード・ビットに対応する値を書き込みます。DOUT/RDY ピ
ンとステータス・レジスタの RDYビットは、キャリブレーショ
ンが開始されると、ハイ・レベルになります。キャリブレーシ
ョンが完了すると、対応するオフセット・レジスタまたはゲイ
ン・レジスタの値が更新され、ステータス・レジスタの RDY
ビットがリセットされ、 RDY 出力ピンがロー・レベルに戻り
(CS がロー・レベルの場合)、AD7177-2 がスタンバイ・モード
に戻ります。
内部オフセット・キャリブレーション時、選択された正アナロ
グ入力ピンが切り離され、シグマデルタ変調器の両入力が内部
で選択された負アナログ入力ピンに接続されます。このため、
選択された負アナログ入力ピンの電圧が許容値を超えないよう
にし、大きなノイズと干渉が生じないようにすることが必要で
す。
ただし、システム・キャリブレーションでは、キャリブレーシ
ョン・モード開始前に、システム・ゼロスケール (オフセット)
電圧とシステム・フルスケール (ゲイン) 電圧が ADC ピンに加
えられることを想定しています。これにより、ADC 外部回路の
誤差が除去されます。
動作ポイントの観点からは、キャリブレーションはもう 1 つの
ADC 変換動作として扱う必要があります。オフセット・キャリ
ブレーション(必要な場合)は、常にフルスケール・キャリブレ
ーションの前に行う必要があります。システム・ソフトウェア
がステータス・レジスタの RDY ビットまたは RDY 出力をモニ
タし、ポーリング・シーケンスまたは割込み駆動のルーチンを
使って、キャリブレーションの終わりを知るようにシステム・
ソフトウェアを設定する必要があります。すべてのキャリブレ
ーションでは、選択されたフィルタのセトリング・タイムと出
力データレートに要する時間に等しい時間が必要です。
内部オフセット・キャリブレーション、システム・ゼロスケー
ル・キャリブレーション、システム・フルスケール・キャリブ
レーションは、任意の出力データレートで実行することができ
ます。低い出力データレートを使うほど、優れたキャリブレー
ション精度が得られ、すべての出力データレートに対して正確に
なります。チャンネルに対するリファレンス電源を変えた場合、
そのチャンネルに対して新しいオフセット・キャリブレーション
が必要になります。
オフセット誤差は ±40 µV (typ)であり、オフセット・キャリブレ
ーションにより、オフセット誤差をノイズのオーダーまで小さ
くできます。ゲイン誤差は、室温で出荷時にキャリブレーショ
ンされます。このキャリブレーションの後、ゲイン誤差は±2.5
ppm FSR になります。
AD7177-2 では内蔵キャリブレーション・レジスタに対してユー
ザーがアクセスできるため、マイクロプロセッサからデバイス
のキャリブレーション係数を読み出したり、キャリブレーショ
ン係数を書き込んだりすることができます。オフセット・レジ
スタとゲイン・レジスタに対する読み出しまたは書き込みは、
内部またはセルフキャリブレーション時以外何時でも行うこと
ができます。
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AD7177-2
データシート
デジタル・インターフェース
図 2 と図 3 に、デバイスのデコードに CSを使った AD7177-2 に
対するインターフェースのタイミング図を示します。図 2 に
AD7177-2 からの読み出し動作のタイミングを、図 3 に AD71772 に対する書き込み動作のタイミングを、それぞれ示します。
最初の読み出し動作の後に、 RDY 出力がハイ・レベルに戻った
後でも、データ・レジスタから複数回読み出すことができます
が、次の出力更新が開始される前に読み出し動作が完了するよ
うに、注意する必要があります。連続読み出しモードでは、デ
ータ・レジスタは 1 回しか読み出すことができません。
シリアル・インターフェースは、CS をロー・レベルに固定して、
3 線式モードで動作させることもできます。この場合、SCLK、
DIN、DOUT/RDY の各ピンを使って AD7177-2 との通信を行い
ます。変換の終了は、ステータス・レジスタの RDYビットを使
って監視することもできます。
CS = 0 かつ DIN = 1 で 64 個の SCLK を入力することにより、
AD7177-2 をリセットすることができます。リセットにより、コ
ミュニケーション・レジスタに対する書き込み動作待ちの状態
にインターフェースが戻ります。この動作により、すべてのレ
ジスタ値がそれぞれのパワーオン・リセット値にリセットされ
ます。リセットの後、次のシリアル・インターフェースへの動
作は、500 µs 間以上待った後に行う必要があります。
x8 + x2 + x + 1
読み出し動作時は、この多項式またはシンプルな排他論理和
(XOR)関数を選択することができます。ホスト・マイクロコン
トローラでの XOR 機能の処理時間は、多項式チェックサムの場
合より短くて済みます。インターフェース・モード・レジスタ
の CRC_EN ビットにより、チェックサムのイネーブル／ディス
エーブルを行い、多項式チェックまたはシンプルな XOR チェッ
クの選択を行います。
チェックサムは、読み出しと書き込みの各データ伝送の終わり
に追加されます。書き込みトランザクションに対するチェック
サム計算は、8 ビット・コマンド・ワードと 8～24 ビット・デ
ータを使って計算されます。読み出しトランザクションに対す
るチェックサム計算は、コマンド・ワードと 8～32 ビットのデ
ータ出力を使って計算されます。図 69 と図 70 に、それぞれ SPI
の書き込みと読み出しのトランザクションを示します。
DIN
UP TO 24-BIT INPUT
8-BIT CRC
CS
DATA
CRC
SCLK
図 69. SPI 書き込トランザクション、CRC あり
8-BIT COMMAND
UP TO
40-BIT OUTPUT
8-BIT CRC
CS
DIN
DOUT/
RDY
CMD
DATA
CRC
SCLK
図 70. SPI 読み出しトランザクション、CRC あり
連続読み出しモードがアクティブのときチェックサム保護をイ
ネーブルすると、各データ転送の前に自動的に実行される読み
出しデータ・コマンド(0x44)が存在します。これはチェックサム
値を計算する際に含める必要があります。この暗黙の読み出しデ
ータ・コマンドにより、ADC データが 0x000000 であっても非
ゼロのチェックサム値が保証されます。
チェックサム保護機能
AD7177-2 にはチェックサム・モードがあり、インターフェース
を強固にするために使用することができます。チェックサムを
使うと、有効データのみをレジスタに書き込み、またレジスタ
から読み出したデータが有効であることを確認できます。レジ
スタ書き込み時にエラーが発生すると、ステータス・レジスタ
の CRC_ERROR ビットがセットされますが、レジスタが正常に
書き込みされたかどうかを確認するためには、レジスタをリー
ドバックして、チェックサムを確認する必要があります。
Rev. 0
8-BIT COMMAND
CS
12912-074
DOUT/RDY ピンはデータ・レディ信号としても機能し、新しい
データ・ワードがデータ・レジスタから読み出し可能になる
と、 CS がロー・レベルの場合この出力はロー・レベルになりま
す。データ・レジスタからの読み出し動作が完了すると、 RDY
出力はハイ・レベルに戻ります。RDY 出力はデータ・レジスタ
の更新前にもハイ・レベルになり、デバイスからの読み出しが
できないことを表示して、レジスタの更新中にデータが読み出
されることを防止します。RDY 出力がロー・レベルになる直前
に、データ・レジスタを読み出さないように注意してください。
不都合なデータ読み出しが発生しないようにする最善の方法
は、RDY 出力を常にモニタし、 RDY 出力がロー・レベルにな
ったら直ちにデータ・レジスタの読み出しを開始し、次の変換
結果の前に読み出しが完了するように十分な SCLK レートを確
保することです。CS はデバイスの選択に使います。シリアル・
バスに複数のデバイスが接続されているシステムでは、
AD7177-2 を指定するアドレスのデコードにもこの信号を使うこ
とができます。
書き込み動作時の CRC チェックサム計算では、常に次の多項式
が使用されます。
12912-075
AD7177-2 のプログラマブル機能は、SPI シリアル・インターフ
ェースを使用して制御します。AD7177-2 のシリアル・インター
フェースは、 CS エラー! ブックマークが定義されていません。、
DIN、SCLK、DOUT/RDYの 4 つの信号から構成されています。
DIN 入力は内蔵レジスタにデータを転送するときに、DOUT 出
力は内蔵レジスタからデータをアクセスするときに、それぞれ
使います。SCLK はデバイスのシリアル・クロック入力であり、
すべてのデータ転送 (DIN 入力または DOUT 出力での転送)は、
この SCLK 信号を基準として実行されます。
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AD7177-2
データシート
CRC の計算
多項式
8 ビット幅のチェックサムは、次の多項式を使って生成します。
x8 + x2 + x + 1
チェックサムを生成するときは、データを 8 ビット左シフトし
て 8 個のロジック 0 で終わる値を発生させます。多項式位置を調
整して、その値の MSB がデータの最も左側のロジック 1 と隣り
合うようにします。 XOR 関数をデータに適用して、新しい短い
値を生成します。多項式の位置を再度調整して、その値の MSB
が新しい値の最も左側のロジック 1 と隣り合うようにし、手順を
繰り返します。元のデータが多項式より小さい値になるまでこ
の処理を繰り返します。これが 8 ビット・チェックサムになり
ます。
多項式 CRC 計算の例—24 ビット・ワード:0x654321 (8 ビット・コマンドと 16 ビット・データ)
多項式チェックサムを使用した 8 ビット・チェックサムの生成例を次に示します。
Initial value
011001010100001100100001
01100101010000110010000100000000
left shifted eight bits
x8 + x2 + x + 1
=
100000111
polynomial
100100100000110010000100000000
XOR result
100000111
polynomial
100011000110010000100000000
100000111
11111110010000100000000
XOR result
polynomial
XOR result
100000111
1111101110000100000000
polynomial value
XOR result
100000111
111100000000100000000
100000111
11100111000100000000
polynomial value
XOR result
polynomial value
XOR result
100000111
polynomial value
1100100100100000000
100000111
100101010100000000
100000111
101101100000000
100000111
1101011000000
100000111
101010110000
100000111
1010001000
100000111
10000110
Rev. 0
XOR result
polynomial value
XOR result
polynomial value
XOR result
polynomial value
XOR result
polynomial value
XOR result
polynomial value
XOR result
polynomial value
checksum = 0x86
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AD7177-2
データシート
XOR の計算
8 ビット幅のチェックサムは、データをバイトに分割し、各バイトに XOR を適用して生成します。
XOR 計算の例—24 ビット・ワード:0x654321 (8 ビット・コマンドと 16 ビット・データ)
多項式 CRC 計算の前の例を使って、データを 0x65、0x43、and 0x21 の 3 バイトに分割します。
01100101
01000011
00100110
00100001
00000111
Rev. 0
0x65
0x43
XOR result
0x21
CRC
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AD7177-2
データシート
内蔵機能
AD7177-2 は、多数のアプリケーションの有効性を向上させる付
加機能や、安全性が重要なアプリケーションにおいて診断目的
で使用する機能を内蔵しています。
汎用 I/O
AD7177-2 には GPIO0 と GPIO1 の 2 本の汎用デジタル入力／出力
ピ ン が あ り ま す 。 こ れ ら の ピ ン は 、 GPIOCON レ ジ ス タ の
IP_EN0/IP_EN1 ビットまたは OP_EN0/OP_EN1 ビットを使ってイ
ネーブルされます。GPIO0 ピンまたは GPIO1 ピンを入力として動
作させると、各ピンのロジック・レベルがそれぞれ GP_DATA0 ビ
ットまたは GP_DATA1 ビットに格納されます。GPIO0 ピンまた
は GPIO1 ピンを出力として動作させると、それぞれ GP_DATA0
ビットまたは GP_DATA1 ビットがピンのロジック・レベル出力
を決定します。これらのピンのロジック・レベルは、AVDD1 と
AVSS を基準とするため、出力振幅は 5 V になります。
また、SYNC/ERROR ピンも汎用出力として使用することができ
ます。GPIOCON レジスタの ERR_EN ビットに 11 を設定する
と、SYNC/ERROR ピンは汎用出力として動作します。この構成
では、GPIOCON レジスタの ERR_DAT ビットによりピンのロジ
ック出力レベルが決定されます。ピンのロジック・レベルは、
IOVDD と DGND を基準とします。
GPIO ピンと SYNC/ERROR ピンは、汎用出力として設定される
と、アクティブ・プルアップ回路が機能します。
外付けマルチプレクサの制御
アナログ入力のチャンネル数を増やすために外付けマルチプレ
クサを使用する場合、外付けマルチプレクサの制御ロジック入
力を AD7177-2 の GPIOx ピンを使って制御することができます。
MUX_IO ビットを使って、GPIOx のタイミングが ADC から制御
されるため、チャンネル変化が ADC に同期し、外部同期は不要
になります。
遅延（プログラマブル・ディレイ）
AD7177-2 が入力のサンプル値を取り入れる前にプログラマブル
な遅延を挿入することができます。この遅延により、外付けア
ンプまたはマルチプレクサの整定（セトリング）を待つことが
できるため、外付けアンプまたはマルチプレクサの仕様条件を
緩和することができます。ADC モード・レジスタの遅延設定ビ
ット (レジスタ 0x01、ビット[10:8])を使って、0 µs～1 ms の 8 種
のプログラマブルなディレイ値を設定することができます。
0 µs より大きい遅延を選択し、かつ ADC モード・レジスタの
HIDE_DELAY ビットに 0 を設定すると、選択された出力データ
レートに無関係にこの遅延時間が変換時間に加算されます。
sinc5 + sinc1 フィルタを使用する場合、出力データレートが遅延
をイネーブルしない場合の出力データレートと同じになるよう
に、この遅延を隠すことができます。HIDE_DELAY ビットに 1
が設定され、かつ選択した遅延が変換時間の 1/2 より小さい場
合、デジタル・フィルタが実行する平均回数を少なくすること
により遅延をデータレートの間に吸収することができます。こ
れにより変換時間は同じに維持できますが、ノイズ性能に影響
します。
Rev. 0
ノイズ性能への影響は、変換時間に比べてより遅延時間に依存
します。10 kSPS より低い出力データレートでのみ遅延を吸収
することができます。ただし、397.5 SPS、59.92 SPS、49.96 SPS、
16.66 SPS の 4 つのレートは例外で、遅延を内包することできま
せん。
24 ビット／32 ビット変換
デフォルトで、AD7177-2 は 24 ビット変換を行いますが、変換幅
を 32 ビットに拡張することができます。インターフェース・モ
ード・レジスタのビット WL32 に 1 を設定すると、すべてのデ
ータ変換結果は 32 ビットになります。このビットをクリアする
と、データ変換幅は 24 ビットに設定されます。WL32 ビットは
データ・レジスタのサイズに影響を与えますが、オフセット・
レジスタまたはゲイン・レジスタのサイズには、影響を与えま
せん。
DATA_STAT ビットをセットして同時に 32 ビット・データ変換
をイネーブルすると、各データ読み出しに対して ADC は 28 デ
ータビットとステータス・レジスタの 4 チャンネル・ビットを
出力します。
DOUT_RESET
シリアル・インターフェースでは、デジタル出力に共用
DOUT/ RDY ピ ン を 使 用 し ま す 。 デ フ ォ ル ト で 、 こ の ピ ン
は RDY 信号を出力します。データ読み出し時、このピンは読
み出されるレジスタからのデータを出力します。読み出しの完
了後、このピンは固定の短時間 (t7)後に RDY 信号出力に戻りま
す。ただし、この時間は幾つかのマイクロコントローラにとっ
て少な過ぎることがあります。このため、インターフェース・
モード・レジスタの DOUT_RESET ビットに 1 を設定して CS ピ
ンがハイ・レベルになるまで延すことができます。これは、CS
を使って各読み出し動作をフレーム化して、シリアル・インタ
ーフェース・トランザクションを完結させることを意味します。
外部周波数同期
通常の同期
GPIOCON レ ジ ス タ の SYNC_EN ビ ッ ト に 1 を 設 定 す る
と、SYNC/ERROR ピンが同期入力として機能します。SYNC 入
力を使うと、デバイス内のすべてのセットアップ状態に影響を
与えることなく、変調器とデジタル・フィルタをリセット／リ
スタートすることができます。この機能を使うと、既知の時点
すなわち SYNC 入力の立ち上がり変化のタイミングで、アナロ
グ入力のサンプリングを開始することができます。同期を確実
にするためには、 SYNC 入力を少なくとも 1 マスター・クロッ
ク・サイクル間ロー・レベルに維持する必要があります。
複数の AD7177-2 が共通のマスター・クロックで動作する場合、
この機能を使って各アナログ入力を同時にサンプルするように
デバイスを同期させることができます。この同期は、通常、各
AD7177-2 がキャリブレーションを実行した後、またはキャリブ
レーション係数をキャリブレーション・レジスタへロードした
後に実行します。 SYNC 入力の立ち下がりエッジで、デジタ
ル・フィルタとアナログ変調器がリセットされて、 AD7177-2 は
矛盾のない既知状態になります。 SYNC 入力がロー・レベルの
間、AD7177-2 はこの既知状態を維持します。SYNC 入力の立ち
上がりエッジで、変調器とフィルタはこのリセット状態から抜
け出して、次のマスター・クロック・エッジで、デバイスは入
力サンプルの取り込みを再開します。
－ 43/59 －
AD7177-2
データシート
SYNC 入力がロー・レベルからハイ・レベルへ変化した後の、
マスター・クロックの立ち下がりエッジでデバイスはリセット
から抜け出します。このため、複数のデバイスを同期化する場
合、マスター・クロックの立ち上がりエッジで SYNC 入力をハ
イ・レベルにし、マスター・クロックの立ち下がりエッジで、
すべてのデバイスをリセットから開放する必要がありま
す。 SYNC 入力を十分な時間ハイ・レベルにしないと、デバイ
ス間にマスター・クロックで 1 サイクルの差が発生することが
あります。すなわち、変換結果が得られるタイミングがデバイ
ス間でマスター・クロック最大 1 サイクル分ずれる可能性があ
ります。
SYNC 入力も、通常同期モードの 1 チャンネルに対してスター
ト変換コマンドとして使用することができます。このモードで
は 、 SYNC 入 力 の 立 ち 上 が り エ ッ ジ に よ り 変 換 が 開 始 さ
れ、 RDY 出力の立ち下がりエッジにより変換が完了したタイミ
ングが表示されます。各データ・レジスタの更新に対してフィ
ルタのセトリング・タイムに対する配慮が必要です。変換の完
了後、 SYNC 入力をロー・レベルにして次の変換スタート信号
に対する準備をします。
もう 1 つの同期機能
もう 1 つの同期モードでは、AD7177-2 の複数のチャンネルがイ
ネーブルされると、SYNC 入力が変換スタート・コマンドとして
動作します。インターフェース・モード・レジスタの
ALT_SYNC ビットに 1 を設定すると、この同期方式がイネーブ
ルされます。SYNC 入力をロー・レベルにすると、ADC は現在
のチャンネルの変換を完了し、シーケンス内の次のチャンネル
を選択したまま、SYNC入力がハイ・レベルになり変換が開始さ
れるまで待ちます。現在のチャンネルの変換が完了すると RDY
出力がロー・レベルになり、データ・レジスタは対応する変換
結果で更新されます。このため、 SYNC 入力は現在選択されて
いるチャンネルのサンプリングと干渉しないので、ユーザーは
シーケンス内の次のチャンネルで変換が開始されるタイミング
を制御することができます。
このもうひとつの同期モードは、複数のチャンネルがイネーブ
ルされた場合にのみ使用することができます。1 チャンネルの
みをイネーブルするときは、このモードの使用は推奨しません。
エラー・フラグ
ス テ ー タ ス ・ レ ジ ス タ に は 、 ADC_ERROR 、 CRC_ERROR 、
REG_ERROR の 3 ビットのエラー・ビットがあり、これらのフ
ラグは、それぞれ ADC 変換でのエラー、CRC チェックでのエ
ラー、レジスタの変化に起因するエラーを表示します。さら
に、ERROR出力は、発生したエラーを表示することができます。
ADC_ERROR
ステータス・レジスタの ADC_ERROR ビットは、変換プロセス
中のすべてのエラーの発生を知らせます。ADC からオーバーレ
ンジ状態またはアンダーレンジ状態が出力されると、フラグが
セットされます。また低電圧（オーバーレンジ）または過電圧
（オーバーレンジ）が発生すると、AD 変換結果も全ビット 0 ま
たは全ビット 1 を出力します。このフラグは、過電圧／低電圧
が解消されたときにのみリセットされます。データ・レジスタ
の読み出しではリセットされません。
Rev. 0
CRC_ERROR
書き込み動作に対応する CRC 値が送信された情報に対応しない
と、CRC_ERROR フラグがセットされます。このフラグは、ス
テータス・レジスタが読み出されると、ただちにリセットされま
す。
REG_ERROR
REG_ERROR フラグは、インターフェース・モード・レジスタ
の REG_CHECK ビットと組み合わせて使用されます。この
REG_CHECK ビットがセットされると、AD7177-2 は内蔵レジ
ス タの 値を監視 しま す。レジ スタ のビット が変 化すると 、
REG_ERROR ビットがセットされます。このため、内蔵レジス
タへの書き込みの際には、REG_CHECK に 0 を設定しておいて
ください。レジスタが更新されていると、REG_CHECK ビットが
1 に設定されてしまいます。AD7177-2 は内蔵レジスタのチェッ
クサムを計算します。1 つのレジスタ値が変化すると、
REG_ERROR ビットがセットされます。エラーが表示された場
合は、REG_CHECK ビットに 0 を書き込んで、ステータス・レ
ジスタの REG_ERROR ビットをクリアする必要があります。レ
ジスタ・チェック機能では、データ・レジスタ、ステータス・
レジスタ、またはインターフェース・モード・レジスタを監視
しません。
ERROR 入力／出力
GPIOCON レ ジ ス タ の SYNC_EN ビ ッ ト に 0 を 設 定 す る
と、SYNC/ERROR ピンはエラー入出力ピンまたは汎用出力ピン
として機能します。GPIOCON レジスタの ERR_EN ビットがピン
機能を決定します。
ERR_EN ビットが 10 に設定されると、SYNC/ERROR ピンはオ
ープン・ドレイン・エラー出力の ERRORピンとして機能します。
ステータス・レジスタの 3 つのエラー・ビット (ADC_ERROR、
CRC_ERROR、REG_ERROR)を OR 結合し、反転し、ERROR出
力に割り当てます。このため、ERROR 出力はエラーが発生した
ことを表示します。ステータス・レジスタを読み出ししてエラ
ー原因を識別する必要があります。
ERR_EN ビットが 01 に設定されると、 SYNC/ERRORピンはエ
ラー入力の ERRORピンとして機能します。別の部品のエラー出
力を AD7177-2 の ERROR入力へ接続すると、 AD7177-2 が自身
にまたは別の外付け部品にエラーが発生したことを表示できるよ
うになります。ERROR 入力の値の反転を ADC 変換からのエラ
ー と OR 結 合す る と 、 そ の結 果 が ステータス・レジスタの
ADC_ERROR ビットを介して表示されます。ERROR 入力の値は、
ステータス・レジスタの ERR_DAT ビットに反映されます。
ERR_EN ビットを 00 に設定すると、ERROR 入出力ピンはディス
エーブルされます。ERR_EN1 ビットを 11 に設定すると、SYNC
/ERROR ピンは汎用出力として動作します。
DATA_STAT
ステータス・レジスタ値は、AD7177-2 の各変換結果に追加する
ことができます。この機能は、複数のチャンネルをイネーブル
する場合に便利です。変換結果が出力されるごとに、ステータ
ス・レジスタ値がそれに付加されます。ステータス・レジスタ
の下位 2 ビットが、変換結果に対応するチャンネルを表示します。
さらに、エラー・ビットにより、エラーが表示中か否かを調べ
ることができます。DATA_STAT ビットをセットすると同時に
32 ビット・データ変換をイネーブルすると、各データ読み出し
に対して ADC は 28 データビットとステータス・レジスタの 4
チャンネル・ビットを出力します。
－ 44/59 －
AD7177-2
データシート
IOSTRENGTH
シリアル・インターフェースは最小 2 V の電源で動作すること
ができますが、この低い電圧では、ボード上にある程度の寄生
容 量 が 存 在 す る 場 合 、 ま た は SCLK 周 波 数 が 高 い 場 合 、
DOUT/RDY ピンは十分な駆動能力を持つことができません。イ
ンターフェース・モード・レジスタの IOSTRENGTH ビットは、
DOUT/RDY ピンの駆動電流の強度を増やします。
内蔵温度センサー
AD7177-2 は温度センサーを内蔵しています。この温度センサー
は、デバイスが動作する周囲温度のガイドとして使うことがで
きます。診断目的または動作温度のシフトを考慮するキャリブ
レーション・ルーチンをアプリケーション回路が再校正のため
に入るタイミングを知らせるインジケータとして使うことがで
きます。この温度センサーはクロスポイント・マルチプレクサ
を使って選択され、アナログ入力チャンネルと同じ方法で切り
Rev. 0
替えられます。温度センサーは、変調器の両アナログ入力のア
ナログ入力バッファがイネーブルされている必要があります。
バッファがイネーブルされない場合、温度センサーを入力とし
て選択すると、変換時にバッファが自動的にイネーブルされま
す。
温度センサーを使うときは、最初のステップでデバイスを既知
温度 (25°C)でキャリブレーションして、この値を変換しリファ
レンス・ポイントとして使用します。温度センサーの公称感度は
470 µV/K です。この理論的な傾斜と測定した傾斜の差を使って
温度センサーをキャリブレーションします。温度センサー仕様
は 25°C でのキャリブレーション後に精度 ±2°C (typ)と規定され
ます。温度を次のようにキャリブレーションします。
－ 45/59 －
 ConversionResult 
 – 273.15
Temperatur e (°C) = 


470 μV


AD7177-2
データシート
グラウンド接続とレイアウト
アナログ入力とリファレンス入力は差動回路であるため、アナ
ログ変調器内の多くの電圧は同相モード電圧上で動作していま
す。この製品の高い同相モード除去比により、これら入力での
同相モード・ノイズが除去されます。AD7177-2 のアナログ電源
とデジタル電源は独立しており、別々のピンに接続することに
より、デバイスのアナログ部とデジタル部の間の不要な結合を
最小にしています。デジタル・フィルタは、マスター・クロッ
ク周波数の整数倍を除く広い帯域の電源ノイズを除去します。
ボードの他の部分に対するノイズの放射を防止します。また、
クロック信号は、アナログ入力の近くを通過しないようにしま
す。デジタル信号とアナログ信号の交差は、回避する必要があ
ります。ボードの反対側のパターンは、互いに直角となるよう
に配置します。この技術により、ボードを通過するフィードス
ルーの影響を小さくすることができます。マイクロストリップ
技術の使用は最善の方法ですが、両面ボードでは常に使用でき
るとは限りません。
また、ノイズ・ソースがアナログ変調器を飽和させない限り、
デジタル・フィルタはアナログ入力とリファレンス電圧入力の
ノイズも除去します。そのため、従来の高分解能コンバータに
比べて AD7177-2 のノイズ干渉耐性は向上しています。ただし、
AD7177-2 の分解能が高く、コンバータから生ずるノイズ・レベ
ルが低いため、グラウンド接続とレイアウトについては注意が
必要です。
高分解能 ADC を使うときは、デカップリングが重要になります。
AD7177-2 には、AVDD1、AVDD2、IOVDD の 3 本の電源ピンが
あります。AVDD1 ピンと AVDD2 ピンは AVSS を、IOVDD ピン
は DGND を、それぞれ基準とします。AVDD1 と AVDD2 は、各
ピンで 10 µF のコンデンサと 0.1 µF のコンデンサの並列接続で
AVSS へデカップリングする必要があります。0.1 µF のコンデン
サは、各電源でデバイスのできるだけ近くに、理想的にはデバ
イスの隣に配置する必要があります。IOVDD は、10 µF のコン
デンサと 0.1 µF のコンデンサの並列接続で DGND へデカップリ
ングする必要があります。すべてのアナログ入力は、 AVSS へ
デカップリングしてください。外付けリファレンスを使用する
場合、REF+ピンと REF− ピンは AVSS へデカップリングする必
要があります。
ADC を実装する PCB は、アナログ部とデジタル部を分離して、
ボード内でそれぞれをまとめて配置するように設計する必要が
あります。一般に、グラウンド・プレーンではエッチング部分
を最小にすることが最適です。これは最適なシールド効果が得
られるためです。
すべてのレイアウトで、電流を目的回路の場所まで送る経路と
そのリターン電流経路をできるだけ近づけて配置するように心
がけることが重要です。
ノイズがチップに混入することを防ぐため、デバイスの真下を
デジタル・ラインが通らないようにしてください。アナログ・
グラウンド・プレーンで AD7177-2 の下を覆うようにして、ノ
イズの混入を防止してください。AD7177-2 の電源ラインはでき
るだけ太いパターンにしてインピーダンスを下げ、電源ライン
上のグリッチによる影響を軽減させます。クロックなどの高速
なスイッチング信号は、デジタル・グラウンドでシールドして
Rev. 0
また AD7177-2 は AVDD2 電源と IOVDD 電源をレギュレーショ
ンする 2 つの LDO レギュレータを内蔵しています。REGCAPA
ピンの場合、AVSS へ接続した 1 µF と 0.1 µF のコンデンサを使
用したデカップリングが推奨されます。同様に、REGCAPD ピ
ンには DGND へ接続した 1 µF と 0.1 µF のコンデンサを使用す
ることが推奨されます。
AD7177-2 を両電源で動作させる場合は、AVSS に対して別個の
プレーンを使用する必要があります。
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AD7177-2
データシート
レジスタの一覧
表 24.レジスタの一覧
Reg.
Name
Bits
Bit 7
Bit 6
0x00
COMMS
[7:0]
WEN
R/W
0x00
STATUS
[7:0]
RDY
ADC_ERROR
CRC_ERROR
0x01
ADCMODE
[15:8]
REF_EN
HIDE_DELAY
SING_CYC
[7:0]
RESERVED
0x02
IFMODE
[15:8]
[7:0]
0x03
0x04
REGCHECK
DATA
Bit 5
Bit 4
REG_ERROR
GPIOCON
0x10
ID
CH0
DATA_STAT
ALT_SYNC
REG_CHECK
REGISTER_CHECK[15:8]
[7:0]
REGISTER_CHECK[7:0]
[31:17]
DATA[31:17]
[23:16]
DATA[23:16]
[15:8]
DATA[15:8]
CH1
RESERVED
RESERVED
CH2
CH3
SETUPCON0
ID[7:0]
[15:8]
[15:8]
CH_EN0
SETUPCON1
CH_EN1
0x22
SETUPCON2
CH_EN2
0x23
SETUPCON3
CH_EN3
0x28
0x29
0x2A
0x2B
FILTCON0
FILTCON1
FILTCON2
FILTCON3
WL32
R
0x8000
RW
DOUT_RESET 0x0000
RW
RESERVED
0x000000
R
0x000000
R
0x0800
RW
0x4FDX
R
AINPOS0[4:3]
0x8001
RW
AINPOS1[4:3]
0x0001
RW
AINPOS2[4:3]
0x0001
RW
AINPOS3[4:3]
0x0001
RW
AINBUF0−
0x1320
RW
RESERVED
SETUP_SEL1
AINBUF1−
0x1320
RW
RESERVED
AINBUF2−
0x1320
RW
AINBUF3−
0x1320
RW
ENHFILT0
0x0507
RW
ENHFILT1
0x0507
RW
ENHFILT2
0x0507
RW
ENHFILT3
0x0507
RW
RESERVED
SETUP_SEL2
RESERVED
AINNEG2
RESERVED
SETUP_SEL3
RESERVED
AINNEG3
BI_UNIPOLAR0
RESERVED
[15:8]
SINC3_MAP0
[7:0]
RESERVED
[15:8]
SINC3_MAP1
[7:0]
RESERVED
[15:8]
SINC3_MAP2
[7:0]
RESERVED
[15:8]
SINC3_MAP3
[7:0]
RESERVED
REFBUF0-
REFBUF1+
REFBUF1−
REF_SEL1
REFBUF2+
REFBUF2−
REF_SEL2
AINBUF2+
RESERVED
BI_UNIPOLAR3
RESERVED
AINBUF1+
RESERVED
BI_UNIPOLAR2
RESERVED
AINBUF0+
RESERVED
BI_UNIPOLAR1
RESERVED
RESERVED
BURNOUT_EN3
REFBUF0+
REF_SEL0
RESERVED
BURNOUT_EN2
GP_DATA0
AINNEG1
RESERVED
BURNOUT_EN1
ERR_DAT
GP_DATA1
AINNEG0
RESERVED
BURNOUT_EN0
ERR_EN
RESERVED
AINPOS3[2:0]
[15:8]
[7:0]
SETUP_SEL0
AINPOS2[2:0]
[15:8]
[7:0]
RESERVED
AINPOS1[2:0]
[15:8]
[7:0]
RESERVED
OP_EN0
AINPOS0[2:0]
[15:8]
[7:0]
0x21
OP_EN1
ID[15:8]
[7:0]
0x20
SYNC_EN
IP_EN0
[7:0]
[7:0]
0x13
IP_EN1
MUX_IO
[15:8]
[7:0]
0x12
W
0x80
DATA[7:0]
[15:8]
[15:8]
RW
RESERVED
CRC_EN
REGISTER_CHECK[23:16]
[7:0]
0x11
IOSTRENGTH
RESERVED
Reset
0x00
DELAY
CLOCKSEL
[15:8]
[15:8]
Bit 0
CHANNEL
RESERVED
[23:16]
[7:0]
0x07
Bit 1
RESERVED
MODE
[7:0]
0x06
Bit 2
RA
RESERVED
CONTREAD
Bit 3
REFBUF3+
REFBUF3−
REF_SEL3
AINBUF3+
RESERVED
RESERVED
ENHFILTEN0
ORDER0
ODR0
RESERVED
ENHFILTEN1
ORDER1
ODR1
RESERVED
ENHFILTEN2
ORDER2
ODR2
RESERVED
ENHFILTEN3
ORDER3
ODR3
0x30
OFFSET0
[23:0]
OFFSET0[23:0]
0x800000
RW
0x31
OFFSET1
[23:0]
OFFSET1[23:0]
0x800000
RW
0x32
OFFSET2
[23:0]
OFFSET2[23:0]
0x800000
RW
0x33
OFFSET3
[23:0]
OFFSET3[23:0]
0x800000
RW
0x38
GAIN0
[23:0]
GAIN0[23:0]
0x5XXXX0 RW
0x39
GAIN1
[23:0]
GAIN1[23:0]
0x5XXXX0 RW
0x3A
GAIN2
[23:0]
GAIN2[23:0]
0x5XXXX0 RW
0x3B
GAIN3
[23:0]
GAIN3[23:0]
0x5XXXX0 RW
Rev. 0
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AD7177-2
データシート
レジスタの詳細
コミュニケーション・レジスタ
アドレス: 0x00、リセット値: 0x00、レジスタ名: COMMS
内蔵レジスタに対するすべてのアクセスは、このコミュニケーション・レジスタに対する書き込みで開始する必要があります。この書き
込みでは、次にアクセスするレジスタと動作が書き込み／読み出しのいずれかを指定します。
表 25. COMMS のビット説明
Bits
Bit Name
Access
WEN
Description
ADC との交信を開始するときは、このビットをロー・レベルにする必要があ
ります。
Reset
7
0x0
W
6
R/W
このビットを使って、続く動作が読み出しコマンドか、または書き込みコマ
ンドかを指定します。
0x0
W
0x00
W
[5:0]
Rev. 0
Settings
0
書き込みコマンド
1
読み出しコマンド
これらのレジスタ・アドレス・ビットを使って、現在の交信での読み出し対
象または書き込み対象のレジスタを指定します。
RA
000000
ステータス・レジスタ
000001
ADC モード・レジスタ
000010
インターフェース・モード・レジスタ
000011
レジスタ・チェックサム・レジスタ
000100
データ・レジスタ
000110
GPIO コンフィギュレーション・レジスタ
000111
ID レジスタ
010000
チャンネル 0 レジスタ
010001
チャンネル 1 レジスタ
010010
チャンネル 2 レジスタ
010011
チャンネル 3 レジスタ
100000
セットアップ・コンフィギュレーション 0 レジスタ
100001
セットアップ・コンフィギュレーション 1 レジスタ
100010
セットアップ・コンフィギュレーション 2 レジスタ
100011
セットアップ・コンフィギュレーション 3 レジスタ
101000
フィルタ・コンフィギュレーション 0 レジスタ
101001
フィルタ・コンフィギュレーション 1 レジスタ
101010
フィルタ・コンフィギュレーション 2 レジスタ
101011
フィルタ・コンフィギュレーション 3 レジスタ
110000
オフセット 0 レジスタ
110001
オフセット 1 レジスタ
110010
オフセット 2 レジスタ
110011
オフセット 3 レジスタ
111000
ゲイン 0 レジスタ
111001
ゲイン 1 レジスタ
111010
ゲイン 2 レジスタ
111011
ゲイン 3 レジスタ
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AD7177-2
データシート
ステータス・レジスタ
アドレス: 0x00、リセット値: 0x80、レジスタ名: STATUS
ステータス・レジスタは 8 ビット・レジスタで、ADC とシリアル・インターフェース・ステータスの情報を格納しています。インターフ
ェース・モード・レジスタの DATA_STAT ビットをセットすることにより、オプションでデータ・レジスタへ付加することができます。
表 26. STATUS のビット説明
Bits
Bit Name
7
RDY
Settings
Description
CSがロー・レベルで、かつレジスタが読み出されていないとき、RDYビット
の内容が DOUT/RDY ピンへ出力されます。ADC が新しい変換結果をデー
タ・レジスタへ書き込むと（変換結果を更新すると）、このビットがロー・
レベルになります。ADC キャリブレーション・モードでは、ADC がキャリ
ブレーション結果をキャリブレーション･レジスタに書き込むと、このビット
がロー・レベルになります。データ・レジスタを読み出すと、 RDYは自動的
にハイ・レベルになります。
0
1
6
0
1
5
4
0x0
R
0x0
R
0x0
R
エラーなし
エラー発生
0
エラーなし
1
CRC エラー発生
レジスタ・インテグリティ・チェックを実行したとき、このビットは内部レ
ジスタの 1 つの値がもとの値から変化したか否かを表示します。インターフ
ェース・モード・レジスタの REG_CHECK ビットをセットするとチェックが
開始されます。REG_CHECK ビットをクリアすると、このビットがクリアさ
れます。
REG_ERROR
R
新しいデータ変換結果待ち
このビットは、レジスタ書き込み動作で CRC エラーの有無を表示します。レ
ジスタ読み出しにより、ホスト・マイクロコントローラが CRC エラーの有無
を調べることができます。このレジスタを読み出すと、このビットがクリア
されます。
CRC_ERROR
Access
0x1
新しいデータ変換結果が使用可能
デフォルトでこのビットは、入力が ADC 範囲を上側または下側に超えたこと
を表示します。このオーバーレンジ・エラーまたはアンダーレンジ・エラー
に対して、ADC 変換結果がそれぞれ 0xFFFFFF または 0x000000 にクランプさ
れます。このビットは ADC 変換結果がデータ・レジスタに書き込まれたとき
更新され、オーバーレンジ状態またはアンダーレンジ状態が解消されると次
の更新でクリアされます。
ADC_ERROR
Reset
0
エラーなし
1
エラー発生
[3:2]
RESERVED
これらのビットは予約済みです。
0x0
R
[1:0]
CHANNEL
これらのビットは、現在データ・レジスタに変換結果が格納されているアク
ティブになっているチャンネルを表示します。現在変換中のチャンネルと異
なっていることがあります。チャンネル・レジスタに直接対応するため、チ
ャンネル 0 は 0x0 に、チャンネル 3 は 0x3 に、それぞれなります。
0x0
R
Rev. 0
00
チャンネル 0
01
チャンネル 1
10
チャンネル 2
11
チャンネル 3
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AD7177-2
データシート
ADC モード・レジスタ
アドレス: 0x01、リセット値: 0x8000、レジスタ名: ADCMODE
ADC モード・レジスタは、ADC の動作モードとマスター・クロックの選択を制御します。ADC モード・レジスタへ書き込みを行うと、
フィルタ・ビットと RDY ビットがリセットされて、新しい変換またはキャリブレーションが開始されます。
表 27. ADCMODE のビット説明
Bits
Bit Name
15
REF_EN
14
13
[12:11]
[10:8]
Settings
Description
内蔵リファレンス電圧をイネーブルし、バッファ済 2.5 V を REFOUT ピンへ
出力します。
0
ディスエーブル
1
イネーブル
遅延ビットを使ってプログラマブルな遅延を設定した場合、このビットを使
うと、sinc5 + sinc1 フィルタでの選択したデータレートに対して変換時間の中
に遅延を吸収させることにより遅延を隠すことができます。詳細について
は、遅延のセクションを参照してください。
HIDE_DELAY
0
イネーブル
1
ディスエーブル
このビットを使って、ADC の 1 チャンネルのみがアクティブのとき、１サイ
クルでセトリングするフィルタ・データレートでのみ出力することができま
す。詳しくはしにぐる・サイクル・セトリングのセクションを参照してくだ
さい。
SING_CYC
0
ディスエーブル
1
イネーブル
Reset
Access
0x1
RW
0x0
RW
0x0
RW
RESERVED
これらビットは予約済みで、0 に設定する必要があります。
0x0
R
DELAY
これらのビットを使うと、チャンネル切り替えの後ろにプログラマブルな遅
延を追加して、ADC が入力の処理を開始する前に外部回路をセトリングさせ
ることができます。
0x0
RW
000
0 µs
001
4 µs
010
16 µs
011
40 µs
100
100 µs
101
200 µs
110
500 µs
111
1 ms
7
RESERVED
このビットは予約済みで、0 に設定する必要があります。
0x0
R
[6:4]
MODE
これらのビットは、ADC の動作モードを制御します。詳細については、動作
モードのセクションを参照してください。
0x0
RW
0x0
RW
0x0
R
[3:2]
[1:0]
Rev. 0
000
連続変換モード
001
シングル変換モード
010
スタンバイ・モード
011
パワーダウン・モード
100
内部オフセット・キャリブレーション
110
システム・オフセット・キャリブレーション
111
システム・ゲイン・キャリブレーション
このビットを使って、ADC クロック信号源を選択します。内蔵発振器を選択
すると、内蔵発振器もイネーブルされます。
CLOCKSEL
RESERVED
00
内蔵発振器
01
XTAL2/CLKIO ピンに内蔵発振器出力
10
XTAL2/CLKIO ピンに外付けクロックからの入力
11
XTAL1 ピンと XTAL2/CLKIO ピンに外付け水晶
これらビットは予約済みで、0 に設定する必要があります。
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AD7177-2
データシート
インターフェース・モード・レジスタ
アドレス: 0x02、リセット値: 0x0000、レジスタ名: IFMODE
インターフェース・モード・レジスタは種々のシリアル・インターフェース・オプションを設定します。
表 28. IFMODE のビット説明
Bits
Bit Name
[15:13]
RESERVED
12
ALT_SYNC
11
[10:9]
8
7
6
5
Settings
Description
これらビットは予約済みで、0 に設定する必要があります。
Reset
Access
0x0
R
このビットは、 SYNC\ERROR ピンのもうひとつの同期モードに設定しま
す。複数チャンネルのサイクリングでの変換開始タイミングの制御として使
えるようにします(詳細については、GPIO コンフィギュレーション・レジス
タの SYNC_EN ビットのセクションの説明を参照してください)。
0x0
RW
0x0
RW
0
ディスエーブル
1
イネーブル
こ の ビ ッ ト は 、 DOUT/ RDY ピ ン の 駆 動 能 力 を 制 御 し ま す 。 低 い 電 圧 の
IOVDD 電源と中程度の容量を使ってシリアル・インターフェースを高速で
読み出すときこのビットをセットします。（イネーブルすると駆動能力の強
さが増します）
IOSTRENGTH
0
ディスエーブル(デフォルト)
1
イネーブル
RESERVED
これらビットは予約済みで、0 に設定する必要があります。
0x0
R
DOUT_RESET
DOUT/RDYピン信号の立ち上がりのタイミングを制御します。詳細について
は、DOUT_RESET のセクションを参照してください。
0x0
RW
0x0
RW
0x0
RW
0x0
RW
0
ディスエーブル
1
イネーブル
このビットは、ADC データ・レジスタの連続読み出しモードを制御しま
す。連続読み出しモードを使用するときは、ADC を連続変換モードに設定
する必要があります。詳細については、動作モードのセクションを参照して
ください。
CONTREAD
0
ディスエーブル
1
イネーブル（連速読み出しモード）
このビットは、チャンネルとステータス情報がデータと一緒に送信されるよ
うに、読み出し時にデータ・レジスタにステータス・レジスタの内容を追加
できるようにします。これは、ステータス・レジスタから読み出したチャン
ネル・ビットをデータ・レジスタのデータに対応させる唯一の方法です。
DATA_STAT
0
ディスエーブル（変換データのみ出力）
1
イネーブル（変換データにステータスの内容を付加します）
このビットは、レジスタ・インテグリティ・チェッカーの機能をイネーブル
します。この機能は、ユーザー・レジスタ値の変化をモニタする際に使用す
ることができます。この機能を使うときは、まず他のすべてのレジスタは、
このビットをクリア（ディエーブル）した状態で所定の通りに設定しておく
必要があります。次に、このレジスタへ書き込みを行なって REG_CHECK
ビットに 1 を設定します。内容の値が変化したレジスタがあると、ステータ
ス・レジスタの REG_ERROR ビットがセットされます。エラーをクリアす
るときは、REG_CHECK ビットへ 0 を設定します。ただしインターフェー
ス・モード・レジスタ、ADC データ・レジスタ、ステータス・レジスタは
チェックされません。レジスタへ新しい値を書き込むときは、このビットを
先にクリアする必要があります。そうしないと、新しいレジスタ値が書き込
まれたときエラー・フラグが発生します。
REG_CHECK
0
ディスエーブル
1
イネーブル
4
RESERVED
このビットは予約済みで、0 に設定する必要があります。
0x0
R
[3:2]
CRC_EN
レジスタ読み出し／書き込みの CRC 保護をイネーブルします。シリアル・
インターフェース転送では CRC によりバイト数が 1 バイト増えます。詳細
については、CRC 計算のセクションを参照してください。
0x00
RW
00
Rev. 0
ディスエーブル
－ 51/59 －
AD7177-2
データシート
Bits
1
0
Bit Name
Settings
01
Description
レジスタ読み出しトランザクションに対して XOR チェックサムをイネーブ
ルします。これらのビットをセットしていても、レジスタ書き込みでは
CRC を使用します。
10
読み出しおよび書き込みトランザクションに対して CRC チェックサムをイ
ネーブルします。
このビットは、ADC データ・レジスタのワー長を変更します。インターフ
ェース・モード・レジスタに対する書き込みでは ADC がリセットされない
ため、これらのビットに対する書き込み直後の ADC 変換結果は正しいワー
ド長へ変更されません。その後に続く新しい ADC 変換結果は正しいワード
長となります。
WL32
0
24 ビット・データ
1
32 ビット・データ
このビットは予約済みで、0 に設定する必要があります。
RESERVED
Reset
Access
0x0
RW
0x0
R
レジスタ・チェック
アドレス: 0x03、リセット値: 0x000000、レジスタ名: REGCHECK
このレジスタ・チェック・レジスタは、ユーザー・レジスタ値との排他論理和により計算された 24 ビットのチェックサムです。この機
能が動作するためにはインターフェース・モード・レジスタの REG_CHECK ビットをセットする必要があります。そうしないと、レジス
タの読み出しで 0 が返されます。
表 29. REGCHECK のビット説明
Bits
Bit Name
[23:0]
REGISTER_CHECK
Settings
Description
インターフェース・モード・レジスタの REG_CHECK ビットがセットされて
いるとき、このレジスタはユーザー・レジスタの 24 ビット・チェックサムを
格納します。
Reset
Access
0x000000
R
データ・レジスタ
アドレス: 0x04、リセット値: 0x000000、レジスタ名: DATA
データ・レジスタには ADC 変換結果が格納されます。データのコードはオフセット・バイナリですが、セットアップ・コンフィギュレ
ーション・レジスタの BI_UNIPOLAR ビットを使ってユニポーラ・コードへ変更することができます。データ・レジスタを読み出す
と、RDY ビットと RDY出力(ロー・レベルであった場合)がハイ・レベルになります。ADC 変換結果は、連続読み出しモード以外では複
数回読み出すことができますが、RDY 出力がハイ・レベルになっているため、次の変換 ADC 結果が続いているか否かを知ることができ
ません。ADC レジスタ読み出しコマンドを受信すると、ADC はデータ・レジスタへ新しい変換結果を書き込みません。
表 30. DATA のビット説明
Bits
Bit Name
[31:0]
DATA
Rev. 0
Settings
Description
このレジスタには ADC 変換結果が格納されます。このレジスタのサイズは、
インターフェース・モード・レジスタの WL32 ビットで指定されます。
－ 52/59 －
Reset
Access
0x000000
R
AD7177-2
データシート
GPIO コンフィギュレーション・レジスタ
アドレス: 0x06、リセット値: 0x0800、レジスタ名: GPIOCON
GPIO コンフィギュレーション・レジスタは、ADC の汎用 I/O ピンを制御します。
表 31. GPIOCON のビット説明
Bits
[15:13]
12
Bit Name
RESERVED
MUX_IO
11
SYNC_EN
Settings
0
1
[10:9]
ERR_EN
00
01
10
11
8
ERR_DAT
[7:6]
5
RESERVED
IP_EN1
0
1
4
IP_EN0
0
1
3
OP_EN1
0
1
2
OP_EN0
0
1
1
0
Rev. 0
GP_DATA1
GP_DATA0
Description
これらビットは予約済みで、0 に設定する必要があります。
このビットを使うと、内部チャンネル・シーケンサと同期する GPIO0/GPIO1 を使っ
て、外付けマルチプレクサを ADC から制御できるようになります。この場合でも、チ
ャンネルに対して使うアナログ入力ピンは、チャンネルごとに選択することができま
す。このため、AIN0/AIN1 の前に 4 チャンネルのマルチプレクサを、AIN2/AIN3 の前
にさらにもう 1 つをそれぞれ接続して、AD7177-2 で合計 8 つの差動チャンネルを持つ
ことができますが、同時に 4 チャンネルだけを自動的にシーケンスすることができま
す。外付けマルチプレクサのスイッチングの後に遅延を挿入することができます(ADC
モード・レジスタの DELAY ビットのセクション参照)。
このビットは、SYNC/ERRORピンを同期入力として機能させます。このピンをロー・
レベルにすると、ADC とフィルタがリセット状態に維持され、エラー! ブックマーク
が定義されていません。SYNC/ERRORがハイ・レベルになるまで続きます。インター
フェース・モード・レジスタの ALT_SYNC ビットをセットすると、SYNC/ERRORピ
ンのもう 1 つの動作を使用することができます。このモードは、複数のチャンネルを
有効にしたときのみ動作します。この場合、SYNC/ERRORピンをロー・レベルにして
も、フィルタ／変調器を直ちにリセットしません。代わりに、チャンネルを切り替え
るため SYNC/ERRORピンをロー・レベルにすると、変調器とフィルタは実行中の変換
が完了すると新しい変換を開始しなくなります。SYNC/ERRORをハイ・レベルにする
と、次の変換が開始されます。このもう 1 つの同期モードを使うと、チャンネルを切り
替えて変換する際に SYNC/ERRORを変換開始信号に使用することができます。
ディスエーブル。
イネーブル。
これらのビットは、SYNC/ERRORピンをエラー入力／出力として有効化します。
ディスエーブル。
SYNC/ERROR はエラー入力です。負論理のエラー信号は、ほかのエラー要因と OR を
とり、ステータス・レジスタの ADC_ERROR ビットになります。 SYNC/ERRORピン
の状態も、このレジスタの ERR_DAT ビットから読み出すことができます。
SYNC/ERROR はオープン・ドレインのエラー出力です。ステータス・レジスタ・エラ
ー・ビットが OR され、反転されて、SYNC/ERRORピンへ接続されます。複数デバイ
スの SYNC/ERRORピンが一緒に共通のプルアップ抵抗に接続できるため、任意のデバ
イスのエラーを表示することができます。
SYNC/ERROR は汎用出力です。このピンのステータスは、このレジスタの ERR_DAT
ビットから制御されます。この出力レベルは、汎用 I/O ピンで使用する AVDD1 レベル
および AVSS レベルとは異なり、IOVDD および DGND を基準とします。この場合、
この SYNC/ERRORピンはアクティブ・プルアップを持ちます。
SYNC/ERRORピンが汎用出力として設定されると、このビットが出力ロジック・レベ
ルを決定します。このピンが入力として設定されると、このビットはピンのロジック
を反映します。
これらビットは予約済みで、0 に設定する必要があります。
このビットは GPIO1 を入力にします。入力レベルは AVDD1 と AVSS を基準としま
す。
ディスエーブル。
イネーブル。
このビットは GPIO0 を入力にします。入力レベルは AVDD1 と AVSS を基準としま
す。
ディスエーブル。
イネーブル。
このビットは GPIO1 を出力にします。出力レベルは AVDD1 と AVSS を基準とします。
ディスエーブル。
イネーブル。
このビットは GPIO0 を出力にします。出力レベルは AVDD1 と AVSS を基準とします。
ディスエーブル。
イネーブル。
このビットは、GPIO1 のリードバック・データまたは書き込みデータになります。
このビットは、GPIO0 のリードバック・データまたは書き込みデータになります。
－ 53/59 －
Reset
0x0
0x0
Access
R
RW
0x1
RW
0x0
RW
0x0
RW
0x0
0x0
R
RW
0x0
RW
0x0
RW
0x0
RW
0x0
0x0
RW
RW
AD7177-2
データシート
ID レジスタ
アドレス: 0x07、リセット値: 0x4FDX、レジスタ名: ID
ID レジスタは、16 ビットの ID（モデル固有のデータ・ワード）を返します。AD7177-2 の固有値は 0x4FDX です。
表 32. ID のビット説明
Bits
Bit Name
[15:0]
ID
Settings
Description
ID レジスタは ADC 固有の 16 ビット ID コードを返します。
0x4FDX
Reset
Access
0x4FDX
R
AD7177-2
チャンネル・レジスタ 0
アドレス: 0x10、リセット値: 0x8001、レジスタ名: CH0
チャンネル・レジスタは 16 ビット・レジスタで、チャンネルの有効化（アクティブ・チャンネル）、各チャンネル設定に選択される入
力の指定、そのチャンネルでの ADC の設定に使用するセットアップを選択するときに使います。
表 33. CH0 のビット説明
Bits
Bit Name
15
CH_EN0
Settings
Description
このビットはチャンネル 0 をイネーブルします。複数のチャンネルをイネー
ブルすると、ADC はこれらの間を自動的に切り替えるシーケンスになりま
す。
0
ディスエーブル
1
イネーブル(デフォルト、CH0 をアクティブ・チャンネル設定)
Reset
Access
0x1
RW
14
RESERVED
このビットは予約済みで、0 に設定する必要があります。
0x0
R
[13:12]
SETUP_SEL0
これらのビットは、このチャンネルに対して ADC 動作を設定する際に 4 種類
のセットアップの内のどれを使用するかを指定します。各セットアップは、
セットアップ・コンフィギュレーション・レジスタ、フィルタ・コンフィギュ
レーション・レジスタ、オフセット・レジスタ、ゲイン・レジスタの 4 個の
レジスタのセットで構成されます。すべてのチャンネルで同じセットアップを
使用することもできます。この場合、すべてのアクティブ・チャンネルのこれ
らのビットに同じ 2 ビット値を書き込む必要があります。あるいは最大 4 チャ
ンネルに別々のセットを適用することができます。
0x0
RW
[11:10]
[9:5]
Rev. 0
00
セットアップ 0
01
セットアップ 1
10
セットアップ 2
11
セットアップ 3
RESERVED
これらビットは予約済みで、0 に設定する必要があります。
0x0
R
AINPOS0
これらのビットは、このチャンネルの ADC 非反転入力へ接続するアナログ入
力信号を選択します。
0x0
RW
00000
AIN0 (デフォルト)
00001
AIN1
00010
AIN2
00011
AIN3
00100
AIN4
10001
温度センサー+
10010
温度センサー−
10011
((AVDD1 − AVSS)/5)+ (アナログ入力バッファのイネーブルが必要)
10100
((AVDD1 − AVSS)/5)- (アナログ入力バッファのイネーブルが必要)
10101
REF+
10110
REF−
－ 54/59 －
AD7177-2
データシート
Bits
Bit Name
[4:0]
AINNEG0
Settings
Description
これらのビットは、このチャンネルの ADC 反転入力へ接続するアナログ入力
信号を選択します。
00000
AIN0
00001
AIN1 (デフォルト)
00010
AIN2
00011
AIN3
00100
AIN4
10001
温度センサー+
10010
温度センサー−
10011
((AVDD1 − AVSS)/5)+
10100
((AVDD1 − AVSS)/5)−
10101
REF+
10110
REF−
Reset
Access
0x1
RW
チャンネル・レジスタ 1～チャンネル・レジスタ 3
アドレス: 0x11～0x13、リセット値: 0x0001、レジスタ名: CH1～CH3
残りの 3 つのチャンネル・レジスタも内容構成は、チャンネル・レジスタ 0 と同じ構成です。
表 34. CH1～CH3 のレジスタ・マップ
Reg.
Name
Bits
Bit 7
Bit 6
0x11
CH1
[15:8]
CH_EN1
RESERVED
[7:0]
0x12
CH2
[15:8]
CH3
[15:8]
[7:0]
Rev. 0
Bit 4
SETUP_SEL1
AINPOS1[2:0]
CH_EN2
[7:0]
0x13
Bit 5
RESERVED
RESERVED
Bit 2
RESERVED
Bit 1
Reset
RW
AINPOS1[4:3]
Bit 0
0x0001
RW
AINPOS2[4:3]
0x0001
RW
AINPOS3[4:3]
0x0001
RW
AINNEG1
SETUP_SEL2
AINPOS2[2:0]
CH_EN3
Bit 3
RESERVED
AINNEG2
SETUP_SEL3
AINPOS3[2:0]
RESERVED
AINNEG3
－ 55/59 －
AD7177-2
データシート
セットアップ・コンフィギュレーション・レジスタ 0
アドレス: 0x20、リセット値: 0x1320、レジスタ名: SETUPCON0
セットアップ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、ADC のリファレンス選択、入力バッファ、出力コーディ
ングを設定します。
表 35. SETUPCON0 のビット説明
Bits
[15:13]
12
Bit Name
RESERVED
BI_UNIPOLAR0
Settings
0
1
11
REFBUF0+
0
1
REFBUF0−
10
0
1
9
AINBUF0+
0
1
AINBUF0−
8
0
1
7
BURNOUT_EN0
6
[5:4]
RESERVED
REF_SEL0
00
10
11
[3:0]
RESERVED
Description
これらビットは予約済みで、0 に設定する必要があります。
このビットは、セットアップ 0 に対する ADC の出力コーディングを設定しま
す。
ユニポーラ・コード出力
バイポーラ・コード出力 (オフセット・バイナリ)
このビットは、 REF+ 入力バッファをイネーブルまたはディスエーブルしま
す。
REF+ バッファをディスエーブル。
REF+ バッファをイネーブル。
このビットは、 REF- 入力バッファをイネーブルまたはディスエーブルしま
す。
REF− バッファをディスエーブル。
REF− バッファをイネーブル。
このビットは、 AIN+ 入力バッファをイネーブルまたはディスエーブルしま
す。
AIN+ バッファをディスエーブル。
AIN+ バッファをイネーブル。
このビットは、 AIN- 入力バッファをイネーブルまたはディスエーブルしま
す。
AIN− バッファをディスエーブル。
AIN− バッファをイネーブル。
このビットは、選択した正アナログ入力に 10 µA の電流ソースを、選択した
負アナログ入力に 10 µA の電流シンクを、それぞれ接続します。このバーン
アウト電流により、外部配線が断線のとき ADC 変換結果がフルスケールにな
るので、故障診断に役立ちます。測定中にバーンアウト電流をイネーブルす
ると、ADC 結果にオフセット電圧が加わります。これは、高精度測定の前ま
たは後の一定時間内だけバーンアウト電流をオンにして断線故障の診断をす
ることで避けることができます。
これらビットは予約済みで、0 に設定する必要があります。
これらのビットを使うと、セットアップ 0 での ADC 変換のリファレンス・ソ
ースを選択することができます。
外付けリファレンス電圧。
内蔵 2.5 V リファレンス電圧。これは、ADC モード・レジスタでもイネーブル
する必要があります。
AVDD1 − AVSS。これは、他のリファレンス値を有効にする診断として使用
することができます。
これらビットは予約済みで、0 に設定する必要があります。
Reset
0x0
0x1
Access
R
RW
0x0
RW
0x0
RW
0x1
RW
0x1
RW
0x00
R
0x00
0x2
R
RW
0x0
R
セットアップ・コンフィギュレーション・レジスタ 1～セットアップ・コンフィギュレーション・レジス
タ3
アドレス: 0x21～0x23、リセット値: 0x1320、レジスタ名: SETUPCON1～SETUPCON3
残りの 3 つのセットアップ・コンフィギュレーション・レジスタも内容構成は、セットアップ・コンフィギュレーション・レジスタ 0 と
同じ構成です。
表 36. SETUPCON1～SETUPCON3 のレジスタ・マップ
Reg.
0x21
Name
SETUPCON1
0x22
SETUPCON2
0x23
SETUPCON3
Rev. 0
Bits
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
Bit 7
Bit 6
RESERVED
BURNOUT_EN1 RESERVED
RESERVED
BURNOUT_EN2 RESERVED
RESERVED
BURNOUT_EN3 RESERVED
Bit 5
Bit 4
BI_UNIPOLAR1
REF_SEL1
BI_UNIPOLAR2
REF_SEL2
BI_UNIPOLAR3
REF_SEL3
－ 56/59 －
Bit 3
REFBUF1+
REFBUF2+
REFBUF3+
Bit 2
Bit 1
REFBUF1−
AINBUF1+
RESERVED
REFBUF2−
AINBUF2+
RESERVED
REFBUF3−
AINBUF3+
RESERVED
Bit 0
AINBUF1−
Reset
0x1320
RW
RW
AINBUF2−
0x1320
RW
AINBUF3−
0x1320
RW
AD7177-2
データシート
フィルタ・コンフィギュレーション・レジスタ 0
アドレス: 0x28、リセット値: 0x0507、レジスタ名: FILTCON0
フィルタ・コンフィギュレーション・レジスタは 16 ビット・レジスタで、ADC データレートとフィルタの特性を設定します。これらの
レジスタに書き込みを行うと、すべてのアクティブ ADC 変換がリセットされ、シーケンス内の最初のチャンネルから変換が再開されま
す。
表 37. FILTCON0 のビット説明
Bits
Bit Name
15
SINC3_MAP0
[14:12]
11
[10:8]
7
[6:5]
[4:0]
Rev. 0
Settings
Description
このビットをセットすると、フィルタ・レジスタのマッピングが変化してセ
ットアップ 0 の Sinc3 フィルタのデシメーション・レートが直接設定されま
す。他のすべてのオプションは無視されます。この機能を使うと、出力デー
タレートと特定周波数除去のフィルタ・ノッチを微調整することができま
す。1 つのチャンネルのデータレートは fMOD/(32 × FILTCON0[14:0])に一致し
ます。
Reset
Access
0x0
RW
RESERVED
これらビットは予約済みで、0 に設定する必要があります。
0x0
R
ENHFILTEN0
このビットは、セットアップ 0 のエンハンスド 50 Hz/60 Hz 除去機能に対す
る種々のポストフィルタを有効化します。これに対して選択する Sinc5 +
Sinc1 フィルタが動作するためには ORDER0 ビットに 00 を設定する必要が
あります。
0x0
RW
0x5
RW
0
ディスエーブル
1
イネーブル
これらのビットは、セットアップ 0 のエンハンスド 50 Hz/60 Hz 除去機能に
対する種々のポストフィルタを選択します。
ENHFILT0
010
27 SPS、47 dB 除去、36.7 ms セトリング
011
25 SPS、62 dB 除去、40 ms セトリング
101
20 SPS、85 dB 除去、50 ms セトリング
110
16.67 SPS、92 dB 除去、60 ms セトリング
RESERVED
このビットは予約済みで、0 に設定する必要があります。
0x0
R
ORDER0
これらのビットは、セットアップ 0 での変調器データ出力を処理するデジタ
ル・フィルタの次数を選択します。
0x0
RW
0x07
RW
00
Sinc5 + sinc1 (デフォルト)
11
Sinc3
これらのビットは、ADC の出力データレートを制御します。したがって、
セットアップ 0 のセトリング・タイムとノイズも制御します。sinc5 + sinc 1
フィルタでの例を表示します。詳しくは表 19～表 22 を参照してください。
ODR0
00111
10,000 SPS
01000
5000 SPS
01001
2500 SPS
01010
1000 SPS
01011
500 SPS
01100
397.5 SPS
01101
200 SPS
01110
100 SPS
01111
59.92 SPS
10000
49.96 SPS
10001
20 SPS
10010
16.66 SPS
10011
10 SPS
10100
5 SPS
－ 57/59 －
AD7177-2
データシート
フィルタ・コンフィギュレーション・レジスタ 1～フィルタ・コンフィギュレーション・レジスタ 3
アドレス: 0x29～0x2B、リセット値: 0x0507、レジスタ名: FILTCON1～FILTCON3
残りの 3 つのフィルタ・コンフィギュレーション・レジスタの構成内容は、フィルタ・コンフィギュレーション・レジスタ 0 と同じ構成
です。
表 38. FILTCON1～FILTCON3 のレジスタ・マップ
Reg.
Name
0x29 FILTCON1
0x2A FILTCON2
0x2B FILTCON3
Bits
Bit 7
[15:8]
SINC3_MAP1
Bit 6
[7:0]
RESERVED
[15:8]
SINC3_MAP2
[7:0]
RESERVED
[15:8]
SINC3_MAP3
[7:0]
RESERVED
Bit 5
Bit 4
RESERVED
Bit 3
Bit 2
ENHFILTEN1
ORDER1
Bit 1
Reset
RW
ENHFILT1
Bit 0
0x0507
RW
ENHFILT2
0x0507
RW
ENHFILT3
0x0507
RW
ODR1
RESERVED
ENHFILTEN2
ORDER2
ODR2
RESERVED
ENHFILTEN3
ORDER3
ODR3
オフセット・レジスタ 0
アドレス: 0x30、リセット値: 0x800000、レジスタ名: OFFSET0
オフセット (ゼロスケール) レジスタは 24 ビット・レジスタで、ADC またはシステムのオフセット誤差を補償する際に使うことができま
す。
表 39. OFFSET0 のビット説明
Bits
Bit Name
[23:0]
OFFSET0
Settings
Description
セットアップ 0 のオフセット・キャリブレーション係数。
Reset
Access
0x800000
RW
オフセット・レジスタ 1～オフセット・レジスタ 3
アドレス: 0x31～0x33、Reset:0x800000、名前: OFFSET1～OFFSET3
残りの 3 つのオフセット・レジスタの構成内容は、オフセット・レジスタ 0 と同じ構成です。
表 40. OFFSET1～OFFSET3 のレジスタ・マップ
Reg.
Name
Bits
Reset
RW
0x31
OFFSET1
[23:0]
OFFSET1[23:0]
0x800000
RW
0x32
OFFSET2
[23:0]
OFFSET2[23:0]
0x800000
RW
0x33
OFFSET3
[23:0]
OFFSET3[23:0]
0x800000
RW
ゲイン・レジスタ 0
アドレス: 0x38、リセット値: 0x5XXXX0、レジスタ名: GAIN0
ゲイン (フルスケール) レジスタは 24 ビット・レジスタで、ADC またはシステムのゲイン誤差を補償する際に使うことができます。
表 41. GAIN0 のビット説明
Bits
Bit Name
[23:0]
GAIN0
Settings
Description
セットアップ 0 のゲイン・キャリブレーション係数。
Reset
Access
0x5XXXX0
RW
ゲイン・レジスタ 1～ゲイン・レジスタ 3
アドレス: 0x39～0x3B、リセット値: 0x5XXXX0、レジスタ名: GAIN1～GAIN3
残りの 3 つのゲイン・レジスタもゲイン・レジスタ 0 と同じ構成です。
表 42. GAIN1～GAIN3 のレジスタ・マップ
Reg.
Name
Bits
Reset
RW
0x39
GAIN1
[23:0]
GAIN1[23:0]
0x5XXXX0
RW
0x3A
GAIN2
[23:0]
GAIN2[23:0]
0x5XXXX0
RW
0x3B
GAIN3
[23:0]
GAIN3[23:0]
0x5XXXX0
RW
Rev. 0
－ 58/59 －
AD7177-2
データシート
外形寸法
7.90
7.80
7.70
24
13
4.50
4.40
4.30
6.40 BSC
12
1
PIN 1
0.65
BSC
0.15
0.05
0.30
0.19
1.20
MAX
SEATING
PLANE
0.20
0.09
8°
0°
0.75
0.60
0.45
0.10 COPLANARITY
COMPLIANT TO JEDEC STANDARDS MO-153-AD
図 71. 24 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-24)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
AD7177-2BRUZ
AD7177-2BRUZ-RL7
−40°C to +105°C
−40°C to +105°C
24-Lead Thin Shrink Small Outline Package [TSSOP]
24-Lead Thin Shrink Small Outline Package [TSSOP]
RU-24
RU-24
1
Z = RoHS 準拠製品。
Rev. 0
－ 59/59 －