SO-8 パッケージを使用した 5 V、 5μs の 14 ビット・シリアル A/DC AD7894 特長 機能ブロック図 5μs変換時間の高速14ビットA/DC 8ピンSOICパッケージを採用 VDD REF IN 5 V単電源動作 AD7894 高速の使い易いシリアル・インターフェース トラック/ホールド・アンプを内蔵 入力範囲が選択可能 AD7894-10: ±10 V VIN 信号 スケーリング* トラック/ ホールド 14ビット ADC AD7894-3: ±2.5 V AD7894-2: 0 ∼ ＋2.5 V 高入力インピーダンス CONVST 出力レジスタ 低消費電力: 20 mW（typ値） 12ビットAD7895のピン互換アップグレード GND BUSY SCLK SDATA *AD7894-10, AD7894-3 概要 製品のハイライト AD7894は、＋5 V単電源で動作する高速14ビットA/DCで小型8ピ 1. 8ピン・パッケージを使用した高速14ビットA/DC ンのSOICパッケージを使用しています。このデバイスには、5μsの AD7894では、5μsのA/DC、トラック/ホールド・アンプ、コント 逐次近似型A/Dコンバータ、トラック/ホールド・アンプ、クロッ ロール・ロジック、高速シリアル・インターフェースがすべて、 ク、高速シリアル・インターフェースが内蔵されています。 8ピン・パッケージに組み込まれています。他のソリューション AD7894の出力データは、高速なシリアル・インターフェース・ ポートから出力されます。この2線式シリアル・インターフェース に比べると大幅な省スペースを提供します。 2. 低消費電力の単電源動作 は、シリアル・クロック入力とシリアル・データ出力を持っており、 AD7894は＋5 V単電源で動作し、20 mWしか消費しません。自動 外部シリアル・クロックを使用してこのデバイスからシリアル・ パワーダウン・モードでは、デバイスが変換を完了すると、パ データを読出します。 ワーダウンになり、 次の変換サイクルの前に"ウェイクアップ"し 直線性誤差、フル・スケール誤差、オフセット誤差などのような 従来からのDC精度仕様の他に、AD7894では高調波歪みや信号対ノ イズ比などのダイナミック性能パラメータも規定しています。 ます。この機能により、AD7894はバッテリ駆動のアプリケー ションまたは携帯型アプリケーションに最適です。 3. 高速シリアル・インターフェース このデバイスは、±10 V（AD7894-10） 、±2.5 V（AD7894-3） 、0∼＋ 高速シリアル・データ・ラインとシリアル・クロック・ライン 2.5 V （AD7894-2） のアナログ入力範囲を持ち、＋5 V単電源で動作し、 により、使い易い2線式シリアル・インターフェースが構成でき 電力は20 mW（typ値）しか消費しません。 ます。 AD7894は高サンプリング・レート・モードを持ち、低消費電力ア プリケーション用に、独自の自動パワーダウン・モードも持ってい ます。このパワーダウン・モードでは、変換が完了すると、自動的 にパワーダウンになり、次の変換サイクルの前に"ウェイクアップ" します。 このデバイスは、小型のSOICパッケージで供給しています。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、 当社はその情報の利用、また利用したことにより引き起こされる第3者の特許または権 利の侵害に関して一切の責任を負いません。さらにアナログ・デバイセズ社の特許また は特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸１ - １ ６ - １ 電話03（5402）8200 〒105−6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原３ - ５ - ３ ６ 電話06（6350）6868㈹ 〒532−0003 新大阪第２森ビル AD7894―仕様 電気的特性（VDD＝＋5 V ±5%、GND＝0 V、REF IN ＝＋2.5 V。特に指定のない限り、すべての仕様はTMIN ∼ TMAX） パラメータ Aバージョン1 Bバージョン1 単位 テスト条件/コメント ダイナミック性能2 信号対（ノイズ＋歪み）比3 ＠＋25℃ TMIN ∼ TMAX 合計高調波歪み（THD）3 78 77 −86 78 77 −86 dB min dB min dB max −92 −92 dB typ fIN＝70 kHz正弦波、fSAMPLE＝160 kHz 図14を参照 fIN＝10 kHz正弦波、fSAMPLE＝160 kHz、 −87 dB （typ値） 、図15を参照 fIN＝10 kHz正弦波、fSAMPLE＝160 kHz fa＝9 kHz、fb＝9.5 kHz、fSAMPLE＝160 kHz −92 −92 −92 −92 dB typ dB typ 14 14 ±2 −1 ∼ ＋1.5 14 14 ±1.5 −1 ∼ ＋1.5 Bits Bits LSB max LSB max ±12 ±8 ±10 ±6 LSB max LSB max ±8 ±8 ±10 ±6 ±6 ±8 LSB max LSB max LSB max ±10 2 ±10 2 V mA max アナログ入力セクション参照 ±2.5 1.5 ±2.5 1.5 V mA max アナログ入力セクション参照 0 ∼ ＋2.5 500 0 ∼ ＋2.5 500 V nA max 基準電圧入力 REF IN入力電圧範囲 入力電流 入力容量4 2.375/2.625 1 10 2.375/2.625 1 10 V min/V max μA max pF max 2.5 V ± 5％ ロジック入力 入力High電圧、VINH 入力Low電圧、VINL 入力電流、IIN 入力容量、CIN4 2.4 0.8 ±10 10 2.4 0.8 ±10 10 V min V max μA max pF max VDD＝5 V ± 5％ VDD＝5 V ± 5％ VIN＝0 V ∼ VDD 4.0 0.4 4.0 0.4 V min V max ISOURCE＝400μA ISINK＝1.6 mA ピーク高調波またはスプリアス・ノイズ3 相互変調歪み（IMD）3 2次項 3次項 DC精度 分解能 ノーミス・コードを保証する最小分解能 相対精度3 微分非直線性3 AD7894-2 正ゲイン誤差3 ユニポーラ・オフセット誤差 AD7894-10、AD7894-3の場合 正ゲイン誤差3 負ゲイン誤差3 バイポーラ・ゼロ誤差 アナログ入力 AD7894-10 入力電圧範囲 入力電流 AD7894-3 入力電圧範囲 入力電流 AD7894-2 入力電圧範囲 入力電流 ロジック出力 出力High電圧、VOH 出力Low電圧、VOL 出力コーディング AD7894-10、AD7894-3 AD7894-2 2の補数 自然2進数 変換レート 変換時間 モード1動作 モード2動作5 トラック/ホールド・アクイジション時間3 5 10 0.35 5 10 0.35 μs max μs max μs max サンプル&ホールド −3 dB小信号帯域幅 7.5 7.5 MHz typ アパーチャ・ジッタ 50 50 ps typ −2− REV.0 AD7894 パラメータ 電源条件 VDD IDD 消費電力 パワーダウン・モード TMIN ∼ TMAXでのIDD 消費電力TMIN ∼ TMAX Aバージョン1 Bバージョン1 単位 テスト条件/コメント ＋5 5.5 27.5 ＋5 5.5 27.5 V nom mA max mW max 仕様性能に対して±5％ VDDのデジタル入力、 VDD＝5 V ± 5％ 20 mW （typ値） 20 100 20 100 μA max μW max GNDのデジタル入力、 VDD＝5 V ± 5％ Typ 15μW 注 1 A、Bバージョンの温度範囲: −40 ∼ ＋85℃。 2 モード1動作に適用。動作モードの節を参照してください。 3 用語の節を参照してください。 4 適合性を保証するため＋25℃でサンプル・テストを実施。 5 この10μsには、スタンドバイからの"ウェイクアップ"時間が含まれます。この"ウェイクアップ"時間は、CONVSTの立上がりエッジから測定します。変換時間の方はCONVSTの立下がりエッジ から測定します。CONVSTパルス幅が狭いため、変換時間は実質的に"ウェイクアップ"時間と変換時間の和になり、10μsになります。これは図3からも理解できます。CONVSTパルス幅が5μs より広い場合は、実効変換時間は10μs以上に増えます。 仕様は予告なく変更されることがあります。 2 タイミング特性1、（V GND＝0 V、REF IN ＝＋2.5 V） DD＝＋5 V±5%、 パラメータ A、Bバージョン 単位 テスト条件/コメント t1 40 ns min CONVSTパルス幅 t2 31.252 ns min SCLK Highパルス幅 t3 31.252 ns min SCLK Lowパルス幅 t4 603 ns max SCLKの立下がりエッジからのデータ・アクセス時間 t5 10 ns min SCLKの立下がりエッジからのデータ・ホールド時間 t6 204 ns max SCLKの立下がりエッジからのバス解放時間 VDD＝5 V ± 5％ 注 1 適合性を保証するため＋25℃でサンプル・テストを実施。全入力信号はtr＝tf＝1 ns（＋5 Vの10％ ∼ 90％）で測定。時間は＋1.6 Vの電圧レベルで測定。 2 SCLK最大周波数は16 MHz。インターフェースする際には、データ・アクセス時間t4とユーザーのプロセッサに対するセットアップ時間に注意する必要があります。これら2つの時間は、ユー ザーのシステムが動作可能な最大SCLK周波数を決定します。詳細については、シリアル・インターフェースの節を参照してください。 3 図1に示す負荷回路で測定。出力が0.8 Vまたは2.0 Vと交叉するまでに必要な時間と定義します。 4 図1に示す負荷回路に接続したとき、データ出力が0.5 V変化するのに要する時間の測定値から導出しています。測定値は、測定後50 pFのキャパシタの充電または放電の効果を除去するため外挿 されています。これは、この時間がバスの外部負荷容量と無関係であるため、タイミング特性で示している時間t6がこのデバイスの真のバス解放時間であることを意味します。 仕様は予告なく変更されることがあります。 絶対最大定格* 接合温度 …………………………………………………… ＋150℃ （特に指定のない限り、TA ＝＋25℃） SOICパッケージ、消費電力 ……………………………… 450 mW VDD to GND …………………………………………… −0.3 ∼ ＋7 V θJA 温度インピーダンス ………………………………… 170℃/W GNDを基準とするアナログ入力電圧 ピン温度、ハンダ処理 AD7894-10 …………………………………………………… ±17 V 蒸着（60 sec）………………………………………… ＋215℃ AD7894-3 …………………………………………………… ±7 V 赤外線（15 sec）………………………………………… ＋220℃ AD7894-2 ………………………………………… −5 ∼ ＋ 10 V GNDを基準とする基準電圧入力電圧 …… −0.3 V ∼ VDD ＋ 0.3 V GNDを基準とするデジタル入力電圧 …… −0.3 V ∼ VDD ＋ 0.3 V * 上記の絶対最大定格を超えるストレスを加えるとデバイスに永久的な損傷を与えることが あります。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作 セクションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイ スを長時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。 GNDを基準とするデジタル出力電圧 …… −0.3 V ∼ VDD ＋ 0.3 V 動作温度範囲 コマーシャル（A、Bバージョン） ……………… −40 ∼ ＋85℃ 保存温度範囲 …………………………………… −65 ∼ ＋150℃ 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000 Vもの高圧の静電気が人体やテスト装置に容易に帯電し、検知さ れることなく放電されることもあります。このAD7894には当社独自のESD保護回路が備えられていますが、高エネルギー の静電放電にさらされたデバイスには回復不能な損傷が残ることもあります。したがって、性能低下や機能喪失を避ける ために、適切なESD予防措置をとるようお奨めします。 REV.0 −3− WARNING! ESD SENSITIVE DEVICE AD7894 オーダー・ガイド モデル 温度範囲 INL 入力範囲 SNR パッケージ パッケージ ・オプション AD7894AR-10 −40 ∼ ＋85℃ ±2 LSB ±10 V 77 dB 8ピン小型ボディSOIC SO-8 AD7894BR-10 −40 ∼ ＋85℃ ±1.5 LSB ±10 V 77 dB 8ピン小型ボディSOIC SO-8 AD7894AR-3 −40 ∼ ＋85℃ ±2 LSB ±2.5 V 77 dB 8ピン小型ボディSOIC SO-8 AD7894BR-3 −40 ∼ ＋85℃ ±1.5 LSB ±2.5 V 77 dB 8ピン小型ボディSOIC SO-8 AD7894AR-2 −40 ∼ ＋85℃ ±2 LSB 0 V ∼ ＋2.5 V 77 dB 8ピン小型ボディSOIC SO-8 ピン機能説明 ピン番号 ピン名 説明 1 REF IN 基準電圧入力。外部基準電圧ソースをこのピンに接続して、AD7894の変換プロセスの基準電圧を与えま 2 VIN アナログ入力チャンネル。アナログ入力範囲は、±10 V（AD7894-10） 、±2.5 V（AD7894-3） 、0 V ∼ ＋2.5 V（AD7 3 GND す。REF IN入力はチップ内でバッファされています。AD7894の公称基準電圧は、＋2.5 Vです。 894-2）です。 アナログ・グランド。グランド基準電圧に対するトラック/ホールド、コンパレータ、デジタル回路および D/AC。 4 SCLK シリアル・クロック入力。外部シリアル・クロックをこの入力に接続して、AD7894からシリアル・データ を取り出します。このシリアル・クロックの立下がりエッジで新しいシリアル・データ・ビットが出力さ れます。この立下がりエッジから10 ns間データの有効が保証されます。したがって、高速シリアル・ク ロックを使用する場合、立下がりエッジでデータをアクセスすることができます。シリアル・データ転送 の終わりで、シリアル・クロック入力をLowにする必要があります。 5 SDATA シリアル・データ出力。AD7894のシリアル・データはこのピンに出力されます。シリアル・データはSCL Kの立下がりエッジで出力されますが、SCLKの立下がりエッジででもデータを読出すことができます。こ れは、データ・ビットNがSCLKの立下がりエッジの後の規定時間（データ・ホールド・タイム）の間有効 であるために、可能になります（図5参照） 。シリアル・データの16ビットは、先頭に2ビットのゼロと、そ れに続く14ビットの変換データとして出力されます。 16番目のSCLKの立下がりエッジでは、SDATAライン はデータ・ホールド・タイムの間保持された後、ディスエーブルされます（スリー・ステート状態） 。出力 データ・コーディングは、2の補数（AD7894-10およびAD7894-3）と自然2進数（AD7894-2）です。 6 BUSY BUSYピンはデバイスの変換中を表示します。BUSYピンはCONVSTの立下がりエッジでHighになり、変換が 7 CONVST 完了すると、Lowに戻ります。 変換開始。エッジ検出ロジック入力。この入力の立下がりエッジで、トラック/ホールド回路がホールド・ モードになり、変換が開始されます。変換の終わりでCONVSTがLowになると、デバイスはパワーダウン・ モードになります。この場合、CONVSTの立上がりエッジで、デバイスがウェイクアップします。 8 VDD 正電源電圧、＋5 V ± 5％。 1.6mA ピン配置 SOIC（SO-8） +1.6V 出力ピンへ 50pF REF IN 1 VIN 2 400mA GND 3 SCLK 4 図1. アクセス時間とバス解放時間の負荷回路 −4− AD7894 上面図 (実寸では ありません) 8 VDD 7 CONVST 6 BUSY 5 SDATA REV.0 AD7894 用語 相対精度 信号対（ノイズ＋歪み）比 相対精度または端点非直線性とは、A/DC伝達関数の両端を結ぶ A/Dコンバータの出力で測定される信号と（ノイズ＋歪み）の比 直線からの最大偏差をいいます。 をいいます。信号は基本波のrms振幅で、ノイズはサンプリング周 波数の1/2（fS/2）までの、DCと基本波を除く全信号のrms値の総和 微分非直線性 A/DCの2つの隣接コード間における1LSB変化の測定値と理想値 です。この比は、量子化プロセスの量子化レベル数に依存します。 レベル数が大きいほど、量子化ノイズは小さくなります。正弦波入 の差をいいます。 力に対する理想Nビット・コンバータの理論的な信号対（ノイズ＋ 正ゲイン誤差（AD7894-10） 歪み）比は、次式で与えられます。 信号対（ノイズ＋歪み）比＝（6.02 N ＋ 1.76）dB バイポーラ・ゼロ誤差を調整した後の、最終のコード変化（01 . . 14ビット・コンバータに対しては、この値は86.04 dBになります。 . 110から01 . . . 111への変化）と理想変化（4 × VREF − 1 LSB）の差 をいいます。 合計高調波歪み 合計高調波歪み（THD）は、高調波のrms値総和と基本波の比で 正ゲイン誤差（AD7894-3） バイポーラ・ゼロ誤差を調整した後の、最終のコード変化（01 . . す。AD7894の場合、次式で与えられます。 . 110から01 . . . 111への変化）と理想変化（VREF − 1 LSB）の差をい √（V22＋V32＋V42＋V52＋V62） THD (dB)＝20log――――――――――――― V1 います。 正ゲイン誤差（AD7894-2） バイポーラ・ゼロ誤差を調整した後の、最終のコード変化（11 . . ここで、V1は基本波のrms振幅で、V2、V3、V4、V5、V6は2次∼6次高 . 110から11 . . . 111への変化）と理想変化（VREF − 1 LSB）の差をい 調波の rms振幅です。 います。 ピーク高調波またはスプリアス・ノイズ ピーク高調波またはスプリアス・ノイズは、A/DC出力スペクト バイポーラ・ゼロ誤差（AD7894-10、AD7894-3） 中央スケール変化（全0から全1への変化）と理想0 V（GND）の差 ル（DCを除き、fS/2まで）内で2番目に大きい成分のrms値と基本波 のrms値の比として定義されます。通常、この仕様の値はスペクト をいいます。 ル内の最大高調波により決定されますが、 高調波がノイズフロアに 埋もれているこのデバイスの場合は、ノイズ・ピークにより決定さ ユニポーラ・オフセット誤差（AD7894-2） 最初のコード変化 （00 . . . 000から00 . . . 001への変化）と理想1 LSB れます。 の差をいいます 相互変調歪み 2つの周波数faと fbを持つ正弦波で構成される入力に対して、 非直 負ゲイン誤差（AD7894-10） バイポーラ・ゼロ誤差を調整した後の、最初のコード変化（10 . . 線性を持つすべてのアクティブ・デバイスは、和と差の周波数mfa ± nfb（m、n＝0、1、2、3、...）の歪み項を発生します。相互変調項は、 . 000から10 . . . 001への変化）と理想（−4 × VREF ＋ 1 LSB）の差を mとnが非ゼロの項です。例えば、2次項には、 （fa ＋ fb）と（fa − fb） いいます。 が含まれ、3次項には（2 fa ＋ fb） 、 （2 fa − fb） 、 （fa ＋ 2 fb） 、 （fa − 2 fb）が含まれます。AD7894は2つの入力周波数を使ってテストされ 負ゲイン誤差（AD7894-3） バイポーラ・ゼロ誤差を調整した後の、最初のコード変化（10 . . ています。この場合、2次項と3次項は異なる影響を持ちます。一般 に、2次項は元の正弦波から離れた周波数になりますが、3次項は、 . 000 ∼10 . . . 001への変化）と理想（− VREF ＋ 1 LSB）の差をいいま 一般に、入力周波数に近い周波数になります。そのため、2次項と3 す。 次項は別々に規定されます。相互変調歪みの計算は、個々の歪み成 分のrms総和と基本波rms振幅の比（単位dBs）と定めるTHD仕様に トラック/ホールド・アクイジション時間 トラック/ホールド・アクイジション時間は、変換終了（トラッ 従って行います。 ク/ホールドがトラック・モードに戻るポイント）からトラック/ ホールド・アンプ出力が最終値±1/2 LSBに到達するまでに要する 時間をいいます。これは、AD7894のVINに入力された入力電圧上に ステップ入力変化がある場合にも適用されます。これは、デバイス が仕様通りに動作するためには、 変換終了またはVINでのステップ入 力変化から次の変換が開始されるまで、トラック/ホールド・アク イジション時間だけ待つ必要があることを意味します。 REV.0 −5− AD7894 コンバータの詳細 図2に、AD7894-10とAD7894-3のアナログ入力セクションを示しま AD7894は高速14ビット単電源動作のA/Dコンバータであり、 信号 す。AD7894-10のアナログ入力範囲は±10 Vで、AD7894-3のアナログ スケーリング機能、トラック/ホールド機能、A/Dコンバータ機能、 入力範囲は±2.5 Vです。この入力は、抵抗ステージの後ろにトラッ シリアル・インターフェース・ロジック機能をシングル・チップで ク/ホールド・アンプの高入力インピーダンス・ステージがあるた 提供します。AD7894のA/Dコンバータ・セクションは、R-2Rラダー め、ダイナミック充電電流なしで開始されます。AD7894-10の場合 構造を使用した従来通りの逐次近似型コンバータをベースに構成さ は、R1＝8 kΩ、R2＝2 kΩ、R3＝2 kΩです。AD7894-3の場合は、R1＝ れています。AD7894-10とAD7894-3の信号スケーリングは、＋5 V単 R2＝2 kΩ、R3はオープンです。アナログ入力に流入する電流は直 電源動作でそれぞれ±10 Vと±2.5 Vの入力信号を処理することがで 接アナログ入力電圧に関係しています。最大入力電流は、アナログ きます。AD7894-2は、0 ∼＋2.5 Vのアナログ入力範囲を処理するこ 入力が負のフル・スケールにある場合に発生します。 とができます。このデバイスは外部＋2.5 V基準電圧を必要としま AD7894-10とAD7894-3の場合、デザイン上のコード遷移は、LSB値 す。 このデバイスに対する基準電圧入力はチップ内でバッファされ の連続した整数倍のところ（すなわち、1 LSB、2 LSBs、3 LSB . . .）で ています。AD7894は高サンプリング・モードと変換の終わりにデ 発生します。出力コーディングは、1 LSB＝FS/16384とする自然2進 バイスが自動的にスリープする"自動スリープ"モードの2つの動作 数です。 AD7894-10とAD7894-3の入力/出力間の理論伝達関数を表Iに モードを持っています。これらのモードについては、タイミングお 示します。 よびコントロールの節で詳しく説明します。 表I. AD7894-10/AD7894-3の理論入力/出力コード表 AD7894の主な利点は、 前述の全機能を8ピンのSOICパッケージで 提供することです。他のソリューションに比べると、かなりの省ス ペース効果を提供します。AD7894は20 mW（typ値）しか消費しない ため、バッテリ駆動のアプリケーションに最適です。 AD7894の変換は、 CONVST入力にパルスを与えることにより起動 されます。CONVSTの立下がりエッジで、オンチップ・トラック/ ホールドはトラック・モードからホールド・モードに遷移し、変換 シーケンスが開始されます。デバイスに対する変換クロックは、 レーザー・トリムされたクロック発振回路を使って内部で発生され ます。AD7894の変換時間は、高サンプリング・モードでは5μsです （自動スリープ・モードの場合は10μs） 。また、トラック/ホールド・ アクイジション時間は0.35μsです。 デバイスの最適性能を引き出す ためには、読出し動作を変換中または次の変換の250 ns前に行う必 要があります。これにより、最大160 kHzのスループット・レートで アナログ入力1 デジタル出力コード遷移 ＋FSR/2 − 1 LSB2 011 . . . 110 → 011 . . . 111 ＋FSR/2 − 2 LSBs 011 . . . 101 → 011 . . . 110 ＋FSR/2 − 3 LSBs 011 . . . 100 → 011 . . . 101 GND ＋ 1 LSB 000 . . . 000 → 000 . . . 001 GND 111 . . . 111 → 000 . . . 000 GND − 1 LSB 111 . . . 110 → 111 . . . 111 −FSR/2 ＋ 3 LSBs 100 . . . 010 → 100 . . . 011 −FSR/2 ＋ 2 LSBs 100 . . . 001 → 100 . . . 010 −FSR/2 ＋ 1 LSB 100 . . . 000 → 100 . . . 001 注 1 REF IN＝＋2.5 Vに対して、FSRはフル・スケール範囲＝20 V（AD7894-10）および＝5 V （AD7894-3） 。 2 REF IN ＝＋2.5 Vに対して、1 LSB＝FSR/16384 ＝1.22 mV（AD7894-10）および0.3 mV 動作することが可能になり、データ・シート仕様を達成することが （AD7894-3)。 できます。 AD7894-2のアナログ入力セクションには、バイアス抵抗がなく、 回路説明 VINピンがトラック/ホールド・アンプの入力を直接駆動していま す。アナログ入力範囲0 V∼＋2.5 Vは、500nA以下の入力電流で高イ アナログ入力セクション AD7894は3種類のデバイス・タイプで提供しています。 ンピーダンス・ステージに入力されます。この入力は、ダイナミッ AD7894-10は±10 Vの入力電圧範囲を、 AD7894-3は±2.5 Vの入力電 ク充電電流なしで開始されます。ここでも、デザイン上のコード変 圧範囲を、AD7894-2は0 ∼＋2.5 Vの入力電圧範囲を、それぞれ処理 化は、連続するLSB値の整数倍で発生します。出力コーディングは、 します。 1 LSB＝FS/16384＝2.5 V/16384＝0.15 mVとする、自然2進数です。表 IIに、AD7894-2の入力/出力間の理論伝達関数を示します。 表II. AD7894-2理想入力/出力コード表 A/DC 基準電圧回路へ アナログ入力1 REF IN R2 VIN デジタル出力コード変化 2 R1 内蔵 コンパレータへ R3 トラック/ ホールド GND AD7894-10/AD7894-3 ＋FSR − 1 LSB 111 . . . 110 → 111 . . . 111 ＋FSR − 2 LSB 111 . . . 101 → 111 . . . 110 ＋FSR − 3 LSB 111 . . . 100 → 111 . . . 101 GND ＋ 3 LSB 000 . . . 010 → 000 . . . 011 GND ＋ 2 LSB 000 . . . 001 → 000 . . . 010 GND ＋ 1 LSB 000 . . . 000 → 000 . . . 001 注 1 VREF＝＋2.5に対して、VFSRはフル・スケール範囲で2.5 V（AD7894-2）。 2 VREF＝＋2.5に対して、1 LSB＝FSR/16384で、0.15 mV（AD7894-2）。 図2. AD7894-10/AD7894-3のアナログ入力構造 −6− REV.0 AD7894 トラック/ホールド・セクション 250 nsが必要になります。この間に、トラック/ホールド・アンプの AD7894のアナログ入力内にあるトラック/ホールド・アンプは、 整定を最適化して次の変換の開始に備えます。 A/DCがフル・スケール振幅の入力正弦波を正確に14ビット精度に 最大シリアル・クロック周波数16 MHzでのデバイスの達成可能 変換できるようにします。A/DCが160 kHzの最大スループット・ な最大スループット・レートは、5μs（変換時間）＋ 1.0μs（読出し レートで動作した場合でも、トラック/ホールドの入力帯域幅は、 時間）＋ 250 ns（整定時間）になります。これは、6.25μsの最小ス A/DCのナイキスト・レートより大きくなっています（すなわち、ト ループット時間になります （160 kHzのスループット・レートに対応 ラック/ホールドは100 kHzを超える入力周波数も処理することがで します）。16 MHzより低いシリアル・クロックも使用することがで きます）。 きますが、スループット時間が増えることを意味します。 トラック/ホールド・アンプは入力信号を14ビット精度で0.35μs 読出し動作は、 AD7894の出力シフトレジスタに対する16個のシリ 以下で入力します。トラック/ホールドの動作はもともとユーザー アル・クロック・パルスで構成されます。16個のシリアル・クロッ には見えません。高サンプリング動作モードで、変換の開始時（す ク・パルスの後、シフトレジスタがリセットされ、SDATAラインは なわち、CONVSTの立下がりエッジ）に、トラック/ホールド・アン スリー・ステート状態になります。16個目のクロックの後にさらに プはトラッキング・モードからホールド・モードに遷移します。ト シリアル・クロック・パルスを与えると、シフトレジスタはリセッ ラック/ホールドのアパーチャ時間 （すなわち、 外部CONVST信号か ト状態を通り過ぎてしまいますが、シフトレジスタはCONVST信号 らトラック/ホールドが実際にホールドに遷移するまでの遅延時間） の立下がりエッジで再度リセットされて、 デバイスが各変換サイク は15 ns（typ値）です。変換の終わりに（BUSYの立下がりエッジで）、 ル毎に確実に既知状態に戻るようにします。そのため、出力レジス デバイスはトラッキング・モードに戻ります。トラック/ホールド・ タの読出し動作は、 CONVSTの立下がりエッジを跨ぐことはできま アンプのアクイジション時間は、このポイントから開始されます。 せん。跨いだ場合は、読出し動作の途中で出力シフトレジスタがリ 自動シャットダウン・モードの場合、CONVSTの立上がりエッジが セットされてしまい、マイクロプロセッサにリードバックされた デバイスをウェイクアップさせ、トラック/ホールド・アンプが データは無効になってしまいます。 CONVSTの立上がりエッジから5μs後に、トラッキング・モードか らホールド・モードへ遷移します（ただし、CONVSTのHigh時間が 動作モード 5μs以下の場合）。この場合も、BUSY信号がLowになる変換の終わ モード1動作（高サンプリング性能） りに、デバイスはトラッキング・モードに戻ります。 図3に示すタイミング図は、 動作モード1での最適性能を表してい ます。このモードでは、CONVSTの立下がりエッジで変換が開始さ 基準電圧入力 れ、トラック/ホールド・アンプがホールド・モードになります。ま AD7894に対する基準電圧入力はチップ内でバッファされ、 基準電 た、CONVSTのこの立下がりエッジにより、 BUSY信号がHighに駆動 圧最大入力電流は1μAです。デバイスは、＋2.5 Vの基準入力電圧で され、変換が開始されたことを表示します。変換が完了すると、 仕様が定められています。基準電圧ソースの誤差はAD7894の伝達 BUSY信号はLowになります。 変換はCONVSTの立下がりエッジから 関数内のゲイン誤差となり、デバイスの規定フル・スケール誤差に 5μs以内に完了して、 この変換結果の新しいデータがAD7894の出力 加算されます。AD7894に対する適切な基準電圧ソースとしては、 レジスタに得られます。 読出し動作によりこのデータをアクセスし AD780やAD680などの高精度＋2.5 V基準電圧があります。 ます。この読出し動作は、16個のクロック・サイクルで構成され、 この読出し動作の長さはシリアル・クロック周波数に依存します。 タイミングおよびコントロール・セクション 最高速のスループット・レート（シリアル・クロック＝16 MHz）の 図3に、 AD7894から最適性能を引き出すために必要なタイミング 場合、読出し動作には1.0μs を要します。読出し動作は、次の およびコントロール・シーケンスを示します。図に示すシーケンス CONVSTの立下がりエッジより少なくとも250 ns前に完了している では、CONVSTの立下がりエッジで変換が開始され、変換結果の新 必要があります。これは合計時間6.25μsのフル・スループット時間 しいデータは5μs後にAD7894の出力レジスタに得られます。読出 になります（160 kHzに対応）。高サンプリング・アプリケーション し動作が開始されると、 CONVSTの次の立下がりエッジ前にさらに には、この動作モードを使う必要があります。 t1 t1 = 40ns MIN CONVST BUSY 250ns MIN SCLK tCONVERT = 5 µs 変換開始; トラック/ホールドが ホールドに遷移 5 µs後に 変換終了 シリアル 読出し動作 CONVSTの次の 立下がりエッジの 250ns前に読出し 動作が完了する 必要があります。 図3. 高サンプリング性能に対するモード1タイミング動作 REV.0 −7− 出力シリアル・ シフトレジスタが リセットされます。 AD7894 t1 CONVST BUSY 250ns MIN SCLK tCONVERT = 10µs デバイスが ウェイク アップ 変換開始; トラック/ホールドが ホールドに遷移 シリアル 読出し動作 10µs後に 変換終了 読出し動作 CONVSTの次の立下がり エッジの250ns前に 読出し動作が完了する 必要があります。 出力シリアル・ シフトレジスタが リセットされます。 図4. 自動スリープ機能が起動されるモード2のタイミング 5Vで、t 2 = t3 = 31.25ns MIN, t4 = 60ns MAX, t5 = 10ns MIN, t6 = 20ns MAX @、Aバージョン、Bバージョン t2 SCLK (I/P) t3 1 2 3 t4 DOUT (O/P) スリーステート 4 15 16 t6 t5 先頭の 2ビットのゼロ DB13 DB12 DB0 スリー ステート 図5. データ読出し動作 モード2動作（変換後に自動スリープ） 図4に示すタイミングは、動作モード2の最適性能を表していま す。このモードでは、BUSYがLowになると、変換後にデバイスは自 動的にスリープ・モードになり、次の変換が開始される前に"ウェ イクアップ"します。これは、変換の終わりにCONVSTをLowに維持 することにより実行されます（モード1動作では、変換の終わりに CONVSTをHighに維持しました）。CONVSTの立上がりエッジで、 AD7894は"ウェイクアップ"します。このウェイクアップ時間は5 μ s（typ値）で、内部でモノステーブル回路により制御されています。 AD7894がウェイクアップする際には、 デバイス内部で幾つかのデジ タル動作があります。CONVSTの立下がりエッジ（トラック/ホー ルド・アンプをホールド・モードに遷移させます）がこのデジタル 動作の間に発生すると、ノイズがトラック/ホールド・アンプに注 入されて、変換誤差が大きくなります。最適結果を得るためには、 CONVSTパルス幅が40 ns∼2μsまたは6μs以上である必要がありま す。狭い方のパルスでは、AD7894をウェイクアップさせて、レディ になったら変換を実行させることができます。一方、6μsより広い パルスでは、 サンプリングを開始するタイミングを制御することが できます。図4に示す10μsのウェイクアップ時間は、2μsより狭い CONVSTパルスの場合です。6μsより広いCONVSTパルスを使用す ると、CONVSTの立下がりエッジよりさらに5μsの間、変換は終了 しません。デバイスがスリープ・モードにある場合でも、データは 読出すことができます。読出し動作は、モード1動作と同じ16個の クロック・サイクルで構成されます。最高速スループット・レート （シリアル・クロック16 MHz）の場合、読出し動作には1.0μsを要し ます。読出し動作は、次のCONVSTの立下がりエッジより少なくと も250 ns前に完了して、トラック/ホールド・アンプが整定するため に十分な時間を確保する必要があります。このモードは、モード1 動作に比べると消費電力が大幅に削減されるため、 低レートでの変 換の場合に非常に役立ちます。 シリアル・インターフェース AD7894のシリアル・インターフェースは、シリアル・クロック入 力（SCLK） 、シリアル・データ出力（SDATA） 、変換ステータス出力 （BUSY）の3本の線で構成されています。このインターフェースを 使うと、大部分のマイクロコントローラ、 DSPプロセッサ、シフトレ ジスタと容易にインターフェースすることができます。 図5に、AD7894に対する読出し動作のタイミング図を示します。 シリアル・クロック入力（SCLK）は、シリアル・インターフェース のクロック・ソースを提供します。シリアル・データは、このクロッ クの立下がりエッジでSDATAラインから出力され、SCLKの立上が りエッジと立下がりエッジの両方で有効になります。データを SCLKの立上がりエッジと立下がりエッジの両方で有効にする利点 は、柔軟なインターフェースを可能にして、広範囲なマイクロプロ セッサとマイクロコントローラのインターフェースをサポートでき るようにすることです。このことは、図に示す2つのタイミング値 t4とt5についても説明しています。時間t4は、SCLKの立下がりエッジ から次のデータ・ビットが有効になるまでの時間を規定します。一 方、時間t5は、SCLKの立下がりエッジからカレント・データ・ビッ トが有効になるまでの時間を規定します。先頭のゼロは、SCLKの 最初の立上がりエッジで出力されます。データ・アクセス時間は他 のビットに対しては60 nsと規定されていますが、最初のゼロは SCLKの最初の立下がりエッジで有効になることに注意してくださ い。この理由は、このデバイスの内部アーキテクチャに起因して、 先頭ビットが他のビットより高速に出力されるためです。 すべての 変換結果をアクセスするためには、16個のクロック・パルスが必要 です。AD7894では、2ビットのゼロに続いて14ビットの変換結果が MSB（DB13）を先頭にして出力されます。クロックの最後から1つ 前の立下がりエッジで出力される最後のデータ・ビットがLSB (DB0)です。SCLKの16番目の立下がりエッジで、LSB（DB0）は規定 の時間有効になり、SCLKの立下がりエッジでビットを読み取れる ようにし、その後でSDATAラインがディスエーブルされます（ス リー・ステート）。この最終ビットが出力された後、SCLK入力はLow に戻り、次のシリアル・データ読出し動作までLowを維持する必要 があります。16番目のクロックの後に追加クロック・パルスを入力 すると、AD7894は、 再度、出力レジスタからのデータ出力を開始し、 クロックが停止してもデータ・バスはスリー・ステートにならなく −8− REV.0 AD7894 なります。シリアル・クロックがCONVSTの次の立下がりエッジの 前に停止すると、 出力シフトレジスタがCONVSTの立下がりエッジ でリセットされて、AD7894は正常動作を続けます。しかし、出力シ フトレジスタを正常にリセットするためには、CONVSTがLowにな るとき、SCLKラインがLowになる必要があります。シリアル読出し 動作では、シリアル・クロック入力は連続である必要はありませ ん。16ビットのデータ（先頭の2ビットのゼロと14ビットの変換結 果）は、多数のバイトとしてAD7894から読出すことができます。 AD7894はシリアル・クロック・エッジをカウントして、出力レジ スタからSDATAに出力するビットを知ります。デバイスが同期を 失わないようにするため、SCLKラインがLowの場合、シリアル・ク ロック・カウンタはCONVST入力の立下がりエッジでリセットされ ます。ユーザーは、変換が完了するまでSCLKラインをLowに維持し ておく必要があります。変換が完了すると、BUSYがLowになり、出 力レジスタには新しい変換結果がロードされ、 SCLKの16個のクロッ ク・サイクルにより読出すことが可能になります。 マイクロプロセッサ/マイクロコントローラ・インター フェース AD7894は、DSPプロセッサとマイクロコントローラのシリアル・ ポートを接続するときに使用できる2線式シリアル・インター フェースを提供します。図6∼図9に、様々なマイクロコントローラ とDSPプロセッサにインターフェースされたAD7894を示します。 AD7894は外部シリアル・クロックを入力し、ここに示す全インター フェースで、プロセッサ/コントローラがマスターとして設定され ており、シリアル・クロックを出力しています。変換の開始後5μ sで読出しを行う場合（モード1動作の場合）は、AD7894はシステム 内でスレーブになっています。 BUSY信号2線式インターフェースで は不要です。 AD7894と8X51/L51とのインターフェース 図6に、AD7894と8X51/L51マイクロコントローラの間のインター フェースを示します。8X51/L51は、モード0シリアル・インター フェース・モードに設定されています。この図は最もシンプルなイ ンターフェースを示しており、AD7894は8X51/L51のシリアル・ポー トに接続されている唯一のデバイスです。したがって、シリアル読 出し動作のデコーディングは不要です。 8X51/L51のシリアル・ポートに複数のデバイスが接続されている システム内でAD7894を選択するときは、8X51/L51のパラレル・ポー トの1つを出力に設定したポート・ビットを使用してAD7894に対す るシリアル・クロックをON/OFFゲーティングすることができま す。このポート・ビット上の簡単なAND機能と8X51/L51からのシリ アル・クロックによりこの機能を実現することができます。 AD7894を選択するときは、ポート・ビットをHighにし、選択しない ときはLowにします。 変換の完了は、BUSY信号を使って監視することができます。図 6のインターフェース図に、この構成を示します。AD7894からの BUSYラインを8X51/L51のPort P1.2に接続し、BUSYラインを8X51/ L51からポーリングします。 割込み駆動システムが望ましい場合は、 BUSYラインは8X51/L51のINT1ラインに接続することもできます。 これら2つのオプションを図に示します。 また、読出し動作で、AD7894はMSB先頭で出力しますが、8X51/ L51はLSB先頭を想定していることに注意してください。したがっ て、シリアル・バッファに読み込まれたデータを再配置して、 AD7894の正しいデータ・フォーマットがアキュムレータに入るよ うにする必要があります。 8X51/L51のシリアル・クロック・レートは、AD7894が動作可能な シリアル・クロック周波数より遥かに小さい値に制限されていま す。そのため、デバイスからのデータ読出し時間がデバイスの変換 REV.0 時間より長くなってしまいます。これは、8X51/L51を使用した場 合、 AD7894は最大スループット・レートで動作できないことを意味 します。 P1.2または INT1 8X51/L51 BUSY AD7894 P3.0 SDATA P3.1 SCLK 図6. AD7894と8X51/L51の間のインターフェース AD7894と68HC11/L11とのインターフェース AD7894と68HC11/L11マイクロコントローラの間のインター フェース回路を図7に示します。図示のインターフェースでは、 68L11 SPIポートを使用し、68L11はシングル-チップ・モードに設定 されています。CPOLビットをロジック0に、CPHAビットをロジッ ク1にそれぞれ設定して、68L11はマスター・モードに設定されてい ます。前のインターフェースと同様に、この図は最もシンプルなイ ンターフェースを示しており、AD7894は68L11のシリアル・ポート に接続された唯一のデバイスであるため、 シリアル読出し動作のデ コーディングは不要です。 ここでも、68HC11のシリアル・ポートに複数のデバイスが接続 されているシステム内でAD7894を選択するときは、68HC11のパラ レル・ポートの1つを出力に設定したポート・ビットを使用して AD7894に対するシリアル・クロックをON/OFFゲーティングするこ とができます。このポート・ビット上の簡単なAND機能と68HC11 からのシリアル・クロックによりこの機能を実現することができま す。AD7894を選択するときは、ポート・ビットをHighにし、選択し ないときはLowにします。このポート・ビット上の簡単なAND機能 と68HC11からのシリアル・クロックによりこの機能を実現するこ とができます。AD7894を選択するときは、ポート・ビットをHighに し、選択しないときはLowにします。 変換の完了は、BUSY信号を使って監視することができます。図 7のインターフェース図に、この構成を示します。AD7894からの BUSYラインを68HC11/L11のPort PC2に接続し、BUSYラインを 68HC11/L11からポーリングします。割込み駆動システムが望まし い場合は、 BUSYラインは68HC11/L11のIRQラインに接続することも できます。これら2つのオプションを図に示します。 68HC11/L11のシリアル・クロック・レートは、AD7894が動作可 能なシリアル・クロック周波数より遥かに小さい値に制限されてい ます。そのため、デバイスからのデータ読出し時間がデバイスの変 換時間より長くなってしまいます。これは、68HC11/L11を使用した 場合、AD7894は最大スループット・レートで動作できないことを意 味します。 −9− PC2または IRQ 68HC11/L11 SCK MISO BUSY AD7894 SCLK SDATA 図7. AD7894と68HC11/L11の間のインターフェース AD7894 AD7894とADSP-2101/5とのインターフェース AD7894とADSP-2101/5DSPプロセッサとの間のインターフェース 回路を図8に示します。図示のインターフェースでは、ADSP-2101/ 5のSPORT1シリアル・ポートからのRFS1出力を使って、ADSP-2101/ 5のシリアル・クロック（SCLK1）をゲーティングし、その後で AD7894のSCLK入力に入力しています。 RFS1出力はアクティブHigh 動作に設定されています。AD7894のBUSYラインは、ADSP-2101/5の IRQ2ラインに接続されており、変換の完了時に割込みが発生され て、ADSP-2101/5に読出し動作の開始タイミングを知らせます。16 個のみのシリアル・クロック・パルスを出力し、かつAD7894のシリ アル・クロック・ラインをデータ転送とデータ転送の間はLowに維 持することにより、 インターフェースは不連続クロックをAD7894の シリアル・クロック入力に対して保証します。AD7894のSDATAラ インは、ADSP-2101/5のシリアル・ポートのDR1ラインに接続されて います。 SCLK1とADSP-2101/5のRFS1出力の間のタイミング関係は、 SCLK1の立上がりエッジとアクティブHigh RFS1の立上がりエッジ の間の遅延が最大30 nsになるようになっています。ADSP-2101/5か ら正常にデータを読出すためには、データはSCLK1の立下がりエッ ジの10 ns前に設定されていなければならないという条件もありま す。AD7894のデータ・アクセス時間はSCLK入力の立上がりエッジ から60ns（AバージョンとBバージョン）です。外部ANDゲートの伝 搬遅延を10 nsとすると、ADSP-2105のSCLK1出力のHigh時間は、 （30 ＋ 60 ＋ 10 ＋ 10）ns＝110 ns以上である必要があります。これは、 図8のインターフェースの動作可能シリアル・クロック周波数が4.5 MHzに制限されることを意味します。 もう1つの方式は、ADSP-2101/5を外部不連続シリアル・クロック を受け取るように設定する方式です。この場合、ADSP-2101/5と AD7894の両方のシリアル・クロック入力を駆動する外部不連続シ リアル・クロックが与えられます。この方式では、シリアル・クロッ ク周波数はプロセッサの最大サイクル・レートである13.8 MHzに制 限されます。 IRQ2 RFS1 BUSY AD7894のBUSYラインはDSP56002/L002のMODA/IRQA入力に接 続され、変換の完了時に割込みが発生されます。これにより、読出 し動作が変換完了後に行われることが保証されます。 BUSY MODA/IRQA AD7894 DSP56002/L002 SCK SCLK SDR SDATA 図9. AD7894とDSP56002/L002との間のインターフェース AD7894の性能 直線性 AD7894の直線性は、 内蔵14ビットD/Aコンバータにより決定され ます。これはセグメント化されたD/ACで、14ビットの積分直線性 と微分直線性にレーザー・トリムされています。 相対精度は±1/2 LSB （typ値） で、DNL誤差は±1/3 LSB （typ値） です。 ノイズ A/Dコンバータのノイズは、DCアプリケーションではコードの 不確定性として、ACアプリケーションではノイズフロア（例えば、 FFT）として現れます。AD7894のようなサンプリングA/Dコンバー タでは、アナログ入力に関するすべての情報が、DC∼1/2サンプリ ング周波数のベースバンドの中に存在します。トラック/ホールド の入力帯域幅はナイキスト帯域幅を超えています。したがって、こ のような信号が含まれているアプリケーションでは、 折り返し除去 フィルタを使って、入力信号に含まれるfS/2を超える不要な信号を 除去する必要があります。図 10に、AD7894を使ったDC入力の8192 回の変換のヒストグラムを示します。アナログ入力は、コード遷移 の中央に設定されました。殆どのコードが1つの出力バイナリ内に 収まり、A/DCのノイズ性能は非常に優れていることを示していま す。 AD7894 ADSP-2101/5 SCLK1 DR1 SCLK 6000 SDATA 5000 4000 頻度 図8. AD7894とADSP-2101/5との間のインターフェース AD7894とDSP56002/L002とのインターフェース 図9に、AD7894とDSP56002/L002 DSPプロセッサとの間のイン ターフェース回路を示します。DSP56002/L002は、ゲーティド・ク ロックによる通常モード非同期動作に設定され、SCKをゲーティ ド・クロック出力として16ビット・ワードを出力します。このモー ドでは、DSP56002/L002は16個のシリアル・クロック・パルスをシ リアル読出し動作でAD7894に出力します。DSP56002/L002は、SCK の先頭の立下がりエッジで有効データがあると想定するため、 イン ターフェースは図9に示すように、簡単な3線式になります。 − 10 − 3000 2000 1000 0 97 98 99 100 101 ADCコード 102 103 図10. DC入力の8192回の変換のヒストグラム REV.0 AD7894 電源 自動パワーダウン・モードでは、デバイスは160 kHzより遥かに 低いサンプル・レートで動作することができます。この場合、消費 電力は削減され、サンプル・レートに依存します。図 13に、自動パ ワーダウン・モードにおける消費電力とサンプリング・レート（1 Hz∼100 kHz）の関係を示します。条件は、5 V電源、＋25℃です。 SCLKピンはLowに維持され、 デバイスからのデータ読出しはありま せん。 100 10 消費電力 – mW ダイナミック性能（モード1の場合） 5μsの変換時間により、AD7894は広帯域幅信号処理アプリケー ションに最適です。これらのアプリケーションでは、入力信号のス ペクトル成分に対するA/DCの影響に関する情報が必要とされます。 信号対（ノイズ＋歪み）比、合計高調波歪み、ピーク高調波またはス プリアス・ノイズ、相互変調歪みはすべて規定されています。図 11 に、160 kHzサンプリング・レートで動作するAD7894-10により量子 化した10 kHz、±10 V入力の代表的なFFTプロットを示します。信 号対（ノイズ＋歪み）比は80.24 dBで、合計高調波歪みは−96.35 dB です。 信号対（ノイズ＋歪み）比の式は、分解能またはコンバータの ビット数に関係しています（用語の節参照） 。この式を次のように 書き直すと、性能は有効ビット数（N）により表されます。 （SNR−1.76） N＝―――――― 6.02 ここで、SNRは信号対（ノイズ＋歪み）比です。 1 0 fS = 160kHz FIN = 10kHz SNR = 80.24dB THD = –96.35dB –20 0.1 1 10 dBs –40 100 1000 サンプリング周波数 – Hz 10000 100000 図13. 自動パワーダウン・モードにおける消費電力とサンプリ ング・レートの関係 –60 82 –80 fS = 160kHz FIN = 10kHz –100 81 –140 0 10 20 30 40 50 周波数 – kHz 60 70 SNR+D – dB –120 80 80 図11. AD7894のFFTプロット 79 デバイスの有効ビット数は、測定された信号対（ノイズ＋歪み） 比から計算することができます。図12に、DC∼f SAMPLING/2での AD7894の有効ビット数と周波数の関係を示します。サンプリング 周波数は160 kHzです。このプロットは、AD7894が10 kHzの入力正 弦波を有効ビット数13.00に変換することを示しています。 この有効 ビット数13.00は、信号対（ノイズ＋歪み）比80.02 dBに相当します。 78 –40 –20 0 20 温度 – ℃ 40 60 80 図14. SNR＋Dと温度の関係 100 14 90 80 13 12 THD – dB 有効ビット数 70 11 60 50 40 30 20 10 10 9 10 100 周波数 – kHz 0 10 1000 図15. THDと周波数の関係 図12. 有効ビット数と周波数の関係 REV.0 100 周波数 – kHz − 11 − 1000 AD7894 外形寸法 サイズはインチと（mm）で示します。 D2127-2.7-11/99,1A 8ピン小型ボディSOIC （SO-8） 0.1968 (5.00) 0.1890 (4.80) 0.1574 (4.00) 0.1497 (3.80) ピン1 0.0098 (0.25) 0.0040 (0.10) 8 5 1 4 0.2440 (6.20) 0.2284 (5.80) 0.0688 (1.75) 0.0532 (1.35) 8˚ 0˚ 0.0500 (1.27) 0.0160 (0.41) うにやさ ゅ い し ちき PRINTED IN JAPAN 0.0500 0.0192 (0.49) 実装面 (1.27) 0.0098 (0.25) 0.0138 (0.35) 0.0075 (0.19) BSC 0.0196 (0.50) × 45˚ 0.0099 (0.25) み る 「この取扱説明書はエコマーク認定の再生紙を使用しています。」 ど りをまも − 12 − REV.0