日本語版

日本語データシート（参考）
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ステレオPDMからI2S/
TDMへの変換用IC
ADAU7002
データシート
特長
概要
64 倍ステレオ・パルス密度変調（PDM）のビット・ストリームを
パルス・コード変調（PCM）オーディオ・データに変換
I2S または時間分割多重化（TDM）出力とのスレーブ・インター
フェース
設定可能な TDM スロット
I/O 電源：1.62～3.6 V
64 倍の出力サンプル・レートの PDM クロック
64 ／ 128 ／ 192 ／ 256 ／ 384 ／ 512 倍 の 出 力 サ ン プ ル ・
レート BCLK
自動 BCLK 比の検出
出力サンプル・レート：4～96 kHz
自動 PDM CLK 駆動（64 倍サンプル・レート時）
BCLK 停止で自動パワーダウン
IOVDD 電源時の動作電流：0.67mA (48kHz, IOVDD=1.8V 時)
シャットダウン電流：<1 µA
8 ボール、1.56mm×0.76mm、0.4 mm ピッチ WLCSP
パワーオン・リセット
ADAU7002 は、ステレオ PDM のビット・ストリームを PCM 出
力に変換します。PDM データの信号源は、2 つのマイクロフォン
やその他の PDM 源です。PCM オーディオ・データは、I2S また
は TDM フォーマットのどちらかでシリアルのオーディオ・イン
ターフェース・ポートに出力されます。
ADAU7002 は、－40～＋85°C の商用温度範囲で仕様規定されて
います。この製品は、ハロゲン化合物フリーの 8 ピン、1.56 mm ×
0.76 mm ウェーハ・レベル・チップ・スケール・パッケージ（WLCSP）
を採用しています。
アプリケーション
モバイル・コンピューティング
携帯型電子機器
民生用電子機器
機能ブロック図
1.62V TO 3.6V
CONFIG
GND
IOVDD
PDM_CLK
BCLK
PDM
INPUT
PORT
DIGITAL
DECIMATION
FILTERING
I2S
OUTPUT
PORT
LRCLK
SDATA
ADAU7002
11265-001
PDM_DAT
図 1.
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に
よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利
の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標
は、それぞれの所有者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
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電話 06（6350）6868
ADAU7002
データシート
目次
特長 ...................................................................................................... 1
ピン配置と機能の説明 ...................................................................... 5
アプリケーション .............................................................................. 1
代表的な性能特性 .............................................................................. 6
概要 ...................................................................................................... 1
代表的なアプリケーション回路 ...................................................... 8
機能ブロック図 .................................................................................. 1
アプリケーションの情報 .................................................................. 9
改訂履歴 .............................................................................................. 2
概要 ................................................................................................. 9
仕様 ...................................................................................................... 3
クロッキング.................................................................................. 9
絶対最大定格 ...................................................................................... 4
シリアル・オーディオ出力インターフェース........................... 9
熱抵抗.............................................................................................. 4
外形寸法............................................................................................ 13
ESD に関する注意.......................................................................... 4
オーダー・ガイド ........................................................................ 13
改訂履歴
1/13—Revision 0: Initial Version
－
－
ADAU7002
データシート
仕様
特に指定のない限り、IOVDD = 1.8 V、TA = 25°C、BCLK = 3.072 MHz、出力 = 48 kHz、I2S フォーマット。
表 1.
Parameter
DIGITAL INPUT/OUTPUT
High Level Input Voltage (VIH)
Low Level Input Voltage (VIL)
Input Leakage, High (IIH)
Input Leakage, Low (IIL)
Input Capacitance
SDATA
PDM_CLK
PERFORMANCE
Dynamic Range
With A-Weighted Filter (RMS)
Signal-to-Noise-Ratio
Decimation Ratio
Frequency Response
Stop Band
Stop-Band Attenuation
Group Delay
Gain
Start-Up Time
Bit Width
Interchannel Phase
CLOCKING
Output Sampling Rate
BCLK Frequency
POWER SUPPLIES
Supply Voltage Range
Supply Current
Shutdown Current
Test Conditions/Comments
Min
Typ
Max
Unit
1
1
5
V
V
µA
µA
pF
mA
mA
0.7 × IOVDD
0.3 × IOVDD
BCLK and LRCLK pins
BCLK and LRCLK pins
4.5
9
20 Hz to 20 kHz, −60 dB input
110
110
64×
A-weighted, fourth-order input
−0.1
DC to 0.45 output fS
dB
dB
+0.01
dB
fS
dB
LRCLK cycles
dB
LRCLK cycles
Bits
Degrees
96
24.576
kHz
MHz
3.6
V
mA
mA
mA
mA
µA
0.566
60
0.02 fS input signal
PDM to PCM
3.31
0
48
20
0
Internal and output
fS LRCLK pulse rate
fBCLK
4
0.256
IOVDD
IOVDDSY = 1.8 V
IOVDD = 3.3 V
IOVDD = 1.8 V, 16 kHz output
IOVDD = 3.3 V, 16 kHz output
IOVDDSD, no input clocks
1.62
－
48
3.072
0.67
1.33
0.21
0.41
1
－
ADAU7002
データシート
絶対最大定格
特に指定のない限り、絶対最大定格は 25°C のときの値です。
熱抵抗
表 2.
θJA（接合部-大気間）は、最悪の条件、すなわち回路ボードに表
面実装パッケージをハンダ付けした状態で規定しています。自然
対流で冷却される 4 層 PC ボード（PCB）の θJA は JESD51-9 によっ
て決まります。
Parameter
IOVDD Supply Voltage
Input Voltage
ESD Susceptibility
Storage Temperature Range
Operating Temperature Range
Junction Temperature Range
Lead Temperature (Soldering, 60 sec)
Rating
3.6 V
3.6 V
4 kV
−65°C to +150°C
−40°C to +85°C
−65°C to +165°C
300°C
表 3. 熱抵抗
Package Type
θJA
Unit
8-ball, 1.56 mm × 0.76 mm WLCSP
90
°C/W
ESD に関する注意
上記の絶対最大定格を超えるストレスを加えると、デバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格の
みを指定するものであり、この仕様の動作セクションに記載する
規定値以上でのデバイス動作を定めたものではありません。デバ
イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影
響を与えることがあります。
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されな
いまま放電することがあります。本製品は当社独自
の特許技術である ESD 保護回路を内蔵してはいます
が、デバイスが高エネルギーの静電放電を被った場
合、損傷を生じる可能性があります。したがって、
性能劣化や機能低下を防止するため、ESD に対する
適切な予防措置を講じることをお勧めします。
－
－
ADAU7002
データシート
ピン配置と機能の説明
図 2.
ピン配置（上面図）
表 4. ピン機能の説明
ピン番号
記号
タイプ
説明
A1
PDM_DAT
入力
PDM データ入力
A2
PDM_CLK
出力
PDM クロック出力
B1
SDATA
出力
I2S/TDM のシリアル・データ出力
B2
BCLK
入力
I2S/TDM のビット・クロック
C1
GND
グラウンド
グラウンド
C2
LRCLK
入力
I2S 用の L/R クロック／TDM 用のフレーム同期
D1
IOVDD
電源
入力／出力およびデジタル電源
D2
CONFIG
入力
機能設定ピン
－
－
ADAU7002
データシート
0
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
–120
–130
–140
–150
–160
–170
–180
–190
–20
CH1
CH2
–60
–80
–100
100
図 3.
1k
FREQUENCY (Hz)
10k
20k
–140
0.0001
0.001
0.01
0.1
1
NORMALIZED FREQUENCY (RELATIVE TO fS) (Hz)
FFT、fS = 48 kHz、−60 dBFS 入力
図 6.
fS で正規化した周波数 対 全高調波歪み＋ノイズ（THD + N）
0
0
–20
THD + N LEVEL (dBFS)
0.1
–0.1
–0.2
–0.3
–0.4
11265-006
–120
20
–40
–60
–80
–100
0.001
0.01
0.1
1
NORMALIZED FREQUENCY (RELATIVE TO fS) (Hz)
図 4.
–120
–120
11265-004
–0.5
0.0001
–100
–80
–60
–40
–20
0
GENERATOR LEVEL (dBFS)
図 7.
周波数応答
160
11265-007
LEVEL (dBFS)
THD + N (dBFS)
–40
11265-003
LEVEL (dBFS)
代表的な性能特性
ジェネレータ・レベル 対 THD + N レベル
1.4
1.3
140
1.2
SUPPLY CURRENT (mA)
100
80
60
40
1.1
1.0
0.9
0.8
0.7
0.6
20
0
0.0001
0.001
0.01
0.1
NORMALIZED FREQUENCY (RELATIVE TO fS) (Hz)
図 5.
1
0.4
1.6
1.8
2.0
2.2
2.4
2.6
2.8
3.0
SUPPLY VOLTAGE (V)
図 8.
fS で正規化した周波数 対 グループ遅延
－
－
電源電圧 対 電源電流
3.2
3.4
11265-009
0.5
11265-005
GROUP DELAY (µs)
120
ADAU7002
データシート
0
–20
–60
–80
–100
–120
–140
–160
0
0.5
1.0
FREQUENCY (MHz)
図 9.
1.5
11265-010
MAGNITUDE (dB)
–40
帯域外周波数応答（48 kHz 出力）
－
－
ADAU7002
データシート
代表的なアプリケーション回路
IOVDD
0.1µF
IOVDD
PDM_CLK
PDM_CLK
PDM_DAT
PDM_DAT
LRCLK
BCLK
LRCLK
BCLK
ADAU7002
CONFIG
SDATA
SDATA
GND
OPTIONAL
PULL-DOWN
RESISTOR
11265-011
CONFIG
図 10.
代表的なアプリケーション回路
－
－
ADAU7002
データシート
アプリケーションの情報
表 5.
概要
ADAU7002 は、1 ビット PDM 源からのステレオ入力を 20 ビット
の PCM オーディオに変換します。ダウンサンプリング比は 64
倍に固定されています。ダウンサンプルした PCM オーディオ
（20 ビット）を I2S または TDM フォーマットで出力します。
PDM タイミング・パラメータ
Parameter
tMIN
Data Setup Time, tSETUP
Data Hold Time, tHOLD
10
7
tMAX
Unit
ns
ns
PDM データはクロックの両エッジでラッチされます。
デジタル・マイクロフォン ADMP521 など、PDM 出力のデバイ
スであればどのような装置でも ADAU7002 の入力源に使用でき
ます。マイクロフォンの出力ピンは、ADAU7002 の入力ピンに直
接接続することができます。
クロッキング
ADAU7002 は、LRCLK サンプル・レートの最低 64 倍の BCLK
レートが必要です。LRCLK レートの 128 倍、192 倍、256 倍、384
倍、512 倍の BCLK レートにも対応します。ADAU7002 は BCLK
と LRCLK 間の比を自動的に検出して、LRCLK の 64 倍のレート
の PDM クロック出力を生成します。サンプル・レートは最小
4 kHz、最大 96 kHz で、256 kHz～6.144 MHz の PDM クロック範
囲に対応します。内部では、PDM_CLK レートですべての処理が
実行されます。
図 11.
シリアル・オーディオ出力インターフェース
ADAU7002 は I2S および TDM シリアル・出力フォーマットに対
応しています。フォーマットの選択と TDM スロットの配置は
CONFIG ピンで設定します。CONFIG ピンの設定に基づいてシリ
アル・データをポートで駆動するとき以外は、SDATA ピンはス
リーステート・モードになります。
BCLK が停止されると、ADAU7002 は自動的にパワーダウンしま
す。BCLK が入力されないと、PDM_CLK 出力は停止します。
表 6.
PDM タイミング図
TDM スロットの選択
Device Setting
I2S Format
TDM Slot 1 to Slot 2 Used/Driven, 32-Bit Slots
TDM Slot 3 to Slot 4 Used/Driven, 32-Bit Slots
CONFIG Pin Configuration
Tie to IOVDD
Tie to GND
Open
TDM Slot 5 to Slot 6 Used/Driven, 32-Bit Slots
Tie to IOVDD through a 47 kΩ resistor
TDM Slot 7 to Slot 8 Used/Driven, 32-Bit Slots
Tie to GND through a 47 kΩ resistor
－
－
ADAU7002
データシート
シリアル・ポートのタイミング
tBIH
BCLK
tBIL
tLIH
tLIS
LRCLK
tSODM
MSB – 1
MSB
tSODM
SDATA
I2S JUSTIFIED
MODE
11265-013
SDATA
TDM MODE
MSB
図 12.
シリアル・ポートのタイミング図
表 7. I2S/TDM タイミング・パラメータ
Parameter
Symbol
tMIN
BCLK Pulse Width High
BCLK Pulse Width Low
LRCLK Setup Time
LRCLK Hold Time
Time from BCLK Falling
tBIH
tBIL
tLIS
tLIH
tSODM
10
10
10
10
図 13.
tMAX
Unit
10
ns
ns
ns
ns
ns
I2S、CONFIG ピンを IOVDD に接続
LRCLK
BCLK
32
BCLKs
LEFT
RIGHT
TRISTATE
TRISTATE
TRISTATE
TRISTATE
TRISTATE
TRISTATE
SLOT 3
SLOT 4
SLOT 5
SLOT 6
SLOT 7
SLOT 8
20
BCLKs
SLOT 1
SLOT 2
図 14.
TDM8 チャンネル 1 およびチャンネル 2、CONFIG ピンを GND に接続
－
－
11265-015
SDATA
ADAU7002
データシート
図 15.
TDM8 チャンネル 3 およびチャンネル 4、CONFIG ピンはオープン
LRCLK
BCLK
32
BCLKs
SDATA
TRISTATE
TRISTATE
TRISTATE
LEFT
TRISTATE
RIGHT
TRISTATE
TRISTATE
SLOT 7
SLOT 8
SLOT 1
SLOT 2
図 16.
SLOT 3
SLOT 4
SLOT 5
SLOT 6
11265-017
20
BCLKs
TDM8 チャンネル 5～チャンネル 6、CONFIG ピンは 47 kΩ 抵抗経由で IOVDD に接続
LRCLK
BCLK
32
BCLKs
TRISTATE
TRISTATE
TRISTATE
TRISTATE
TRISTATE
TRISTATE
LEFT
RIGHT
20
BCLKs
SLOT 1
図 17.
SLOT 2
SLOT 3
SLOT 4
SLOT 5
SLOT 6
SLOT 7
TDM8 チャンネル 7 およびチャンネル 8、CONFIG ピンは 47 kΩ 抵抗経由で GND に接続
－
－
SLOT 8
11265-018
SDATA
ADAU7002
データシート
LRCLK
BCLK
32
BCLKs
LEFT
SDATA
RIGHT
TRISTATE
TRISTATE
SLOT 3
SLOT 4
SLOT 1
図 18.
SLOT 2
11265-019
20
BCLKs
TDM4 チャンネル 1 およびチャンネル 2、CONFIG ピンは IOVDD に接続
LRCLK
BCLK
32
BCLKs
TRISTATE
SDATA
LEFT
TRISTATE
RIGHT
SLOT 1
図 19.
SLOT 2
SLOT 3
SLOT 4
11265-020
20
BCLKs
TDM4 チャンネル 3 およびチャンネル 4、CONFIG ピンはオープン
LRCLK
BCLK
32
BCLKs
SDATA
LEFT
RIGHT
SLOT 1
図 20.
SLOT 2
11265-021
20
BCLKs
TDM2 チャンネル 1 およびチャンネル 2、CONFIG ピンを IOVDD に接続
－
－
ADAU7002
データシート
外形寸法
0.800
0.760
0.720
BOTTOM VIEW
ORIENTATION
IDENTIFIER
(BALL SIDE UP)
2
1
A
BALL A1
IDENTIFIER
1.600
1.560
1.520
1.20
REF
B
C
0.40
BSC
0.40 BSC
TOP VIEW
(BALL SIDE DOWN)
0.560
0.500
0.440
SIDE VIEW
0.330
0.300
0.270
0.3000
0.260
0.220
01-21-2012-A
COPLANARITY
0.05
SEATING
PLANE
図 21.
D
0.230
0.200
0.170
8 ピンのウェーハ・レベル・チップ・スケール・パッケージ [WLCSP]
（CB-8-6）
寸法単位：mm
オーダー・ガイド
Model1
Temperature Range
Package Description
ADAU7002ACBZ-R7
ADAU7002ACBZ-RL
EVAL-ADAU7002Z
−40°C to +85°C
−40°C to +85°C
8-Ball Wafer Level Chip Scale Package [WLCSP], 7” Tape and Reel
8-Ball Wafer Level Chip Scale Package [WLCSP], 13” Tape and Reel
Evaluation Board
1
Z = RoHS 準拠製品
－
－
Package
Option
Branding
CB-8-6
CB-8-6
BE
BE