电路笔记 CN-0294 Circuits from the Lab™ reference circuits are engineered and tested for quick and easy system integration to help solve today’s analog, mixed-signal, and RF design challenges. For more information and/or support, visit www.analog.com/CN0294. 连接/参考器件 集成VCO的小数N分频PLL合成器 ADF4351 ADCLK948 提供8路LVPECL输出的时钟扇出缓冲器 利用低抖动LVPECL扇出缓冲器增加时钟源的输出数 评估和设计支持 电路功能与优势 电路评估板 许多系统都要求具有多个低抖动系统时钟，以便实现混合 ADF4351评估板(EVAL-ADF4351EB1Z) 信号处理和定时。图1所示电路将ADF4351集成锁相环 ADCLK948评估板(ADCLK948/PCBZ) (PLL)和压控振荡器(VCO)与ADCLK948接口，后者可通过 ADF4351的一路差分输出提供多达八路差分、低电压正射 设计和集成文件 极耦合逻辑(LVPECL)输出。 原理图、布局文件、物料清单 3.3V LVPECL ADCLK948 3.3V Q0 Q0 1µF Q1 3.3V VVCO VDD 16 17 VVCO 28 4 10 DVDD AVDD 26 Q1 6 Q2 32 Q2 CE PDB RF VP SDV DD 1nF 1nF FREF IN 29 REF IN RFOUTB+ 14 51Ω Q3 VVCO RFOUTB– 15 1 CLK 2 DATA ZBIAS ZBIAS SPI-COMPATIBLE SERIAL BUS 3 LE 1nF ADF4351 VREF0 3.3V 100Ω Q3 100Ω Q4 VT0 Q4 RFOUTA+ 12 CLK0 Q5 RFOUTA– 13 22 RSET REFERENCE 1nF 4.7kΩ 100Ω VTUNE 20 180Ω CPOUT 7 100Ω CLK0 VT1 Q5 CLK1 Q6 CLK1 Q6 330nF 22nF SW 5 CPGND SDGND AGND AGNDVCO 8 31 9 11 18 21 DGND 10nF 82Ω Q7 IN_SEL Q7 27 REFERENCE 10989-001 VREF1 图1. 连接至ADCLK948扇出缓冲器的ADF4351 PLL(原理示意图：未显示所有连接和去耦) Rev. 0 Circuits from the Lab™ circuits from Analog Devices have been designed and built by Analog Devices engineers. Standard engineering practices have been employed in the design and construction of each circuit, and their function and performance have been tested and verified in a lab environment at room temperature. However, you are solely responsible for testing the circuit and determining its suitability and applicability for your use and application. Accordingly, in no event shall Analog Devices be liable for direct, indirect, special, incidental, consequential or punitive damages due to any cause whatsoever connected to the use of any Circuits from the Lab circuits. (Continued on last page) One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 CN-0294 现代数字系统经常要求使用许多逻辑电平不同于时钟源的 设备要求 高质量时钟。为了确保在不丧失完整性的情况下准确地向 需要以下设备： 其它电路元件配电，可能需要额外的缓冲。此处介绍 • EVAL-ADF4351EB1Z评估板套件，含编程软件 ADF4351时钟源和ADCLK948时钟扇出缓冲器之间的接 口，并且测量结果表明与时钟扇出缓冲器相关的加性抖动 为75 fs rms。 • ADCLK948PCBZ评估板 • 3.3 V电源 • 用于连接3.3 V电源和ADCLK948PCBZ的两条电缆 电路描述 • 两条长度相等且较短的SMA同轴电缆 ADF4351是一款宽带PLL和VCO，由三个独立的多频段 • 高速示波器(2 GHz 带宽)或等效器件 VCO组成。每个VCO涵盖约700 MHz的范围(VCO频率之间 有部分重叠)。这样可提供2.2 GHz至4.4 GHz的基本VCO频 • R&S FSUP26频谱分析仪或等效器件 • 装有Windows® XP、Windows Vista(32位)或Windows 7(32 位)的PC 率范围。低于2.2 GHz的频率可使用ADF4351的内部分频器 生成。 需要使用SMA同轴电缆，以便将EVAL-ADF4351EB1Z的 要完成时钟生成，必须使能ADF4351 PLL和VCO，且必须设 RFOUTA+和RFOUTA−引脚与ADCLK948PCBZ的CLK0和CLK0 置所需的输出频率。ADF4351的输出频率通过RFOUT引脚处 引脚相连。 的开集输出端提供，该引脚处需要一个并联电感(或电阻) 功能框图 和一个隔直电容。 本实验中使用ADCLK948PCBZ和EVAL-ADF4351EB1Z。这 ADCLK948是一款SiGe低抖动时钟扇出缓冲器，非常适合 些电路板通过一条SMA电缆连接至ADCLK948PCBZ，如图 与ADF4351配合使用，因为其最大输入频率(4.5 GHz)刚好高 1所示。 于ADF4351 (4.4 GHz)。宽带均方根加性抖动为75 fs。 POWER SUPPLY 为了模拟LVPECL逻辑电平，需要向ADCLK948的CLK输入 3.3V 端增加1.65 V的直流共模偏置电平。这可以通过使用电阻偏 COM T7 端的信号完整性降低。 ADF4351 EVALUATION BOARD (EVAL-ADF4351EB1Z) 常见变化 RFOUTA+ CLK0 RFOUTA− CLK0 也可以使用ADF4350小数N分频(137 MHz至4400 MHz)和 与 ADCLK948同 一 系 列 的 其 它 可 用 时 钟 扇 出 缓 冲 器 有 ADCLK946(6路LVPECL输出)、ADCLK950(10路LVPECL输 OUT2 HIGH-SPEED OSCILLOSCOPE R&S RTO1024 PC 出)及ADCLK954(12路LVPECL输出)。 ADCLK948/PCBZ EVALUATION BOARD J2 OUT2 USB ADF4360整数N分频系列等其它集成VCO的频率合成器。 J4 10989-002 置网络来实现。缺少直流偏置电路会导致ADCLK948输出 图2. ADF4351逻辑电平测量配置 电路评估与测试 开始使用 评估本电路时，利用EVAL-ADF4351EB1Z板作为时钟源， UG-435用户指南详细说明了EVAL-ADF4351EB1Z评估软件 并略作修改。EVAL-ADF4351EB1Z板使用标准ADF4351编 的安装和使用。UG-435还包含电路板设置说明以及电路板 程软件，该软件包含在评估板附带的光盘上。此外还需要 原理图、布局和物料清单。电路板上必要的修改是在隔直 ADCLK948/PCBZ，并且无需修改便可以直接使用。 电容之后插入100 Ω电阻。这些电阻与3.3 V电源相连并接 地。对RFOUTA+和RFOUTA−引脚都应该执行此操作，以提供 1.65 V的共模电压(高于所需的最低值1.5 V)。这样可能就需 要去除这些传输线附近的阻焊膜。 UG-068用户指南包含关于ADCLK948/PCBZ评估板操作的 类似信息。 Rev. 0 | Page 2 of 5 CN-0294 3. 用 两 条 长 度 相 等 且 较 短 的 S M A 电 缆 将 E VA L - 逻辑电平测量 本例中，为准确测量高速逻辑电平，将Rohde & Schwarz ADF4351EB1Z板的RF OUTA+和RF OUTA− SMA连接器与 RTO1024示波器与两个RT-ZS30有源探头配合使用。 ADCLK948/PCBZ板的CLK0/CLK0 SMA连接器相连。 4. 将ADCLK948/PCBZ的差分输出OUT2/OUT2与高速示波 在PC上安装ADF435x软件，具体做法说明如下： 1. 根 据 U G - 4 3 5 中 的 硬 件 驱 动 程 序 说 明 将 E VA L - 器相连。有关1 GHz输出的典型波形，请参见图4。 ADF4351EB1Z连接至PC。 2. 根据ADF435x软件的屏幕截图(见图3)对ADF4351 PLL进 10989-003 行编程。本例中选择了1 GHz的RF频率。 10989-004 图3. ADF4351软件设置 图4. 1 GHz逻辑信号的ADCLK948示波器输出，水平轴：200 ps/DIV，垂直轴：200 mV/DIV Rev. 0 | Page 3 of 5 CN-0294 相位噪声和抖动测量 POWER SUPPLY 1. 重复“逻辑电平测量”部分的第1至第4步。 2. 将ADCLK948/PCBZ未使用的CLK2输出端与50 Ω负载相连 3.3V (见图5)。 COM T7 3. 通过一条SMA电缆将CLK2输出端与信号源分析仪相连 ADF4351 EVALUATION BOARD (EVAL-ADF4351EB1Z) (见图5)。 RFOUTA+ CLK0 RFOUTA− CLK0 J4 ADCLK948/PCBZ EVALUATION BOARD J2 4. 测量信号的抖动性能。 图6显示了ADF4351输出端的相位噪声，均方根抖动为 OUT2 OUT2 USB 325.7 fs。图7显示了ADCLK948输出端的相位噪声。均方根 抖动为330.4 fs。 50Ω TERM ADCLK948的加性抖动计算如下：√(330.4(sup)2(/sup) − 325.7 SPECTRUM ANALYZER (R&S FSUP26) 为75 fs rms。 图5. ADF4351相位噪声和抖动测量设置 R&S FSUP 26 Signal Source Analyzer Settings LOCKED Residual Noise [T1 w/o spurs] Signal Frequency: 999.999524 MHz Int PHN (1.0 k .. 30.0 M) –56.8 dBc Signal Level: –3.86 dBm Residual PM 0.117 ° Cross Corr Mode Harmonic 1 Residual FM 2.939 kHz Internal Ref Tuned Internal Phase Det RMS Jitter 0.3257 ps Phase Detector +20 dB Phase Noise [dBc/Hz] Marker 1 [T1] Marker 2 [T1] Marker 3 [T1] Marker 4 [T1] RF Atten 1 kHz 10 kHz 100 kHz 1 MHz –101.53 dBc/Hz –104.91 dBc/Hz –113.11 dBc/Hz –142.41 dBc/Hz 5 dB Top –70 dBc/Hz –80 Spur Power (dBc) LoopBW 300Hz –80 A –90 1 –100 2 –100 3 –110 –110 –120 –120 –130 –130 4 –140 1kHz –140 –150 –150 –160 –160 10kHz 100kHz 1MHz FREQUENCY OFFSET 图6. 显示了325.7 fs rms抖动的ADF4351输出相位噪声测量 Rev. 0 | Page 4 of 5 10MHz SPR OFF TH 0dB 30MHz 10989-006 1 CLRWR SMTH 1% 2 CLRWR –90 10989-005 PC (sup)2(sup)) = 55.5 fs rms。ADCLK948数据手册中的额定值 CN-0294 R&S FSUP 26 Signal Source Analyzer Settings LOCKED Residual Noise [T1 w/o spurs] Signal Frequency: 999.999516 MHz Int PHN (1.0 k .. 30.0 M) –56.7 dBc Signal Level: –3.86 dBm Residual PM 0.119 ° Cross Corr Mode Harmonic 1 Residual FM 4.091 kHz Internal Ref Tuned Internal Phase Det RMS Jitter 0.3304 ps Phase Detector +20 dB Phase Noise [dBc/Hz] Marker 1 [T1] Marker 2 [T1] Marker 3 [T1] Marker 4 [T1] RF Atten 1 kHz 10 kHz 100 kHz 1 MHz –101.38 dBc/Hz –104.99 dBc/Hz –113.61 dBc/Hz 5 dB Top –80 dBc/Hz LoopBW 300Hz 1 CLRWR SMTH 1% –90 –90 –100 –100 A 2 3 –110 2 CLRWR –110 –120 –120 –130 –130 4 –140 1kHz –140 –150 –150 –160 –160 10kHz 100kHz 1MHz 10MHz SPR OFF TH 0dB 30MHz FREQUENCY OFFSET 10989-007 1 –142.17 dBc/Hz Spur Power (dBc) 图7. 显示了330.4 fs rms抖动的ADCLK948输出相位噪声测量 了解详情 数据手册和评估板 CN0232 Design Support Package: http://www.analog.com/CN0232-DesignSupport ADF4351 Evaluation Board (EVAL-ADF4351EB1Z) ADCLK948 Evaluation Board (ADCLK948/PCBZ) UG-435 User Guide for the EVAL-ADF4350EB1Z board ADF4351 Data Sheet UG-068, User Guide for the ADCLK948/PCBZ board ADCLK948 Data Sheet MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of “AGND” and “DGND”, Analog Devices. 修订历史 MT-086 Tutorial, Fundamentals of Phase Locked Loops (PLLs), Analog Devices. 2012年9月—修订版0：初始版 MT-101 Tutorial, Decoupling Techniques, Analog Devices. ADIsimPLL Design Tool (Continued from first page) Circuits from the Lab circuits are intended only for use with Analog Devices products and are the intellectual property of Analog Devices or its licensors. While you may use the Circuits from the Lab circuits in the design of your product, no other license is granted by implication or otherwise under any patents or other intellectual property by application or use of the Circuits from the Lab circuits. Information furnished by Analog Devices is believed to be accurate and reliable. However, Circuits from the Lab circuits are supplied "as is" and without warranties of any kind, express, implied, or statutory including, but not limited to, any implied warranty of merchantability, noninfringement or fitness for a particular purpose and no responsibility is assumed by Analog Devices for their use, nor for any infringements of patents or other rights of third parties that may result from their use. Analog Devices reserves the right to change any Circuits from the Lab circuits at any time without notice but is under no obligation to do so. ©2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. CN10989sc-0-9/12(0) Rev. 0 | Page 5 of 5