2.7∼5.5V、100μA未満、SC70パッケージ SPI®インターフェース、14ビットnanoDACTM AD5641 特長 機能ブロック図 6ピンSC70パッケージ採用 超低消費電流動作：100μA@5V（max） パワーダウン時の消費電流：0.2μA@3V（typ） 14ビットDACを1個内蔵 Aバージョン：±16 LSB INL 電源電圧：2.7∼5.5V 設計により単調増加性を保証 電圧低下検出機能付きのパワーオン・リセット （0V出力） 3つのパワーダウン機能 シュミット・トリガ内蔵の低消費電力シリアル・インターフェース レールtoレール動作の出力バッファ・アンプを内蔵 SYNC 割込み機能 アプリケーション VDD AD5641 パワーオン・ リセット DAC レジスタ REF（＋） 14ビット DAC 出力 バッファ パワーダウン・ コントロール・ロジック VOUT 抵抗 ネットワーク 04611-001 入力 コントロール・ ロジック SYNC 電圧レベル設定 バッテリ駆動の携帯用計測器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 プログラマブルな減衰器 GND SCLK SDIN 図1 表1. 関連デバイス 製品番号 説明 AD5601/AD5611/AD5621 2.7∼5.5V、100μA未満、8/10/12ビット nanoDAC、SPIインターフェース、 SC70パッケージ 概要 nanoDACファミリーのAD5641は14ビット・バッファ付きの電圧出力シング ルD/Aコンバータ （DAC） であり、2.7∼5.5V単電源で動作します。消費 電流は5Vで75μA（typ） 、超小型のSC70パッケージを採用しています。 内蔵の高精度出力アンプにより、レールtoレールの出力振幅を実現しま す。AD5641の汎用3線式シリアル・インターフェースは、最大30MHzの クロック・レートで動作し、SPI、QSPI、MICROWIRE、DSPの各イン ターフェース規格と互換性があります。AD5641のリファレンス電圧は電 源入力を利用しているため、広範な出力ダイナミック・レンジが得られま す。パワーオン・リセット回路を内蔵しているので、パワーアップ時にDAC の出力が0Vにリセットされ、デバイスに有効な書込みが行われるまで0V を維持します。 AD5641は消費電流を3V時に0.2μA（typ） まで低減するパワーダウン機 能を内蔵しているため、パワーダウン・モード時に出力ピンが出力アンプ から切り離され、既知の内蔵抵抗にソフトウェアで接続することができま す。シリアル・インターフェースを介してパワーダウン・モードに移行しま す。通常動作時の消費電力が小さいため、バッテリ駆動の携帯用機器 に最適です。小型パッケージで低消費電力のこのnanoDACデバイス は、スペースに制約があり、消費電力の影響を受けやすいアプリケーシ 製品のハイライト 1. 省スペースの6ピンSC70パッケージ 2. 低消費電力、単電源動作。2.7∼5.5Vの単電源で動作し、最大消費 電流が100μAであるため、バッテリ駆動のアプリケーションに最適。 3. 内蔵の出力バッファ・アンプにより、0.5V/μsの標準スルーレートでレ ールtoレールのDAC出力振幅が可能。 4. リファレンスは電源を利用。 5. クロック速度が最大30MHzの高速シリアル・インターフェースを内蔵。 超低消費電力用に設計。インターフェースは書込みサイクル中にの みパワーアップ。 6. パワーダウン機能。パワーダウン時のDACの標準消費電流は3Vで 0.2μA。 7. 電圧低下検出機能付きのパワーオン・リセット ョンでバイアス電圧または制御電圧を生成するレベル設定条件に適し ています。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用 に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いませ ん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもあ りません。仕様は予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 日本語データシートは、REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. REV.B アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル （代）〒532-0003 大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06（6350）6868 新大阪MTビル2号 AD5641 目次 仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 入力シフト・レジスタ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 SYNC 割込み‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 タイミング特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 絶対最大定格 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 パワーオン・リセット‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 ESDに関する注意 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 パワーダウン・モード‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 ピン配置および機能の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 マイクロプロセッサとのインターフェース‥‥‥‥‥‥‥‥15 用語の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 アプリケーション‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥17 リファレンスをAD5641の電源として選択する方法 ‥‥‥‥17 代表的な性能特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 動作原理‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 AD5641を使用したバイポーラ動作 ‥‥‥‥‥‥‥‥‥‥‥17 DAC部 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 フォトカプラを用いた絶縁インターフェース‥‥‥‥‥‥‥18 抵抗ストリング‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 電源のバイパスとグラウンディング‥‥‥‥‥‥‥‥‥‥‥18 出力アンプ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 外形寸法‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥19 オーダー・ガイド‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥19 シリアル・インターフェース‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 改訂履歴 7/05―Rev. A to Rev. B Change to Galvanically Isolated Interface Section‥‥‥‥‥‥‥‥18 Changes to Figure 44 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 3/05―Rev. 0 to Rev. A Changes to Timing Characteristics ‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 Changes to Absolute Maximum Ratings ‥‥‥‥‥‥‥‥‥‥‥‥5 Changes to Full-Scale Error Section‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 Changes to Figures 28 and 30‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥12 Change to Resistor String Section ‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 Changes to Power-Down Mode Section ‥‥‥‥‥‥‥‥‥‥‥‥14 1/05―Revision 0: Initial Version 2 REV.B AD5641 仕様 VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続） 、CL＝200pF（GNDに接続） 。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。 表2 パラメータ Min Aグレード1 Typ Max 単位 テスト条件／コメント 静的性能 分解能 14 ビット 相対精度（INL）2 ±16 LSB Aグレード 微分非直線性（DNL）2 ±1 LSB 設計により単調増加性を保証 DACレジスタに全ビット 「0」 をロード ゼロコード誤差 0.5 10 mV オフセット誤差 ±0.063 ±10 mV フルスケール誤差 ±0.5 ゲイン誤差 ±0.0004 ±0.037 FSRの% ゼロコード誤差の温度ドリフト 5.0 μV/℃ ゲイン温度係数 2.0 FSRのppm/℃ mV DACレジスタに全ビット 「1」 をロード 出力特性3 出力電圧範囲 0 出力電圧セトリング時間 6 VDD V 10 μs コード1/4スケール∼3/4スケール （±1LSB以内） スルーレート 0.5 V/μs 容量負荷安定性 470 pF RL＝∞ 1000 pF RL＝2kΩ 出力ノイズ・スペクトル密度 120 nV/ Hz DACコード＝ミッドスケール、1kHz ノイズ 2 μV DACコード＝ミッドスケール、 帯域幅0.1∼10Hz デジタルからアナログへのグリッチ・インパルス 5 nV-s デジタル・フィードスルー 0.2 nV-s DC出力インピーダンス 0.5 Ω 短絡電流 15 mA メジャー・キャリー周辺の1LSB変化 VDD＝3V/5V ロジック入力 入力電流4 ±2 μA 入力ローレベル電圧（VINL） 0.8 V VDD＝4.5∼5.5V 0.6 V VDD＝2.7∼3.6V 1.8 V VDD＝4.5∼5.5V 1.4 V VDD＝2.7∼3.6V 入力ハイレベル電圧（VINH） ピン容量 3 pF 電源条件 VDD 2.7 5.5 V IDD（ノーマル・モード） すべてのデジタル入力＝0VまたはVDD DAC動作時（負荷電流を除く） VDD＝4.5∼5.5V 75 100 μA VIH＝VDDおよびVIL＝GND VDD＝2.7∼3.6V 60 90 μA VIH＝VDDおよびVIL＝GND IDD（すべてのパワーダウン・モード） VDD＝4.5∼5.5V 0.5 μA VIH＝VDDおよびVIL＝GND VDD＝2.7∼3.6V 0.2 μA VIH＝VDDおよびVIL＝GND 96 % 電力効率 IOUT/IDD ILOAD＝2mA、VDD＝±5V、 フルスケール負荷 1 Aグレードの温度範囲：−40∼＋125℃、＋25℃で測定。 2 直線性はコード範囲を縮小して計算（コード256∼16128） 。 3 設計および特性評価により保証していますが、出荷テストは実施していません。 4 すべてのピンに流入する合計電流。 REV.B 3 AD5641 タイミング特性 VDD＝2.7∼5.5V。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。図2参照。 表3 パラメータ 限界値1 単位 テスト・レベル 条件／コメント t12 33 ns min SCLKサイクル時間 t2 5 ns min SCLKのハイレベル時間 t3 5 ns min SCLKのローレベル時間 t4 10 ns min SYNC からSCLKの立下がりエッジまでのセットアップ時間 t5 5 ns min データのセットアップ時間 t6 4.5 ns min データのホールド時間 t7 0 ns min SCLKの立下がりエッジから SYNC の立上がりエッジまでの時間 t8 20 ns min SYNC の最小ハイレベル時間 t9 13 ns min SYNC の立上がりエッジから次のSCLKの立下がりエッジまで 1 すべての入力信号はtr＝tf＝1ns/V（VDDの10%から90%） で規定し、 （VIL＋VIH）/2の電圧レベルからの時間とします。 2 SCLKの最大周波数は30MHz。 t4 t2 t1 t9 SCLK t8 t3 t7 SYNC t5 SDIN D15 D14 D2 D1 D0 D15 D14 04611-002 t6 図2. タイミング図 4 REV.B AD5641 絶対最大定格 特に指定のない限り、TA＝25℃。 表4 パラメータ 定格 GNDに対するVDD −0.3∼＋7.0V GNDに対するデジタル入力電圧 −0.3∼VDD＋0.3V GNDに対するVOUT −0.3∼VDD＋0.3V 左記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な 損傷を与えることがあります。この規定はストレス定格のみを指定するも のであり、この仕様の動作セクションに記載する規定値以上でのデバイ ス動作を定めたものではありません。デバイスを長時間絶対最大定格状 態に置くと、デバイスの信頼性に影響を与えることがあります。 動作温度範囲 工業用（Aグレード） −40∼＋125℃ 保存温度範囲 −65∼＋160℃ 最大ジャンクション温度 150℃ SC70パッケージ θJA熱抵抗 433.34℃/W θJC熱抵抗 149.47℃/W ピン温度、ハンダ処理 ベーキング時間（60秒） 215℃ 赤外線（15秒） 220℃ ESD 2.0kV 注意 ESD（静電放電） の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、検 知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣下や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 REV.B 5 AD5641 SYNC 1 SCLK 2 SDIN 3 AD5641 上面図 （実寸では ありません） 6 VOUT 5 GND 4 VDD 04611-003 ピン配置および機能の説明 図3. 6ピンSC70のピン配置 表5. ピン機能の説明 ピン番号 記号 1 SYNC 機能 レベル・トリガの制御入力（アクティブ・ロー） 。これは、入力データに対するフレーム同期信号です。SYNC がローレ ベルになると、入力シフト・レジスタがイネーブルになり、データは後続のクロックの立下がりエッジで入力されま す。SYNC ラインはSCLKの少なくとも16個の立下がりエッジの間ローレベルに保持され、DACは16番目の立下がり エッジで更新されます。ただし、16番目の立下がりエッジの前に SYNC をハイレベルにすると、これは書込みシーケ ンスへの割込みとして機能し、シフト・レジスタがリセットされて書込みシーケンスは無効とみなされます。 2 SCLK シリアル・クロック入力。シリアル・クロック入力の立下がりエッジで、データが入力シフト・レジスタに入力されます。デ 3 SDIN 4 VDD 電源入力。AD5641は2.7∼5.5Vの電源で動作し、VDDはGNDにデカップリングします。 5 GND AD5641上の全回路に対するグラウンド基準ポイント。 6 VOUT DACからのアナログ出力電圧。出力アンプはレールtoレール動作を行います。 ータは最大30MHzのレートで転送できます。 シリアル・データ入力。このデバイスには、16ビットのシフト・レジスタが内蔵されています。データは、シリアル・クロック 入力の立下がりエッジでシフト・レジスタに入力されます。 6 REV.B AD5641 用語の説明 相対精度または積分非直線性（INL） DACの場合、相対精度または積分非直線性とは、DAC伝達関数の2つ 総合未調整誤差（TUE） 総合未調整誤差とは、さまざまな誤差を考慮した出力誤差を表します。 のエンドポイントを結ぶ直線からの最大偏差（単位はLSB） を表します。 代表的なコードとINLの関係については図4を参照。 代表的なコードとTUEの関係については図7を参照。 ゼロコード誤差ドリフト 微分非直線性（DNL） 微分非直線性とは、隣接する2つのコードの間における測定された変化 ゼロコード誤差ドリフトとは、温度変化にともなうゼロコード誤差の変化を 表し、μV/℃の単位で表します。 と理論的な1LSB変化との差を表します。微分非直線性の仕様が ±1LSB以内の場合、単調増加性が保証されています。このDACは設 ゲイン誤差ドリフト 計により単調増加性を保証しています。代表的なコードとDNLの関係に ゲイン誤差ドリフトとは、温度変化にともなうゲイン誤差の変化を表し、 （フ ついては図12を参照。 ルスケール・レンジのppm）/℃の単位で表します。 ゼロコード誤差 ゼロコード誤差とは、ゼロコード （0x0000） をDACレジスタにロードしたと デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスとは、DACレジスタの入 きの出力誤差を表します。理論的には出力は0Vになるはずです。 AD5641ではDAC出力が0Vよりも低くなることはないため、ゼロコード誤 力コードが変化したときに、入力からアナログ出力に注入されるインパル スを表します。通常、グリッチの面積として規定され、nV-sで表します。 差は常に正の値となります。この誤差は、DACのオフセット誤差と出力 メジャー・キャリーの遷移（0x2000から0x1FFF）時に、デジタル入力コー アンプのオフセット誤差が原因で発生します。ゼロコード誤差はmVの単 位で表します。ゼロコード誤差の温度特性については図10を参照。 ドが1LSB変化したときの測定値です。図26参照。 フルスケール誤差 デジタル・フィードスルー デジタル・フィードスルーとは、DAC出力の更新が行われていないとき フルスケール誤差とは、フルスケール・コード （0xFFFF） をDACレジスタ に、DACのデジタル入力からDACのアナログ出力に注入されるインパ にロードしたときの出力誤差を表します。理論的には出力はVDD−1LSB になるはずです。フルスケール誤差はmVで表します。フルスケール誤 ルスを表します。nV-sの単位で規定され、データ・バス上でのフルスケ ール変化時、すなわち全ビット 「0」から全ビット 「1」 に変化したとき、また 差の温度特性については図10を参照。 は全ビット 「1」から全ビット 「0」 にコードが遷移するときに測定します。 ゲイン誤差 ゲイン誤差とは、DACのスパン誤差を表します。DAC伝達特性の理論 値からの実際の傾き偏差を示すもので、フルスケール・レンジの％値で 表します。 REV.B 7 AD5641 代表的な性能特性 16 VDD = 5V 14 TA = 25°C 12 10 16 14 TUE誤差（LSB） 4 2 8 6 4 2 0 –2 –4 –6 –8 2256 4256 6256 –14 –16 256 8256 10256 12256 14256 DACコード 図4. 代表的なINL 2256 4256 6256 8256 10256 DACコード 12256 04611-007 –10 –12 04611-004 INL誤差（LSB） 8 6 0 –2 –4 –6 –8 –10 –12 –14 –16 256 VDD = 5V °c TA = 25°C 12 10 14256 図7. 代表的な総合未調整誤差（TUE） 15 6 最大TUE誤差 @ V DD = 3V 4 10 最大INL @ VDD = 3V 最大INL @ VDD = 5V 0 INL誤差（LSB） 5 TUE誤差（LSB） 2 –2 –4 最大TUE誤差 @ V DD = 5V 0 最小TUE誤差 @ V DD = 5V –5 –6 最小INL @ VDD = 5V 最小INL @ VDD = 3V –10 –20 0 20 40 60 温度（℃） 80 100 120 140 –15 –40 04611-005 –10 –40 図5. INL誤差の温度特性（3V/5V電源） 0 20 40 60 温度（℃） 80 100 120 140 図8. 総合未調整誤差（TUE）の温度特性（3V/5V電源） 20 10 TA = 25°C TA = 25°C 8 15 最大TUE誤差 6 10 最大INL誤差 4 TUE誤差（LSB） 5 0 –5 最小INL誤差 2 0 –2 –4 –10 –6 –15 最小TUE誤差 –20 2.7 3.2 3.7 4.2 電源電圧（V） 4.7 5.2 –10 2.7 図6. 電源電圧 対 INL誤差（25℃時） 3.2 3.7 4.2 電源（V） 4.7 5.2 04611-009 –8 04611-006 INL誤差（LSB） –20 04611-008 最小TUE誤差 @ V DD = 3V –8 図9. 電源電圧 対 総合未調整誤差（TUE） （25℃時） 8 REV.B AD5641 0.0025 0.6 0.0020 0.5 0.0015 0.4 ゼロスケール誤差@VDD=5V 最大DNL @ VDD = 3V DNL誤差（LSB） 0.3 ゼロスケール誤差@VDD=3V フルスケール誤差@VDD=5V 0 –0.0005 –0.0010 0.2 0 –0.1 フルスケール誤差@VDD=3V –0.0015 –0.2 –0.0020 –0.3 –0.0025 –40 –20 0 20 40 60 温度（℃） 最大DNL @ VDD = 5V 0.1 80 100 120 140 最小DNL @ VDD = 3V 最小DNL @ VDD = 5V –0.4 –40 –20 図10. ゼロコード／フルスケール誤差の温度特性（3V/5V） 0 20 40 60 温度（℃） 80 100 120 140 04611-013 0.0005 04611-010 誤差（LSB） 0.0010 図13. DNL誤差の温度特性（3V/5V） 1.0 0.0020 TA = 25°C TA = 25°C 0.8 0.0015 0.6 ゼロコード誤差 0.4 DNL誤差（LSB） 誤差（LSB） 0.0010 0.0005 0 フルスケール誤差 –0.0005 最大DNL誤差 0.2 0 –0.2 最小DNL誤差 –0.4 –0.0010 –0.6 –0.0015 3.7 4.2 電源電圧（V） 4.7 5.2 –1.0 2.7 図11. 電源電圧 対 ゼロコード／フルスケール誤差（25℃時） 3.2 3.7 4.2 電源電圧（V） 4.7 5.2 04611-014 3.2 04611-011 –0.0020 2.7 –0.8 図14. 電源電圧 対 DNL誤差（25℃時） 12 0.5 VDD = 5V 0.4 TA = 25°C 10 VDD = 3V VIH = DVDD VIL = GND TA = 25°C VDD = 5V VIH = DVDD VIL = GND TA = 25°C 0.3 0.1 個数 DNL誤差（LSB） 8 0.2 6 0 4 –0.1 –0.2 2 IDD (mA) 図12. 代表的なDNL REV.B 図15. IDDヒストグラム（3V/5V） 9 04611-015 8256 10256 12256 14256 DACコード 0.05885 0.06648 0.06710 0.06773 0.06835 0.06897 0.06960 0.07022 0.07084 0.07147 0.07209 0.07271 0.07334 6256 0.05814 4256 0.05742 2256 0.05671 0 04611-012 –0.5 256 0.05599 –0.4 0.05456 0.05527 –0.3 AD5641 1.5 0.10 TA = 25°C 1.4 0.09 1.2 0.08 1.1 0.07 1.0 0.9 IDD (mA) オフセット誤差（mV） 1.3 VDD = 5V 0.8 0.7 0.05 0.04 VDD = 3V 0.6 0.06 0.5 0.03 0.4 0.02 0.3 –20 0 20 40 60 80 100 120 140 温度（℃） 04611-016 0.1 –40 0 2.7 図16. オフセット誤差の温度特性（3V/5V） 3.2 3.7 4.2 電源電圧（V） 4.7 04611-019 0.01 0.2 5.2 図19. 電源電圧 対 電源電流（25℃時） 0.8 0 VDD = 5V TA = 25 °C 0.6 –0.002 DACにゼロスケール・コードをロード 0.4 VDD = 5V –0.006 ∆VO (V) ゲイン誤差（%FSR） –0.004 –0.008 0.2 0.0 –0.010 –0.2 VDD = 3V –0.012 DACにフルスケール・コードをロード –0.4 –0.6 –20 0 20 40 60 温度（℃） 80 100 120 –15 04611-017 –0.016 –40 140 –10 –5 0 5 10 15 04611-020 –0.014 I (mA) 図17. ゲイン誤差の温度特性（3V/5V） 図20. シンク能力とソース能力 70 0.10 VDD = 5V 0.09 60 0.08 50 0.07 VDD = 3V IDD (mA) 0.06 0.05 VDD = 3V 40 30 0.04 20 0.03 0.02 10 0 –40 0 –20 0 20 40 60 温度（℃） 80 100 120 140 0 図18. 電源電流の温度特性（3V/5V） 2000 4000 6000 8000 10000 12000 14000 16000 デジタル入力コード 04611-021 0.01 04611-018 IDD (mA) VDD = 5V 図21. デジタル入力コード 対 電源電流 10 REV.B AD5641 CH1 VDD TA = 25°C VDD = 5V VDD = 5V TA = 25°C CH1 = SCLK CH2 04611-022 CH1 = 5V/DIV CH2 = 1V/DIV 時間軸＝2μs/DIV 04611-025 VOUT CH2 = VOUT CH1 1V, CH 2 5V, 時間軸＝50μs/DIV 図22. フルスケール・セトリング時間 図25. VDD 対 VOUT 2.458 2.456 TA = 25°C VDD = 5V 2.454 CH1 = SCLK 2.452 振幅（V） 2.450 2.448 2.446 2.444 2.442 TA = 25°C VDD = 5V 負荷＝2kΩおよび220pF コード：0x2000∼0x1FFFの変化 10ns/サンプル数 2.440 2.438 04611-023 CH1 = 5V/DIV CH2 = 1V/DIV 時間軸＝2μs/DIV 2.436 図23. ハーフスケール・セトリング時間 VDD = 5V TA = 25°C 0 100 200 300 サンプル数 400 500 04611-026 CH2 = VOUT 図26. デジタルからアナログへのグリッチ・エネルギー VDD = 5V TA = 25°C VDD ミッドスケールをロード CH1 CH1 CH1 1V, CH2 20mV, 時間軸＝20μs/DIV CH1 5μV/DIV 図24. パワーオン・リセット時の0V出力 REV.B 図27. 1/fノイズ（帯域幅0.1∼10Hz） 11 04611-027 CH2 04611-024 VOUT = 70mV AD5641 700 CH1 出力ノイズ・スペクトル密度（nV/ Hz） VDD = 5V TA = 25°C VOUT VDD = 5V TA = 25°C 出力無負荷 600 500 400 ゼロスケール 300 ミッドスケール 200 フルスケール 04783-028 CH1 5V, CH2 1V, 時間軸 = 2 µs/DIV 0 100 1000 図28. パワーダウン・モードの終了 140 450 3/4スケール TA = 25°C 400 120 ミッドスケール SCLK/SDIN 減少 VDD＝5V 300 IDD (µA) 80 ゼロスケール SCLK/SDIN 増加 VDD＝3V 250 200 150 40 100 20 50 0 5 10 15 20 周波数（MHz） 25 0 SCLK/SDIN減少VDD＝3V 0 1 2 3 4 5 VLOGIC (V) 図29. IDD 対 SCLK 対 コード 6 04611-044 0 04611-029 IDD (µA) SCLK/SDIN 増加 VDD＝5V 350 1/4スケール 60 100000 図30. ノイズ・スペクトル密度 フルスケール 100 10000 周波数（MHz） 04611-030 100 CH2 図31. ロジック電圧 対 SCLK/SDIN 12 REV.B AD5641 動作原理 DAC部 出力アンプ AD5641 DACは、CMOSプロセスを用いて製造されています。このア ーキテクチャは、ストリングDACとその後段の出力バッファ・アンプから 出力バッファ・アンプは、出力でレールtoレールの電圧を発生することが でき、0V∼VDDの範囲の電圧を出力します。GNDに接続された2kΩと、 構成されています。図32に、DACアーキテクチャのブロック図を示し これに並列接続された1000pFの負荷を駆動できます。図20に、出力ア ます。 ンプのソース能力とシンク能力を示します。出力負荷をつけた状態でス ルーレートは0.5V/μsであり、ハーフスケールでのセトリング時間は8μs VDD です。 REF (+) DACレジスタ VOUT 抵抗ネットワーク REF (–) シリアル・インターフェース 出力アンプ 04611-031 AD5641は、SPI、QSPI、MICROWIREの各インターフェース規格、およ び大半のDSPと互換性をもつ3線式シリアル・インターフェース （ SYNC 、 GND SCLK、SDIN） を備えています。図2に、代表的な書込みシーケンスのタ イミング図を示します。 図32. DACアーキテクチャ DACへの入力コーディングはストレート・バイナリを使っているため、理論 的な出力電圧は次式で得られます。 V OUT = V DD × SYNC ラインをローレベルにすることによって、書込みシーケンスが開 始されます。SDINラインのデータは、SCLKの立下がりエッジで16ビッ トのシフト・レジスタに入力されます。シリアル・クロック周波数は最大 30MHzまで対応しているので、 AD5641は高速DSPと互換性があります。 D 16384 クロックの16番目の立下がりエッジで最後のデータビットが入力され、 プログラミングされた機能が実行されます（DACレジスタ値の変更や 動作モードの変更） 。この時点で、SYNC ラインをローレベルに保持す ここで、D はDACレジスタにロードされるバイナリ・コードの10進値で、 0∼16,384の値です。 るか、ハイレベルにすることができます。いずれの場合でも、SYNC の 立下がりエッジで次の書込みシーケンスが開始できるようにするため、 次の書込みシーケンスの前に最小33nsの間 SYNC をハイレベルに保 持する必要があります。 抵抗ストリング 図33に、抵抗ストリングの構造を示します。各値がRのシンプルな抵抗 のストリングになっています。DACレジスタにロードされるコードにより、こ のストリング上のどのノードから電圧が出力アンプに供給されるかが決 SYNC バッファを流れる電流はVINL＝0.8Vの場合よりVINH＝1.8Vの場 合の方が大きくなるため、さらにデバイスの消費電力を削減するには各 書込みシーケンスの間もSYNC をアイドル・ローレベルに維持してくだ 定されます。ストリングとアンプを接続しているスイッチの1つが閉じるこ とで、電圧が出力アンプに供給されます。抵抗のストリングであるため、 必要があります。 さい。ただし、次の書込みシーケンスの開始前に1度ハイレベルに戻す 単調増加性が保証されます。 入力シフト・レジスタ 入力シフト・レジスタは16ビット幅です （図34参照） 。最初の2ビットはコン トロール・ビットで、デバイスの動作モードを決定します （ノーマル・モー R ドまたは3種類のパワーダウン・モード） 。各モードの詳細については、 「パ R ワーダウン・モード」の項を参照してください。次の14ビットはデータビッ トであり、SCLKの16番目の立下がりエッジでDACレジスタに転送され R 出力アンプ ます。 SYNC割込み 通常の書込みシーケンスでは、SYNC ラインはSCLKの少なくとも16個 の立下がりエッジの間ローレベルに保持され、DACは16番目の立下が R 04611-032 R りエッジで更 新されます。ただし、1 6 番 目の立 下 がりエッジの前 に SYNC をハイレベルにすると、これは書込みシーケンスへの割込みと して機能します。シフト・レジスタがリセットされて書込みシーケンスは無 効とみなされ、DACレジスタ値の更新も動作モードの変更も行われませ ん （図35参照） 。 図33. 抵抗ストリングの構造 REV.B 13 AD5641 DB15 (MSB) PD1 PD0 DB0 (LSB) D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 データビット 0 1 1 0 1 1 通常の動作 1kΩを介してGNDに接続 100kΩを介してGNDに接続 スリーステート 04611-033 0 0 パワーダウン・モード 図34. 入力レジスタ値 SCLK SDIN DB15 DB0 DB16 無効な書込みシーケンス： 16番目の立下がりエッジの前にSYNCをハイレベルに設定 04611-034 SYNC DB0 有効な書込みシーケンス： 16番目の立下がりエッジで出力が更新 図35. SYNCの割込み機能 電源電流が低下するだけでなく、出力段も内部的にアンプ出力から切 パワーオン・リセット り離されて既知の値をもつ抵抗ネットワークに接続されます。これは、デ AD5641には、パワーアップ時に出力電圧を制御するパワーオン・リセッ バイスの出力インピーダンスが既知であると同時にデバイスがパワーダ ウン・モードになるという利点があります。出力が内部で1kΩの抵抗また ト回路が内蔵されています。DACレジスタに0が設定され、出力電圧は 0Vになります。DACに有効な書込みシーケンスが実行されるまでこの状 態が保持されます。この機能は、デバイスのパワーアップ時にDACの出 は100kΩの抵抗を経由してGNDに接続されるか、または出力がオープ ン （スリーステート） になるかの3種類のオプションがあります。 力状態を把握しておく必要のあるアプリケーションで特に有用です。 図36に出力段を示します。 パワーダウン・モード 抵抗 ストリングDAC 定可能です。表6に、この2ビットの設定と対応するデバイスの動作モー ドを示します。 表6. アンプ パワーダウン 回路 AD5641の動作モード DB15 DB14 動作モード 0 0 通常の動作 0 1 1kΩを介してGNDに接続 1 0 100kΩを介してGNDに接続 1 1 スリーステート VOUT 抵抗 ネットワーク 04611-035 AD5641には4つの動作モードがあります。動作モードは、コントロール・ レジスタの2ビット （DB15とDB14） を設定することによりソフトウェアから設 図36. パワーダウン時の出力段 パワーダウン・モード： パワーダウン・モードを起動すると、バイアス発生器、出力アンプ、抵抗 ストリング、その他の関係するリニア回路がすべてシャットダウンされま す。ただし、パワーダウン・モード時であってもDACレジスタの値は影響 を受けることはありません。パワーダウン・モードを終了してパワーアップ 、V DD＝3Vのときに するまでの時間は、V DD＝5Vのときに13μs（ typ） 両ビットを 「0」 に設定すると、デバイスは5V時最大100μAの消費電流 で通常の動作を実行します。しかし、3つのパワーダウン・モード時には、 電源電流が3Vで0.2μA（typ） まで低下します。 16μs（typ） です （図28を参照） 。 14 REV.B AD5641 マイクロプロセッサとのインターフェース AD5641とADSP-2101/ADSP-2103との インターフェース AD5641とBlackfin® ADSP-BF53Xとのインターフェース 図39に、AD5641とBlackfin ADSP-BF53xマイクロプロセッサとのシリア 図37に、AD5641とADSP-2101/ADSP-2103とのシリアル・インターフェー ル・インターフェースを示します。ADSP-BF53xファミリーのプロセッサに は、シリアル通信とマルチプロセッサ通信用に2つのデュアル・チャンネ スを示します。ADSP-2101/ADSP-2103は、SPORTオルタネート・フレー ムミング送信モードで動作するようにセットアップする必要があります。 ル同期シリアル・ポート （SPORT1とSPORT0）が内蔵されています。 ADSP-2101/ADSP-2103のSPORTは、SPORTコントロール・レジスタで 設定し、内部クロック動作、アクティブ・ローレベル・フレーミング、16ビッ SPORT0を用いたAD5641との接続では、次のようにインターフェースが セットアップされます。DT0PRIがAD5641のSDINピンを駆動し、TSCLK0 がAD5641のSCLKを駆動します。SYNC はTFS0から駆動されます。 ト・ワード長に設定する必要があります。送信は、SPORTをイネーブル にした後、Txレジスタにワードを書きこむことにより開始されます。 ADSP-BF53x* SYNC DT SDIN SCLK DT0PRI SDIN TSCLK0 SCLK TFS0 SYNC 04611-038 TFS SCLK AD5641* AD5641* 04611-036 ADSP-2101/ ADSP-2103* *わかりやすくするため他のピンは省略しています。 *わかりやすくするため他のピンは省略しています。 図39. AD5641とBlackfin ADSP-BF53xとのインターフェース 図37. AD5641とADSP-2101/ADSP-2103とのインターフェース AD5641と68HC11/68L11とのインターフェース AD5641と80C51/80L51とのインターフェース 図38に、AD5641と68HC11/68L11マイクロコントローラとのシリアル・イン 図40に、AD5641と80C51/80L51マイクロコントローラとのシリアル・インタ ターフェースを示します。68HC11/68L11のSCKがAD5641のSCLKを駆 動し、MOSI出力がDACのシリアル・データ・ラインを駆動します。SYNC ーフェースを示します。このインターフェースのセットアップでは、 80C51/80L51のTxDがAD5641のSCLKを駆動し、RxDがシリアル・デー タ・ラインを駆動します。SYNC 信号はこの場合も、ポートのビット・プロ 信号は、ポート・ライン （PC7） から生成されます。このインターフェースの 正常動作のためには、68HC11/68L11でCPOLビット＝ 「0」かつCPHAビ グラマブルなピンから生成されます。このケースでは、ポート・ラインP3.3 ット＝ 「1」 となるように設定する必要があります。データがDACに転送さ れているときは 、SYNC ラインがローレベ ルになります（ P C 7 ）。 を使用します。データがAD5641に転送されるとき、P3.3はローレベルに なります。 68HC11/68L11が上記のように設定された場合には、MOSIに出力され るデータはSCKの立下がりエッジで有効になります。シリアル・データは 68HC11/68L11から8ビットのバイトで転送され、送信サイクル内には立 データは80C51/80L51から8ビットのバイトで転送されるため、送信サイ クル内には立下がりクロック・エッジが8個しかありません。データをDAC 下がりクロック・エッジが8個しかありません。データはMSBファーストで 転送されます。データをAD5641にロードするときは、最初の8ビットが転 にロードするときは、最初の8ビットが転送された後もP3.3をローレベルの ままにして、2番目の書込みサイクルを実行すると、データの2番目のバ 送された後にもPC7をローレベルのままにして、DACに対して2番目のシ イトの転送が開始されます。このサイクルの完了後にP3.3をハイレベル リアル書込み動作を実行します。この手順の終わりに、PC7をハイレベ ルにします。 にします。80C51/80L51はシリアル・データをLSBファーストで出力します が、AD5641はMSBファーストでデータを受け取る必要があります。 80C51/80L51の送信ルーチンは、これを考慮に入れてください。 AD5641* SYNC SCK SCLK MOSI SDIN 04611-037 80C51/80L51* PC7 AD5641* P3.3 SYNC TXD SCLK RXD SDIN *わかりやすくするため他のピンは省略しています。 図38. AD5641と68HC11/68L11とのインターフェース *わかりやすくするため他のピンは省略しています。 図40. AD5641と80C51/80L51とのインターフェース REV.B 15 04611-039 68HC11/ 68L11* AD5641 MICROWIRE* 図41に、AD5641とMICROWIRE互換デバイスとのインターフェースを示 します。シリアル・データはシリアル・クロック （SK） の立下がりエッジで出 力され、SKの立上がりエッジでAD5641に入力されます。 AD5641* CS SYNC SK SCLK SO SDIN 04611-040 AD5641とMICROWIREとのインターフェース *わかりやすくするため他のピンは省略しています。 図41. AD5641とMICROWIREとのインターフェース 16 REV.B AD5641 アプリケーション リファレンスをAD5641の電源として選択した場合 AD5641を使用したバイポーラ動作 AD5641は超小型のSC70パッケージを採用し、100μA未満の電源電流 で動作します。このため、リファレンスの選択はアプリケーションで要求 AD5641は単電源動作用に設計されていますが、図43に示す回路を使 用すると、バイポーラ出力範囲も可能です。この回路では出力電圧範 される条件により異なります。省スペース・アプリケーションでは、9ppm/℃ 囲が±5Vとなります。出力アンプとしてAD820またはOP295を使用する の優れたドリフト性能を持つSC70パッケージのADR02が使用できます （R-8パッケージは3ppm/℃） 。0.1∼10Hzの範囲で3.4μVp-pの非常に と、アンプ出力でのレールtoレール動作が可能です。 R2 = 10k Ω 優れたノイズ性能も持っています。 +5V +5V AD5641は、要求する電源電流は極めて小さいため低消費電力アプリ R1 = 10k Ω AD820/ OP295 ケーションに最適です。この場合、電圧リファレンスADR395の使用を推 奨します。100μA未満の静止電流で済むため、必要に応じて1つのシ 10 µF ステム内で複数のDACを駆動できます。またノイズ性能も、0.1∼10Hz の範囲で8μVp-pと非常に優れています。 0.1 µF +5V VOUT VDD AD5641 –5V 04611-042 3線式 シリアル・ インターフェース 7V 図43. AD5641によるバイポーラ動作 5V ADR395 任意の入力コードに対する出力電圧は次のように算出できます。 SYNC SCLK AD 5641 VOUT = 0∼5V SDIN 04611-041 3線式 シリアル・ インターフェース VO = V DD × D 16384 × R1 + R2 R1 – V DD × R2 R1 図42. ADR395をAD5641の電源として使用した場合 ここで、D は入力コードに等価な10進値（0∼16384） を表します。VDD＝ 表7に、AD5641の電源として推奨する高精度リファレンスを挙げます。 表7. 5V、R1＝R2＝10kΩのとき、 AD5641に使用する高精度リファレンス 製品番号 VO 0.1∼10Hz 初期精度 温度ドリフト のノイズ （mV max） （ppm/℃ max） （μVp-p typ） = 10 × D 16384 – 5V ADR435 ±2 3（R-8） 8 出力電圧範囲は±5Vとなり、0x0000は−5Vの出力に、0x3FFFは＋5V ADR425 ±2 3（R-8） 3.4 の出力に、それぞれ対応します。 ADR02 ±3 3（R-8） 10 ADR02 ±3 3（SC70） 10 ADR395 ±5 9（TSOT-23） 8 REV.B 17 AD5641 デジタル・アイソレータ（i Coupler）を用いた 絶縁インターフェース 電源のバイパスとグラウンディング 工業環境のプロセス制御アプリケーションでは、絶縁インターフェースを 精度が重視される回路では、ボード上の電源とグラウンド・リターンのレ イアウトに注意する必要があります。AD5641を実装するプリント回路ボ 必要とすることが多々あります。それは、DACが動作している環境下で 望ましくない同相電圧から制御回路を保護したり、絶縁したりする必要 ードは、アナログ部とデジタル部を分離し、ボード内でそれぞれまとめて 配置するように設計してください。複数のデバイスがAGNDとDGND間 があるからです。i Coupler®は2.5kVを超える絶縁が可能です。AD5641 の接続を必要とするシステムでAD5641を使用する場合は、必ず1ヵ所 は3線式のシリアル・ロジック・インターフェースを使用しているため、3チ ャンネルのデジタル・アイソレータ 「ADuM1300」で必要な絶縁を行うこと のみでこの接続を行ってください。グラウンド・ポイントはAD5641のでき るかぎり近くに配置してください。 ができます （図44参照） 。デバイスの電源も絶縁が必要ですが、これは トランスを使用して行われます。トランスのDAC側では、5Vのレギュレ AD5641の電源は、10μFと0.1μFのコンデンサを使用してバイパスしま ータがAD5641に必要な5V電源を供給します。 す。コンデンサはデバイスのできるだけ近くに配置し、0.1μFのコンデン サは理想的にはデバイスの真上に配置してください。10μFコンデンサ はタンタルのビード型を使います。0.1μFコンデンサは、セラミック型の等 +5V レギュレータ 10µF 電源 価直列抵抗（ESR） が小さく、かつ等価直列インダクタンス （ESL） が小さ いものを使うことが重要です。この0.1μFのコンデンサは、内部ロジック 0.1µF のスイッチングによる過渡電流に起因して発生する高周波に対して、グ ラウンドへの低インピーダンス・パスを提供します。 VDD SCLK V1A V0A ADMu1300 SDI V1B 電源ラインはできるだけ太いパターンにしてインピーダンスを小さくし、電 源ライン上のグリッチによる影響を低減させるようにします。クロックとそ SCLK AD5641 V0B の他の高速スイッチング・デジタル信号は、デジタル・グラウンドを用い てボード上の他の部分からシールドします。デジタル信号とアナログ信 VOUT SYNC 号は、できるだけ交差しないようにしてください。ボードの反対側のパタ V1C V0C ーンは、互いに直角になるように配置し、ボードを通過するフィードスル ーの影響を削減します。最適なボード・レイアウト技術は、ボードの部品 SDIN GND 04611-043 データ 側をグラウンド・プレーン専用として使い、信号パターンをハンダ面に配 置するマイクロストリップ技術ですが、2層ボードでは必ずしも使用でき るとは限りません。 図44. iCouplerを用いた絶縁インターフェース 18 REV.B AD5641 外形寸法 1.35 1.25 1.15 6 5 4 1 2 3 TDS08/2005/PDF 2.20 2.00 1.80 2.40 2.10 1.80 ピン1 0.65 BSC 1.30 BSC 1.00 0.90 0.70 0.40 0.10 1.10 0.80 0.30 0.15 最大 0.10 実装面 0.22 0.08 0.30 0.10 0.10 平坦性 JEDEC規格MO-203-ABに準拠 図45. 6ピン薄型シュリンク・スモール・アウトライン・ トランジスタ・パッケージ[SC70] （KS-6） 寸法単位：mm オーダー・ガイド 1 モデル 温度範囲 説明 AD5641AKSZ-REEL71 −40∼＋125℃ INL：±16 LSB AD5641AKSZ-500RL71 −40∼＋125℃ INL：±16 LSB パッケージ・ オプション マーキング 6ピン薄型シュリンク・スモール・ アウトライン・トランジスタ・パッケージ （SC70） KS-6 D3Q 6ピン薄型シュリンク・スモール・ アウトライン・トランジスタ・パッケージ （SC70） KS-6 D3Q パッケージ説明 Zは鉛フリー製品 REV.B 19 D04611-0-7/05(B)-J