日本語版

日本語参考資料
最新版英語データシートはこちら
2 ppm/°C リファレンス、SPIインターフェース
内蔵の16/12ビット・デュアル nanoDAC+
AD5689R/AD5687R
データシート
機能ブロック図
特長
VDD
高い相対精度(INL): 16 ビットで最大±2 LSB
2 ppm/°C (typ)の低ドリフト 2.5 V リファレンスを内蔵
小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP
VLOGIC
VREF
GND
AD5689R/AD5687R
2.5V
REFERENCE
TUE: FSR の最大±0.1%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
高い駆動能力: 20 mA、電源レールから 0.5 V
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピン)
1.8 V ロジックに互換
リードバックまたはデイジーチェーン付きの 50 MHz SPI
低グリッチ: 0.5 nV-sec
強固な 4 kV HBM 定格と 1.5 kV FICDM ESD 定格
低消費電力: 3 V で 3.3 mW
2.7～5.5 V 電源で動作
温度範囲: −40°C～+105°C
SYNC
SDIN
INTERFACE LOGIC
SCLK
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
VOUT A
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUT B
BUFFER
LDAC RESET
POWER-ON
RESET
GAIN =
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
11256-001
SDO
図 1.
アプリケーション
光トランシーバ
基地局用パワー・アンプ
プロセス制御(PLC I/O カード)
工業用オートメーション
データ･アクイジション･システム
概要
nanoDAC+™ファミリーに属する AD5689R/AD5687R は、低消費電
力 16/12 ビットのバッファ付き電圧出力デュアル DAC です。この
デバイスは、2.5 V の 2 ppm/°C リファレンス電圧(デフォルトでイ
ネーブル)、2.5 V (ゲイン= 1)または 5 V (ゲイン= 2)のフルスケー
ル出力を選択するゲイン選択ピンを内蔵しています。デバイスは
2.7 V～5.5 V の単電源で動作し、デザインにより単調性が保証さ
れ、ゲイン誤差は 0.1% FSR 以下でオフセット誤差性能は 1.5 mV
です。両デバイスは、3 mm × 3 mm LFCSP パッケージまたは
TSSOP パッケージを採用しています。
表 1.デュアル nanoDAC+ デバイス
Interface
Reference
16-Bit
12-Bit
SPI
Internal
External
AD5689R
AD5689
AD5687R
AD5687
I2C
Internal
External
N/A
N/A
AD5697R
N/A
また、AD5689R/AD5687Rはパワーオン・リセット回路とRSTSEL
ピンも内蔵しています。このRSTSEL ピンを使うと、DAC 出力が
ゼロスケールまたはミッドスケールでパワーアップし、有効な書
込みが行われるまでその状態を維持させることができます。各デ
バイスは、チャンネルごとのパワーダウン機能を内蔵しています。
この機能はパワーダウン・モードのデバイス消費電流を 3 V で 4
µA へ削減します。
製品のハイライト
AD5689R/AD5687Rは、最大 50 MHz のクロック・レートで動作す
る、多機能なシリアル・ペリフェラル・インターフェース(SPI)を
採用し、両デバイスは 1.8 V/3 V/5 V ロジック用の VLOGIC ピンを内
蔵しています。
3.
1.
2.
高い相対精度(INL)。
AD5689R (16 ビット): 最大±2 LSB
AD5687R (12 ビット): 最大±1 LSB
低ドリフトの 2.5 V リファレンス電圧を内蔵。
温度係数: 2 ppm/°C (typ)
温度係数: 5 ppm/°C (max)
2 種類のパッケージ・オプション。
3 mm × 3 mm の 16 ピン LFCSP
16 ピン TSSOP
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
©2013 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD5689R/AD5687R
データシート
目次
特長 ......................................................................................................... 1
書込コマンドと更新コマンド ....................................................... 21
アプリケーション ................................................................................. 1
デイジーチェーン動作 ................................................................... 21
機能ブロック図 ..................................................................................... 1
リードバック動作 ........................................................................... 22
概要 ......................................................................................................... 1
パワーダウン動作 ........................................................................... 22
製品のハイライト ................................................................................. 1
DAC のロード(ハードウェア LDACピン) .................................... 23
改訂履歴 ................................................................................................. 2
LDAC マスク・レジスタ ............................................................... 23
仕様 ......................................................................................................... 3
ハードウェア・リセット(RESET) ................................................. 24
AC 特性 .............................................................................................. 5
リセット選択ピン(RSTSEL) .......................................................... 24
タイミング特性 ................................................................................. 6
内蔵リファレンスのセットアップ................................................ 24
デイジーチェーンおよびリードバックのタイミング特性 .......... 7
ハンダ加熱リフロー ....................................................................... 24
絶対最大定格 ......................................................................................... 9
長時間温度ドリフト ....................................................................... 24
ESD の注意 ........................................................................................ 9
熱ヒステリシス ............................................................................... 25
ピン配置およびピン機能説明 ........................................................... 10
アプリケーション情報 ....................................................................... 26
代表的な性能特性 ............................................................................... 11
マイクロプロセッサ・インターフェース .................................... 26
用語 ....................................................................................................... 17
AD5689R/AD5687R と ADSP-BF531 とのインターフェース....... 26
動作原理 ............................................................................................... 19
AD5689R/AD5687R と SPORT とのインターフェース................. 26
D/A コンバータ ............................................................................... 19
レイアウトのガイドライン ........................................................... 26
伝達関数........................................................................................... 19
電流絶縁型インターフェース ....................................................... 26
DAC アーキテクチャ ...................................................................... 19
外形寸法 ............................................................................................... 27
シリアル・インターフェース ....................................................... 20
オーダー・ガイド ........................................................................... 28
スタンドアロン動作 ....................................................................... 21
改訂履歴
2/13—Revision 0: Initial Version
Rev. 0
－ 2/28 －
AD5689R/AD5687R
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。RL = 2 kΩ; CL = 200 pF。
表 2.
Parameter
STATIC PERFORMANCE 2
AD5689R
Resolution
Relative Accuracy
Differential
Nonlinearity AD5687R
Resolution
Relative Accuracy
Differential Nonlinearity
Zero-Code Error
Offset Error
Full-Scale Error
Gain Error
Total Unadjusted Error
Min
A Grade 1
Typ
Max
16
16
±2
±2
±8
±8
±1
12
±1
±1
±2
±3
±1
12
Unit
Bits
LSB
LSB
Test Conditions/Comments
Gain = 2
Gain = 1
Guaranteed monotonic by design
±1
±1
±1
±1
Bits
LSB
LSB
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
ppm
0.15
0.15
mV/V
DAC code = midscale;
VDD = 5 V ± 10%
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
Due to single channel, full-scale
output change
Due to load current change
Due to powering down (per channel)
±0.12
0.4
+0.1
+0.01
±0.02
±0.01
Offset Error Drift3
Gain Temperature
Coefficient3
DC Power Supply Rejection
Ratio3
Min
B Grade1
Typ
Max
±2
±1
4
±4
±0.2
±0.2
±0.25
±0.25
±0.12
0.4
+0.1
+0.01
±0.02
±0.01
±1
±1
1.5
±1.5
±0.1
±0.1
±0.1
±0.2
Guaranteed monotonic by design
All 0s loaded to DAC register
All 1s loaded to DAC register
External reference; gain = 2; TSSOP
Internal reference; gain = 1; TSSOP
Of FSR/°C
DC Crosstalk3
OUTPUT CHARACTERISTICS 3
Output Voltage Range
0
0
Capacitive Load Stability
Resistive Load 4
Load Regulation
0
0
80
80
V
V
nF
nF
kΩ
µV/mA
80
80
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
2
10
VREF
2 × VREF
2
10
1
Short-Circuit Current 5
Load Impedance at Rails 6
Power-Up Time
REFERENCE OUTPUT
Output Voltage 7
Reference Temperature
Coefficient 8, 9
Output Impedance3
Output Voltage Noise3
Output Voltage Noise
Density3
VREF
2 × VREF
1
2.4975
5
2.5025
20
2.4975
2
2.5025
5
V
ppm/°C
Gain = 1
Gain = 2, see Figure32
RL = ∞
RL = 1 kΩ
5 V ± 10%, DAC code = midscale;
−30 mA ≤ IOUT ≤ 30 mA
3 V ± 10%, DAC code = midscale;
−20 mA ≤ IOUT ≤ 20 mA
See Figure 32
Coming out of power-down mode;
VDD = 5 V
At ambient
See the Terminology section
0.04
12
240
0.04
12
240
Ω
µV p-p
nV/√Hz
Load Regulation Sourcing3
20
20
µV/mA
0.1 Hz to 10 Hz
At ambient; f = 10 kHz,
CL = 10 nF
At ambient
Load Regulation Sinking3
40
40
Output Current Load
Capability3
Line Regulation3
±5
±5
µV/mA
mA
VDD ≥ 3 V
100
100
µV/V
At ambient
Rev. 0
－ 3/28 －
At ambient
AD5689R/AD5687R
データシート
Parameter
Min
A Grade 1
Typ
Max
Long-Term Stability/Drift3
Thermal Hysteresis3
LOGIC INPUTS3
Input Current
Input Low Voltage (VINL)
Input High Voltage (VINH)
Pin Capacitance
0.7 × VLOGIC
VDD
VDD
IDD
±2
0.3 × VLOGIC
0.7 × VLOGIC
2
2
0.4
VLOGIC − 0.4
Floating State Output
Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
12
125
25
±2
0.3 × VLOGIC
LOGIC OUTPUTS (SDO)3
Output Low Voltage (VOL)
Output High Voltage (VOH)
Min
12
125
25
B Grade1
Typ
Max
0.4
VLOGIC − 0.4
4
4
Unit
Test Conditions/Comments
ppm
ppm
ppm
After 1000 hours at 125°C
First cycle
Additional cycles
µA
V
V
pF
Per pin
V
ISINK = 200 μA
V
ISOURCE = 200 μA
pF
1.8
5.5
3
1.8
5.5
3
2.7
VREF + 1.5
5.5
5.5
2.7
VREF + 1.5
5.5
5.5
V
µA
V
V
Normal Mode 10
0.59
1.1
0.7
1.3
0.59
1.1
0.7
1.3
mA
mA
All Power-Down Modes 11
1
4
6
1
4
6
µA
µA
Gain = 1
Gain = 2
VIH = VDD, VIL = GND,
VDD = 2.7 V to 5.5 V
Internal reference off
Internal reference on,
at full scale
−40°C to +85°C
−40°C to +105°C
1
温度範囲 (A および B グレード): −40°C～+105°C。
2
特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2
の場合にのみ存在します。直線性は、縮小コード範囲 256～65,280 (AD5689R)、12～4080 (AD5687R)を使って計算。
3
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
4
チャンネル A の出力電流は最大 30 mA です。 同様に、チャンネル B は、ジャンクション温度 110°C までで最大 30 mA の出力電流を持つことができます。
5
VDD = 5 V。このデバイスは、一時的な過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にジャンクション温度が上が
ることができますが、規定の最大動作ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。
6
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 32 参照)。
7
前処理ハンダ・リフローでの初期精度は ±750 µV です。出力電圧は前処理でのドリフトの影響を含みます。 内蔵リファレンスのセットアップのセクションを参照し
てください。
8
リファレンス電圧は 2 点の温度で調整/テストし、キャラクタライゼーションは−40°C～+105°C で行います。
9
リファレンス電圧の温度係数はボックス法に準拠して計算します。 詳細については、用語のセクションを参照してください。
10
インターフェースは非アクティブ状態。 両 DAC はアクティブ状態。 DAC 出力は無負荷。
11
両 DAC はパワーダウン。
Rev. 0
－ 4/28 －
AD5689R/AD5687R
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続); 1.8 V ≤ VLOGIC ≤ 5.5 V; すべての仕様は TMIN～
TMAX で規定。デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
表 3.
Parameter 1
Output Voltage Settling Time
AD5689R
AD5687R
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Total Harmonic Distortion (THD) 3
Output Noise Spectral Density (NSD)
Output Noise
Signal-to-Noise Ratio (SNR)
Spurious Free Dynamic Range (SFDR)
Signal-to-Noise-and-Distortion Ratio (SINAD)
1
用語のセクションを参照してください。
2
温度範囲 (typ)は、25°C で-40°C～+105°C です。
3
デジタル的に発生した 1 kHz の正弦波。
Rev. 0
Min
Typ
Max
Unit
Test Conditions/Comments 2
5
5
0.8
0.5
0.13
0.1
0.2
0.3
−80
300
6
90
83
80
8
7
µs
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
－ 5/28 －
1 LSB change around major carry
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz; gain = 2
0.1 Hz to 10 Hz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5689R/AD5687R
データシート
タイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 2 参照。
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V。すべての仕様は TMIN～TMAX で規定。
表 4.
Parameter
t1
t2
t3
t4
1
1.8 V ≤ VLOGIC < 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Min
33
16
16
15
Min
20
10
10
10
Max
Max
Unit
ns
ns
ns
ns
Description
SCLK cycle time
SCLK high time
SCLK low time
SYNC to SCLK falling edge setup time
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
t5
t6
t7
5
5
15
5
5
10
ns
ns
ns
t8
20
20
ns
Minimum SYNC high time (update single channel or both channels)
t9
16
10
ns
SYNC falling edge to SCLK fall ignore
t10
25
15
ns
LDAC pulse width low
t11
30
20
ns
SCLK falling edge to LDAC rising edge
t12
20
20
ns
SCLK falling edge to LDAC falling edge
t13
30
30
ns
RESET minimum pulse width low
t14
30
30
ns
RESET pulse activation time
Power-Up Time
4.5
4.5
µs
Time that is required to exit power-down and enter normal mode of
operation; 24th clock edge to 90% of DAC midscale value with output unloaded
1
VDD =2.7 V～5.5 V、2.7 V ≤ VLOGIC ≤ VDD での最大 SCLK 周波数は 50 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t6
t5
SDIN
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
VOUTX
t13
t14
11256-003
RESET
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.シリアル書込み動作
Rev. 0
－ 6/28 －
AD5689R/AD5687R
データシート
デイジーチェーンおよびリードバックのタイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 4 と図 5 参照。特に
指 定 が な い 限 り 、 VDD = 2.7 V ～ 5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V 。 す べ て の 仕 様 は TMIN ～ TMAX で 規 定 。 VDD =
2.7 V～5.5 V。
表 5.
2.7 V ≤ VLOGIC ≤ 5.5 V
1.8 V ≤ VLOGIC < 2.7 V
Parameter 1
Min
Unit
Description
t1
t2
t3
t4
66
33
33
33
40
20
20
20
ns
ns
ns
ns
SCLK cycle time
SCLK high time
SCLK low time
SYNC to SCLK falling edge
t5
t6
t7
5
5
15
5
5
10
ns
ns
ns
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
Max
Min
Max
t8
60
30
ns
Minimum SYNC high time
t9
60
30
ns
Minimum SYNC high time
t10
t115
15
10
ns
ns
SDO data valid from SCLK rising edge
SCLK falling edge to SYNC rising edge
t125
15
10
ns
SYNC rising edge to SCLK rising edge
1
36
25
VDD =2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ VDD で、最大 SCLK 周波数は 25 MHz または 15 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは
行いません。
回路およびタイミング図
200µA
VOH (MIN)
CL
20pF
200µA
11256-004
TO OUTPUT
PIN
IOL
IOH
図 3.デジタル出力(SDO)タイミング仕様の負荷回路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDIN
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
図 4.デイジーチェーンのタイミング図
Rev. 0
－ 7/28 －
11256-005
t5
AD5689R/AD5687R
データシート
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
t9
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
図 5.リードバック・タイミング図
Rev. 0
DB0
－ 8/28 －
11256-006
SDIN
AD5689R/AD5687R
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 6.
Parameter
VDD to GND
VLOGIC to GND
VOUT to GND
VREF to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
16-Lead TSSOP, θJA Thermal Impedance, 0
Airflow (4-Layer Board)
16-Lead LFCSP, θJA Thermal Impedance, 0
Airflow (4-Layer Board)
Reflow Soldering Peak Temperature, Pb Free
(J-STD-020)
ESD 1
FICDM
1
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−40°C to +105°C
−65°C to +150°C
125°C
112.6°C/W
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼
性に影響を与えます。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
70°C/W
260°C
4 kV
1.5 kV
人体モデル (HBM)分類。
Rev. 0
－ 9/28 －
AD5689R/AD5687R
データシート
VOUTA 1
GND 2
VDD 3
12 SDIN
AD5689R/
AD5687R
10 SCLK
GAIN 8
LDAC 7
SDO 6
VOUTB 5
RESET
14
SDIN
13
SYNC
12
SCLK
NC 6
11
VLOGIC
VOUTB 7
10
GAIN
SDO 8
9
LDAC
2
GND 4
AD5689R/
AD5687R
VDD 5
TOP VIEW
(Not to Scale)
VOUTA 3
TOP VIEW
(Not to Scale)
NOTES
1. NC = NO CONNECT. DO NOT CONNECT
TO THIS PIN.
11256-007
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
2. NC = NO CONNECT. DO NOT CONNECT TO
THIS PIN.
RSTSEL
15
NC
9 VLOGIC
NC 4
16
VREF 1
11 SYNC
11256-008
13 RESET
14 RSTSEL
16 NC
15 VREF
ピン配置およびピン機能説明
図 7.16 ピン TSSOP のピン配置
図 6.16 ピン LFCSP のピン配置
表 7.ピン機能の説明
ピン番号
LFCSP
TSSOP
記号
説明
1
3
VOUTA
DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
2
4
GND
3
5
VDD
4
6
NC
AD5689R/AD5687Rの全回路に対するグラウンド基準。
電源入力。AD5689R/AD5687R は 2.7 V～5.5 V で動作できます。電源は 10 µFのコンデンサと 0.1 µFのコン
デンサの並列接続により GND へデカップリングしてください。
未接続。このピンは接続しないでください。
5
7
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。
6
8
SDO
シリアル・データ出力。SDO は複数の AD5689R/AD5687R デバイスのデイジーチェーン接続に、またはリー
ドバックに使用することができます。シリアル・データは SCLK の立上がりエッジで転送され、クロックの
立下がりエッジで有効になります。
7
9
LDAC
LDAC は、非同期と同期の 2 つのモードで動作することができます。入力レジスタに新しいデータがある場
合、このピンにロー・レベルのパルスを入力すると、一方または両方の DAC レジスタを更新することがで
きます。両 DAC 出力を同時に更新することができます。あるいは、このピンをロー・レベルに固定するこ
とができます。
8
10
GAIN
ゲイン選択ピン。このピンを GND に接続すると、両 DAC 出力の振幅は 0 V～VREF になります。このピンを
VLOGIC に接続すると、両 DAC 出力の振幅は 0 V～ 2 × VREF になります。
9
11
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
10
12
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力さ
れます。データは最大 50 MHz のレートで転送できます。
11
13
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。 SYNCがロ
ー・レベルになると、データは次の 24 個のクロックの立下がりエッジで転送されます。
12
14
SDIN
シリアル・データ入力。このデバイスは、24 ビットの入力シフトレジスタを内蔵しています。データは、
シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
13
15
RESET
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、すべて
の LDACパルスが無視されます。RESETがロー・レベルになると、入力レジスタと DAC レジスタが RSTSEL
ピンの状態に応じてゼロスケールまたはミッドスケールで更新されます。
14
16
RSTSEL
パワーオン・リセット選択ピン。このピンを GND に接続すると、両 DAC はゼロスケールでパワーアップ
します。このピンを VLOGIC に接続すると、両 DAC はミッドスケールでパワーアップします。
15
1
VREF
リファレンス電圧。AD5689R/AD5687R は共通のリファレンス・ピンを持っています。内蔵リファレンス電
圧を使用する場合、このピンがリファレンス出力ピンになります。外付けリファレンスを使用する場合は、
このピンはリファレンス入力ピンになります。このピンは、デフォルトでリファレンス出力になります。
16
2
NC
未接続。このピンは接続しないでください。
17
N/A
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。
Rev. 0
－ 10/28 －
AD5689R/AD5687R
データシート
代表的な性能特性
2.5020
2.5015
2.5010
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
VDD = 5V
VDD = 5.5V
50
2.5005
40
HITS
VREF (V)
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
60
2.5000
30
2.4995
20
2.4990
10
2.4985
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
2.498
1600
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
VDD = 5V
TA = 25°C
1200
1000
NSD (nV/ Hz)
2.5000
2.4995
800
600
400
2.4990
200
2.4985
VDD = 5V
0
20
40
60
80
100
120
TEMPERATURE (°C)
100
1k
10k
100k
1M
FREQUENCY (MHz)
図 12.内蔵リファレンス・ノイズ・スペクトル密度の周波数特
性
図 9.内蔵リファレンス電圧の温度特性(グレード A)
90
0
10
11256-010
–20
11256-013
VREF (V)
2.502
1400
2.5005
2.4980
–40
2.501
図 11.リファレンスの長時間安定性／ドリフト
2.5020
2.5010
2.500
VREF (V)
図 8.内蔵リファレンス電圧の温度特性(グレード B)
2.5015
2.499
11256-012
–20
11256-009
2.4980
–40
VDD = 5V
VDD = 5V
TA = 25°C
80
T
NUMBER OF UNITS
70
60
50
40
1
30
20
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
TEMPERATURE DRIFT (ppm/°C)
CH1 10µV
図 10.リファレンス出力温度ドリフトのヒストグラム
Rev. 0
M1.0s
A CH1
160mV
図 13.内蔵リファレンスのノイズ、0.1 Hz～10 Hz
－ 11/28 －
11256-014
0
11256-011
10
AD5689R/AD5687R
データシート
2.5000
2.5002
TA = 25°C
VDD = 5V
TA = 25°C
D1
2.4999
2.5000
2.4998
VREF (V)
VREF (V)
2.4998
2.4997
2.4996
D3
2.4996
2.4994
2.4995
2.4992
2.4994
0.003
0.005
8
8
6
6
4
4
2
2
INL (LSB)
INL (LSB)
10
0
–2
–4
–6
–10
11256-017
CODE
0
0.6
0.6
0.4
0.4
0.2
0.2
DNL (LSB)
0.8
0
–0.2
–0.4
–0.6
CODE
–1.0
0
625
1250
1875
2500
3125
CODE
図 16.AD5689R のコード対微分非直線性 (DNL)
Rev. 0
3125
3750 4096
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.8
60000
2500
0
–0.6
50000
1875
–0.2
–0.4
11256-019
DNL (LSB)
1.0
0.8
40000
1250
図 18.AD5687R のコード対 INL
1.0
30000
625
CODE
図 15.AD5689R のコード対積分非直線性(INL)
V = 5V
–0.8 DD
TA = 25°C
REFERENCE = 2.5V
–1.0
0
10000
20000
5.5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
60000
5.0
0
–6
50000
4.5
–2
–4
40000
4.0
図 17.電源電圧対内蔵リファレンス電圧
10
30000
3.5
VDD (V)
図 14.負荷電流対内蔵リファレンス電圧
V = 5V
–8 DD
TA = 25°C
REFERENCE = 2.5V
–10
0
10000
20000
3.0
11256-018
0.001
ILOAD (A)
図 19.AD5687R のコード対 DNL
－ 12/28 －
3750 4096
11256-020
–0.001
11256-015
–0.003
2.4990
2.5
11256-016
D2
2.4993
–0.005
AD5689R/AD5687R
10
0.10
8
0.08
6
0.06
4
0.04
2
ERROR (% of FSR)
INL
0
DNL
–2
–4
GAIN ERROR
–0.04
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
–40
–20
0
20
10
60
11256-021
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
–40
110
TEMPERATURE (°C)
60
80
100
120
図 23.ゲイン誤差とフルスケール誤差の温度特性
10
VDD = 5V
1.4 T = 25°C
A
REFERENCE = 2.5V
6
1.2
4
1.0
ERROR (mV)
8
2
40
TEMPERATURE (°C)
図 20.INL 誤差と DNL 誤差の温度特性
ERROR (LSB)
0
–0.02
–0.06
–6
–8
FULL-SCALE ERROR
0.02
11256-024
ERROR (LSB)
データシート
INL
0
DNL
–2
–4
0.8
0.6
0.4
ZERO-CODE ERROR
–6
0.2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
VREF (V)
5.0
40
60
80
100
120
0.10
0.08
8
0.06
6
ERROR (% of FSR)
4
ERROR (LSB)
20
図 24.ゼロ・コード誤差とオフセット誤差の温度特性
10
2
INL
0
DNL
–2
–4
0.04
0.02
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
–0.06
–6
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
11256-023
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
2.7
4.7
5.2
SUPPLY VOLTAGE (V)
図 25.電源対ゲイン誤差およびフルスケール誤差
図 22.電源電圧対 INL 誤差および DNL 誤差
Rev. 0
0
TEMPERATURE (°C)
図 21.VREF 対 INL 誤差および DNL 誤差
–8
–20
11256-025
0
OFFSET ERROR
0
–40
－ 13/28 －
11256-026
–10
11256-022
–8
AD5689R/AD5687R
データシート
1.5
1.0
0.5
ERROR (mV)
ZERO-CODE ERROR
0
OFFSET ERROR
–0.5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.5
2.7
3.2
3.7
4.2
4.7
11256-027
–1.0
5.2
SUPPLY VOLTAGE (V)
–0.01
–0.02
–0.03
–0.04
–0.05
–0.06
–0.07
–0.08
VDD = 5V
–0.09 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
0
10000
20000
30000
図 26.電源電圧対ゼロ・コード誤差およびオフセット誤差
50000
60000 65535
図 29.コード対 TUE
0.10
VDD = 5V
0.09 TA = 25°C
INTERNAL REFERENCE = 2.5V
0.08
TOTAL UNADJUSTED ERROR (% of FSR)
40000
CODE
11256-030
TOTAL UNADJUSTED ERROR (% of FSR)
0
25
VDD = 5V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
20
0.07
HITS
0.06
0.05
0.04
15
10
0.03
0.02
5
0.01
0
20
40
60
80
100
TEMPERATURE (°C)
120
0
図 27.総合未調整誤差(TUE)の温度特性
540
560
580
600
620
640
IDD FULL SCALE (V)
11256-031
–20
11256-028
0
–40
図 30.外付けリファレンス電圧 VDD = 5 V での IDD ヒストグラム
VDD = 5V
30 T = 25°C
A
INTERNAL
REFERENCE = 2.5V
25
0.08
0.06
0.04
20
HITS
0.02
0
15
–0.02
–0.04
10
–0.06
5
4.7
SUPPLY VOLTAGE (V)
5.2
0
1000
1040
1060
1080
1100
1120
1140
IDD FULL SCALE (V)
図 28.電源対 TUE、ゲイン= 1
Rev. 0
1020
図 31.内蔵リファレンス電圧での IDD ヒストグラム
VREF = 2.5 V、ゲイン= 2
－ 14/28 －
11256-032
V
= 5V
–0.08 T DD= 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
11256-029
TOTAL UNADJUSTED ERROR (% of FSR)
0.10
AD5689R/AD5687R
データシート
1.0
1.4
SUPPLY CURRENT (mA)
0.8
0.6
0.4
ΔVOUT (V)
SINKING 2.7V
0.2
SINKING 5V
0
–0.2
SOURCING 5V
–0.4
1.2
FULL SCALE
1.0
ZERO CODE
0.8
EXTERNAL REFERENCE, FULL SCALE
0.6
0.4
–0.6
0.2
SOURCING 2.7V
0
5
10
15
20
25
30
LOAD CURRENT (mA)
0
–40
11256-033
–1.0
10
110
TEMPERATURE (°C)
図 35.電源電流の温度特性
図 32.負荷電流対ヘッドルーム／フットルーム
2.5008
7
VDD = 5V
6 TA = 25°C
GAIN = 2
REFERENCE = 2.5V
5
4
FULL SCALE
2.5003
THREE-QUARTER SCALE
3
VOUT (V)
VOUT (V)
60
11256-036
–0.8
MIDSCALE
2
2.4998
ONE-QUARTER SCALE
1
–1
2.4988
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
0
11256-034
–2
–0.06
2
4
6
8
10
11256-037
CHANNEL B
TA = 25°C
VDD = 5.25V
INTERNAL REFERENCE
POSITIVE MAJOR CODE TRANSITION
ENERGY = 0.227206nV-sec
2.4993
ZERO SCALE
0
12
TIME (µs)
図 36.デジタルからアナログへのグリッチ・インパルス
図 33.5 V でのソース能力とシンク能力、ゲイン = 2
5
VDD = 3V
TA = 25°C
4 REFERENCE = 2.5V
GAIN = 1
T
3
FULL SCALE
VOUT (V)
2
THREE-QUARTER SCALE
1
MIDSCALE
1
ONE-QUARTER SCALE
0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–2
–0.06
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
11256-035
–1
CH1 10µV
A CH1
802mV
図 37.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧
図 34.3 V でのソース能力とシンク能力、ゲイン = 1
Rev. 0
M1.0s
－ 15/28 －
11256-038
ZERO SCALE
AD5689R/AD5687R
データシート
20
T
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
–20
THD (dBV)
–40
1
–60
–80
–100
–120
–140
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
A CH1
802mV
–180
0
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
図 38.0.1 Hz～10 Hz 出力ノイズ・プロット
2.5 V 内蔵リファレンス電圧
11256-041
M1.0s
11256-039
CH1 10µV
–160
図 40.全高調波歪み、1 kHz
0
1600
FULL SCALE
MIDSCALE
ZERO SCALE
–10
BANDWIDTH (dB)
NSD (nV/ Hz)
1200
1000
800
600
400
1k
10k
100k
1M
–40
VDD = 5V
TA = 25°C
REFERENCE = 2.5V, ±0.1V p-p
–60
10k
11256-040
100
FREQUENCY (Hz)
100k
1M
10M
FREQUENCY (Hz)
図 41.乗算帯域幅、外付けリファレンス電圧= 2.5 V
±0.1 V p-p、10 kHz～10 MHz
図 39.ノイズ・スペクトル密度(NSD)
Rev. 0
–30
–50
200
0
10
–20
－ 16/28 －
11256-042
VDD = 5V
TA = 25°C
1400 INTERNAL REFERENCE = 2.5V
AD5689R/AD5687R
データシート
用語
相対精度または積分非直線性(INL)
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。
図 15 と図 18 にコード対 INL (typ) を示します。
出力電圧セトリング・タイム
これは、1/4 フルスケール入力から 3/4 フルスケール入力への変化
に対して、DAC 出力が所定のレベルまでに安定するために要する
時間であり、SYNCの立上がりエッジから測定されます。
微分非直線性(DNL)
微分非直線性(DNL)は、隣接する 2 つのコードの間における測定
された変化と理論的な 1 LSB 変化との差をいいます。最大±1 LSB
の微分非直線性の規定により、単調性が保証されます。この DAC
はデザインにより単調性を保証しています。図 16 と図 19 にコー
ド対 DNL (typ) を示します。
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジス
タ内の入力コードが変化したときに、アナログ出力に混入するイ
ンパルスを表します。通常、nV-sec で表すグリッチの面積として
規定され、主要キャリ変化時に(0x7FFF から 0x8000)、デジタル入
力コードが 1 LSB だけ変化したときに測定されます(図 36 参照)。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタにロ
ードしたときの出力誤差として測定されます。理論的には、出力
が 0 V である必要があります。ゼロ・コード誤差はこのデバイス
では常に正です。これは、DAC と出力アンプのオフセット誤差の
組み合わせによって DAC 出力が 0 V より低くなることができない
ためです。ゼロ・コード誤差は mV で表します。ゼロ・コード誤
差の温度特性を図 24 に示します。
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていない
ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ
れるインパルスを表します。nV-sec で規定され、データ・バス上
でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ
ット 1 への変化、またはその逆の変化のときに測定されます。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レジ
スタにロードしたときの出力誤差として測定されます。理論的に
は出力は VDD － 1 LSB である必要があります。フルスケール誤差
はフルスケール範囲のパーセント値( FSR の%)で表します。フル
スケール誤差の温度特性を図 23 に示します。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特性
の傾きからの変位を表し、FSR の%で表示されます。
リファレンス・フィードスルー
DAC 出力に変化がない時の DAC 出力における信号振幅のリファ
レンス入力に対する比であり、dB で表されます。
ノイズ・スペクトル密度(NSD)
NSD は、内部で発生されたランダム・ノイズの大きさを表します。
ランダム・ノイズは、スペクトル密度(nV/√Hz)としてキャラクタ
ライズされます。DAC にミッドスケールを入力し、出力のノイズ
を測定して、nV/√Hz で表します。ノイズ・スペクトル密度のプロ
ットを図 39 に示します。
オフセット誤差ドリフト
オフセット誤差ドリフトは、温度変化によるオフセット誤差の変
化を表し、µV/°C で表されます。
DC クロストーク
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルでの
DC 変化。1 つのミッドスケールに維持した DAC をモニタしなが
ら、別の DAC 上でのフルスケール出力変化(またはソフト・パワ
ーダウンとパワーアップ)を使って測定し、μV で表されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負荷
電流変化がミッドスケールに設定された別の DAC へ与える影響を
表し、μV/mA で表わされます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。オフセット誤差は、
デバイスの DAC レジスタにコード 512 をロードして測定されて
います。この誤差は正または負になります。
デジタル・クロストーク
1 つの DAC の入力レジスタにおけるフルスケール・コード変化
(全ビット 0 から全ビット 1 への変化、およびその逆変化)から、
ミッドスケール・レベルにある別の DAC の出力に混入したグリ
ッチ・インパルスを表し、スタンドアロン・モードで測定し、nVsec で表されます。
DC 電源除去比(PSRR)
PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変化に対
する比です。これは mV/V で測定されます。VREF を 2 V に維持し
て、VDD を±10%変化させます。
Rev. 0
アナログ・クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、入力レジスタの 1 つにフルスケール・コ
ード変化(全ビット 0 から全ビット 1 への変化、およびその逆の変
化)をロードして測定します。次に、ソフトウェア LDAC を実効
して、デジタル・コードが変化しない DAC の出力をモニタしま
す。グリッチの面積は nV-sec で表示します。
－ 17/28 －
AD5689R/AD5687R
データシート
DAC 間クロストーク
デジタル・コードの変化とそれに続く DAC のアナログ出力変化
に起因して、別の DAC 出力に混入するグリッチ・インパルス。
書込コマンドと更新コマンドを使って、DAC の 1 つにフルスケー
ル・コード変化(全ビット 0 から全ビット 1 への変化、およびその
逆変化)をロードして、この間にミッドスケールにある別の DAC
出力をモニタすることにより測定します。グリッチのエネルギー
は nV-sec で表示します。
リファレンス電圧の 温度係数
温度変化に対するリファレンス出力電圧の変化を意味し、リファ
レンス TC はボックス法を使って計算されます。この方法では、
与えられた温度範囲でのリファレンス出力の最大変化として TC
を定義し、次式のように ppm/°C で表わします。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅はこ
れを表します。入力された基準正弦波(DAC にフルスケール・コ
ードをロード)は、出力に現われます。乗算帯域幅は、出力振幅が
入力より 3 dB 小さくなる周波数で表します。
ここで、
VREFmax は全温度範囲で測定した最大リファレンス出力。
VREFmin は全温度範囲で測定した最小リファレンス出力。
VREFnom は公称リファレンス出力電圧 2.5 V。
TempRange は規定の温度範囲(−40°C～+105°C)。
 VREFmax − VREFmin 
6
TC = 
 × 10
 VREFnom × TempRange
全高調波歪み(THD)
THD は、理論正弦波と DAC を使ったために減衰したその正弦波
との差を表します。DAC に対してリファレンスとして正弦波を使
ったときに、DAC 出力に現われる高調波が THD になります。dB
値で表示します。
Rev. 0
－ 18/28 －
AD5689R/AD5687R
データシート
動作原理
D/A コンバータ
AD5689R/AD5687Rは、リファレンス電圧内蔵の 16/12 ビット、シ
リアル入力、デュアル電圧出力 DAC です。これらのデバイスは
2.7 V～5.5 V の電源電圧で動作します。データは、3 線式シリア
ル・インターフェースを使用して 24 ビット・ワード・フォーマッ
トで AD5689R/AD5687R へ書込まれます。 デバイスは、パワーオ
ン・リセット回路を内蔵しており、この回路により、パワーアッ
プ時に DAC 出力を既知出力状態に維持することができます。
AD5689R/AD5687Rは、消費電流を 4 µA まで減少させるソフトウ
ェア・パワーダウン・モードも持っています。
スイッチの内の 1 つが閉じてストリングがアンプに接続されて、
電圧が取り出されます。抵抗のストリングであるため、単調整が
保証されます。
VREF
R
R
R
TO OUTPUT
AMPLIFIER
伝達関数
内蔵リファレンスはデフォルトでオンになっています。外付けリ
ファレンスを使うときは、非リファレンス・オプションのみが使
用できます。DAC への入力コーディングはストレート・バイナリ
を使っているため、外付けリファレンスを使う場合、理論出力電
圧は次式で与えられます。
R
D
= VREF × Gain  N 
 2 
11256-044
VOUT
R
ここで、
Gain は、出力アンプのゲインで、デフォルトで 1 に設定されます。
この値は、ゲイン選択ピンを使って×1 または×2 に設定すること
ができます。GAIN ピンを GND に接続すると、両 DAC 出力の振
幅は 0 V～VREF になります。GAIN ピンを VLOGIC に接続すると、
両 DAC 出力の振幅は 0 V～ 2 × VREF になります。
D は DAC レジスタにロードされるバイナリ・コードの 10 進数表
示です。12 ビット・デバイスの場合 0～4,095、16 ビット・デバイ
スの場合 0～65,535 になります。
N は、DAC の分解能です。
DAC アーキテクチャ
DAC アーキテクチャは、ストリング DAC とそれに続く出力アン
プから構成されています。図 42 に、DAC アーキテクチャのブロ
ック図を示します。
VREF
2.5V
REF
RESISTOR
STRING
REF (–)
GND
VOUTX
GAIN
(GAIN = 1 OR 2)
になりますが、コントロール・レジスタへの書込みによりディス
エーブルすることができます。詳細については、内蔵リファレン
スのセットアップのセクションを参照してください。
AD5689R/AD5687R は 2.5 V、2 ppm/°Cのリファレンス電圧を内蔵
し、GAIN ピンの状態に応じてフルスケール出力 2.5 V または 5 V
になります。デバイスの内蔵リファレンス電圧は VREF ピンに出力
されます。このバッファ付きリファレンス電圧は、最大 10 mA の
外部負荷を駆動することができます。
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生するこ
とができ、0 V～VDD の出力範囲になります。実際の範囲は、VREF
の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存します。
次のように、 GAIN ピンで出力のゲインを選択します。
•
11256-043
DAC
REGISTER
内蔵リファレンス
AD5689R/AD5687Rの内蔵リファレンスはパワーアップ時にオン
•
REF (+)
INPUT
REGISTER
図 43.抵抗ストリング構造
図 42. DAC 1 チャンネルあたりのアーキテクチャのブロック図
これらのアンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負荷
を駆動することができます。スルーレートは 0.8 V/µs であり、1/4
スケールから 3/4 スケールまでのセトリング・タイムは 5 µs です。
抵抗ストリング構造を図 43 に示します。各値が R の抵抗ストリ
ングから構成されています。DAC レジスタにロードされるコード
により、ストリングのどのノードから電圧を分割して出力アンプ
へ供給するかが指定されます。
Rev. 0
GAIN ピンを GND に接続すると、両 DAC の出力ゲインは 1
で、出力範囲は 0 V～VREF になります。
GAIN ピンを VLOGIC に接続すると、両 DAC の出力ゲインは 2
で、出力範囲は 0 V～2 × VREF になります。
－ 19/28 －
AD5689R/AD5687R
データシート
このデータワードは、16 ビットまたは 12 ビットの入力コード、そ
の後ろに、AD5689Rでは 0 個の don’t care ビットが、AD5687Rでは
4 個の don’t care ビットが、それぞれ続きます(それぞれ図 44 と図
45 を参照)。これらのデータビットは、SCLK の 24 個の立下がり
エッジで入力シフトレジスタへ転送され、SYNCの立上がりエ ッ
ジで更新されます。
シリアル・インターフェース
AD5689R/AD5687Rは、SPI、QSPI™、MICROWIRE®の各インタ
ーフェース規格や大部分の DSP と互換性のある 3 線式シリアル・
インターフェース(SYNC、SCLK、SDIN)を内蔵しています。図 2
に、代表的な書込みシーケンスのタイミング図を示します。
AD5689R/AD5687R には SDO ピンがあります。このピンを使う
と、複数のデバイスをデイジーチェーン接続することができます(デ
イジーチェーン動作のセクション参照)。あるいはリードバックに使
うことができます。
コマンドは、選択したアドレス・ビットに応じて、個別 DAC チャ
ンネル、または両 DAC チャンネルに対して実行することができま
す。
表 8.アドレス・コマンド
入力シフトレジスタ
AD5689R/AD5687R の入力シフトレジスタは 24 ビット幅で、デー
Address (n)
DAC B
0
1
1
タは MSB ファースト (DB23)でロードされます。先頭の 4 ビット
はコマンド・ビット C3～C0 です(表 9 参照)。その後ろに、DAC B
と DAC A から構成される 4 ビットの DAC アドレス・ビットと、0
に設定された 2 ビットの don’t care ビットが続きます(表 8 参照)。
入力シフトレジスタの最後は、データワードです。
0
0
0
0
0
0
0
0
DAC A
1
0
1
Selected DAC Channel
DAC A
DAC B
DAC A and DAC B
表 9.コマンドの定義
Command
C3
0
0
C2
0
0
C1
0
0
C0
0
1
Description
No operation
Write to Input Register n (dependent on LDAC)
0
0
0
0
0
0
1
1
1
1
0
0
0
1
0
1
Update DAC Register n with contents of Input Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
1
1
…
1
1
1
0
0
0
…
1
1
1
0
0
1
…
1
0
1
0
1
0
…
1
Software reset (power-on reset)
Internal reference setup register
Set up DCEN register (daisy-chain enable)
Set up readback register (readback enable)
Reserved
Reserved
Reserved
DB23 (MSB)
C3
C2
DB0 (LSB)
C0 DAC
B
C1
0
0
DAC D15 D14 D13 D12 D11 D10
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
11256-045
DATA BITS
ADDRESS BITS
図 44.AD5689R の入力シフトレジスタ値
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
DAC
B
0
0
DAC
D11 D10
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
COMM AND BITS
11256-046
DATA BITS
ADDRESS BITS
図 45.AD5687R の入力シフトレジスタ値
Rev. 0
－ 20/28 －
AD5689R/AD5687R
データシート
スタンドアロン動作
AD5689R/
AD5687R
68HC11*
SYNC ラインをロー・レベルにすると、書込みシーケンスが開始
されます。SDIN ラインからのデータは、SCLK の立下がりエッジ
で 24 ビット入力シフトレジスタに入力されます。24 個のデータ
ビットの最後を入力した後に、 SYNC をハイ・レベルにします。
その後で設定された機能、すなわち DAC レジスタ値の LDACに依
存した変更および／または動作モード変更が実行されます。24 番
目のクロックの前で SYNCがハイ・レベルになると、有効なフレ
ー ム で 無 効 な デ ー タ が DAC に ロ ー ド さ れ た と 見 な さ れ ま
す。 SYNC の立下がりエッジで次の書込みシーケンスを確実に開
始できるようにするため、次の書込みシーケンスの前に SYNC を
最小 20 ns 間 (シングル・チャンネル、図 2 の t8 参照)ハイ・レベル
にする必要があります。デバイスをさらに低消費電力動作させる
ため、書込みシーケンスの間に SYNC を電源レールにアイドルさ
せる必要があります。SYNCラインは SCLK の 24 個の立下がりエ
ッジ間ロー・レベルに維持され、DAC は SYNCの立上がりエッジ
で更新されます。
MOSI
SDIN
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
SDIN
AD5689R/
AD5687R
SCLK
SYNC
LDAC
SDO
データがアドレス指定された DAC の入力レジスタへ転送された
ときに、SYNC ラインがハイ・レベルの間に LDAC をロー・レベ
ルにすると、両 DAC レジスタと両出力を更新することができま
す。
SDIN
AD5689R/
AD5687R
SCLK
SYNC
書込コマンドと更新コマンド
LDAC
SDO
コマンド 0001 を使うと、各 DAC の専用入力レジスタへ個別に書
込みを行うことができます。 LDAC がロー・レベルのとき、入力
レジスタはトランスペアレントになります(LDAC マスク・レジス
タから制御されていない場合)。
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ／出
力へロードして DAC 出力を直接更新します。
DAC チャンネル n への書込と更新(LDAC非依存)
コマンド 0011 を使うと、DAC レジスタへ書込みを行なって、
DAC 出力を直接更新することができます。
デイジーチェーン動作
複数の DAC を使うシステムでは、SDO ピンを使って複数のデバ
イスをデイジーチェーン接続することができます。SDO は、ソフ
トウェアからディジーチェイン・イネーブル(DCEN)コマンドを実
行してイネーブルします。コマンド 1000 は、この DCEN 機能と
して予約されています(表 9 参照)。デイジーチェーン・モードは、
DCEN レジスタのビット(DB0)をセットしてイネーブルします。
デフォルト設定はスタンドアロン・モードで、DB0 (LSB) = 0 にな
っています。表 10 に、ビットの状態とデバイスの動作モードとの
対応を示します。
表 10.デイジーチェーン・イネーブル(DCEN)レジスタ
DB0 (LSB)
Description
0
1
Standalone mode (default)
DCEN mode
Rev. 0
*ADDITIONAL PINS OMITTED FOR CLARITY.
11256-047
入力レジスタ n への書込(LDACに依存)
図 46.複数の AD5689R/AD5687R デバイスのディジーチェイン接続
SYNCがロー・レベルのとき、SCLK ピンは連続的に入力シフトレ
ジスタに接続されます。24 個を超えるクロック・パルスが入力さ
れると、データは入力シフトレジスタからはみ出して、SDO ピン
に出力されます。データは SCLK の立上がりエッジで出力され、
SCLK の立下がりエッジで有効になります。このラインをチェー
ン内の次の DAC の SDIN 入力に接続すると、デイジーチェーン・
インターフェースが構成されます。システム内の各 DAC は、24
個のクロック・パルスを必要とします。したがって、必要な合計
クロック・サイクル数は 24×N になります。ここで、N は更新さ
れる合計デバイス数です。24 の整数倍でないクロックで SYNCが
ハイ・レベルになると、有効なフレームと無効なデータが DAC
にロードされたものと見なされます。すべてのデバイスに対する
シリアル転送が完了したら、 SYNC をハイ・レベルにします。こ
の動作により、デイジーチェーン内にある各デバイス内の入力デ
ータがラッチされて、入力シフトレジスタにさらにデータが入力
されるのを防止します。シリアル・クロックとしては、連続クロ
ックまたはゲーティド・クロックが可能です。正しいクロック・
サイクル数間、 SYNC をロー・レベルに維持することが可能な場
合にのみ、連続 SCLK ソースを使用することができます。ゲーテ
ィド・クロック・モードでは、所定数のクロック・サイクルを含
むバースト・クロックを使い、最終クロックの後に SYNC をハ
イ・レベルにしてデータをラッチする必要があります。
－ 21/28 －
AD5689R/AD5687R
データシート
表 11.動作モード
リードバック・モードは、ソフトウェアからリードバック・コマ
ンドを実行して開始します。コントロール・レジスタのデイジー
チェーン・モード・ディスエーブル・ビットを使って SDO 出力を
ディスエーブルすると、再度ディスエーブルされた後に、読出し
動作の間自動的にイネーブルされます。コマンド 1001 はリードバ
ック機能に予約されています。このコマンドは、アドレス・ビッ
ト DAC B または DAC A の選択に対応して、読出し対象レジスタ
を選択します。リードバックでは 1 個の DAC レジスタだけが選
択可能であることに注意してください。残りの 3 個のアドレス・
ビット(2 ビットの don’t care ビットを含む)はロジック 0 に設定する
必要があります。書込みシーケンス内の残りのデータビットは無
視されます。複数のアドレス・ビットを選択した場合、またはア
ドレス・ビットを選択しない場合、デフォルトで DAC チャンネ
ル A がリードバックされます。次の SPI への書込み時に SDO に出
力されるデータに、前にアドレス指定したレジスタのデータが含
まれています。
例えば、チャンネル A の DAC レジスタをリードバックするとき
は、次のシーケンスを使うことができます。
1.
2.
0x900000 をAD5689R/AD5687R 入力レジスタへ書込みます。
この動作により、デバイスが読出しモードに設定され、チャ
ンネル A の DAC レジスタが選択されます。 _データビット
DB15～DB0 は無視されることに注意してください。
この書込み動作の後に 、NOP 条件 0x000000 を書込む 2 つ目
の書込みを行います。この書込みで、レジスタからのデータ
が SDO ラインへ出力されます。DB23～DB20 には未定義デ
ータが格納され、最後の 16 ビットに DAC レジスタ値の
DB19～DB4 が格納されます。
Operating Mode
PDx1
PDx0
Normal Operation Mode
Power-Down Modes
1 kΩ to GND
100 kΩ to GND
Three-State
0
0
0
1
1
1
0
1
入力シフトレジスタのビット PDx1 とビット PDx0 (x は選択したチ
ャンネル)を 0 に設定すると、デバイスは通常の消費電力(5 V で 4
mA)で通常動作しますが、AD5689R/AD5687Rの3つのパワーダウ
ン・モードでは、電源電流は 5 V で 4 μAに減少します。電源電流
が減少するだけでなく、出力ステージも内部でアンプ出力から既
知値の抵抗回路へ切り替えられます。この切り替えは、デバイス
の出力インピーダンスが既知であると同時にデバイスがパワーダ
ウン・モードになるという利点を持っています。3 種類のパワー
ダウン・オプションは次の通リです。
出力が内部で 1 kΩ の抵抗を介して GND に接続されます。
出力が内部で 100 kΩ の抵抗を介して GND に接続されます。
出力がオープンになります (スリー・ステート)。
•
•
•
出力ステージを図 47 に示します。
AMPLIFIER
DAC
VOUTX
POWER-DOWN
CIRCUITRY
パワーダウン動作
RESISTOR
NETWORK
11256-048
リードバック動作
図 47.パワーダウン時の出力ステージ
AD5689R/AD5687R には 3 種類のパワーダウン・モードがあります。
コマンド 0100 はパワーダウン機能を制御します (表 9 参照)。これ
らのパワーダウン・モードは、入力シフトレジスタの 8 ビット(ビ
ット DB7～ビット DB0)を設定することにより、ソフトウェアから
設定することができます。各 DAC チャンネルに対応した 2 ビット
があります。表 11 に、2 ビットの状態とデバイスの動作モードと
の対応を示します。
対応するビットをセットすることにより、DAC (DAC B または
DAC A の一方または両方)を選択したモードにパワーダウンさせる
ことができます。パワーダウン／パワーアップ動作時の入力シフ
トレジスタ値については表 12 を参照してください。
パワーダウン・モードのときは、バイアス・ジェネレータ、出力
アンプ、抵抗ストリング、およびその他の関係するリニア回路は
シャットダウンされます。ただし、DAC レジスタ値はパワーダウ
ン・モードで影響を受けないため、デバイスのパワーダウン・モ
ード中でも DAC レジスタを更新することができます。パワーダ
ウンから抜け出すために要する時間は、VDD = 5 V で 4.5 µs (typ)です。
消費電流をさらに減らすときは、内蔵リファレンスをパワーオフさ
せることができます( 内蔵リファレンスのセットアップのセクショ
ン参照)。
表 12.パワーダウン／パワーアップ動作の 24 ビット入力シフトレジスタ値 1
DB23
(MSB)
DB22
DB21
DB20
DB19 to DB16
DB15 to DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
(LSB)
0
1
0
0
X
X
PDB1
PDB0
1
1
1
1
PDA1
PDA0
Command bits (C3 to C0)
1
Address bits; don’t care
X = don’t care。
Rev. 0
－ 22/28 －
Power-down,
select DAC B
Set to 1
Set to 1
Power-down,
select DAC A
AD5689R/AD5687R
データシート
DAC のロード (ハードウェアLDACピン)
DAC の遅延更新 (LDACへ立下がりパルスを入力)
AD5689R/AD5687R のDAC は、入力レジスタと DAC レジスタの 2
つのレジスタ・バンクで構成されているダブルバッファ化された
インターフェースを内蔵しています。入力レジスタの任意の組み
合わせへ書込みを行うことができます。DAC レジスタの更新
は、LDACピンから制御されます。
コ マン ド 0001 を使 って デ ー タ を 入力 レジ スタ へ入 力する と
き LDAC をハイ・レベルに維持します。SYNC をハイ・レベルに
した後に LDACをロー・レベルにすることにより、両 DAC 出力が
非同期で更新されます。更新は、 LDAC の立下がりエッジで行わ
れるようになります。
LDAC マスク・レジスタ
OUTPUT
AMPLIFIER
VREF
16-/12-BIT
DAC
コマンド 0101 は、アドレス・ビットを無視させるソフトウェ
ア LDAC マスク機能用に予約されています。コマンド 0101 を使っ
て DAC へ書込を行うと、4 ビットの LDAC マスク・レジスタ
(DB3～DB0)がロードされます。各チャンネルのデフォルト値は 0、
すなわち LDAC ピンはノーマル動作になります。選択したビット
を 1 に設定すると、ハードウェア LDACピンの状態に無関係に、
この DAC チャンネルは LDAC ピンでの変化を無視します。この
柔軟性は、 LDAC ピンに対応させてチャンネルを選択するアプリ
ケーションで役立ちます。
VOUTX
DAC
REGISTER
LDAC
INPUT
REGISTER
INTERFACE
LOGIC
SDO
11256-049
SCLK
SYNC
この LDACマスク・レジスタを使うと、ハードウェア LDAC ピン
を柔軟に制御することができます(表 13 参照)。ある DAC チャン
ネルに対して LDACビット(DB3、DB0)を 0 に設定することは、こ
のチャンネルの更新がハードウェア LDAC ピンから制御されるこ
とを意味します。
SDIN
図 48.1 個の DAC についての入力ロード回路の簡略化した図
表 13.LDAC 上書きの定義
Load LDAC Register
DAC の瞬時更新(LDACをロー・レベルに維持)
コマンド 0001 を使ってデータを入力レジスタへ入力する間 LDAC
をロー・レベルに維持します。アドレス指定された入力レジスタ
と DAC レジスタが SYNC の立上がりエッジで更新されて、出力
が変化を開始します(表 14 と表 15 参照)。
LDAC Bits
(DB3, DB0)
LDAC Pin
LDAC Operation
0
1 or 0
Determined by the LDAC pin.
1
X1
DAC channels update and override
the LDAC pin. DAC channels see
the LDAC pin as set to 1.
1
X = don’t care
表 14. LDAC動作に対する 24 ビット入力シフトレジスタ値 1
DB23
(MSB)
DB22
DB21
DB20
DB19
DB18
DB17
DB16
DB15 to DB4
DB3
DB2
DB1
DB0
(LSB)
0
0
0
1
X
X
X
X
X
DAC B
0
0
DAC A
Command bits (C3 to C0)
1
Address bits, don’t care
Don’t care
Setting the LDAC bit to 1 overrides the LDAC pin
X = don’t care
表 15.書込コマンドと LDACピンの真理値表 1
Command
0001
0010
0011
Description
Write to Input Register n (dependent
on LDAC)
Update DAC Register n with contents of
Input Register n
Write to and update DAC Channel n
Hardware LDAC
Pin State
VLOGIC
Input Register Contents
Data update
DAC Register Contents
No change (no update)
GND 2
Data update
Data update
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
VLOGIC
Data update
Data update
GND
Data update
Data update
1
ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入力
レジスタ値で更新されます。
2
LDACをロー・レベルに固定すると、LDACマスク・ビットは無視されます。
Rev. 0
－ 23/28 －
AD5689R/AD5687R
データシート
ハードウェア・リセット(RESET)
ハンダ加熱リフロー
RESET はアクティブ・ローのリセットで、出力をゼロスケールま
たはミッドスケールへクリアできるようにします。クリア・コー
ド値は、パワーオン・リセット・セレクト・ピン(RSTSEL)を使っ
て選択することができます。 動作を完了するためには、RESETを
最小時間ロー・レベルに維持する必要があります(図 2 参
照)。RESET信号がハイ・レベルに戻っても、新しい値が設定され
るまで出力はクリア値を維持します。RESET ピンがロー・レベル
の間、出力は新しい値で更新できません。これらのデバイスには、
DAC をパワーオン・リセット・コードにリセットする、ソフトウ
ェアからのリセット機能もあります。コマンド 0110 は、このソフ
トウェア・リセット機能に割り当てられています(表 9 参照)。パ
ワーオン・リセット時の LDACまたは RESETの動作はすべて無視
されます。
すべての IC リファレンス電圧回路と同様に、リファレンス値がハ
ンダ処理でシフトすることがあります。アナログ・デバイセズは、
デバイスをボードへハンダ付けする影響を模倣する、プリコンデ
ィションと呼ばれる信頼性テストを実施しています。表 2 の出力
電圧仕様には、この信頼性テストの影響が含まれます。
図 49 に、この信頼性テスト(プリコンディション)で測定したハン
ダ加熱リフロー(SHR)の影響を示します。
POSTSOLDER
HEAT REFLOW
60
PRESOLDER
HEAT REFLOW
50
HITS
40
リセット選択ピン(RSTSEL)
AD5689R/AD5687R は、パワーアップ時に出力電圧を制御するパワ
ーオン・リセット回路を内蔵しています。RSTSEL ピンをロー・
レベル(GND)に接続すると、出力はゼロスケールでパワーアップし
ます。これは DAC のリニア領域外であることに注意してくださ
い。RSTSEL ピンをハイ・レベル(VLOGIC)に接続すると、VOUTX は
ミッドスケールでパワーアップします。出力はこのレベルでパワ
ーアップを維持し、有効な書込みシーケンスが実行されるまでこ
の状態が維持されます。
30
20
10
2.498
2.499
2.500
2.501
2.502
VREF (V)
11256-050
0
図 49.SHR でのリファレンス電圧シフト
内蔵リファレンスのセットアップ
長時間温度ドリフト
コマンド 0111 は、この内蔵リファレンスの設定に予約されていま
す (表 9 参照)。内蔵リファレンスはパワーアップ時にデフォルトで
オンになっています。電源電流を減少させるときは、ソフトウェア
から設定可能なビット DB0 をセットすることにより、このリファ
レンスをターンオフさせることができます(表 17 参照)。表 16 に、
ビットの状態と対応するデバイスの動作モードを示します。
図 50 に、150°C の寿命テストにおける 1000 時間後の VREF 値変化
を示します。
50
表 16.リファレンス・セットアップ・レジスタ
Internal Reference
Setup Register (DB0)
Action
0
1
Reference on (default)
Reference off
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
60
HITS
40
30
20
0
2.498
2.499
2.500
2.501
2.502
VREF (V)
11256-051
10
図 50.1000 時間でのリファレンス電圧ドリフト
表 17.内蔵リファレンス・セットアップ・コマンドに対する 24 ビット入力シフトレジスタ値 1
DB23
(MSB)
DB22
DB21
DB20
DB19
DB18
DB17
DB16
DB15 to DB1
DB0 (LSB)
0
1
1
1
X
X
X
X
X
1 or 0
Don’t care
Reference setup register
Command bits (C3 to C0)
1
Address bits (A3 to A0)
X = don’t care。
Rev. 0
－ 24/28 －
AD5689R/AD5687R
データシート
熱ヒステリシス
9
熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変化
させた場合にリファレンス電圧に発生する電圧差です。
8
7
6
HITS
熱ヒステリシス・データを図 51 に示します。このデータは、周囲
温度→−40°C→+105°C→周囲温度で温度変化させて測定したもの
です。そこで、VREF の変化分を 2 つの周囲温度の間で測定し、図
51 に青で示します。同じ温度変化と測定を直ちに繰り返し、その
結果を図 51 に赤で示します。
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
5
4
3
2
0
–200
–150
–100
–50
DISTORTION (ppm)
図 51.熱ヒステリシス
Rev. 0
－ 25/28 －
0
50
11256-052
1
AD5689R/AD5687R
データシート
アプリケーション情報
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5689R/AD5687R とのインターフェース
は、マイクロコントローラと DSP プロセッサに対して互換性を持
つ標準プロトコルを使うシリアル・バスを使って行います。この
通信チャンネルには、クロック信号、データ信号、同期信号から
構成される 3 線式または 4 線式のインターフェースが必要です。
各デバイスでは、24 ビットのデータ・ワードを使用し、SYNC の
立上がりエッジでデータが有効である必要があります。
AD5689R/AD5687R と ADSP-BF531 とのインター
フェース
AD5689R/AD5687R の SPI インターフェースは、業界標準の DSP
とマイクロコントローラに容易に接続できるようにデザインされ
ています。図 52 に、AD5689R/AD5687R とアナログ・デバイセズ
の Blackfin® DSP と の 接 続 方 法 を 示 し ま す 。 Blackfin は 、
AD5689R/AD5687R の SPI ピンへ直接接続できる SPI ポートを内蔵
しています。
セラミック型のような実効直列抵抗(ESR)が小さく、かつ実効直
列インダクタンス(ESI)が小さいものを使って、内部ロジックの
スイッチングに起因する過渡電流を処理する必要があります。
1 枚のボード上に多くのデバイスを実装するシステムでは、ヒー
ト・シンク能力を設けて電力の消費を容易にすることが有効であ
ることがあります。
AD5689RまたはAD5687Rには、デバイスの底にエクスポーズ
ド・パッドが設けてあります。このパッドをデバイスのGND へ
接続してください。最適性能を得るためには、マザーボードのデ
ザインに特別な注意を払って、パッケージを実装してください。
熱的性能、電気的性能、ボード・レベルの性能を強化するため、
パッケージ底面のエクスポーズド・パッドは対応する PCB のサー
マル・ランド・パッドにハンダ付けしてください。PCB ランド・
パッド領域にサーマル・ビアを配置するようにデザインしてさら
に熱放散を強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 54 参照)。
AD5689R/
AD5687R
AD5689R/
AD5687R
ADSP-BF531
LDAC
RESET
GND
PLANE
BOARD
図 52.ADSP-BF531 と AD5689R/AD5687R とのインターフェース
AD5689R/AD5687R とSPORT とのインターフェ
ース
AD5689R/
AD5687R
ADSP-BF527
SYNC
SCLK
SDIN
LDAC
RESET
11256-054
GPIO0
GPIO1
図 54.パッドとボードの接続
電流絶縁型インターフェース
アナログ・デバイセズの ADSP-BF527 は、1 個の SPORT シリア
ル・ポートを内蔵しています。図 53 に、1 個の SPORT インター
フェースを使って、AD5689R/AD5687R を制御する方法を示しま
す。
SPORT_TFS
SPORT_TSCK
SPORT_DTO
11256-055
PF9
PF8
SYNC
SCLK
SDIN
11256-053
SPISELx
SCK
MOSI
多くのプロセス制御アプリケーションでは、コントローラと被制
御対象のユニットとの間にアイソレーション障壁を設けて、危険
な同相モード電圧から制御回路を保護してアイソレーションする
ことが必要です。アナログ・デバイセズの iCoupler®製品ファミリ
ーは、2.5 kV を超える電圧アイソレーションを提供します。
AD5689R/ AD5687R はシリアル・ローディング方式を採用してい
るため、インターフェース・ライン数が最小になっているので、
絶縁インターフェース向けに最適です。図 55 に、ADuM1400 を
使用して構成した、AD5689R/AD5687R への 4 チャンネル絶縁型
インターフェースを示します。詳細については、
www.analog.com/icouplers をご覧ください。
CONTROLLER
SERIAL
CLOCK IN
ADuM14001
VOA
VIA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
TO
SCLK
図 53.SPORT と AD5689R/AD5687R とのインターフェース
高精度が重要となる回路では、電源とグラウンド・リターンのレ
イアウトを注意深く行うことが、定格性能の保証に役立ちます。
AD5689R/ AD5687R を実装する PCB は、AD5689R/AD5687R をアナ
ログ・プレーン上に配置するようにデザインする必要があります。
AD5689R/AD5687R に対しては、10 µF と 0.1 µF の並列接続によ
り十分な電源バイパスをパッケージのできるだけ近くに、理想的
にはデバイスに直接に、接続する必要があります。10μF コンデン
サはタンタルのビーズ型を使います。0.1 μF のコンデンサは、高
周波でグラウンドに対する低インピーダンス・パスを提供する
Rev. 0
－ 26/28 －
VIB
VOB
VIC
SYNC OUT
LOAD DAC
OUT
1
VOC
VOD
VID
ADDITIONAL PINS OMITTED FOR CLARITY.
図 55.絶縁型インターフェース
TO
SDIN
TO
SYNC
TO
LDAC
11256-056
SERIAL
DATA OUT
レイアウトのガイドライン
AD5689R/AD5687R
データシート
外形寸法
3.10
3.00 SQ
2.90
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
EXPOSED
PAD
1.75
1.60 SQ
1.45
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
08-16-2010-E
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
図 56.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-22)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 57.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
Rev. 0
－ 27/28 －
AD5689R/AD5687R
データシート
オーダー・ガイド
Accuracy
Reference
Tempco
(ppm/°C)
Model 1
Resolution
Temperature
Range
AD5689RACPZ-RL7
AD5689RBCPZ-RL7
AD5689RARUZ
AD5689RARUZ-RL7
AD5689RBRUZ
AD5689RBRUZ-RL7
EVAL-AD5689RSDZ
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±8 LSB INL
±2 LSB INL
±8 LSB INL
±8 LSB INL
±2 LSB INL
±2 LSB INL
AD5687RBCPZ-RL7
AD5687RBRUZ
AD5687RBRUZ-RL7
EVAL-AD5687RSDZ
12 Bits
12 Bits
12 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB INL
±1 LSB INL
±1 LSB INL
1
Z = RoHS 準拠製品。
Rev. 0
－ 28/28 －
Package
Description
Package
Option
±5 (typ)
±5 (max)
±5 (typ)
±5 (typ)
±5 (max)
±5 (max)
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
Evaluation Board
CP-16-22
CP-16-22
RU-16
RU-16
RU-16
RU-16
DLU
DL2
±5 (max)
±5 (max)
±5 (max)
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
Evaluation Board
CP-16-22
RU-16
RU-16
DL1
Branding