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I2Cインターフェース内蔵
オクタル16ビットnanoDAC+
AD5675
データシート
特長
概要
高性能
高い相対精度(INL): 16 ビットで最大±3 LSB
総合未調整誤差(TUE): FSR の最大±0.14%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.06%
広い動作範囲
温度範囲: −40°C～+125℃
2.7～5.5 V 電源で動作
実装が容易
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
1.8 V ロジックとの互換性
I2C 互換シリアル・インターフェース
強固な 2 kV HBM および 1.5 kV FICDM ESD 定格
RoHS 準拠の 20 ピン TSSOP パッケージを採用
AD5675 は、低消費電力のバッファ付き電圧出力 オクタル 16
ビット DAC です。このデバイスには、VREF (ゲイン= 1)または 2
× VR EF (ゲイン= 2)のフルスケール出力を選択するゲイン選択ピ
ンがあります。デバイスは 2.7 V～5.5 V の単電源で動作し、単調
性は設計により保証されています。AD5675 は 20 ピンの T SSOP
パッ ケージを採用 しています。パワーオン・リセット回路と
RST SEL ピンにより、パワーアップ時に DAC 出力がゼロスケール
またはミッドスケールになり、有効な書込みが行われるまでその
状態を維持させることができます。AD5675 にはパワーダウン・
モードがあり、パワーダウン・モードでは消費電流を 1 µA (typ)
に削減します。AD5675 は、最大 400 kHz のクロック・レートで
動作する多機能の 2 線式シリアル・インターフェースを採用し、
1.8～5 V ロジックと組み合わせて使用するための VLO GIC ピンを
内蔵しています。
表 1.オクタル nanoDAC+® デバイス
アプリケーション
Inte rface
SPI
光トランシーバ
基地局用パワー・アンプ
プロセス制御(PLC I/O カード)
工業用オートメーション
データ･アクイジション･システム
Re fe rence
Internal
External
Internal
I2 C
16-Bit
AD5676R
AD5676
AD5675R
12-Bit
AD5672R
Not applicable
AD5671R
機能ブロック図
VDD
VREF
AD5675
2.5V
REF
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 0
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 1
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 2
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 3
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 4
A0
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 5
LDAC
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 6
RESET
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 7
SDA
A1
INTERFACE LOGIC
SCL
BUFFER
VOUT0
BUFFER
VOUT1
BUFFER
VOUT2
BUFFER
VOUT3
BUFFER
VOUT4
BUFFER
VOUT5
BUFFER
VOUT6
BUFFER
VOUT7
GAIN
×1/×2
POWER-ON
RESET
RSTSEL
GAIN
POWER-DOWN
LOGIC
GND
12550-001
VLOGIC
図 1.
ア ナ ログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生 じ る第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的 ま たは暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
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Rev. 0
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本
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電話 06（6350）6868
AD5675
データシート
目次
特長..................................................................................................1
I 2 C スレーブ・アドレス ...........................................................19
アプリケーション ...........................................................................1
シリアル動作.............................................................................19
概要..................................................................................................1
書込み動作 ................................................................................19
機能ブロック図 ...............................................................................1
読出し動作 ................................................................................20
改訂履歴 ..........................................................................................2
複数 DAC のリードバック・シーケンス .................................20
仕様..................................................................................................3
パワーダウン動作 .....................................................................21
AC 特性........................................................................................5
DAC のロード(ハードウェア LDACピン) ...............................21
タイミング特性 ...........................................................................5
LDAC マスク・レジスタ..........................................................22
絶対最大定格...................................................................................7
ハードウェア・リセット(RE SET )............................................23
ESD の注意 ..................................................................................7
リセット選択ピン(RST SEL) .....................................................23
ピン配置およびピン機能説明 ........................................................8
アプリケーション情報..................................................................24
代表的な性能特性 ...........................................................................9
電源の推奨事項 .........................................................................24
用語................................................................................................15
マイクロプロセッサ・インターフェース ...............................24
動作原理 ........................................................................................17
AD5675 と ADSP-BF531 とのインターフェース......................24
D/A コンバータ .........................................................................17
レイアウトのガイドライン ......................................................24
伝達関数 ....................................................................................17
電流絶縁型インターフェース ..................................................24
DAC アーキテクチャ ................................................................17
外形寸法 ........................................................................................25
シリアル・インターフェース ..................................................18
オーダー・ガイド .....................................................................25
書込コマンドと更新コマンド ..................................................19
改訂履歴
1/15—Re vision 0: Initial Ve rsion
Rev. 0
－ 2/25 －
AD5675
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ、CL = 200 pF、すべての仕様は T A = −40°C～+125°C で規定。
表 2.
Parameter
ST AT IC PERFORMANCE 1
Resolution
Relative Accuracy/Integral
Nonlinearity (INL)2
Min
Zero Code Error2
Offset Error2
Full-Scale Error 2
Gain Error2
T UE
Offset Error Drift2, 3
DC Power Supply Rejection
Ratio (PSRR) 2, 3
DC Crosstalk 2, 3
Pin Capacitance
Rev. 0
Unit
Te st Conditions/Comments
Bits
LSB
Gain = 1
±1.8
±3
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.018
−0.013
+0.04
−0.02
±0.03
±0.006
±1
0.25
±8
±1
±1
4
±6
±4
±0.28
±0.14
±0.24
±0.12
±0.3
±0.25
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.018
−0.013
+0.04
−0.02
±0.03
±0.006
±1
0.25
±3
±1
±1
1.6
±2
±1.5
±0.14
±0.07
±0.12
±0.06
±0.18
±0.14
LSB
LSB
LSB
mV
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
mV/V
Gain = 2
Gain = 1
Gain = 2
Gain = 1 or gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
DAC code = midscale, VDD = 5 V ± 10%
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
Due to single channel, full-scale output
change
Due to load current change
Due to powering down (per channel)
V
V
Gain = 1
Gain = 2
VREF
2×
VREF
15
0
0
VREF
2×
VREF
15
183
183
mA
nF
nF
kΩ
µV/mA
177
177
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
Exiting power-down mode, VDD = 5 V
398
789
398
789
VDD
VDD/2
µA
µA
V
V
kΩ
kΩ
VREF = VDD = VLOGIC = 5.5 V, gain = 1
VREF = VDD = VLOGIC = 5.5 V, gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
±1
±1
µA
Per pin
0.3 ×
VLOGIC
0.3 ×
VLOGIC
V
2
10
1
1
1
VDD
VDD/2
1
1
14
7
LOGIC INPUT S3
Input Current
Input Voltage
Low, VINL
High, VINH
Max
16
1
Reference Input Impedance
B Grade
Typ
±8
2
10
Short-Circuit Current 5
Load Impedance at Rails 6
Power-Up Time
REFERENCE INPUT
Reference Input Current
Reference Input Range
Min
±1.8
0
0
Output Current Drive
Capacitive Load Stability
Resistive Load 4
Load Regulation
Max
16
Differential Nonlinearity (DNL)2
OUT PUT CHARACTERISTICS3
Output Voltage Range
A Grade
Typ
0.7 ×
VLOGIC
14
7
0.7 ×
VLOGIC
3
V
3
－ 3/25 －
pF
RL = ∞
RL = 1 kΩ
VDD = 5 V ± 10%, DAC code = midscale,
−30 mA ≤ I OUT ≤ +30 mA
VDD = 3 V ± 10%, DAC code = midscale,
−20 mA ≤ I OUT ≤ +20 mA
AD5675
データシート
Parameter
LOGIC OUT PUTS (SDA) 3
Output Voltage
Low, VOL
High, VOH
Floating State Output
Capacitance
POWER REQUIREMENTS
VLOGIC
I LOGIC
VDD
Min
A Grade
Typ
Max
Min
B Grade
Typ
0.4
Max
Unit
Te st Conditions/Comments
0.4
V
V
I SINK = 200 μA
I SOURCE = 200 μA
VLOGIC −
0.4
VLOGIC
− 0.4
4
1.8
4
5.5
1
1.3
0.5
1.3
5.5
5.5
2.7
VREF +
1.5
1.8
pF
5.5
1
1.3
0.5
1.3
5.5
5.5
2.7
VREF +
1.5
V
µA
µA
µA
µA
V
V
Power-on, −40°C to +105°C
Power-on, −40°C to +125°C
Power-down, −40°C to +105°C
Power-down, −40°C to +125°C
Gain = 1
Gain = 2
mA
mA
µA
µA
µA
µA
µA
µA
VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5
V
−40°C to +85°C
−40°C to +125°C
T ristate to 1 kΩ, −40°C to +85°C
Power down to 1 kΩ, −40°C to +85°C
T ristate to 1 kΩ, −40°C to +105°C
Power down to 1 kΩ, −40°C to +105°C
T ristate to 1 kΩ, −40°C to +125°C
Power down to 1 kΩ, −40°C to +125°C
I DD
Normal Mode 7
All Power-Down Modes8
1.1
1.1
1
1
1
1
1
1
1.26
1.3
1.7
1.7
2.5
2.5
5.5
5.5
1.1
1.1
1
1
1
1
1
1
1.26
1.3
1.7
1.7
2.5
2.5
5.5
5.5
1
特 に 指 定 が ない 限り、 DC 仕 様は 出力無 負荷で テスト 。 上 側デッ ドバン ド = 10 mV で 、 こ れ は VREF = VDD か つ ゲ イ ン = 1 の 場 合、ま たは VREF/2 = VDD か つ ゲ イ ン = 2
の 場 合 に の み存在 します 。直線 性は、 縮小コ ード範 囲 256～ 65,280 を 使って 計算。
2
用 語 の セ ク ショ ンを参 照して くださ い。
3
設 計 と 特 性 評価 により 保証し ますが 、出荷 テスト は行い ません 。
4
チ ャン ネル 0、チャ ンネル 1、チ ャンネ ル 2、 チャン ネル 3 は、 40 mA の ソ ース ／シン ク可能 。 同様に 、チャ ンネル 4、チ ャンネ ル 5、 チャン ネル 6、チャ ンネル 7 は 、
ジ ャ ン ク シ ョン温 度 125°C ま で 40 mA の ソー ス／シ ンク可 能。
5
VDD = 5 V。 こ の AD5675 は、 一時的 過負 荷状態 でデバ イスを 保護す ること を目的 とした 電流制 限機能 を内蔵 してい ます。 電流 制限時 にはジ ャンク ション 温度を 超過
す る 可 能 性 があり ます。 規定 の最大 動作ジ ャンク ション 温度よ り高い 温度で の動作 はデ バイス の信頼 性を損 なう可 能性が ありま す。
6
い ず れ か の 電源 レール から負 荷電流 を取り 出すと き、そ の電源 レール に対す る出力 電圧 のヘッ ドルー ムは、 出力デ バイス のチャ ンネル 抵抗 25 Ω (typ)により 制限さ れ
ま す 。 例 え ば、 1 mA の シ ン ク電流 の場合 、最小 出力電 圧 = 25 Ω × 1 mA = 25 mV と な り ま す 。
7
イ ン タ ー フ ェー スは非 アクテ ィブ状 態。 す べて の DAC はア クティ ブ状態 。 DAC 出力 は無負 荷。
8
す べ て の DAC が パワ ーダウ ン。
Rev. 0
－ 4/25 －
AD5675
データシート
AC 特 性
特に指定がない限り、VDD = 2.7 V～5.5 V、RL = 2 kΩ ( GND へ接続)、CL = 200 pF (GND へ接続)、1.8 V ≤ VLOG IC ≤ 5.5 V、すべての仕様は T A
= −40°C～+125°C で規定。設計と特性評価により保証しますが、出荷テストは行いません。
表 3.
Parameter
Output Voltage Settling Time 1
Slew Rate
Digital-to-Analog Glitch Impulse1
Digital Feedthrough 1
Digital Crosstalk 1
Analog Crosstalk1
Min
DAC-to-DAC Crosstalk1
T otal Harmonic Distortion (THD) 1, 2
Output Noise Spectral Density (NSD) 1
Output Noise
Signal-to-Noise Ratio (SNR)
Spurious-Free Dynamic Range (SFDR)
Signal-to-Noise-and-Distortion Ratio
(SINAD)
1
用 語 の セ クシ ョンを 参照し てくだ さい。
2
デ ジ タ ル 的 に発 生した 1 kHz の 正弦波 。
Typ
5
0.8
1.4
0.13
0.1
−0.25
−1.3
−2.0
−80
300
6
90
83
80
Max
8
Unit
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
Te st Conditions/Comments
¼ to ¾ scale settling to ±2 LSB
1 LSB change around major carry (gain = 1)
Gain = 1
Gain = 2
Gain = 2
T A = 25°C, bandwidth = 20 kHz, VDD = 5 V, f OUT = 1 kHz
DAC code = midscale, bandwidth = 10 kHz, gain = 2
0.1 Hz to 10 Hz, gain = 1
T A = 25°C, bandwidth = 20 kHz, VDD = 5 V, f OUT = 1 kHz
T A = 25°C, bandwidth = 20 kHz, VDD = 5 V, f OUT = 1 kHz
T A = 25°C, bandwidth = 20 kHz, VDD = 5 V, f OUT = 1 kHz
タイミング特性
特に指定がない限り、VDD = 2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、すべての仕様は −40°C～+125°C で規定。
表 4.
Parameter1, 2
t1
t2
t3
t4
t5
t6 3
t7
t8
t9
t 10 4
t 11 4, 5
t 12
t 13
t 14
t 15
t SP 6
CB 5
Min
0.92
0.11
0.44
0.04
40
−0.04
−0.045
0.195
0.12
0
20 + 0.1 CB
20
0.4
4.8
6.2
132
80
0
Max
400
Unit
µs
µs
µs
µs
ns
µs
µs
µs
µs
ns
ns
ns
ns
ns
ns
ns
ns
ns
pF
De scription
SCL cycle time
t HIGH, SCL high time
t LOW , SCL low time
t HD,STA, start/repeated start hold time
t SU,DAT, data setup time
t HD,DAT, data hold time
t SU,STA, repeated start setup time
t SU,STO, stop condition setup time
t BUF, bus free time between a stop condition and a start condition
t R , rise time of SCL and SDA when receiving
t F, fall time of SCL and SDA when transmitting/receiving
LDAC pulse width
SCL rising edge to LDAC rising edge
RESET minimum pulse width low, 1.8 V ≤ VLOGIC ≤ 2.7 V
RESET minimum pulse width low, 2.7 V ≤ VLOGIC ≤ 5.5 V
RESET activation time, 1.8 V ≤ VLOGIC ≤ 2.7 V
RESET activation time, 2.7 V ≤ VLOGIC ≤ 5.5 V
Pulse width of suppressed spike
Capacitive load for each bus line
1
図 2 と 図 3 を 参 照。
2
設 計 と 特 性 評価 により 保証し ますが 、出荷 テスト は行い ません 。
3
SCL の 立 下 が り エッ ジの不 定領域 を避け るため 、マス ター・ デバイ スは、 SDA 信 号に対 して最 小 300 ns のホ ールド ・タイ ムを保 証する 必要が ありま す(SCL 信号 の最
小 VIH を 基 準 と し て )。
4
t R と t F は 、 0.3 × VDD か ら 0.7 × VDD の 間 で 測 定 。
5
CB は 、 1 本 の バ ス・ ライン の合計 容量(pF)で す。
6
SCL と SDA の 入 力 フィ ルタリ ングに より、 ノイズ ・スパ イクを 50 ns 以下 に抑制 。
Rev. 0
－ 5/25 －
AD5675
データシート
タイミング図
START
CONDITION
REPEATED START
CONDITION
STOP
CONDITION
SDA
t9
t10
t11
t4
t3
SCL
t4
t2
t6
t1
t5
t7
t8
t12
t13
LDAC1
t12
LDAC2
12550-002
NOTES
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.2 線式シリアル・インターフェースのタイミング図
VOUTx
t14
t15
12550-102
RESET
図 3.RESET のタイミング図
Rev. 0
－ 6/25 －
AD5675
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 5.
Parameter
VDD to GND
VLOGIC to GND
VOUTx to GND
VREF to GND
Digital Input Voltage to GND
Operating T emperature Range
Storage T emperature Range
Junction Temperature
20-Lead T SSOP, θJA Thermal Impedance,
Zero Airflow (4-Layer Board)
Reflow Soldering Peak T emperature,
Pb-Free (J-ST D-020)
ESD Ratings
Human Body Model (HBM)
Field Induced Charged Device Model
(FICDM)
Rev. 0
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−40°C to +125°C
−65°C to +150°C
125°C
112.6°C/W
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするもの であり、この仕様の動作のセク
ションに記載する規定値以上での製品動作を定めたものではあ
りません。製品を長時間絶対最大定格状態に置くと製品の信頼
性に影響を与えます。
ESD の注意
260°C
2 kV
1.5 kV
－ 7/25 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
AD5675
データシート
VOUT1
1
20
VOUT2
VOUT0
2
19
VOUT3
VDD
3
18
VREF
VLOGIC
4
17
RESET
SCL
5
16
SDA
A0
6
15
LDAC
A1
7
14
RSTSEL
GAIN
8
13
GND
VOUT7
9
12
VOUT4
VOUT6 10
11
VOUT5
AD5675
TOP VIEW
(Not to Scale)
12550-006
ピン配置およびピン機能説明
図 4.ピン配置
表 6.ピン機能の説明
ピン
番号
記号
説明
1
VOUT1
DAC 1 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
2
VOUT0
3
VDD
DAC 0 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
電源入力。AD5675 は 2.7 V～5.5 Vで動作します。電源は 10 µF のコンデンサと 0.1 µF のコンデンサの並列接続により
GND へデカップリングしてください。
4
VLOGIC
5
SCL
デジタル電源。このピンの電圧範囲は 1.8 V～5.5 V。
シリアル・クロック・ライン。このピンは、24 ビット入力シフトレジスタにデータをクロック入出力する SDA ライン
と組み合わせて使います。
6
A0
アドレス入力。7 ビット・スレーブ・アドレスの先頭の LSB を設定します。
7
A1
8
GAIN
アドレス入力。7 ビット・スレーブ・アドレスの 2 番目の LSB を設定します。
振幅設定ピン。このピンを GND に接続すると、8 個すべての DAC 出力の振幅は 0 V～VREF になります。このピンを
VLOGIC に接続すると、8 個すべての DAC 出力の振幅は 0 V～ 2 × VREF になります。
9
VOUT7
DAC 7 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
10
VOUT6
DAC 6 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
11
VOUT5
DAC 5 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
12
VOUT4
DAC 4 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
13
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
14
RST SEL
パワーオン・リセット。このピンを GND に接続すると、8 個すべての DAC はパワーアップ時にゼロスケールになりま
す。このピンを VLOGIC に接続すると、8 個すべての DAC はパワーアップ時にミッドスケールになります。
15
LDAC
16
SDA
17
RESET
DAC のロード。 LDAC は、非同期と同期の 2 つのモードで動作します。入力レジスタに新しいデータがある場合、この
ピンにロー・レベルのパルスを入力すると、任意またはすべての DAC レジスタが更新されます。この機能を使うと、す
べての DAC 出力を同時に更新することができます。あるいは、このピンをロー・レベルに固定することができます。
シリアル・データ入力。このピンは、24 ビット入力シフトレジスタにデータをクロック入出力する SCL ラインと組み
合わせて使います。SDA は双方向のオープン・ドレイン・データラインであるため、外付け抵抗で電源にプルアップ
する必要があります。
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、すべての LDACパル
スが無視されます。RESETがロー・レベルになると、入力レジスタと DAC レジスタが RSTSEL ピンの状態に応じてゼロ
スケールまたはミッドスケールで更新されます。
18
VREF
リファレンス電圧入力。
19
VOUT3
DAC 3 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
20
VOUT2
DAC 2 からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
Rev. 0
－ 8/25 －
AD5675
データシート
代表的な性能特性
10
2.0
8
1.5
6
INL ERROR (LSB)
INL ERROR (LSB)
1.0
0.5
0
–0.5
4
2
0
–2
–4
–1.0
10000
20000
30000
40000
50000
60000
70000
CODE
VDD = 5V
TA = 25°C
–10
–40
–20
0
10
0.8
8
0.6
6
0.4
4
DNL ERROR (LSB)
1.0
0.2
0
–0.2
–6
–0.8
–8
–1.0
–10
–40
50000
100
120
100
120
–2
–4
30000
40000
CODE
80
0
–0.6
20000
60
2
–0.4
10000
40
図 8.INL 誤差の温度特性
60000
70000
12550-009
DNL ERROR (LSB)
図 5.コード対 INL 誤差
0
20
TEMPERATURE (°C)
VDD = 5V
TA = 25°C
0
–20
20
40
60
80
TEMPERATURE (°C)
図 6.コード対 DNL 誤差
12550-015
0
12550-007
–2.0
–8
12550-013
–6
–1.5
図 9.DNL 誤差の温度特性
0.10
0.04
0.09
0.08
0.07
0.02
TUE (% OF FSR)
TUE (% OF FSR)
0.03
0.01
0
0.06
0.05
0.04
VDD = 5V
TA = 25°C
0.03
0.02
–0.01
10000
20000
30000
40000
CODE
50000
60000
70000
0
–40
12550-011
0
0
20
40
60
TEMPERATURE (°C)
図 7.コード対 TUE
Rev. 0
–20
図 10.TUE の温度特性
－ 9/25 －
80
100
120
12550-017
0.01
–0.02
AD5675
10
0.10
8
0.08
6
0.06
4
0.04
ERROR (% OF FSR)
2
0
–2
–4
–6
–0.04
3.2
3.7
4.2
4.7
5.2
–0.10
–40
20
60
40
80
100
120
図 14.ゲイン誤差とフルスケール誤差の温度特性
10
0.10
8
0.08
6
0.06
4
0.04
ERROR (% OF FSR)
DNL ERROR (LSB)
0
–20
TEMPERATURE (°C)
図 11.電源電圧対 INL 誤差
2
0
–2
–4
VDD = 5V
TA = 25°C
0.02
GAIN ERROR
0
–0.02
FULL-SCALE ERROR
–0.04
–0.06
–0.08
–8
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
VDD = 5V
TA = 25°C
–0.10
2.7
3.2
12550-027
–10
2.7
VDD = 5V
TA = 25°C
–0.08
SUPPLY VOLTAGE (V)
–6
GAIN ERROR
–0.02
12550-031
–10
2.7
FULL-SCALE ERROR
0
–0.06
VDD = 5V
TA = 25°C
12550-025
–8
0.02
3.7
4.2
4.7
12550-033
INL ERROR (LSB)
データシート
5.2
SUPPLY VOLTAGE (V)
図 15.電源電圧対ゲイン誤差およびフルスケール誤差
図 12.電源電圧対 DNL 誤差
0.10
1.8
0.08
1.5
VDD = 5V
TA = 25°C
0.06
1.2
ERROR (mV)
TUE (% OF FSR)
0.04
0.02
0
–0.02
ZERO CODE ERROR
0.9
0.6
OFFSET ERROR
0.3
–0.04
0
VDD = 5V
TA = 25°C
–0.3
–0.08
3.2
3.7
4.2
4.7
SUPPLY VOLTAGE (V)
5.2
–0.6
–40
12550-029
–0.10
2.7
図 13.電源電圧対 TUE
Rev. 0
–20
0
20
40
60
TEMPERATURE (°C)
80
100
120
12550-035
–0.06
図 16.ゼロ・コード誤差およびオフセット誤差の温度特性
－ 10/25 －
AD5675
データシート
1.5
6
0xFFFF
5
1.0
ZERO CODE ERROR
4
0xC000
0.5
ERROR (mV)
3
VOUT (V)
OFFSET ERROR
0
0x8000
2
0x4000
1
–0.5
0x0000
0
VDD = 5V
TA = 25°C
3.2
3.7
4.2
4.7
–2
–0.06
12550-037
–1.5
2.7
–1
5.2
SUPPLY VOLTAGE (V)
100
0
0.02
0.04
0.06
図 20.5 V でのソース能力とシンク能力
4.0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
3.5
3.0
0xFFFF
2.5
VOUT (V)
80
HITS
–0.02
LOAD CURRENT (A)
図 17.電源電圧対ゼロ・コード誤差およびオフセット誤差
120
–0.04
12550-042
–1.0
60
2.0
0xC000
1.5
0x8000
1.0
0x4000
40
0.5
0x0000
0
20
0.85
0.87
0.89
0.91
0.93
0.95
0.97
0.99
IDD FULL SCALE (mA)
1.01
–1.0
–0.06
12550-023
0.83
0
0.02
–0.02
LOAD CURRENT (A)
0.04
0.06
図 21.3 V でのソース能力とシンク能力
図 18.電源電流(IDD)のヒストグラム―外付けリファレンス電圧
1.6
1.4
1.0
DEVICE1
DEVICE2
DEVICE3
1.5
SINKING, VDD = –2.7V
SINKING, VDD = –3.0V
SINKING, VDD = –5.0V
SOURCING, VDD = –5.0V
SOURCING, VDD = –3.0V
SOURCING, VDD = –2.7V
1.4
IDD (mA)
0.6
ΔVOUT (V)
–0.04
12550-043
–0.5
0
0.2
–0.2
1.3
1.2
–0.6
1.1
0
0.005
0.010
0.015
0.020
0.025
0.030
LOAD CURRENT (A)
12550-041
1.0
–1.4
0
20000
30000
40000
CODE
50000
図 22.コード対電源電流 (IDD)
図 19.負荷電流対ヘッドルーム／フットルーム (ΔV OUT )
Rev. 0
10000
－ 11/25 －
60000
70000
12550-044
–1.0
AD5675
データシート
2.0
2.0
1.8
1.8
FULL SCALE
1.6
1.6
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
1.4
ZERO CODE
1.2
1.0
VOUT (V)
IDD (mA)
1.4
1.2
1.0
0.8
EXTERNAL REFERENCE, FULL SCALE
0.6
0.8
0.4
0
20
40
60
80
100
TEMPERATURE (°C)
120
0
80
6
1.8
5
1.6
140
160
180
200
0.006
0.005
VDD (V)
VOUT0 (V)
VOUT1 (V)
VOUT2 (V)
VOUT3 (V)
VOUT4 (V)
VOUT5 (V)
VOUT6 (V)
VOUT7 (V)
4
FULL SCALE
VDD (V)
1.4
IDD (mA)
120
図 26.フルスケール・セトリング・タイム
2.0
ZERO CODE
3
2
EXTERNAL REFERENCE, FULL SCALE
1.0
100
TIME (µs)
図 23.電源電流 (IDD)の温度特性
1.2
VDD = 5.5V
GAIN = +1
1/4 TO 3/4 SCALE
0.004
0.003
0.002
1
0.001
0
0
VOUT (V)
–20
12550-045
0.4
–40
0.2
12550-048
0.6
0.8
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
–1
12550-046
0.4
2.7
0
2
4
6
8
–0.001
10
12550-049
0.6
TIME (ms)
図 24.電源電圧対電源電流 (IDD)
図 27.0 V とミッドスケールへのパワーオン・リセット
2.2
3.0
2.0
MIDSCALE, GAIN = 2
2.5
FULL SCALE
1.8
2.0
VOUT (V)
IDD (mA)
1.6
1.4
ZERO CODE
1.2
1.0
EXTERNAL REFERENCE, FULL SCALE
RESET
1.5
MIDSCALE, GAIN = 1
1.0
0.8
0.5
0.6
3.7
4.2
4.7
5.2
INPUT LOGIC VOLTAGE (V)
0
–5
5
10
TIME (µs)
図 25.入力ロジック電圧対電源電流 (IDD)
Rev. 0
0
図 28.パワーダウン終了時のミドスケール出力
－ 12/25 －
12550-050
3.2
12550-047
0.4
2.7
VDD = 5V
TA = 25°C
AD5675
データシート
0.004
0.003
0.002
1
VOUT (V)
0.001
0
VDD = 5V
GAIN = 1
TA = 25°C
REFERENCE = 2.5V
CODE = 7FFF TO 8000
ENERGY = 1.209376nV-s
–0.003
–0.004
15
16
18
17
19
20
22
21
TIME (µs)
2
12550-051
–0.002
12550-054
–0.001
CH1 50.0mV
M1.00s
A CH1
401mV
図 32.0.1 Hz～10 Hz での出力ノイズ・プロット
図 29.デジタルからアナログへのグリッチ・インパルス
1200
0.002
VDD = 5V
TA = 25°C
GAIN = 1
FULL SCALE
MIDSCALE
ZERO SCALE
0.003
1000
0.001
NSD (nV/√Hz)
800
VOUT (V)
0
–0.001
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 5
CHANNEL 6
CHANNEL 7
–0.002
–0.003
–0.004
600
400
200
0
2
4
6
8
10
12
14
16
18
20
TIME (µs)
0
10
12550-052
–0.006
1k
10k
FREQUENCY (Hz)
100
100k
1M
12550-055
–0.005
図 33.ノイズ・スペクトル密度(NSD)
図 30.アナログ・クロストーク
0
0.012
0.008
–40
–60
THD (dBV)
0.006
0.004
0.002
0
–80
–100
–120
–0.002
–0.004
–140
–0.006
–160
–0.008
–180
0
2
4
6
8
10
12
14
TIME (µs)
16
18
20
0
12550-053
–0.010
2
4
6
8
10
12
14
16
FREQUENCY (kHz)
図 34.全高調波歪み (THD)、1 kHz
図 31.DAC 間クロストーク
Rev. 0
－ 13/25 －
18
20
12550-056
VOUT (V)
VDD = 5V
TA = 25°C
–20
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 5
CHANNEL 6
CHANNEL 7
0.010
AD5675
データシート
2.0
3
0.3
2
0.2
1.9
VOUT (V)
1.6
VOUT AT MIDSCALE (V)
CL = 0nF
CL = 0.1nF
CL = 1nF
CL = 4.7nF
CL = 10nF
1.5
1.4
1.3
RESET
MIDSCALE, GAIN = 1
0.1
1
VOUT AT ZERO SCALE (V)
1.8
1.7
1.2
1.1
ZERO SCALE, GAIN = 1
0.12
0.13
0.14
0.15
0.16
0.17
0.18
0.19
0.20
TIME (ms)
0
図 37.ハードウェア・リセット
2.0
4.0
1.8
3.5
3.0
1.6
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
1.0
0.8
2.0
0xC000
1.5
0x8000
1.0
0x4000
0.6
0.5
0.4
0
0.2
–0.5
80
100
120
140
160
180
TIME (µs)
200
–1.0
–0.06
12550-058
0
図 36.セトリング・タイム、5.5 V
0x0000
–0.04
0
0.02
–0.02
LOAD CURRENT (A)
図 38.乗算帯域幅
－ 14/25 －
0.04
0.06
12550-043
1.2
0xFFFF
2.5
VOUT (V)
1.4
VOUT (V)
0
60
40
TIME (µs)
図 35.容量負荷対セトリング・タイム
Rev. 0
20
12550-059
0.11
0
–20
12550-057
1.0
0.10
AD5675
データシート
用語
相 対精度または積分非直線性(INL)
DAC の場合、相対精度または積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表しま
す。
微 分非直線性(DNL)
DNL は、隣接する 2 つのコードの間における測定された変化と
理論的な 1 LSB 変化との差をいいます。最大±1 LSB の DNL の
仕様は、単調性を保証するものです。この DAC は設計により単
調性を保証しています。
ゼ ロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタに
ロードしたときの出力誤差として測定されます。理論出力は 0
Vです。ゼロ・コード誤差は常に正です。これは、DAC と出力
アンプのオフセット誤差の組み合わせによって DAC 出力が 0 V
より低くなることができないためです。ゼロ・コード誤差は
mVで表します。
フ ルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レ
ジスタにロードしたときの出力誤差として測定されます。理論
出力は VDD － 1 LSB です。フルスケール誤差はフルスケール範
囲のパーセント値(FSR の%)で表します。
ゲ イン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特
性傾斜からの変位を表し、FSR の%で表示されます。
オ フセット誤差ドリフト
オフセット誤差ドリフトは、温度変化によるオフセット誤差の
変化を表し、µV/°C で表されます。
オ フセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論値)の差を表し、mVで表示されます。オフセット誤
差は、DAC レジスタにコード 256 をロードして測定されていま
す。この誤差は正または負になります。
DC 電 源 変動除去比(PSRR)
DC PSRR は、電源電圧変化の DAC 出力に対する影響を表しま
す。PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変
化に対する比です。これは mV/Vで測定されます。VREF を 2 V
に維持して、VDD を±10%変化させます。
出 力電圧セトリング・タイム
1/4 フルスケールから 3/4 フルスケールへの入力変化に対して、
DAC 出力が規定のレベルまでに安定するために要する時間を表
します。
デ ジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジ
スタ内の入力コードが変化したときに、アナログ出力に混入す
るインパルスを表します。通常、nV-sec で表すグリッチの面積
として規定され、主要なキャリ変化時に(0x7FFF から 0x8000)、
デジタル入力コードが 1 LSB だけ変化したときに測定されます。
Rev. 0
デ ジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていな
いときに、DAC のデジタル入力から DAC のアナログ出力に混
入するインパルスを表します。nV-sec で規定され、データ・バ
ス上でのフルスケール・コード変化時、すなわち全ビット 0 か
ら全ビット 1 への変化、またはその逆の変化のときに測定され
ます。
ノ イズ・スペクトル密度(NSD)
NSD は、内部で発生されたランダム・ノイズの大きさを表しま
す。ランダム・ノイズは、スペクトル密度(nV/√Hz)としてキャ
ラクタライズされます。NSD を測定するときは、DAC にミッド
スケールをロードして、出力でノイズを測定し、nV/√Hz で表し
ます。
DC ク ロ ストーク
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルで
の DC 変化。1 つのミッドスケールに維持した DAC をモニタし
ながら、別の DAC 上でのフルスケール出力変化(またはソフ
ト・パワーダウンとパワーアップ)を使って測定し、μVで表さ
れます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流変化がミッドスケールに設定された別の DAC へ与える影
響を表し、μV/mA で表されます。
デ ジタル・クロストーク
1 つの DAC の入力レジスタにおけるフルスケール・コード変化
(全ビット 0 から全ビット 1 への変化、およびその逆変化)から、
ミッドスケール・レベルにある別の DAC の出力に混入したグ
リッチ・インパルスを表し、スタンドアロン・モードで測定し、
nV-sec で表されます。
ア ナログ・クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、アナログ・クロストークを測定すると
きは、入力レジスタの 1 つにフルスケール・コード変化(全ビッ
ト 0 から全ビット 1 への変化、およびその逆の変化)をロードし
て測定します。次に、ソフトウェア LDACを実行して、デジタ
ル・コードが変化しない DAC の出力をモニタします。グリッチ
の面積は nV-sec で表示します。
DAC 間 ク ロストーク
デジタル・コードの変化とそれに続く DAC のアナログ出力変化
に起因して、別の DAC 出力に混入するグリッチ・インパルス。
書込コマンドと更新コマンドを使って、チャンネルの 1 つにフ
ルスケール・コード変化 (全ビット 0 から全ビット 1 への変化、
およびその逆変化)をロードして、この間にミッドスケールにあ
る被害チャンネル出力をモニタすることにより測定します。グ
リッチのエネルギーは nV-sec で表示します。
－ 15/25 －
AD5675
データシート
乗 算帯域幅
乗算帯域幅は、DAC 内部でのアンプの有限な帯域幅を表します。
リファレンス上の正弦波 (DAC にフルスケール・コードをロー
ド)は、出力に現われます。乗算帯域幅は、出力振幅が入力より
3 dB 小さくなる周波数で表します。
Rev. 0
全 高調波歪み(THD)
T HD は、理論正弦波と、DAC を使ったために減衰した波形との
差を表します。DAC に対してリファレンスとして正弦波を使っ
たときに、DAC 出力に現われる高調波が THD になります。
T HD は dB で表示します。
－ 16/25 －
AD5675
データシート
動作原理
VREF
D/A コ ンバータ
R
AD5675 は、16 ビット、シリアル入力、電圧出力のオクタル DAC
です。AD5675 は 2.7 V～5.5 V の電源電圧で動作します。データ
は、2 線式シリアル・インターフェースを使用して 24 ビット・
ワード・フォーマットで AD5675 へ書込みます。AD5675 は、パ
ワーオン・リセット回路を内蔵しており、この回路により、パ
ワーアップ時に DAC 出力を既知の出力状態に維持することがで
きます。このデバイスは、消費電流を 1 µA (typ)まで減少させる
ソフトウェア・パワーダウン・モードも持っています。
R
R
TO OUTPUT
AMPLIFIER
伝達関数
出力アンプのゲインは、ゲイン選択ピン (GAIN)を使って×1 ま
たは×2 に設定されます。ゲイン選択ピンを GND へ接続すると、
8 個のすべての DAC 出力の振幅が 0 V～VRE F になります。この
ピンを VLOG IC に接続すると、8 個すべての DAC 出力の振幅は 0
V～ 2 × VREF になります。
R
12550-067
R
DAC ア ーキテクチャ
図 40.抵抗ストリング構造
AD5675 ではセグメント化したストリング DAC アーキテクチャ
を採用し、出力バッファを内蔵しています。図 39 に内部ブロッ
ク図を示します。
VREF
REF (+)
DAC
REGISTER
RESISTOR
STRING
REF (–)
GND
VOUTx
GAIN
(GAIN = 1 OR 2)
12550-144
INPUT
REGISTER
図 39. DAC 1 チャンネルあたりのアーキテクチャのブロック図
セグメント化抵抗ストリング DAC の簡略化した構造を図 40 に
示します。DAC レジスタにロードされるコードが、電圧を取り
出すストリング上のノードを決め、取り出されたこの電圧が出
力アンプに入力されます。スイッチの内の 1 つが閉じてストリ
ングがアンプに接続されて、電圧が取り出されます。ストリン
グの各抵抗は同じ値 R を持つため、ストリング DAC の単調性
が保証されます。
Rev. 0
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生し、
0 V～ VD D の出力範囲になります。実際の範囲は、VREF の値、
GAI N ピン、オフセット誤差、ゲイン誤差に依存します。 GAIN
ピンで出力のゲインを選択します。GAIN ピンを GND に接続す
ると、8 個の全 DAC の出力ゲインは 1 で、出力範囲は 0 V～
VR EF になります。GAIN ピンを VLOG IC に接続すると、8 個の全
DAC の出力ゲインは 2 で、出力範囲は 0 V～ 2 × VRE F になりま
す。
このアンプは、1 kΩ と GND へ接続した 10 nF の並列接続負荷を
駆動することができます。スルーレートは 0.8 V/µs であり、1/4
スケールから 3/4 スケールまでのセトリング・タイムは 5 µs
(typ)です。
－ 17/25 －
AD5675
データシート
表 7.コマンドの定義
シリアル・インターフェース
コマンド
AD5675 は、2 線式の I 2 C 互換シリアル・インターフェースを内
蔵しています。このデバイスは、マスター・デバイスから制御
されるスレーブ・デバイスとして I2 C バスに接続することがで
きます。AD5675 は、標準(100 kHz)と高速(400 kHz)のデータ転
送モードをサポートしています。10 ビット・アドレシングと
ジェネラル・コール・アドレシングはサポートされていません。
C3
0
C2
0
C1
0
C0
0
説明
無動作
0
0
0
1
入力レジスタ n への書込み (ここで、 n
は、表 8 のアドレス・ビットで選択され
た DAC に応じて 0～7、 LDAC に依存)
0
0
1
0
入力レジスタ n の値で DAC レジスタ n を
更新
0
0
1
1
DAC チャンネル n への書込みと更新
0
1
0
0
DAC のパワーダウン／パワーアップ
0
1
0
1
ハードウェア LDAC マスク・レジスタ
データワードは 16 ビット入力コードで構成されます(図 41 参照)。
これらのデータビットは、SCL の 24 個の立下がりエッジで入力
レジスタへ転送されます。
0
1
1
0
ソフトウェア・リセット (パワーオン・リ
セット)
0
1
1
1
予約済み
コマンドは、選択したアドレス・ビットに応じて、個別 DAC
チャンネル、組み合わせ DAC チャンネル、またはすべての DAC
に対して実行することができます。
1
0
0
0
予約済み
1
0
0
1
予約済み
1
0
1
0
入力レジスタのすべてのチャンネルを入
力データで同時に更新
1
0
1
1
DAC レジスタと入力レジスタのすべての
チャンネルを入力データで同時に更新
1
1
0
0
予約済み
…
…
…
…
1
1
1
1
入力シフトレジスタ
AD5675 の入力シフトレジスタは 24 ビット幅です。データは
MSB ファースト(DB23)でロードされ、先頭の 4 ビットはコマン
ド・ビット C3～C0 です(表 7 参照)。その後ろに、4 ビットの
DAC アドレス・ビット A3～A0 が続き(表 8 参照)、最後は 16
ビットのデータワードです。
予約済み
表 8.アドレス・コマンド
チ ャ ン ネ ル ・ ア ド レ ス 、 ビ ッ ト [3:0]
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
選択される DAC チャンネル
A0
0
1
0
1
0
1
0
1
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
C3
C2
C1
COMMAND
C0
A3
A2
A1
DAC ADDRESS
COMMAND BYTE
A0
D15
D14
D13
D12
D11
D10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
図 41.入力シフトレジスタ 値
Rev. 0
－ 18/25 －
12550-302
A3
0
0
0
0
0
0
0
0
AD5675
データシート
書込コマンドと更新コマンド
シリアル動作
入力レジスタ n への書込(LDACに依存)
2 線式 I 2 C シリアル・バス・プロトコルは、次のように動作しま
す。
コマンド 0001 を使うと、各 DAC の専用入力レジスタへ個別に
書込みを行うことができます。LDAC がロー・レベルのとき、
入力レジスタはトランスペアレントになります(LDACマスク・
レジスタから制御されていない場合)。
1.
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ／
出力へロードして DAC 出力を直接更新します。
2.
DAC チャンネル n への書込と更新(LDAC非依存)
コマンド 0011 を使うと、 DAC レジスタへ書込みを行って、
DAC 出力を直接更新することができます。
3.
I2C スレーブ・アドレス
AD5675 は 7 ビットの I2 C スレーブ・アドレスを持っています。
上位 5 ビットは 00011 で、下位 2 ビット(A1 と A0)はアドレス・
ピン(A1 と A0)の状態で設定されます。A1 と A0 をハード・ワイ
ヤー接続で変更する機能を使うと、表 9 に示すように、1 つの
バスに AD5675 デバイスを最大 4 個接続することができます。
4.
表 9.デバイス・アドレスの指定
A1 Pin Connection
GND
GND
VLOGIC
VLOGIC
A0 Pin Connection
GND
VLOGIC
GND
VLOGIC
A1
0
0
1
1
A0
0
1
0
1
マスターはスタート条件を設定してデータ転送を開始しま
す。このスタート条件は、SCL がハイ・レベルの間に SDA
ラインがハイ・レベルからロー・レベルへ変化することと
定義されます。次のバイトはアドレス・バイトで、7 ビッ
トのスレーブ・アドレスから構成されています。
送信されたアドレスに該当するスレーブ・デバイスは 9 番
目のクロック・パルスで、SDA ラインをロー・レベルにし
て応答します(これはアクノリッジ・ビット(ACK)と呼ばれ
ます)。選択されたデバイスが入力シフトレジスタに読み書
きするデータを待つ間、バス上の他の全デバイスはアイド
ル状態を維持します。
データは、9 個のクロック・パルスで 8 ビットのデータと
それに続くアクノリッジ・ビットの順にシリアル・バス上
を伝送します。SDA ラインは SCL のロー・レベル区間で変
化して、SCL のハイ・レベル区間で安定に維持されている
必要があります。
全データビットの読出しま たは書込みが終了すると、ス
トップ条件が設定されます。書込みモードでは、マスター
が 10 番目のクロック・パルスで SDA ラインをハイ・レベ
ルにプルアップして、ストップ条件を設定します。読出し
モードでは、マスターは 9 番目のクロック・パルスでナッ
ク (NACK)を発行します (SDA ラインがハイ・レベルを維
持)。この後、マスターは SDA ラインをロー・レベルにし
て、10 番目のクロック・パルスが再度ハイ・レベルになる
ときストップ条件を設定します。
書込み動作
AD5675 へ書込みを行うときは、まずスタート・コマンドを送信
し、続いてアドレス・バイト (R/Wエラー! ブックマークが定義
されていません。 = 0)を送信します。その後に DAC は SDA を
ロー・レベルにして、データ受信の準備ができたことを通知し
ます。AD5675 は、DAC と種々の DAC 機能を制御するコマン
ド・バイト用の 2 バイトのデータを必要とします。このため、3
バイトのデータを DAC に書込む必要があります。すなわち、コ
マンド・バイト、その後ろに上位データバイトと下位データバ
イトが続きます (図 42 参照 )。 これらの 全デー タバイ トは、
AD5675 によりアクノリッジされます。この後に、ストップ条件
が続きます。
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
DB23
R/W
DB22 DB21 DB20 DB19 DB18
DB17
ACK BY
AD5675
START BY
MASTER
DB16
ACK BY
AD5675
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
FRAME 3
MOST SIGNIFICANT
DATA BYTE
DB9
DB8
DB7
DB6
ACK BY
AD5675
図 42.I2C の書込み動作
Rev. 0
－ 19/25 －
DB5
DB4
DB3
DB2
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
DB1
DB0
ACK BY
AD5675
STOP BY
MASTER
12550-303
SDA
(CONTINUED)
AD5675
データシート
複数 DAC のリードバック・シーケンス
複数の AD5675 DAC から読出しを行うときは、まずアドレス・
バイト(R/Wエラー! ブックマークが定義されていません。 = 0)
を送信します。その後、DAC は SDA をロー・レベルにして、
データ受信の準備ができたことを通知します。このアドレス・
バイトの後ろにはコマンド・バイトが続く必要があり、これに
対しても DAC はアクノリッジします。ユーザーはコマンド・バ
イトを使ってリードバックを開始するチャンネルを選択します。
読出し動作
AD5675 からデータの読出しを行うときは、まずスタート・コマ
ンドを送信し、続いてアドレス・バイト(R/W = 0)を送信します。
その後に DAC は SDA をロー・レベルにして、データ受信の準
備ができたことを通知します。アドレス・バイトの後ろには、
コマンド・バイトが続く必要があります。このコマンド・バイ
トは、後続の読出しコマンドと読出し対象のポインタ・アドレ
スを指定します。これも DAC からアクノリッジされます。ユー
ザーは 1 個または複数の DAC レジスタ値をリードバックする対
象チャンネルを設定し、コマンド・バイトを使ってリードバッ
ク・コマンドをアクティブに設定します。
この後、マスターからスタート条件が繰り返され、アドレスが
R/W = 1 で再送されます。これは DAC からアクノリッジされて、
データ送信の準備ができたことが通知されます。そこで、最初
の 2 バイトのデータが、コマンド・バイトで選択された DAC入
力レジスタ n から、MSB ファーストで読出されます(図 43 参照)。
次の 2 バイトのデータが、DAC 入力レジスタ n + 1 から読出され、
次のバイトが DAC 入力レジスタ n + 2 から読出されます。DAC
入力レジスタからのデータ読出しはオートインクリメント方式
で続き、 NACK の後ろにストップ条件が続くと停止します。
DAC 入力レジスタ 7 を読出すと、読出したデータの次の 2 バイ
トは、DAC 入力レジスタ 0 から読出したデータになります。
この後、マスターからスタート条件が繰り返され、アドレスが
R/W = 1 で再送されます。これは DAC からアクノリッジされて、
データ送信の準備ができたことが通知されます。次に、2 バイ
トのデータが DAC から読出されます(図 43 参照)。マスターから
の NACK 条件の後ろに ST OP 条件が続いて、読出しシーケンス
が完了します。複数の DAC が選択されると、DAC 0 がデフォ
ルトでリードバックされます。
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
R/W
DB23
DB22
DB21
DB20
DB19
DB18
DB17
DB16
ACK BY
AD5675
START BY
MASTER
ACK BY
AD5675
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
9
1
1
9
SCL
0
SDA
0
0
REPEATED START BY
MASTER
1
1
A1
A0
R/W
DB15
DB14
ACK BY
AD5675
FRAME 3
SLAVE ADDRESS
1
DB13
DB12
DB11
DB10
DB9
DB8
ACK BY
MASTER
FRAME 4
MOST SIGNIFICANT
DATA BYTE n
9
1
9
SCL
(CONTINUED)
DB7
DB6
DB5
DB4
DB3
DB2
FRAME 5
LEAST SIGNIFICANT
DATA BYTE n
DB1
DB0
DB15
DB14 DB13 DB12
ACK BY
MASTER
図 43.I2C の読出し動作
Rev. 0
－ 20/25 －
DB11 DB10
FRAME 6
MOST SIGNIFICANT
DATA BYTE n + 1
DB9
DB8
NACK BY
MASTER
STOP BY
MASTER
12550-304
SDA
(CONTINUED)
AD5675
データシート
路はシャットダウンされます。ただし、DAC レジスタの値はパ
ワーダウン・モードで影響を受けることはありません。デバイ
スがパワーダウン・モードのとき、DAC レジスタを更新するこ
とができます。パワーダウンから抜け出すために要する時間は、
VDD = 5 Vで 2.5 µs (typ)です。
パワーダウン動作
AD5675 には 2 種類のパワーダウン・モードがあります。コマン
ド 0100 は、パワーダウン機能に割り当てられています(表 7 参
照)。これらのパワーダウン・モードは、入力シフトレジスタの
16 ビット(ビット DB15～ビット DB0)を設定することにより、ソ
フトウェアから設定することができます。各 DAC チャンネルに
対応した 2 ビットがあります。表 10 に、2 ビットの状態とデバイ
スの動作モードとの対応を示します。
DAC の ロード(ハードウェアLDAC ピン)
AD5675 の DAC は、入力レジスタと DAC レジスタの 2 つのレジ
スタ・バンクで構成されてい るダブルバッファ化されたイン
ターフェースを内蔵しています。入力レジスタの任意の組み合
わ せへ書 込みを 行うこ とがで きます 。 DAC レ ジスタ の更新
は、LDACピンから制御されます。
対応するビットをセットすることにより、任意またはすべての
DAC (DAC 0～DAC 7)を選択したモードにパワーダウンさせるこ
とができます。パワーダウン/パワーアップ動作時の入力シフト
レジスタ値については表 11 を参照してください。
DAC の瞬時更新(LDACをロー・レベルに維持)
表 10.動作モード
PD1
0
PD0
0
0
1
1
1
DAC の瞬時更新の場合、コマンド 0001 を使ってデータを入力
レジスタへ入力する間 LDACをロー・レベルに維持します。ア
ドレス指定された入力レジスタと DAC レジスタが 24 番目のク
ロックで更新されて、出力が直ちに変化します。
DAC の遅延更新(LDACへ立下がりパルスを入力)
入力シフトレジスタの PD1 と PD0 の両ビットを 0 に設定すると、
デバイスは 5 Vで 1 mA (typ)の消費電力で通常動作します。ただ
し、2 種類のパワーダウン・モードでは、電源電流が 1μA (typ)
に削減されます。この削減の他に、出力ステージが内部的にア
ンプ出力から切り離されて既知の値を持つ抵抗回路に接続され
ます。これは、デバイスの出力インピーダンスが既知であると
同時にデバイスがパワーダウ ン・モードになるという利点を
持っています。2 種類のパワーダウン・オプションがあります。
すなわち、出力を内部で 1 kΩ 抵抗を介して GND に接続するか、
あるいはオープン(スリー・ステート)にします。出力ステージを
図 44 に示します。
AMPLIFIER
DAC
DAC の遅延更新の場合、コマンド 0001 を使ってデータを入力レ
ジスタへ入力する間 LDACをハイ・レベルに維持します。24 番
目のクロックの後に LDACエラー! ブックマークが定義されてい
ません。をロー・レベルにすると、すべての DAC 出力が非同期
に更新されます。更新は、LDAC の立下がりエッジで行われま
す。
AMPLIFIER
LDAC
SDA
12550-071
RESISTOR
NETWORK
VOUTx
DAC
REGISTER
INPUT
REGISTER
VOUTx
SCL
POWER-DOWN
CIRCUITRY
16-BIT
DAC
VREF
12550-072
O pe rating Mode
Normal Operation
Power-Down Modes
1 kΩ to GND
T ristate
INTERFACE
LOGIC
図 45.1 個の DAC についての入力ロード回路の簡略化した図
図 44.パワーダウン時の出力ステージ
パワーダウン・モードのときは、バイアス・ジェネレータ、出
力アンプ、抵抗ストリング、およびその他の関係するリニア回
表 11.パワーダウン／パワーアップ動作での 24 ビット入力シフトレジスタ値
DAC 7
[DB23:DB20]
0100
1
DB19
0
[DB18:DB16]
XXX1
DAC 6
DAC 5
[DB15:DB14] [DB13:DB12] [DB11:DB10]
[PD1:PD0]
[PD1:PD0]
[PD1:PD0]
X は don’ t care。
Rev. 0
－ 21/25 －
DAC 4
DAC 3
DAC 2
[DB9:DB8] [DB7:DB6] [DB5:DB4]
[PD1:PD0] [PD1:PD0] [PD1:PD0]
DAC 1
DAC 0
[DB3:DB2] [DB1:DB0]
[PD1:PD0] [PD1:PD0]
AD5675
データシート
LDAC マ スク・レジスタ
コマンド 0101 は、このハードウェア LDAC機能に予約されてい
ます。アドレス・ビットは無視されます。コマンド 0101 を使っ
て DAC へ 書込を行うと、4 ビットの LDAC レジスタ(DB3 ～
DB0)がロードされます。各チャンネルのデフォルト値は 0、す
なわち LDAC ピンは通常動作になります。ビットを 1 に設定す
ると、ハードウェア LDACピンの状態に無関係に、この DAC
チャンネルは LDAC ピンでの変化を無視します。この柔軟性
は、LDAC ピンに対応させてチャンネルを選択するアプリケー
ションで役立ちます。
この LDACレジスタを使うと、ハードウェア LDACピンを柔軟
に制御することができます(表 13 参照)。ある DAC チャンネルに
対して LDACビット(DB0～DB3)を 0 に設定することは、この
チャンネルの更新がハードウェア LDACピンから制御されるこ
とを意味します。
表 12.LDA C 上書きの定義
Load LDAC Re giste r
LDAC Bits (DB3 to DB0)
0000
LDAC Pin
1 or 0
LDAC O pe ration
Determined by the LDAC pin.
1111
X1
DAC channels update and override the LDAC pin. DAC channels see LDAC as 1.
1
X means don’ t care.
表 13.書込コマンドと LDA Cピンの真理値表
1
Command
0001
De scription
Write to Input Register n
(dependent on LDAC)
Hardware LDAC Pin State
VLOGIC
GND 2
Input Re gister Contents
Data update
Data update
DAC Re gister Contents
No change (no update)
Data update
0010
Update DAC Register n with
the contents of Input
Register n
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
Write to and update DAC
Channel n
VLOGIC
GND
Data update
Data update
Data update
Data update
0011
1
ハ ー ド ウ ェ アLDACピ ンのハ イ・レ ベルか らロー ・レベ ルへの 変化に より、 常に DAC レ ジスタ 値が、 LDACマスク ・レジ スタで マスク され ていな いチャンネルの入力
2
LDACを ロ ー ・ レ ベル に固定 すると 、LDACマス ク・ビ ットは 無視さ れます 。
レ ジ ス タ 値 で更新 されま す。
Rev. 0
－ 22/25 －
AD5675
データシート
時の LDACまたは RE SET の動作はすべて無視されます。
ハードウェア・リセット(RESET)
RE SET はアクティブ・ローのリセットで、出力をゼロスケール
またはミッドスケールへクリアできるようにします。クリア・
コード値は、 エラー ! ブ ックマークが定義さ れていませ
ん。RST SEL ピンを使って選択することができます。動作を完
了するためには、RE SET を最小 2 μs 間ロー・レベルに維持する
必要があります(図 2 参照)。RE SET 信号がハイ・レベルに戻っ
ても、新しい値が 設定されるまで出力はクリア値を維持しま
す。RE SET ピンがロー・レベルの間、出力は新しい値で更新さ
れません。これらのデバイスには、DAC をパワーオン・リセッ
ト・コードにリセットする、ソフトウェアからのリセット機能
もあります。コマンド 0110 は、このソフトウェア・リセット機
能に割り当てられています(表 7 参照)。パワーオン・リセット
Rev. 0
リセット選択ピン(RSTSEL)
AD5675 は、パワーアップ時に出力電圧を制御するパワーオン・
リセット回路を内蔵しています。RST SEL ピンをロー・レベル
にすると、出力はパワーアップ時にゼロスケールになります。こ
のパワーアップは DAC のリニア領域の外側であることに注意し
てください。RST SEL ピンをハイ・レベルにすると、VOU Tx ピン
はパワーアップ時にミッドスケールになります。出力はパワー
アップ時にこのレベルで維持され、有効な書込みシーケンスが
DAC に実行されるまでこの状態が維持されます。
－ 23/25 －
AD5675
データシート
アプリケーション情報
放散を容易にするヒート・シンク能力を設けることが有効な場
合があります。
電源の推奨事項
AD5675 は、VDD = 3.3 Vと VLOGIC = 1.8 Vの電源を使います。
VD D ピンの電源として ADP7118 を使うことができます。VLOGIC
ピンの電源として ADP160 を使うことができます。このセット
アップを図 46 に示します。ADP7118 と ADP160 は、それぞれ最
大 20 Vと 5.5 Vの入力電圧で動作することができます。
ADP7118
AD5675
3.3V: VDD
LDO
ADP160
1.8V: VLOGIC
LDO
12550-176
5V
INPUT
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 48 参照)。
GND
PLANE
BOARD
マイクロプロセッサ・インターフェース
AD5675 と ADSP-BF531 とのインターフェース
AD5675 の I 2 C インターフェースは、業界標準の DSP とマイクロ
コントローラに容易に接続できるように設計されています。図
47 に、AD5675 とアナログ・デバイセズの Blackfin® プロセッサ
との接続方法を示します。 Blackfin プロセッサは、AD5675 の
I 2 C ピンへ直接接続できる I2 C ポートを内蔵しています。
AD5675
図 48.パッドとボードの接続
電気的絶縁型インターフェース
多くのプロセス制御アプリケーションでは、コントローラと被
制御対象のユニットとの間にアイソレーション障壁を設けて、
危険な同相モード電圧から制御回路を保護してアイソレーショ
ンすることが必要です。アナログ・デバイセズの iCoupler®製品
ファミリーは、2.5 kV を超える電圧アイソレーションを提供し
ます。AD5675 はシリアル・ローディング方式を採用しているた
め、インターフェース・ライン数が最小になっているので、絶
縁インターフェース向けに最適です。図 49 に、ADuM1400 を使
用した、AD5675 に対する 4 チャンネル絶縁型インターフェース
を示します。詳細については、www.analog.com/icoupler をご覧
ください。
CONTROLLER
ADSP-BF531
LDAC
RESET
12550-077
PF9
PF8
SERIAL
CLOCK IN
SCL
SDA
SERIAL
DATA OUT
VOA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
図 47. AD5675 と ADSP-BF531 とのインターフェース
SYNC
レイアウトのガイドライン
高精度が重要となる回路では、電源とグラウンド・リターンの
レイアウトを注意深く行うことが、定格性能の保証に役立ちま
す。AD5675 を実装する PCB は、AD5675 をアナログ・プレーン
上に配置するように設計する必要があります。
AD5675 に対しては、10µF と 0.1µF の並列接続により十分な電源
バイパスをパッケージのできるだけ近くに、理想的にはデバイ
スに直接に、接続する必要があります。10 µF のコンデンサはタ
ンタルのビーズ型を使います。0.1μF コンデンサは、高周波でグ
ラウンドに対する低インピーダンス・パスを提供するセラミッ
ク型のような実効直列抵抗(ESR)が小さく、かつ実効直列インダ
クタンス(ESI)が小さいものを使って、内部ロジックのスイッチ
ングに起因する過渡電流を処理する必要があります。
1 枚のボード上に多くのデバイスを実装するシステムでは、熱
Rev. 0
ADuM14001
VIA
－ 24/25 －
LOAD DAC
OUT
1ADDITIONAL
TO
SCL
TO
SDA
VOC
VID
VOD
PINS OMITTED FOR CLARITY.
図 49.絶縁型インターフェース
12550-079
マイクロプロセッサと AD5675 とのインターフェースは、マイ
クロコントローラと DSP プロセッサに対して互換性を持つ標準
プロトコルを使うシリアル・バスを使って行います。この通信
チャンネルは、クロック信号とデータ信号から構成される 2 線
式インターフェースです。
GPIO1
GPIO2
12550-078
図 46.AD5675 に対する低ノイズ電源ソリューション
AD5675
データシート
外形寸法
6.60
6.50
6.40
20
11
4.50
4.40
4.30
6.40 BSC
1
10
PIN 1
0.65
BSC
1.20 MAX
0.15
0.05
COPLANARITY
0.10
0.30
0.19
0.20
0.09
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AC
図 50.20 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-20)
寸法: mm
オーダー・ガイド
Mode l 1
AD5675ARUZ
AD5675ARUZ-REEL7
AD5675BRUZ
AD5675BRUZ-REEL7
1
Re solution (Bits)
16
16
16
16
Te mpe rature Range
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
Z = RoHS 準 拠 製 品 。
Rev. 0
－ 25/25 －
Accuracy
±8 LSB INL
±8 LSB INL
±3 LSB INL
±3 LSB INL
Package Description
20-Lead T SSOP
20-Lead T SSOP
20-Lead T SSOP
20-Lead T SSOP
Package Option
RU-20
RU-20
RU-20
RU-20