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SPIインターフェース付きの
16/12ビット・クワッド nanoDAC+
AD5686/AD5684
データシート
機能ブロック図
特長
高い相対精度(INL): 16 ビットで最大±2 LSB
小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP
総合未調整誤差(TUE): FSR の最大±0.1%
VDD
GND
VREF
AD5686/AD5684
VLOGIC
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
SCLK
SYNC
SDIN
VOUTA
BUFFER
INTERFACE LOGIC
SDO
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUTB
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC C
VOUTC
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
VOUTD
BUFFER
LDAC RESET
POWER-ON
RESET
GAIN
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
10797-001
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
高い駆動能力: 20 mA、電源レールから 0.5 V
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピン)
1.8 V ロジックに互換
リードバックまたはデイジーチェーン付きの 50 MHz SPI
低グリッチ: 0.5 nV-sec
強固な 4 kV HBM および 1.5 kV FICDM ESD 定格
低消費電力: 3 V 電源で 1.8 mW
電源電圧: 2.7 V～5.5 V
温度範囲: −40°C～+105°C
図 1.
アプリケーション
ゲインとオフセットのデジタル調整
プログラマブルな減衰器
プロセス制御(PLC I/O カード)
工業用オートメーション
データ･アクイジション･システム
概要
表 1.クワッド nanoDAC+デバイス
nanoDAC+™ファミリーに属する AD5686/AD5684 は、低消費電力
16/12 ビ ッ ト の バ ッ フ ァ 付 き 電 圧 出力 ク ワ ッド DAC で す 。
これらのデバイスは、2.5 V (ゲイン= 1)または 5 V (ゲイン= 2)のフ
ルスケール出力を選択するゲイン選択ピンを内蔵しています。す
べてのデバイスは 2.7 V～5.5 V の単電源で動作し、デザインによ
り単調性が保証され、ゲイン誤差は 0.1% FSR 以下でオフセット
誤差性能は 1.5 mV です。これらのデバイスは、3 mm × 3 mm
LFCSP パッケージまたは TSSOP パッケージを採用しています。
Interface
SPI
SPI
Reference
Internal
External
16-Bit
AD5686R
AD5686
14-Bit
AD5685R
12-Bit
AD5684R
AD5684
I2C
I2C
Internal
External
AD5696R
AD5696
AD5695R
AD5694R
AD5694
また、AD5686/AD5684 はパワーオン・リセット回路と RSTSEL ピ
ンも内蔵しています。この RSTSEL ピンを使うと、DAC 出力がゼ
ロスケールまたはミッドスケールでパワーアップし、有効な書込
みが行われるまでその状態を維持させることができます。各デバ
イスは、チャンネルごとのパワーダウン機能を内蔵しています。
この機能はパワーダウン・モードのデバイス消費電流を 3 V で 4
µA へ削減します。
1.
AD5686/AD5684 は、最大 50 MHz のクロック・レートで動作する
多機能な SPI インターフェースを採用し、すべてのデバイスは 1.8
V/3 V/5 V ロジック用の VLOGIC ピンを内蔵しています。
3.
Rev. 0
製品のハイライト
2.
高い相対精度(INL)。
AD5686 (16 ビット):最大 ±2 LSB
AD5684 (12 ビット): 最大±1 LSB
優れた DC 性能。
総合未調整誤差: FSR の最大±0.1%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
2 種類のパッケージ・オプション。
3 mm × 3 mm の 16 ピン LFCSP
16 ピン TSSOP
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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AD5686/AD5684
データシート
目次
特長 ....................................................................................................... 1
シリアル・インターフェース ...................................................... 19
アプリケーション ................................................................................ 1
スタンドアロン動作...................................................................... 20
機能ブロック図 .................................................................................... 1
書込コマンドと更新コマンド ...................................................... 20
概要 ....................................................................................................... 1
デイジーチェーン動作 .................................................................. 20
製品のハイライト ................................................................................ 1
リードバック動作.......................................................................... 21
改訂履歴 ............................................................................................... 2
パワーダウン動作.......................................................................... 21
仕様 ....................................................................................................... 3
DACのロード(ハードウェアLDACピン) ..................................... 22
AC 特性 ............................................................................................. 5
LDAC マスク・レジスタ .............................................................. 22
タイミング特性 ................................................................................ 6
ハードウェア・リセット(RESET)................................................ 23
デイジーチェーンおよびリードバックのタイミング特性 .......... 7
リセット選択ピン(RSTSEL) ......................................................... 23
絶対最大定格........................................................................................ 9
アプリケーション情報...................................................................... 24
ESD の注意 ....................................................................................... 9
マイクロプロセッサ・インターフェース ................................... 24
ピン配置およびピン機能説明........................................................... 10
AD5686/AD5684 と ADSP-BF531 とのインターフェース .......... 24
代表的な性能特性 .............................................................................. 11
AD5686/AD5684 と SPORT とのインターフェース .................... 24
用語 ..................................................................................................... 16
レイアウトのガイドライン .......................................................... 24
動作原理 ............................................................................................. 18
電流絶縁型インターフェース ...................................................... 25
D/A コンバータ .............................................................................. 18
外形寸法 ............................................................................................. 26
伝達関数.......................................................................................... 18
オーダー・ガイド.......................................................................... 27
DAC アーキテクチャ ..................................................................... 18
改訂履歴
7/12—Revision 0: Initial Version
Rev. 0
－ 2/27 －
AD5686/AD5684
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V; VREF = 2.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; すべての仕様は TMIN～TMAX で規定。RL = 2 kΩ; CL = 200 pF。
表 2.
Parameter
STATIC PERFORMANCE2
AD5686
Resolution
Relative Accuracy
Min
A Grade1
Typ
Max
16
Min
B Grade1
Typ
Max
16
±1
±1
±2
±3
±1
±0.12
0.4
+0.1
+0.01
±2
±1
4
±4
±0.2
0.4
+0.1
+0.01
±1
±1
1.5
±1.5
±0.1
Gain Error
±0.02
±0.2
±0.02
±0.1
Total Unadjusted Error
±0.01
±0.25
±0.01
±0.1
Differential Nonlinearity
AD5684
Resolution
Relative Accuracy
Differential Nonlinearity
Zero-Code Error
Offset Error
Full-Scale Error
±2
±2
±8
±8
±1
±0.12
12
12
Unit
Test Conditions/Comments
Bits
LSB
LSB
LSB
Gain = 2
Gain = 1
Guaranteed monotonic by design
Offset Error Drift3
Gain Temperature Coefficient3
DC Power Supply Rejection
Ratio3
±1
±1
0.15
±1
±1
0.15
Bits
LSB
LSB
mV
mV
% of
FSR
% of
FSR
% of
FSR
% of
FSR
µV/°C
ppm
mV/V
DC Crosstalk3
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
±0.25
OUTPUT CHARACTERISTICS3
Output Voltage Range
0
0
Capacitive Load Stability
Resistive Load4
Load Regulation
Rev. 0
80
80
V
V
nF
nF
kΩ
µV/mA
VREF
2 × VREF
80
80
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
90
90
µA
180
180
µA
2
10
1
REFERENCE INPUT
Reference Current
Reference Input Impedance
0
0
2
10
Short-Circuit Current5
Load Impedance at Rails6
Power-Up Time
Reference Input Range
VREF
2 × VREF
±0.2
1
1
1
VDD
VDD/2
1
1
16
32
VDD
VDD/2
16
32
－ 3/27 －
V
V
kΩ
kΩ
Guaranteed monotonic by design
All 0s loaded to DAC register
All 1s loaded to DAC register
Gain = 2
Gain = 1
Of FSR/°C
DAC code = midscale; VDD = 5 V
± 10%
Due to single channel, full-scale
output change
Due to load current change
Due to powering down (per
channel)
Gain = 1
Gain = 2, see Figure 23
RL = ∞
RL = 1 kΩ
5 V ± 10%, DAC code =
midscale; −30 mA ≤ IOUT ≤ +30
mA
3 V ± 10%, DAC code =
midscale; −20 mA ≤ IOUT ≤ +20
mA
See Figure 23
Coming out of power-down
mode; VDD = 5 V
VREF = VDD = VLOGIC =5.5 V,
gain = 1
VREF = VDD = VLOGIC =5.5 V,
gain = 2
Gain = 1
Gain = 2
Gain = 2
Gain = 1
AD5686/AD5684
データシート
Parameter
LOGIC INPUTS3
Input Current
Input Low Voltage (VINL)
Input High Voltage (VINH)
Pin Capacitance
Min
A Grade1
Typ
Max
Min
B Grade1
Typ
Max
±2
0.3 × VLOGIC
0.7 × VLOGIC
Unit
Test Conditions/Comments
±2
0.3 × VLOGIC
µA
V
V
pF
Per pin
0.4
V
V
pF
ISINK = 200 μA
ISOURCE = 200 μA
5.5
3
5.5
5.5
V
µA
V
V
0.7
4
6
mA
µA
µA
0.7 × VLOGIC
2
2
3
LOGIC OUTPUTS (SDO)
Output Low Voltage, VOL
Output High Voltage, VOH
Floating State Output
Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
0.4
VLOGIC − 0.4
VLOGIC − 0.4
4
1.8
4
5.5
3
5.5
5.5
2.7
VREF + 1.5
1.8
2.7
VREF + 1.5
IDD
Normal Mode7
All Power-Down Modes8
0.59
1
0.7
4
6
0.59
1
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7
V to 5.5 V
−40°C to +85°C
−40°C to +105°C
1
温度範囲 (A および B グレード): −40°C～+105°C。
2
特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2
の場合にのみ存在します。直線性は、縮小コード範囲 256～65,280 (AD5686)、12～4080 (AD5684)を使って計算。
3
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
4
チャンネル A とチャンネル B は、最大 30 mA の組み合わせ出力電流を持つことができます。 同様に、チャンネル C とチャンネル D は、ジャンクション温度 110°C
までで最大 30 mA の組み合わせ出力電流を持つことができます。
5
VDD = 5 V。 このデバイスは、一時的過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にはジャンクション温度を超え
ることができます。 規定の最大動作ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。
6
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 23 参照)。
7
インターフェースは非アクティブ状態。 すべての DAC はアクティブ状態。 DAC 出力は無負荷。
8
すべての DAC がパワーダウン。
Rev. 0
－ 4/27 －
AD5686/AD5684
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V; VREF = 2.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続); すべての
仕様は TMIN～TMAX で規定。1
表 3.
Parameter2
Output Voltage Settling Time
AD5686
AD5684
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Multiplying Bandwidth
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Total Harmonic Distortion4
Output Noise Spectral Density
Output Noise
SNR
SFDR
SINAD
Min
Typ
Max
Unit
Test Conditions/Comments 3
5
5
0.8
0.5
0.13
500
0.1
0.2
0.3
−80
100
6
90
83
80
8
7
µs
µs
V/µs
nV-sec
nV-sec
kHz
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
1
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
2
用語のセクションを参照してください。
3
温度範囲は、-40°C～+105°C です (25°C での typ 値)。
4
デジタル的に発生した 1 kHz の正弦波。
Rev. 0
－ 5/27 －
1 LSB change around major carry
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz; gain = 2
0.1 Hz to 10 Hz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5686/AD5684
データシート
タイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 2 参照。特に指定が
ない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V。すべての仕様は TMIN～TMAX で規定。
表 4.
1.8 V ≤ VLOGIC < 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Parameter1
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge Setup Time
Symbol
t1
t2
t3
t4
Min
33
16
16
15
Min
20
10
10
10
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
8
8
15
5
5
10
ns
ns
ns
Minimum SYNC High Time
t8
20
20
ns
SYNC Falling Edge to SCLK Fall Ignore
t9
16
10
ns
LDAC Pulse Width Low
t10
25
15
ns
SCLK Falling Edge to LDAC Rising Edge
t11
30
20
ns
SCLK Falling Edge to LDAC Falling Edge
t12
20
20
ns
RESET Minimum Pulse Width Low
t13
30
30
ns
RESET Pulse Activation Time
t14
30
30
ns
4.5
4.5
µs
Power-Up Time2
Max
Max
Unit
ns
ns
ns
ns
1
VDD =2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ VDD での最大 SCLK 周波数は 50 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
2
AD5686/AD5684 動作がパワーダウン・モードから通常モードに移行するために要する時間。出力無負荷で 32 番目のクロック・エッジから DAC ミッドスケール値の
90%まで。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t6
t5
SDIN
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
VOUT
t13
t14
10797-002
RESET
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.シリアル書込み動作
Rev. 0
－ 6/27 －
AD5686/AD5684
データシート
デイジーチェーンおよびリードバックのタイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 4 と図 5 参照。特に
指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V。すべての仕様は TMIN～TMAX で規定。
表 5.
1.8 V ≤ VLOGIC < 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Parameter1
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge
Symbol
t1
t2
t3
t4
Min
66
33
33
33
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
Minimum SYNC High Time
Minimum SYNC High Time
SDO Data Valid from SCLK Rising Edge
SCLK Falling Edge to SYNC Rising Edge
t10
t11
15
10
ns
ns
SYNC Rising Edge to SCLK Rising Edge
t12
15
10
ns
1
Min
Max
Max
Unit
40
20
20
20
ns
ns
ns
ns
5
5
15
5
5
10
ns
ns
ns
t8
60
30
ns
t9
60
30
ns
36
25
VDD =2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ VDD で、最大 SCLK 周波数は 25 MHz または 15 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは
行いません。
回路およびタイミング図
200µA
VOH (MIN)
CL
20pF
200µA
10797-003
TO OUTPUT
PIN
IOL
IOH
図 3.デジタル出力(SDO)タイミング仕様の負荷回路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDIN
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
図 4.デイジーチェーンのタイミング図
Rev. 0
－ 7/27 －
10797-004
t5
AD5686/AD5684
データシート
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
t9
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
図 5.リードバック・タイミング図
Rev. 0
DB0
－ 8/27 －
10797-005
SDIN
AD5686/AD5684
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 6.
Parameter
VDD to GND
VLOGIC to GND
VOUT to GND
VREF to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
16-Lead TSSOP, θJA Thermal
Impedance, 0 Airflow (4-Layer Board)
16-Lead LFCSP, θJA Thermal
Impedance, 0 Airflow (4-Layer Board)
Reflow Soldering Peak
Temperature, Pb Free (J-STD-020)
ESD
HBM1
FICDM
1
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−40°C to +105°C
−65°C to +150°C
125°C
112.6°C/W
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼
性に影響を与えます。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
70°C/W
260°C
4 kV
1.5 kV
人体モデル (HBM)分類。
Rev. 0
－ 9/27 －
AD5686/AD5684
データシート
ピン配置およびピン機能説明
13 RESET
14 RSTSEL
16 VOUTB
15 VREF
AD5686/AD5684
VOUTA 1
12 SDIN
VDD 3
VOUTC 4
11 SYNC
VREF 1
10 SCLK
VOUTB 2
9 VLOGIC
VOUTA 3
16 RSTSEL
15
RESET
14
SDIN
13
SYNC
12
SCLK
VOUTC 6
11
VLOGIC
VOUTD 7
10
GAIN
SDO 8
9
LDAC
AD5686/
AD5684
GAIN 8
LDAC 7
SDO 6
VOUTD 5
GND 4
VDD 5
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
10797-006
TOP VIEW
(Not to Scale)
TOP VIEW
(Not to Scale)
10797-007
GND 2
図 7.16 ピン TSSOP のピン配置
図 6.16 ピン LFCSP のピン配置
表 7.ピン機能の説明
ピン番号
LFCSP
1
TSSOP
3
記号
VOUTA
説明
DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
2
4
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
3
5
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作し、電源は 10 µF のコンデンサと 0.1 µF のコンデン
サとの並列接続により GND へデカップリングする必要があります。
4
6
VOUTC
DAC C のアナログ出力電圧。出力アンプはレール to レール動作。
5
7
VOUTD
DAC D のアナログ電圧出力。出力アンプはレール to レールの動作。
6
8
SDO
シリアル・データ出力。複数の AD5686/AD5684 デバイスのデイジーチェーン接続に、またはリードバ
ックに使用することができます。シリアル・データは SCLK の立上がりエッジで転送され、クロックの
立下がりエッジで有効になります。
7
9
LDAC
LDAC は、非同期と同期の 2 つのモードで動作することができます。入力レジスタに新しいデータがある
場合、このピンにロー・レベルのパルスを入力すると、任意またはすべてのDACレジスタが更新されま
す。この信号を使うと、全DAC出力を同時に更新することができます。あるいは、このピンをロー・レ
ベルに固定することができます。
8
10
GAIN
振幅設定ピン。このピンを GND に接続すると、4 個すべての DAC 出力の振幅は 0 V～VREF になりま
す。このピンを VDD に接続すると、4 個すべての DAC 出力の振幅は 0 V～2 × VREF になります。
9
11
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
10
12
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入
力されます。データは最大 50 MHz のレートで転送できます。
11
13
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。 SYNCが
ロー・レベルになると、データは次の 24 個のクロックの立下がりエッジで転送されます。
12
14
SDIN
シリアル・データ入力。これらのデバイスは、24 ビットの入力シフトレジスタを内蔵しています。デー
タは、シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
13
15
RESET
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、すべ
てのLDACパルスが無視されます。 RESETがロー・レベルになると、入力レジスタとDACレジスタが
RSTSELピンの状態に応じてゼロスケールまたはミッドスケールで更新されます。
14
16
RSTSEL
パワーオン・リセット・ピン。このピンを GND に接続すると、4 個すべての DAC はゼロス
ケールでパワーアップします。このピンを VDD に接続すると、4 個すべての DAC はミッドスケール
15
1
VREF
リファレンス電圧入力。
16
2
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。
17
N/A
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。
でパワーアップします。
Rev. 0
－ 10/27 －
AD5686/AD5684
データシート
10
1.0
8
0.8
6
0.6
4
0.4
2
0.2
0
–2
0
–0.2
–4
–0.4
–6
–0.6
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–0.8
50000
60000
CODE
–1.0
0
625
1250
8
8
6
6
4
4
ERROR (LSB)
10
INL (LSB)
2
0
–2
2
DNL
–6
–6
–8
3750 4096
CODE
8
0.6
6
0.4
4
ERROR (LSB)
0.8
0
–0.2
2
110
DNL
–2
–4
–0.6
–6
V = 5V
–0.8 DD
TA = 25°C
REFERENCE = 2.5V
–1.0
0
10000
20000
–8
50000
60000
INL
0
–0.4
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
10797-121
DNL (LSB)
10
0.2
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
VREF (V)
図 13.VREF 対 INL 誤差および DNL 誤差
図 10.AD5686 DNL
Rev. 0
60
図 12.INL 誤差と DNL 誤差の温度特性
1.0
CODE
10
TEMPERATURE (°C)
図 9.AD5684 INL
40000
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
–40
10797-120
3125
INL
–2
–4
30000
3750 4096
0
–4
2500
3125
図 11.AD5684 DNL
10
1875
2500
CODE
図 8.AD5686 INL
V = 5V
–8 DD
TA = 25°C
REFERENCE = 2.5V
–10
0
625
1250
1875
10797-124
40000
－ 11/27 －
4.5
5.0
10797-125
30000
10797-118
V = 5V
–8 DD
TA = 25°C
REFERENCE = 2.5V
–10
0
10000
20000
10797-123
DNL (LSB)
INL (LSB)
代表的な性能特性
AD5686/AD5684
10
0.10
8
0.08
6
0.06
4
0.04
ERROR (% of FSR)
2
INL
0
DNL
–2
–4
–6
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
–0.06
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
2.7
3.2
3.7
4.2
4.7
10797-126
–8
0.02
5.2
SUPPLY VOLTAGE (V)
4.2
4.7
10797-129
ERROR (LSB)
データシート
5.2
SUPPLY VOLTAGE (V)
図 14.電源電圧対 INL 誤差および DNL 誤差
図 17.電源電圧対ゲイン誤差およびフルスケール誤差
0.10
1.5
0.08
1.0
0.04
0.5
FULL-SCALE ERROR
0.02
0
ERROR (mV)
ERROR (% of FSR)
0.06
GAIN ERROR
–0.02
ZERO-CODE ERROR
0
OFFSET ERROR
–0.5
–0.04
–0.06
40
60
80
100
120
TEMPERATURE (°C)
–1.5
2.7
0.8
0.6
ZERO-CODE ERROR
0.2
20
40
60
80
100
120
TEMPERATURE (°C)
10797-128
OFFSET ERROR
5.2
VDD = 5V
0.09 TA = 25°C
REFERENCE = 2.5V
0.08
0.07
0.06
0.05
0.04
0.03
0.02
0.01
0
–40
–20
0
20
40
60
TEMPERATURE (°C)
図 16.ゼロ・コード誤差とオフセット誤差の温度特性
Rev. 0
4.7
図 19.TUE の温度特性
－ 12/27 －
80
100
120
10797-131
TOTAL UNADJUSTED ERROR (% of FSR)
ERROR (mV)
1.0
0
4.2
0.10
1.2
–20
3.7
図 18.電源電圧対ゼロ・コード誤差およびオフセット誤差
VDD = 5V
1.4 T = 25°C
A
REFERENCE = 2.5V
0
–40
3.2
SUPPLY VOLTAGE (V)
図 15.ゲイン誤差とフルスケール誤差の温度特性
0.4
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
10797-130
–1.0
10797-127
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
–40
–20
0
20
AD5686/AD5684
0.10
1.0
0.08
0.8
0.06
0.6
0.04
0.4
0.02
0.2
ΔVOUT (V)
SINKING 2.7V
0
–0.02
–0.2
–0.4
–0.06
–0.6
SOURCING 5V
SOURCING 2.7V
V = 5V
–0.08 T DD= 25°C
A
REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
–1.0
0
5
10
15
20
25
30
LOAD CURRENT (mA)
図 20.電源電圧対 TUE、ゲイン = 1
10797-200
–0.8
SUPPLY VOLTAGE (V)
図 23.負荷電流対ヘッドルーム／フットルーム
0
7
VDD = 5V
6 TA = 25°C
GAIN = 2
REFERENCE = 2.5V
5
–0.01
–0.02
0xFFFF
–0.03
4
0xC000
VOUT (V)
–0.04
–0.05
–0.06
3
0x4000
0x0000
0
–0.08
–1
30000
40000
50000
60000 65535
CODE
–2
–0.06
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
図 21.コード対 TUE
10797-138
VDD = 5V
–0.09 T = 25°C
A
REFERENCE = 2.5V
–0.10
0
10000
20000
25
0x8000
2
1
–0.07
10797-133
TOTAL UNADJUSTED ERROR (% of FSR)
SINKING 5V
0
–0.04
10797-132
TOTAL UNADJUSTED ERROR (% of FSR)
データシート
図 24.5 V でのソース能力とシンク能力
5
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
VDD = 3V
TA = 25°C
4 REFERENCE = 2.5V
GAIN = 1
20
0xFFFF
3
VOUT (V)
HITS
0xC000
15
10
2
0x8000
1
0x4000
0
0x0000
5
560
580
600
IDD (mA)
620
640
–2
–0.06
–0.02
0
0.02
0.04
LOAD CURRENT (A)
図 22.IDD のヒストグラム
Rev. 0
–0.04
図 25.3 V でのソース能力とシンク能力
－ 13/27 －
0.06
10797-139
540
10797-135
–1
0
AD5686/AD5684
データシート
3
CH A
CH B
CH C
CH D
SYNC
1.4
1.2
2
VOUT (V)
CURRENT (mA)
1.0
0.8
0.6
GAIN = 2
FULL-SCALE
GAIN = 1
1
0.4
0.2
60
110
TEMPERATURE (°C)
0
–5
5
10
TIME (µs)
図 26.電源電流の温度特性
図 29.パワーダウン終了時のミドスケール出力
4.0
3.5
0
10797-143
10
10797-140
0
–40
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
2.5008
DAC A
DAC B
DAC C
DAC D
3.0
2.5003
2.0
1.5
1.0
80
160
320
10797-141
40
TIME (µs)
2.4988
0
0.06
10
12
0.003
CH B
CH C
CH D
2
0.01
1
0
0
5
10
TIME (µs)
–1
15
0
–0.001
0
TA = 25°C
REFERENCE = 2.5V
0.001
–0.002
0
5
10
15
20
TIME (µs)
図 28.0 V へのパワーオン・リセット
図 31.アナログ・クロストーク、チャンネル A
－ 14/27 －
25
10797-145
0.02
VOUT AC-COUPLED (V)
3
VDD (V)
0.03
10797-142
VOUT (V)
8
0.002
4
Rev. 0
6
5
0.04
–5
4
図 30.デジタルからアナログへのグリッチ・インパルス
6
CH A
CH B
CH C
CH D
VDD
2
TIME (µs)
図 27.セトリング・タイム、5 V
–0.01
–10
CHANNEL B
TA = 25°C
VDD = 5.25V
REFERENCE = 2.5V
CODE = 7FFF TO 8000
ENERGY = 0.227206nV-sec
2.4993
VDD = 5V
0.5 TA = 25°C
REFERENCE = 2.5V
¼ TO ¾ SCALE
0
10
20
0.05
2.4998
10797-144
VOUT (V)
VOUT (V)
2.5
AD5686/AD5684
データシート
4.0
T
0nF
0.1nF
10nF
0.22nF
4.7nF
3.9
3.8
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
VOUT (V)
3.7
1
3.6
3.5
3.4
3.3
3.2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
A CH1
802mV
3.0
1.590
1.605
1.610
1.615
1.620
1.625
1.630
図 34.容量負荷対セトリング・タイム
0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
1.600
TIME (ms)
図 32.0.1 Hz～10 Hz での出力ノイズ・プロット
20
1.595
10797-150
M1.0s
10797-146
CH1 10µV
3.1
–10
–20
BANDWIDTH (dB)
THD (dBV)
–40
–60
–80
–100
–120
–20
–30
–40
–140
0
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
–60
10k
10797-149
–180
100k
1M
FREQUENCY (Hz)
図 33.総合高調波歪み、1 kHz
Rev. 0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V, ±0.1V p-p
図 35.乗算帯域幅、リファレンス電圧 = 2.5 V
±0.1 V p-p、10 kHz～10 MHz
－ 15/27 －
10M
10797-151
–50
–160
AD5686/AD5684
データシート
用語
相対精度または積分非直線性(INL)
出力電圧セトリング・タイム
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。
INL(typ)対コードのプロットを図 8 に示します。
これは、1/4 フルスケール入力から 3/4 フルスケール入力への変化
に対して、DAC出力が所定のレベルまでに安定するために要する
時間であり、SYNCの立上がりエッジから測定されます。
微分非直線性(DNL)
デジタルからアナログへのグリッチ・インパルス
微分非直線性(DNL)は、隣接する 2 つのコードの間における測定
された変化と理論的な 1 LSB 変化との差をいいます。最大±1 LSB
の微分非直線性の規定により、単調性が保証されます。これらの
DAC はデザインにより単調性を保証しています。代表的な DNL
対コードについては図 10 を参照してください。
デジタルからアナログへのグリッチ・インパルスは、DAC レジス
タ内の入力コードが変化したときに、アナログ出力に混入するイ
ンパルスを表します。通常、nV-sec で表すグリッチの面積として
規定され、主要なキャリ変化時に(0x7FFF から 0x8000)、デジタル
入力コードが 1 LSB だけ変化したときに測定されます(図 30 参照)。
ゼロ・コード誤差
デジタル・フィードスルー
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタにロ
ードしたときの出力誤差として測定されます。理論的には、出力
が 0 V である必要があります。ゼロ・コード誤差は
AD5686/AD5684 では常に正です。これは、DAC と出力アンプの
オフセット誤差の組み合わせによって DAC 出力が 0 V より低くな
ることができないためです。ゼロ・コード誤差は mV で表します。
ゼロ・コード誤差の温度特性を図 16 に示します。
デジタル・フィードスルーは、DAC 出力の更新が行われていない
ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ
れるインパルスを表します。nV-sec で規定され、データ・バス上
でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ
ット 1 への変化、またはその逆の変化のときに測定されます。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レジ
スタにロードしたときの出力誤差として測定されます。理論的に
は出力は VDD － 1 LSB である必要があります。フルスケール誤差
はフルスケール範囲のパーセント値( FSR の%)で表します。フル
スケール誤差の温度特性を図 15 に示します。
ゲイン誤差
ゲイン誤差は、DAC 振幅誤差の測定値です。理論 DAC 伝達特性
傾斜からの変位を表し、FSR の%で表示されます。
オフセット誤差ドリフト
オフセット誤差ドリフトは、温度変化によるオフセット誤差の変
化を表し、µV/°C で表されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。この誤差は正また
は負になります。
ノイズ・スペクトル密度
ノイズ・スペクトル密度は、内部で発生するランダム・ノイズの
大きさを表します。ランダム・ノイズは、スペクトル密度
(nV/√Hz)としてキャラクタライズされます。DAC にミッドスケー
ルを入力し、出力のノイズを測定して nV/√Hz で表します。
DC クロストーク
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルでの
DC 変化。1 つのミッドスケールに維持した DAC をモニタしなが
ら、別の DAC 上でのフルスケール出力変化(またはソフト・パワ
ーダウンとパワーアップ)を使って測定し、μV で表されます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負荷
電流変化がミッドスケールに設定された別の DAC へ与える影響を
表し、μV/mA で表わされます。
デジタル・クロストーク
ある 1 つの DAC の入力レジスタにおけるフルスケール・コード
変化(全ビット 0 から全ビット 1 への変化、およびその逆変化)か
ら、ミッドスケール・レベルにある別の DAC の出力に混入した
グリッチ・インパルスを表し、スタンドアロン・モードで測定し、
nV-sec で表されます。
DC 電源除去比(PSRR)
DC PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変化に対
する比です。これは mV/V で測定されます。VREF を 2.5 V に維持
して、VDD を±10%変化させます。
Rev. 0
－ 16/27 －
AD5686/AD5684
データシート
アナログ・クロストーク
乗算帯域幅
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、入力レジスタの 1 つにフルスケール・コ
ード変化(全ビット 0 から全ビット 1 への変化、およびその逆の変
化)をロードして測定します。次に、ソフトウェア LDAC を実効
して、デジタル・コードが変化しない DAC の出力をモニタしま
す。グリッチの面積は nV-sec で表示します。
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅はこ
れを表します。入力された基準正弦波(DAC にフルスケール・コ
ードをロード)は、出力に現われます。
DAC 間クロストーク
デジタル・コードの変化とそれに続く別の DAC のアナログ出力
変化に起因して、別の DAC 出力に混入するグリッチ・インパル
ス。書込コマンドと更新コマンドを使って、DAC の 1 つにフルス
ケール・コード変化(全ビット 0 から全ビット 1 への変化、および
その逆変化)をロードして、この間にミッドスケールにある別の
DAC 出力をモニタすることにより測定します。グリッチのエネル
ギーは nV-sec で表示します。
Rev. 0
全高調波歪み(THD)
THD は、理論正弦波と DAC を使ったために減衰したその正弦波
との差を表します。DAC に対してリファレンスとして正弦波を使
ったときに、DAC 出力に現われる高調波が THD になります。dB
値で表示します。
－ 17/27 －
AD5686/AD5684
データシート
動作原理
D/A コンバータ
AD5686/AD5684 は、シリアル入力の 16/12 ビット電圧出力クワッ
ド DAC です。これらのデバイスは 2.7 V～5.5 V の電源電圧で動作
します。 データは、3 線式シリアル・インターフェースを使用して
24 ビット・ワード・フォーマットで AD5686/AD5684 へ書込まれ
ます。 AD5686/AD5684 は、パワーオン・リセット回路を内蔵し
ており、この回路により、パワーアップ時に DAC 出力を既知出
力状態に維持することができます。これらのデバイスは、消費電
流を 4 µA (typ)まで減少させるソフトウェア・パワーダウン・モー
ドも持っています。
抵抗ストリング構造を図 37 に示します。各値が R の抵抗ストリ
ングから構成されています。DAC レジスタにロードされるコード
により、ストリングのどのノードから電圧を分割して出力アンプ
へ供給するかが指定されます。スイッチの内の 1 つが閉じてスト
リングがアンプに接続されて、電圧が取り出されます。DAC は抵
抗のストリングであるため、単調整が保証されます。
VREF
R
R
伝達関数
R
DAC への入力コーディングはストレート・バイナリを使っている
ため、外付けリファレンスを使う場合、理論出力電圧は次式で与
えられます。
TO OUTPUT
AMPLIFIER
9287 =9 5() × *DLQ  '1 
 
2 
R
ゲインは、ゲイン選択ピンを使って×1 または×2 に設定すること
ができます。このピンを GND に接続すると、4 個すべての DAC
出力の振幅は 0 V～VREF になります。このピンを VDD に接続する
と、4 個すべての DAC 出力の振幅は 0 V～2 × VREF になります。
R
10797-053
ここで、
D は、DAC レジスタにロードされるバイナリ・コードの 10 進数
表示です。
12 ビット・デバイスの場合 0～4095
16 ビット・デバイスの場合 0～65,535
N は、DAC の分解能です。
VREF は、外付けリファレンスの値です。
Gain は、出力アンプのゲインで、デフォルトで 1 に設定されます。
図 37.抵抗ストリング構造
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生するこ
とができ、0 V～VDD の出力範囲になります。実際の範囲は、VREF
の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存します。
GAIN ピンで出力のゲインを選択します。
•
DAC アーキテクチャ
DAC アーキテクチャは、ストリング DAC とそれに続く出力アン
プから構成されています。図 36 に、DAC アーキテクチャのブロ
ック図を示します。
VREF
•
これらのアンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負荷
を駆動することができます。スルーレートは 0.8 V/µs であり、1/4
スケールから 3/4 スケールまでのセトリング・タイムは 5 µs です。
REF (+)
DAC
REGISTER
RESISTOR
STRING
REF (–)
GND
VOUTX
GAIN
(GAIN = 1 OR 2)
10797-052
INPUT
REGISTER
図 36. DAC 1 チャンネルあたりのアーキテクチャのブロック図
Rev. 0
このピンを GND に接続すると、4 個すべての出力のゲインは
1 になり、出力範囲は 0 V～VREF になります。
このピンを VDD に接続すると、4 個すべての出力のゲインは
2 になり、出力範囲は 0 V～2 × VREF になります。
－ 18/27 －
AD5686/AD5684
データシート
表 8.コマンド・ビットの定義
シリアル・インターフェース
Command Bits
AD5686/AD5684 は、SPI、QSPI™、MICROWIRE®の各インター
フェース規格や大部分のDSPと互換性のある 3 線式シリアル・イ
ンターフェース(SYNC、SCLK、SDIN)を内蔵しています。図 2 に、
代表的な書込みシーケンスのタイミング図を示します。
AD5686/AD5684 はSDOピンを内蔵しています。このピンを使うと、
複数のデバイスをデイジーチェーン接続することができます(デイ
ジーチェーン動作のセクション参照)。あるいはリードバックに使
うことができます。
入力シフトレジスタ
AD5686/AD5684 の入力シフトレジスタは 24 ビット幅です。データ
は MSB ファースト (DB23)でロードされます。先頭の 4 ビットは
コマンド・ビット C3～C0 です(表 8 参照)。その後ろに、4 ビット
の DAC アドレス・ビット DAC A、DAC B、DAC C、DAC D が続
き(表 9 参照)、最後はデータワードのビットです。
AD5686 の場合、データワードは 16 ビット入力コードで構成され
ます(図 38 参照)。AD5684 の場合、データワードは 12 ビット入力
コードとそれに続くゼロまたは 4 個のdon’t care ビットで構成されま
す (図 39 参照)。これらのデータビットは、SCLKの 24 個の立下が
りエッジで入力レジスタへ転送され、SYNCの立上がりエッジで
更新されます。
C3
0
0
C2
0
0
C1
0
0
C0
0
1
Description
No operation
Write to Input Register n (dependent on LDAC)
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
Update DAC Register n with contents of Input
Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
1
1
…
1
1
1
0
0
0
…
1
1
1
0
0
1
…
1
0
1
0
1
0
…
1
Software reset (power-on reset)
Reserved
Set up DCEN register (daisy-chain enable)
Set up readback register (readback enable)
Reserved
Reserved
Reserved
表 9.アドレス・ビットと選択される DAC
Address Bits
DAC
DAC
C
B
0
0
0
1
1
0
0
0
0
1
1
1
DAC
D
0
0
0
1
0
1
コマンドは、選択したアドレス・ビットに応じて、個別 DAC チャ
ンネル、組み合わせ DAC チャンネル、またはすべての DAC に対し
て実行することができます(表 9 参照)。
1
DAC
A
1
0
0
0
1
1
Selected DAC Channel1
DAC A
DAC B
DAC C
DAC D
DAC A and DAC B
All DACs
DAC チャンネルの任意の組み合わせを、アドレス・ビットを使って選択する
ことができます。
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0 DAC DAC DAC DAC D15 D14 D13 D12 D11 D10
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
10797-054
DATA BITS
ADDRESS BITS
図 38.AD5686 入力シフトレジスタ値
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
DAC DAC DAC D11 D10
C0 DAC
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
COMMAND BITS
10797-056
DATA BITS
ADDRESS BITS
図 39.AD5684 入力シフトレジスタ値
Rev. 0
－ 19/27 －
AD5686/AD5684
データシート
スタンドアロン動作
AD5686/
AD5684
68HC11*
SYNCラインをロー・レベルにすると、書込みシーケンスが開始
されます。SDINラインからのデータは、SCLKの立下がりエッジ
で 24 ビット入力シフトレジスタに入力されます。24 個のデータ
ビットの最後を入力した後に、SYNCをハイ・レベルにする必要
があります。その後で設定された機能、すなわちDACレジスタ値
のLDAC依存変更および／または動作モード変更が実行されます。
24 番目のクロックの前のクロックでSYNCをハイ・レベルにする
と、有効なフレームと無効なデータがDACへロードされたものと
見なされます。次の書込みシーケンス前にSYNCを最小 20 ns間ハ
イ・レベルにして(シングル・チャンネル、図 2 のt8 参照)、SYNC
の立下がりエッジで次の書込みシーケンスを開始できるようにす
る必要があります。SYNCは、デバイスの消費電力を小さくする
ため書込みシーケンスと書込みシーケンスの間にレール電圧でア
イドルする必要があります。SYNCラインはSCLKの 24 個の立下
がりエッジ間ロー・レベルに維持され、DACはSYNCの立上がり
エッジで更新されます。
MOSI
SDIN
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
SDIN
AD5686/
AD5684
SCLK
SYNC
LDAC
SDO
データがアドレス指定されたDACの入力レジスタへ転送された後
に、SYNCラインがハイ・レベルの間にLDACをロー・レベルにす
ると、すべてのDACレジスタと出力を更新することができます。
SDIN
AD5686/
AD5684
SCLK
書込コマンドと更新コマンド
SYNC
入力レジスタ n への書込(LDACに依存)
LDAC
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ/出力
へロードして DAC 出力を直接更新します。
DAC チャンネル n への書込と更新(LDACに非依存)
コマンド 0011 を使うと、DAC レジスタへ書込みを行なって、
DAC 出力を直接更新することができます。
デイジーチェーン動作
複数の DAC を使うシステムでは、SDO ピンを使って複数のデバ
イスをデイジーチェーン接続することができます。この機能は、
ソフトウェアからデイジーチェーン・イネーブル(DCEN)コマンド
を実行してイネーブルします。コマンド 1000 は、この DCEN 機
能として予約されています(表 8 参照)。デイジーチェーン・モー
ドは、DCEN レジスタのビット(DB0)をセットしてイネーブルし
ます。デフォルト設定はスタンドアロン・モードで、DB0 = 0 に
なっています。表 10 に、ビットの状態とデバイスの動作モードと
の対応を示します。
表 10.デイジーチェーン・イネーブル(DCEN)レジスタ
DB0
0
1
Rev. 0
Description
Standalone mode (default)
DCEN mode
*ADDITIONAL PINS OMITTED FOR CLARITY.
10797-057
SDO
コマンド 0001 を使うと、各DACの専用入力レジスタへ個別に書
込みを行うことができます。LDACがロー・レベルのとき、入力
レジスタはトランスペアレントになります(LDACマスク・レジス
タから制御されていない場合)。
図 40.AD5686/AD5684 のデイジーチェーン接続
SYNCがロー・レベルのとき、SCLKピンは連続的に入力シフトレ
ジスタに接続されます。24 個を超えるクロック・パルスが入力さ
れると、データは入力シフトレジスタからはみ出して、SDOピン
に出力されます。データはSCLKの立上がりエッジで出力され、
SCLKの立下がりエッジで有効になります。SDOラインをチェー
ン内の次のDACのSDIN入力に接続すると、デイジーチェーン・イ
ンターフェースが構成されます。システム内の各DACは、24 個の
クロック・パルスを必要とします。したがって、必要な合計クロ
ック・サイクル数は 24×Nになります。ここで、Nは更新される合
計デバイス数です。24 の整数倍でないクロックでSYNCがハイ・
レベルになると、有効なフレームと無効なデータがDACにロード
されたものと見なされます。すべてのデバイスに対するシリアル
転送が完了したら、SYNCをハイ・レベルにします。この動作に
より、デイジーチェーン内にある各デバイス内の入力データがラ
ッチされて、入力シフトレジスタにさらにデータが入力されるの
を防止します。シリアル・クロックとしては、連続クロックまたは
ゲーティド・クロックが可能です。正しいクロック・サイクル数
間、SYNCをロー・レベルに維持することが可能な場合にのみ、
連続SCLKソースを使用することができます。ゲーティド・クロ
ック・モードでは、所定数のクロック・サイクルを含むバース
ト・クロックを使い、最終クロックの後にSYNCをハイ・レベル
にしてデータをラッチする必要があります。
－ 20/27 －
AD5686/AD5684
データシート
表 11.動作モード
リードバック・モードは、ソフトウェアからリードバック・コマ
ンドを実行して開始します。コントロール・レジスタのデイジー
チェーン・モード・ディスエーブル・ビットを使って SDO 出力を
ディスエーブルすると、再度ディスエーブルされた後に、読出し
動作の間自動的にイネーブルされます。コマンド 1001 はリードバ
ック機能に予約されています。このコマンドは、アドレス・ビッ
ト DAC A～DAC D の選択に対応して、読出し対象レジスタを選
択します。リードバックでは 1 個の DAC レジスタだけが選択可
能であることに注意してください。残りの 3 個のアドレス・ビッ
トはロジック 0 に設定する必要があります。書込みシーケンス内
の残りのデータビットは don’t care ビットになります。1 以外のビ
ットを選択すると、デフォルトで DAC チャンネル A がリードバ
ックされます。次の SPI への書込み時に SDO に出力されるデータ
に、前にアドレス指定したレジスタのデータが含まれています。
例えば、チャンネル A の DAC レジスタをリードバックするとき
は、次のシーケンスを使うことができます。
1.
2.
0x900000 を AD5686/AD5684 入力レジスタへ書込みます。こ
の動作により、デバイスが読出しモードに設定され、チャン
ネル A の DAC レジスタが選択されます。データビット
DB15～DB0 は無視されることに注意してください。
次に、2 番目の書込みで NOP 状態 0x000000 を書込みます。
この書込みで、レジスタからのデータが SDO ラインへ出力
されます。DB23～DB20 には未定義データが格納され、最後
の 16 ビットに DAC レジスタ値の DB19～DB4 が格納されま
す。
Operating Mode
Normal Operation
Power-Down Modes
1 kΩ to GND
100 kΩ to GND
Three-State
PDx0
0
0
1
1
1
0
1
対応するビットをセットすることにより、任意またはすべての
DAC (DAC A～DAC D)を選択したモードにパワーダウンさせること
ができます。パワーダウン／パワーアップ動作時の入力シフトレ
ジスタ値については表 12 を参照してください。
入力シフトレジスタのビット PDx1 とビット PDx0 (ここで x は選択
したチャンネル)を 0 に設定すると、デバイスは通常の消費電力(5
V で 0.59 mA)で通常動作しますが、3 つのパワーダウン・モード
では、電源電流は 5 V で 4 μA に減少します。電源電流が減少する
だけでなく、出力ステージも内部でアンプ出力から既知値の抵抗
回路へ切り替えられます。これは、デバイスの出力インピーダン
スが既知であると同時にデバイスがパワーダウン・モードになる
という利点を持っています。3 種類のパワーダウン・オプション
があります(表 11 参照)。すなわち、出力が内部で 1 kΩ または 100
kΩ 抵抗を介して GND に接続されるか、あるいはオープン(スリ
ー・ステート)になります。出力ステージを図 41 に示します。
AMPLIFIER
DAC
パワーダウン動作
AD5686/AD5684 には 3 種類のパワーダウン・モードがあります(表
11 参照)。コマンド 0100 は、パワーダウン機能に割り当てられてい
ます(表 8 参照)。これらのパワーダウン・モードは、入力シフト
レジスタの 8 ビット(ビット DB7～ビット DB0)を設定することに
より、ソフトウェアから設定することができます。各 DAC チャン
ネルに対応した 2 ビットがあります。表 11 に、2 ビットの状態とデ
バイスの動作モードとの対応を示します。
PDx1
0
VOUTX
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
10797-058
リードバック動作
図 41.パワーダウン時の出力ステージ
パワーダウン・モードのときは、バイアス・ジェネレータ、出力
アンプ、抵抗ストリング、およびその他の関係するリニア回路は
シャットダウンされます。ただし、DAC レジスタの値はパワーダ
ウン・モードで影響を受けることはありません。デバイスがパワ
ーダウン・モードのとき、DAC レジスタを更新することができま
す。パワーダウンから抜け出すために要する時間は、VDD = 5 V で
4.5 µs (typ)です。
表 12.パワーダウン/パワーアップ動作の 24 ビット入力シフトレジスタ値1
DB23
0
DB22
1
DB21
0
DB20
0
Command bits (C3 to C0)
1
DB19 to DB16
X
Address bits (don’t
care)
DB15
to DB8
X
DB7
PDD1
Power-Down
Select DAC D
X = don’t care.
Rev. 0
DB6
PDD0
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DB5
PDC1
DB4
PDC0
Power-Down
Select DAC C
DB3
PDB1
DB2
PDB0
Power-Down
Select DAC B
DB1
PDA1
DB0
(LSB)
PDA0
Power-Down
Select DAC A
AD5686/AD5684
データシート
DAC のロード(ハードウェアLDACピン)
LDAC マスク・レジスタ
AD5686/AD5684 のDACは、入力レジスタとDACレジスタの 2 つ
のレジスタ・バンクで構成されているダブルバッファ化されたイ
ンターフェースを内蔵しています。入力レジスタの任意の組み合
わ せ へ 書 込 み を 行 う こ と が で き ま す 。 DAC レ ジ ス タ の 更 新
は、LDACピンから制御されます。
コマンド 0101 は、このソフトウェアLDAC機能に予約されていま
す。アドレス・ビットは無視されます。コマンド 0101 を使って
DACへ書込を行うと、4 ビットのLDACレジスタ(DB3～DB0)がロ
ードされます。各チャンネルのデフォルト値は 0、すなわ
ちLDACピンは通常動作になります。ビットを 1 に設定すると、ハ
ードウェア LDAC ピンの状態に無関係に、このDACチャンネル
はLDACピンでの変化を無視します。この柔軟性は、LDACピンに
対応させてチャンネルを選択するアプリケーションで役立ちます。
OUTPUT
AMPLIFIER
VREF
16-/12-BIT
DAC
VOUTX
このLDACレジスタを使うと、ハードウェアLDACピンを柔軟に制
御することができます(表 13 参照)。あるDACチャンネルに対し
てLDACビット(DB3～DB0)を 0 に設定することは、このチャンネ
ルの更新がハードウェアLDACピンから制御されることを意味し
ます。
DAC
REGISTER
LDAC
INPUT
REGISTER
表 13.LDAC 上書きの定義
INTERFACE
LOGIC
SDO
10797-059
Load LDAC Register
SCLK
SYNC
SDIN
図 42.1 個の DAC についての入力ロード回路の簡略図
DAC の瞬時更新(LDACをロー・レベルに維持)
コマンド 0001 を使ってデータを入力レジスタへ入力する間LDAC
をロー・レベルに維持します。アドレス指定された入力レジスタ
とDACレジスタがSYNCの立上がりエッジで更新されて、出力が
変化を開始します(表 14 参照)。
LDAC Bits
(DB3 to DB0)
LDAC Pin
LDAC Operation
0
1 or 0
Determined by the LDAC pin.
1
X1
DAC channels are updated and override
the LDAC pin. DAC channels
see LDAC as 1.
1
X = don’t care
DAC の遅延更新(LDACへ立下がりパルスを入力)
コマン ド 0001 を使 ってデ ー タ を 入力レジス タへ入力する と
きLDACをハイ・レベルに維持します。SYNCをハイ・レベルにし
た後にLDACをロー・レベルにすることにより、すべてのDAC出
力が非同期に更新されます。更新は、LDACの立下がりエッジで
行われるようになります。
表 14.書込コマンドとLDACピンの真理値表1
Command
0001
Description
Write to Input Register n (dependent on LDAC)
0010
Update DAC Register n with contents of Input
Register n
0011
1
2
Write to and update DAC Channel n
Hardware LDAC
Pin State
VLOGIC
GND2
Input Register
Contents
Data update
Data update
DAC Register Contents
No change (no update)
Data update
VLOGIC
No change
Updated with input register contents
GND
VLOGIC
GND
No change
Data update
Data update
Updated with input register contents
Data update
Data update
ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入
力レジスタ値で更新されます。
LDAC をロー・レベルに固定すると、LDAC マスク・ビットは無視されます。
Rev. 0
－ 22/27 －
AD5686/AD5684
データシート
ハードウェア・リセット(RESET)
リセット選択ピン(RSTSEL)
RESET はアクティブ・ローのリセットで、出力をゼロスケールま
たはミッドスケールへクリアできるようにします。クリア・コー
ド値は、RESETセレクト・ピンを使って選択することができます。
動作を完了するためには、RESETを最小 30 ns間ロー・レベルに維
持する必要があります(図 2 参照)。RESET信号がハイ・レベルに
戻っても、新しい値が設定されるまで出力はクリア値を維持しま
す。RESETピンがロー・レベルの間、出力は新しい値で更新でき
ません。これらのデバイスには、DACをパワーオン・リセット・
コードにリセットする、ソフトウェアからのリセット機能もあり
ます。コマンド 0110 は、このソフトウェア・リセット機能に割り
当てられています(表 8 参照)。パワーオン・リセット時のLDACま
たはRESETの動作はすべて無視されます。
AD5686/AD5684 は、パワーアップ時に出力電圧を制御するパワー
オン・リセット回路を内蔵しています。RSTSEL ピンをロー・レ
ベルにすると、出力はゼロスケールでパワーアップします。これ
は DAC のリニア領域外であることに注意してください。RSTSEL
ピンをハイ・レベルにすると、VOUT はミッドスケールでパワーア
ップします。出力はこのレベルでパワーアップを維持し、有効な
書込みシーケンスが実行されるまでこの状態が維持されます。
Rev. 0
－ 23/27 －
AD5686/AD5684
データシート
アプリケーション情報
レイアウトのガイドライン
マイクロプロセッサ・インターフェース
マイクロプロセッサとAD5686/AD5684 とのインターフェースは、
マイクロコントローラとDSPプロセッサに対して互換性を持つ標
準プロトコルを使うシリアル・バスを使って行います。この通信
チャンネルには、クロック信号、データ信号、同期信号から構成
される 3 線式または 4 線式のインターフェースが必要です。この
デバイスでは、24 ビットのデータワードを使用し、SYNCの立上
がりエッジでデータが有効である必要があります。
AD5686/AD5684 と ADSP-BF531 とのインターフ
ェース
AD5686/AD5684 の SPI インターフェースは、業界標準の DSP と
マイクロコントローラに容易に接続できるようにデザインされて
います。図 43 に、AD5686/AD5684 とアナログ・デバイセズの
Blackfin® DSP と の 接 続 方 法 を 示 し ま す 。 Blackfin は 、
AD5686/AD5684 の SPI ピンへ直接接続できる SPI ポートを内蔵し
ています。
AD5686/
AD5684
ADSP-BF531
PF9
PF8
SYNC
SCLK
SDIN
LDAC
RESET
AD5686/AD5684 に対しては、10μF と 0.1μF の並列接続により十分
な電源バイパスをパッケージのできるだけ近くに、理想的にはデ
バイスに直接に、接続する必要があります。10 µF のコンデンサ
はタンタルのビーズ型を使います。0.1μF コンデンサは、高周波
でグラウンドに対する低インピーダンス・パスを提供するセラミ
ック型のような実効直列抵抗(ESR)が小さく、かつ実効直列イン
ダクタンス(ESI)が小さいものを使って、内部ロジックのスイッチ
ングに起因する過渡電流を処理する必要があります。
1 枚のボード上に多くのデバイスを実装するシステムでは、ヒー
ト・シンク能力を設けて電力の消費を容易にすることが有効であ
ることがあります。
AD5686/AD5684 には、デバイスの底にエクスポーズド・パッドが
設けてあります。このパッドをデバイスの GND へ接続してくだ
さい。最適性能を得るためには、マザーボードのデザインに特別
な注意を払って、パッケージを実装してください。熱的性能、電
気的性能、ボード・レベルの性能を強化するため、パッケージ底
面のエクスポーズド・パッドは対応する PCB のサーマル・ラン
ド・パッドにハンダ付けしてください。PCB ランド・パッド領域
にサーマル・ビアを配置するようにデザインしてさらに熱放散を
強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 45 参照)。
10797-164
SPISELx
SCK
MOSI
高精度が重要となる回路では、電源とグラウンド・リターンのレ
イアウトを注意深く行うことが、定格性能の保証に役立ちます。
AD5686/ AD5684 を実装する PCB は、AD5686/ AD5684 をアナロ
グ・プレーン上に配置するようにデザインする必要があります。
AD5686/
AD5684
図 43.ADSP-BF531 インターフェース
AD5686/AD5684 と SPORT とのインターフェー
ス
AD5686/
AD5684
BOARD
ADSP-BF527
GPIO0
GPIO1
図 45.パッドとボードの接続
SYNC
SCLK
SDIN
LDAC
RESET
10797-165
SPORT_TFS
SPORT_TSCK
SPORT_DTO
図 44.SPORT インターフェース
Rev. 0
GND
PLANE
－ 24/27 －
10797-166
アナログ・デバイセズの ADSP-BF527 は、1 個の SPORT シリア
ル・ポートを内蔵しています。図 44 に、1 個の SPORT インター
フェースを使って、AD5686/AD5684 を制御する方法を示します。
AD5686/AD5684
データシート
CONTROLLER
多くのプロセス制御アプリケーションでは、コントローラと被制
御対象のユニットとの間にアイソレーション障壁を設けて、危険
な同相モード電圧から制御回路を保護してアイソレーションする
ことが必要です。アナログ・デバイセズの iCoupler®製品は、
2.5 kV を 超 え る 電 圧 ア イ ソ レ ー シ ョ ン を 提 供 し ま す 。
AD5686/AD5684 はシリアル・ローディング方式を採用しているた
め、インターフェース・ライン数が最小になっているので、絶縁
インターフェース向けに最適です。図 46 に、ADuM1400 を使用
して構成した、AD5686/ AD5684 への 4 チャンネル絶縁型インタ
ーフェースを示します。詳細については、弊社ウェブサイト
「iCoupler®デジタル・アイソレーション比類なき性能と集積化」
をご覧ください。
SERIAL
CLOCK IN
SERIAL
DATA OUT
ADuM14001
VOA
VIA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
SYNC OUT
LOAD DAC
OUT
1
VOC
VOD
VID
ADDITIONAL PINS OMITTED FOR CLARITY.
図 46.絶縁型インターフェース
Rev. 0
－ 25/27 －
TO
SCLK
TO
SDIN
TO
SYNC
TO
LDAC
10797-167
電流絶縁型インターフェース
AD5686/AD5684
データシート
外形寸法
3.10
3.00 SQ
2.90
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
EXPOSED
PAD
1.75
1.60 SQ
1.45
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
08-16-2010-E
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
図 47.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-22)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 48.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
Rev. 0
－ 26/27 －
AD5686/AD5684
データシート
オーダー・ガイド
Model1
AD5686ACPZ-RL7
AD5686BCPZ-RL7
AD5686ARUZ
AD5686ARUZ-RL7
AD5686BRUZ
AD5686BRUZ-RL7
Resolution
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
Temperature Range
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
Accuracy
±8 LSB INL
±2 LSB INL
±8 LSB INL
±8 LSB INL
±2 LSB INL
±2 LSB INL
Package
Description
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
Package
Option
CP-16-22
CP-16-22
RU-16
RU-16
RU-16
RU-16
AD5684BCPZ-RL7
AD5684ARUZ
AD5684ARUZ-RL7
AD5684BRUZ
AD5684BRUZ-RL7
12 Bits
12 Bits
12 Bits
12 Bits
12 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB INL
±2 LSB INL
±2 LSB INL
±1 LSB INL
±1 LSB INL
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
CP-16-22
RU-16
RU-16
RU-16
RU-16
EVAL-AD5686RSDZ
EVAL-AD5684RSDZ
1
16-Bit Evaluation Board
12-Bit Evaluation Board
Z = RoHS 準拠製品。
Rev. 0
－ 27/27 －
Branding
DJH
DJJ
DJP