300MSPSの12ビット
高速TxDAC+® D/Aコンバータ
AD9753＊
特長
出力更新レート：300MSPS
DVDD
DCOM
AVDD
ACOM
DACラッチ
機能ブロック図
2系統の12ビット多重化ポートDACを内蔵
DAC
優れたSFDR性能とIMD性能
ナイキスト周波数までのSFDR：69dB （25MHz出力）
PORT1
ラッチ
内部クロック逓倍用PLLを内蔵
差動クロック入力またはシングル・エンド・クロック入力
1.2Vのリファレンスを内蔵
3.3V単電源動作
低消費電力：3.3Vで155mW
48ピンLQFP
アプリケーション
MUX
PORT2
CLK+
CLK–
CLKVDD
PLLVDD
CLKCOM
ラッチ
IOUTA
IOUTB
リファレンス
PLLクロック逓倍器
REFIO
FSADJ
AD9753
RESET LPF DIV0 DIV1 PLLLOCK
通信：LMDS、LMCS、MMDS
基地局
デジタル・シンセシス
QAMおよびOFDM
製品説明
AD9753は、デュアル、多重化ポートの超高速シングル・チ
ャ ン ネ ル 12ビ ッ ト CMOS DACで す 。 12ビ ッ ト の 高 品 質
TxDAC+コア、リファレンス、デジタル・インターフェース
回路を小型48ピンLQFPパッケージに集積しています。
AD9753は極めて優れたAC性能とDC性能を持ち、最大
300MSPSの更新レートをサポートしています。
AD9753は、シングル・データ・インターフェース・ポート
DACで可能なデータ・レートを超えるデータ・レートを必
要とする、最大300MSPSまでの超高速アプリケーションに最
適化されています。デジタル・インターフェースは、2個の
バッファ付きラッチと制御ロジックで構成されています。両
ラッチは、複数の方法で時分割多重化して、高速DACに入
力することができます。このPLLは外部入力クロックの2倍
の速度でDACラッチを駆動するため、2つの入力チャンネル
からのデータをインターリーブすることができます。得られ
る出力データ・レートは、2つの入力チャンネルのデータ・
レートの2倍になります。PLLをディスエーブルする場合は、
外部から2×クロックを入力して、内部で2分周することがで
きます。
CLK入力（CLK＋／CLK−）は、差動またはシングルエンド
で駆動でき、最低1Vp-pまでの信号振幅を入力することがで
きます。
TxDAC+はAnalog Devices, Incの登録商標です。
*米国特許番号5450084、5568145、5689257、5703519により保護されています。
その他の特許は申請中です。
AD9753はセグメント化電流源アーキテクチャと当社独自の
スイッチング技術の組合せにより、グリッチ・エネルギを削
減し、ダイナミック精度を最大にしています。 差動電流出
力により、シングル・エンドまたは差動のアプリケーション
をサポートすることができます。各差動出力は、2∼20mAの
公称フル・スケール電流を出力することができます。
AD9753は、最新のローコスト0.35μm CMOSプロセスで製造
され、3.1∼3.5Vの単電源で動作し、消費電力は155mWです。
製品のハイライト
1. AD9753は、10ビット、12ビット、14ビット分解能の高速
TxDAC+のピン・コンパチブル・ファミリ製品です。
2. 超高速変換レート：300MSPS
3. 2系統の12ビット・ラッチ付き多重化入力ポート。AD9753
はフレキシブルなデジタル・インターフェースを内蔵し
ているため、1つまたは2つのポート入力を使用した高速
データ変換が可能です。
4. 低消費電力です。CMOSデュアルDAC機能全体が3.1∼
3.5Vの単電源で動作し、消費電力は155mWです。DACの
フルスケール電流を減少させて、より低消費電力の動作
が可能です。
5. リファレンスを内蔵。AD9753には、1.20Vの温度補償済み
バンドギャップリファレンスが内蔵されています。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ
の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害
に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特
許または特許の権利の使用を許諾するものでもありません。
REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1 電話03
（5402）8400 〒105-6891
ニューピア竹芝サウスタワービル
大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003
新大阪第二森ビル
AD9753−仕様
DC特性（特に指定のない限り、TMIN∼TMAX、AVDD＝3.3V、DVDD＝3.3V、PLLVDD＝3.3V、CLKVDD＝3.3V、IOUTFS＝20mA）
パラメータ
Min
分解能
DC精度1
積分直線性誤差（INL）
微分非直線性（DNL）
12
アナログ出力
オフセット誤差
ゲイン誤差（内部リファレンス不使用）
ゲイン誤差（内部リファレンス使用）
フルスケール出力電流2
出力適合範囲
出力抵抗
出力容量
Typ
±0.5
±0.4
＋1.5
＋1
LSB
LSB
−0.025
−2
−2
2.0
−1.0
±0.01
±0.5
±0.25
＋0.025
＋2
＋2
20.0
1.25
FSRの%
FSRの%
FSRの%
mA
V
kΩ
pF
1.26
V
nA
1.25
1
V
MΩ
0
±50
±100
±50
FSRのppm／℃
FSRのppm／℃
FSRのppm／℃
ppm／℃
100
5
1.14
リファレンス入力
入力適合範囲
リファレンス入力抵抗
0.1
1.20
100
温度係数
オフセット・ドリフト
ゲイン・ドリフト（内部リファレンス不使用）
ゲイン・ドリフト（内部リファレンス使用）
リファレンス電圧ドリフト
動作範囲
単位
ビット
−1.5
−1
リファレンス出力
リファレンス電圧
リファレンス出力電流3
電源
電源電圧
AVDD
DVDD
PLLVDD
CLKVDD
アナログ電源電流（IAVDD）4
デジタル電源電流（IDVDD）4
PLL電源電流（IPLLVDD）4
クロック電源電流（ICLKVDD）4
消費電力4 （3V、IOUTFS＝20mA）
消費電力5 （3V、IOUTFS＝20mA）
電源変動除去比6 −AVDD
電源変動除去比6 −DVDD
Max
3.0
3.0
3.0
3.0
3.3
3.3
3.3
3.3
33
3.5
4.5
10.0
155
216
3.6
3.6
3.6
3.6
36
4.5
5.1
11.5
165
−1
−0.04
＋1
＋0.04
V
V
V
V
mA
mA
mA
mA
mW
mW
FSRの%／V
FSRの%／V
−40
＋85
℃
注
1 仮想グラウンドを駆動し、IOUTAで測定。
2 公称フルスケール電流IOUTFSは、IREF電流の32倍。
3 外部バッファアンプを使って外部負荷を駆動することをお奨めします。
4 PLL オンで100MSPS fDAC、fOUT＝1MHz、全電源＝3.0V。
5 300MSPS fDAC。
6 ±5%の電源変動。
仕様は予告なく変更されることがあります。
2
REV.0
AD9753
ダイナミック特性（特に指定のない限り、TMIN∼TMAX、AVDD＝3.3V、DVDD＝3.3V、PLLVDD＝0V、CLKVDD＝3.3V、
IOUTFS＝20mA、差動トランス結合出力、50Ωダブル終端）
パラメータ
ダイナミック特性
最大出力更新レート （fDAC）
1
出力セトリング・タイム（tST） （0.1%まで）
1
出力伝搬遅延（tPD）
グリッチ・インパルス1
1
出力立上がり時間（10%から90%）
出力立下がり時間（10%から90%）1
出力ノイズ（IOUTFS＝20mA）
出力ノイズ（IOUTFS＝2mA）
AC直線性
ナイキスト周波数までのスプリアスフリー・ダイナミック・レンジ
fDAC＝100MSPS； fOUT＝1.00MHz
0dBFS出力
−6dBFS出力
−12dBFS出力
fDATA＝65MSPS； fOUT＝1.1MHz 2
fDATA＝65MSPS； fOUT＝5.1MHz 2
fDATA＝65MSPS； fOUT＝10.1MHz 2
fDATA＝65MSPS； fOUT＝20.1MHz 2
fDATA＝65MSPS； fOUT＝30.1MHz 2
fDAC＝200MSPS； fOUT＝1.1MHz
fDAC＝200MSPS； fOUT＝11.1MHz
fDAC＝200MSPS； fOUT＝31.1MHz
fDAC＝200MSPS； fOUT＝51.1MHz
fDAC＝200MSPS； fOUT＝71.1MHz
fDAC＝300MSPS； fOUT＝1.1MHz
fDAC＝300MSPS； fOUT＝26.1MHz
fDAC＝300MSPS； fOUT＝51.1MHz
fDAC＝300MSPS； fOUT＝101.1MHz
fDAC＝300MSPS； fOUT＝141.1MHz
ウインドウ内のスプリアスフリー・ダイナミック・レンジ
fDAC＝100MSPS； fOUT＝1MHz； 2MHzスパン
0dBFS出力
fDAC＝65MSPS； fOUT＝5.02MHz； 2MHzスパン
fDAC＝150MSPS； fOUT＝5.04MHz； 4MHzスパン
全高調波歪み
fDAC＝100MSPS； fOUT＝1.00MHz
0dBFS
fDAC＝65MHz； fOUT＝2.00MHz
fDAC＝160MHz； fOUT＝2.00MHz
電力高調波比（110kHz間隔で8ポイントの高調波）
fDAC＝65MSPS； fOUT＝2.00∼2.77MHz
0dBFS出力
−6dBFS出力
−12dBFS出力
Min
Typ
300
単位
11
1
5
2.5
2.5
50
30
MSPS
ns
ns
pV-s
ns
ns
pA/ Hz
pA/ Hz
72
82
76
76
77
77
76
72
68
78
75
70
70
67
78
69
65
59
58
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
82.5
92
85
85
dBc
dBc
dBc
−82
−76
−76
73
71
69
注
1 50Ω負荷のシングル・エンドで測定。
2 シングル・ポート・モード（PLLをディスエーブル、DIV0＝1、DIV1＝0、Port1のデータ）
。
仕様は予告なく変更されることがあります。
REV.0
Max
3
−71
dBc
dBc
dBc
dBc
dBc
dBc
AD9753−仕様
デジタル特性（特に指定のない限り、TMIN∼TMAX、AVDD＝3.3V、DVDD＝3.3V、PLLVDD＝3.3V、CLKVDD＝3.3V、IOUTFS＝20mA）
パラメータ
デジタル入力
ロジック“1”
ロジック“0”
ロジック“1”電流
ロジック“0”電流
入力容量
入力セットアップ時間（tS）
入力ホールド時間（tH）
入力セットアップ時間（tS、PLLVDD＝0V）
入力ホールド時間（tH、PLLVDD＝0V）
最小CLK周波数1
Min
Typ
2.1
3.3
0
Max
単位
V
V
μA
μA
pF
ns
ns
ns
ns
MHz
0.9
＋10
＋10
−10
−10
5
0.5
0.5
−1.5
1.7
6.25
1.0
1.0
−1.0
2.5
注
1 最小CLK周波数は、内部PLLを使用の場合。PLLをディスエーブルする場合は、最小CLK周波数はありません。
仕様は予告なく変更されることがあります。
絶対最大定格*
パラメータ
基準ポイント
Min
Max
単位
AVDD、DVDD、CLKVDD、PLLVDD
AVDD、DVDD、CLKVDD、PLLVDD
ACOM、DCOM、CLKCOM、PLLCOM
REFIO、REFLO、FSADJ
IOUTA、IOUTB
デジタル・データ入力（DB13∼DB0）
CLK＋／CLK−、PLLLOCK
DIV0、DIV1、RESET
LPF
接合温度
保管温度
ピン温度（10秒）
ACOM、DCOM、CLKCOM、PLLCOM
ACOM、DCOM、CLKCOM、PLLCOM
ACOM、DCOM、CLKCOM、PLLCOM
ACOM
ACOM
DCOM
CLKCOM
CLKCOM
PLLCOM
−0.3
−3.9
−0.3
−0.3
−1.0
−0.3
−0.3
−0.3
−0.3
＋3.9
＋3.9
＋3.9
AVDD＋0.3
AVDD＋0.3
DVDD＋0.3
CLKVDD＋0.3
CLKVDD＋0.3
PLLVDD＋0.3
150
＋150
300
V
V
V
V
V
V
V
V
V
℃
℃
℃
−65
* 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあります。この規定はストレ
ス定格の規定のみを目的とするものであり、この仕様の動作セクションに記載する規定値以上でのデバイス動作を定め
たものではありません。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。
オーダー・ガイド
tS
PORT 1
tH
DATA X
DATA IN
PORT 2
DATA Y
入力CLK
（PLLをイネーブル）
1×CLOCK @ PLLLOCK
（PLLをディスエーブル）
t LPW
IOUTA または IOUTB
DATA Y
パッケージ
AD9755AST
AD9753-EB
−40∼＋85℃
48ピンLQFP
ST−48
評価ボード
熱抵抗
48ピンLQFP
θJA＝91℃/W
t PD
図1
温度範囲
熱特性
t PD
DATA X
パッケージ・
オプション
モデル
I/Oのタイミング
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、
検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル
ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪
失を回避するために、適切なESD予防措置をとるようお奨めします。
4
WARNING!
ESD SENSITIVE DEVICE
REV.0
AD9753
ピン機能の説明
ピン番号
1
2
3
4、22
5、21
6
7∼18
19∼20、35∼36
23∼34
37、38
39
40
41
42
43
44
45
46
47
48
記号
RESET
CLK＋
CLK−
DCOM
DVDD
PLLLOCK
P1B11∼P1B0
予約済み
P2B11∼P2B0
DIV0、DIV1
REFIO
FSADJ
AVDD
IOUTB
IOUTA
ACOM
CLKCOM
LPF
PLLVDD
CLKVDD
説明
内部クロック分周器のリセット
差動クロック入力
差動クロック入力
デジタル・コモン
デジタル電源電圧
PLL ロック表示出力
Port1のデータ・ビットDB11∼DB0
Port2のデータ・ビットDB11∼DB0
PLLの制御入力及び入力ポート・セレクタ・モード。詳細については、表I と表II を参照。
リファレンス入／出力
フルスケール電流出力の調整
アナログ電源電圧
差動DAC電流出力
差動DAC電流出力
アナログ・コモン
クロックおよび位相ロック・ループ・コモン
PLLループ・フィルタ
位相ロック・ル−プ電源電圧
クロック電源電圧
DIV0
DIV1
REFIO
FSADJ
AVDD
IOUTB
IOUTA
ACOM
CLKCOM
LPF
PLLVDD
CLKVDD
ピン配置
48 47 46 45 44 43 42 41 40 39 38 37
RESET 1
36
予約済み
35
予約済み
CLK – 3
34
P2B0–LSB
DCOM 4
33
P2B1
DVDD 5
32
P2B2
31
P2B3
30
P2B4
29
P2B5
P1B9 9
28
P2B6
P1B8 10
27
P2B7
P1B7 11
26
P2B8
P1B6 12
25
P2B9
ピン1目印
CLK+ 2
PLLLOCK
AD9753
6
上面図
（縮尺は正しくありません）
MSB–P1B11 7
P1B10 8
REV.0
5
P2B10
MSB–P2B11
DCOM
DVDD
予約済み
予約済み
LSB –P1B0
P1B1
P1B2
P1B3
P1B4
P1B5
13 14 15 16 17 18 19 20 21 22 23 24
予約済み＝ユーザ接続なし
AD9753
仕様の定義
直線性誤差（積分非直線性、INL）
直線性誤差は、ゼロとフル・スケールを結ぶ直線により決
定される理論出力と実際のアナログ出力との最大誤差とし
て定義されます。
電源除去比
電源が最小規定電圧値から最大規定電圧値へ変化したとき
の、フル・スケール出力の最大変化をいいます。
セトリング・タイム
出力が最終値の規定誤差範囲内に到達するまでに要する時
間で、出力変化の開始から測定します。
微分非直線性（DNL）
DNLは、デジタル入力コードでの1 LSBの変化に対応するア
ナログ値の変化の測定値で、フル・スケールで正規化した
ものです。
グリッチ・インパルス
望ましくない出力過渡電圧を発生させるDAC内での非対称
スイッチング時間をいい、グリッチ・インパルスにより数
量化されたもの。グリッチ内の正味面積を表す単位pV-sを
使って規定します。
単調性
デジタル入力が増加したとき、出力が増加または不変の場
に、D/Aコンバータが単調性を持つといいます。
スプリアスフリー・ダイナミック・レンジ
出力信号のrms振幅値と規定帯域内のピーク・スプリアス信
号との差をいい、dB値で表します。
オフセット誤差
出力電流と理論ゼロとの差をオフセット誤差と呼びます。
I OUTA に対しては、全入力ビットが"0"の場合、理論的には
0mA出力となります。IOUTBに対しては、全入力ビットが"1"
の場合、理論的には0mA出力になります。
全高調波歪み
THDは、基本波測定値（rms値）と最初の6種類の高調波成
分のrms値の和との比をいい、パーセント値またはデシベル
値（dB）で表されます。
ゲイン誤差
理論出力スパンと実際の出力スパンとの差をいいます。実
際の出力スパンは、全入力ビットが"1"に設定されたときの
出力から全入力ビットが"0"に設定されたときの出力を減算
したときの差として定義されます。
信号対ノイズ比（SNR）
S/Nは、測定した出力信号rms値の、ナイキスト周波数より
下の全スペクトル成分のrms値総和から6次までのDCと高調
波成分を除いた分に対する比です。SNRは、デシベル値で
表されます。
出力適合範囲
電流出力型DACの出力における許容電圧範囲。最大適合値
を超えて動作させると、出力段の飽和またはブレークダウ
ンにより非直線性性能が発生することがあります。
隣接チャンネル電力比 （ACPR）
チャンネル内とその隣接チャンネル内の電力測定値の比を
dBcで表した値です。
温度ドリフト
温度ドリフトは、周辺温度値（＋25℃）からT MIN または
TMAX温度値での最大変化として規定されます。オフセット
とゲイン・ドリフトの場合、ドリフトは1℃当たりのフル・
スケール範囲（FSR）に対するppm値で表されます。リファ
レンスドリフトの場合は、ドリフトは1℃当たりのppm値で
表されます。
3.1∼3.5V
DVDD
1.2V
リファレンス
REFIO
AVDD
DB0∼DB11の
セグメント・
スイッチ
PMOS
電流源アレイ
FSADJ
0.1μF
DAC
IOUTB
PLL回路
2 -1 MUX
DCOM
PLLVDD
CLKVDD
RESET
LPF
CLKCOM
DIV0
DIV1
DACラッチ
RSET
2kΩ
MINI
CIRCUITS
T1-1T
IOUTA
AD9753
PORT 1ラッチ
PORT 2ラッチ
DB0 – DB11
DB0 – DB11
50Ω
ROHDE AND
SCHWARZ
FSEA30
スペクトル・
アナライザへ
50Ω
ACOM
CLK+
CLK –
PLLLOCK
デジタル・データ入力
1kΩ
3.1∼3.5V
TEKTRONIX DG2020
または
AWG2021 w／OPTION 4
MINI
CIRCUITS
T1-1T
LECROY 9210
パルス・ジェネレータ
（データ再タイミング用）
図2
1kΩ
HP8644
信号ジェネレータ
基本AC特性テストのセットアップ
6
REV.0
代表的な性能特性−AD9753
90
90
90
0dBmFS
80
80
80
0dBmFS
–6dBmFS
60
–12dBmFS
SFDR – dBc
SFDR – dBc
SFDR – dBc
–6dBmFS
70
70
60
–12dBmFS
70
–6dBmFS
60
0dBmFS
50
50
50
40
40
40
–12dBmFS
0
10
5
TPC 1
15
20
FOUT – MHz
25
30
0
35
シングルトーンSFDR対fOUT
＠fDAC＝65MSPS、シングル・
ポート・モード
10
90
80
80
30 40 50 60 70
FOUT – MHz
0
80 90 100
20
TPC 3
シングルトーンSFDR対fOUT @
fDAC＝200MSPS
TPC 2
90
20
40
60
80 100 120 140 160
FOUT – MHz
シングルトーンSFDR対
fOUT @ fDAC＝300MSPS
90
近接キャリアSFDR
（2F1∼F2、2F2∼F1）
キャリア近接SFDR
（2F1∼F2、2F2∼F1）
80
60
70
SFDR – dBc
SFDR – dBc
SFDR – dBc
200MSPS
70
ナイキスト帯域以上の
SFDR
60
70
60
65MSPS
300MSPS
50
50
50
ナイキスト帯域以上のSFDR
40
40
0
20
40
TPC 4
90
100
80
FOUT – MHz
60
120
SFDR対fOUT＠0dBFS
40
0
140
TPC 5
10
20
30 40 50 60 70
FOUT – MHz
80 90 100
ツートーンIMD対fOUT @ fDAC＝
200MSPS、2周波の間隔1MHz、
0dBFS
0
TPC 6
90
20
40
60
80 100 120 140 160
FOUT – MHz
ツートーンIMD対fOUT @ fDAC＝
300MSPS、2周波の間隔1MHz、
0dBFS
90
11.82MHz @ 130MSPS
26MHz @ 130MSPS
80
80
70
60
SFDR – dBc
11.82/12.82MHz
@ 130MSPS
18.18MHz @ 200MSPS
SFDR – dBc
SFDR – dBc
80
70
40MHz @ 200MSPS
60
70
18.18/19.18MHz
@ 200MSPS
60
27.27/28.27MHz
@ 300MSPS
27.27MHz @ 300MSPS
50
50
50
60MHz @ 300MSPS
40
–16 –14 –12 –10 –8
–6
A OUT – dB
TPC 7
REV.0
–4
–2
シングルトーンSFDR対
AOUT@fOUT＝fDAC／11
0
40
–16 –14 –12 –10 –8
–6
A OUT – dBm
TPC 8
–4
–2
0
シングルトーンSFDR対AOUT
@ fOUT＝fDAC／5
7
40
–20 –18 –16 –14 –12 –10 –8 –6 –4
A OUT – dBm
–2
0
TPC 9 ツートーンIMD（3次積）対 AOUT
@fOUT＝fDAC/11
AD9753
90
90
90
11.82/12.82MHz
@ 130MSPS
40/41MHz
@ 200MSPS
SFDR – dBc
18.18/19.18MHz
@ 200MSPS
60
27.27/28.27MHz
@ 300MSPS
50
40
–20 –18 –16 –14 –12 –10 –8 –6 –4
A OUT – dBm
–2
0
TPC 10 ツートーンIMD （ナイキスト
まで）対AOUT@fOUT＝fDAC/11
60/61MHz
@ 300MSPS
60
70
50
40
–20 –18 –16 –14 –12 –10 –8 –6 –4
A OUT – dBm
60/61MHz
@ 300MSPS
40
–20 –18 –16 –14 –12 –10 –8 –6 –4
A OUT – dBm
90
75
85
70
–2
0
TPC 12
SFDR – dBc
70
65
75
IOUTFS = 20mA
10MHz
60
IOUTFS = 10mA
55
IOUTFS = 5mA
50
65
40MHz
60
55
80MHz
50
55
45
45
50
50
40
40
–50
120MHz
100
150
200
FDAC – MHz
250
0
300
TPC 13 SINAD対fDAC@fOUT＝10MHz、
0dBFS
20
40
60
80 100 120 140
FOUT – MHz
160
TPC 14 SFDR対IOUTFS、fDAC＝300MSPS
@0dBFS
0.1
0.6
TPC 15
0.38
0.34
0.30
0
–0.2
0
511 1023 1535 2047 2559 3071 3583 4095
コ−ド
TPC 16
INLの代表値
30
50
70
90
f DAC = 300MSPS
f OUT1 = 24MHz
f OUT2 = 25MHz
f OUT3 = 26MHz
f OUT4 = 27MHz
f OUT5 = 28MHz
f OUT6 = 29MHz
f OUT7 = 30MHz
f OUT8 = 31MHz
SFDR = 58dBc
マグニチュード = 0dBFS
–20
–30
0.26
0.22
0.18
0.14
–40
–50
–60
–75
–80
0.10
0.06
0.02
–0.4
10
SFDR対温度、fDAC＝300MSPS
＠0dBFS
–10
振幅−dBm
0.2
DNL – LSB
0.42
–10
0
0.54
0.50
0.4
–30
温度−℃
0.46
–0.6
0
ツートーンIMD（ナイキスト
まで）対AOUT@fOUT＝fDAC/5
70
75
–2
80
65
60
INL – LSB
40/41MHz
@ 200MSPS
60
50
TPC 11 ツートーンIMD（3次積）対
AOUT@fOUT＝fDAC/5
80
SINAD – dBm
70
SFDR – dBc
SFDR – dBc
70
80
SFDR – dBc
80
80
26/27MHz
@ 130MSPS
26/27MHz
@ 130MSPS
–95
–100
–0.02
0
511 1023 1535 2047 2559 3071 3583 4095
コ−ド
TPC 17
DNLの代表値
8
0
20
40
60
80 100
周波数−MHz
120
140 0
TPC 18 8トーンSFDR@fOUT∼
∼fDAC/11、
fDAC＝300MSPS
REV.0
AD9753
3.1∼3.5V
DVDD
1.2V REF
REFIO
PMOS
電流源アレイ
FSADJ
0.1μF
VDIFF = VOUTA – VOUT B
AVDD
IOUTA
DB0∼DB11の
セグメント・
スイッチ
DAC
2 -1 MUX
DCOM
PLL回路
AD9753
PORT 1ラッチ
VOUT B
PLLVDD
CLKVDD
CLK+
CLK –
CLKCOM
RESET
LPF
DACラッチ
RSET
2kΩ
VOUT A
IOUTB
PORT 2ラッチ
RLOAD
50Ω
RLOAD
50Ω
ACOM
DB0∼DB11
DB0∼DB11
デジタル・データ入力
図3
DIV0 DIV1 PLLLOCK
簡略化したブロック図
リファレンスの動作
AD9753は1.20Vのバンドギャップ・リファレンスを内蔵して
います。リファレンスは性能に影響を与えることなく、外
部リファレンスを代わりに接続することができます。内部
または外部リファレンスのどちらを使うかに応じて、REFIO
は入力または出力として機能します。内部リファレンスを
使用すると、REFIO ピンとACOMの間に0.1μFのコンデン
サを接続して単純にデカップリングするだけで済みます。
内部リファレンスは、REFIOに出力されます。REFIOに出力
される電圧を回路内で使用する場合は、100 nA未満の入力
バイアス電流を持つ外付けバッファアンプを使用する必要
があります。内部リファレンスの使用例を図4に示します。
図5に示すように、ローインピーダンスの外付けリファレン
スをREFIOに接続することができます。外付けリファレン
スとしては、精度とドリフト性能を強化するための固定リ
ファレンス、またはゲイン制御用の可変リファレンスを接
続できます。内部リファレンスが上書きされ、REFIOの比
較的高い入力インピーダンスによって外部リファレンスの
負荷が最小化されるため、0.1μFの補償コンデンサが不要
であることに注意してください。
機能説明
図3に、簡略化したAD9753のブロック図を示します。
AD9753は最大20mAのフルスケール電流（IOUTFS）を供給で
きるPMOS電流源アレイで構成されています。アレイは、上
位5ビット（MSB）を構成する31個の等値電流源に分割され
ています。次の4ビットすなわち中位ビットは、15個の等値
電流源（値はMSB電流源の1/16）で構成されています。残
りのLSBは、中位ビット電流源の2進小数値部分を構成して
います。R-2Rのラダー回路ではなく、電流源で下位ビット
と中位ビットを構成しているため、多周波信号または低振
幅信号のダイナミック性能が改善され、DACの高出力イン
ピーダンス（100kΩ以上）の維持に役立っています。
このすべての電流源がPMOS差動電流スイッチを経由して、
2つの出力（IOUTAまたはIOUTB）のいずれかに接続されます。
これらのスイッチは、歪み性能を大幅に改善する新しいアー
キテクチャに基づいています。この新しいスイッチ・アーキ
テクチャは種々のタイミング誤差を減少させ、差動電流スイ
ッチの入力に一致した相補駆動信号を出力します。
AD9753のアナログ部とデジタル部は、3.1∼3.5Vの電圧範囲
で独立して動作可能な別々の電源入力（AVDDとDVDD）
を持っています。300MSPSのクロック・レートで動作可能
なデジタル部は、エッジ・トリガ・ラッチとセグメント・
デコーディング・ロジック回路で構成されています。アナ
ログ部には、PMOS電流源、対応した差動スイッチ、1.20V
のバンドギャップ・リファレンス、リファレンス・コント
ロール・アンプが含まれています。
フル・スケール出力電流はリファレンス・コントロール・
アンプでレギュレーションされ、外部抵抗RSETを使って2∼
20mAの範囲で設定できます。 外部抵抗はリファレンス・コ
ントロール・アンプ及びリファレンスVREFIOとの組み合わせ
により、基準電流IREFを設定します。この基準電流は、適切
なスケール・ファクタを使ってセグメント化電流源に設定
されます。フルスケール電流IOUTFSは、 IREFの32倍です。
AVDD
AD9753
オプションの外付け
リファレンスバッファ
リファレンス部
1.2V REF
REFIO
0.1μF
追加外部負荷
IREF
図4
電流源
アレイ
FSADJ
2kΩ
内蔵リファレンスの構成
AVDD
AD9753
リファレンス部
AVDD
1.2V REF
REFIO
外部
リファレンス
IREF
図5
REV.0
9
FSADJ
電流源
アレイ
2kΩ
外付けリファレンスの構成
AD9753
リファレンス・コントロール・アンプ
AD9753には、DACのフル・スケール出力電流I OUTFSのレギ
ュレ−ション用のコントロール・アンプも内蔵されていま
す。コントロール・アンプは、式4に示すように、VREFIOと
外部抵抗RSETの比によって電流出力IREFが決定されるように
電圧／電流コンバータとして構成されます（図4）
。 式3に示
すように、IREFが適切なスケール・ファクタでセグメント化
電流源に適用されて、IOUTFSが設定されます。
コントロール・アンプは、IREFを62.5∼625μAに設定するこ
とにより、IOUTFS＝2∼20mAの広い調整範囲（10：1）を可能
にします。IOUTFSの調整範囲の広さは、幾つかのアプリケー
ション上の利点をもたらします。第一の利点は、AD9753の
消費電力がIOUTFSに比例することです（消費電力の項を参照）。
第二の利点は20dBの調整で、システム・ゲインの制御に役
立ちます。
リファレンス・コントロール・アンプの小信号帯域幅は約
500kHzで、低周波の小信号増幅アプリケーションに使用で
きます。
tS
PORT 1
CLK
t LPW
差動／シングル・
エンド変換AMP
位相検出器
チャ−ジ・
ポンプ
入力ラッチへ
AD9753
DATA Y
a.
PORT 1
DATA W
DATA Y
DATA X
DATA Z
DATA IN
PORT 2
CLK
IOUTA または IOUTB
XXX
DATA W
DATA X
DATA Y
DATA Z
b.
図7
PLLアクティブ時のDAC入力タイミング条件
通常、VCO は100∼400MHzの出力を発生することができま
す。入力クロックを6.25MHzまで低くするときは、範囲コ
ントロール機能を使ってVCOを設計範囲内に維持します。
PLLアクティブ時は、DIV0とDIV1の ロジック・レベルが範
囲コントロ−ラの分周比 （プリスケ−ラ）を決定します。
表Iに、DIV0とDIV1の各状態に対する入力クロックの周波
数範囲を示します。
VCO
DIV0
DIV1
÷2
表 I PLLアクティブ時のDIV0、DIV1のレベルに対するCLK定格値
DACラッチへ
CLKCOM
図6
DATA X
1/2 CYCLE + t PD
PLLVDD
範囲制御
（÷1、2、4、8）
CLK+
CLK –
t PD
IOUTA または IOUTB
3.1∼3.5V
LPF
DATA Y
PORT 2
392Ω 1.0μF
PLLLOCK
DATA X
DATA IN
PLLクロック逓倍器の動作
位相ロック・ル−プ（PLL） は、エッジ・トリガー・ラッチ、
マルチプレクサ、DACに必要な内部同期2×クロックを発生
するためにAD9753 の動作には不可欠です。
PLLVDDを電源電圧に接続すると、AD9753はPLL ACTIVEモ
ードになります。図6に、PLLアクティブ時のAD9753クロッ
ク制御回路の機能ブロック図を示します。この回路は、位相
検出器、チャージ・ポンプ、電圧制御発振器（VCO）、入力
データ・レート範囲制御、クロック・ロジック回路、制御
入／出力で構成されています。帰還ループ内の2分周回路によ
り、PLLがDAC出力ラッチに必要な2×クロックを発生します。
CLKVDD
（3.1∼3.5V）
tH
PLLアクティブ時のクロック回路
CLK周波数
DIV1
DIV0
範囲コントロ−ラ
50∼150MHz
0
0
÷1
25∼100MHz
0
1
÷2
12.5∼50MHz
1
0
÷4
6.25∼25MHz
1
1
÷8
位相ノイズとPLLのセトリング／アクィジション時間特性を
最適化するには、LPF からPLLVDDへ直列接続された392Ω
の抵抗と1.0μFのコンデンサが必要です。最適なノイズ性能
と歪み性能を得るには、PLLVDDをDVDDとCLKVDDに近い
電圧レベルに設定する必要があります。
一般に、PLL範囲制御設定に対する最適な位相ノイズ性能は、
VCOが最大出力周波数である400MHz付近で動作するときに
得られます。
図7に、PLLアクティブ時のAD9753の入／出力タイミングを
示します。図25のCLKは、AD9753の外部で発生されたクロ
ックを表します。Port1 とPort2 の入力データはどちらも、
同じCLKの立上がりエッジでラッチされます。CLKをシン
グル・エンド信号として入力するときは、CLK−を電源の
中点に接続し、さらにCLKをCLK＋に接続します。また、
CLKを差動信号として入力するときは、CLK＋とCLK−に
接続します。
内部PLLを使用する場合は、RESETをグラウンドに接続し
ます。AD9753 がPLL ACTIVEモードの場合、PLLLOCKは
内部位相検出器の出力になります。ロック時は、このモー
ドでのPLLLOCK出力は、ロジック"1"になります。
10
REV.0
AD9753
前述のように、6.25MSPS以下の入力データ・レートを必要
とするアプリケーションでは、PLLクロック逓倍器をディス
エーブルして、外部から2倍の基準クロックを入力する必要
があります。しかし、より高いデータ・レートでは、低位相
ノイズ（ジッタ）かつ入力データ・レートの2倍の基準クロ
ックを既に使用しているアプリケーションは、AD9753の最
適なSNR性能を得るためにPLLクロック逓倍器をディスエー
ブルすることを検討する必要があります。ここで、AD9753
のSFDR性能は、PLLクロック逓倍器のイネーブル／ディス
エーブルから影響を受けないことに注意してください。
AD9753のSNR 性能に対する位相ノイズの影響は、出力周波
数と出力信号レベルが高くなるほど、顕著になります。図8
に、DIV1とDIV0を最適設定した場合の、種々のデータ・レ
ート （したがってキャリア周波数）に対するフルスケール
正弦波（＝fDATA／4）の位相ノイズを示します。
SNRは、クロック回路が発生するジッタの関数でもあります。
そのため、PLLVDD またはCLKVDDにノイズが存在すると、
DAC出力でのSNRが低下します。この問題を最小にするた
め、PLLVDD とCLKVDDは図9に示すようなLCフィルタ・
ネットワークを使ってDVDDに接続することができます。
PLLアクティブ時のDACのタイミング
前述のように（図7）、PLL ACTIVEモードでは、 Port1入力
ラッチとPort2入力ラッチはCLKの立上がりエッジで更新さ
れます。同じ立上がりエッジで、入力Port2ラッチのデータ
がDAC出力ラッチに書込まれます。DAC出力は短い伝搬遅
延（tPD）の後に更新されます。
CLKの立上がりエッジから1/2周期後に、Port1ラッチのデー
タがDAC出力ラッチに書込まれ、対応する変化がDAC出力
に現われます。内部PLLを使用しているため、Port1とPort2
の入力ラッチ内のデータがDACラッチに書込まれるタイミ
ングは、CLKのデューティ・サイクルに依存しません。
PLLを使用すると、外部クロックは規定の入力パルス幅を
満たす任意のデューティ・サイクルで動作させることがで
きます。
CLKの次の立上がりエッジで、2つの入力ポート・ラッチの
更新と、DAC出力ラッチのPort2入力ラッチのデータによる
更新のサイクルが始まります。
PLLディスエーブル・モード
PLLVDD をグラウンドに接続すると、PLL がディスエーブ
ルされます。所望のDAC出力更新レートで、外部からCLK
入力を駆動する必要があります。入力Port1と入力Port2のデ
ータの速度とタイミングは、AD9753がデジタル入力デー
タ・インターリーブ・モードで動作するか、またはシング
ル・ポート・データ・モードで動作するかに依存するよう
になります。図10に、PLLディスエーブル時のAD9753クロ
ック制御回路の機能ブロック図を示します。
0
–10
–20
ノイズ密度−dBm/Hz
–30
–40
–50
–60
PLLLOCK
PLL ON, f DATA = 150MSPS
–70
DACラッチへ
AD9753
–80
–90
クロック・
ロジック
（÷1または÷2）
CLKIN+
CLKIN –
–100
PLL OFF, f DATA = 50MSPS
–110
0
1
2
3
周波数オフセット−MHz
4
差動／シングル・
エンド変換AMP
5
入力ラッチへ
内部MUXへ
PLLVDD
図8
最適なDIV0／DIV1設定での種々のfDATA 設定に対する
PLLクロック逓倍器の位相ノイズ （fOUT＝fDATA/4）、R&S
FSEA30スペクトル・アナライザを使用
RESET DIV0 DIV1
図10
PLLディスエーブル時のクロック回路
フェライト・
ビーズ
CLKVDD
100μF
ELECT.
TTL/CMOS
ロジック回路
10-22μF
TANT.
0.1μF
CER.
DIV0とDIV1 はPLLを制御しなくなりますが、入力マルチプ
レクサでの入力データのインターリーブ／非インターリー
ブの制御に使用されます。DIV0とDIV1の状態に対応する各
モードを、表IIに示します。
PLLVDD
CLKCOM
3.1Vまたは3.3V電源
図9
REV.0
表 II
PLLディスエーブル時のDIV0、
DIV1のレベルと入力モード
電源フィルタ用LCネットワーク
11
入力モード
DIV1
DIV0
インターリーブ（2×）
非インターリーブ
Port1 選択
Port2 選択
不許可
0
0
0
1
1
1
0
1
AD9753
PLLディスエーブル時のインターリーブ（2×）モード
このモードでの内部クロックと外部クロックの関係を図11
に示します。 出力更新データ・レート（＝2×入力データ・
レート）のクロックをCLK入力に入力する必要があります。
内部分周器は、入力ラッチに必要な内部1×クロックを発生
します。両入力ラッチは遅延した内部1×クロックの立上が
りエッジで更新されますが、デジタル特性表に規定されて
いるセットアップ時間とホールド時間は、外部2×クロック
の立上がりエッジを基準としています。PLLディスエーブ
ル時は、1×クロックは負荷に依存して遅延してPLLLOCK
ピンに出力されます。この信号は、外部データを同期する
際に使用することができます。
tS
PLLディスエーブル時の非インターリーブ・モード
1つのポートのデータだけが必要な場合には、AD9753のイ
ンターフェースは、インターリーブを行わないシンプルな
ダブルバッファ付きラッチとして動作できます。1×クロッ
ク立上がりエッジで、入力ラッチ1または入力ラッチ2
（DIV0／DIV1の状態に依存）が入力データにより更新され
ます。次の立上がりエッジで、DACラッチが更新され、時
間tPDの経過後に、DAC出力にこの変更が反映されます。図
13に、このモードでのAD9753のタイミングを示します。
tS
tH
データ入力
PORT1 または
PORT2
tH
1×CLOCK
DATA X
PORT 1
DATA IN
このエッジでデータを
入力ラッチに入力
t LPW
t PD
DATA Y
PORT 2
IOUTA または IOUTB
内部2×クロック
XX
t LPW
t PD
t PD
遅延内部
1×クロック
図13
tD
データ出力
PORT1 または
PORT2
タイミング条件−PLLディスエーブル時の
非インターリーブ・モード
PLLLOCKでの外部
1×クロック
IOUTA または I OUTB
図11
DATA X
DAC伝達関数
AD9753には相補電流出力IOUTAとIOUTBがあります。全ビット
がHigh（DAC CODE＝4095）のとき、IOUTAはフル・スケー
ル電流出力に近いIOUTFSを出力し、このとき相補出力のIOUTB
は出力電流ゼロになります。IOUTAとIOUTBの電流出力は入力
コ−ドとIOUTFSの関数であり、次式で表されます。
DATA Y
タイミング条件−PLLディスエーブル時の
インターリーブ（2×）モード
入力Port1と2でのデータ更新は、図11に示す1×内部クロッ
クの立上がりエッジに対応する、外部2×クロックの特定の
立上がりエッジに同期化される必要があります。 同期を確
実に行うには、RESETピンを瞬時にロジック"1"にする必要
があります。RESETピンにロジック"1"を入力してからロジ
ック"0"に戻すと、PLLLOCKでの1×クロックがロジック"1"
になります。2×クロックの次の立上がりエッジで、1×ク
ロックがロジック"0"になります。2×クロックの2番目の立
上がりエッジでは、1×クロック（PLLLOCK）が再度ロジッ
ク"1"になり、両入力ラッチ内のデータも更新されます。図
12に、この詳細を示します。
(1)
I OUTB = (4095 – DAC CODE )/4096 × I OUTFS
(2)
ここで、DACコ−ド＝0∼4095（10進数）です。
前述のように、IOUTFSはリファレンス電流IREFの関数であり、
IREFは通常リファレンス電圧VREFIOと外部抵抗RSETにより設定
されます。次のように表すことができます。
I OUTFS = 32 × I REF
ここで I REF = VREFI O /R SET
(3)
(4)
2つの電流出力は、通常、直接またはトランス経由で抵抗負
荷を駆動します。DC結合が必要な場合は、IOUTAとIOUTBを一
致する抵抗負荷RLOADに直接接続します。このRLOADはアナロ
グ・コモンACOMに接続されています。50Ωまたは75Ωの
ケーブルを両端終端している場合は、R LOAD はI OUTA または
IOUTBから見た等価負荷抵抗を表すことに注意してください。
I OUTAノードとI OUTBノードのシングル・エンド電圧出力は、
次のように表されます。
このエッジでデータを
入力ラッチに入力
RESET
PLLLOCK
外部
2×クロック
t RH = 1.2ns
t RS = 0.2ns
図12
I OUTA = ( DAC CODE /4096) × I OUTFS
VOUTA = I OUTA × R LOAD
(5)
VOUTB = I OUTB × RLOAD
(6)
規定の歪み性能と直線性性能を維持するには、VOUTAとVOUTB
のフル・スケール値が、規定された出力適合範囲を超えな
いように注意する必要があります。
PLLディスエーブル時のリセット機能のタイミング
正しい同期化には、RESETをLowにする時点と2×クロックの
立上がりエッジの間に十分な遅延が必要です。2×クロック
の立上がりエッジより少なくともtRS ns前、またはtRH ns後に、
RESETをLowにする必要があります。前者では、CLKの立上
がりエッジが直ちに発生し、PLLLOCKがLowになります。後
者では、次のCLK立上がりエッジがPLLLOCKをトグルします。
VDIFF = ( I OUTA – I OUTB ) ×R LOAD
(7)
IOUTA、IOUTB、IREFに値を代入すると、VDIFFは次のように表さ
れます。
VDIFF = {(2 DAC CODE – 4095)/4096}×
(32 R LOAD /R SET ) × VREFIO
(8)
12
REV.0
AD9753
最後の2式は、AD9753を差動動作させるときの利点を表して
います。第一に、差動動作はノイズ、歪み、DCオフセット
のようなIOUTAとIOUTBに対応する同相モード誤差原因を相殺し
ます。第二に、コ−ド依存の差動電流とその後段の電圧VDIFF
はシングル・エンド電圧出力値（VOUTAまたはVOUTB）の2倍
であり、2倍の信号電力を負荷に供給します。
AD9753のシングル・エンド出力（VOUTAとVOUTB）または差
動出力（V DIFF ）に対するゲイン・ドリフト温度性能は、
RLOADとRSETが式8に示すように比例関係にあるため、両抵抗
に対して温度トラッキング抵抗を選択することにより改善
できることに注意してください。
IOUTBにおける最大フルスケール信号が0.5Vを超えないとき
に得られます。AD9755の出力適合範囲を超える出力
（VOUTAおよび／またはVOUTB）が必要なアプリケーションで
は、RLOADの大きさを適切に調整する必要があります。適合
範囲を超える動作は、AD9753の直線性性能に悪影響を与え、
歪み性能の低下をもたらします。
デジタル入力
AD9753のデジタル入力は、14本×2チャンネルのデータ入
力ピンと１対の差動クロック入力ピンから構成されていま
す。12ビットのパラレル・データ入力は自然2進コーディン
グを採用しており、 DB13が最上位ビット（MSB）、DB0が
最下位ビット（LSB）です。全データ・ビットがロジック"
1"のとき、I OUTAにフル・スケール出力電流が得られます。
I OUTBは相補出力を与え、フル・スケール電流が入力コ−ド
の関数として、この2本の出力に分割されて出力されます。
デジタル・インターフェースは、エッジ・トリガ型のマス
ター・スレーブ・ラッチで構成されています。PLL がアク
ティブまたはディスエーブルのとき、DAC出力は各入力ラ
ッチの立上がりエッジで2回更新されます（図7と図11参照）
。
AD9753は、最大150MSPSまでの高速な入力データ・レート
をサポートするようにデザインされており、300MSPSの
DAC出力更新レートを与えます。セットアップ時間とホー
ルド時間も、規定の最小タイミングを満たす限り、クロッ
ク・サイクル内で変えることができます。入力データが
50%デューティ・サイクル・クロックの立下がりエッジで
変化するときに、最適性能が得られます。
デジタル入力は、CMOS互換のロジック・スレッショルド
VTHRESHOLDであり、デジタル正電源（DVDD）の約1/2
すなわち、
VTHRESHOLD＝DVDD/2（±20%）
です。
AD9753の内部デジタル回路はデジタル電源範囲3.1∼3.5Vで
動作できます。従って、TTLドライバの最大Highレベル電
圧V OH（MAX）に対応できるようにDVDDが設定されてい
る場合には、デジタル入力はTTLレベルをサポートするこ
とができます。3.1∼3.3VのDVDDは、大部分のTTLロジッ
ク・ファミリと互換性があります。図14に、データ入力と
クロック入力の等価デジタル入力回路を示します。
アナログ出力
AD9753には2本の相補電流出力IOUTAとIOUTBが用意されてお
り、シングルエンドまたは差動動作に構成することができ
ます。IOUTAとIOUTBは、DAC伝達関数の項の式5∼8で説明し
たように、負荷抵抗RLOADを使って、相補シングル・エンド
電圧出力VOUTAとVOUTBに変換することができます。VOUTAと
VOUTBの間の差動電圧VDIFFも、トランスまたは差動アンプ構
成を使ってシングル・エンド電圧に変換することができま
す。AD9753のAC性能は、I OUTA とI OUTB での電圧振幅を±
0.5Vに制限した差動トランス結合出力を使用した場合に最
適であり、これで仕様規定されています。シングル・エン
ド・ユニポーラ出力が必要な場合は、I OUTBをグラウンドに
接続して、IOUTAを出力として選択してください。
AD9753の歪み性能とノイズ性能は、差動動作により改善す
ることができます。IOUTAとIOUTBの同相モード誤差の原因は、
トランスまたは差動アンプの同相モード除去比により大幅
に削減されます。同相モード誤差原因には、偶数次の歪み
項とノイズが含まれています。再生波形の周波数成分が多
いほど、歪み性能の改善効果が大きくなります。これは、
種々の動的な同相モード歪みメカニズム、デジタル信号の
混入、ノイズなどの一次的な相殺に起因します。
トランスを使って差動からシングル・エンドへ変換すると、
2倍の再生信号電力を負荷に供給することもできます（ソー
ス終端がない場合）。IOUTAとIOUTBの出力電流は相補であり、
差動処理された場合は加算されます。適切に選択されたト
ランスを使うと、AD9753は様々な負荷に対して所要電力と
電圧レベルを供給することができます。種々の出力構成の
例については、AD9753の応用を参照してください。
IOUTAとIOUTBの出力インピーダンスは、PMOSスイッチおよび
100kΩ（typ）と5pFの並列接続の、等価な並列組合せによ
り決定されます。PMOSデバイスの性質上、出力電圧
（VOUTAとVOUTB）にも少し依存します。結果として、I-Vオペ
アンプ構成を使ってIOUTAおよび／またはIOUTBを仮想グラウ
ンドに維持すると、最適なDC直線性を得ることができます。
AD9753のINL/DNL特性は、IOUTAとIOUTBをオペアンプを使っ
て仮想グラウンドに維持して測定していることに注意して
ください。
IOUTAとIOUTBには、最適な性能を得るために従うべき正およ
び負の電圧適合範囲もあります。−1.0Vという負の出力適
合範囲は、CMOSプロセスのブレークダウン限界値により
設定されます。この最大値を超えて動作させると、出力段
でブレークダウンが発生して、AD9753の信頼性に影響を与
えます。
正の出力適合範囲は、フル・スケール出力電流IOUTFSの影響
を 少 し 受 け ま す 。 I OUTFS＝ 2 0 m A で 1 . 2 5 V の 公 称 値 か ら 、
IOUTFS＝2mAでは1.00Vまで、少し低下します。シングル・エ
ンド出力または差動出力に対する最適歪み性能は、IOUTAと
REV.0
DVDD
デジタル入力
図14
等価デジタル入力回路
AD9753には、最適なジッタ性能を得るために、別々の電源
（CLKVDDとCLKCOM）で動作する差動クロック入力があ
ります。2つのクロック入力CLK＋とCLK−は、シングル・
エンド・クロックまたは差動クロックで駆動することがで
きます。シングル・エンド動作の場合は、CLK＋をロジッ
ク信号源から駆動し、CLK−はロジック信号源のスレッシ
ョルド電圧に設定します。これは、図15aに示す抵抗分割
13
AD9753
器／コンデンサ・ネットワークを使って実現できます。差
動動作の場合は、CLK＋とCLK−を図15bに示す抵抗分割器
回路を使ってCLKVDD/2にバイアスします。
RSERIES
入力クロックとデータタイミングの関係
DACのSNRは、クロック・エッジの位置と入力データの変
化時点との関係に依存します。AD9753は立上がりエッジで
トリガされるため、データ変化がこのエッジに近いとき、
SNRに影響を与えます。一般に、AD9753を使用する場合は、
データ変化を立上がりエッジの直後に発生させることが目
標となります。これはサンプル・レートが高くなるほど重
要になります。図16 に、種々のサンプル・レートでのクロ
ック位置とSNRの関係を示します。図16のセットアップ時
間とホールド時間は、本データシ−トのデジタル特性に規
定する最大値を満たさないように見えます。図16での違反
は、このテストで使用したデジタル・データ・ジェネレー
タに固有な、データ・ビット間のスキューに起因していま
す。図16は、セットアップ時間とホールド時間を満たさな
い場合の影響と、"ウインドウ"外でデータ変化が発生する
ような悪いクロック位置からもAD9753が影響を受けないこ
とを示すためのものです。デジタル特性で規定するセット
アップ時間とホールド時間はビット毎に測定されているた
め、デジタル・データ・ジェネレ−タに現われるスキュー
が含まれていません。高いデータ・レートでは、タイミン
グ仕様を定める際、入力デジタル・データでのスキューを
考慮することが非常に重要です。
AD9753
CLK+
CLKVDD
0.1μF
VTHRESHOLD
図15a
CLK –
CLKCOM
シングル・エンド・クロック・インターフェース
0.1μF
AD9753
CLK+
0.1μF
CLKVDD
0.1μF
CLK –
CLKCOM
図15b
80
差動クロック・インターフェース
70
60
50
SNR – dBc
AD9753の出力は最大300MSPSまでの更新が可能なため、最適
性能を得るには、クロック信号とデータ入力信号の品質が重
要です。デジタル・データ・インターフェース回路のドライ
バは、AD9753の最小セットアップ・タイムとホールド・タイ
ムはもちろん、最小／最大の入力ロジック・レベル・スレッ
ショルド条件を満たすように設定される必要があります。
デジタル信号パスは、最短に、伝搬遅延の不一致が発生しな
いように配線する必要があります。AD9753のデジタル入力と
ドライバ出力の間に小さい抵抗（20∼100Ω）を挿入すると、
データ・ノイズの悪影響を与えるデジタル入力でのオーバー
シュートとリンギングを減少させるのに役立ちます。長い配
線と高速データ更新レートが必要な場合は、適切な終端抵抗
を持つストリップ・ライン技術を使用して、"クリーン"なデ
ジタル入力を維持する必要があります。
外部クロック・ドライバ回路は、最小／最大のロジック・レ
ベルを満たす、ジッタの少ない、高速エッジを持つクロック
入力をAD9753に出力する必要があります。高速なクロック・
エッジは、再生波形での位相ノイズになるジッタを抑えるの
に役立ちます。このため、クロック入力は、アプリケーショ
ンに合わせた最高速のロジック・ファミリで駆動する必要が
あります。
クロック入力は正弦波で駆動することもできます。この正弦
波はデジタル・スレッショルド（DVDD/2）を中心にして、
最小／最大ロジック・スレッショルドを満たす必要がありま
す。通常、この方法では位相ノイズが少し悪化し、これは高
いサンプリング・レートと高い出力周波数で顕著になりま
す。また、高いサンプリング・レートでは、デジタル・ロジ
ック・スレッショルドの20%の変動を考慮する必要がありま
す。これは、実効クロック・デュ−ティ・サイクルに影響を
与え、その結果、所要データ・セットアップ時間とホールド
時間を短くしてしまうためです。
40
30
20
10
0
–3
–2
–1
0
1
2
3
CLK立上がりエッジ（ns）の位置を基準とするデータ変化の
タイミング、fOUT＝10MHz、fDAC＝300MHz
図16
SNRとデータ変化タイミング（クロック立上がり
エッジを基準）との関係
消費電力
AD9753の消費電力PDは、（1）電源電圧（AVDDとDVDD）、
（2）フル・スケール電流出力IOUTFS、（3）更新レートfCLOCK、
（4）再生デジタル入力波形などに依存します。消費電力は、
アナログ電源電流IAVDDとデジタル電源電流IDVDDに直接比例
します。IAVDDはIOUTFSに直接比例し（図17）、fCLOCKには無関
係です。逆に、IDVDDはデジタル入力波形fCLOCKとデジタル電
源DVDDに依存します。図18に、IDVDDを種々の更新レート
に対する比（f OUT／f DAC）の関数として示します。さらに、
図19には、与えられたPLL分周比に対して、f DAC 速度の
PLLVDD電流に対する影響を示します。
14
REV.0
AD9753
AD9753出力構成の応用
以下では、代表的なAD9753の出力構成について説明します。
特に注記がない限り、IOUTFSは公称20mAに設定します。最高
のダイナミック性能を必要とするアプリケーションには、
差動出力構成が推奨されます。差動出力構成は、RFトラン
スまたは差動オペアンプで構成されます。トランス構成は
最適な高周波性能が得られるので、AC結合が可能なすべて
のアプリケーションに推奨されます。差動オペアンプ構成
は、DC結合、バイポーラ出力、選択したオペアンプの帯域
内での信号ゲインおよび／またはレベル・シフトを必要と
するアプリケーションに適しています。
シングル・エンド出力は、ユニポーラ電圧出力を必要とす
るアプリケーションに適しています。IOUTAおよび／または
IOUTBを適切な値の負荷抵抗RLOADに接続すると、ACOMを基
準とする正のユニポーラ出力電圧が得られます。この構成
はDC結合でグラウンド基準の出力電圧を必要とする単電源
システムに適しています。代わりに、アンプを電流／電圧
コンバータに構成して、IOUTAまたはIOUTBを負のユニポーラ
電圧に変換することもできます。この構成では、IOUTAまた
はIOUTBが仮想グラウンドに維持されるため、最適なDC直線
性が得られます。IOUTAの方がIOUTBよりやや優れた性能を与
えることに注意してください。
40
35
IAVDD – mA
30
25
20
15
10
5
0
2.5
0
5
7.5
図17
12.5
10
IOUTFS – mA
15
17.5
20
IAVDD 対 IOUTFS
20
18
16
IDVDD – mA
14
300MSPS
12
トランスを使う差動結合
RFトランスを使って、差動からシングルエンドへの信号変
換を行うことができます（図20）。差動結合のトランス出力
は、トランスの通過帯域にスペクトル成分を持つ出力信号
に対して最適な歪み性能を提供します。Mini-Circuits社の
T1-1TのようなRFトランスは、広い周波数範囲で優れた同
相モード歪み除去比（偶数次高調波）とノイズ除去比を提
供します。I OUTAとI OUTBを50Ωでグラウンドに終端すると、
この構成はDACのフルスケール電流20mAで2次側の50Ω負
荷に0dBmの電力を供給します。IOUTAとIOUTBを75Ωでグラウ
ンドに終端する構成では、Coilcraft社のWB2040-PCのような
2：1トランスを使うこともできます。この構成は負荷の整
合を改善し、2次側の50Ω負荷に対して2dBmまで電力を増
加します。インピーダンスの整合のためには、種々のイン
ピーダンス比を持つトランスを使うことができます。トラ
ンスはAC結合でのみ使用できることに注意してください。
10
200MSPS
8
100MSPS
6
50MSPS
4
25MSPS
2
0
0.001
0.01
0.1
RATIO – f OUT/f DAC
図18
1
IDVDD 対 fOUT/fDAC比
10
DIV SETTING 11
9
DIV SETTING 10
8
DIV SETTING 01
PLL_V DD – mA
7
6
5
DIV SETTING 00
4
MINI-CIRCUITS
T1-1T
AD9753
3
IOUTA
2
RLOAD
1
IOUTB
0
0
25
50
75
100 125 150 175 200 225 250 275 300
f DAC – MHz
図19
REV.0
PLLVDD 対 fDAC
図20
15
トランスを使用する差動出力
AD9753
トランスの1次側のセンタ・タップをACOMに接続して、
IOUTAとIOUTBの両方に必要なDC電流パスを用意する必要があ
ります。IOUTAとIOUTBに出力される相補電圧（VOUTAとVOUTB）
振幅はACOMを中心として対称であり、AD9753の規定出力
適合範囲内に維持する必要があります。差動抵抗R DIFFは、
トランス出力が受動再生フィルタまたはケーブルを経由し
て負荷RLOADに接続されるアプリケーションに挿入すること
ができます。R DIFFはトランスのインピーダンス比によって
決定され、適切なソース終端を提供してVSWRを低くしま
す。
500Ω
AD9753
225Ω
IOUTB
図22
225Ω
COPT
25Ω
AD8047
500Ω
単電源DC差動結合回路
500Ω
25Ω
AD9753
図21
25Ω
シングル・エンドのバッファなし電圧出力
両端を終端した50Ωケ−ブルに20mAの公称フル・スケー
ル電流IOUTFSが25Ωの等価負荷抵抗RLOADを流れるため、約0
∼＋0.5Vのユニポーラ出力範囲が得られるように構成され
たAD9753を、図23に示します。このケースでは、R LOADは
I OUTAまたはI OUTBから見た等しい負荷抵抗を表しています。
使用しない出力（IOUTAまたはIOUTB）は直接に、または対応
するR LOAD 経由で、ACOMに接続することができます。正
の適合範囲を満足している限り、I OUTFSとR LOADの間で異な
る値を選択することができます。このモードでもう1つ注
意する点は、このデータシートのアナログ出力の項で説明
した積分非直線性（INL）です。最適なINL性能を得るに
は、バッファ付きのシングル・エンド電圧出力構成が推奨
されます。
IOUTA
225Ω
1kΩ
AVDD
500Ω
IOUTB
AD8041
COPT
25Ω
オペアンプを使用する差動結合
オペアンプを使用して、差動からシングル・エンドへの変
換を行うことができます（図21）。AD9753には、25Ωの2本
の等価負荷抵抗RLOADが接続されます。IOUTAとIOUTBによって
発生した差動電圧が、差動オペアンプ構成を通してシング
ル・エンド信号に変換されます。オプションのコンデンサ
をIOUTAとIOUTBの間に接続して実数極のローパス・フィルタ
を構成することができます。DACの高スルーレート出力が
オペアンプ入力を過負荷させることを防止するため、この
コンデンサの追加により、オペアンプの歪み性能も改善さ
れます。
AD9753
225Ω
IOUTA
IOUTFS = 20mA
VOUTA = 0V ∼ 0.5V
IOUTA
オペアンプを使用するDC差動結合
50Ω
50Ω
IOUTB
25Ω
この構成の同相モード除去比は、通常、2本の抵抗値の一致
の程度により決定されます。この回路では、AD8047を使っ
た差動オペアンプ回路が幾らかの信号ゲインを追加するよ
うに構成されています。オペアンプは、出力が約±1.0Vな
ので、両電源で動作する必要があります。AD9753の差動性
能を維持することができ、かつシステム・レベルの目標
（コストや消費電力）を満たすことができる高速アンプを選
択する必要があります。この回路を最適化するには、オペ
アンプの差動ゲイン、ゲイン設定抵抗値、フル・スケール
出力振幅能力を考慮する必要があります。
図22に示す差動回路は、単電源システムで必要となるレベ
ル・シフト機能を提供します。このケースでは、AD9753と
オペアンプの両方に対する正のアナログ電源であるAVDD
も使って、AD9753の差動出力を電源の中央に（AVDD/2）
レベル・シフトします。AD8041は、このアプリケーション
のオペアンプとして適しています。
図23
0∼＋0.5Vのバッファなし電圧出力
シングル・エンドのバッファ付き電圧出力
図24に、バッファ付きシングル・エンド出力構成を示しま
す。この構成では、オペアンプがAD9753出力電流のI-V変
換を行います。オペアンプはIOUTA（またはIOUTB）を仮想グ
ラウンドに維持し、アナログ出力の項で説明したように、
DACのINL性能に対する非直線性出力インピーダンスの影
響を最小に抑えます。このシングル・エンド構成は最善の
DC直線性性能を生みますが、より高いDAC更新レートでの
AC歪み性能は、オペアンプのスルーレートにより制限され
ます。オペアンプは負のユニポーラ出力電圧を与え、フ
ル・スケール出力電圧はR FB とI OUTFS の積で与えられます。
IOUTFSおよび／またはRFBのスケ−リングにより、このフル・
スケール出力をオペアンプの電圧出力振幅能力内に設定す
る必要があります。オペアンプがシンクする必要のある信
号電流が結果的に小さくなるため、AC歪み性能の改善は、
IOUTFSの減少にもなります。
16
REV.0
AD9753
図25の単位が、（出力電流A）／（入力電圧V）であること
に注意してください。アナログ電源上のノイズは、内部ス
イッチを変調すること、したがって出力電流を変調するこ
とと同じ効果を持っています。AVDD上の電圧ノイズは、
必要な出力電流I OUTに対して非線形なかたちで加算されま
す。これらのスイッチの相対的なサイズ差に起因して、
PSRRは非常にコ−ドに依存します。これにより、低周波電
源ノイズを高い周波数にシフトさせるミキシング効果が発
生します。いずれかの差動DAC出力に対するワースト・ケ
ースのPSRRは、フル・スケール電流がその出力方向に流れ
るときに発生します。そのため、図25のPSRR計測値は、ワ
ースト・ケース条件を表しており、デジタル入力はスタテ
ィックのままとなり、20mAのフル・スケール出力電流が測
定を行っているDACに出力されます。
アナログ電源上の電源ノイズの影響を説明するために1つの
例を使います。スイッチング周波数250kHzのスイッチン
グ・レギュレ−タが10mV rmsのノイズを発生している場合
を想定します。簡単にするため高調波を無視して、この全
ノイズは250kHzに集中しているものとします。この不要な
ノイズがDACのフル・スケール電流IOUTFSに重畳されて電流
ノイズに出力される大きさを計算するには、図25を使って
250kHzでのPSRRのdB値を決定する必要があります。与え
られたRLOADに対するPSRRを計算するには、PSRRの単位を
A/VからV/Vに変換して、20×Log（RLOAD）のスケール関数
を使って図25のカ−ブを調整する必要があります。例えば、
R LOAD＝50Ωの場合、PSRRは34dB減らします（すなわち、
図25では85dBである250kHzでのDACのPSRRは、51dB
VOUT/VINになります）。
適切なグラウンディングとデカップリングは、高速・高分
解能システムでは最優先で実施しなければなりません。
AD9753は、アナログ電源ピン、デジタル電源ピン、グラウ
ンド・ピンが分離されており、システム内のアナログとデ
ジタルのグラウンド電流の管理を最適化できます。一般に、
アナログ電源AVDDは、チップにできるだけ近い場所でア
ナログ・コモンACOMにデカップリングする必要がありま
す。同様に、デジタル電源DVDDは、チップにできるだけ
近い場所でDCOMにデカップリングする必要があります。
アナログ電源とデジタル電源の両方に対して3.3V単電源を
必要とするアプリケーションでは、図26に示す回路を使っ
てノイズのないアナログ電源を発生することができます。
この回路は、電源ラインとリターン・ラインを別々に持つ
差動LCフィルタで構成されています。低周波ノイズは、
ESRの小さい電解タンタル・コンデンサで減衰させること
ができます。
COPT
RFB
200Ω
AD9753
IOUTA
VOUT = IOUTFS × RFB
IOUTB
200Ω
図24
バッファ付きユニポーラ電圧出力
電源とグラウンドについての考慮事項、電源変動除去比
多くのアプリケーションでは、理想的ではない動作条件下
で高速かつ高性能を追求します。これらのアプリケーショ
ンでは、プリント回路ボードのデザインと作成が回路デザ
インと同じくらい重要です。最適性能を保証するには、適
切なRF技術を使ってデバイスの選択、配置、配線、電源バ
イパス、グラウンディングを行う必要があります。図34∼
41に、AD9753評価ボードで使用されている推奨プリント回
路ボードのグラウンド、電源プレーン、信号プレーンのレ
イアウトを示します。
システム性能に明らかな影響を与える要因の1つは、DAC出
力でのDC変動あるいは、アナログまたはデジタルのDC電
源配線（AVDD、DVDD）に重畳されたACノイズの除去能
力です。これは、電源変動除去比と呼ばれます。電源のDC
変動では、DACの変換性能はゲイン誤差に直接対応し、ゲ
イン誤差はDACのフル・スケール電流IOUTFSに関係していま
す。DC電源上のACノイズは、スイッチング電源を使用し
ているアプリケーションではよくある問題です。一般に、
スイッチング電源ノイズは、数10kHz∼数MHzのスペクトル
を持ちます。この周波数範囲におけるAD9753のAVDD電源
のPSRRと周波数の関係を、図25に示します。
85
80
75
PSRR – dB
70
65
60
55
フェライト・
ビーズ
50
45
40
TTL/CMOS
ロジック回路
0
2
4
図25
6
周波数−MHz
8
10
100F
ELECT.
AVDD
10-22F
TANT.
0.1F
CER.
ACOM
12
電源変動除去比
3.3V電源
図26
REV.0
17
3.3V単電源アプリケーション用差動LCフィルタ
AD9753
広帯域信号シンセシスの性能は、送信帯域内の信号電力の
隣接チャンネル内の電力に対する比で表されます。図28で
は、AD9753の出力における隣接チャンネル電力比（ACPR）
は65dBと測定されています。このタイプの測定での制約は、
DACではなく、コンピュータ・ツールを使ってデジタル・
データ・レコードを生成する際のノイズである場合が、よ
くあります。これがDAC性能に対してどの程度の制約にな
っているかを知るには、図29に示すように、信号振幅を減
少させる方法があります。DACから発生する分のノイズは、
信号振幅が減少しても一定です。ノイズ・フロアがスペク
トル・アナライザのノイズ・フロアを下回るレベルまで信
号振幅を減少させると、ACPR は信号レベルの減少と同じ
レートで低下します。図28の測定条件では、このポイント
は図29の−10dBFSになります。このことは、データ・レコ
ードが実際にACPRの測定値を最大10dB低下させているこ
とを意味しています。
当社のAD8343のようなシングル・チャンネル・アクティ
ブ・ミキサーを、送信周波数を上げるために使うことがで
きます。図30に、AD9753とAD8343を使用するアプリケー
ション回路を示します。AD8343は、DC∼2.5GHzのキャリ
アをミキシングすることができます。図31に、図28の信号
を最大800MHzまでのキャリア周波数でミキシングした結果
を示します。図31に、AD8343の出力で測定したACPR （＝
59dB）を示します。
アプリケーション
QAM／PSK シンセシス
直交変調（QAM またはPSK）は、2つのベースバンド PAM
（パルス振幅変調）データ・チャンネルで構成されます。両
チャンネルは、共通の周波数キャリアで変調されますが、
各チャンネルのキャリアの位相は、互いに90度異なります。
この直交性により、AMを使って送信するデジタル・データ
のスペクトル使用率（与えられた帯域幅に対するデータ）
を2倍にすることができます。レシーバは"同相" キャリアと
"直交"キャリアを選択して、データを再現するように構成
します。QAMデータの割り当ては、デジタル・ワードを表
す点を図27に示す2次元座標に対応させることで表現できま
す。各点すなわちシンボルは、1シンボル周期内に送信され
る複数ビットを表します。
図27
0100
0101
0001
0000
0110
0111
0011
0010
1110
1111
1011
1010
1100
1101
1001
1000
80
16 QAMの対応、グレイ・コ−ド使用
（直交キャリアを使用した2つの4レベルPAM信号）
70
MARKER 1 [T1]
–74.34dBm
9.71442886MHz
RBW
VBW
SWT
5kHz RF ATT
50kHz
12.5 s
UNIT
ACPR – dB
通常、Iデータ・チャンネルとQデータ・チャンネルは、デ
ジタル領域で直交変調されます。AD9753の高速データ・レ
ートを使うと、極めて広帯域の（>10MHz）直交キャリアを
合成することができます。図28に、データ・レート200MSPS
で8倍のオーバーサンプルを行った25 Mシンボル／S QAM信
号の例を示します。この例では、25MHzキャリアを変調し、
AD9753を使って復調しています。復調信号の電力は
−11.92dBmと測定されています。最初の隣接帯域の電力は
−76.86dBm で、2つ目の隣接帯域の電力は−80.96dBmです。
60
50
40
–20
0dB
–15
図29
–10
振幅−dBFS
–5
0
ACPR対QAMキャリア振幅
dBm
–30
–74.34dBM
+9.71442886MHz
–76.86dBm
CH PWR
–80.96dBm
ACP UP
–11.92dBm
ACP LOW
1 [T1]
–40
–50
REF LV1 – dBm
–60
–70
1RM
1
–80
–90
–100
–110
C11
C11
–120
C0
C0
Cu1
Cu1
–130
START 100kHz
12.49MHz/
STOP 125MHz
COMMENT A: 25 MSYMBOL, 64 QAM, CARRIER = 25MHz
図28
復調された64QAM信号（25MHz IF）
18
REV.0
AD9753
DVDD
AV DD
CLK+ CLK – PLLLOCK
PLL／分周器
PORT 1
データ入力
50Ω
DACラッチ
入力
ラッチ
PORT 2
データ入力
0.1F
IOUTA
INPP
OUTP
DAC
入力
ラッチ
0.1F
OUTM
IOUTB
INPM
50Ω
68Ω
LOIM
68Ω
AD9753
FSADJ
LOIP
REFIO ACOM1 ACOM DCOM
RSET2
1.9kΩ
AD8343 アクティブ・ミキサ−
0.1F
0.1F
LOINPUT
0.1F
M/A-COM ETC-1-1-13 WIDEBAND BALUM
図30
AD9753とAD8343アクティブ・ミキサーを使用したQAM送信器のアーキテクチャ
MARKER 1 [T2]
–99.88dBm
859.91983968MHz
RBW
VBW
SWT
10kHz RF ATT
10kHz
2.8 s
UNIT
QAM （ソース・コーディングまたはチャンネル・コーディ
ングではない場合）は、理論的にはエネルギ／シンボル対
ノイズ（E／NO）比＝27.8dBで達成されます。無線パスに固
有の損失と干渉によって、この信号対ノイズ比は受信側で
実現して、所与のビット・エラー・レートを達成する必要
があります。
BERに対する歪みの影響を正確に求めることは、遥かに困
難です。多くのシミュレーションでは、最大歪み成分のエ
ネルギを二乗ノイズの和の平方根で表し、それを全ノイズ
として扱います。E/NO比を使う、上の例に示すBER＝1e-6の
64 QAMがワーストケースSFDRより遥かに大きい場合は、
BER計算ではノイズが支配的になると見なすことができま
す。
AD9753の周波数スペクトル上限での帯域内ワーストケース
SFDRは47dBです（TPC 4とTPC 7参照）。 上記の高レベル
QAM信号をシンセサイズするときは、歪みの代わりにノイ
ズが、これらのアプリケーション性能で支配的になります。
0dB
dBm
–20
1 [T2]
–30
CH PWR
ACP UP
ACP LOW
1 [T2]
–40
REF LV1 – dBm
–50
–60
–70
2 [T2]
1
2
–99.88bBm,
+859.91983968MHz
–65.67dBm
–65.15dBm
–7.05dBm
33.10dB
–49.91983968MHz
33.10dB
–49.91983968MHz
2MA
–80
–90
1
–100
C11
C11
–110
C0
C0
Cu1
Cu1
–120
CENTER 860MHz
11MHz/
SPAN 110MHz
COMMENT A: 25 MSYMBOL , 64 QAM CARRIER @ 825MHz
図31
キャリア周波数800MHzでミキシングした図28の信号
00
ビット・エラー・レート（BER）に対するノイズと歪みの影響
ビット・エラー・レート（BER）性能は、教科書的な解析
では一般に、E（ワット／記号またはワット／ビットで表し
たエネルギ）とNO（ワット／Hzで表したスペクトル・ノイ
ズ密度）を使って表します。QAM信号の場合、この性能は
図32のグラフで表わされます。Mは各直交PAM信号のレベ
ル数 （64 QAMではM＝8、256 QAMではM＝16）を表しま
す。図32では、QAM 座標でグレイ・コーディングを使用し、
受信側でマッチド・フィルタ（これは一般的です）を使用
しています。図32の横軸は、カ−ブのビット数の対数（底
は10）を横軸に加算することにより、エネルギ／シンボル
の単位に変換することができます。例えば、64 QAMで
BER＝1e−6を達成するには、エネルギ／ビット＝20dBが必
要です。エネルギ／シンボルを計算するときは、10 log
（6）＝7.8dBを加算します。したがって、BER＝1e−6の64
REV.0
シンボル・エラー確率
–01
–02
4 QAM
16 QAM
64 QAM
–03
–04
–05
–06
0
5
図32
19
10
SNR/BIT – dB
15
20
QAMでのシンボル・エラーの確率
AD9753
位置に使用します。シングル・エンドの方形波クロック入
力の場合は、T2を削除する必要があることに注意してくだ
さい。リボン・ケ−ブルを使って、クロックをPort1（P1）、
Pin 33に入力することもできます。EDGEジャンパー（JP1）
を挿入すると、このクロックはAD9753のCLK＋に入力され
ます。このアプリケーションでは、CLK−に電源電圧×1/2
のバイアスを与えるため、JP3をSE位置に設定します。
AD9753の PLLクロック逓倍器は、JP7をIN位置に挿入する
ことでイネーブルすることができます。代表的な性能特性
と機能説明の項で説明したように、PLLのイネーブル時は、
出力データ・レートの1/2 のクロックを入力する必要があり
ます。PLLは2倍の周波数を発生し、すべての内部タイミン
グ条件を処理します。このアプリケーションでは、PLLLOCK出力がPLLのロック状態を表示します。PLLのイネー
ブル時は、DIV0ジャンパーとDIV1ジャンパー（JP8とJP9）
を使って、PLL分周比を設定します（表I）。
JP7をEXに設定すると、PLLがディスエーブルされます。こ
のモードでは、出力データ・レートと等しいクロックを入
力する必要があります。内部で、クロックが2分周されます。
このアプリケーションでは、データ同期のために、1×クロ
ックをPLLLOCKピンに入力します。最適性能を得るには、
本データシートの前半部分のタイミング条件を注意深くお
読みください。PLLのディスエーブル時は、DIV0ジャンパ
ーとDIV1ジャンパーによりモード（インターリーブ／非イ
ンターリーブ）を指定します（表II）。
擬似ゼロ・スタッフィング／IFモード
優れたダイナミック・レンジのAD9753は、複数のキャリア
の同期を必要とするアプリケーションで使用することがで
きます。さらに、AD9753は、IF周波数でのダイナミック・
レンジを向上させる擬似ゼロ・スタッフィング・モードで
の使用が可能です。このモードでは、2つの入力チャンネル
からのデータがインターリーブされて、各入力ポートの2倍
の速度で動作するDACに入力されます。ただし、Port2のデ
ータはスケール中央で一定値に維持されます。その効果を
図33に示します。IF信号の基本波のイメージ（入力デー
タ・レートを基準）が発生します。通常、DACのsinx/x応答
により、このイメージは減衰させられます。ゼロ・スタッ
フィングが通過帯域の平坦性を改善するため、イメージの
振幅は基本波信号の振幅に近づきます。ゼロ・スタッフィ
ングは、IF信号のシンセシスにとって特に有効な技術です。
0
SINX/Xロールオフの効果
–10
ゼロ・スタッフィング
使用時のイメージの振幅
–20
ゼロ・スタッフィング
非使用時の
イメージの振幅
–30
–40
–50
0
0.5
1
1.5
周波数−入力データ・レートに正規化
図33
2
AD9753のスペクトルに対する
擬似ゼロ・スタッフィングの効果
評価ボード
AD9753-EBは、AD9753 TxDACの評価ボードです。十分注
意して行われたレイアウトと回路デザイン、プロトタイプ
領域の組み合わせにより、様々な動作モードでのAD9753の
評価を容易に、かつ効果的に行うことができます。
図34と図35を参考にすると、トランスの使用または出力の
直接接続によって、AD9753の性能を差動またはシングルエ
ンドで評価することができます。トランスを使って差動出
力を評価するときは、Mini-Circuits社の T1-1T（スルーホー
ル用）またはCoilcraft社のTTWB-1-B（表面実装用）を評価
ボードのT1位置に使用することをお奨めします。シング
ル・エンドまたは直結で出力を評価するときは、トランス
を削除してBL1 またはBL2をブリッジ接続します。
AD9753へのデジタル・データは、40ピンIDCコネクタP1と
P2へ接続した2本のリボン・ケーブルを使って入力します。
正しい終端または電圧スケーリングは、抵抗パック回路
RN1∼RN12を実装して行います。RN1、RN4、RN7、RN10
は22ΩのDIP抵抗パックで、実装すると、デジタル信号のエ
ッジ・レートを抑えて、入力のピーク電流を小さくするの
に役立ちます。
シングル・エンド・クロックはJ3から入力します。SE/DIFF
と表示されたジャンパーJ2、3、4、6を設定することにより、
入力クロックをシングル・エンドまたは差動でAD9753の
CLK＋/CLK−入力に入力することができます。差動クロッ
ク入力を行う場合は、Mini-Circuits社の T1-1TトランスをT2
20
REV.0
AD9753
RN2
VALUE
RN1
VALUE
2 P1
P1 1
4 P1
P1 3
6 P1
P1 5
8 P1
P1 7
10 P1
P1 9
12 P1
P1 11
14 P1
P1 13
16 P1
P1 15
1
1B13 1
16
P1B13
2
1B12 2
15
P1B12
3
1B11 3
14
P1B11
4
1B10 4
13
P1B10
5
1B09 5
12
P1B09
6
1B08 6
1B07 7
1B06 8
11
10
9
RN3
VALUE
P1B08
P1B07
P1B06
1
1B13
1B12
1B11
1B10
1B09
7
1B08
8
1B07
9
1B06
10
RN4
VALUE
18 P1
P1 17
20 P1
P1 19
22 P1
P1 21
24 P1
P1 23
26 P1
P1 25
28 P1
P1 27
30 P1
P1 29
32 P1
P1 31
34 P1
P1 33
36 P1
P1 35
38 P1
P1 37
40 P1
P1 39
2 P2
P2 1
4 P2
P2 3
6 P2
P2 5
8 P2
P2 7
10 P2
P2 9
12 P2
P2 11
14 P2
P2 13
16 P2
P2 15
P1B05
2
P1B04
3
1B03 3
14
P1B03
4
1B02 4
13
P1B02
5
1B01 5
12
P1B01
6
1B00 6
11
P1B00
7
1O17 7
10
OUT15
8
9
OUT16
9
1B05
1B04
1B03
1B02
1B01
1B00
20 P2
P2 19
22 P2
P2 21
24 P2
P2 23
26 P2
P2 25
28 P2
30 P2
P2 27
P2 29
32 P2
P2 31
34 P2
P2 33
36 P2
P2 35
38 P2
P2 37
40 P2
P2 39
7
JP10
2B13
3
4
5
6
7
10
1
2B12
2
2B11
RN9
VALUE
1
1
16
2
15
P2B12
3
3
14
P2B11
4
2B10
4
13
P2B10
5
2B09
5
12
P2B09
6
2B08
6
11
P2B08
7
2B07
7
10
P2B07
8
2B06
8
9
P2B06
9
2B13
2B12
2B11
2B10
2B09
2B08
2B07
2B06
3
4
5
6
7
1
1
16
P2B05
2
2B04
2
15
P2B04
3
2B03
3
14
P2B03
4
2B02
4
13
P2B02
5
2B01
5
12
P2B01
6
6
11
P2B00
7
7
10 P2OUT15 8
8
9 P2OUT16 9
10
DVDD PLANE
2B05
2B04
2B03
2B02
2B01
2B00
2OUT15
2OUT16
MSB
P2B13
P2B12
P2B11
P2B10
P2B09
P2B08
P2B07
P2B06
P2B05
P2B04
P2B03
P2B02
P2B01
P2B00 LSB
CLK+
PLLVDD PLANE
RESET
12 11 10 9 8
7 6
5 4 3
2 1
13
48
14
47
15
46
16
17
45
44
U1
AD9751/53/55
18
19
43
42
20
41
21
40
22
39
23
38
C11
1.0F
R5
392Ω
CLKVDD
LPF
2
3
4
AVDD PLANE
R3
50Ω
R10
OPT
C10
10pF
25 26 27 28 29 30 31 32 33 34 35 36
3
IOUT
J5
T1
4
2
6
1
TP1
WHT
REFIO
JP8
1
WHT
JP9
1
BLK
TP5
BLK
TP6
BLK
TP7
BLK
TP8
BLK
DIV0
A B
2
TP9
BLK
TP10
BLK
9
10
P
評価ボード回路
C12
0.1F
AVDD_PLANE
3
TP12
BLK
P
BL2
3
6
TP4
R1
1.91kΩ
S
A B
DIV1 2
5
21
C9
10pF
1
TP2
8
R2
50Ω
BL1
注：
1 RN1∼RN12からのすべてのデジタル入力は同じ
長さでなければなりません。
2 すべてのデカップリング・コンデンサはDUTので
きるだけ近く、底面の信号レイヤーのDUTの下に
配置することが望まれます。
3 底面の信号レイヤーを使ってDUTの下のグラウン
ドに接続します。
4 レイヤー2と3の間に0.007インチの誘電体を挿入
して面コンデンサをつくります。
7
注：
R5とC11の
シールドは
PLLVDD_PLANE
に接続
IA
IB
37
24
WHT
P
FSAD J
図34
REV.0
R4
50Ω
9
10
RN12
VALUE
1
P1B13 MSB
P1B12
P1B11
P1B10
P1B09
P1B08
P1B07
P1B06
P1B05
P1B04
P1B03
P1B02
P1B01
P1B00 LSB
RESET
TP3
3
CLK –
8
RN11
VALUE
2B05
2B00
2
JP5
EXT
1O16 9
RN8
VALUE
P2B13
2 A
B
DGND: 3,4,5 2
9
1O17
RN7
VALUE
J1
8
2
1
EDGE
1
8
1O15
10
RN10
VALUE
18 P2
DVDD PLANE
1
15
OUT16
6
10
10
P2 17
5
1
16
8
4
RN6
VALUE
1B04 2
1O16
3
RN5
VALUE
1B05 1
1O15
2
2
AD9753
OUT15
EDGE
JP1
SE
2 A
B
CLK+
R8
50Ω
JP2
3
T2
R9
1kΩ
2
3 B A 1
JP6
DF
CKLVDD
1
P
3
SE
2 A
B
DF
1
DF
2
CLK–
CLK
JP4
4
JP3
R7
1kΩ
C16
0.1F
6
1
S
P
J3
2 PGND: 3, 4, 5
P
1
P
3
P
DVDD
J8
1
L1
FBEAD
1
TP13
1
1
L2
FBEAD
1
1
PINS 41, 44
C4
1F
AVDD PLANE
TP16
C5
0.1F
BLK
RED
C15
10F
10V
1
C3
0.1F
C6
1F
TP17
2
CLKGND
J13
C2
1F
AVDD PLANE
L3
FBEAD
1
PINS 21, 22
RED
C14
10F
10V
1
CLKVDD
J12
PINS 5, 6
DVDD PLANE
BLK
TP15
2
AGND
J11
TP14
C1
0.1F
AVDD
J10
U1 BYPASS CAPS
DVDD PLANE
C13
10F
10V
DGND
J8
RED
2
TP11
BLK
JP7
1
A 2
B
CLKVDD
PLLVDD PLANE
PINS 45, 47
C7
0.1F
CLKVDD
C8
1F
3
P
P
図35
評価ボードのクロック回路
22
REV.0
AD9753
REV.0
図36
評価ボードの組立−上面
図37
評価ボードの組立−底面
23
AD9753
図38
図39
評価ボードの表面レイヤー
評価ボードのレイヤー2 （グラウンド・プレーン）
24
REV.0
AD9753
図40
評価ボードのレイヤー3 （電源プレーン）
図41
REV.0
評価ボードの底面レイヤー
25
AD9753
外形寸法
寸法表示：インチ（mm）
48ピンLQFPパッケージ
（ST-48）
0.063 (1.60)
MAX
0.030 (0.75)
0.018 (0.45)
0.354 (9.00) BSC SQ
37
48
36
1
0.276
(7.00)
BSC
SQ
上面図
（ピン・ダウン）
平坦性
0.003 (0.08)
0°
MIN
12
25
13
24
0.019 (0.5)
BSC
0.008 (0.2)
0.004 (0.09)
0.011 (0.27)
0.006 (0.17)
0.057 (1.45)
0.053 (1.35)
7°
0°
0.006 (0.15)
実装面
0.002 (0.05)
26
REV.0
AD9753
REV.0
27
PRINTED IN JAPAN
TDS03/2001/1000
AD9753
このデータシートはエコマーク認定の再生紙を使用しています。
28
REV.0