10ビット、100MSPS＋ TxDAC D/Aコンバータ AD9760* 特長 機能ブロック図 ピンコンパチブルのTxDAC ファミリの製品 TM 125MSPSの更新レート 10ビット分解能 優れたスプリアスの無いダイナミック・レンジ性能 ナイキストまでのSFDR＠40 MHz出力：52dBc 差動電流出力：2 mA∼20 mA 消費電力：175 mW＠5 V∼45 mW＠3 V パワーダウン・モード：25 mW＠5 V 内部1.20 Vリファレンス ＋5 Vまたは＋3 V単電源動作 パッケージ：28ピンSOIC エッジ・トリガ方式のラッチ AD9760は20 mAの定格フルスケール出力電流と100 kΩ未満の出 力インピーダンスを備えた電流出力のD/Aです。シングル・エンド アプリケーション 方式、あるいは差動方式のアプリケーションをサポートするため 通信送信チャンネル： に、差動電流出力を備えています。2つの電流出力の高い整合性を 基地局 実現して、差動出力構成時のダイナミック性能を向上しています。 セット・トップ・ボックス この電流出力は、出力抵抗に直接接続して2つのシングル・エンド ディジタル無線のリンク 方式のコンプリメンタリ電圧出力にすることもトランスに直接接続 ダイレクト・ディジタル・シンセンス（DDS） することもできます。出力電圧の追従範囲は1.25 Vです。 計装システム 精度と汎用性を高めるために、 内部にリファレンスと制御アンプ を備えています。AD9760は、この内部リファレンスでドライブす 概要 ることも、また多種多様な外部リファレンス電圧でドライブするこ AD9760とAD9760-50は、高性能、低消費電力CMOSディジタル／ ともできます。幅広い調整範囲（10：1以上）を持つ内部制御アンプ アナログ・コンバータ（D/A）であるTxDACシリーズの10ビット分 により、優れたダイナミック性能を維持しながらフルスケール電流 解能の製品です。AD9760-50は、50MSPS動作で仕様が規定されて を2 mA∼20 mAの範囲で調整できます。つまり、AD9760は低い消 いますが、性能が若干低い製品です。ピンコンパチブルの8、10、12、 費電力レベルで動作するか、もしくはゲイン範囲を広げるため、 および14ビットの製品で構成されるTxDACファミリは、 通信システ 20 dBの範囲に調整するかします。 ムの送信部に最適な製品です。すべての製品は、同じインター フェース・オプション、同じSOパッケージ、および同じピン配置で AD9760は28ピンのSOICパッケージに実装されています。 また産 業温度範囲に渡って、この製品の仕様が規定されています。 す。つまり、性能、分解能、およびコストに応じて製品を選択でき ます。AD9760とAD9760-50は、それぞれ最高125MSPSと最高 製品ハイライト 60MSPSの更新レートをサポートしながら、優れたAC性能とDC性 1. AD9760はTxDAC製品ファミリの1つです。分解能（8∼14ビッ 能を示します。 ト）、性能、および価格に応じた製品を選択できます。 AD9760は汎用性が高く、2.7 V∼5.5 Vの範囲の単電源動作範囲と 2. AD9760はCMOSプロセスで製造されています。また従来の高い 低消費電力特性を備えていますので、 携帯型で低消費電力が要求さ 消費電力と高い価格のバイポーラまたはBiCMOSのデバイスと れるアプリケーションに最適な製品です。 フルスケール出力電流を 比較して、 より優れたダイナミック性能を示す弊社独自のスイッ 抑えることで、 性能を著しく低下させずに消費電力を45 mWまで減 少させることができます。さらにパワーダウン・モードにより、ス チング技術を採用しています。 3. エッジ・トリガ方式の内部入力CMOSラッチは、簡単に＋3 Vお タンバイ状態の消費電力を約25 mWに減少させることができます。 よび＋5 VのCMOSロジック・ファミリとインターフェースします。 AD9760は革新的なCMOSプロセスで製造されています。セグメ AD9760は、最高125MSPSの更新レートをサポートしています。 ント方式の電流ソース構造と弊社独自のスイッチング技術により、 スプリアス成分を低下させ、 優れたダイナミック性能を実現してい ます。全機能内蔵型のD/Aとするために、エッジ・トリガ方式の ラッチと1.2 Vの温度補償されたバンドギャップ・リファレンスを 内蔵しています。また汎用性の高い電源機能により、＋3 Vと＋5 V のCMOSロジック・ファミリをサポートします。 TxDACはアナログ・デバイセズ社の商標です。 ★特許申請中。 REV.0 アナログ・デバイセズ株式会社 4. 2.7 V∼5.5 Vの汎用性の高い単電源動作範囲と2 mA∼20 mAの幅 広いフルスケール電流調整範囲により、AD9760を消費電力を少 なく動作できます。 5. AD9760の電流出力は、多種多様なシングル・エンド方式、ある いは差動方式に簡単に構成できます。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、 当社はその情報の利用、また利用したことにより引き起こされる第3者の特許または権 利の侵害に関して一切の責任を負いません。さらにアナログ・デバイセズ社の特許また は特許の権利の使用を許諾するものでもありません。 本 社／東京都港区海岸１ - １ ６ - １ 電話03（5402）8200 〒105−6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原３ - ５ - ３ ６ 電話06（350）6868㈹ 〒532−0003 新大阪第２森ビル AD9760/AD9760-50―仕様 DC仕様（特に指定のない限りTMIN∼TMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA） パラメータ Min 分解能 12 DC精度 Typ Max 単位 ビット 1 積分直線性誤差（INL） −1.0 ±0.5 ＋1.0 LSB 微分非直線性（DNL） −0.5 ±0.25 ＋0.5 LSB 単調性 仕様に規定された温度範囲に渡って保証 アナログ出力 オフセット誤差 −0.025 ＋0.025 ％FSR ゲイン誤差（内部リファレンス無し） −10 ±2 ＋10 ％FSR ゲイン誤差（内部リファレンス使用） −10 ±1 ＋10 ％FSR フルスケール出力電流2 2.0 20.0 mA 出力追従性範囲 −1.0 1.25 V 出力抵抗 100 kΩ 出力容量 5 pF 1.20 V 100 nA リファレンス出力 リファレンス電圧 3 リファレンス出力電流 リファレンス入力 入力追従性範囲 0.1 1.25 V リファレンス入力抵抗 1 MΩ 小信号帯域幅（CCOMP1無し）4 1.4 MHz オフセット・ドリフト 0 ppmFSR/℃ ゲイン・ドリフト（内部リファレンス無し） ±50 ppmFSR/℃ ゲイン・ドリフト（内部リファレンス使用） ±100 ppmFSR/℃ リファレンス電圧ドリフト ±50 ppm/℃ 温度係数 電源 電源電圧 AVDD5 2.7 5.0 5.5 DVDD 2.7 5.0 5.5 V アナログ電源電流（IAVDD） 25 30 mA ディジタル電源電流（IDVDD）6 3 5 mA 電源電流スリープ・モード（IAVDD） 8.5 7 消費電力（5 V、 IOUTFS＝20 mA） 190 7 消費電力（3 V、 IOUTFS＝2 mA） V mA mW 45 mW 電源除去比−AVDD −0.2 ＋0.2 ％FSR/V 電源除去比−DVDD −0.025 ＋0.025 ％FSR/V 動作範囲 −40 ＋85 ℃ 注意 1 IOUTA上で測定、仮想グラウンドをドライブ。 2 定格フルスケール電流（IOUTFS）は、32×I REF電流。 3 外部バッファ・アンプを使い、外部負荷をドライブ。 4 リファレンスの帯域幅は、COMP1上の外部コンデンサおよび信号レベルと関係があります。図41を参照して下さい。 5 3 V未満の動作の場合、最適な性能を維持するために、出力電流を12 mA未満に減少することを推奨します。 6 fCLOCK＝50MSPSとfOUT ＝1.0 MHzで測定。 7 fCLOCK＝100MSPSでfOUT ＝40 MHzにして、IOUTAとIOUTB上で50ΩのR LOADを付けバッファ無しの電圧出力を測定。 仕様は予告無しに変更する場合があります。 −2 − REV.0 AD9760 ダイナミック仕様（特に指定のない限りTMIN∼TMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA、差動トランスカップリング出力、50 Ωで両端を終端） モデル AD9760 パラメータ Min Typ 100 125 AD9760-50 Max Min Typ 50 Max 単位 ダイナミック性能 最大出力更新レート（fCLOCK） 60 MSPS 出力セトリング時間（tST） （0.1％まで）1 35 * ns 出力伝播遅延（tPD） 1 * ns グリッジ・インパルス 5 * ns 出力立ち上がり時間（10％から90％）1 2.5 * ns 出力立ち下がり時間（10％から90％）1 2.5 * ns 出力ノイズ（IOUTFS＝20 mA） 50 * pA/√Hz 出力ノイズ（IOUTFS＝2 mA） 30 * pA/√Hz 73 dBc AC直線性 ナイキストまでのスプリアスの無いダイナミック・レンジ fCLOCK＝50MSPS；fOUT＝1.00 MHz TA＝＋25℃ 70 TMIN ∼ TMAX 68 73 68 66 dBc fCLOCK＝50MSPS；fOUT＝2.51 MHz 73 73 dBc fCLOCK＝50MSPS；fOUT＝5.02 MHz 68 68 dBc fCLOCK＝50MSPS；fOUT＝20.2 MHz 55 55 dBc fCLOCK＝100MSPS；fOUT＝2.51 MHz 74 N/A dBc fCLOCK＝100MSPS；fOUT＝5.04 MHz 68 N/A dBc fCLOCK＝100MSPS；fOUT＝20.2 MHz 60 N/A dBc fCLOCK＝100MSPS；fOUT＝40.4 MHz 52 N/A dBc ウィンドウ内のスプリアスの無いダイナミック・レンジ fCLOCK＝50MSPS；fOUT＝1.00 MHz TA＝＋25℃ 74 TMIN ∼ TMAX 72 78 72 78 dBc 70 dBc fCLOCK＝50MSPS；fOUT＝5.02 MHz；2 MHz範囲 76 76 dBc fCLOCK＝100MSPS；fOUT＝5.04 MHz；4 MHz範囲 76 N/A dBc 全高調波歪み fCLOCK＝50MSPS；fOUT＝1.00 MHz TA＝＋25℃ −76 TMIN ∼ TMAX −73 −76 −71 −70 dBc −68 dBc fCLOCK＝50 MHz；fOUT＝2.00 MHz −71 −71 dBc fCLOCK＝100 MHz；fOUT＝2.00 MHz −71 N/A dBc 注意 1 50Ω負荷に対してシングル・エンド方式で測定。 * AD9760と同じ。仕様は予告無しに変更する場合があります。 REV.0 −3 − AD9760 ディジタル仕様（特に指定のない限りTMIN∼TMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA） パラメータ Min Typ ロジック“1”電圧＠DVDD＝＋5 V 3.5 5 ロジック“1”電圧＠DVDD＝＋3 V 2.1 3 Max 単位 ディジタル入力 V V ロジック“0”電圧＠DVDD＝＋5 V 0 1.3 V ロジック“0”電圧＠DVDD＝＋3 V 0 0.9 V ＋10 μA ロジック“1”電流 −10 ロジック“0”電流 −10 ＋10 入力容量 μA 5 pF 入力セットアップ時間（tS） 3 ns 入力ホールド時間（tH） 3 ns ラッチ・パルス幅（tLPW） 4 ns 仕様は予告無しに変更する場合があります。 図1．タイミング図 絶対最大定格* オーダー・ガイド パラメータ 対象 Min Max 単位 AVDD ACOM −0.3 ＋6.5 V DVDD DCOM −0.3 ＋6.5 V ACOM DCOM −0.3 ＋0.3 V モデル名 温度範囲 AD9760AR −40℃ ∼ ＋85℃ 28ピン300mil DVDD −6.5 ＋6.5 V DCOM −0.3 DVDD＋0.3 V ディジタル入力 DCOM −0.3 DVDD＋0.3 V IOUTA、IOUTB ACOM −1.0 AVDD＋0.3 V COMP1、 COMP2 ACOM −0.3 AVDD＋0.3 V REFIO、FSADJ ACOM −0.3 AVDD＋0.3 V 温度特性 REFLO ACOM −0.3 ＋0.3 V 熱抵抗 ＋150 ℃ 28ピン300mil SOIC ＋150 ℃ −65 AD9760-50AR −40℃ ∼ ＋85℃ 28ピン300mil R-28 SOIC AD9760-EB 評価ボード *R＝SOIC θJA＝71.4C/W θJC＝23C/W リード温度 （10秒） R-28 SOIC CLOCK、SLEEP 保管温度 パッケージ・ オプション* AVDD 接合温度 パッケージ ＋300 ℃ * “絶対最大定格”を超えるストレスは、デバイスを永久的に破壊する場合があります。この 定格はデバイスの単なるストレスの度合いであり、 基本的な動作あるいは動作の項に示す他 の条件においてこの定格は考慮されていません。デバイスをある項目についての絶対最大 定格の状態に長時間さらすとデバイスの信頼性に影響を与えます。 注意 ESD（electrostatic discharge）センシティブ・デバイスです。4000Vもの高電圧が人体やテスト機器に充電し、検出される こと無く放電する場合があります。このAD9760は、弊社独自のESD保護回路を備えていますが、高エネルギーの静電界に さらされるとデバイスを永久的に破壊する場合があります。したがって性能の低下あるいは機能の損失を避けるために適 切なESD対策を施して下さい。 −4 − WARNING! ESD SENSITIVE DEVICE REV.0 AD9760 ピン配置 ピン説明 ピン番号 名 称 説 明 1 DB9 最上位データ・ビット（MSB）。 2-9 DB8-DB1 データ・ビット1 ∼ 8。 10 DB0 最下位データ・ビット（LSB）。 11-14、25 NC 内部無接続。 15 SLEEP パワーダウン制御入力。アクティブHI。内部にプルダウン回路を内蔵しているので利用しない場合は何も接 16 REFLO 内部1.2 Vリファレンスを使用する場合は、リファレンス・グラウンド。AVDDに接続すると、内部リファレン 17 REFIO 続しないで下さい。 スをディスエーブル状態にします。 リファレンス入力／出力。内部リファレンスがディスエーブル状態の際にリファレンス入力として動作（つ まりREFLOをAVDDに接続）。また内部リファレンスをアクティブ状態にした場合は、1.2 Vのリファレンス出 力。ACOMとの間に0.1μFのコンデンサが必要。 18 FSADJ フルスケール電流出力調整。 19 COMP1 帯域幅／ノイズ減少ノード。最適な性能を実現するために、AVDDとの間に0.1μFのコンデンサが必要。 20 ACOM アナログ・コモン。 21 IOUTB コンプリメンタリD/A電流出力。すべてのデータ・ビットが0の場合にフルスケール電流。 22 IOUTA D/A電流出力。すべてのデータ・ビットが1の場合にフルスケール電流。 23 COMP2 スイッチング・ドライバ回路用の内部バイアス・ノード。0.1μFのコンデンサでACOMに対してデカップリ 24 AVDD アナログ電源電圧（＋2.7 V ∼ ＋5.5 V）。 26 DCOM ディジタル・コモン。 27 DVDD ディジタル電源電圧（＋2.7 V ∼ ＋5.5 V）。 28 CLOCK クロック入力。クロックの立ち上がりエッジでデータをラッチ。 ング。 REV.0 −5 − AD9760 仕様の定義 温度ドリフト 直線性誤差（積分非直線性またはINL） 温度ドリフトは周囲温度（＋25℃）の値からTMINまたはTMAXでの 直線性誤差は、ゼロからフルスケールとの間に引く直線で示す理 値への最大変化量と規定されています。オフセット・ドリフトとゲ 想的な出力と実際のアナログ出力との最大偏差と定義されていま イン・ドリフトの場合、ドリフトは℃分のフルスケール範囲（FSR） す。 のppmで示されます。またリファレンス・ドリフトの場合は℃分の ppmで示されます。 微分直線性誤差（DNL） DNLはディジタル入力コードを1LSB変化させた際の正規化した 電源除去 フルスケールに対してのアナログ値の変動を測定したものです。 電源電圧を定格値から規定された電圧の最大値または最小値に 変化させた際のフルスケール出力の最大変動のことです。 単調性 ディジタル入力を増加させた際に出力が増加するか、あるいはそ セトリング時間 のままであった場合にD/Aコンバータは単調性を持ちます。 出力が最終値の規定された範囲内に到達してからその範囲内に 収まるまで必要な時間。出力遷移の開始から時間を測定します。 オフセット誤差 出力電流の理想のゼロよりの偏差が、 オフセット誤差と呼ばれま グリッジ・インパルス す。IOUTAの場合、入力がすべて0の場合に出力は0 mAです。また IOUTBの場合、入力がすべて1の場合に出力は0 mAです。 D/A内のスイッチング時間が一定でないために、グリッジ・イン パルスと呼ばれる望ましくない過渡出力が発生します。これは、グ リッジ総面積（pV-s）で仕様が規定されます。 ゲイン誤差 実際の出力範囲と理想的な出力範囲の差です。実際の出力範囲 スプリアスの無いダイナミック・レンジ は、 入力をすべて1に設定した場合の出力から入力をすべて0に設定 出力信号のrms振幅値と規定された帯域幅に渡ってのピーク・ス した場合の出力を減算して決まります。 プリアス信号の差をdBで示したものです。 出力追従性範囲 全高調波歪み（THD） 電流出力のD/Aの出力上での許容可能な電圧範囲のことです。 最大追従限度を超えて動作させた場合、 出力段の飽和またはブレー THDは、 測定した入力信号のrms値と6次までの高調波成分のrms 和との比率のことです。％またはデシベル（dB）で表されます。 クダウンが生じ直線性能を低下させます。 図2．基本AC特性テスト用の構成 −6 − REV.0 AD9760 代表的なAC特性曲線＠＋5 V電源（特に指定のない限りAVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA、50Ωで両端を終端した負荷、 差動出力、T A＝＋25℃、SFDRはナイキストまで） 図3．SFDRとfOUT ＠0dBFS 図4．SFDRとfOUT＠5MSPS 図5．SFDRとfOUT ＠25MSPS 図6．SFDRとfOUT＠50MSPS 図7．SFDRとf OUT＠100MSPS 図8．SFDRとf OUT＠125MSPS 図9．1波のSFDRとAOUT＠f OUT＝fCLOCK/11 図10．1波のSFDRとA OUT＠fOUT＝f CLOCK/5 図11．2波のSFDRとA OUT＠fOUT＝f CLOCK/7 REV.0 −7 − AD9760 図12．THDとfCLOCK ＠fOUT＝2 MHz 図13． SFDRとfOUT およびIOUTFS＠ 100MSPS、0dBFS 図14． 差動方式とシングル・エンド方式の SFDRとfOUT 図15．代表的なINL 図16．代表的なDNL 図17．SFDRと温度＠100MSPS、0dBFS 図18．1波のSFDR 図19．2波のSFDR 図20．4波のSFDR −8 − REV.0 AD9760 代表的なAC特性曲線＠＋3 V電源（特に指定のない限りAVDD＝＋3 V、DVDD＝＋3 V、IOUTFS＝20 mA、50Ωで両端を終端した負荷、 差動出力、T A＝＋25℃、SFDRはナイキストまで） 図21．SFDRとfOUT＠0dBFS 図22．SFDRとf OUT＠5MSPS 図23．SFDRとfOUT＠25MSPS 図24．SFDRとfOUT＠50MSPS 図25．SFDRとfOUT ＠100MSPS 図26．SFDRとfOUT ＠125MSPS 図27．1波のSFDRとA OUT＠fOUT＝f CLOCK/11 図28．1波のSFDRとA OUT＠fOUT＝f CLOCK/5 図29．2波のSFDRとA OUT＠fOUT＝f CLOCK/7 REV.0 −9 − AD9760 図30．THDとfCLOCK ＠fOUT＝2 MHz 図31． SFDRとfOUT およびIOUTFS＠ 100MSPS、0dBFS 図32． 差動方式とシングル・エンド方式の SFDRとfOUT 図33．代表的なINL 図34．代表的なDNL 図35．SFDRと温度＠100MSPS、0dBFS 図36．1波のSFDR 図37．2波のSFDR 図38．4波のSFDR − 10 − REV.0 AD9760 機能の説明 D/Aの伝達関数 図39はAD9760の簡略化したブロック図です。AD9760は全体で最 AD9760はコンプリメンタリ電流出力であるIOUTAとIOUTBを備 高20 mAの電流を供給できるPMOS電流ソース・アレイを内蔵して えています。すべてのビットがHIの場合（つまりD/Aコード＝ います。アレイは、上位5ビット（MSB）に対応する同じ値の電流を 1023）、IOUTAはほぼフルスケールの電流を出力しますが、コンプ 供給する31個のセルに分割されています。次の4ビット、つまり中 リメンタリ出力のIOUTBは、電流をなにも出力しません。IOUTA 位4ビットもその上位ビットの1/16の電流を供給する15個の同じ電 とIOUTB上の出力電流は、 入力コードとIOUTFSの両方と関係があり、 流源で構成されています。残りの下位ビットは、中位ビットの電流 次の式で表すことができます： 源の分数をバイナリで重み付けしたものです。 R-2Rはしご型抵抗回 IOUTA ＝（D/Aコード/1024）×IOUTFS （1） IOUTB＝（1023−D/Aコード）/1024×IOUTFS （2） ここでのD/Aコードは、0∼1023（10進数表示）の範囲です。 前述したように、IOUTFSは通常リファレンス電圧（V REFIO）と外部 抵抗（RSET）で設定されるリファレンス電流（IREF ）と関係がありま す。それを次の式で表すことができます： IOUTFS＝32×IREF （3） ここで IREF＝V REFIO/RSET （4） 2種類の電流出力は、通常抵抗負荷を直接、あるいはトランスを 通してドライブします。DCカップリングが必要な場合、IOUTAと IOUTBはアナログ・コモン（ACOM）に接続するマッチングした抵 抗負荷（RLOAD）に直接接続して下さい。RLOADは、両端を終端した50 Ωまたは75Ωケーブルの場合にIOUTAとIOUTBに見られる等価負 荷抵抗を表していることに注意して下さい。IOUTAとIOUTBノー ド上のシングル・エンド方式の電圧出力は単に： IOUTA ＝IOUTA ×RLOAD （5） IOUTB＝IOUTB×RLOAD （6） VOUTAとVOUTBのフルスケール値は、 規定された歪み性能と直線性 性能を維持するために仕様に規定された出力追従範囲を超えないで 下さい。 路の代わりに、 中位ビットと下位ビットに電流源を使ったことによ り、複数の周波数成分から成る信号のダイナミック性能、あるいは 小さな振幅値の信号の性能が改善され、 さらにD/Aの出力インピー ダンスを高くできました（100 kΩ以上）。 これらの電流は、PMOS差動電流スイッチを通してすべて2つの 出力ノード（IOUTAまたはIOUTB）の内の一方にスイッチします。 このスイッチは新たな回路構造を採用し、 歪み性能をダイナミック に改善しています。 この新しいスイッチ回路はいろいろなタイミン グ・エラーを減らし、そして差動電流スイッチの入力をドライブす る2つのコンプリメンタリ信号の整合性をとっています。 AD9760のアナログ部とディジタル部は、 それぞれ2.7 V∼5.5 Vの 範囲で独自に動作する別々の電源入力（AVDDとDVDD）を備えて います。最高125MSPSのクロック・レートで動作可能なディジタ ル部は、エッジ・トリガ方式のラッチとセグメント方式のデコード 回路で構成されています。またアナログ部は、PMOS電流源、それ に付随する差動スイッチ、1.20 Vのバンドギャップ電圧リファレン ス、およびリファレンス制御アンプで構成されています。 フルスケール出力電流は、リファレンス制御アンプによって制御 され、外部抵抗（RSET）を通じて2 mAから20 mAの範囲に設定でき ます。リファレンス制御アンプと電圧リファレンス（VREFIO）、およ び外部抵抗で、 適当な係数を持つセグメント方式の電流源と同じ電 流値のリファレンス電流（IREF）を設定します。またフルスケール電 流（IOUTFS）は、IREF の値の32倍です。 図39．機能ブロック図 REV.0 − 11 − AD9760 IOUTAとIOUTB上の差動電圧（V DIFF）は： VDIFF＝（IOUTA −IOUTB）×RLOAD （7） IOUTA、IOUTB、 およびIREFの値の代わりに、VDIFFは次の式で表すこと ができます： VDIFF＝｛（2D/Aコード−1023）/1024｝× （32RLOAD/RSET）×V REFIO （8） 上の2つの式はAD9760を差動方式で動作させる際に有利な点を表 しています。まず第1に、差動方式の動作はノイズ、歪み、およびDC オフセット等のIOUTAとIOUTBに関連する同相誤差源をキャンセルし ます。第2番目に、差動コードに依存する電流、それによる電圧 （VDIFF）は、シングル・エンド方式（つまりV OUTAまたはVOUTB）の2倍 の出力電圧です。したがって、負荷に対して2倍の電力を供給でき ます。 AD9760のシングル・エンド出力（VOUTまたは）あるいは差動出力 （VDIFF）は、式8に示すようにRLOADとRSET用に比例関係のある温度追 従性のある抵抗を選択することで改善できます。 図41．外部リファレンス構成 リファレンス制御アンプ AD9760はD/Aのフルスケール出力電流（IOUTFS）を調整するため の制御アンプを内蔵しています。この制御アンプは、図41のように V-I変換器として構成されています。式4のように、この出力電流 リファレンス動作 （IREF）はVREFIOと外部抵抗（RSET）の比率で決まります。このセグ AD9760は外部リファレンスにより簡単にディスエーブルや無効 にできる1.20 Vのバンドギャップ・リファレンスを備えています。 メント方式の電流ソースで使用されるIREFによって、式3に示すよう に適当な係数が乗じられ、IOUTFSを設定します。 この内部リファレンスまたは外部リファレンスの選択に応じて、 IREFを62.5μAから625μAの範囲で設定すると、 制御アンプにより REFIOを入力、 あるいは出力にできます。 図40に示すようにREFLO IOUTFSを2 mAから20 mAの範囲で調整できます。IOUTFSの幅広い調整 をACOMに接続した場合、内部リファレンスがアクティブになり、 範囲により、数々のメリットが生じます。1つ目のメリットは、 REFIOは1.20 Vを出力します。この場合、内部リファレンスは IOUTFS と正比例の関係にあるAD9760の消費電力に関するものです REFIOとREFLOとの間に0.1μF以上のセラミック・チップ・コン （消費電力の項を参照）。2つ目のメリットは、システムのゲイン・コ デンサを使って外部で補償しなければなりません。 さらにより大き ントロールの際に有効な20 dB調整に関するものです。 な負荷が必要な場合、 入力バイアス電流が100 nA未満の外部アンプ でREFIOをバッファして下さい。 リファレンス制御アンプの小信号帯域幅は約1.4 MHzですが、 COMP1とAVDDとの間に外部コンデンサを接続することにより、 この帯域幅を低下させることができます。制御アンプの出力 （COMP1）は、制御アンプの小信号帯域幅を制御し、出力インピー ダンスを低下させる50 pFのコンデンサを通じて補償されています。 さらに外部に容量成分を持たせると、帯域幅をより低下し、そして リファレンスのノイズを抑えるフィルタとして動作します。図42 は、外部コンデンサとリファレンス・アンプの小信号−3 dB帯域幅 を示しています。 −3 dB帯域幅は1番主要な極、つまり時定数に一致していますの で、 ステップ状の信号をリファレンスに入力した場合の制御アンプ 図40．内部リファレンス構成 のセトリング時間を見積もることができます。 REFLOをAVDDに接続すると、 内部リファレンスはディスエーブ ル状態となります。この場合、図41に示すようにREFIOに外部リ ファレンスを接続します。この外部リファレンスは、より高い精度 とドリフト性能を実現できる固定リファレンス電圧、 またはゲイン 制御用の可変リファレンス電圧を備えます。内部リファレンスは ディスエーブル状態で、R E F I O を高入力インピーダンス状態 （1 MΩ）が、外部リファレンスの負荷の影響を抑えていますので、 0.1μFの補償コンデンサは必要ありません。 図42．外部COMP1コンデンサと−3dB帯域幅 − 12 − REV.0 AD9760 図43．単電源ゲイン制御回路 0.1μFの外部コンデンサを付けることで、最適の歪み性能を持つ 再構成出力波形を実現できます。つまり固定のIREF を使うアプリ ケーションの場合、0.1μFのセラミック・チップ・コンデンサを推 奨します。 さらに制御アンプは低い消費電力での動作用に最適化さ れていますので、 大きな信号振幅を必要とする乗算アプリケーショ ンでは外部制御アンプを利用することを考慮して下さい。 この外部 制御アンプで、 アプリケーションの全体の大信号乗算帯域幅と歪み 性能を改善できます。 RSETが固定の場合にIREF を変化させる方法が2種類あります。1番 目の方法は、単電源システムに適したもので、内部リファレンスを ディスエーブル状態にし、REFIOの同相電圧を1.25 Vから0.10 Vま 図44．両電源ゲイン制御回路 でのその追従範囲に渡って変化させます。単電源アンプまたは D/AでREFIOをドライブできます。つまり、 RSETが固定でもIREF を変 アプリケーションの中には、乗算帯域幅、歪み性能またはセトリ 化させることができます。 REFIOの入力インピーダンスは約1 MΩ ですので、 電圧モードの簡単なR-2Rはしご型のD/Aで回路を構成し ング時間を改善するために外部制御アンプを使う場合があります。 てゲインをコントロールします。図43の回路は、AD7524とAD1580 この場合、AD817等の50 pFの負荷をドライブできる外部アンプが 適しています。図45に示すように、ドライブ能力の小さい内部リ （外部1.2 Vリファレンス）を使った回路です。 2番目の方法は両電源システムを使う方法で、REFIOの同相電圧 ファレンス・アンプと並列に配置します。この時、外部アンプは内 を固定にし、アンプを通じて抵抗（RSET）に外部電圧（VGC）をかけて 部のリファレンス制御アンプを単にオーバードライブしているだけ IREFを変更する方法です。図44は、この2番目の方法の例です。内部 です。さらに内部制御アンプの出力電流が制限されているので、 リファレンスで制御アンプの同相電圧を1.20 Vに設定しています。 オーバードライブしてもダメージを受けません。 外部電圧 （VGC） はACOMを基準とし、 また1.2 Vを超えないようにし て下さい。IREFMINとIREFMAXがそれぞれ62.5μAと625μAを超えない ようにRSETを決めて下さい。 図44内の式でRSETの値を決めるために、 図44内の方程式を使うことができます。 図45．外部リファレンス制御アンプを構成 REV.0 − 13 − AD9760 アナログ出力 ディジタル入力 AD9760は、シングル・エンド方式の動作、あるいは差動方式の動 AD9760のディジタル入力は、10個のデータ入力ピンとクロック 作に構成できる2つのコンプリメンタリ電流出力 （IOUTA とIOUTB） を備 入力ピンから成り立っています。この10ビットのパラレル・データ えています。IOUTA とIOUTBは、D/A伝達関数の項の中の式5から式8に 入力はDB9が最上位ビット（MSB）そして、DB0が最下位ビット 示したように、負荷抵抗（RLOAD）を通してシングル・エンド方式の （LSB）である通常の正のみのバイナリ・コードです。全データ・ コンプリメンタリ電圧出力（V OUTAとVOUTB）に変換できます。さら ビットがロジック1の場合、IOUTAはフルスケール出力電流を発生 にVOUTAとVOUTB間の差電圧 （V DIFF）は、 トランスあるいは差動アンプ します。またIOUTBはコンプリメンタリ出力で、 入力コードに応じ 回 路 を 通 じ て シ ン グ ル・ エ ン ド 方 式 の 電 圧 に 変 換 で き ま す 。 てフルスケール電流を2つの出力に分割します。 AD9760のAC性能は、 IOUTAとIOUTB上の振幅電圧が±0.5 Vの範囲 ディジタル・インターフェースは、エッジ・トリガ方式のマス に制限される差動トランス・カップリング出力で利用する場合に最 ター・スレーブ・ラッチを利用しています。図1に示すように、ク 高なものとなります。またシングル・エンド方式のユニポーラ出力 ロックの立ち上がりエッジ後にD/Aの出力を更新します。また最高 構成にする場合、IOUTAを使って下さい。 125MSPSのクロック・レートをサポートできるように設計されて AD9760を差動動作に構成した場合、 AD9760の歪み性能とノイズ います。クロックは、仕様に規定されたラッチ・パルス幅を満たす 性能を改善できます。 トランスまたは差動アンプの同相除去によっ どのデューティー比でも動作させることができます。 さらにセット て、IOUTAとIOUTB両方の同相誤差を著しく減少できます。この同相誤 アップ時間とホールド時間も、 仕様に規定された最小時間を満足す 差には、偶数次の歪み積やノイズ等が含まれます。歪み性能の改善 る限り変更することができます。しかし遷移エッジの位置によっ 効果は、 再構築する波形の周波数成分が増加するにつれて顕著にな て、ディジタル・フィードスルーと歪み性能に影響を与える場合も ります。これは、ダイナミックな同相歪み、ディジタル・フィード あります。最高の性能を実現するのは通常入力データがデュー スルー、およびノイズ等の1次のキャンセル操作を行うからです。 ティー比50％のクロックの立ち下がりエッジで遷移した際です。 トランスを通じて差動／シングル・エンド変換を行えば、負荷に ディジタル入力はCMOSと互換性があり、 ロジックのスレッシュ 対する再構築した信号の電力を2倍にできます（ソース終端は行わ ホールド（VTHRESHOLD）はディジタル正電源（DVDD）の約半分に設 ないと仮定した場合）。 IOUTAとIOUTBの出力電流はコンプリメン 定しています。もしくは、 VTHRESHOLD＝DVDD/2（±20％） タリですので、差動的に処理すると付加的なものとなります。適切 なトランスを選択すれば、AD9760は差動負荷に対して必要な電力 AD9760の内部ディジタル回路は、 2.7 V∼5.5 Vの範囲のディジタ レベルと電圧レベルを供給できます。出力構成例については、 ル電源で動作できます。その結果、DVDDがTTLドライバの最大HI AD9760の応用の項を参照して下さい。 レベル電圧 （VOH（MAX）） 以上に設定されている場合にTTLレベルを取 IOUTAとIOUTBの出力インピーダンスは、電流ソースに関連す り扱うことができます。通常、DVDDが3 V∼3.3 Vのものであれば るPMOSスイッチの並列配置の構成によって決まります。この値 ほとんどのTTLロジック・ファミリと互換性を持つことができま は、通常5 pFとこれに並列に100 kΩです。さらにこの値は、PMOS す。図46は、データ入力とクロック入力の等価ディジタル入力回路 の性質のために出力電圧 （VOUTA とVOUTB） とも若干関係があります。 です。スリープ・モード入力は、パワーダウン回路を持つという点 結果として、I-Vオペアンプ構成を通してIOUTAとIOUTBを仮想グ を除いて全く同一です。したがって、この入力をフローティング状 ラウンドに維持すると、最適なDC直線性が実現できます。AD9760 態にしてもAD9760はイネーブル状態です。 のINL/DNL仕様は、オペアンプを通じてIOUTAを仮想グラウンド にして測定されていることに注意して下さい。 さらにIOUTAとIOUTBは、最高の性能を実現するために備えて いなければならない正と負の電圧追従範囲を持ちます。 CMOSのブ レークダウン特性により、 負の出力追従範囲は−1.0 Vです。この限 度を超えて動作させると、 出力段がブレークダウンし、AD9760の信 頼性に影響を与えます。 図46．等価ディジタル入力 また正の出力追従範囲は、フルスケール電流（IOUTFS）に若干依存 します。IOUTFSが20 mAの際は定格の1.25 Vから、IOUTFSが2 mAの際 AD9760は最高125MSPSに更新できますので、 最適な性能を実現 の1.00 Vに低下します。IOUTAとIOUTB 上の最大フルスケール信号が 0.5 Vを超えない場合に、シングル・エンド方式あるいは差動方式の するためにはクロック入力とデータ入力信号の品質が重要です。 歪みに関して最高の性能を実現します。AD9760の出力（すなわち、 ディジタル・データ・インターフェース回路のドライバは、要求さ VOUTAおよび／またはV OUTB）がその出力追従範囲を超える可能性が れる最小／最大入力ロジック・レベルのスレッシュホールドと規定 あるアプリケーションでは、 RLOADの大きさを調整して下さい。この された最小セットアップ時間およびホールド時間を満たすようにし 追従性範囲を超えて動作させると、AD9760の直線性性能に影響を て下さい。以上の条件を満たす最も低速のロジック・ファミリを利 与え、歪み性能を低下させることになります。 用すると、データ・フィードスルーやノイズが最も小さくなりま す。 − 14 − REV.0 AD9760 ディジタル信号のラインはできる限り短くし、 また伝播遅延のミ スマッチが生じないようにラインの長さも合わせて下さい。 AD9760のディジタル入力とドライバ出力の間に小さな値の抵抗 （20Ωから100Ω）を挿入すれば、データ・フィードスルーに影響を 与えるディジタル入力上のオーバーシュートやリンギングを抑える ことができます。ラインが長く、またデータ更新レートが大きい場 合、ディジタル入力上でノイズが少なくなるように、終端抵抗を使 うストリップ・ライン技術を利用して下さい。さらにAD9760の周 辺の動作ロジック振幅を小さくし、対応するディジタル電源電圧 （DVDD）も小さくすることによりデータ・フィードスルーを抑え ることもできます。 外部クロック回路は、最小／最大ロジック・レベルを満足させ高 速のエッジを持ち、さらに低ジッタのクロックをAD9760に入力す 図47．IAVDDとIOUTFS るようにして下さい。高速のクロックによって、再構築した波形上 に乗る位相ノイズを発生するジッタを抑えることができます。 した がって、アプリケーションを最適な性能で動作させるために、高速 のロジック・ファミリでクロック入力をドライブして下さい。 逆にIDVDD は、ディジタル入力波形、fCLOCK、およびディジタル電源 DVDDの両方に関係があります。図48と図49は、それぞれDVDDが クロック入力は、ディジタル・スレッシュホールド（DVDD/2） 5 Vと3 Vの際のいろいろな更新レートの場合のフルスケールSIN波 電圧を中間とし、そして最小／最大ロジック・スレッシュホールド 出力比（fOUT/fCLOCK）とIDVDDの関係を示したものです。DVDDを5 V を満足するサイン波でドライブすることもできます。これにより、 から3 Vに低下させた場合にIDVDDが半分以下になることに注意して 通常位相ノイズという点で若干性能が低下します。サンプリング・ 下さい。 レートが高く、 また出力周波数が高い場合にこの性能低下が顕著に なります。さらにサンプリング・レートが高い場合は、ディジタル・ ロジックの20％の許容誤差を考慮に入れて下さい。 これは許容誤差 が実効クロック・デューティー比に影響を与え、その結果として必 要なデータ・セットアップ時間とホールド時間にその誤差が割り込 んでしまうからです。 スリープ・モード動作 AD9760は出力電流を遮断し、規定された2.7 Vから5.5 Vの電源電 圧範囲と温度範囲で電源電流を8.5 mA未満に減少するパワーダウン 機能を備えています。SLEEPピンにロジック・レベル“1”を入力す ると、このモードをアクティブにできます。またこのディジタル入 力は、フローティング状態にしてもAD9760をイネーブル状態のま 図48．IDVDDと比率＠DVDD＝5 V まにするプルダウン回路を備えています。 AD9760のパワーアップ特性とパワーダウン特性は、 COMP1に接 続する補償コンデンサの値に関わってきます。0.1μFの定格値で AD9760は5μs未満でパワーダウンとなり、また約3.25 msでパワー アップします。図45に示すように、外部制御アンプを使用する場合 はスリープ・モードは利用しないで下さい。 消費電力 AD9760の消費電力（P D）は、いくつかの条件に左右されます。 （1 ）A V D D と D V D D の電源電圧。（2 ）フルスケール電流出力 （IOUTFS）。 （3）更新レート（fCLOCK）。 （4）再構築するためのディジタ ル入力波形等です。消費電力は、アナログ電源電流（IAVDD）とディ ジタル電源電流（DVDD）に正比例します。また図47に示すように、 IAVDDはIOUTFSに正比例し、fCLOCKとは無関係です。 図49．IDVDDと比率＠DVDD＝3 V REV.0 − 15 − AD9760 AD9760の応用 オペアンプを使用した差動構成 出力構成 図51に示すように、1個のオペアンプを利用して差動／シング 以降にAD9760の代表的な出力構成を紹介します。特に指定しな ル・エンド変換操作を実現できます。AD9760は2個の負荷抵抗 い限り、IOUTFSは定格の20 mAに設定します。最適なダイナミック性 （RLOAD ）で構成されています。IOUTAとIOUTB上の差動電圧は、差 能が要求される回路の場合には差動出力構成を推奨します。 差動出 動オペアンプ回路を通してシングル・エンド方式の信号に変換しま 力構成は、 RFトランス回路か差動オペアンプ回路のいずれかで使わ す。IOUTAとIOUTBとの間にオプションのコンデンサを取り付け れます。トランス回路は最適な高周波性能を実現できますし、AC ることもできます。これがローパス・フィルタの実部の極となりま カップリングを行う回路で使用することを推奨します。 また差動オ す。このコンデンサを付けることで、オペアンプ入力の過負荷によ ペアンプ構成は、DCカップリング、バイポーラ出力、信号ゲイン操 るDACの出力値の増大を防ぎ、オペアンプの歪み性能を改善できま 作、およびレベル・シフトが必要な回路に適しています。 す。 シングル・エンド方式の出力は、ユニポーラの電圧出力が必要な 回路に適しています。IOUTAまたはIOUTBをACOMをリファレン スとする適当な大きさの負荷抵抗と接続する場合、 正のユニポーラ 出力電圧構成となります。またこの構成は、DCカップリングを必 要とする、 出力電圧がグラウンドをリファレンスする単電源システ ムに最適です。もう1つの構成方法として、アンプをI-V変換器に構 成するものがあります。つまり、IOUTAあるいはIOUTBを負のユニポー ラ電圧に変換する方法です。IOUTAまたはIOUTBは仮想グラウンドに 保持されますので、この構成は最高のDC直線性を実現できます。 図51．オペアンプを使用したDC差動カップリング回路 IOUTAは、IOUTBより若干性能が上回ることに注意して下さい。 トランスを使用した差動カップリング この構成の同相除去性能は、通常抵抗の整合性で決まります。こ 図50に示すように、RFトランスを使用して差動／シングル・エ の回路では、AD8047を使用する差動オペアンプ回路で信号ゲイン ンドの信号変換操作を実現できます。 出力信号の周波数成分がトラ を増加させています。出力は約±1.0 Vですので、 このオペアンプは ンスの通過域内に存在する場合、 差動カップリングしたトランス出 両電源で動作させなければなりません。AD9760の差動性能を保ち 力の歪みに関して最高の性能を達成します。Mini-Circuits社のT1- ながら、他のシステム・レベルの要求（コストや消費電力等）を満 1T等のRFトランスは、優れた同相歪み（偶数次の高調波）除去性能 たすことができる高速アンプを選択して下さい。またこの回路の性 と幅広い周波数領域のノイズの除去特性を示します。 さらに電気的 能を最適なものにする際は、オペアンプの差動ゲイン、ゲイン設定 に絶縁できますし、負荷に対して2倍の電力を供給できます。イン 抵抗の値、およびフルスケール出力振幅性能等を考慮にいれて下さ ピーダンス比が異なるトランスも、 インピーダンスのマッチング用 い。図52に示した差動回路は、単電源システムで要求されるレベ に利用できます。トランスはACカップリングのみということに注 ル・シフトを行います。この場合、AD9760とオペアンプ両方のア 意して下さい。 ナログ正電源（AVDD）は、AD9760の差動出力を中間電源（AVDD/ 2）にレベル・シフトするためにも使われます。この回路の場合、 AD8041が最適なオペアンプです。 図50．トランスを使用した差動出力 トランスのAD9760側の中心タップは、 IOUTAとIOUTB両方のDC電流 の経路となるようにACOMに接続して下さい。IOUTAとIOUTB上 のコンプリメンタリ電圧 （VOUTAとV OUTB）は、 ACOMを中心に対称的 図52．単電源DC差動カップリング回路 に振幅します。そして、この出力振幅値はAD9760の仕様に規定さ れた出力追従範囲内となるようにして下さい。 受動素子による再構 築フィルタ、あるいはケーブルを通じてトランスの出力と負荷 （RLOAD）を接続する回路の場合は、差動抵抗（RDIFF）を設けて下さ い。トランスのインピーダンス比がRDIFFの値を決めます。そして適 切なソース終端となり、低VSWRをもたらします。RDIFFを通じて信 号電力の約半分を消費することに注意して下さい。 − 16 − REV.0 AD9760 シングル・エンド方式のバッファを利用しない電圧出力 電源とグラウンド処理の考察 図53は、 両端を終端した50Ωケーブル用のAD9760を約0 Vから＋ 高速性能と高性能を共に必要とするシステムでは、 プリント回路 0.5 Vのユニポーラ出力範囲に構成したものです。 20 mAの定格フル 基板のレイアウトが回路設計と同じように重要となります。適切な スケール電流（IOUTFS）は、25Ωの等価RLOADを流れます。この場合の RF技術を施さなければなりません：部品の選択、部品の配置とライ RLOADは、IOUTAとIOUTB上の等価負荷抵抗成分を表しています。 ンの引き回し、電源バイパス処理とグラウンド処理等です。4重PC また使用しない出力（IOUTAまたはIOUTB）は、直接ACOM、また ボード使用のAD9760評価ボードは上記に記された考慮の例として はマッチングRLOAD を通じて接続できます。正の追従範囲に収まる 役立ちます。図60から図65は、AD9760評価ボードのもので、推奨す 限り、違う値のIOUTFSとRLOADを選択できます。このモードでもう1つ るプリント回路基板のグラウンド、電源、および信号面のレイアウ 考慮に入れなければならないことは、 このデータシートのアナログ トです。 出力の項で説明した積分非直線性（INL）です。最適なINL性能を必 高速、高分解能のシステムでは、適切なグラウンド処理とデカッ 要とする場合、シングル・エンド方式のバッファ電圧出力構成を推 プリング操作が基本です。AD9760は、システム内でのアナログお 奨します。 よびディジタル・グラウンドの電流を制御し易いように、アナログ とディジタルの電源ピンとグラウンド・ピンを別々に備えていま す。通常、アナログ電源（AVDD）はできる限りチップの近くでア ナログ・コモン（ACOM）に対してデカップリングして下さい。同 様にディジタル電源（DVDD）もできる限りチップの近くでDCOM に対してデカップリングして下さい。 1つの＋5 Vまたは＋3 V電源をアナログ電源とディジタル電源両 方に使うアプリケーションでは、図55に示す回路を使用してノイズ 図53．0 Vから＋0.5 Vのバッファを使用しない電圧出力 の少ないアナログ電源を作ることができます。この回路は、電源毎 の差動LCフィルタとリターン・ラインを持ちます。また低ESRタ シングル・エンド方式の電圧出力構成 イプの電解とタンタル・コンデンサで低ノイズを実現できます。 図54は、バッファを使用したシングル・エンド方式の出力構成 で、 オペアンプU1はAD9760出力電流に対してI-V変換操作を行って います。U1はIOUTA（またはIOUTB）を仮想グラウンドに保ちま す。つまり、アナログ出力の項で説明したようにD/AのINL性能に 影響を与える非直線的な出力インピーダンスの効果を抑えます。 こ のシングル・エンド方式の構成は通常最高のDC直線性性能を実現 しますが、 DACの更新レートが高い場合のAC歪み性能はU1の振幅 能力によって制限されます。 U1は負のユニポーラ電圧を出力し、こ のフルスケール出力電圧は単にR FBとI OUTFSから生じるものです。 図55． ＋5 Vまたは＋3 V単電源アプリケーション用の差動LC IOUTFS とRFBを調節して、フルスケール出力をU1の電圧出力振幅能力 フィルタ の範囲内に設定して下さい。シンク操作に必要な信号電流（U1）は 低下しますので、AC歪み性能を改善することによってIOUTFSを減少 AD9760を最適に動作させるには、電源とグラウンドが低ノイズ することができます。 に保つことが重要です。適切に処理を行いノイズを低減できれば、 グラウンド面は高速回路基板で重要な働きを行います：バイパス処 理、シールド処理、電流転送処理等です。アナログとディジタル信 号両方を扱う回路では、基板のアナログ部とディジタル部を別々に 離して下さい。そしてアナログ・グラウンド面でアナログ信号ライ ンを囲むようにして下さい。またディジタル・グラウンド面でディ ジタル回路を囲むようにして下さい。 D/A、リファレンス、および他のアナログ部品のアナログ・グラ ウンド・ピンは、すべてアナログ・グラウンド面に直接接続して下 図54．ユニポーラのバッファを使用した電圧出力 さい。また最適な性能を実現するために、D/Aの直下または1/2イ ンチ内で両グラウンド面を1/8インチ幅から1/4インチ幅のラインで 接続して下さい。 さらにこのグラウンド面が重要な信号ラインで中 断されないように注意して下さい。ディジタル側の重要な信号ライ ンは、D/Aへのディジタル入力ラインとクロック信号です。アナロ グ側では、D/A出力信号、リファレンス信号、および電源フィーダ です。 REV.0 − 17 − AD9760 電源ラインの配線には幅広いラインまたは面にすることを推奨 します。これにより、製品に低い直列インピーダンスの電源を供給 し、 さらにグラウンド面にいくつかの容量デカップリング処理を適 切な場所に配置できます。また信号グラウンド・ラインで大きな電 圧降下を発生しないように、 信号ラインと電源ラインのレイアウト には十分留意することが重要です。すべての信号ラインは、各ライ ンの電流が他のラインに誘導しないように、できる限り短く、そし 図56．代表的なQAM構成 てパッケージの近くに配置することを推奨します。 ラインの長さが 1インチ以上の場合、終端抵抗を用いたストリップ・ライン技術を 考慮に入れて下さい。 この終端抵抗の必要性またはその値は使用す るロジック・ファミリに関わってきます。 この構成では、 IとQチャンネル間のゲインと位相の整合性を適切 に維持することがより困難なものになります。図57の構成では、I 高速のミックスドシグナルのプリント回路基板のレイアウトお とQチャンネル間の整合性と温度安定性を改善できます。U1の電圧 よび実装方法についての詳細については、アナログ・デバイセズ社 リファレンスを利用してIとQチャンネル用のゲインを設定すれば、 のアプリケーション・ノート、AN-280とAN-333を参照して下さい。 ゲイン整合性と安定性を改善できます。さらにRSETとRLOAD用にマッ チングのとれた個別の抵抗回路を利用すると、ゲイン整合性と安定 応用 性をより向上できます。RCAL1とRCAL2を通じて調整を行えば、2チャ AD9760をQAM変調操作に利用する場合 ンネル間のゲインの初期不整合を補償できます。この回路は、 U1と QAMは、ディジタル通信システムで最も一般的に利用されてい U2のゲイン設定抵抗（RSET）、実効負荷抵抗成分（RLOAD）、および各 るディジタル変調技術です。この変調技術は、FDMおよびスペク DACの制御アンプの電圧オフセットの不整合性をキャンセルしま トラム拡散（CDMA）システムで利用されています。QAM信号は、 す。U1とU2の差動電圧出力は、整合のとれた50Ωのフィルタ回路 振幅（AM変調）と位相（PM変調）の両方を変調した搬送波です。周 を通じて直交ミキサーの差動入力に入力されます。 波数が同じで、位相が90゜異なる2つの搬送波を個別に変調して、 QAM信号を発生します。この結果、位相（I）搬送波成分とI成分と 位相が90゜シフトした直交（Q）搬送波成分に分かれます。次にIと Q成分を加算し、規定した搬送波周波数でQAM信号を発生します。 図56は、QAM変調器の一般的なブロック図です。変調処理は、ア ナログ領域で行います。2個のD/Aは、それぞれベースバンドI成分 とQ成分を発生するために使用しています。 各成分は直交ミキサー の前段で、通常ナイキスト・ミキサーに入力します。この整合のと れたナイキスト・フィルタは、シンボル間の干渉を抑えながら各信 号成分のスペクトル包絡線に対してシェーピング処理を行います。 D/Aは、通常QAMシンボル・レートで更新するか、あるいはD/Aの 前段に内挿フィルタを設ける場合はシンボル・レートの倍数で更新 します。内挿フィルタを実装すると、2つのベースバンド・チャン ネル間のゲインと位相のミスマッチを抑えることができますので、 アナログ・フィルタが簡単なもので十分になります。直交ミキサー 図57．2個のAD9760を使用したベースバンドQAM構成 は、位相搬送周波数と直交位相搬送周波数でI成分とQ成分を変調 し、次にこの2出力を加算してQAM信号を発生します。 − 18 − REV.0 AD9760 DSPやASICのディジタル領域を通しQAM信号を発生するのも可 能です。この場合QAM信号を再構するため、十分な分解能と性能 AD9760評価ボード 概要 をもつD/Aを一個必要とするだけです。 さらにPSKやFSK等の他の AD9760-EBは、 10ビットD/Aコンバータ、AD9760の評価ボードで ディジタル変調操作を実行するディジタルASICを発売している会 す。レイアウトと回路設計には十分留意されており、予備のスペー 社も存在します。このASICでは、I成分とQ成分のゲインと位相の ス（部品穴）を基板上に設けておりますので、ユーザーの方は高分 整合性が完全に一致できるという長所があります。これは、通信シ 解能と高速変換処理が要求されるアプリケーション用に簡単に ステムで最適な性能を維持する上で重要なポイントです。 またこの AD9760を評価することができます。 構成では、 QAM搬送波の規定された周波数より十分高いクロック・ ユーザーの方は、このボードを使用してAD9760をいろいろな構 レートでD/Aを動作させなければなりません。図58は、AD9760を 成で動作させることができます。トランスによるカップリング出 使用したこの構成のブロック図です。 力、抵抗で終端する出力、反転／非反転出力、差動アンプ出力等の 出力構成が可能です。またディジタル入力は、任意のビット長で直 接外部からドライブできます。 さらにオプションで負荷終端用の抵 抗をボードに設けることもできます。 AD9760を内部リファレンス、 あるいは外部リファレンスあるいはパワーダウン性能を用いるかの いずれかで動作させることも可能です。 AD9760評価ボードの動作と構成の詳細については、アプリケー ション・ノート （AN-420）の“AD9760/AD9762/AD9764-EB評価ボー ドの利用方法”を参照して下さい。 図58．ディジタルQAM構成 REV.0 − 19 − AD9760 図59．AD9760評価ボード回路図 − 20 − REV.0 AD9760 図60．シルクスクリーン層−上 図61．プリント回路基板の部品面（第1層） REV.0 − 21 − AD9760 図62．プリント回路基板のグラウンド面（第2層） 図63．プリント回路基板の電源面（第3層） − 22 − REV.0 AD9760 図64．プリント回路基板のハンダ面（第4層） 図65．シルクスクリーン層−下 REV.0 − 23 − AD9760 外形寸法 寸法はインチと（mm）で示します。 28ピン、300milSOIC うにやさ ゅ い し ちき PRINTED IN JAPAN D0406-2.7-4/97,1A （R−28） み る 「この取扱説明書はエコマーク認定の再生紙を使用しています。」 ど りをまも − 24 − REV.0