2×補間フィルタつき デュアル10ビットTxDAC＋TM* AD9761 特長 機能のブロックダイアグラム 完全10ビット、40MSPS デュアル送信DAC DCOM 優れたゲイン・オフセットマッチング 微分非直線性誤差： 0.5LSB 有効ビット数： 9.5 SLEEP DVDD ラッチ "I" CLOCK DAC DATA INPUTS (10 BITS) ２×補間フィルタ AVDD "I" DAC 2x ラッチ "Q" IOUTB リファレンス バイアス発生機 COMP1 COMP2 COMP3 20MSPS/チャネルデータレート 単電源： ＋2.7 V∼＋5.5 V IOUTA REFLO FSADJ REFIO 信号対（雑音＋歪み）比： 59dB スプリアスフリーダイナミックレンジ： 71db ACOM "Q" DAC 2x QOUTA QOUTB 低電力消費： 200 mW（＋3 V電源 @ 40 MSPS） オンチップ・リファレンス WRITE INPUT SELECT INPUT MUX コントロール AD9761 28ピン SSOP 概要 製品ハイライト AD9761は、完全デュアルチャネル、高速、10ビットCMOS DAC 1．デュアル10ビット、40MSPS DAC： I、Q情報のフレキシブルな送 である。AD9761は特に広いバンド幅を使用し、デジタルI及びQ情 信性能、低歪み性能に最適化した高性能 40MSPS DACを2基装 報が送信作業中に処理されるようなコミュニケーションアプリケー 備。 ション（例：スプレッドスペクトラム）用に開発された。機器の構 2．2×補間フィルタ：DAC入力前に62.5dBストップバンドリジェク 成は、2つの10ビット、40MSPS DAC、デュアル2×補間フィルタ、電 ションのデュアルマッチングFIR補間フィルタを装備。 DACの復 圧レファレンス、デジタル入力インターフェース回路である。 AD9761はチャネルあたり20MSPSの入力データレートをサポート 元フィルタ仕様要求を低減。 3．低電力消費：完全なCMOSデュアルDAC機能が僅か200 mW、 しており、 このレートはそれぞれのDACを同時アップデートする前 2.7 V∼5.5 Vシングルサプライで動作する。DACフルスケール電 に最大40MSPSまで補間される。 流は低電力オペレーション用に軽減する事が可能で、 アイドル運 インターリーブされたI及びQ入力データストリームは、I及びQ のラッチとその他の追加コントロールロジックより成るデジタルイ ンターフェース回路に渡される。データはオリジナルのI及びQ 転時の電力削減用スリープモードも用意されている。 4．チップ搭載電圧レファレンス：AD9761は1.20 Vの温度補償付き バンドギャップ電圧レファレンスを装備している。 データに逆インターリーブされる。 チップ搭載のステートマシーン 5．シングル10ビットデジタル入力バス：AD9761は搭載するDACそ がI、Qデータのペアリングを保証している。それぞれのラッチから れぞれが異なるアップデートレートを持つ事を含む色々な用途 のデータ出力は、その後2×デジタル補間フィルタで処理される。 に応じられるよう、 フレキシブルなデジタル入力インターフェー このため復元フィルタに対する要求仕様は低減される。 インターポ スを装備。 レートされたフィルタ出力はそれぞれ10ビットDACの入力となる。 DACはグリッチエネルギーを減らし、 ダイナミックアキュラシー を最大化するため、 セグメントされた電流ソースアーキテクチャ及 6．小さなパッケージ：AD9761は小さな28リード線SSOPパッケー ジで完全な統合機能を実現。 7．製品ファミリー：AD9761デュアル送信DACには2つのデュアル び独自のスイッチング技術を統合したものを導入している。 それぞ 受信ADC姉妹製品（8ビットのAD9281及び10ビットのAD9201） れのDACはディファレンシャル電流出力を発生し、 シングルエンド がある。 又はディファレンシャルのアプリケーションをサポートしている。 両方のDACは同時にアップデートされ、 10 mAの公称フルスケール 電流を供給する。また、双方のDAC間のフルスケール電流は0.07dB 以内に（すなわち0.75%以内）なるようマッチングされており、この ためゲインキャリブレーション回路が必要無くなっている。 AD9761は先進的低コストCMOSプロセスで製造されている。 AD9761は2.7 V∼5.5 Vシングルサプライで動作し、200 mWの電力 を消費する。AD9761の優れた性能を最大に発揮するため、温度補 償された内部1.20Vバンドギャップレファレンスが使用される。 *TxDAC＋はAnalog Devices社の商標である。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、 当社はその情報の利用、また利用したことにより引き起こされる第3者の特許または権 利の侵害に関して一切の責任を負いません。さらにアナログ・デバイセズ社の特許また は特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸１ - １ ６ - １ 電話03（5402）8200 〒105−6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原３ - ５ - ３ ６ 電話06（6350）6868㈹ 〒532−0003 新大阪第２森ビル AD9761―仕様 DC仕様（特に指定のない限り、TMINからTMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝10 mA） パラメータ Min レゾリューション DCアキュラシー Typ Max 10 単位 ビット 1 積分直線性エラー（INL） TA＝＋25℃ −1.75 ±0.5 1.75 LSB TMINからTMAX −2.75 ±0.7 2.75 LSB TA＝＋25℃ −1 ±0.4 1.25 LSB TMINからTMAX −1 ±0.5 1.75 LSB モノトニシティ（単調性） 定格仕様温度範囲にわたって保証 微分非直線性（DNL） アナログ出力 オフセットエラー −0.05 ±0.025 0.05 FSRに対する％ DAC間のオフセットマッチング −0.10 ±0.05 0.10 FSRに対する％ ゲインエラー（内部リファレンス無し） −5.5 ±1.0 5.5 FSRに対する％ ゲインエラー（内部リファレンス有り） −5.5 ±1.0 5.5 FSRに対する％ DAC間のゲインマッチング −1.0 ±0.25 1.0 FSRに対する％ 2 フルスケール出力電流 出力コンプライアンスレンジ 10 −1.0 mA 1.25 V 出力レジスタンス 100 kΩ 出力キャパシタンス 5 pF レファレンス出力 レファレンス電圧 1.14 レファレンス出力電流3 1.20 1.26 100 V nA レファレンス入力 入力コンプライアンスレンジ 0.1 1.25 レファレンス入力レジスタンス V 1 MΩ ユニポーラオフセットドリフト 0 ppm/℃ ゲインドリフト（内部リファレンス無し） ±50 ppm/℃ ゲインドリフト（内部リファレンス有り） ±140 ppm/℃ ゲインドリフトマッチング（DAC同士） ±25 ppm/℃ レファレンス電圧ドリフト ±50 ppm/℃ 温度係数 電源 AVDD 電圧範囲 2.7 アナログ電源電流（IAVDD） 5.0 5.5 V 26 35 mA DVDD 電圧範囲 5.0 5.5 V デジタル電源電流（5 V時） （IDVDD）4 2.7 70 85 mA デジタル電源電流（3 V時） （IDVDD）4 35 mA 定格消費電力5 AVDD及びDVDD（3 V時） 200 250 mW AVDD及びDVDD（5 V時） 500 650 mW 電源除去比（PSRR）−AVDD −0.25 0.25 FSR/Vに対する％ 電源除去比（PSRR）−DVDD −0.02 0.02 FSR/Vに対する％ 動作範囲 −40 ＋85 ℃ 注 1 仮想グラウンドをドライブするIOUTA及びQOUTAにて測定 ノミナルフルスケール電流、IOUTFS、はIREF電流の16倍 3 外部負荷使用時は外部アンプリファイアを使用する 4 fCLOCK＝40 MSPS及びf OUT＝1 MHzで測定 5 IOUTA、IOUTB、QOUTA、QOUTBの50ΩRLOADへバッファなし電圧出力、fCLOCK＝40 MSPS及びfOUT＝8 MHzで測定 仕様は予告なく変更される事がある。 2 −2− REV.0 AD9761 ダイナミック仕様（特に指定のない限り、TMINからTMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝10 mA、差動トランス結合出力、50Ω 両端終端） パラメータ Min ダイナミックパフォーマンス 最大出力アップデートレート 出力セットリング時間（tST、0.025％まで） 出力伝播ディレイ（tPD） グリッチインパルス 出力ライズ時間（10％から90％） 出力フォール時間（10％から90％） Typ Max 40 ナイキストに対するAC直線性 信号対（雑音＋歪み） （SINAD） fOUT＝1 MHz；CLOCK＝40 MSPS 有効ビット数（ENOBs） トータルハーモニック歪み（THD） fOUT＝1 MHz；CLOCK＝40 MSPS スプリアスフリーダイナミックレンジ（SFDR） fOUT＝1 MHz；CLOCK＝40 MSPS；10 MHzスパン チャネルアイソレーション fOUT＝8 MHz；CLOCK＝40 MSPS；10 MHzスパン 56 9.0 35 55 5 2.5 2.5 MSPS ns 入力クロックサイクル pV-s ns ns 59 9.5 dB ビット −68 59 単位 −58 dB 68 dB 90 dBC デジタル仕様 （特に指定のない限り、TMINからTMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝10 mA） パラメータ デジタル入力 Logic“1”電圧＠DVDD＝＋5 V Logic“1”電圧＠DVDD＝＋3 V Logic“0”電圧＠DVDD＝＋5 V Logic“0”電圧＠DVDD＝＋3 V Logic“1”電流 Logic“0”電流 入力キャパシタンス 入力セットアップ時間（tS） 入力ホールド時間（tH） CLOCK 高 CLOCK 低 無効CLOCK／WRITEウィンドウ（tCINV）1 Min Typ 3.5 2.4 5 3 0 0 −10 −10 Max 1.3 0.9 ＋10 ＋10 5 3 2 5 5 1 5 単位 V V V V μA μA pF ns ns ns ns ns 注 1 tCINVは、WRITEライジングエッジの1ns後から始まる4nsの無効ウィンドウであり、この間にクロックライジングエッジが発生してはならない。 仕様は予告なく変更される事がある。 tS DB9–DB0 DAC INPUTS tH "I" DATA "Q" DATA SELECT WRITE 注: WRITEとCLOCKは相互に関係づける事ができる。 典型例についてはデジタル入力及びインターリーブ インターフェースについての項参照のこと。 CLOCK tCINV 図1．タイミングダイアグラム REV.0 −3− AD9761 デジタルフィルタ仕様 （特に指定のない限り、TMINからTMAX、AVDD＝＋2.7 V∼＋5.5 V、DVDD＝＋2.7 V∼＋5.5 V、IOUTFS＝10 mA） パラメータ Min 最大入力クロックレート（fCLOCK） 40 Typ Max 単位 MSPS デジタルフィルタ特性 パスバンド幅1：0.005dB 0.2010 パスバンド幅：0.01dB 0.2025 fOUT/fCLOCK パスバンド幅：0.1dB 0.2105 fOUT/fCLOCK パスバンド幅：−3dB 0.239 fOUT/fCLOCK ストップバンドリジェクション：0.3∼0.7fCLOCK −62.5 dB グループディレイ2 32 入力クロックサイクル −40dB 28 入力クロックサイクル −60dB 40 入力クロックサイクル fOUT/fCLOCK 直線フェーズ（FIRインプリメンテーション） 3 インパルス反応持続 注 3 DACのSINX/X特性は除外 定義は「インパルスの入力」と「出力レスポンスのピーク」との間のデータクロックサイクル数 I DACへの入力から55入力クロックピリオド、Q DACへの入力から56入力クロックピリオド。伝播ディレイとはDACアップデートへのデータ入力からのディレイ。 表I．43-TapハーフバンドFIRフィルタ用整数フィルタ係数 0 –20 OUTPUT – dBFS 2 –40 –60 –80 –100 –120 0 0.1 0.2 0.3 0.4 FREQUENCY RESPONSE – DC to fCLOCK/2 0.5 図2a．FIRフィルタ周波数レスポンス 下側係数 上側係数 整数値 H（1） H （43） 1 H（2） H （42） 0 H（3） H （41） 3 H（4） H （40） 0 H（5） H （39） 8 H（6） H （38） 0 H（7） H （37） −16 H（8） H （36） 0 H（9） H （35） 29 H（10） H （34） 0 H（11） H （33） −50 H（12） H （32） 0 1 H（13） H （31） 81 0.9 H（14） H （30） 0 0.7 H（15） H （29） −131 0.6 H（16） H （28） 0 0.5 H（17） H （27） 216 0.4 H（18） H （26） 0 H（19） H （25） −400 0.1 H（20） H （24） 0 0 H（21） H （23） –0.1 H（22） 0.8 NORMALIZED OUTPUT 1 0.3 0.2 1264 1998 –0.2 –0.3 0 5 10 15 20 25 TIME – Samples 30 35 40 図2b．FIRフィルタインパルスレスポンス −4− REV.0 AD9761 温度特性 オーダー・ガイド モデル パッケージ内容 オプション AD9761ARS 28-リードシュリンクスモール RS−28 温度抵抗 28-リードSSOP θJA＝109℃/W アウトライン（SSOP） AD9761-EB 評価ボード（Evaluation Board） 絶対最大レーティング* パラメータ 関係対象 Min Max 単位 AVDD ACOM −0.3 ＋6.5 V DVDD DCOM −0.3 ＋6.5 V ACOM DCOM −0.3 ＋0.3 V AVDD DVDD −6.5 ＋6.5 V CLOCK、WRITE DCOM −0.3 DVDD＋0.3 V SELECT、SLEEP DCOM −0.3 DVDD＋0.3 V デジタル入力 DCOM −0.3 DVDD＋0.3 V IOUTA、IOUTB ACOM −1.0 AVDD＋0.3 V QOUTA、QOUTB ACOM −1.0 AVDD＋0.3 V COMP1、COMP2 ACOM −0.3 AVDD＋0.3 V COMP3 ACOM −0.3 AVDD＋0.3 V REFIO、FSADJ ACOM −0.3 AVDD＋0.3 V REFLO ACOM −0.3 ＋0.3 V ＋150 ℃ ジャンクション温度 ストレージ温度 −65 リード温度（10秒） ＋150 ℃ ＋300 ℃ * ストレスレーティングのみに適用。この値での動作や、使用方法の項に示す値以上での動作を保証するも のではない。絶対最大レーティングでの使用を長時間続けると機器の信頼性を損ねるおそれが有る。 +2.7V TO 5.5V +2.7V TO 5.5V 0.1µ F DVDD DCOM COMP3 LATCH "I" 0.1µ F AVDD AVSS COMP1 2x 0.1µ F MINI-CIRCUITS T1-1T COMP2 "I" DAC IOUTA TO HP3589A SPECTRUM/NETWORK ANALYZER 50Ω INPUT 100Ω IOUTB REFLO TEKTRONIX AWG-2021 DIGITAL DATA FSADJ LATCH "Q" CLOCK OUT MARKER 1 2x 50Ω REFIO AD9761 DB9–DB0 "Q" DAC 20pF 0.1µ F RSET 2kΩ 50Ω 20pF MINI-CIRCUITS T1-1T QOUTA TO HP3589A SPECTRUM/NETWORK ANALYZER 50Ω INPUT 100Ω QOUTB SELECT WRITE RETIMED CLOCK OUTPUT* LE CROY 9210 PULSE GENERATOR CLOCK MUX CONTROL 50Ω 20pF 50Ω 20pF SLEEP ＊AWG2021CLOCKは、デジタルデータがデューティーサイクルクロックの 50%のフォーリングエッジでトランジションするようタイミングを再調整される。 図3．基本的AC特性テストのセットアップ 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000 Vもの高圧の静電気が人体やテスト装置に容易に帯電し、検知さ れることなく放電されることもあります。このAD9761には当社独自のESD保護回路を備えていますが、高エネルギーの静 電放電にさらされたデバイスには回復不能な損傷が残ることもあります。したがって、性能低下や機能喪失を避けるため に、適切なESD予防措置をとるようお奨めします。 REV.0 −5− WARNING! ESD SENSITIVE DEVICE AD9761 ピンの機能 ピンNo. 名称 解説 1 DB9 最上位データビット（MSB） 2−9 DB8−DB1 データビット1−8 10 DB0 最下位データビット（LSB） 11 CLOCK クロック入力。 両DAC出力はクロックのポジティブエッジでアップデートし、 デジタルフィルタはそれぞれ 12 WTITE 書き込み入力。 DAC入力レジスタはWRITEのポジティブエッジでラッチする。 13 SELECT セレクト入力。 I DACには高ルート入力データ、Q DACには低ルートデータを選択する。 14 DVDD デジタル電源電圧（＋2.7∼＋5.5 V） 15 DCOM デジタルコモン 16 COMP3 スイッチドライバ回路用内部バイアスノード。 0.1μFキャパシタを利用しACOMにデカップルする。 17 QOUTA Q DAC電流出力。全データビットが1の時フルスケール電流となる。 18 QOUTB Q DAC相補電流出力。全データビットが0の時フルスケール電流となる。 19 REFLO 内部1.2Vレファレンス使用時のレファレンス接地。内部レファレンス非動作とするにはAVDDと接続する。 20 REFIO 関係する入力レジスタを読む。 レファレンス入出力。内部レファレンス非動作時はレファレンス入力となる。内部レファレンス動作時は1 .2Vレファレンス出力となる。内部レファレンス動作時はACOMへ0.1μFキャパシタが必要。 21 FSADJ フルスケール電流出力アジャスト。ACOMへのレジスタンスがフルスケール出力電流をセットする。 22 COMP2 バンド幅／ノイズ軽減ノード。最大性能を引き出すにはAVDDに0.1μFを加える。 23 AVDD アナログ電源電圧（＋2.7∼＋5.5 V） 24 ACOM アナログコモン 25 IOUTB I DAC相補電流出力。全データビットが0の時フルスケール電流となる。 26 IOUTA I DAC電流出力。全デービットが1の時フルスケール電流となる。 27 COMP1 スイッチドライバ回路用内部バイアスノード。0.1μFキャパシタを利用しAGNDにデカップルする。 28 RESET／SLEEP クロックサイクル4回以上で指定する場合はパワーダウンコントロールの入力。 4回未満の場合はリセットコ ントロールの入力。アクティブハイ。不使用時はDCOMに接続。RESET／SLEEPの項参照。 ピン配置 28 RESET/SLEEP (MSB) DB9 1 DB8 2 27 COMP1 DB7 3 26 IOUTA DB6 4 25 IOUTB DB5 5 DB4 6 AD9761 上面図 24 ACOM 23 AVDD DB3 7 （実寸ではありません） 22 COMP2 DB2 8 21 FSADJ DB1 9 20 REFIO (LSB) DB0 10 19 REFLO CLOCK 11 18 QOUTB WRITE 12 17 QOUTA SELECT 13 16 COMP3 DVDD 14 15 DCOM −6− REV.0 AD9761 用語定義 チャネルアイソレーション 直線性エラー（積分非直線性、INLとも言う） チャネル間クロストークの尺度。1つのチャネルにフルスケール ゼロからフルスケールまで直線的な理想的出力ラインと、 実際の 8 MHz出力信号を発生させ、他のチャネルで漏れを測定する。 アナログ出力の最大差異。 スプリアスフリーダイナミックレンジ 微分非直線性（DNL） 特定のバンド幅でのピークスプリアス信号と出力信号のrms振幅 デジタル入力コードの1LSBごとの変化に対応し、フルスケール との差異をdB単位で表示したもの。 に標準化した、アナログ値変動尺度。 トータルハーモニック歪み モノトニシティ THDとは最初の6個のハーモニックコンポーネントが持つrms値 デジタル入力が増加する時、出力が増大又は一定値を保つ場合、 の合計と、 実測した出力信号のrms値との比率を％又はdBで表示し そのデジタル／アナログコンバータはモノトニシティである。 たもの。 オフセットエラー 信号対（ノイズ＋歪み）率（S/N＋D，SINAD） 実測した出力信号のrms値と、 Nyquist周波数未満のすべてのスペ 出力電流実測値の理想的ゼロからの差異を言う。IOUTAの場合、 入力がすべて0なら理想的な出力は0 mAである。IOUTBの場合、入 クトラルコンポーネントの持つrms値の合計との比率をdB単位で表 力がすべて1にセットされているなら理想的な出力は0 mAである。 示したもの。ハーモニックを含むがdcは含まない。 ゲインエラー 有効ビット数（ENOB） サイン波の場合は、SINADは次の式を用いてビット数で表現でき 出力スパン理想値と実側値との差異を言う。実際のスパンは、す べての入力が1の時の出力から、 すべての入力が0の時の出力を差し る。 引いて求める。 N ＝（SINAD −1.76/6.02 出力コンプライアンスレンジ その時の出力DACの出力に許容される電圧範囲。許容範囲を越 Nは有効ビット数であり、 性能の尺度をこの式から得る事ができる。 えて運用すると出力段の飽和または故障を引き起こす可能性が有 即ち、 特定の入力周波数でのサイン波入力に於ける装置の有効ビッ る。この場合、動作も非直線的となる。 ト数は、SINADの実測値から計算で求める事ができる。 温度ドリフト パスバンド 温度ドリフトは、室温（＋25℃）からTMINまたはTMAXに変化した 入力から減衰する事無くDAC出力まで通過する周波数バンド。 ときの値の最大変化分として定義されます。オフセットとゲイン・ ドリフトについては、1℃当たりのドリフトがフルスケールレンジ ストップバンドリジェクション DACに印加されたパスバンド外周波数の減衰量で、DAC入力に （FSR）に対するppmで表されます。リファレンス・ドリフトについ ては、1℃当たりのドリフトがppmで表されます。 印加されたパスバンド内のフルスケール信号に対する相対値。 電源除去 グループディレイ 装置の入力にかけられたインパルスと、 DAC出力電流ピークとの 電源電圧が公称値から最小または最大の所定電圧に変化したと きのフルスケール出力における最大変化をいいます。 間の入力クロック数。 セットリング時間 インパルスレスポンス 出力トランジション開始から、 出力が誤差バンド内で最終値に到 達するまでの時間。 グリッチインパルス DACにおける非対称切換え時間は、 好ましくない出力の過渡状態 をもたらし、グリッチ・インパルスとして定量化されます。pV-sを 単位として、グリッチの正味の面積で測定されます。 REV.0 −7− 入力にかけられたインパルスに対する装置のレスポンス。 AD9761 代表的なAC特性カーブ＠＋5 V電源（特に指定のない限りAVDD＝＋5 V、DVDD＝＋5 V、50Ω両端終端負荷、TA＝＋25℃、fCLOCK＝ 40MSPS、I又はQ出力の最低パフォーマンスを図示） 65 0 10.5 80 9.67 75 –10 –20 DIFF –6dBFS 10dB – Div –30 60 DIFF 0dBFS S/E 0dBFS S/E –6dBFS dB –50 ENOB dB –40 –60 S/E 0dBFS 55 8.84 DIFF –6dBFS –70 70 –80 S/E –6dBFS DIFF 0dBFS –90 50 –100 START: 0Hz STOP: 40MHz 図4． シングルトーンSFDR（DC to 2fDATA、 0 4.0 6.0 fOUT – MHz 2.0 8.01 10.0 8.0 65 0 図5．SINAD（ENOBs）対 fOUT（DC to fCLOCK＝2fDATA） 図6．SFDR対fOUT（DC to fDATA/2） 80 80 SFDR @ 40MSPS SFDR @ 40MSPS 75 75 70 SFDR @ 20MSPS 70 DIFF –6dBFS 65 65 60 S/E 0dBFS dB 55 55 50 50 S/E –6dBFS 4.0 6.0 8.0 35 –30 10.0 –25 –20 –15 –10 40 35 –30 –0 –5 SINAD @ 40MSPS SINAD @ 20MSPS SINAD @ 10MSPS 45 SINAD @ 40MSPS SINAD @ 20MSPS SINAD @ 10MSPS 40 50 SFDR @ 10MSPS 60 45 55 SFDR @ 20MSPS 65 SFDR @ 10MSPS dB dB 70 60 DIFF 0dBFS 2.0 10.0 fDATA/2） 75 0 5.0 fOUT – MHz –25 –20 図7． バンド外SFDR対fOUT（fDATA/2 to 3/2 図8． SINAD対AOUT（DC to fDATA/2、ディ fDATA） –5 0 ルエンド出力） 80 –45 SFDR @ 2.5mA SFDR @ 5mA –55 75 75 –10 図9． SINAD対AOUT（DC to fDATA/2、シング ファレンシャル出力） 80 –15 AOUT – dBFS AOUT – dBFS fOUT – MHz dB dB SFDR @ 5mA 65 70 SFDR @ 2.5mA SINAD @ 2.5mA 60 –95 SINAD @ 10mA 55 55 4 6 fOUT – MHz –75 –85 SINAD @ 5mA 60 2 –65 65 SINAD @ 2.5mA SINAD @ 5mA SINAD @ 10mA 0 10dB – Div SFDR @ 10mA SFDR @ 10mA 70 8 10 図10．SINAD／SFDR対IOUTFS（DC to fDATA/2、ディファレンシャル出力） 0 2 4 6 fOUT – MHz 8 10 図11． SINAD／SFDR対IOUTFS（DC to fDATA/2、シングルエンド出力） –105 START: 0Hz STOP: 20MHz 図12． ワイドバンド スプレッド スペクト ラムスペクトラル プロット（DC to fDATA） −8− REV.0 AD9761 代表的AC特性カーブ＠＋3 V電源（特に指定のない限りAVDD＝＋3 V、DVDD＝＋3 V、50Ω両端終端負荷、TA＝＋25℃、fCLOCK＝ 10MSPS、I又はQ出力の最低パフォーマンスを図示） 10.5 65 0 85 –10 DIFF –6dBFS 80 DIFF 0dBFS 9.67 75 ENOB S/E 0dBFS –40 S/E –6dBFS –50 dB 60 –30 dB 10dB – Div –20 70 DIFF –6dBFS 55 –60 8.84 DIFF 0dBFS –70 65 S/E –6dBFS S/E 0dBFS –80 8.01 50 –90 START: 0Hz 0 STOP: 10MHz 図13． シングルトーンSFDR（DC to 0.5 1.0 1.5 fOUT – MHz 60 2.5 2.0 0 図14． SINAD（ENOBs）対fOUT（DC to 2fDATA、fCLOCK＝2fDATA） 図15．SFDR対fOUT（DC to fDATA/2） SFDR @ 20MSPS SFDR @ 20MSPS 70 75 SFDR @ 10MSPS 60 65 S/E –6dBFS 65 dB dB dB SFDR @ 40MSPS DIFF 0dBFS 60 50 50 45 45 40 SINAD @ 40MSPS SINAD @ 20MSPS SINAD @ 10MSPS 0.5 1.0 1.5 fOUT – MHz 35 –30 2.5 2.0 図16． バンド外SFDR対fOUT（fDATA/2 to 3/2 –25 –5 –20 –15 –10 AOUT – dBFS 30 –30 0 SINAD @ 2.5mA SINAD @ 5mA SINAD @ 10mA 60 10dB – Div dB dB SFDR @ 2.5mA 65 65 –20 70 SFDR @ 2.5mA 0 –10 SFDR @ 10mA SFDR @ 5mA –5 0 SFDR @ 5mA 75 70 –20 –15 –10 AOUT – dBFS グルエンド出力） 80 SFDR @ 10mA 75 –25 図18． SINAD対AOUT（DC to fDATA/2、シン ファレンシャル出力） 80 SINAD @ 40MSPS SINAD @ 20MSPS SINAD @ 10MSPS 35 図17． SINAD対AOUT（DC to fDATA/2、ディ fDATA） SFDR @ 40MSPS 55 55 40 60 SFDR @ 10MSPS 65 70 S/E 0dBFS 0 2.5 75 80 DIFF –6dBFS 70 2.0 fDATA/2） 80 75 1.0 1.5 fOUT – MHz 0.5 SINAD @ 5mA SINAD @ 10mA SINAD @ 2.5mA –30 –40 –50 –60 60 –70 55 55 0 2 4 6 fOUT – MHz 8 10 図19． SINAD／SFDR対IOUTFS（DC to fDATA/2、ディファレンシャル出力） 0 2 4 6 8 10 –80 START: 0Hz fOUT – MHz 図20． SINAD／SFDR対IOUTFS（DC to fDATA/2、シングルエンド出力） 図21． ナロウバンド スプレッド スペクト ラム スペクトラル プロット（DC to fDATA） REV.0 −9− STOP: 10MHz AD9761 機能解説 次の4ビット、または中間ビット、 も15の電流ソースから構成される 図22はAD9761の機能を簡略化して図にしたものである。 AD9761 が、この値は最上位ビット電流ソースの16分の1になっている。残 は完全デュアルチャネル、高速、10ビットCMOS DACで、40 MHz りの最下位ビットはこの中間ビット電流ソースを2値重み付けした までのクロックレートに対応している。システムはI、Q変調スキー 端数である。これら全ての電流ソースは、PMOSディファレンシャ ムを採用したワイドバンドコミュニケーションシステムの送信部用 ル電流スイッチを介して、2つの出力ノードどちらか（IOUTA又は に最適化されている。 チャネル間のマッチング特性が非常に優れて IOUTB）にスイッチされる。 DACそれぞれのフルスケール出力電流（IOUTFS ）は、同じ電圧レ おり、余計な外部キャリブレーション回路をあまり必要としない。 I、Qデータパスに取り付けられたデュアルマッチング2×補間フィ ファレンスとコントロールアンプで制御されている。これにより ルタにより、下流のバンド制限フィルタが簡単なもので済んでい DAC間のゲインマッチング、ドリフト特性が非常に優れたものと る。AD9761は、インターリーブしたI、Q入力データをサポートする なっている。IOUTFSは外部抵抗（RSET）によって1 mAから10 mAまで シングル10ビットデジタル入力バスにインターフェースする。 の値にセットできる。レファレンスコントロールアンプと電圧レ DCOM DVDD CLOCK ACOM ファレンス （VREFIO） 両方とコンビネーションを組んでいる外部抵抗 AVDD がレファレンス電流（IREF）をセットする。レファレンス電流は適当 SLEEP LATCH "I" "I" DAC 2x DAC DATA INPUTS (10 BITS) LATCH "Q" IOUTA なスケーリングファクターで、セグメントされた電流ソースにミ IOUTB ラーリングされている。IOUTFSはIREFの正確に16倍である。 REFERENCE REFLO FSADJ REFIO BIAS GENERATOR COMP1 COMP2 COMP3 "Q" DAC 2x I及びQ DACは、それぞれの2×補間フィルタから来るデジタル データで、CLOCKのライジングエッジに同時にアップデートされ る。2×補間フィルタは、DACの入力データレートを文字通り2倍に するが、 同時にDACの元の入力データレートにおける第一イメージ QOUTA の大きさを小さくする働きもしている。AD9761はインターリーブ QOUTB されたI、 Q入力データの単一10ビットデジタルバスをサポートして WRITE INPUT SELECT INPUT MUX CONTROL いるので、インターポレート前のI、Q入力データレートは、クロッ AD9761 クレートの丁度半分である。インターポレート後は、I、Q DACへの 図22.デュアルDAC機能ブロックダイアグラム データレートは、クロックレートと同じになっている。 補間フィルタの利点は図23を見れば明らかである。図は離散時 間正弦波信号がディジタル補間フィルタを通る前後での周波数およ 図22を参照すると、AD9761はアナログ部とデジタル部とで構成 されている。アナログ部の機器は、マッチングされたI、Q10ビット び時間領域の一例を示したものです。サイン波信号のイメージは、 DAC、1.20 Vバンドギャップ電圧レファレンス、レファレンスコン サンプリング理論で言われるようにDACの入力データレートの倍 トロールアンプリファイアである。デジタル部の機器は、2基の2× 数近辺で現れる。この好ましからざるイメージは、DACのsin（x）/ 補間フィルタ、セグメントデコーディングロジック、その他いくつ （x）レスポンスによって変調されてはいるが、復元DAC出力で再現 かのデジタル入力インターフェース回路である。 アナログ部とデジ してしまう。バンド制限アプリケーションの多くでは、このイメー タル部の電源入力は、別個のものを使用しており（ A V D D と ジはDAC下流のアナログフィルタで除去しなくてはならない。ア DVDD）、どちらも2.7 Vから5.5 Vの範囲で動作する。 ナログフィルタをどれだけ複雑なものにするかは、 希望する基本波 と第一イメージがどれだけ近接しているか、また、どの程度イメー それぞれのDACは大容量PMOS電流ソースアレイを持ち、 フルス ジを除去しなければならないか、によって決定される。 ケール電流の10 mAまで供給することができる（IOUTFS）。アレイは 15等分の電流に分割され、4つの最上位ビット（MSBs）を作り出す。 TIME DOMAIN 2 1 fCLOCK fCLOCK FUNDAMENTAL 1ST IMAGE FUNDAMENTAL DIGITAL FILTER DACs "NEW" 1ST IMAGE "SINX" X FREQUENCY DOMAIN fCLOCK fCLOCK 2 INPUT DATA LATCH SUPPRESSED "OLD" 1ST IMAGE fCLOCK fCLOCK 2 2x INTERPOLATION FILTER fCLOCK fCLOCK 2 DAC 2x fCLOCK fCLOCK 2 図23．時間領域、周波数領域で見たデジタル補間フィルタの機能例 − 10 − REV.0 AD9761 図23．を見ると、補間後の高いデータレートでは、入力信号と比 較してDACの「新しい」第一イメージは遠くに「押し出されて」い るのが分かる。補間前の低いデータレートでの「古い」第一イメー ジは、フィルタの働きによって小さくなっている。この結果、アナ ログ復元フィルタへのトランジションバンドは増大し、アナログ フィルタの複雑化を防いでいる。 I、Qパス用のデジタル補間フィルタは、どちらも全く同じ43タッ プハーフバンド対称FIRフィルタである。フィルタは、逆インター リーブされたI、 Qデータをデジタル入力インターフェースから受け 取る。 入力クロック信号は内部的に2等分され、フィルタクロックを 生成する。フィルタはこのクロックレートで動作する2つのパラレ ルパスを持っている。それぞれのパス出力は、フィルタクロックの 相反するフェーズで選択されるため、 補間フィルタ出力データとし ては入力クロックレートと同じレートで出力する事になる。この フィルタの周波数レスポンスとインパルスレスポンスは図2a．図 2b．に示す。表Iにフィルタのインパルスレスポンスに対応した理 想的フィルタ係数をまとめている。 AD9761のデジタル部は、シングル10ビットバスからインター リーブされたI、 Q入力データを受け取るためにデザインされた入力 インターフェースを持っている。この部分は、I、Q入力データを逆 インターリーブするとともに、2×補間フィルタのために両データ のペアリングを確実にしている。 SLEEP／RESET入力は、この部分 のリセットをかける機能と電源断の機能を併せ持っている。 詳細は デジタル入力及びインターフェースの項、SLEEP／RESETの項参 照。 DAC伝達機能 I、Q DACはそれぞれ相補的な電流出力ピン（IOUT（A／B）， QOUT（A／B））を備えている。QOUTAとQOUTBは、それぞれ IOUTA、IOUTBと全く同じ働きをする。IOUTAは、全ビットがハイ の時（例：DAC CODE＝1023）ほとんどフルスケールに近い電流出 力（IOUTFS）を出力し、この時、相補出力IOUTBは全く電流を発生し ない。IOUTA、IOUTBの電流出力は入力コードとIOUTFSによって決 まり、次の式で求める事ができる。 VIOUTA及びVIOUTBのフルスケール値は仕様にある出力コンプライ アンスレンジを逸脱しないよう注意が必要である。 これを越えると 歪み及び直線性性能に影響が出る。 IOUTAとIOUTBの間に現れる差動電圧VIDIFFは次の式で求まる。 VIDIFF ＝（IIOUTA−IIOUTB）×RLOAD （7） IIOUTA、 IIOUTB、IREFを代入するとVIDIFFは次のようにも現わす事がで きる。 VIDIFF ＝｛（2 DAC CODE−1023）/1024｝× （16 RLOAD/RSET）×VREFIO （8） この最後の2つの等式がAD9761をディファレンシャルで使用する アドバンテージの一部を示している。まず、ディファレンシャル動 作はI IOUTA、I IOUTBと関係するノイズや歪みなどのコモンモードエ ラーソースを相殺する。また、ディファレンシャルコード依存の電 流とそれに伴う電圧VIDIFFは、シングルエンドの電圧出力（VIOUTA、 に比べ2倍の値となり、 負荷へ供給される信号も2倍の強さと VIOUTB） する事ができる。 レファレンスの動作 AD9761は内部に1.20 Vバンドギャップレファレンスを持ってい る。これは必要に応じ、動作を無効にして外部レファレンスと切り 替える事が簡単にできる。REFIOは、使用されているのが内部レ ファレンスか、外部レファレンスかに応じて、入力或いは出力とし て働く。REFLOが図24．のようにACOMに繋がっている時は、内 部レファレンスが有効でREFIOは1.20Vを出力している。 この場合、 内部レファレンスはREFIOからREFLOの間で0.1μF以上のセラ ミックチップキャパシタを使って外部的にフィルタしなければなら ない。また、REFIOは、もし外部負荷が更に必要な場合は、低入力 バイアス電流を持った（1μA未満の）外部アンプを使用してバッ ファを取らなければならない。 0.1 F IIOUTA ＝（DAC CODE/ 1024）×IOUTFS IIOUTB ＝（ 1023−DAC CODE）/1024×IOUTFS ここでDAC CODE ＝0から1023（十進数） OPTIONAL EXTERNAL REF BUFFER FOR ADDITIONAL LOADS （1） （2） REFLO +1.2V REF REFIO REV.0 0.1 F COMPENSATION CAPACITOR REQUIRED RSET 2kΩ FS ADJ CURRENT SOURCE ARRAY AD9761 （3） 図24.内部レファレンスコンフィギュレーション （4） この2つの電流出力は通常、抵抗負荷を直接又は変圧器を経由し てドライブする。dcカップリングが必要ならば、IOUTAとIOUTB は直接マッチング抵抗負荷RLOADに接続しなければならない。RLOAD はアナログコモンACOMに繋がっている。RLOADはIOUTAとIOUTB から見た等価な負荷抵抗を現わしている事に注意が必要である。 IOUTAとIOUTBピンに現れるシングルエンドの電圧出力は、単純 に次の式で求まる。 VIOUTA ＝IIOUTA×RLOAD VIOUTB ＝IIOUTB×RLOAD AVDD 50pF 前に述べたとおり、IOUTFSはレファレンス電流IREFの関数であり、 IREFはレファレンス電圧VREFIOと外部抵抗RSETから名目的に設定され る。IOUTFSは次のように書く事ができる。 IOUTFS ＝16 ×IREF ここで IREF ＝VREFIO/RSET COMP2 内部レファレンスは、 REFLOをAVDDに接続することでも無効に する事ができる。この場合、図25．のように外部レファレンスを REFIOに接続する事になる。外部レファレンスは、精度とドリフト 性能を向上するには固定電圧、ゲインコントロールの為には可変電 圧を供給すると良い。この場合、内蔵リファレンスがディセーブル され、REFIOの高い入力インピーダンス（たとえば1 MΩ） が外付け リファレンスの負荷を最小化するので、 0.1μFの補償キャパシタは 不要になる。 （5） （6） − 11 − AD9761 は、RSETを変化させるか、或いは外部レファレンスモードの場合は AVDD REFIO電圧を変化させることによる。IREFは、固定したRSETに対して 0.1 F も、 内部レファレンスを無効にした上でREFIOの電圧をコンプライ アンスレンジで1.25 Vから0.10 V変化させる事で調整する事もでき REFLO COMP2 AVDD AVDD る。 REFIOはシングルサプライアンプ又はDACによりドライブされ 50pF +1.2V REF るため、固定したRSETに対してIREFを変化させる事ができるのであ REFIO EXT. VREF – FSADJ RSET IREF = VREF/RSET る。REFIOの入力インピーダンスはおおよそ1 MΩであるため、ゲ CURRENT SOURCE ARRAY + インコントロールには単純、低コストR−2Rラダー状DACの電圧 モードトポロジーを使用する事もできる。この回路は図26．に示 AD9761 す。 この図ではAD7524と外部レファレンスAD1580を使用している。 アナログ出力 図25．外部レファレンスコンフィギュレーション 既述のとおり、 I、 Q DACはどちらも2つの相補電流出力を発生し、 レファレンスコントロールアンプ シングルエンド又はディファレンシャル運用に使われる。IIOUTA及 AD9761は、両方のDACのフルスケール出力電流IOUTFSを同時に制 びIIOUTBは、DAC伝達の項の等式（5）から（8）に説明したとおり、負 御するコントロールアンプも内部に持っている。I、QのIOUTFSは、同 荷抵抗RLOADを介して相補シングルエンド電圧出力VIOUTAとVIOUTBに じ電圧レファレンス及びコントロール回路から引き出されているた 転換できる。VIOUTAとVIOUTB間の差動電圧VIDIFFも、変圧器又はディ め、ゲインマッチングについては非常に優れていると保証できる。 ファレンシャルアンプコンフィギュレーションを介してシングルエ コントロールアンプは図25． に示すようにV−Iコンバーターを構成 ンド電圧に転換する事ができる。 しており、その電流出力IREFは（4）の等式に示したとおりVREFIOと外 図27．はAD9761のI（又はQ）DAC出力と等価の回路である。こ 部抵抗RSETの比によって決定される。IREFは、等式（3）に示したよう れはPMOS電流ソースが並列になっており、 それぞれの電流ソース にIOUTFSを決定するスケーリングファクターと共に、 セグメントされ は差動PMOSスイッチを経由してIOUTA又はIOUTBへスイッチさ た電流ソースにコピーされる。 れる。この結果、IOUTA及びIOUTBの等価出力インピーダンスは コントロールアンプは、 IREFを62.5μAから625μAまで変えること 高い値を維持する。 （100 kΩ及び5 pFより高い） によって、IOUTFSを1 mAから10 mAまでという広い（10対1）調整ス AD9761 パンを実現している。IOUTFSの調整スパンが広い事は、アプリケー AVDD ションにとって大きな利点がいくつか有る。まず第一に、AD9761 のアナログ供給電力（AVDD）消費に直接関係する。消費電力は IOUTFSに比例するからである。 （電力消費の項参照）第二に、20dBの 調整スパンと関係する。 これはシステムゲインをコントロールする 為に重要な利点である。 AD9761の最良ノイズ、ダイナミックパフォーマンスは、COMP2 IOUTA IOUTB RLOAD RLOAD とAVDD間に0.1μF外部キャパシタを挿入することで得られる。 0.1 図27．AD9761DAC出力等価回路 μFのキャパシタをつなぐことでレファレンスコントロールアンプ のバンド幅は約5 kHzに制限される。−3dBのバンド幅はドミナン トポールに、したがってそのドミナント時定数に対応しているの IOUTA及びIOUTBは正、負の電圧コンプライアンスレンジを持 で、 ステップリファレンス入力応答に対するコントロールアンプの ち、最高の性能を得るためにはこれに留意しなければならない。負 セットリング時間は容易に決められる。 コントロールアンプの出力 の出力コンプライアンスレンジ、 −1 V、 はCMOSプロセスのブレー COMP2は、50pFキャパシタで内部補償されており、外部キャパシ クダウンリミットにより設定される。この値を越えた運用は、この タの追加無しにその安定性が確保されている。 最大限界を超えて動作させると出力段のブレークダウンを招きま アプリケーションの要求が有れば、IREFは調整可能である。方法 す。 AVDD OPTIONAL BANDLIMITING CAPACITOR AVDD REFLO 1.2V AD1580 OUT1 RFB COMP2 AVDD 50pF VDD +1.2V REF AD7524 OUT2 VREF AGND 0.1V TO 1.2V RSET REFIO FS ADJ IREF = VREF/RSET DB7–DB0 – + CURRENT SOURCE ARRAY AD9761 図26．シングルサプライ・ゲインコントロール回路 − 12 − REV.0 AD9761 正の出力コンプライアンスレンジは、フルスケール出力電流 いと、Qレジスタへラッチされる。 データが繰り返しAD9761に書き IOUTFSにやや依存している。 このためにIOUTFS＝10 mAに対応する 込まれる間、 SELECTがもしどちらかの状態のままで何も変化しな 公称値1.25Vから、IOUTFS＝2 mAに対応する1.00 Vまで、わずかな い場合は、選択されたフィルタレジスタへの書き込みは入力データ 劣化が現れます。AD9761の出力（すなわちVOUTA及び／又はVOUTB） レートの半分のレートで行われる。これはデータが常にインター を、 コンプライアンスレンジ一杯に使うアプリケーションにおいて リーブされていると想定しているからである。 ステートマシーンは分割CLOCK生成を制御しており、従ってI、 は、RLOADの値をそれに応じた適切な値にする必要があります。この コンプライアンスレンジを越えての運用は、AD9761の直線性性能 Qデータ入力のペアリングも制御している。AD9761がリセットさ に影響し、ひいては歪み性能を悪化させる。AD9761の歪み性能を れた後、ステートマシーンはペアリングしたI、Qデータを追跡す 最大にするには、その出力（IOUT（A/B）及びQOUT（A/B））を± る。ステート推移のダイアグラムを図29．に示す。ここには全ての 0.5 V以内に制限することである。 ステートが定義されている。ステートの推移が始まるのは、 CLOCKのライジングエッジであり、これはSELECT、WRITE、 デジタル入力及びインターリーブインターフェースについ て が高い時、ステートマシーンは最初のCLOCKライジングエッジで AD9761デジタルインターフェースには10個のデータ入力ピン、1 リセットされる。RESETが低く戻ると、最初のCLOCKライジング SLEEPのステータスと同様に現在のステートの機能である。 RESET 個のクロック入力ピン、3個のコントロールピンが有る。クロック エッジでステート推移が始まる。最新のI、Qデータサンプルは、 レートは40MSPSまでサポートしている。10ビットパラレルデータ FILTER DATAステートに入った時に初めてそれぞれ適した補間 入力は標準的な正バイナリコーディングを踏襲し、DB9が最上位 フィルタへ転送される。 ビット（MSB）、DB0が最下位ビット（LSB）である。IOUTA（又は QOUTA）は、全てのデータビットがロジック1の時フルスケール出 I.Q I.Q or I.Q or N FILTER DATA ONE, I 力電流を生成する。IOUTB（またはQOUTB）には、入力コードに対 I.Q する補数の関係でフルスケール電流を分割した出力電流が現れま N I.Q す。 I.Q or N I.Q I.Q RESET "I" INPUT REGISTER "I" FILTER REGISTER I.Q "I" DATA I = WRITE & SELECT FOLLOWED BY A CLOCK Q = WRITE & SELECT FOLLOWED BY A CLOCK N = CLOCK ONLY, NO WRITE "I" AND "Q" DATA 図29． AD9761デジタルインターフェースのステート推移ダイア グラム "Q" INPUT REGISTER "Q" FILTER REGISTER "Q" DATA I、 Qデータのペアリングを確実にするためどのようなデジタルタ イミング及びコントロールが必要か、二つの例で説明する。ひとつ CLOCK 2 めは、AD9761はホストプロセッサと専用のデータバスでインター フェースを取っているとする。二つめは、データバスを共有する2 CLOCK SELECT RESET/SLEEP STATE MACHINE 基のAD9761が同時にアップデートされる必要が有るとする。どち らの例でも、ステートマシーンはクロックサイクル一回の間にRE- WRITE SET／SLEEP入力にロジックレベル1をかける事でリセットされる。 図28．デジタルインターフェースのブロックダイアグラム 最初の例では、図30a．に図示するが、SELECTがDATAと同時に アップデートされている間、WRITEとCLOCKは全く同じタイミン AD9761は、インターリーブされたI、Q入力データをサポートす グになっている。 RESETが低くなった時SELECTは高いので、 Iデー るシングル10ビットデジタル入力バスにインターフェースします。 タは最初のWRITEライジングエッジでI入力レジスタへラッチされ 図28．はデジタルインターフェース回路を単純化したもので、エッ る。次のWRITEライジングエッジでQデータがQ入力レジスタへ ジトリガー作動レジスタ2バンク、マルチプレクサー2基、ステート ラッチされ、同時に、両入力レジスタの出力がそれぞれのI、Qフィ マシーンが見える。インターリーブされたI、Q入力データはDATA ルタレジスタへラッチされる。このシークエンスは、再び次の 入力バスに与えられ、 次にWRITE入力のライジングエッジで、 選択 WRITEライジングエッジで次のIデータをI入力レジスタへラッチす されたI、Q入力レジスタへラッチされる。これらの入力レジスタか るというように繰り返される。 らの出力は、 それぞれのQがCLOCK入力ライジングエッジで書き込 第2の例では、図30b．に図示するが、2基のAD9761装置（A、Bと みを行なった後、 ペアを保ったまま次の補間フィルタレジスタへ送 する）が、RESET、SELECT、CLOCK入力と、データバスを共有し られる。ステートマシーンはこの時のI、Qペアリングが確実である ている。どちらの装置も、RESETが高い時、最初のCLOCKライジ よう動作する。 ングエッジで同時にリセットされる。I、Qデジタルデータはペアと SELECT信号はWRITE信号のライジングエッジで、 どちらの入力 して扱われ、4つのデータサンプルでひとつのグループを形成して レジスタが入力データをラッチするのかを決定する。SELECTが高 いる。これらのI、Qデータサンプルは、それぞれの装置のI、Qフィ い時、データはAD9761のIレジスタへラッチされる。SELECTが低 ルタレジスタへ同時にロードされる。 REV.0 − 13 − AD9761 SELECTはI、Qどちらのデータがバスに与えられるかを決定して AD9761は最大40MSPSでアップデート出来るため、 最大性能を引 いる。WRITE Aは装置Aに属するI、Qサンプルをラッチし、WRITE き出す上では、クロックとデータ入力信号の品質は重要である。デ Bは装置Bに属するI、Qサンプルをラッチする。WRITE A、Bは、例 ジタルデータインターフェース回路のドライバは、 その要求される えば、ホストプロセッサが用意するデータクロックをアドレスデ 最低／最高入力ロジックレベルスレッシュホールドと同様、 コードロジックでゲートする事で発生させる事もできる。 両装置の AD9761の求める最小セットアップ／ホールド時間仕様に合致しな I、 Qフィルタレジスタは、 装置Bに属するQサンプルがラッチされる ければならない。外部クロックドライバ回路は、高速エッジ提供 と、CLOCKのライジングエッジで同時にロードされる。WRITE A 間、AD9761の最低／最高ロジックレベルに合致する低ジッターク 又はWRITE Bは、これを実現するためCLOCKに一致させることも ロックを供給しなければならない。高速クロックエッジは、復元さ できる。 れた波形上に現れるフェイズノイズの元となるジッターを軽減する デジタル入力は、CMOS互換で、ロジックスレッシュホールドを のに有用である。 デジタル信号パスは、短く、かつ伝播遅延によるミスマッチが発 伴い、これはデジタル正電源（DVDD）の約半分にセットされる。 生しないようにランレングスを整合させなければならない。 VTHRESHOLD＝DVDD/2（±20％） AD9761の内部デジタル回路は、デジタル電源レンジ2.7 Vから AD9761デジタル入力とドライバ出力の間に、低容量の抵抗ネット 5.5 Vで動作可能である。このため、DVDDがTTLドライバの最大電 ワーク（20Ωから100Ω）を挿入する事は、データのフィードスルー 圧VOH（MAX）を受け付けるようセットされていれば、デジタル入力も に影響するディジタル入力のオーバーシュートとリンギングの低減 TTLレベルを受け付ける事が可能である。DVDDが3 Vから3.3 Vの に効果があります。AD9761をより少ないロジックスイングとこれ 時、ほとんどのTTLロジックファミリーと互換性を示す。図31．に に対応するDVDDで運用する事も、 データフィードスルーを軽減す データ、スリーブ、クロック入力の等価デジタル入力回路を示す。 る。 RESET/SLEEPモードオペレーション RESET RESET/SLEEP入力は、 AD9761のパワーダウン、または内部デジ DATA I0 Q0 I1 Q1 タルインターフェースロジックのリセットに使用する事が出来る。 RESET/SLEEP入力にロジックレベル1を、 1クロックサイクルを超 SELECT え、 4クロックサイクル未満かけつづけた場合、 内部ステートマシー ンはリセットされる。4 クロックサイクル以上かけた場合は、 CLOCK/WRITE AD9761のパワーダウン機能が働く。この時、出力電流は遮断、電源 図30a． 電流は、仕様にある温度範囲及び電源電圧範囲2.4 Vから5.5 Vの間 で9 mAに低下させる。 AD9761のパワーアップ、パワーダウン特性はCOMP1、COMP3 RESET に繋がれた補償キャパシタの容量に関係する。これがノミナルで DATA I-A I-B Q-A Q-B 0.1μFの時、AD9761はパワーダウンには5μs未満、パワーバック アップには約3.25 msの時間がかかる。 SELECT 電力消費 AD9761の電力消費は次のようないくつかの要素が関係する。 （1） WRITE "A" AVDD、DVDD。供給電源電圧。 （2）IOUTFS。フルスケール電流出力。 WRITE "B" （3）fCLOCK。アップデートレート。 （4）復元されたデジタル入力波 形。 CLOCK 電力消費はアナログ電源電流IAVDD、 及びデジタル電源電流IDVDDに 図30b． 正比例する。IAVDDは、図32．に示すようにIOUTFSに正比例し、fCLOCK の影響は受けない。 DVDD DIGITAL INPUT 図31．等価デジタル入力 − 14 − REV.0 AD9761 AD9761の適用 出力コンフィギュレーション 30 25 IAVDD – mA 20 15 10 5 0 1 2 3 4 5 6 IOUTFS – mA 7 8 9 10 図32．IAVDD対IOUTFS これと逆に、IDVDDはデジタル入力波形、fCLOCKとデジタル電源電 圧DVDD両方に依存する。図33．と図34．に、IDVDDが様々な値のアッ プデートレートでフルスケールサイン波出力の比 （fOUT/fCLOCK）に対 してどのような値をとるか、DVDD＝5 VとDVDD＝3Vの場合それ ぞれについて示す。 70 40 MSPS 以下の項では、AD9761のいくつかの典型的出力コンフィギュ レーションについて述べる。 特に示す場合を除き、IOUTFSはノミナル 10 mAに設定されているものとする。ダイナミックパフォーマンス 最大を必要とするアプリケーションでは、 ディファレンシャル出力 コンフィギュレーションが適している。 ディファレンシャル出力コ ンフィギュレーションは、高周波トランスか、ディファレンシャル オペレーションアンプどちらかが必要である。トランスコンフィ ギュレーションの場合は、高周波パフォーマンスが最大となり、ac カップリングを要するどんなアプリケーションにも向いている。 ディファレンシャルオペレーションアンプコンフィギュレーション の場合は、dcカップリングやバイポーラ出力、信号ゲイン、レベル シフトなどを要するアプリケーションに向いている。 シングルエンド出力はユニポーラ電圧出力を要するアプリケー ションに向いている。もしIOUTA及び/又はIOUTBが、ACOMに関 して適切に調整された負荷抵抗RLOADに接続されていれば、 正のユニ ポーラ出力電圧が発生する。このコンフィギュレーションは、dc カップルされた接地レファレンス出力電圧を要するシングルサプラ イシステムにより適している。代替として、アンプをI−V変換器と して使いIOUTA又はIOUTBを負のユニポーラ電圧にする方法も有る。 こ のコンフィギュレーションは、 IOUTA又はIOUTBが仮想接地されて いる状態のため、最高のdc直線性を実現する。 60 トランスを使用したディファレンシャルカップリング IDVDD – mA 50 40 20 MSPS 30 2.5 MSPS 20 10 MSPS 5 MSPS 10 0 0 0.05 0.15 0.1 0.2 RATIO – fOUT/fCLK 図33．IDVDD対比＠DVDD＝5 V 高周波トランスを、図35．のようにしてディファレンシャルから シングルエンド信号への変換器として使用する事も出来る。ディ ファレンシャルにカップルされたトランス出力は出力信号について 最良の歪み性能を発揮する。この出力信号のスペクトル成分は、ト ランスのパスバンド内に収まっている。 Mini-CircuitsのT1−1T等の RFトランスは、同相歪み（つまり偶数倍の高調波）と広い周波数帯 域にわたるノイズの除去に優れた効果を発揮します。また、絶縁性 能も良く、負荷に対し2倍のパワーを供給する能力が有る。この他、 異なるインピーダンス比を持つトランスを使用して、 インピーダン スマッチングを図る事も出来る。ただし、トランスはacカップリン グにしか使えない事に注意しなければならない。 AD9761 40 35 40 MSPS RLOAD 30 IDVDD – mA MINI-CIRCUITS T1-1T IOUTA IOUTB OPTIONAL RDIFF 25 20 20 MSPS 図35．トランスを利用したディファレンシャル出力 15 2.5 MSPS 10 10 MSPS 5 5 MSPS 0 0 0.05 0.1 0.15 RATIO – fOUT/fCLK 図34．IDVDD対比＠DVDD＝3 V REV.0 0.2 トランスプライマリーサイドの中央タップは、IOUTA、IOUTB両方に 必要なdc電流パスを供給するためにACOMに接続する。IOUTAと IOUTBに生じる相補電圧（VOUTA、VOUTB）はACOMを中心に対称的に スイングするが、 AD9761の出力コンプライアンスレンジに維持され なければならない。ディファレンシャル抵抗RDIFFは、トランス出力 を、パッシブ復元フィルタ又はダブルターミネーションを要する ケーブルを経由して負荷RLOADに接続するアプリケーションでは、 挿 入しても良い。RDIFFは、トランスのインピーダンス比で決まり、プ ロパーソースターミネーションとして働き、その結果低いVSWRを 実現する。信号パワーの約半分がRDIFFで消費される事に注意が必要 である。 − 15 − AD9761 オペレーションアンプ使用のディファレンシャル ディファレンシャルからシングルエンド信号への変換は、図36． のようにオペレーションアンプを使用しても可能である。AD9761 には2つの50Ω負荷抵抗R LOADが取り付けられている。IOUTAと IOUTB間で発生した電圧差はディファレンシャルオペレーション アンプコンフィギュレーションを介してシングルエンド信号に変換 される。オプションとしてIOUTAとIOUTBの間にキャパシタを挿 入し、ローパスフィルタの実際の極を形成する事も出来る。この キャパシタ挿入を行なうと、DACの高スルーイング（slewing）出力 がオペレーションアンプ入力の過負荷を予防し、 オペレーションア ンプの歪み性能を更に高める事になる。 ルタの場合、RLOADはIOUTA又はIOUTBから見た等価な負荷抵抗を 表します。使用されない出力（IOUTA又はIOUTB）は、ACOMに直 接又はマッチングしたRLOADを経由して繋いでも良い。正コンプラ イアンスレンジがしっかり守られる限り、IOUTFSとRLOADの値を色々 変えてみても良い。 AD9761 IOUTFS = 10mA VOUT = 0V TO 0.5V IOUTA 50Ω IOUTB 50Ω 500Ω AD9761 図38．0 Vから＋0.5 V バッファ無し電圧出力 200Ω IOUTA AD8042 ディファレンシャル、DCカップルド出力コンフィギュ レーション、レベルシフト有り IOUTB COPT RLOAD 50Ω 200Ω RLOAD 50Ω 500Ω 図36． オペレーションアンプを使用したDCディファレンシャル カップリング このコンフィギュレーションでのコモンモード除去は抵抗マッ チングにより決定される。この回路では、AD8042を使用したディ ファレンシャルオペレーションアンプ回路を、 いくらかの信号ゲイ ンを追加するように設定する。 オペレーションアンプはその出力が 約±1.0 Vであるので、 必ずデュアルサプライにより動作させなけれ ばならない。コスト、パワーなどの他のシステムレベルの目的に合 致し、かつAD9761のディファレンシャルパフォーマンスを維持す る高速なアンプを選択するべきである。 オペレーションアンプディ ファレンシャルゲイン、そのゲインセッティング抵抗値、フルス ケール出力スイング性能、は、回路を最適化する際には十分考慮を 払う必要があります。 図37．に示すディファレンシャル回路では、シングルサプライシ ステムで必要となるレベルシフティングを供給している。この場 合、 AVDD、つまりAD9761とオペレーションアンプ双方への正のア ナログ電源、 は、 AD9761のディファレンシャル出力をミッドサプラ イ（AVDD／2）にレベルシフトするのにも使用されている。 アプリケーションによっては、 単電源直交アップコンバータとイ ンターフェースするためのAD9761ディファレンシャル出力を必要 とする場合がある。 ほとんどのこういう装置はディファレンシャル 入力を持っているにもかかわらず、 そのコモンモード電圧レンジは 接地までを範囲にしていない。このため、図38．にあるような接地 レファレンス出力信号は、 単電源直交アップコンバータの持つコモ ンモードレンジにレベルシフトしなければならない。図39．にレベ ルシフト機能を持つ抵抗プルアップネットワークを付加した場合を 示す。マッチングされた抵抗ネットワークを使用すると、I、Qチャ ネル間の最大ゲインマッチングと最小オフセットパフォーマンスを 維持する事が出来る。ここで、抵抗プルアップネットワークは、約 6dBの信号減衰を伴う事を注意しなければならない。 AVDD QUADRATURE UPCONVERTER 500Ω* VIN+ VIN– AD9761 500Ω* 500Ω* IOUTA IOUTB 50Ω** 50Ω** *OHMTEK TO MC-1603-5000D **OHMTEK TO MC-1603-1000D 500Ω AD9761 500Ω* 図39． ディファレンシャル、DCカップルド出力コンフィギュ レーション、レベルシフト有り 200Ω IOUTA AD8042 IOUTB COPT 200Ω 電源と接地に関する注意点 1kΩ AVDD RLOAD 50Ω RLOAD 50Ω 1kΩ 図37．シングルサプライDCディファレンシャルカップルド回路 シングルエンドでバッファ無しの電圧出力 図38．では、AD9761は、10 mAノミナルフルスケール電流IOUTFS が50ΩのRLOADを通るために出力レンジが0 Vから＋0.5 Vのユニポー ラ出力を供給するようになっている。 両端終端されたローパスフィ スピードとハイパフォーマンスを同時に求めるシステムでは、 プ リント基盤の設計が回路自体の設計と同等に重要な場合がある。 デ バイスの選択、取り付け位置とルーティング、電源のバイパスと接 地には、適切なRF技術が必要である。 AD9761の評価用ボードは4層 のPCボードで、上記の点について良い参考になる。このボードに は、プリント基盤の接地、電源、信号プレーンレイアウトの推奨見 本が示してある。 高速、高レゾリューションシステムでは、適切な接地、デカップ リングが重要である。AD9761は独立したアナログ及びデジタル電 源と接地ピンを採用し、 システムのアナログおよびディジタル接地 − 16 − REV.0 AD9761 電流マネージメント最適化を図っている。一般的に、アナログ電源 AVDDは、アナログコモンACOMに物理的にできるだけ近いところ でデカップリングしなければならない。 デジタル電源DVDDも同様 に、 DCOMに出来る限り近いところでデカップリングしなければな らない。 アナログ、 デジタル電源ともにシングル＋5 V又は＋3 V電源を要 するアプリケーションでは、図40．のようにするとクリーンなアナ ログ電源が生成できる。この回路はディファレンシャルLCフィル タと、別々の電源及びリターンラインを持っている。低ESRタイプ の電解質・タンタル（electrolytic and tantalum）キャパシタを使用 すればノイズを更に低減できるであろう。 AVDD TTL/CMOS LOGIC CIRCUITS FERRITE BEADS + 100µF – ELECT. + 10-22µF – TANT. 0.1µF CER. ACOM +5V OR +3V POWER SUPPLY 図40． シングル＋5 V又は＋3 Vアプリケーション用ディファレ ンシャルLCフィルタ 電源及び接地で低ノイズを維持する事は、AD9761の性能を左右 する重大事項である。インプリメントが適切ならば、接地プレーン は、バイパス、シールド、電流搬送など、高速回路ボード機能のホス トになる事が出来る。混合信号設計にあたっては、アナログ部とデ ジタル部ははっきり分けなくてはならず、 アナログ接地プレーンは アナログ信号をカバーする範囲のみに限定し、 デジタル接地プレー ンはデジタル信号が行き交う範囲のみに限定しなくてはならない。 DAC、 レファレンス及びその他のアナログコンポーネントの全て のアナログ接地ピンは、 アナログ接地プレーンに直接繋げなくては ならない。最適性能を維持するため、2つのグラウンド面をDACの 下側あるいはそれから1/2インチ以内の個所で、1/8インチから1/4 インチの幅のパスを使って接続して下さい。接地プレーンが、大き な信号のパスの影響を受けないように、 特に気をつけなければなら ない。デジタル側では、この信号パスはすべてのクロック信号や、 DACに繋がるデジタル入力ラインである。アナログ側では、これは DAC出力信号、レファレンス信号、電源フィーダーである。 パワーラインのルーティングでは、 幅広の経路やプレーンの使用 が推奨できる。このことにより、二つの効果が同時に得られる。ひ とつは、パーツに低直列インピーダンス電力供給が出来る事。もう ひとつは、適切な接地プレーンに対し、いくつかの「フリー」キャパ シティブデカップリングを提供する事である。 信号接地パスでの不 必要な電圧降下を予防するため、信号と電力接地の相互接続レイア ウトには、細心の注意が必要である。異なる電流間の電導パスシェ アリング（the sharing of conduction paths）を出来るだけ少なくす るため、全ての接続部は短く、直接、かつパッケージに物理的に出 来る限り近づける事が望ましい。経路が1インチを越える長さにな る場合、 適切な終端抵抗を用いたストリップライン技術を使用する 事も考えたほうが良い。この抵抗の必要性と値は、使われているロ ジックファミリーに依存する。 高速、混合信号プリント回路ボードについての更に詳細な情報 は、 Analog Devices社のアプリケーションノートAN−280、AN−333 を参照の事。 REV.0 アプリケーション AD9761のQAM変調利用 QAMは、デジタルコミュニケーションシステムでは最も広く使 われているデジタル変調スキームの一つである。この変調技術は、 FDMや、スペクトラム拡散（CDMA）ベースのシステムで見つける 事が出来る。QAM信号とは、振幅変調（AM変調）とフェーズ変調 （PM変調）両方で変調されたキャリア周波数である。これは、同一 周波数で90度フェーズがずれている二つのキャリアを別個に変調す る事で生成される。これにより、イン−フェイズ（I）キャリアコン ポーネントと、 これに90度シフトしたクオドラチュア （Q）キャリア コンポーネントとができる。I及びQコンポーネントは合計されて、 特定のキャリア周波数でのQAM信号となる。 一般的でよく使われるQAM変調方法は、図41．に示す。変調は、 アナログドメインで実行され、 ここで二つのDACがそれぞれベース バンドのI、Qコンポーネントを生成する。それぞれのコンポーネン トは、 クオドラチュアミキサーにかかる前にナイキストフィルタに 送られる。マッチングされたナイキストフィルタは、それぞれのコ ンポーネントのスペクトラルエンビロープを整形及び制限し、 同時 にインターシンボル干渉を最小限に抑える。DACは、通常QAMシ ンボルレートでアップデートされるか、 又は補間フィルタがDACの 上流に装備されている場合は、シンボルレートの倍数のレートで アップデートされる。補間フィルタを使用すると、二つのベースバ ンドチャネル間ゲインやフェーズのミスマッチの主因となるアナロ グフィルタの弊害を取り除く事が出来る。 クオドラチュアミキサー はインフェーズ及びクオドラチュアフェーズキャリアでI、Qコン ポーネントを変調し、二つを合計してQAM信号にする。 IOUT DSP OR ASIC 10 AD9761 CARRIER FREQ 0 90 TO MIXER QOUT NYQUIST FILTERS QUADRATURE MODULATOR 図41．典型的QAMアーキテクチャ 評価ボード AD9761−EBは、AD9761デュアル10ビット、 40MSPS DACの評価 用ボードである。この製品のプロトタイプエリアのレイアウト、回 路設計を参考にする事により、ユーザーはAD9761を容易にかつ効 果的に評価する事が出来る。このボードは、ユーザーの利便のた め、AD9761のDACそれぞれをシングルエンド、又はディファレン シャル出力コンフィギュレーションで使用する事が出来る。DAC のシングルエンド出力は、50Ω抵抗で終端処理されている。トラン ス 結 合 さ れ た 出 力 を 評 価 す る に は 、空 い て い る ソ ケ ッ ト に Minicircuit社のトランス（モデルT2−1Tなど）を挿入するだけで可 能である。 デジタル入力は、 適切な負荷終端処理のための抵抗ネットワーク をオンボードに追加できるオプションとともに、 様々なワードジェ ネレータから直接ドライブされるように設計されている。 セパレー トの50Ω終端処理済SMAコネクタは、CLOCK、WRITE、SELECT入 力にも使用できる。AD9761を内部又は外部レファレンスとともに 動作させる、或いはパワーダウン機能を試行する機能についても用 意されている。 − 17 − AD9761 図42a．評価ボードスキーマチック − 18 − REV.0 AD9761 図42b．評価ボードスキーマチック REV.0 − 19 − AD9761 図43．シルクスクリーンレイヤー−トップ 図44．コンポーネント側 PCBレイアウト（レイヤー1） − 20 − REV.0 AD9761 図45．接地プレーン PCBレイアウト（レイヤー2） 図46．電源プレーン PCBレイアウト（レイヤー3） REV.0 − 21 − AD9761 図47．ハンダ付け側 PCBレイアウト（レイヤー4） 図48．シルクスクリーンレイヤー−（ボトム） − 22 − REV.0 AD9761 外形寸法 サイズはインチと（mm）で示します。 28−Lead、シュリンクスモールアウトラインパッケージ（SSOP） （RS−28） 0.407 (10.34) 0.397 (10.08) 15 1 14 0.311 (7.9) 0.301 (7.64) 0.212 (5.38) 0.205 (5.21) 28 0.07 (1.79) 0.066 (1.67) 0.078 (1.98) PIN 1 0.068 (1.73) 0.008 (0.203) 0.0256 (0.65) 0.002 (0.050) BSC REV.0 0.015 (0.38) 0.010 (0.25) 実装面 0.009 (0.229) 0.005 (0.127) − 23 − 8 0 0.03 (0.762) 0.022 (0.558) うにやさ ゅ い し ちき PRINTED IN JAPAN D478-2.7-5/99,1A AD9761 み る 「この取扱説明書はエコマーク認定の再生紙を使用しています。 」 ど りをまも − 24 − REV.0