12ビット、100MSPS＋ TxDAC D/Aコンバータ AD9762* 特長 機能ブロック図 ピンコンパチブルのTxDAC ファミリ製品 TM 125MSPSの更新レート 12ビット分解能 優れたスプリアスの無いダイナミック・レンジ性能 ナイキストまでのSFDR＠5 MHz出力：70 dBc 差動電流出力：2 mA∼20 mA 消費電力：175 mW＠5 V∼45 mW＠3 V パワーダウン・モード：25 mW＠5 V 内部1.20 Vリファレンス ＋5 Vまたは＋3 V単電源動作 パッケージ：28ピンSOIC エッジ・トリガ方式のラッチ アプリケーション ド方式、あるいは差動方式のアプリケーションをサポートするため 通信送信チャンネル： に、差動電流出力を備えています。2つの電流出力の高い整合性を 基地局（シングル／マルチチャンネル・アプリケーション） 実現して、差動出力構成時のダイナミック性能を向上しています。 ADSL／HFCモデム この電流出力は、出力抵抗に直接接続して2つのシングル・エンド ダイレクト・ディジタル・シンセシス（DDS） 方式のコンプリメンタリ電圧出力にすることもトランスに直接接続 計装システム することもできます。出力電圧の追従範囲は、1.25 Vです。 精度と汎用性を高めるために、 内部にリファレンスと制御アンプ 概要 を備えています。AD9762は、この内部リファレンスでドライブす AD9762は、高性能、低消費電力CMOSディジタル／アナログ・コ ることも、また多種多様な外部リファレンス電圧でドライブするこ ンバータ （D/A）であるTxDACシリーズの12ビット分解能の製品で ともできます。幅広い調整範囲（10：1以上）を持つ内部制御アンプ す。ピンコンパチブルの8、10、12、および14ビットの製品で構成さ により、優れたダイナミック性能を維持しながらフルスケール電流 れるTxDACファミリは、 通信システムの送信部に最適な製品です。 を2 mA∼20 mAの範囲で調整できます。つまり、AD9762は低い消 すべての製品は、同じインターフェース・オプション、同じSOパッ 費電力レベルで動作するか、もしくはゲイン範囲を広げるため、 ケージ、および同じピン配置です。つまり、性能、分解能、およびコ 20 dBの範囲に調整するかします。 ストに応じて製品を選択できます。AD9762は、125MSPSの更新 レートをサポートしながら、優れたAC性能とDC性能を示します。 AD9762は、28ピンのSOICパッケージに実装されています。また 産業温度範囲に渡って、この製品の仕様が規定されています。 AD9762は汎用性の高い2.7 V∼5.5 Vの範囲の単電源動作範囲と低 消費電力特性を備えていますので、 携帯型で低消費電力が要求され 製品ハイライト るアプリケーションに最適な製品です。 フルスケール出力電流を抑 1. AD9762は、TxDAC製品ファミリの1つです。分解能（8∼14ビッ えることで、 性能を著しく低下させずに消費電力を45 mWまで減少 ト）、性能、および価格に応じた製品を選択できます。 させることができます。さらにパワーダウン・モードにより、スタ 2. AD9762はCMOSプロセスで製造されています。また従来の高い ンバイ状態の消費電力を約25 mWに減少させることができます。 消費電力と高い価格のバイポーラまたはBiCMOSのデバイスと AD9762は、革新的なCMOSプロセスで製造されています。セグ 比較して、 より優れたダイナミック性能を示す弊社独自のスイッ メント方式の電流ソース構造と弊社独自のスイッチング技術によ り、スプリアス成分を低下させ、優れたダイナミック性能を実現し チング技術を採用しています。 3. エッジ・トリガ方式の内部入力CMOSラッチは、簡単に＋3 Vお ています。全機能内蔵型のD/Aとするために、エッジ・トリガ方式 よび＋5 VのCMOSロジック・ファミリとインターフェースします。 のラッチと1.2 Vの温度補償されたバンドギャップ・リファレンス AD9762は、 最高125MSPSまでの更新レートをサポートできます。 を内蔵しています。また汎用性の高い電源機能により、＋3 Vと＋ 5 Vのロジック・ファミリをサポートします。 AD9762は、20 mAの定格フルスケール出力電流と100 kΩ未満の 出力インピーダンスを備えた電流出力のD/Aです。シングル・エン 4. 2.7 V∼5.5 Vの汎用性の高い単電源動作範囲と2 mA∼20 mAの幅 広いフルスケール電流調整範囲により、AD9762を消費電力を少 なく動作できます。 5. AD9762の電流出力は、多種多様なシングル・エンド方式、ある いは差動方式に簡単に構成できます。 TxDACは、アナログ・デバイセズ社の商標です。 ★特許申請中。 REV.0 アナログ・デバイセズ株式会社 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、 当社はその情報の利用、また利用したことにより引き起こされる第3者の特許または権 利の侵害に関して一切の責任を負いません。さらにアナログ・デバイセズ社の特許また は特許の権利の使用を許諾するものでもありません。 本 社／東京都港区海岸１ - １ ６ - １ 電話03（5402）8200 〒105−6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原３ - ５ - ３ ６ 電話06（350）6868㈹ 〒532−0003 新大阪第２森ビル AD9762―仕様 DC仕様（特に指定のない限り、TMIN∼TMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA） パラメータ Min 分解能 12 DC精度 Typ Max 単位 ビット 1 積分直線性誤差（INL） TA＝＋25℃ −2.5 ±0.75 ＋2.5 LSB TMIN ∼ TMAX −4.0 ±1.0 ＋4.0 LSB TA＝＋25℃ −1.5 ±0.5 ＋1.5 LSB TMIN ∼ TMAX −2.0 ±0.75 ＋2.0 LSB 微分非直線性（DNL） アナログ出力 オフセット誤差 −0.025 ＋0.025 ％FSR ゲイン誤差（内部リファレンス無し） −10 ±2 ＋10 ％FSR ゲイン誤差（内部リファレンス使用） −10 ±1 ＋10 ％FSR フルスケール出力電流 2 出力追従性範囲 2.0 20.0 mA −1.0 1.25 V 出力抵抗 100 kΩ 出力容量 5 pF 1.20 V 100 nA リファレンス出力 リファレンス電圧 3 リファレンス出力電流 リファレンス入力 入力追従性範囲 0.1 1.25 V リファレンス入力抵抗 1 MΩ 小信号帯域幅（CCOMP1無し）4 1.4 MHz 温度係数 オフセット・ドリフト 0 ppmFSR/℃ ゲイン・ドリフト（内部リファレンス無し） ±50 ppmFSR/℃ ゲイン・ドリフト（内部リファレンス使用） ±100 ppmFSR/℃ リファレンス電圧ドリフト ±50 ppm/℃ 電源 電源電圧 AVDD5 2.7 5.0 5.5 DVDD 2.7 5.0 5.5 V アナログ電源電流（IAVDD） 25 30 mA ディジタル電源電流（IDVDD）6 1.5 2 mA 電源電流スリープ・モード（IAVDD） 8.5 7 消費電力（5 V、IOUTFS＝20 mA） 190 7 消費電力（3 V、IOUTFS＝2 mA） V mA mW 45 mW 電源除去比−AVDD −0.2 ＋0.2 ％FSR/V 電源除去比−DVDD −0.025 ＋0.025 ％FSR/V 動作範囲 −40 ＋85 ℃ 注意 1 IOUTA上で測定、仮想グラウンドをドライブ。 2 定格フルスケール電流（IOUTFS）は、32×I REF電流。 3 外部バッファ・アンプを使い、外部負荷をドライブ。 4 リファレンスの帯域幅は、COMP1上の外部コンデンサおよび信号レベルと関係があります。図41を参照して下さい。 5 3 V未満の動作の場合、最適な性能を維持するために、出力電流を12 mA未満に減少することを推奨します。 6 fCLOCK＝25MSPSとfOUT ＝1.0 MHz測定。 7 FCLOCK＝100MSPSでFOUT＝40 MHzにして、IOUTAとIOUTB上で50ΩのRLOADを付けバッファ無しの電圧出力を測定。 仕様は予告無しに変更する場合があります。 −2 − REV.0 AD9762 ダイナミック仕様（特に指定のない限り、TMIN ∼TMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA、差動トランスカップリング出力、 50Ωで両端を終端） パラメータ Min Typ Max 単位 100 125 MSPS 35 ns ダイナミック性能 最大出力更新レート（fCLOCK） 出力セトリング時間（tST） （0.1％まで）1 出力伝播遅延（tPD） 1 ns グリッジ・インパルス 5 pV-s 出力立ち上がり時間（10％から90％）1 2.5 ns 出力立ち下がり時間（10％から90％）1 2.5 ns 出力ノイズ（IOUTFS＝20 mA） 50 pA/√Hz 出力ノイズ（IOUTFS＝2 mA） 30 pA/√Hz AC直線性 ナイキストまでのスプリアスの無いダイナミック・レンジ fCLOCK＝25MSPS；fOUT＝1.00 MHz TA＝＋25℃ 75 TMIN ∼ TMAX 73 79 dBc dBc fCLOCK＝50MSPS；fOUT＝1.00 MHz 79 dBc fCLOCK＝50MSPS；fOUT＝2.51 MHz 74 dBc fCLOCK＝50MSPS；fOUT＝5.02 MHz 70 dBc fCLOCK＝50MSPS；fOUT＝20.2 MHz 57 dBc fCLOCK＝100MSPS；fOUT＝2.51 MHz 73 dBc fCLOCK＝100MSPS；fOUT＝5.04 MHz 67 dBc fCLOCK＝100MSPS；fOUT＝20.2 MHz 57 dBc fCLOCK＝100MSPS；fOUT＝40.4 MHz 53 dBc ウィンドウ内のスプリアスの無いダイナミック・レンジ fCLOCK＝25MSPS；fOUT＝1.00 MHz TA＝＋25℃ 78 TMIN ∼ TMAX 76 76 dBc dBc fCLOCK＝50MSPS；fOUT＝5.02 MHz；2 MHz範囲 84 dBc fCLOCK＝100MSPS；fOUT＝5.04 MHz；4 MHz範囲 84 dBc 全高調波歪み fCLOCK＝25MSPS；fOUT＝1.00 MHz TA＝＋25℃ −78 TMIN ∼ TMAX −74 dBc −72 dBc fCLOCK＝50 MHz；fOUT＝2.00 MHz −75 dBc fCLOCK＝100 MHz；fOUT＝2.00 MHz −75 dBc 73 dBc 複数波の電力比（110 kHz間隔毎に8波） fCLOCK＝20MSPS；fOUT＝2.00 MHz ∼ 2.99 MHz 注意 1 50Ω負荷に対してシングル・エンド方式で測定。 仕様は予告無しに変更する場合があります。 REV.0 −3 − AD9762 ディジタル仕様（特に指定のない限り、TMIN ∼TMAX、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA） パラメータ Min Typ ロジック“1”電圧＠DVDD＝＋5 V 3.5 5 ロジック“1”電圧＠DVDD＝＋3 V 2.1 3 Max 単位 ディジタル入力 V V ロジック“0”電圧＠DVDD＝＋5 V 0 1.3 V ロジック“0”電圧＠DVDD＝＋3 V 0 0.9 V ＋10 μA ロジック“1”電流 −10 ロジック“0”電流 −10 ＋10 入力容量 μA 5 pF 入力セットアップ時間（tS） 3 ns 入力ホールド時間（tH） 3 ns ラッチ・パルス幅（tLPW） 4 ns 仕様は予告無しに変更する場合があります。 図1．タイミング図 絶対最大定格* オーダー・ガイド パラメータ 対象 Min Max 単位 AVDD ACOM −0.3 ＋6.5 V モデル名 温度範囲 パッケージ パッケージ・ オプション* DVDD DCOM −0.3 ＋6.5 V AD9762AR −40℃ ∼ ＋85℃ 28ピン300mil SOIC R-28 ACOM DCOM −0.3 ＋0.3 V AD9762-EB 評価ボード AVDD DVDD −6.5 ＋6.5 V CLOCK、SLEEP DCOM −0.3 DVDD＋0.3 V ディジタル入力 DCOM −0.3 DVDD＋0.3 V 温度特性 IOUTA、IOUTB ACOM −1.0 AVDD＋0.3 V 熱抵抗 COMP1、 COMP2 ACOM −0.3 AVDD＋0.3 V 28ピン300mil SOIC REFIO、FSADJ ACOM −0.3 AVDD＋0.3 V θJA＝71.4C/W ＋0.3 V θJC＝23C/W ＋150 ℃ ＋150 ℃ ＋300 ℃ REFLO ACOM −0.3 接合温度 保管温度 −65 *R＝SOIC リード温度 （10秒） * “絶対最大定格”を超えるストレスは、デバイスを永久的に破壊する場合があります。こ の定格はデバイスの単なるストレスの度合いであり、基本的な動作あるいは動作の項に示 す他の条件においてこの定格は考慮されていません。デバイスをある項目についての絶 対最大定格の状態に長時間さらすとデバイスの信頼性に影響を与えます。 注意 ESD（electrostatic discharge）センシティブ・デバイスです。4000 Vもの高電圧が人体やテスト機器に充電し、検出される こと無く放電する場合があります。このAD9762は、弊社独自のESD保護回路を備えていますが、高エネルギーの静電界に さらされるとデバイスを永久的に破壊する場合があります。したがって性能の低下あるいは機能の損失を避けるために適 切なESD対策を施して下さい。 −4 − WARNING! ESD SENSITIVE DEVICE REV.0 AD9762 ピン配置 ピン説明 ピン番号 名称 説明 1 DB11 最上位データ・ビット（MSB）。 2-11 DB10-DB1 データ・ビット1-10。 12 DB0 最下位データ・ビット（LSB）。 13、14、25 NC 内部無接続。 15 SLEEP パワーダウン制御入力。アクティブHI。内部にプルダウン回路を内蔵しているため、利用しない場合は何も 16 REFLO 接続しないで下さい。 内部1.2 Vリファレンスを使用する場合は、リファレンス・グラウンド。AVDDに接続すると、内部リファレン スをディスエーブル状態にします。 17 REFIO リファレンス入力／出力。内部リファレンスがディスエーブル状態の際にリファレンス入力として動作（RE FLOをAVDDに接続）。また内部リファレンスをアクティブ状態にした場合は（REFLOをACOMに接続）、 ACOMとの間に0.1μFのコンデンサが必要。 18 FS ADJ フルスケール電流出力調整。 19 COMP1 帯域幅／ノイズ減少ノード。最適な性能を実現するために、AVDDとの間に0.1μFのコンデンサが必要。 20 ACOM アナログ・コモン。 21 IOUTB コンプリメンタリD/A電流出力。すべてのデータ・ビットが0の場合にフルスケール電流。 22 IOUTA D/A電流出力。すべてのデータ・ビットが1の場合にフルスケール電流。 23 COMP2 スイッチング・ドライバ回路用の内部バイアス・ノード。0.1μFのコンデンサでACOMに対してデカップリ 24 AVDD アナログ電源電圧（＋2.7 V ∼ ＋5.5 V）。 26 DCOM ディジタル・コモン。 27 DVDD ディジタル電源電圧（＋2.7 V ∼ ＋5.5 V）。 28 CLOCK クロック入力。クロックの立ち上がりエッジでデータをラッチ。 ング。 REV.0 −5 − AD9762 仕様の定義 温度ドリフト 直線性誤差（積分非直線性またはINL） 温度ドリフトは、周囲温度（＋25℃）の値からTMINまたはTMAXで 直線性誤差は、ゼロからフルスケールとの間に引く直線で示す理 想的な出力と実際のアナログ出力との最大偏差と定義されていま す。 の値への最大変化量と規定されています。オフセット・ドリフトと ゲイン・ドリフトの場合、ドリフトは℃分のフルスケール範囲 （FSR）のppmで示されます。またリファレンス・ドリフトの場合、 ℃分のppmで示されます。 微分直線性誤差（DNL） DNLは、ディジタル入力コードを1LSB変化させた際の正規化し 電源除去 たフルスケールに対してのアナログ値の変動を測定したものです。 電源電圧を定格値から規定された電圧の最大値または最小値に 変化させた際のフルスケール出力の最大変動のことです。 単調性 ディジタル入力を増加させた際に出力が増加するか、あるいはそ セトリング時間 のままであった場合にD/Aコンバータは単調性を持ちます。 出力が最終値の規定された範囲内に到達し、 その範囲内に収まる まで必要な時間。出力遷移の開始から時間を測定します。 オフセット誤差 出力電流の理想のゼロよりの偏差が、 オフセット誤差と呼ばれま グリッジ・インパルス す。IOUTAの場合、入力がすべて0の場合に出力は0 mAです。また IOUTBの場合、入力がすべて1の場合に出力は0 mAです。 D/A内のスイッチング時間が一定でないために、グリッジ・イン パルスと呼ばれる望ましくない過渡出力が発生します。これは、グ リッジの総面積（pV-s）で仕様が規定されます。 ゲイン誤差 実際の出力範囲と理想的な出力範囲の差です。実際の出力範囲 スプリアスの無いダイナミック・レンジ は、 入力をすべて1に設定した場合の出力から入力をすべて0に設定 出力信号のrms振幅値と規定された帯域幅に渡ってのピーク・ス した場合の出力を減算して決まります。 プリアス信号の差をdBで示したものです。 出力追従性範囲 全高調波歪み（THD） 電流出力のD/Aの出力上での許容可能な電圧範囲のことです。 最大追従限度を超えて動作させた場合、 出力段の飽和またはブレー THDは、 測定した入力信号のrms値と6次までの高調波成分のrms 和との比のことです。％またはデシベル（dB）で表されます。 クダウンが生じ、直線性能が働かない場合があります。 マルチトーン電力比 振幅が等しい複数の搬送波成分を持つ出力のスプリアスの無い ダイナミック・レンジのこと。搬送波のrms振幅値と除去された波 の領域のピーク・スプリアス信号との差として測定されます。 図2．基本AC特性テスト用の構成 −6 − REV.0 AD9762 代表的なAC特性曲線＠＋5 V電源（特に指定のない限り、AVDD＝＋5 V、DVDD＝＋5 V、IOUTFS＝20 mA、50Ωで両端を終端した負荷、 差動出力、T A＝＋25℃、SFDRはナイキストまで） 図3．SFDRとfOUT ＠0dBFS 図4．SFDRとfOUT＠5MSPS 図5．SFDRとfOUT ＠25MSPS 図6．SFDRとfOUT＠50MSPS 図7．SFDRとf OUT＠100MSPS 図8．SFDRとf OUT＠125MSPS 図9．1波のSFDRとAOUT＠f OUT＝fCLOCK/11 図10．1波のSFDRとA OUT＠fOUT＝f CLOCK/5 図11．2波のSFDRとA OUT＠fOUT＝f CLOCK/7 REV.0 −7 − AD9762 図12．THDとfCLOCK ＠fOUT＝2 MHz 図13． SFDRとfOUT およびIOUTFS ＠100MSPS、0dBFS 図14． 差動方式とシングル・エンド方式の SFDRとfOUT ＠100MSPS 図15．代表的なINL 図16．代表的なDNL 図17．SFDRと温度＠100MSPS、0dBFS 図18．1波のSFDR 図19．2波のSFDR 図20．4波のSFDR −8 − REV.0 AD9762 代表的なAC特性曲線＠＋3 V電源（特に指定のない限り、AVDD＝＋3 V、DVDD＝＋3 V、IOUTFS＝20 mA、50Ωで両端を終端した負荷、 差動出力、T A＝＋25℃、SFDRはナイキストまで） 図21．SFDRとfOUT＠0dBFS 図22．SFDRとf OUT＠5MSPS 図23．SFDRとfOUT＠25MSPS 図24．SFDRとfOUT＠50MSPS 図25．SFDRとfOUT ＠100MSPS 図26．SFDRとfOUT ＠125MSPS 図27．1波のSFDRとA OUT＠fOUT＝f CLOCK/11 図28．1波のSFDRとA OUT＠fOUT＝f CLOCK/5 図29．2波のSFDRとA OUT＠fOUT＝f CLOCK/7 REV.0 −9 − AD9762 図30．THDとfCLOCK ＠fOUT＝2 MHz 図31． SFDRとfOUT およびIOUTFS ＠100MSPS、0dBFS 図32． 差動方式とシングル・エンド方式 のSFDRとfOUT＠100MSPS 図33．代表的なINL 図34．代表的なDNL 図35．SFDRと温度＠100MSPS、0dBFS 図36．1波のSFDR 図37．2波のSFDR 図38．4波のSFDR − 10 − REV.0 AD9762 機能の説明 リメンタリ出力のIOUTBは電流を出力しません。IOUTAとIOUTB 図39はAD9762の簡略化したブロック図です。AD9762は全体で最 高20 mAの電流を供給できるPMOS電流ソース・アレイを内蔵して います。アレイは、上位5ビット（MSB）に対応する同じ値の電流を 供給する31個のセルに分割されています。次の4ビット、つまり中 位4ビットもその上位ビットの1/16の電流を供給する15個の同じ電 流源で構成されています。残りの下位ビットは、中位ビットの電流 源の分数をバイナリで重み付けしたものです。 R-2Rはしご型抵抗回 路の代わりに、 中位ビットと下位ビットに電流源を使ったことによ り、複数の周波数成分から成る信号のダイナミック性能、あるいは 小さな振幅値の信号の性能が改善され、 さらにD/Aの出力インピー ダンスを高くできました（100 kΩ以上）。 これらの電流は、PMOS差動電流スイッチを通してすべて2つの 出力ノード（IOUTAまたはIOUTB）の内の一方にスイッチします。 このスイッチは新たな回路構造を採用し、 歪み性能をダイナミック に改善しています。 この新しいスイッチ回路はいろいろなタイミン グ・エラーを減らし、そして差動電流スイッチの入力をドライブす る2つのコンプリメンタリ信号の整合性をとっています。 AD9762のアナログ部とディジタル部は、 それぞれ2.7 V∼5.5 Vの 範囲で独自に動作する別々の電源入力（AVDDとDVDD）を備えて います。最高125MSPSのクロック・レートで動作可能なディジタ ル部は、エッジ・トリガ方式のラッチとセグメント方式のデコード 回路で構成されています。またアナログ部は、PMOS電流源、それ に付随する差動スイッチ、1.20 Vのバンドギャップ電圧リファレン ス、およびリファレンス制御アンプで構成されています。 フルスケール出力電流は、リファレンス制御アンプによって制御 され、外部抵抗（RSET）を通じて2 mAから20 mAの範囲に設定でき ます。リファレンス制御アンプと電圧リファレンス（VREFIO）、およ び外部抵抗で、 適当な係数を持つセグメント方式の電流源と同じ電 流値のリファレンス電流（IREF）を設定します。またフルスケール電 流（IOUTFS）は、IREF の値の32倍です。 D/Aの伝達関数 AD9762はコンプリメンタリ電流出力であるIOUTAとIOUTBを備 えています。すべてのビットがHI の場合（つまりD/A コード＝ 4095）、IOUTAはほぼフルスケールの電流を出力しますが、コンプ 上の出力電流は、入力コードとIOUTFSの両方と関係があり、 次の式で 表すことができます： IOUTA ＝（D/Aコード/4096）×IOUTFS （1） IOUTB＝（4095−D/Aコード）/4096×IOUTFS （2） ここでのD/Aコードは、0∼4095（10進数表示）の範囲です。 前述したように、IOUTFSは通常リファレンス電圧（V REFIO）と外部 抵抗（RSET）で設定されるリファレンス電流（IREF ）と関係がありま す。それを次の式で表すことができます： IOUTA ＝32×IREF （3） ここで IREF＝V REFIO×RSET （4） 2種類の電流出力は、通常抵抗負荷を直接、あるいはトランスを 通してドライブします。 D C カップリングが必要な場合には、 IOUTAとIOUTBはアナログ・コモン（ACOM）に接続したマッチン グする抵抗負荷（RLOAD）に直接接続して下さい。RLOADは、両端を終 端した50Ωまたは75Ωケーブルの場合にIOUTAとIOUTBに見られ る等価負荷抵抗を表していることに注意して下さい。IOUTAと IOUTBノード上のシングル・エンド方式の電圧出力は単に： VOUTA ＝IOUTA×RLOAD （5） VOUTB＝IOUTB×RLOAD （6） VOUTAとVOUTBのフルスケール値は、 規定された歪み性能と直線性 性能を維持するために仕様に規定された出力追従範囲を超えないで 下さい。 IOUTAとIOUTB上の差動電圧（V DIFF）は： VDIFF＝（IOUTA−IOUTB）×RLOAD （7） IOUTA 、 IOUTB、 およびIREF の値の代わりに、 VDIEFは次の式で表すこと ができます： VDIFF＝｛（2D/Aコード−4095）/4096｝× （32RLOAD /RSET）×VREFIO （8） 上の2つの式はAD9762を差動方式で動作させる際に有利な点を表 しています。まず第1に、差動方式の動作はノイズ、歪み、およびDC オフセット等のIOUTAとIOUTBに関連する同相誤差源をキャンセルし ます。第2番目に、差動コードに依存する電流、それによる電圧 （VDIFF）は、シングル・エンド方式（つまりVOUTA またはVOUTB）の2倍 の出力電圧です。したがって、負荷に対して2倍の電力を供給でき ます。 図39．機能ブロック図 REV.0 − 11 − AD9762 AD9762のシングル・エンド出力（VOUTとVOUTB）あるいは差動出 力（VDIFF）は、式8に示すようにRLOADとRSET用に比例関係のある温度 ント方式の電流ソースで使用されるIREFによって、式3に示すように 適当な係数が乗じられ、IOUTFSを設定します。 追従性のある抵抗を選択することで改善できます。 IREFを62.5μAから625μAの範囲で設定すると、 制御アンプによ りIOUTFSを2 mAから20 mAの範囲で調整できます。IOUTFSの幅広い調 リファレンス動作 整範囲により、数々のメリットが生じます。1つ目のメリットは、 AD9762は、外部リファレンスにより簡単にディスエーブルや無 IOUTFS と正比例の関係にあるAD9762の消費電力に関するものです 効にできる1.20 Vのバンドギャップ・リファレンスを備えていま （消費電力の項を参照）。2つ目のメリットは、システムのゲイン・コ す。この内部リファレンスまたは外部リファレンスの選択に応じ ントロールの際に有効な20dB調整に関するものです。 て、REFIOを入力、あるいは出力にできます。図40に示すように リファレンス制御アンプの小信号帯域幅は約1.4 MHzですが、 REFLOをACOMに接続した場合、内部リファレンスがアクティブ COMP1とAVDDとの間に外部コンデンサを接続することにより、 になり、REFIOは1.20 Vを出力します。この場合、内部リファレン この帯域幅を低下させることができます。制御アンプの出力 スはREFIOとREFLOとの間に0.1μF以上のセラミック・チップ・コ （COMP1）は、制御アンプの小信号帯域幅を制御し、出力インピー ンデンサを使って外部で補償しなければなりません。 さらにより大 ダンスを低下させる50 pFのコンデンサを通じて補償されています。 きな負荷が必要な場合、 入力バイアス電流が100 nA未満の外部アン さらに外部に容量成分を持たせると、帯域幅をより低下し、そして プでREFIOをバッファして下さい。 リファレンスのノイズを抑えるフィルタとして動作します。図42 は、外部コンデンサとリファレンス・アンプの小信号−3 dB帯域幅 を示しています。 図40．内部リファレンス構成 REFLOをAVDDに接続すると、 内部リファレンスはディスエーブ ル状態となります。この場合、図41に示すようにREFIOに外部リ ファレンスを接続します。この外部リファレンスは、より高い精度 図42．外部COMP1コンデンサと−3 dB帯域幅 とドリフト性能を実現できる固定リファレンス電圧、 またはゲイン 制御用の可変リファレンス電圧を備えます。内部リファレンスは ディスエーブル状態で、REFIOの高入力インピーダンス（1 MΩ） −3dB帯域幅は1番主要な極、つまり時定数に一致していますの が、外部リファレンスの負荷の影響を抑えていますので、0.1μFの で、 ステップ状の信号をリファレンスに入力した場合の制御アンプ 補償コンデンサは必要ありません。 のセトリング時間を見積もることができます。 0.1μFの外部コンデンサを付けることで、最高の歪み性能を持つ 再構成出力波形を実現できます。つまり固定のI REFを使うアプリ ケーションの場合、0.1μFのセラミック・チップ・コンデンサを推 奨します。さらに制御アンプは低い消費電力での動作用に最適化さ れていますので、 大きな信号振幅を必要とする乗算アプリケーショ ンでは外部制御アンプを利用することを考慮して下さい。この外部 制御アンプで、 アプリケーションの全体の大信号乗算帯域幅と歪み 性能を改善できます。 RSETが固定の場合にIREFを変化させる方法が2種類あります。1番 目の方法は、単電源システムに適したもので、内部リファレンスを ディスエーブル状態にし、REFIOの同相電圧を1.25 Vから0.10 Vま 図41．外部リファレンス構成 でのその追従範囲に渡って変化させます。単電源アンプまたD/Aで REFIOをドライブできます。 つまり、RSETが固定でもIREFを変化させ リファレンス制御アンプ ることができます。REFIOの入力インピーダンスは1 MΩですの AD9762は、D/Aのフルスケール出力電流（IOUTFS）を調整するた で、 電圧モードの簡単なR-2Rはしご型のD/Aで回路を構成してゲイ めの制御アンプを内蔵しています。この制御アンプは、図41のよう ンをコントロールします。図43の回路は、AD7524とAD1580（外部 にV-I変換器として構成されています。式4のように、この出力電流 1.2 Vリファレンス）を使った回路です。 （IREF）はVREFIOと外部抵抗（RSET）の比率で決まります。このセグメ − 12 − REV.0 AD9762 図43．単電源ゲイン制御回路 2番目の方法は両電源システムを使う方法で、REFIOの同相電圧 アナログ出力 を固定にし、アンプを通じて抵抗（RSET）に外部電圧（VGC）をかけて AD9762は、シングル・エンド方式の動作、あるいは差動方式の動 IREFを変更する方法です。図44は、この2番目の方法の例です。内部 作に構成できる2つのコンプリメンタリ電流出力 （IOUTAとIOUTB） を備 リファレンスで制御アンプの同相電圧を1.20 Vに設定しています。 えています。IOUTAとIOUTBは、D/A伝達関数の項の中の式5から式8に 外部電圧 （VGC） はACOMを基準とし、 また1.2 Vを超えないようにし 示したように、負荷抵抗（RLOAD）を通してシングル・エンド方式の て下さい。IREFMINとIREFMAXがそれぞれ62.5μAと625μAを超えない コンプリメンタリ電圧出力（VOUTA とVOUTB）に変換できます。さら ようにRSETを決めて下さい。RSETの値を決めるために、図44内の方 にVOUTA とVOUTB間の差電圧 （VDIFF） は、トランスあるいは差動アンプ 程式を使うことができます。 回 路 を 通 じ て シ ン グ ル ・エ ン ド 方 式 の 電 圧 に 変 換 で き ま す 。 AD9762のAC性能は、 IOUTAとIOUTB上の振幅電圧が±0.5 Vの範囲 に制限される差動トランス・カップリング出力で利用する場合に最 高なものとなります。またシングル・エンド方式のユニポーラ出力 構成にする場合、IOUTAを使って下さい。 AD9762を差動動作に構成した場合、AD9762の歪み性能とノイズ 性能を改善できます。トランスまたは差動アンプの同相除去によっ て、IOUTA とIOUTB両方の同相誤差を著しく減少できます。この同相誤 差には、偶数次の歪み積やノイズ等が含まれます。歪み性能の改善 効果は、再構築する波形の周波数成分が増加するにつれて顕著にな ります。これは、ダイナミックな同相歪み、ディジタル・フィード スルー、およびノイズ等を1次のキャンセル操作を行うからです。 図44．両電源ゲイン制御回路 トランスを通じて差動／シングル・エンド変換を行えば、負荷に 対する再構築した信号の電力を2倍にできます（ソース終端は行わ アプリケーションの中には、乗算帯域幅、歪み性能またはセトリ ないと仮定した場合）。 IOUTAとIOUTBの出力電流はコンプリメン ング時間を改善するために外部制御アンプを使う場合があります。 タリですので、差動的に処理すると付加的なものとなります。適切 この場合、AD817等の50 pFの負荷をドライブできる外部アンプが なトランスを選択すれば、AD9762は差動負荷に対して必要な電力 適しています。図45に示すように、ドライブ能力の小さい内部リ レベルと電圧レベルを供給できます。出力構成例については、 ファレンス・アンプと並列に配置します。この場合、外部アンプが AD9762の応用の項を参照して下さい。 内部のリファレンス制御アンプを単にオーバードライブしていま IOUTAとIOUTBの出力インピーダンスは、電流ソースに関連す す。さらに内部制御アンプの出力電流は制限されているので、オー るPMOSスイッチの並列配置の構成によって決まります。この値 バードライブしてもダメージを受けません。 は、通常5 pFと並列に100 kΩです。さらにこの値は、PMOSの性質 のために出力電圧（VOUTA とVOUTB）とも若干関係があります。結果 として、I-Vオペアンプ構成を通してIOUTAとIOUTBを仮想グラウ ンドに維持すると、最適なDC直線性が実現できます。AD9762の INL/DNL仕様は、オペアンプを通じてIOUTAを仮想グラウンドに して測定されていることに注意して下さい。 さらにIOUTAとIOUTBは、最高の性能を実現するために備えて いなければならない正と負の電圧追従範囲を持ちます。CMOSのブ レークダウン特性により、負の出力追従範囲は−1.0 Vです。 この限 度を超えて動作させると、出力段がブレークダウンし、AD9762の信 図45．外部リファレンス制御アンプを構成 REV.0 頼性に影響を与えます。 − 13 − AD9762 また正の出力追従範囲は、フルスケール電流（IOUTFS）に若干依存 ディジタル・データ・インターフェース回路のドライバは、要求さ します。IOUTFSが20 mAの際は定格の1.25 Vから、IOUTFSが2 mAの際 れる最小／最大入力ロジック・レベルのスレッシュホールドと規定 の1.00 Vに低下します。IOUTAとIOUTB 上の最大フルスケール信号が された最小セットアップ時間およびホールド時間を満たすようにし 0.5 Vを超えない場合に、シングル・エンド方式あるいは差動方式の て下さい。以上の条件を満たす最も低速のロジック・ファミリを利 歪みに関して最高の性能を実現します。AD9762の出力（すなわち、 用すると、データ・フィードスルーやノイズが最も小さくなりま VOUTAおよび／またはV OUTB）がその出力追従範囲を超える可能性が す。 ディジタル信号のラインはできる限り短くし、 また伝播遅延のミ あるアプリケーションでは、 RLOADの大きさを調整して下さい。この 追従性範囲を超えて動作させると、AD9762の直線性性能に影響を スマッチが生じないように走行ラインの長さも合わせて下さい。 与え、歪み性能を低下させることになります。 AD9762のディジタル入力とドライバ出力の間に小さな値の抵抗 （20Ωから100Ω）を挿入すれば、データ・フィードスルーに影響を ディジタル入力 与えるディジタル入力上のオーバーシュートやリンギングを抑える AD9762のディジタル入力は、12個のデータ入力ピンとクロック ことができます。走行ラインが長く、またデータ更新レートが大き 入力ピンから成り立っています。この12ビットのパラレル・データ い場合、ディジタル入力上でノイズが少なくなるように、終端抵抗 入力はDB11が最上位ビット（MSB）、そしてDB0が最下位ビット を使うストリップ・ライン技術を利用して下さい。さらにAD9762 （LSB）である、通常の正のみのバイナリ・コードです。全データ・ の周辺の動作ロジック振幅を小さくし、 対応するディジタル電源電 ビットがロジック1の場合、IOUTAはフルスケール出力電流を発生 圧（DVDD）も小さくすることによりデータ・フィードスルーも抑 します。 またIOUTBはコンプリメンタリ出力で、入力コードに応じ えることができます。 外部クロック回路は、最小／最大ロジック・レベルを満たし、高 てフルスケール電流を2つの出力に分割します。 ディジタル・インターフェースは、エッジ・トリガ方式のマス 速のエッジを持たせた低ジッタのクロックをAD9762に入力するよ ター・スレーブ・ラッチを利用しています。図1に示すように、ク うにして下さい。高速のクロックによって、再構築した波形上に乗 ロックの立ち上がりエッジ後にD/Aの出力を更新します。また最高 る位相ノイズを発生するジッタを抑えることができます。したがっ 125MSPSのクロック・レートをサポートできるように設計されて て、アプリケーションを最適な性能で動作させるために、これに適 います。クロックは、仕様に規定されたラッチ・パルス幅を満たす した最も高速のロジック・ファミリでクロック入力をドライブして どのデューティー比でも動作させることが出来ます。 さらにセット 下さい。 クロック入力は、ディジタル・スレッシュホールド（DVDD/2） アップ時間とホールド時間も、 仕様に規定された最小時間を満足す る限り変更することができます。しかし遷移エッジの位置によっ 電圧を中間とし、そして最小／最大ロジック・スレッシュホールド て、ディジタル・フィードスルーと歪み性能に影響を与える場合も を満たすSIN波でドライブすることもできます。これにより、通常 あります。最高の性能を実現するのは通常入力データがデュー 位相ノイズという点で若干性能が低下します。サンプリング・レー ティー比50％のクロックの立ち下がりエッジで遷移した際です。 トが高く、また出力周波数が高い場合にこの性能低下が顕著になり ディジタル入力はCMOSと互換性があり、ロジックのスレッシュ ます。さらにサンプリング・レートが高い場合は、許容誤差が実効 ホールド（VTHRESHOLD ）はディジタル正電源（DVDD）の約半分に設 クロック・デューティー比に影響を与え、その結果として必要な 定しています。もしくは、 データ・セットアップ時間とホールド時間が短縮してしまうため、 VTHRESHOLD＝DVDD/2（±20％） AD9762の内部ディジタル回路は、2.7 V∼5.5 Vの範囲のディジタ ル電源で動作できます。その結果、DVDDがTTLドライバの最大HI レベル電圧 （VOH（MAX）） 以上に設定されている場合にTTLレベルを取 り扱うことができます。通常、DVDDが3 V∼3.3 Vのものであれば ほとんどのTTLロジック・ファミリと互換性を持つことができま す。図46は、データ入力とクロック入力の等価ディジタル入力回路 です。スリープ・モード入力は、パワーダウン回路を持つという点 を除いて全く同一です。したがって、この入力をフローティング状 態にしてもAD9762はイネーブル状態です。 ディジタル・ロジックの20％の許容誤差を考慮に入れて下さい。 スリープ・モード動作 AD9762は出力電流を遮断し、 規定された2.7 Vから5.5 Vの電源電 圧範囲と温度範囲で電源電流を8.5 mA未満に減少するパワーダウン 機能を備えています。SLEEPピンにロジック・レベル“1”を入力す ると、このモードをアクティブにできます。またこのディジタル入 力は、フローティング状態にしてもAD9762をイネーブル状態のま まにするプルダウン回路を備えています。 AD9762のパワーアップ特性とパワーダウン特性は、 COMP1に接 続する補償コンデンサの値と関係があります。0.1μFの定格値で AD9762は5μs未満でパワーダウンとなります。 また約3.25 msでパ ワーアップします。図45に示すように、外部制御アンプを使用する 場合はスリープ・モードは利用しないで下さい。 消費電力 AD9762の消費電力（PD）は、いくつかの条件に左右されます。 （1） 図46．等価ディジタル入力 AVDDとDVDDの電源電圧。 （2） フルスケール電流出力（IOUTFS）。 （3） 更新レート（fCLOCK）。 （4）再構築するためのディジタル入力波形等 AD9762は最高125MSPSで更新できますので、最適な性能を実現 です。消費電力は、アナログ電源電流（IAVDD）とディジタル電源電 するためにはクロック入力とデータ入力信号の品質が重要です。 流（IDVDD）に正比例します。また図47に示すように、IAVDDはIOUTFSに 正比例し、fCLOCKとは無関係です。 − 14 − REV.0 AD9762 AD9762の応用 出力構成 以降にAD9762の代表的な出力構成を紹介します。特に指定しな い限り、IOUTFSは定格の20 mAに設定します。最適なダイナミック性 能が要求される回路の場合、差動出力構成を推奨します。差動出力 構成は、RFトランス回路か差動オペアンプ回路のいずれかで成り 立っています。トランス回路は最適な高周波性能を実現するので、 ACカップリングを行う回路で使用することを推奨します。また差 動オペアンプ構成は、DCカップリング、バイポーラ出力、信号ゲイ ン操作、およびレベル・シフトが必要な回路に適しています。 シングル・エンド方式の出力は、ユニポーラの電圧出力が必要な 回路に適しています。IOUTAまたはIOUTBをACOMをリファレン IOUTFS−mA スとする適当な大きさの負荷抵抗と接続する場合、 正のユニポーラ 出力電圧構成となります。またこの構成は、DCカップリングを必 図47．IAVDD対IOUTFS 要とする出力電圧がグラウンドをリファレンスする単電源システム に最適です。もう1つの構成方法として、アンプをI-V変換器に構成 逆にIDVDDは、ディジタル入力波形、fCLOCK、およびディジタル電源 するものがあります。つまり、IOUTA あるいはIOUTBを負のユニポーラ （DVDD）と関係があります。図48と図49は、それぞれDVDDが5 V 電圧に変換する方法です。IOUTAまたはIOUTBは仮想グラウンド と3 Vの際のいろいろな更新レートの場合のフルスケールSIN波出 に保持されますので、 この構成は最高のDC直線性を実現できます。 力比（fOUT/fCLOCK）とIDVDDの関係を示したものです。DVDDを5 Vか IOUTAは、IOUTBより若干性能が上回ることに注意して下さい。 ら3 Vに低下させた場合にIDVDDが半分以下になることに注意して下 トランスを使用した差動カップリング さい。 図50に示すように、RFトランスを使用して差動／シングル・エ ンドの信号変換操作を実現できます。出力信号の周波数成分がトラ ンスの通過域内に存在する場合、差動カップリングしたトランス出 力は歪みに関して最高の性能を達成します。Mini-Circuits社のT11T等のRFトランスは、優れた同相歪み（偶数次の高調波）除去性能 と幅広い周波数領域のノイズの除去特性を示します。 さらに電気的 に絶縁できますし、負荷に対して2倍の電力を供給できます。イン ピーダンス比が異なるトランスも、インピーダンスのマッチング用 に利用できます。トランスはACカップリングのみということに注 意して下さい。 図48．IDVDD対比率＠DVDD＝5 V 図50．トランスを使用した差動出力 トランスのAD9762側の中心タップは、IOUTA とIOUTB両方のDC電流 の経路となるようにACOMに接続して下さい。IOUTAとIOUTB上 のコンプリメンタリ電圧 （VOUTA とVOUTB） は、ACOMを中心に対称的 に振幅します。そして、この出力振幅値はAD9762の仕様に規定さ れた出力追従範囲内となるようにして下さい。受動素子による再構 築フィルタ、あるいはケーブルを通じてトランスの出力と負荷 （RLOAD）を接続する回路の場合は、差動抵抗（RDIFF ）を設けて下さ い。トランスのインピーダンス比がRDIFFの値を決められ、適切な ソース終端となり、低VSWRをもたらします。RDIFFを通じて信号電 図49．IDVDD対比率＠DVDD＝3 V 力の約半分が消費されることに注意して下さい。 オペアンプを使用した差動構成 図51に示すように、1個のオペアンプを利用して差動／シング ル・エンド変換操作を実現できます。AD9762は2個の25Ωの負荷抵 REV.0 − 15 − AD9762 抗（RLOAD）で構成されています。IOUTAとIOUTB上の差動電圧は、 ナログ出力の項で説明した積分非直線性（INL）です。最適なINL性 差動オペアンプ回路を通してシングル・エンド方式の信号に変換さ 能を必要とする場合、シングル・エンド方式のバッファ電圧出力構 れます。IOUTAとIOUTBとの間にオプションのコンデンサを配置 成を推奨します。 することができます。これがローパス・フィルタの実部の極となり ます。このコンデンサを付けることで、オペアンプ入力の過負荷に よるDACの出力値の増大を防ぎ、 オペアンプの歪み性能を改善でき ます。 図53．0 Vから＋0.5 Vのバッファを使用しない電圧出力 シングル・エンド方式のバッファ電圧出力構成 図54は、バッファを使用したシングル・エンド方式の出力構成 で、 オペアンプU1はAD9762出力電流に対してI-V変換操作を行って 図51．オペアンプを使用したDC差動カップリング回路 います。U1はIOUTA（またはIOUTB）を仮想グラウンドに保ちま す。それにより、アナログ出力の項で説明したようにD/AのINL性 この構成の同相除去性能は、通常抵抗の整合性で決まります。こ 能に影響を与える非直線的な出力インピーダンスの効果を抑えま の回路では、AD8047を使用する差動オペアンプ回路は信号ゲイン す。このシングル・エンド方式の構成は通常最高のDC直線性性能 を増やすように構成されています。 出力が約±1.0 Vですので、この を実現しますが、D/Aの更新レートが高い場合のAC歪み性能はU1 オペアンプは両電源で動作させなければなりません。AD9762の差 の振幅能力によって制限されます。U1は負のユニポーラ電圧を出 動性能を保ちながら、他のシステム・レベルの要求（コストや消費 力し、このフルスケール出力電圧は単にRFBとIOUTFSから生じるもの 電力等）を満たすことができる高速アンプを選択して下さい。また です。IOUTFSと／またはRFBを調節して、フルスケール出力をU1の電 この回路の性能を最適なものにする際は、オペアンプの差動ゲイ 圧出力振幅能力の範囲内に設定して下さい。シンク操作に必要な信 ン、ゲイン設定抵抗の値、およびフルスケール出力振幅性能等を考 号電流（U1）が低下しますので、AC性能を改善することによって 慮にいれて下さい。 IOUTFSを減少することができます。 図52に示した差動回路は、単電源システムで要求されるレベル・ シフトを行います。この場合、AD9762とオペアンプ両方のアナロ グ正電源（AVDD）は、AD9762の差動出力を中間電源（AVDD/2）に レベル・シフトするためにも使われます。この回路の場合、AD8041 が最適なオペアンプです。 図54．ユニポーラのバッファを使用した電圧出力 電源とグラウンド処理の考察 高速性能と高性能を共に必要とするシステムでは、 プリント回路 基板のレイアウトが回路設計と同じように重要となります。部品の 図52．単電源DC差動カップリング回路 選択、部品の配置とラインの引き回し、電源バイパス処理とグラウ ンド処理等に適切なRF技術を施さなければなりません。図60から シングル・エンド方式のバッファを利用しない電圧出力 図65は、 AD9762評価ボード上に表わされた、推奨するプリント回路 図53は、両端を終端した50Ωケーブル用のAD9762を約0 Vから 基板のグラウンド、電源、および信号面のレイアウトです。 ＋0.5 Vのユニポーラ出力範囲に構成したものです。 20 mAの定格フ 高速、高分解能のシステムでは、適切なグラウンド処理とデカッ ルスケール電流（IOUTFS）は、25Ωの等価RLOADの中を流れます。この プリング操作が基本です。AD9762は、システム内でのアナログお 場合のRLOAD は、IOUTAとIOUTB上の等価負荷抵抗成分を表してい よびディジタル・グラウンドの電流を制御し易いように、アナログ ます。また使用しない出力（IOUTAまたはIOUTB）は、直接ACOM、 とディジタルの電源ピンとグラウンド・ピンを別々に備えていま またはマッチングRLOAD を通じて接続できます。正の追従範囲に収 す。通常、アナログ電源（AVDD）はできる限りチップの近くでア まる限り、違う値のIOUTFSとRLOADを選択できます。このモードでも ナログ・コモン（ACOM）に対してデカップリングして下さい。同 う1つ考慮に入れなければならないことは、このデータシートのア 様にディジタル電源（DVDD）もできる限りチップの近くでDCOM − 16 − REV.0 AD9762 応用 に対してデカップリングして下さい。 1つの＋5 Vまたは＋3 V電源をアナログ電源とディジタル電源両 AD9762をQAM変調操作に利用する場合 方に使うアプリケーションでは、 図55に示す回路を使用してノイズ QAMは、ディジタル通信システムで最も一般的に利用されてい の少ないアナログ電源を作ることができます。 この回路は、 差動LC るディジタル変調技術です。この変調技術は、FDMおよびスペク フィルタとリターン・ラインで成り立っています。また低ESRタイ トラム拡散（CDMA）システムで利用されています。QAM信号は、 プの電解とタンタル・コンデンサを使用することで低ノイズを実現 振幅（AM変調）と位相（PM変調）の両方を変調した搬送波です。周 できます。 波数が同じで、位相が90°異なる2つの搬送波を個別に変調するこ とで、QAM信号を発生できます。この結果、位相（I）搬送波成分と I成分と位相が90°シフトした直交（Q）搬送波成分に分かれます。 次にIとQ成分を加算し、規定した搬送波周波数でQAM信号を発生 します。 図56は、QAM変調器の一般的なブロック図です。変調処理は、ア ナログ領域で行います。2個のD/Aは、それぞれベースバンドI成分 とQ成分を発生するために使用しています。各成分は直交ミキサの 前段で、通常ナイキスト・ミキサに入力します。この整合のとれた ナイキスト・フィルタは、シンボル間の干渉を抑えながら各信号成 図55． ＋5 Vまたは＋3 V単電源アプリケーション用の差動LC 分のスペクトル包絡線に対してシェーピング処理を行います。D/ フィルタ Aは、通常QAMシンボル・レートで更新するか、あるいはD/Aの前 段に内挿フィルタを設ける場合はシンボル・レートの倍数で更新し AD9762を最適に動作させるには、電源とグラウンドを低ノイズ ます。内挿フィルタを実装すると、2つのベースバンド・チャンネ で保つことが重要です。適切に処理を行いノイズを低減できれば、 ル間のゲインと位相のミスマッチを抑えることができますので、 ア グラウンド面は高速回路基板で重要な働きを行います：バイパス処 ナログ・フィルタが簡単なもので十分になります。直交ミキサー 理、シールド処理、電流転送処理等です。アナログとディジタル信 は、位相搬送周波数と直交位相搬送周波数でI成分とQ成分を変調 号両方を扱う回路では、アナログ・グラウンド面でアナログ信号ラ し、次にこの2出力を加算してQAM信号を発生します。 インを囲み、ディジタル・グラウンド面でディジタル回路を囲んで 基板のアナログ部とディジタル部を別々に離して下さい。 D/A、リファレンス、および他のアナログ部品のアナログ・グラ ウンド・ピンは、すべてアナログ・グラウンド面に直接接続して下 さい。また最適な性能を実現するために、D/Aの直下または1/2イ ンチ内で両グラウンド面を1/8インチ幅から1/4インチ幅のラインで 接続して下さい。 さらにこのグラウンド面が重要な信号ラインで中 断されないように注意して下さい。 ディジタル側の重要な信号ライ 図56．代表的なアナログQAM構成 ンは、D/Aへのディジタル入力ラインとクロック信号です。アナロ グ側では、D/A出力信号、リファレンス信号、および電源フィーダ です。 この構成では、 IとQチャンネル間のゲインと位相の整合性を適切 電源ラインの配線には幅広いラインまたは面にすることを推奨 に維持することがより困難なものになります。図57の構成では、I します。これにより、製品に低い直列インピーダンスの電源を供給 とQチャンネル間の整合性と温度安定性を改善できます。U1の電圧 し、 さらにグラウンド面にいくつかの容量カップリング処理をいく リファレンスを利用してIとQチャンネル用のゲインを設定するこ つかの場所に配置できます。また信号グラウンド・ラインで大きな とで、ゲイン整合性と安定性を改善できます。さらにRSETとRLOAD用 電圧降下を発生しないように、 信号ラインと電源ラインのレイアウ にマッチングのとれた個別の抵抗回路を利用すると、 ゲイン整合性 トには十分留意することが重要です。すべての信号ラインは、各ラ と安定性をより向上できます。RCAL1とRCAL2を通じて調整を行えば、 インの電流が他のラインに誘導しないように、できる限り短く、そ 2チャンネル間のゲインの初期不整合を補償できます。 この回路は、 してパッケージの近くに配置することを推奨します。 ラインの長さ U1とU2のゲイン設定抵抗（RSET）、実効負荷抵抗成分（RLOAD）、およ が1インチ以上の場合、終端抵抗を用いたストリップ・ライン技術 び各DACの制御アンプの電圧オフセットの不整合性をキャンセル を考慮に入れて下さい。この終端抵抗が必要かどうか、あるいはそ します。U1とU2の差動電圧出力は、整合のとれた50Ωのフィルタ の値は使用するロジック・ファミリに関わってきます。 回路を通じて直交ミキサーの差動入力に入力されます。 高速のミックスド信号のプリント回路基板のレイアウトおよび 実装方法についての詳細については、アナログ・デバイセズ社のア プリケーション・ノート、AN-280とAN-333を参照して下さい。 REV.0 − 17 − AD9762 AD9762評価ボード 概要 AD9762-EBは、 12ビットD/Aコンバータ、AD9762の評価ボードで す。レイアウトと回路設計には十分留意されており、予備のスペー ス（部品穴）を基板上に設けておりますので、ユーザーの方は高分 解能と高速変換処理が要求されるアプリケーション用に簡単に AD9762を評価することができます。 ユーザーの方は、このボードを使用してAD9762をいろいろな構 成で動作させることができます。トランスによるカップリング出 力、抵抗で終端する出力、反転／非反転出力、差動アンプ出力等の 出力構成が可能です。またディジタル入力は、任意のビット長で直 線外部からドライブできます。 さらにオプションで負荷終端用の抵 抗をボードに設けることもできます。 AD9762を内部リファレンス、 あるいは外部リファレンスのいずれかで動作させること、またはプ 図57．2個のAD9762を使用したベースバンドQAM構成 ルダウン性能を動作させることも出来るよう用意されています。 AD9762評価ボードの動作と構成の詳細については、アプリケー DSPやASICを通してディジタル領域でQAM信号を発生するのも 可能です。この場合、十分な分解能と性能を持つ1個のD/AでQAM ション・ノート（AN-420）の“AD9760/AD9762/AD9764-EB 評価 ボードの利用方法”を参照して下さい。 信号を再構築します。 さらにPSKやFSK等の他のディジタル変調操 作を実行するディジタルASICを発売している会社も存在します。 このASICでは、I成分とQ成分のゲインと位相の整合性が完全に一 致できるという長所があります。これは、通信システムで最適な性 能を維持する上で重要なポイントです。またこの構成では、最も高 く規定されたQAM搬送波周波数を発生させるため十分高いクロッ ク・レートで動作させなければなりません。図58は、AD9762を使 用したこの構成のブロック図です。 図58．ディジタルQAM構成 − 18 − REV.0 AD9762 図59．AD9762評価ボード回路図 REV.0 − 19 − AD9762 図60．シルクスクリーン層−上 図61．プリント回路基板の部品面（第1層） − 20 − REV.0 AD9762 図62．プリント回路基板のグラウンド面（第2層） 図63．プリント回路基板の電源面（第3層） REV.0 − 21 − AD9762 図64．プリント回路基板のハンダ面（第4層） 図65．シルクスクリーン層−下 − 22 − REV.0 AD9762 外形寸法 寸法はインチと（mm）で示します。 28ピン、300ミルSOIC （R-28） REV.0 − 23 − うにやさ ゅ い し ちき PRINTED IN JAPAN D0407-2.7-4/97,1A AD9762 み る 「この取扱説明書はエコマーク認定の再生紙を使用しています。」 ど りをまも − 24 − REV.0