次世代低消費電力SOIデバイス
馬場 俊祐
低電力・高性能LSIは，次世代のパーソナル＆モバイル
バルク-CMOSのスケーリングモデル
コミュニケーション製品のキーテクノロジとして期待さ
れている。従来，バルクシリコン-CMOSデバイス（バル
バルク-CMOSは低消費電力デバイスとして登場・発展
ク-CMOS）は低消費電力デバイスの代表であったが，微
してきた。しかし，スケーリングによる素子性能の向上
細化に伴う高集積化・高速化によりLSIの消費電力は増大
にともなうLSIの動作周波数の向上と，酸化膜の薄膜化と
し，現在では設計手法・素子構造を含めた新しい低電力
拡散層の接合容量の増大による単位面積当りの充放電の
化手法が待望されている。そのような状況下で，完全空
対象となる容量値の増加により，スケーリングとともに
乏型SOI-CMOSデバイス（FDSOI-CMOS）は次世代の
LSIの消費電力が増大している。詳細は付録に示すが，バ
1）2）
低消費電力デバイスとして期待されている
。
ルク-CMOSのスケーリング則に従い各世代の性能・集積
当社では民生品としては世界初のFDSOI-LSIを実用化
度・消費電力の算出結果を表1に示す。10mm角の大きさ
した3）。LSI部分の面積では従来比で50%を削減し，電流
のLSIチップを想定した場合，電源電圧が下げているにも
で75%の削減が可能となった。FDSOI-CMOSデバイス
かかわらず，消費電力は1世代進むごとに10%程度増大
の特色を活かすことで，従来の設計資産を活かしながら
し，100mm2のチップでは0.18μm以降の世代では100
バルク-CMOSに対して特徴を持たせたLSI製品を実現す
Wを越える消費電力が必要な状況となる。
ることができた。
低消費電力デバイスの要件
本稿では，FDSOI-CMOSの低電力化・性能を従来のバ
ルク-CMOSのスケーリングモデルを基に検討し，今後の
FDSOIの可能性について論じる。
き条件として，バルク-CMOS-LSIデザインとの高い親和
表1
ゲート長 (um)
ゲート幅 (um)
１M配線ピッチ (um)
配線幅 (um)
100mm2当りのゲート数
電源電圧 (V)
しきい値電圧 (V)
酸化膜厚 (A)
酸化膜容量 (F/m2)
実効移動度 (cm2/Vsec)
Tr. オン電流値 (A/m)
Tr 入力容量 (F)
オン抵抗 (ohm)
ゲートピッチ (um)
平均配線長 (um)
配線容量 (F/m)
配線抵抗率 (ohm/cm)
ゲート入力容量 (F)
出力抵抗 (ohm)
ドレイン接合容量 (F)
平均ゲート遅延 (psec)
OFF LEAK 電流 (A/m)
スタンバイ電力 (W)
最大動作周波数 (MHz)
消費電力 (W)
40
沖テクニカルレビュー
2002年4月／第190号Vol.69 No.2
バルク-CMOSに代わる低消費電力デバイスの満たすべ
0.35
2.751
0.917
0.4585
2.83E+06
3.5
0.875
77.8
4.44E-03
2.65E+02
447
4.27E-15
2.13E+03
1.21E+01
63.95
1.82E-10
1.61E+03
1.15E-13
710.9
1.07E-14
272.1
6.72E-17
9.32E-10
147
88.24
各世代のバルク-CMOS-LSIの性能比較
0.25
1.965
0.655
0.3275
5.55E+06
2.5
0.625
55.6
6.22E-03
2.42E+02
483
3.05E-15
1.97E+03
6.71E+00
36.66
2.19E-10
2.26E+03
8.24E-14
658.2
7.46E-15
179.3
3.00E-14
4.17E-07
223.1
95.66
0.18
1.4148
0.4716
0.2358
1.07E+07
1.8
0.45
40
8.63E-03
2.26E+02
531
2.20E-15
1.80E+03
3.99E+00
22.48
2.74E-10
3.14E+03
5.93E-14
598.6
5.29E-15
118.1
2.15E-12
2.99E-05
338.8
104.6
0.15
1.179
0.393
0.1965
1.54E+07
1.5
0.375
33.3
1.04E-02
2.19E+02
564
1.83E-15
1.69E+03
2.82E+00
16.14
3.13E-10
3.77E+03
4.95E-14
563.7
4.38E-15
92.5
1.34E-11
1.87E-04
432.5
111.28
0.13
1.0218
0.3406
0.1703
2.05E+07
1.3
0.325
28.9
1.20E-02
2.14E+02
593
1.59E-15
1.61E+03
2.47E+00
14.34
3.48E-10
4.35E+03
4.29E-14
536.1
3.78E-15
77.3
4.56E-11
6.32E-04
517.8
115.46
0.1
0.786
0.262
0.131
3.47E+07
1
0.25
22.2
1.55E-02
2.08E+02
655
1.22E-15
1.46E+03
1.94E+00
11.54
4.27E-10
5.65E+03
3.30E-14
486
2.89E-15
55.5
2.84E-10
3.95E-03
721
123.68
デバイス特集 ●
性と，回路・アーキテクチャでの低電力対策容易性の2点
2.0
大規模LSIの開発では，短期間に高機能のLSIを開発す
ることが要求される。バルク-CMOSでは，スケーリング
と同時に設計自動化による設計生産性の向上も図られて
いる。従来のスケーリングの流れからわかるように，LSI
開発における優先順位は，高機能・高速・低消費電力で
あり，高機能または高速性を犠牲にした低消費電力化は
ありえない。そのため，新デバイスはバルク-CMOS-LSI
の設計環境・資産と高い親和性を保つ必要がある。
また，LSIの低消費電力化には，デバイス・回路・アー
アクセス時間（Arb. Unit）
が挙げられる。
1.8
1.6
1.4
バルク-CMOS
1.2
1.0
FDSOI-CMOS
0.8
0.6
0.5
1.0
2.5
2.0
1.5
電源電圧［V］
キテクチャの各階層における取り組みが必要である。そ
のなかで，デバイスは回路設計およびアーキテクチャ設
図1
計に影響を及ぼすため，新デバイスの選択が，回路およ
び方式設計における低電力化選択肢を狭めるものであっ
プロセッサコアの性能比較
8
てはならない。詳細は付録に示すが，低電力デバイスの
高速に動作する素子が必要である。
完全空乏型CMOS（FDSOI-CMOS）デバイス
FDSOI-CMOSデバイスは次世代の低消費電力デバイス
として期待されている。その理由としては，以下が挙げ
られる。
①寄生容量が小さい。
アクセス時間（Arb. Unit)
条件は，充放電の対象となる容量値が小さく，低電圧で
6
4
バルク-CMOS
2
FDSOI-CMOS
②しきい値をバルクに比べ低く設定できる。
③オフリークの温度依存性が小さい。
④バルク-CMOSとのデザイン親和性が高い。
0
0
1
2
電源電圧［V］
3
⑤基板バイアス効果が小さい。
以下に各利点について述べる。
図2
SRAMコアの性能比較
バルクMOSの寄生容量には，ゲート容量の他に接合容
量（付録 式16）がある。微細化に伴う短チャネル効果の
とが可能となり，バルク-CMOSと同一性能を確保しなが
抑制のために，接合下の不純物濃度は高くなり，その結
ら低電力化が図れる。オフリーク電流の温度依存性はバ
果，接合容量が増大する。一方FDSOI-MOSは，埋め込
ルク-MOSとFDSOI-MOSではその構造に依存して大き
み酸化膜上に作成されるため，接合容量の面成分を無視
く異なる。バルク-MOSでは，リーク電流はドレインと基
でき，FDSOI接合容量値はバルクMOSに比較して1/10
板間のダイオードの逆方向電流に起因するため，その電
程度であり，電荷の充放電の対象となる容量値が減少す
流値は真性キャリア濃度の2乗（ni2）に比例する。しかし
ることにより，高性能化と低電力化が図れる。
SOIの場合はドレインは埋め込み酸化膜上にあるため，
FDSOI-MOSの大きな特徴のひとつに急峻なサブスレ
リーク電流は主に熱励起電流に依存し，その温度依存は
ショルド特性が挙げられる。これは，素子が埋め込み酸
真性キャリア濃度niに比例する4）。そのため，動作保証条
化膜上に素子が形成されるためで，FDSOI-MOSの基板
件の高温（85℃）側で待機電流を比較した場合，FDSOI-
係数は，埋め込み酸化膜容量（付録 式17）を考慮する
MOS はバルク-MOSに比べ3桁低く待機電流を抑制できる。
と，1.05∼1.1で，Sファクタ値で60∼65となり，バル
FDSOIはバルク-CMOSデバイスと親和性が高く，従来
ク-MOSの80∼95に比べ小さい。したがって，同じオフ
のバルク-CMOSで作成した回路レイアウトパターンをそ
リーク電流であれば，しきい値電圧をバルクに比べ低く
のまま用いることができる。図1，2に従来のバルク-
設定することができる。この結果，電源電圧を下げるこ
CMOSで作成したものを用いて試作・評価した結果を示
沖テクニカルレビュー
2002年4月／第190号Vol.69 No.2
41
す。図1はプロセッサコアの，図2はSRAMコアの性能と
1.0
電源電圧を評価した結果である。バルク-CMOSデバイス
0.9
の回路レイアウトパターンを用い試作した結果，何の変
0.8
遅延時間［Arb.Unit］
更もなく同一電圧で1.5から2倍の性能，同一性能で消費
電力を電源電圧の2乗に比例することから1/3に削減でき
ることを確認した。従来の設計資産を用い，素子をFDSOI
化することで，性能・消費電力の向上を図ることができ
る。また，レイアウト，回路形式をFDSOIに適したもの
とすることでさらにその利点を享受することができる。
0.7
0.6
0.5
バルク
0.4
0.3
FD-SOI
0.2
FDSOIではバルク-CMOSで必要となる基板端子が必要な
0.1
いため，占有面積を30％削減することが可能である。従
0
来，低電力化アーキテクチャとしてパイプライン化が提
0
0.5
1.0
1.5
案され，回路面積30%程度の増加で，同一性能で消費電
2.0
2.5
3.0
3.5
電源電圧［V］
力を60%削減できると報告されている5）。FDSOIを採用
し，30%の面積削減分をパイプライン化による増分と相
図3 4NAND縦積みTrの性能比較
殺することで，従来のバルク-CMOSの面積を増加させる
る6）。また，メモリLSIで用いられているNOR論理を，従
ことなく低消費電力化を図ることができる。
FDSOIはさらに，埋め込み酸化膜上に作成されるため，
来バルク-CMOSでは性能の劣化のために採用できなかっ
基板バイアス効果が小さいという特性を持つ。そのため，
たMOSデバイスの縦積みで構成するNAND論理を用いた
MOSデバイスを直列に接続した（縦積み）回路で，基板
アーキテクチャに変更することで，性能をNOR論理のバ
バイアスによるしきい値増大による性能劣化が起こらず，
ルク-CMOSと同等に保ったまま，大幅な低消費電力化を
バルク-CMOSに比べて性能面で大きく勝る。図3に
図ることが可能となる。
4NANDの遅延回路における遅延時間の電源電圧依存性を
FDSOIによるさらなる低電力化
評価した結果を示す。FDSOIは，基板バイアス効果がな
く，接合容量も小さいために，バルクと同一性能を1/2の
バルク-CMOSの消費電力・性能の算出モデルにFDSOI
電圧で実現できる。そのため，FDSOIをパストランジス
の寄生容量の効果を考慮して算出した結果を図4に示す。
タロジックのような回路形式に適用すれば，性能または
10mm角のバルク-CMOS-LSIをFDSOI化することを想
消費電力に関して大きなメリットを享受することができ
定した場合，バルク-CMOS（図4：□）と同一電源電圧
1000.0
消費電力（W）
0.35/2.5
0.25/1.8
0.25/1.45
0.35/2.0
10.0
0.18/1.5
0.15/1.3
0.18/1.0
0.15/1.5
0.13/1.3
0.18/1.8
0.25/2.5
0.35/3.3
0.18/1.8
0.25/2.5
0.35/3.3
100.0
0.13/1.0
0.15/0.86
0.13/1.3
0.1/1.0
0.1/0.7
0.13/0.75
0.1/0.58
0.1/0.5
0.13/0.5
デザインルール（um）／電源電圧（V）
0.15/0.5
0.18/0.5
0.25/0.5
1.0
バルク ： 表1の結果
バルク ： 低電圧版
FDSOI ： バルクと同一の電源電圧
FDSOI ： バルクと同等性能の電源電圧
FDSOI ： 電源電圧を 0.5
（V）
FDSOI ： 集積度一定で電源電圧0.5
（V）
0.35/0.5
0.1
100
動作周波数（MHｚ）
図4
42
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性能と消費電力の比較
1000
デバイス特集 ●
の場合ではFDSOI-CMOS（ ○ ）の性能は，バルク-
電源電圧が0.5Vで100MHz動作が可能であり，回路方
CMOSの一世代先のものと同等となる。また，バルク-
式，アーキテクチャの各層において低消費電力化の対策
CMOS（図4：□）と同一性能となるようにFDSOIの電
を施すことで，数10mW級の極低電力LSIを実現すること
源電圧を下げた場合（図4： ● ），消費電力をバルク-
が可能である。
◆◆
CMOSの1/3程度に削減できる。
FDSOI-CMOSにおいて，電源電圧を0.5Vにすること
7）
でさらなる低消費電力化を達成することができる 。
付録 LSIの消費電力・性能の算出モデル
FDSOI-CMOS-LSIの消費電力や性能の算出に当って
FDSOI-CMOSは，バルク-CMOSに比べしきい値電圧を
は，そのLSI集積度と素子性能を見積もることが必要とな
低くでき，寄生容量も小さいことから電源電圧を0.5Vと
る。そこで，最初にバルク-CMOSのスケーリングを考慮
極端に低くすることが可能である。電源電圧を0.5Vにし
したモデル化を図り，それをFDSOIへ適用した。ここで
た場合（図4：△）
，世代が進むにつれてバルク-CMOSで
は，本報告で用いたスケーリングモデルについて述べる。
も電源電圧が下がるため，FDSOIとバルクCMOSの消費
ロジックLSIではセルライブラリは配線格子を単位とし
電力の差が小さくなるが，0.35μm世代で2桁，0.1μm
て描かれるとして，LSIの集積度を1層メタルの配線層の
世代で1桁程度の消費電力の削減を図ることができる。こ
最小間隔を用いて算出した。ロジックライブラリでは1
こで，集積度一定（百万ゲート）と想定した場合（図4：
ゲート当り4トランジスタ用いるとし，ロジックゲートの
▲）
，0.1μm世代でもバルク-CMOSに比べ2桁低い電力
1チップ当りの搭載ゲート数 Ngate は，
で同等性能を達成でき，動作に寄与するブロックを活性
Ngate = Achip
化させるなどのアーキテクチャレベルの方策を講じる事
で，数ワット級のLSIが実現できる。
Rcore
2
35. Pmetal
（式1）
LSIの性能については，携帯端末の動画処理には動作周
により見積もられる。ここで， Achip はチップ面積， Rcore
波数100MHz程度で十分であるため，さらなる低消費電
は内部回路の占有率， Pmetal は1層メタルの配線ピッチを
力を実現するために動作周波数を100MHzに下げるとい
あらわす。 Pmetal は，ゲート長 Lg を用いてデザインルール
う方策をとる。消費電力は動作周波数に比例し減少する
動向
8）
より算出した。
ため，0.1μm世代では275mWになり，さらにパストラ
Pmetal = 2.62 . Lg
ンジスタ化すれば電力を1/3程度にすることができ，消費
（式2）
電力として，90mW（数10mW級）のLSI を達成できる。
ここで，電源電圧を0.5Vにした場合，FDSOIにおいても，
トランジスタの性能を決めるうえで重要な指標は，ゲー
スケーリングに伴い低しきい値電圧化によるMOSのスタ
ト長，ゲート酸化膜厚，しきい値電圧である。ゲート長
ンバイ電流は問題となる。この場合，バルク-CMOSと同
は微細プロセスにより決まる。一方，ゲート酸化膜厚 Tox
様にマルチしきい値方式の回路構成をとることでスタン
は，電気的なゲートチャネル長 LEと
バイ電流を抑制することができる。また，FDSOIは，素
LE = k . TOX
子が個別に素子分離されているため，電源電圧が0.6V以
（式3）
下であれば，ゲートとボディを接続しダイナミックにし
きい値電圧を抑制する（DT-MOS）回路方式を選択する
の関係が報告9）されている。ここで， k は比例定数でその
ことでスタンバイ電流を抑制でき，バルク-CMOSに比べ
値としては45を用い9），ここでは， LE =Lg とした。次に
て回路的な対策をとりやすい。
最大印加電圧 VDDmax は，酸化膜の製品保証耐圧 BVOXをも
とに
あ と が き
次世代の低消費電力デバイスとして期待されている完
V DDMAX = BV OX . TOX
（式4）
全空乏型SOI-CMOSデバイスの可能性を，従来のバルク
CMOSのスケーリング計算モデルを基に検討した。FDSOI
より算出できる。ここでは耐圧値 BVOXを5 MV/mとして
は，従来のバルクCMOSの設計資産を変更せずに活用す
最大印加電圧を算出した。電源電圧 VDD は，通常，LSIで
ることができ，同一電源電圧であればバルクCMOSの一
は電源電圧の変動を±10%見込むため，最大印加電圧よ
世代先の性能，同一性能であればバルクCMOSの1/3の
り次のように見積もることができる。
消費電力を達成することができる。
沖テクニカルレビュー
2002年4月／第190号Vol.69 No.2
43
V DD = 0.9 .V DD max
（式5）
FC =
1
（式11）
Fld . T gate
CMOS回路の遅延時間は，電源電圧に対するしきい値
電圧の比が 1/4 以上になると急激に劣化することが報告さ
Tgate = Fgate . Rgout . C int er + Fgate . Rgout . C gin
れている10）。一方，しきい値電圧を低く設定するとトラ
+ 0.5 . Rint er . C int er + . Rint er . C gin
ンジスタがオフ時のリーク電流が増大するため，回路が
停止した状態での消費電力が増大する。そのため，しき
ここで，Rgout は出力抵抗，Rtr はトランジスタのオン抵
い値電圧の設定は，性能，消費電力のバランスにより設
抗，Cgin はゲート入力容量，Ctr はトランジスタのゲート
定される。ここでは
容量，Cinter は配線容量，Cint は単位長さ当りの配線容量，
V th =
1
V DD
4
（式6）
とし，MOSのオン電流 IOn はドリフト電流モデルを用い
Rinter は配線抵抗をあらわす15）。これらの抵抗と容量は，
配線高さをHint ，配線幅をWint ，配線間隔をWsp ，層間膜
厚をTint，配線抵抗率をRo，リピータの個数をkとして以
下のように与えられる。
11）
た 。
I on =
Wg
µ
Lg 2n
Rgout = Rtr .
C ox (V DD - Vth )
αはフィッティング係数で通常1∼2の値をとる
n は基板係数で，次式のように与えられる11）。
si
C ox x d max
k
（式7）
ここでWg はゲート幅，µ は移動度，Cox は酸化膜容量，
n = 1+
Fgate
C gin = 3 . k . C tr
,
Rtr =
,
Ctr =
(VDD _ Vth )
I on . W g
Lg . W g
ox
Tox
9）12）13）
，
（式8）
その値としてはバルクでは1.4∼1.6の値をとる。ここ
で，Xdmax は空乏層幅を表す。
W int
H
+ 2.8( int )0.222
Tint
Tint
C int =
ox o [1.15
+ { 0.06
W int
H
H
T
+ 1.66 int + 0.14( int )0.222 }( int ) 1.33 ]
Tint
Tint
W sp
Tint
Rint er = Lav .
Ro
, C in ter = C int . Lav
H int . W int
（式12）
チャネルの実効移動度 µeff は統一表現モデル14）を用い
また，平均配線長 Lav は，ゲートピッチ dgを単位として以
算出した。
µ eff
µ0
=
1+(
Eeff γ
)
0.75
, E eff
V DD +VTH
（式9）
˜= 6T
ox
下のように与えられる16）。
Lav = Rbar . d g , d g = Fgate . Rbar .
PW
EW . NW
ここで µoはキャリア移動度，Eeff は実効電界である。
次に，LSIのチップの消費電力，および動作周波数 は
SUSPENSモデル15）を用いて見積もった。消費電力 Pc は，
チップ配線を含めた総容量 Ctot を用いて算出できる。
PC =
1.
2
FC . Fd . C tot . V DD
2
C tot =
DC2 . N w . E w . C int er
Pmetal
ここで Rbar はゲートピッチを単位とした場合の平均配線
長で，レント指数 pを用い以下のように与えられる。
Rbar = {
(p - 0.5)
(p - 0.5)
0.5
- N gate
0.5 .
p
(6N gate (p + 0.5))
p
+ N gate
(
- p - 1 + 4 (p -0.5)
)}
2(p + 0.5) . p . (p - 1)
（式10）
+ Ctr . k . N gate . Fgate
ここで，Fcは動作周波数，Fd はチップ中のゲートの動
作率をあらわす。また，Dc はチップの一辺の長さ，Nw は
配線層数，Ewはゲート使用率，Fgateは平均ファンアウト
44
（式13）
/{N
+ 1-
( p _ 0.5))
gate
- 2p - 1 + 2 (2p-1)
(p - 0.5)
0.5
(2p(p - 1)(2p - 3)) 6p . N gate
(p - 0.5)N 0.5
gate
(p - 1)
（式14）
}
をあらわす。動作周波数Fcと平均ゲート遅延 Tgate は，論
次に，待機時のオフリーク電流 Ioff は，ドレイン電流が
L / W*0.1(µA)となるゲート電圧をしきい値電圧と定義
理段数 Fld により記述できる。
すると，
沖テクニカルレビュー
2002年4月／第190号Vol.69 No.2
デバイス特集 ●
I off =
Lg
0.1
W g 10 Vth/S
S =n
,
kT
ln(10) （式15）
q
により求められる。ここで，S はサブスレショルド電流を
1桁変化させるのに必要なゲート電圧を指す。
以上のモデルに従い，各世代のCMOSデバイスの性能・
消費電力を算出すると本文中に示した表1の結果が得られ
る。算出に当たっては，チップ面積を10mm角の場合を想
定しI/O回路がチップ面積の10%を占有するとしてゲート
集積度を求めた。また，計算では平均ファンアウトは3，
ゲート実使用率40％，LSI動作率30%，論理段数25，リ
ピータの数を9，オン電流を計算する際の指数項αを1.5
とした。
次に，FDSOI-LSIの性能算出に当っては，接合容量と
しきい値の算出に補正を加えた。
まず，バルクMOSの接合容量は次式で計算できる17）。
C jo = [
q.
o
. si . N A . N D
2φB
(N A + N D )] 0.5 (1 -
C J = [C ja . (bc) + Cj p . (2b + 2c)](1 -
V pn
φB
V pn 0.5
)
φB
) -m （式16）
Cja, Cjp は，各々，Vpn が0Vのときの単位面積当りの底
面接合容量，単位長さ当りの周辺接合容量であり，bは拡
散領域の幅，c は拡散領域の幅をあらわす。FDSOIは，埋
め込み酸化膜上に作成されるため，接合容量の面成分を
無視できる。その結果FDSOI接合容量値はバルクMOSに
比較して1/10程度となる。ここで，SUSPENSモデルに
は接合容量があらわに考慮されていないため，平均ファ
ンアウトを補正することで対応した。
つぎに，性能の補正は，FDSOIの基板係数を算出し取
り込むことで対応した。ここで，基板係数は，埋め込み
酸化膜容量 Cbox を考慮して11）
si
n = 1+
Tsi (C ox
si
Tsi
（式17）
■参考文献
1）
“SOI技術によりLSIの消費電力を1/3に低減”
，市川，日経エ
レクトロニクス，No.738， pp.165， 1999年3月
2）“極低電力を実現するCMOS/SOI・LSI技術”，山田，NTT
R&D，Vol.50，No.11，pp.862，2001年
3）http://www.oki.com/jp/DBG/english/p_soi.htm
4）"Demonstration of the Potential of Acumulation-Mode
MOS Transistors on SOI Substratefor High Tempareture
Operation", D.Flandre, et al., IEEE Elec. Dev. Let.,Vol.14,
No.1, pp.10, 1993.
5）
“低消費電力,高速LSI技術”
，桜井 編，リアライズ社，pp.10.
6）
“SOIデバイス技術”
，横溝 他， 沖電気研究開発， 180号，
Vol.66， No.1， 1999年5月
7）
“平成12年度 新エネルギ・産業技術総合開発機構委託事業
即効的・革新的エネルギー環境技術開発：極低電力情報端末用
LSIの研究開発成果報告書”
， 社団法人 電子技術情報産業協会，
2001年3月
8）http://www.tsmc.com.tw/tw/technology, Technology
& Manufacutureing, 2001.12.
9）"MOS Scaling: Transistor Challenges for the 21st
Century", S.Thompson,P.Packan, M.Bohr, Intel
Technology Journal, 1998 Q3.
10）"An Ultra Low Power 0.1um CMOS", Y.Mii, et al.,
1994 IEEE Sympo. on VLSI Tech. Digest of Tech. Papers,
pp.9, 1994.
11） http://www.dice.ucl.ac.be/soi/activities, LowVoltage, Low- Power CMOS, 2001.12.
12）"CMOS Scaling into the 21st century 0.1um and
beyond", Y.Taur, et al ., IBM J. Res. Develop. Vol.39,
No.12, pp.245, 1995.
13）"Ultra-Low-Power CMOS Technology", G.Schrom,
eingereicht an der Technischen Universitat Wien Fakultat
fur Elektrotechnik, DISSERTATION, 1998.
14）"BSIM4.2.0 MOS Model- User's Manual", W.Liu, et.al,
University of Carifornia Berkelry
15）"Circuits, Inteconnections, and Packaging for VLSI",
H.B.Bakoglu, Addison-Wesley, 1990.
16）"A Stochastic Wire Length Distribution for Gigascale
Integtration", J.A.Davis, CICC, pp.145, 1997.
17）
“CMOS集積回路”
，榎本，培風館，pp.94
+ Cbox )
ここでFDSOIでは，nは1.05∼1.1で，Sファクタ値で
60∼65となり，これをオン電流計算に反映させた。
謝辞
●筆者紹介
馬場俊祐：Shunsuke Baba.シリコンソリューションカンパニ
ー 超LSI研究センタ低エネルギーデバイス研究部 回路研究チー
ムリーダ
本研究 は 、 新 エ ネル ギ ー ・ 産 業 技 術 総 合 開 発 機構
（NEDO）からの委託研究「極低電力情報端末LSIの研究
開発」の一環として行われたものである。
沖テクニカルレビュー
2002年4月／第190号Vol.69 No.2
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