1チャンネル 、12/16ビット、シリアル入力 4 mA～20 mA電流源DAC AD5410/AD5420 特長 概要 12/16 ビットの分解能と単調性 電流出力範囲: 4 mA～20 mA、0 mA～20 mA、または 0 mA～ 24 mA 総合未調整誤差 (TUE): ±0.01% FSR (typ) 出力ドリフト: ±3 ppm/°C (typ) 柔軟なシリアル・デジタル・インターフェース 出力故障検出機能を内蔵 リファレンス電圧 (最大 10 ppm/°C )を内蔵 非同期クリア機能 電源範囲 (AVDD) 10.8 V～40 V; AD5410AREZ/AD5420AREZ 10.8 V～60 V; AD5410ACPZ/AD5420ACPZ AVDD − 2.5 V までの出力ループ・コンプライアンス 温度範囲: −40°C～+85°C 24 ピン TSSOP または 40 ピン LFCSP パッケージを採用 AD5410/AD5420 は、工業用プロセス制御アプリケーションの要 求を満たすようにデザインされたプログラマブルな電流源出力 を提供する低価格高精度フル統合の 12/16 ビット・コンバータ です。出力電流範囲は、4 mA～20 mA、0 mA～20 mA またはオ ーバーレンジ機能の 0 mA～24 mA に設定することができます。 出力には断線保護機能が内蔵されています。このデバイスは 10.8 V～60 V の電源範囲で動作します。出力ループ・コンプライ アンスは 0 V～AVDD − 2.5 V です。 柔軟なシリアル・インターフェース SPI、MICROWIRE™ 、 QSPI™、DSP 互換を内蔵しており、3 線式モードで動作可能な ため、絶縁型アプリケーションで必要とされるデジタル・アイ ソレーションを小型化できます。 また、このデバイスは既知状態でのデバイス・パワーアップを確 実にするパワーオン・リセット機能と、出力を選択した電流範 囲の下限に設定する非同期 CLEAR ピンも内蔵しています。 総合未調整誤差は±0.01% FSR (typ)です。 アプリケーション プロセス制御 アクチュエータ制御 PLC 機能ブロック図 DVCC SELECT DVCC CAP1 CAP2 AV DD R3SENSE AD5410/AD5420 R2 R3 CLEAR INPUT SHIFT REGISTER AND CONTROL LOGIC POWERON RESET 12/16 IOUT 12-/16-BIT DAC FAULT RSET VREF RSET REFIN REFOUT GND 07027-001 LATCH SCLK SDIN SDO BOOST 図 1. Rev. B アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009—2010 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5410/AD5420 目次 特長..................................................................................................... 1 AD5410/AD5420 の機能.................................................................. 20 アプリケーション ............................................................................. 1 故障警告 ....................................................................................... 20 概要..................................................................................................... 1 非同期クリア (CLEAR)............................................................... 20 機能ブロック図 ................................................................................. 1 内蔵リファレンス電圧 ............................................................... 20 改訂履歴............................................................................................. 2 電流設定外付け抵抗 ................................................................... 20 仕様..................................................................................................... 3 デジタル電源 ............................................................................... 20 AC 性能特性................................................................................... 5 外付けブースト機能 ................................................................... 20 タイミング特性 ............................................................................. 5 デジタル・スルーレートの制御................................................ 21 絶対最大定格 ..................................................................................... 7 IOUT のフィルタリング・コンデンサ......................................... 22 ESD の注意..................................................................................... 7 出力電流の帰還/モニタリング .................................................. 23 ピン配置およびピン機能説明 ......................................................... 8 アプリケーション情報 ................................................................... 25 代表的な性能特性 ........................................................................... 10 誘導負荷の駆動 ........................................................................... 25 用語................................................................................................... 15 過渡電圧保護 ............................................................................... 25 動作原理........................................................................................... 16 レイアウトのガイドライン........................................................ 25 アーキテクチャ ........................................................................... 16 電流絶縁型インターフェース.................................................... 25 シリアル・インターフェース ................................................... 16 マイクロプロセッサ・インターフェース................................ 26 パワーオン状態 ........................................................................... 18 熱と電源についての考慮事項.................................................... 26 伝達関数....................................................................................... 18 工業用アナログ出力アプリケーション.................................... 27 データ・レジスタ ....................................................................... 18 外形寸法........................................................................................... 28 コントロール・レジスタ ........................................................... 18 オーダー・ガイド ....................................................................... 28 リセット・レジスタ ................................................................... 19 ステータス・レジスタ ............................................................... 19 改訂履歴 2/10—Rev. A to Rev. B Changes to Figure 46 .........................................................................23 8/09—Rev. 0 to Rev. A Changes to Features and General Description .....................................1 Changes to Table 1 ...............................................................................3 Changes to Table 2 ...............................................................................5 Changes to Introduction to Table 4 and to Table 4................................7 Added Figure 6, Changes to Figure 5 and Table 5................................8 Added Feedback/Monitoring of Output Current Section, Including Figure 45 to Figure 47; Renumbered Subsequent Figures................................................................................................23 Changes to Thermal and Supply Considerations Section and Table 21 ..............................................................................................26 Updated Outline Dimensions..............................................................28 Changes to Ordering Guide ................................................................28 3/09—Revision 0: Initial Version Rev. B － 2/28 － AD5410/AD5420 仕様 特に指定がない限り、AVDD = 10.8 V～26.4 V、GND = 0 V、REFIN = 5 V 外部; DVCC = 2.7 V～5.5 V、RLOAD = 300 Ω; すべての仕様は TMIN～ TMAX で規定。 表 1. Parameter 1 OUTPUT CURRENT RANGES ACCURACY, INTERNAL RSET Resolution Total Unadjusted Error (TUE) Relative Accuracy (INL) 2 Differential Nonlinearity (DNL) Offset Error Min 0 0 4 16 12 −0.3 −0.13 −0.5 −0.3 −0.024 −0.032 −1 −0.27 −0.12 Offset Error Temperature Coefficient (TC) 3 Gain Error −0.18 −0.03 −0.22 −0.06 Gain Error Temperature Coefficient (TC)3 Full-Scale Error Full-Scale Error Temperature Coefficient (TC)3 ACCURACY, EXTERNAL RSET Resolution Total Unadjusted Error (TUE) Relative Accuracy (INL)2 Differential Nonlinearity (DNL) Offset Error −0.2 −0.1 16 12 −0.15 −0.06 −0.3 −0.1 −0.012 −0.032 −1 −0.1 −0.03 Offset Error Temperature Coefficient (TC)3 Gain Error −0.08 −0.05 Gain Error Temperature Coefficient (TC)3 Full-Scale Error Full-Scale Error Temperature Coefficient (TC)3 OUTPUT CHARACTERISTICS3 Current Loop Compliance Voltage Output Current Drift vs. Time Resistive Load Rev. B −0.15 −0.06 Typ ±0.08 ±0.15 ±0.08 ±16 ±0.006 ±0.012 ±10 ±0.08 ±12 ±0.01 ±0.02 ±0.006 ±3 ±0.003 ±4 ±0.01 ±7 0 Max 24 20 20 +0.3 +0.13 +0.5 +0.3 +0.024 +0.032 +1 +0.27 +0.12 +0.18 +0.03 +0.22 +0.06 +0.2 +0.1 +0.15 +0.06 +0.3 +0.1 +0.012 +0.032 +1 +0.1 +0.03 +0.08 +0.05 +0.15 +0.06 AVDD − 2.5 50 20 1200 － 3/28 － Unit mA mA mA Test Conditions/Comments Bits Bits % FSR % FSR % FSR % FSR % FSR % FSR LSB % FSR % FSR ppm FSR/°C % FSR % FSR AD5420 AD5410 AD5420 AD5420, TA = 25°C AD5410 AD5410, TA = 25°C AD5420 AD5410 Guaranteed monotonic ppm FSR/°C % FSR % FSR ppm FSR/°C Bits Bits % FSR % FSR % FSR % FSR % FSR % FSR LSB % FSR % FSR ppm FSR/°C % FSR % FSR ppm FSR/°C % FSR % FSR ppm FSR/°C V ppm FSR ppm FSR Ω TA = 25°C AD5420 AD5420, TA = 25°C AD5410 AD5410, TA = 25°C TA = 25°C Assumes an ideal 15 kΩ resistor AD5420 AD5410 AD5420 AD5420, TA = 25°C AD5410 AD5410, TA = 25°C AD5420 AD5410 Guaranteed monotonic TA = 25°C TA = 25°C TA = 25°C Internal RSET, drift after 1000 hours at 125°C External RSET, drift after 1000 hours at 125°C AD5410/AD5420 Parameter 1 Inductive Load DC Power Supply Rejection Ratio (PSRR) Output Impedance Output Current Leakage R3 Resistor Value R3 Resistor Temperature Coefficient (TC) IBIAS Current IBIAS Current Temperature Coefficient (TC) REFERENCE INPUT/OUTPUT Reference Input3 Reference Input Voltage DC Input Impedance Reference Output Output Voltage Reference TC3, 4 Output Noise (0.1 Hz to 10 Hz)3 Noise Spectral Density3 Output Voltage Drift vs. Time3 Capacitive Load3 Load Current3 Short-Circuit Current3 Load Regulation3 DIGITAL INPUTS3 Input High Voltage, VIH Input Low Voltage, VIL Input Current Pin Capacitance DIGITAL OUTPUTS3 SDO Output Low Voltage, VOL Output High Voltage, VOH High Impedance Leakage Current High Impedance Output Capacitance FAULT Output Low Voltage, VOL Output Low Voltage, VOL Output High Voltage, VOH POWER REQUIREMENTS AVDD DVCC Input Voltage Output Voltage Output Load Current3 Short-Circuit Current3 AIDD DICC Power Dissipation Min Typ 50 Max 1 36 399 50 60 40 30 444 30 44 489 Unit mH µA/V MΩ pA Ω ppm/°C µA ppm/°C Test Conditions/Comments TA = 25°C Output disabled TA = 25°C 4.95 25 5 30 5.05 V kΩ For specified performance 4.995 5.000 1.8 18 100 50 600 5 7 95 5.005 10 V ppm/°C µV p-p nV/√Hz ppm nF mA mA ppm/mA TA = 25°C @ 10 kHz Drift after 1000 hours, TA = 125°C JEDEC compliant 2 0.8 +1 −1 10 0.4 DVCC − 0.5 −1 Sinking 200 µA Sourcing 200 µA 0.4 V V V 10 kΩ pull-up resistor to DVCC 2.5 mA load current 10 kΩ pull-up resistor to DVCC 40 60 V V TSSOP package LFCSP package 5.5 V V mA mA mA mA mA mW mW Internal supply disabled DVCC can be overdriven up to 5.5 V +1 0.6 3.6 2.7 Per pin Per pin V V µA pF 5 10.8 10.8 V V µA pF 4.5 5 20 3 4 1 144 50 1 Output disabled Output enabled VIH = DVCC, VIL = GND AVDD = 40 V, IOUT = 0 mA AVDD = 15 V, IOUT = 0 mA 温度範囲は-40°C～+85°C です。typ 値は+25°C の値です。 0 mA～20 mA と 0 mA～24 mA の範囲に対して、AD5420 ではコード 256 から、AD5410 ではコード 16 から、それぞれ INL を測定します。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 4 内蔵リファレンス電圧は製造時に 25°C と 85°C で調整/テストし、キャラクタライゼーションは−40°C～+85°C で行います。 2 3 Rev. B － 4/28 － AD5410/AD5420 AC性能特性 特に指定がない限り、AVDD = 10.8 V～26.4 V、GND = 0 V、REFIN = 5 V 外部; DVCC = 2.7 V～5.5 V、RLOAD = 300 Ω; すべての仕様 TMIN～ TMAX。 表 2. Parameter 1 Min DYNAMIC PERFORMANCE Output Current Settling Time 2 AC PSRR 1 2 Typ Max 10 40 −75 Unit Test Conditions/Comments µs µs dB 16 mA step, to 0.1% FSR 16 mA step, to 0.1% FSR, L = 1 mH 200 mV, 50 Hz/60 Hz sine wave superimposed on power supply voltage デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 デジタル・スルーレート制御機能をディスエーブルし、CAP1 = CAP2 = オープン。 タイミング特性 特に指定がない限り、AVDD = 10.8 V～26.4 V、GND = 0 V、REFIN = 5 V 外部; DVCC = 2.7 V～5.5 V、RLOAD = 300 Ω; すべての仕様は TMIN～ TMAX で規定。 表 3. Parameter 1 , 2 , 3 Limit at TMIN, TMAX Unit Description WRITE MODE t1 t2 t3 t4 t5 t5 t6 t7 t8 t9 t10 33 13 13 13 40 5 5 5 40 20 5 ns min ns min ns min ns min ns min µs min ns min ns min ns min ns min µs max SCLK cycle time SCLK low time SCLK high time LATCH delay time LATCH high time LATCH high time after a write to the control register Data setup time Data hold time LATCH low time CLEAR pulse width CLEAR activation time READBACK MODE t11 t12 t13 t14 t15 t16 t17 t18 t19 t20 90 40 40 13 40 5 5 40 35 35 ns min ns min ns min ns min ns min ns min ns min ns min ns max ns max SCLK cycle time SCLK low time SCLK high time LATCH delay time LATCH high time Data setup time Data hold time LATCH low time Serial output delay time (CL SDO = 50 pF) 4 LATCH rising edge to SDO tristate DAISY-CHAIN MODE t21 t22 t23 t24 t25 t26 t27 t28 t29 90 40 40 13 40 5 5 40 35 ns min ns min ns min ns min ns min ns min ns min ns min ns max SCLK cycle time SCLK low time SCLK high time LATCH delay time LATCH high time Data setup time Data hold time LATCH low time Serial output delay time (CL SDO = 50 pF)4 1 キャラクタライゼーションにより保証しますが、出荷テストは行いません。 すべての入力信号は tR = tF = 5 ns (DVCC の 10%から 90%)で規定し、1.2 V の電圧レベルからの時間とします。 3 図 2～図 4 を参照。 4 CLSDO = SDO 出力の容量負荷。 2 Rev. B － 5/28 － AD5410/AD5420 t1 SCLK 1 2 24 t2 t3 t4 t5 LATCH t7 t6 SDIN t8 DB23 DB0 t9 CLEAR t10 07027-002 IOUT 図 2.書込みモードのタイミング図 t11 SCLK 1 2 t14 2 1 24 t13 t12 9 8 23 22 24 t15 LATCH SDIN t18 t17 DB23 DB0 DB23 DB0 NOP CONDITION INPUT WORD SPECIFIES REGISTER TO BE READ t20 t19 X SDO UNDEFINED DATA X X X DB0 DB15 FIRST 8 BITS ARE DON’T CARE BITS 07027-003 t16 SELECTED REGISTER DATA CLOCKED OUT 図 3.リードバック・モードのタイミング図 t21 SCLK 1 2 25 24 26 48 t22 t23 t24 t25 LATCH t26 DB0 DB23 INPUT WORD FOR DAC N SDO DB23 DB23 t29 DB0 DB0 INPUT WORD FOR DAC N – 1 DB23 UNDEFINED DB0 INPUT WORD FOR DAC N 図 4.ディジーチェーン・モードのタイミング図 Rev. B t28 － 6/28 － 07027-004 SDIN t27 AD5410/AD5420 絶対最大定格 特に指定のない限り、TA = 25°C。最大 80 mA までの過渡電流で は SCR ラッチ・アップは生じません。 表 4. Parameter Rating AVDD to GND DVCC to GND Digital Inputs to GND −0.3 V to +60 V −0.3 V to +7 V −0.3 V to DVCC + 0.3 V or +7 V (whichever is less) −0.3 V to DVCC + 0.3 V or +7 V (whichever is less) −0.3 V to +7 V −0.3 V to AVDD Digital Outputs to GND REFIN, REFOUT to GND IOUT to GND Operating Temperature Range Industrial Storage Temperature Range Junction Temperature (TJ max) 24-Lead TSSOP Package Thermal Impedance, θJA Thermal Impedance, θJC 40-Lead LFCSP Package Thermal Impedance, θJA Thermal Impedance, θJC Power Dissipation Lead Temperature Soldering ESD (Human Body Model) 1 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 −40°C to +85°C1 −65°C to +150°C 125°C 42°C/W 9°C/W 28°C/W 4°C/W (TJ max − TA)/θJA JEDEC industry standard J-STD-020 2 kV チップ内の消費電力を抑えて、ジャンクション温度を 125 °C 以下に維持する 必要があります。最大消費電力状態とは、4 mA のチップ電流時に、AVDD からグラウンドへ 24 mA を流している状態とします。 Rev. B － 7/28 － AD5410/AD5420 NC FAULT 3 22 CAP2 21 CAP1 20 BOOST GND 4 GND 5 CLEAR 6 AD5410/ AD5420 TOP VIEW (Not to Scale) IOUT 18 R3SENSE SCLK 8 17 NC SDIN 9 16 DVCC SELECT SDO 10 15 REFIN GND 11 14 REFOUT GND 12 13 RSET PIN 1 INDICATOR AD5410/AD5420 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 NC CAP2 CAP1 BOOST IOUT R3SENSE NC DVCC SELECT NC NC NC GND GND GND GND RSET REFOUT REFIN NC NC 11 12 13 14 15 16 17 18 19 20 19 7 LATCH NC 1 FAULT 2 GND 3 GND 4 CLEAR 5 LATCH 6 SCLK 7 SDIN 8 SDO 9 NC 10 NOTES 1. NC = NO CONNECT. 2. GROUND REFERENCE CONNECTION. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. NOTES 1. NC = NO CONNECT. 2. GROUND REFERENCE CONNECTION. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 07027-053 AVDD 23 40 39 38 37 36 35 34 33 32 31 24 07027-005 GND 1 DVCC 2 NC DVCC NC GND AVDD NC NC NC NC NC ピン配置およびピン機能説明 図 5.TSSOP のピン配置 図 6.LFCSP のピン配置 表 5.ピン機能の説明 TSSOP ピン番号 LFCSP ピン番号 記号 説明 1、4、5、12 3、4、14、15、 37 GND これらのピンはグラウンドに接続する必要があります。 2 39 DVCC デジタル電源ピン。電圧範囲は 2.7 V～5.5 V。 3 2 FAULT 故障警告。IOUTとGNDの間で断線が検出されたとき、または温度上昇が検出されたとき、こ のピンがアサートされます。FAULT ピンはオープン・ドレイン出力であるため、プルアッ プ抵抗 (10 kΩ (typ))を介してDVCCへ接続する必要があります。 6 5 CLEAR アクティブ・ハイ入力。このピンをアサートすると、出力電流がゼロスケール値に設定さ れます。このゼロスケール値は、設定された出力範囲(0 mA～20 mA、0 mA～24 mA、4 mA～ 20 mA)に応じて 0 mA または 4 mA になります。 7 6 LATCH 正エッジ検出ラッチ。立上がりエッジで、入力シフトレジスタのデータが対応するレジス タへパラレル・ロードされます。データ・レジスタの場合、出力電流も更新されます。 8 7 SCLK シリアル・クロック入力。データは、SCLK の立上がりエッジで入力シフトレジスタに入力 されます。最大 30 MHz のクロック速度で動作します。 9 8 SDIN シリアル・データ入力。データは、SCLK の立ち上がりエッジで有効である必要がありま す。 10 9 SDO シリアル・データ出力。このピンは、ディジーチェーン・モードまたはリードバック・モ ードでデバイスからデータを出力するときに使います。データはSCLKの立下がりエッジで 出力されます。図 3と図 4を参照してください。 11 12、13 GND グラウンド基準ピン。 13 16 RSET 外付けの高精度低ドリフト 15 kΩ 電流設定抵抗をこのピンに接続して、デバイスの全体性 能を向上させることができます。仕様とAD5410/AD5420 の機能のセクションを参照してく ださい。 14 17 REFOUT 内蔵リファレンス電圧出力。TA = 25°C で VREFOUT = 5 V ± 5 mV。温度ドリフトは 1.8 ppm/°C (typ)。 15 18 REFIN 外部リファレンス電圧入力。規定性能に対して VREFIN = 5 V ± 50 mV。 16 23 DVCC SELECT このピンをGNDに接続すると、内蔵電源がディスエーブルされるため、外付け電源をDVCC ピンに接続する必要があります。このピンを未接続のままにすると、内蔵電源がイネーブ ルされます。AD5410/AD5420 の機能のセクションを参照してください。 Rev. B － 8/28 － AD5410/AD5420 TSSOP ピン番号 LFCSP ピン番号 記号 説明 17、23 1、10、11、19、 20、21、22、 24、30、31、 32、33、34、 35、38、40 NC これらのピンは接続しないでください。 18 25 R3SENSE このピンとBOOSTピンの間で測定される電圧は出力電流に比例するため、モニタ/帰還機能 として使用することができます。このピンから電流を取り出すことはできません。 AD5410/AD5420 の機能 のセクションを参照してください。 19 26 IOUT 電流出力ピン. 20 27 BOOST オプションの外付けトランジスタの接続。外付けトランジスタを接続すると、 AD5410/AD5420 の消費電力が削減されます。 AD5410/AD5420 の機能 のセクションを参照 してください。 21 28 CAP1 オプションの出力フィルタ・コンデンサの接続。AD5410/AD5420 の機能 のセクションを参 照してください。 22 29 CAP2 オプションの出力フィルタ・コンデンサの接続。AD5410/AD5420 の機能 のセクションを参 照してください。 24 36 AVDD 正のアナログ電源ピン。電圧範囲は 10.8 V～40 V。 25 (EPAD) 41 (EPAD) Exposed pad グラウンド基準接続。熱性能強化のために、エクスポーズド・パッドを銅プレーンへ熱的 に接続することが推奨されます。 Rev. B － 9/28 － AD5410/AD5420 代表的な性能特性 0.002 INL ERROR (% FSR) 0 –0.002 –0.004 –0.006 –0.008 –0.010 0 10,000 20,000 30,000 40,000 CODE 50,000 0.6 –0.004 –0.006 –20 0 20 40 TEMPERATURE (°C) 60 80 図 10.積分非直線性誤差の温度特性、内蔵 RSET 0.003 AVDD = 2.4V TA = 25°C RLOAD = 250Ω 0.8 –0.002 –0.010 –40 60,000 図 7.コード対積分非直線性誤差 1.0 0 –0.008 07027-006 AVDD = 2.4V TA = 25°C RLOAD = 250Ω AVDD = 24V 0mA TO 24mA RANGE 07027-009 0.002 INL ERROR (% FSR) 0.004 EXTERNAL RSET INTERNAL RSET EXTERNAL RSET , BOOST TRANSISTOR INTERNAL RSET , BOOST TRANSISTOR 0.004 AVDD = 24V 0mA TO 24mA RANGE 0.002 INL ERROR (% FSR) 0.2 0 –0.2 –0.4 –0.6 –0.8 0 10,000 20,000 30,000 40,000 CODE 50,000 –0.003 –40 60,000 0 20 40 TEMPERATURE (°C) 60 80 1.0 0.03 0.8 0.01 AVDD = 24V ALL RANGES INTERNAL AND EXTERNAL R SET 0.6 DNL ERROR (LSB) –0.01 –0.03 –0.05 AVDD = 24V TA = 25°C RLOAD = 250Ω –0.07 –0.09 EXTERNAL RSET INTERNAL RSET EXTERNAL RSET , BOOST TRANSISTOR INTERNAL RSET , BOOST TRANSISTOR –0.11 –0.13 0 10,000 20,000 30,000 40,000 CODE 50,000 0.4 0.2 0 –0.2 –0.4 –0.6 07027-008 TOTAL UNADJUSTED ERROR (% FSR) –20 図 11.積分非直線性誤差の温度特性、外付け RSET 0.05 –0.8 60,000 –1.0 –40 図 9.コード対総合未調整誤差 Rev. B –0.001 –0.002 図 8.コード対微分非直線性誤差 –0.15 0 07027-010 –1.0 0.001 07027-109 EXTERNAL RSET INTERNAL RSET EXTERNAL RSET , BOOST TRANSISTOR INTERNAL RSET, BOOST TRANSISTOR 07027-007 DNL ERROR (LSB) 0.4 –20 0 20 40 TEMPERATURE (°C) 60 図 12.微分非直線性誤差の温度特性 － 10/28 － 80 AD5410/AD5420 0.015 TA = 25°C 0mA TO 24mA RANGE AVDD = 24V 0.010 INL ERROR (% FSR) 0 –0.05 –0.10 –0.20 –0.25 –40 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO 20mA INTERNAL R SET 20mA INTERNAL R SET 24mA INTERNAL R SET 20mA EXTERNAL RSET 20mA EXTERNAL RSET 24mA EXTERNAL RSET –20 0 0 –0.005 –0.010 20 40 TEMPERATURE (°C) 60 –0.015 80 図 13.総合未調整誤差の温度特性 INL ERROR (%FSR) –0.05 –0.10 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO –20 20mA INTERNAL RSET 20mA INTERNAL RSET 24mA INTERNAL RSET 20mA EXTERNAL R SET 20mA EXTERNAL R SET 24mA EXTERNAL R SET 40 0 20 –0.005 –0.010 –0.015 40 60 –0.020 80 10 15 20 25 AVDD (V) 30 35 40 図 17.AVDD 対積分非直線性誤差、内蔵 RSET 0.06 1.0 0.04 TA = 25°C 0mA TO 24mA RANGE 0.8 AVDD = 24V 0.6 DNL ERROR (LSB) 0.02 0 –0.02 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO –0.06 –0.08 –20 0 20mA INTERNAL RSET 20mA INTERNAL RSET 24mA INTERNAL RSET 20mA EXTERNAL R SET 20mA EXTERNAL R SET 24mA EXTERNAL R SET 20 40 TEMPERATURE (°C) 60 0.4 0.2 0 –0.2 –0.4 –0.6 07027-012 –0.04 07027-018 GAIN ERROR (% FSR) 35 0 図 14.オフセット誤差の温度特性 –0.8 –1.0 80 図 15.ゲイン誤差の温度特性 Rev. B 30 0.005 TEMPERATURE (°C) –0.10 –40 25 AVDD (V) TA = 25°C 0mA TO 24mA RANGE 0.010 07027-017 OFFSET ERROR (% FSR) 0.015 AVDD = 24V 0 –0.25 –40 20 0.020 0.05 –0.20 15 図 16.AVDD 対積分非直線性誤差、外付け RSET 0.10 –0.15 10 07027-014 –0.15 0.005 07027-011 0.05 07027-013 TOTAL UNADJUSTED ERROR (%FSR) 0.10 10 15 20 25 AVDD (V) 30 35 図 18.AVDD 対微分非直線性誤差、外付け RSET － 11/28 － 40 AD5410/AD5420 2.5 1.0 AVDD = 15V IOUT = 24mA RLOAD = 500Ω 0.8 TA = 25°C 0mA TO 24mA RANGE 2.0 HEADROOM VOLTAGE (V) 0.6 0.2 0 –0.2 –0.4 1.5 1.0 0.5 07027-015 –0.6 –0.8 –1.0 10 15 20 25 30 35 0 –40 40 07027-019 DNL ERROR (LSB) 0.4 –20 0 AVDD (V) TA = 25°C 0mA TO 24mA RANGE 0.020 AVDD = 24V TA = 25°C RLOAD = 250Ω 3.0 0.015 OUTPUT CURRENT (µA) 2.5 0.010 0.005 0 –0.005 10 15 20 25 30 35 2.0 1.5 1.0 0 40 07027-020 0.5 07027-016 –0.010 –0.015 0 100 200 300 TIME (µs) AVDD (V) 400 500 600 図 23.パワーアップ時間対出力電流 図 20.AVDD 対総合未調整誤差、外付け RSET 20 0.05 0.03 10 OUTPUT CURRENT (µA) 0.01 –0.01 –0.03 TA = 25°C 0mA TO 24mA RANGE –0.05 –0.07 –0.09 –0.11 AVDD = 24V TA = 25°C RLOAD = 250Ω 0 –10 –20 –30 –0.13 –0.15 10 15 20 25 30 35 07027-021 –40 07027-032 TOTAL UNADJUSTED ERROR (%FSR) 80 3.5 0.025 –50 0 40 AVDD (V) 0.5 1.0 1.5 2.0 2.5 3.0 TIME (µs) 3.5 4.0 図 24.出力イネーブル時間対出力電流 図 21.AVDD 対総合未調整誤差、内蔵 RSET Rev. B 60 図 22.コンプライアンス電圧ヘッドルームの温度特性 図 19.AVDD 対微分非直線性誤差、内蔵 RSET TOTAL UNADJUSTED ERROR (% FSR) 20 40 TEMPERATURE (°C) － 12/28 － 4.5 5.0 AD5410/AD5420 900 TA = 25°C 800 700 AVDD DICC (µA) 600 DVCC = 5V 500 3 400 REFERENCE OUTPUT 300 200 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 LOGIC VOLTAGE (V) 4.0 4.5 07027-025 0 1 07027-022 DVCC = 3V 100 CH1 2.00V CH3 5.00V 5.0 M200µs CH3 2.1V 図 28.リファレンス電圧のターンオン過渡 図 25.ロジック入力電圧対 DICC 5.0 TA = 25°C IOUT = 0mA 4.5 4.0 AIDD (mA) 3.5 3.0 1 2.5 2.0 1.5 07027-023 0.5 0 07027-026 1.0 10 15 20 25 30 35 CH1 2µV M2.00s LINE 1.8V 40 AVDD (V) 図 29.リファレンス電圧ノイズ (0.1 Hz～10 Hz 帯域幅) 図 26.AVDD 対 AIDD 9 TA = 25°C 7 6 1 5 4 3 07027-027 DVCC OUTPUT VOLTAGE (V) 8 2 0 –21 07027-024 1 –19 –17 –15 –13 –11 –9 –7 –5 LOAD CURRENT (mA) –3 –1 CH1 20µV 1 LINE 0V 図 30.リファレンス電圧ノイズ (100 kHz 帯域幅) 図 27.負荷電流対 DVCC 出力電圧 Rev. B M2.00s － 13/28 － AD5410/AD5420 70 5.0005 40 30 20 TA = 25°C AVDD = 40V OUTPUT DISABLED 10 07027-028 0 –10 0 5 10 15 20 25 30 35 COMPLIANCE VOLTAGE (V) 40 4.9995 4.9990 4.9985 4.9980 4.9975 4.9970 4.9965 07027-031 REFERENCE OUTPUT VOLTAGE (V) 50 LEAKAGE CURRENT (pA) TA = 25°C AVDD = 24V 5.0000 60 4.9960 4.9955 45 0 図 31.コンプライアンス電圧対出力リーク電流 2 5.002 8 9 OUTPUT CURRENT (µA) 5.000 4.999 4.998 0x8000 TO 0x7FFF 0x7FFF TO 0x8000 AVDD = 24V TA = 25°C RLOAD = 250Ω 20 5.001 10 0 –10 –20 0 20 40 TEMPERATURE (°C) 60 07027-049 07027-029 –20 4.997 –40 –30 80 0 2 4 図 32.リファレンス出力電圧の温度特性 6 8 10 12 TIME (µs) 14 16 18 20 図 35.D/A グリッチ 45 25 AVDD = 24V 40 TA = 25°C AVDD = 24V RLOAD = 300Ω 20 OUTPUT CURRENT (mA) 35 30 25 20 15 10 15 10 5 07027-030 5 0 0 1 2 3 4 5 6 7 8 TEMPERATURE COEFFICIENT (ppm/°C) 9 0 –1 10 図 33.リファレンス電圧温度係数のヒストグラム 07027-134 POPULATION (%) 7 30 50 DEVICES SHOWN AVDD = 24V Rev. B 3 4 5 6 LOAD CURRENT (mA) 図 34.負荷電流対リファレンス出力電圧 5.003 REFERENCE OUTPUT VOLTAGE (V) 1 0 1 2 3 4 TIME (µs) 5 6 7 図 36.4 mA から 20 mA への出力電流ステップ － 14/28 － 8 AD5410/AD5420 用語 相対精度または積分非直線性(INL) DACの場合、相対精度すなわち積分非直線性(INL)は、DAC伝達 関数の上下両端を結ぶ直線からの最大乖離(% FSRで表示)を表し ます。INL(typ)対コードのプロットを図 7に示します。 ゲイン誤差温度係数 (TC) ゲイン誤差の温度変化を表します。ppm FSR/°C で表されます。 電流ループ・コンプライアンス電圧 出力電流が設定値に一致するときの IOUT ピンの最大電圧です。 電源除去比(PSRR) PSRR は、電源電圧変化の DAC 出力に対する影響を表します。 微分非直線性(DNL) 微分非直線性(DNL)は、隣接する 2 つのコードの間における測 定された変化と理論的な 1 LSB変化との差をいいます。最大±1 LSBの微分非直線性の仕様は、単調性を保証するものです。こ のDACはデザインにより単調性を保証しています。代表的な DNL対コードについては図 8を参照してください。 リファレンス電圧温度係数 (TC) 温度変化に対するリファレンス出力電圧の変化を意味し、リフ ァレンス電圧 TC はボックス法を使って計算されます。この方 法では、与えられた温度範囲でのリファレンス出力の最大変化 として TC を定義し、次式のように ppm/°C で表わします。 総合未調整誤差(TUE) 総合未調整誤差(TUE)は、すべての誤差を考慮した出力誤差、 すなわちINL誤差、オフセット誤差、ゲイン誤差、電源と温度 に対する出力ドリフトを表し、% FSRで表されます。代表的な コード対TUEについては図 9を参照してください。 V REFmax V REFmin 6 TC 10 V REFnom TempRange 単調性 デジタル入力コードを増加させたとき、出力が増加するか不変 である場合に、DAC は単調であるといいます。AD5410/AD5420 は全動作温度範囲で単調です。 フルスケール誤差 フルスケール誤差は、フルスケール・コードをデータ・レジス タにロードしたときの出力誤差として測定されます。理論的に は出力はフルスケール - 1 LSB である必要があります。フルス ケール誤差はフルスケール範囲のパーセント値(% FSR)で表しま す。 ここで、 VREFmax は全温度範囲で測定した最大リファレンス出力。 VREFmin は全温度範囲で測定した最小リファレンス出力。 VREFnom は公称リファレンス出力電圧、5 V。 TempRange は規定の温度範囲、−40°C～+85°C。 リファレンス負荷レギュレーション 負荷レギュレーションは負荷電流の規定された変化による出力 リファレンス電圧の変化を意味し、ppm/mA で表わされます。 フルスケール誤差温度係数 (TC) フルスケール誤差の温度変化を表します。フルスケール誤差 TC は ppm FSR/°C で表わされます。 ゲイン誤差 DACのスパン誤差を表します。理論DAC伝達特性傾斜からの変 位を表し、DAC出力の%FSRで表示されます。ゲイン誤差の温 度特性を図 15に示します。 Rev. B － 15/28 － AD5410/AD5420 動作原理 AD5410/AD5420 は、工業用制御アプリケーションの要求を満た すようにデザインされた高精度デジタルを電流ループ出力に変 換するコンバータです。電流ループ信号を発生する、高精度フ ル統合低価格のシングルチップ・ソリューションです。電流範 囲は、0 mA～20 mA、0 mA～24 mA、4 mA～20 mA です。出力 構成はコントロール・レジスタを使って選択することができま す。 アーキテクチャ スタンドアロン動作 AD5410/AD5420 のDACコアのアーキテクチャは、2 つの一致し たDACセクションから構成されています。簡略化した回路図を 図 37に示します。12 ビットまたは 16 ビットのデータ・ワード の上位 4 ビットはデコードされて、15 個の スイッチ(E1～E15) を駆動します。これらの各スイッチは、15 個の一致した抵抗の 1 つをグラウンドまたはリファレンス・バッファ出力に接続しま す。データ・ワードの残りの 8/12 ビットは、8/12 ビット電圧モー ドR-2Rラダー回路のスイッチS0～S7 またはスイッチS0～S11 を 駆動します。 VOUT VREFIN 2R 2R 2R 2R 2R 2R S0 S1 S7/S11 E1 E2 E15 8-/12-BIT R-2R LADDER FOUR MSBs DECODED INTO 15 EQUAL SEGMENTS このシリアル・インターフェースは、連続および非連続の SCLKで動作します。正しい数のデータ・ビットを入力した後 に、LATCH をハイ・レベルに維持することが可能な場合にの み、連続SCLKソースを使用することができます。ゲーティ ド・クロック・モードでは、所定数のクロック・サイクルを含 むバースト・クロックを使い、データをラッチする最後のクロ ックの後にLATCHをハイ・レベルにしてデータをラッチする必 要があります。データ・ワードのMSBを入力するSCLKの最初 の立上がりエッジにより、書込みサイクルの開始を表示します。 LATCHをハイ・レベルにする前に、24 個の立ち上がりクロッ ク・エッジをSCLKに入力する必要があります。24 番目の立上 がりSCLKエッジの前にLATCHをハイ・レベルにすると、書込 まれたデータは無効になります。LATCHをハイ・レベルにする 前に、24 個より多くの立上がりSCLKエッジを入力した場合も、 入力データは無効になります。 表 6.入力シフトレジスタのフォーマット 07027-033 2R ットのアドレス・ビットと 16 ビットのデータビットで構成され ています(表 6参照)。24 ビット・ワードは、LATCHの立上がり エッジで無条件にラッチされます。データは、LATCHの状態に 無関係に連続して入力されます。LATCHの立上がりエッジで、 入力シフトレジスタへデータがラッチされます。すなわち、 LATCHの立上がりエッジの前に入力される直前の 24 ビットが ラッチされるデータです。図 2に、動作タイミング図を示しま す。 MSB 図 37.DAC のラダー構造 DAC コアの電圧出力は電流に変換されます(図 38)。次に、アプ リケーションからグラウンドに対する電流源出力として見える ように、電源レールにミラーされます。 AVDD R2 R3 A2 A1 RSET 図 38.電圧/電流変換回路 シリアル・インターフェース AD5410/AD5420 は、最大 30 MHz のクロック・レートで動作す る多機能 3 線式シリアル・インターフェースを介して制御され ます。このインターフェースは、SPI、QSPI、MICROWIRE、 DSP 規格と互換性を持っています。 入力シフトレジスタ 入力シフトレジスタは 24 ビット幅です。データは、シリアル・ クロック入力SCLKの制御のもとで 24 ビット・ワードとして MSBファーストでデバイスに入力されます。データはSCLKの 立上がりエッジで入力されます。入力シフトレジスタは、8 ビ Rev. B DB15 to DB0 Address byte Data-word 表 7.アドレス・バイトの機能 Address Byte Function 00000000 00000001 00000010 No operation (NOP) Data register Readback register value as per read address (see Table 8) Control register Reset register ディジーチェーン動作 IOUT T1 07027-034 12-/16-BIT DAC DB23 to DB16 01010101 01010110 T2 LSB 複数のデバイスを使うシステムでは、SDOピンを使って複数の デバイスをディジーチェーン接続することができます(図 39参 照)。このディジーチェーン・モードは、システム診断とシリア ル・インターフェースのライン数の削減に有効です。ディジー チェイン・モードは、コントロール・レジスタのDCENビット をセットしてイネーブルします。データ・ワードのMSBを入力 するSCLKの最初の立上がりエッジにより、書込みサイクルの 開始を表示します。SCLKは、連続的に入力シフトレジスタに 入力されます。24個を超えるクロック・パルスが入力されると、 データは入力シフトレジスタからはみ出して、SDOピンに出力 されます。このデータは前の立下がり SCLK エッジで出力され、 SCLKの立上がりエッジで有効になります。最初のデバイスの SDOをチェーン内にある次のデバイスのSDIN入力に接続すると、 複数デバイスのインターフェースが構成されます。システム内 の各デバイスは、24個のクロック・パルスを必要とします。し たがって、必要な合計クロック・サイクル数は24×Nになります。 ここで、Nはチェーン内のAD5410/AD5420の合計デバイス数で す。すべてのデバイスに対するシリアル転送が完了したら、 LATCHをハイ・レベルにします。これにより、入力データがデ － 16/28 － AD5410/AD5420 ィジーチェイン内の各デバイスにラッチされます。シリアル・ クロックとしては、連続クロックまたは不連続クロックが可能 です。 正しいクロック・サイクル数間、LATCHをハイ・レベルに維持 することが可能な場合にのみ、連続SCLKソースを使用するこ とができます。ゲーティド・クロック・モードでは、所定数の クロック・サイクルを含むバースト・クロックを使い、データ をラッチする最後のクロックの後にLATCHをハイ・レベルにし てデータをラッチする必要があります。タイミング図について は図 4 を参照してください。 AD5410/ AD5420* CONTROLLER DATA OUT SDIN SERIAL CLOCK SCLK CONTROL OUT LATCH DATA IN リードバック動作 入力シフトレジスタに書込む際に表 9と表 8に示すように、アド レス・バイトと読出しアドレスを設定すると、リードバック・ モードが開始されます。AD5410/AD5420 に対する次の書込みは NOP コマンドである必要があります。このコマンドは、前にア ドレス指定されたレジスタからデータを出力します (図 3参照)。 デフォルトで、SDO ピンはディスエーブルされています。 AD5410/AD5420 を アドレス指定 して読出し動 作にした後 、 LATCHの立上がりエッジで、データが出力されていると見なし てSDO ピンがイネーブルされます。データがSDOに出力された 後、LATCHの立上がりエッジでSDO ピンが再度ディスエーブ ル (スリー・ステート) されます。データ・レジスタをリードバ ックするときは、例えば、次のシーケンスを実行します。 1. 2. SDO SDIN AD5410/AD5420 入力シフトレジスタに 0x020001 を書込み ます。この動作により、デバイスが読出しモードに設定さ れ、データ・レジスタが選択されます。 次に、2 番目の書込みで NOP 状態 0x000000 を書込みます。 この書込みで、データ・レジスタからのデータが SDO ラ インへ出力されます。 表 8.読出しアドレスのデコーディング AD5410/ AD5420* SCLK LATCH Read Address Function 00 01 10 Read status register Read data register Read control register SDO SDIN AD5410/ AD5420* SCLK LATCH 07027-035 SDO *ADDITIONAL PINS OMITTED FOR CLARITY. 図 39.AD5410/AD5420 のディジーチェーン接続 表 9.読出し動作での入力シフト・レジスタ値 MSB LSB DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 0 0 0 0 0 0 1 0 1 X1 X = don’t care。 Rev. B DB15 to DB2 － 17/28 － DB1 DB0 Read address Preliminary Technical Data AD5410/AD5420 パワーオン状態 データ・レジスタ AD5410/AD5420 がパワーオンすると、パワーオン・リセット回 路により、すべてのレジスタにゼロ・コードがロードされます。 このため、出力がディスエーブルされます (スリー・ステート)。 またパワーオン時に、内蔵キャリブレーション・レジスタが読 出され、データが内蔵キャリブレーション回路へ入力されます。 信頼度の高い読出し動作のためには、DVCC 電源のパワーアップ により読出しイベントがトリガされたとき、AVDD 電源に十分な 電圧が存在する必要があります。AVDD 電源の後に DVCC 電源を 立上げると、これが保証されます。DVCC と AVDD が同時にパワ ーアップする場合、または内部 DVCC がイネーブルされる場合、 電源は 500 V/sec (typ)または 50 ms あたり 24 V 以上のレートで パワーアップする必要があります。こを実現できない場合は、 パワーオン後に AD5410/AD5420 へリセット・コマンドを発行し てください。これによりパワーオン・リセット・イベントが実 行されて、キャリブレーション・レジスタが読出され、 AD5410/AD5420 の規定の動作が確実に実行されます。 入力シフトレジスタのアドレス・バイトに 0x01 を設定すると、 データ・レジスタがアドレス指定されます。データ・レジスタ に書込まれたデータは、AD5410 ではDB15～DB4 に、AD5420 で はDB15～DB0 に、それぞれ入力されます(それぞれ表 12と表 13 参照)。 コントロール・レジスタ 入力シフトレジスタのアドレス・バイトに 0x55 を設定すると、 コントロール・レジスタがアドレス指定されます。コントロー ル・レジスタへ書込まれたデータはDB15～DB0 に入力されます (表 14参照)。コントロール・レジスタ・ビットの機能を表 10に 示します。 表 10.コントロール・レジスタ・ビットの機能 Bit Description REXT Setting this bit selects the external current setting resistor. See the AD5410/AD5420 Features section for further details. Output enable. This bit must be set to enable the output. Digital slew rate control. See the AD5410/AD5420 Features section. Digital slew rate control. See the AD5410/AD5420 Features section. Digital slew rate control enable. Daisy-chain enable. Output range select. See Table 11. 伝達関数 OUTEN SR Clock 0 mA～20 mA、0 mA～24 mA、4 mA～20 mA の電流出力範囲に 対して、それぞれの出力電流は次のように表わされます。 20 mA I OUT N D 2 I OUT SR Step SREN DCEN R2, R1, R0 24 mA N D 2 表 11.出力範囲の選択肢 16 mA I OUT N D 4 mA 2 ここで、 D は、DAC にロードされるコードの 10 進数表示。 N は DAC の分解能。 R2 R1 R0 Output Range Selected 1 1 1 0 1 1 1 0 1 4 mA to 20 mA current range 0 mA to 20 mA current range 0 mA to 24 mA current range 表 12.AD5410 データ・レジスタの書込み MSB DB15 LSB DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 12-bit data-word 1 DB3 DB2 DB1 DB0 X1 X1 X1 X1 DB3 DB2 DB1 DB0 X = don’t care 表 13.AD5420 データ・レジスタの書込み MSB DB15 LSB DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 16-bit data-word 表 14.コントロール・レジスタの設定 MSB LSB DB15 DB14 DB13 DB12 0 0 REXT OUTEN Rev. B DB11 DB10 DB9 DB8 SR clock － 18/28 － DB7 DB6 SR step DB5 DB4 DB3 DB2 DB1 DB0 SREN DCEN R2 R1 R0 AD5410/AD5420 リセット・レジスタ 表 15.ステータス・レジスタ・ビットの機能 入力シフトレジスタのアドレス・バイトに 0x56 を設定すると、 リセット・レジスタがアドレス指定されます。リセット・レジ スタには、1 ビットのリセット・ビット(DB0)があります(表 16 参照)。このビットにロジック・ハイを書込むと、リセット動作 が実行されて、デバイスはパワーオン状態に戻されます。 Bit Description IOUT Fault Slew Active This bit is set if a fault is detected on the IOUT pin. This bit is set while the output value is slewing (slew rate control enabled). This bit is set if the AD5410/AD5420 core temperature exceeds approximately 150°C. Overtemp ステータス・レジスタ ステータス・レジスタは読出し専用レジスタです。ステータ ス・レジスタのビット機能を表 15と表 17に示します。 表 16.リセット・レジスタの書込み MSB DB15 LSB DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 Reserved DB0 Reset 表 17.ステータス・レジスタのデコーディング MSB DB15 Rev. B LSB DB14 DB13 DB12 DB11 DB10 DB9 Reserved DB8 DB7 DB6 － 19/28 － DB5 DB4 DB3 DB2 IOUT fault DB1 Slew active DB0 Overtemp AD5410/AD5420 AD5410/AD5420の機能 故障警告 電流設定外付け抵抗 AD5410/AD5420 には FAULT ピンがあります。このオープン・ ドレイン出力ピンを使うと、複数のAD5410/AD5420 デバイスを 1 本のプルアップ抵抗で接続してグローバル故障検出行うこと ができます。次の故障時に FAULT ピンはアクティブになりま す。 図 38に示すRSETは、電圧/電流変換回路の一部を構成する内蔵検 出抵抗です。温度に対する出力電流の安定性は、RSET 値の安定 性に依存します。外付けの高精度 15 kΩ 低ドリフト抵抗を AD5410/AD5420 のRSET ピンとグラウンドの間に接続することが できます。これにより、AD5410/ AD5420 の全体性能を向上さ せることができます。外付け抵抗は、コントロール・レジスタ を使って選択することができます。図 56 を参照してください。 断線または不十分な電源電圧.のためにIOUTの電圧がコンプ ラ イ ア ン ス 範 囲 を 超 え よ う と し て い る 。 IOUT 電 流 は 、 PMOS トランジスタと内蔵アンプから制御されます(図 38 参照)。故障出力を発生する内部回路では、ウインドウ制限 機能を持つコンパレータの使用を回避しています。これを 使用すると、実際にエラーが出力されてしまった後に FAULT出力がアクティブになるためです。その代わり、出 力ステージの内蔵アンプが駆動能力の約 1V下になったとき (出力 PMOS トランジスタのゲートがグラウンドに近づい たとき)、信号を発生します。このため、FAULT出力はコン プライアンス規定値に到達する少し前にアクティブになり ます。出力アンプの帰還ループ内で比較が行われるため、 出力精度はオープン・ループ・ゲインにより維持されるの で、 FAULT出力がアクティブになる前に出力エラーが発生 されることはありません。 AD5410/AD5420 のコア温度が約 150°C を超える。 IOUT 故障、ステータス・レジスタのovertemp ビット、FAULT ピ ンとの組み合わせを使って、FAULT ピンのアサート原因となっ た故障状態が通知されます。表 17と表 15を参照してください。 非同期クリア (CLEAR) CLEARはアクティブ・ハイのクリアで、電流出力を設定された 範囲の下限に設定します。動作を完了するためには、CLEARを 最小時間ハイ・レベルに維持する必要があります(図 2参照)。 CLEAR信号がロー・レベルに戻っても、新しい値が設定される まで出力はクリア値を維持します。 データを入力せずにLATCH にロー・パルス信号を入力すると、プリクリア値に戻すことが できます。CLEAR ピンがロー・レベルに戻るまで、新しい値を 書込むことはできません。 デジタル電源 デフォルトでは、DVCC ピンは 2.7 V～5.5 Vの電源を受け付けま す。代わりに、DVCC SELECT ピンを使って内蔵 4.5 V 電源を DVCC ピンに出力させて、システム内の他のデバイスのデジタル 電源として、またはプルアップ抵抗の終端として使用すること ができます。この機能には、アイソレーション障壁を超えてデ ジ タ ル 電 源 を 持 ち 込 ま な く て 済 む 利 点 が あ り ま す 。 DVCC SELECT ピンを未接続のままにすることにより、内蔵電源をイ ネーブルすることができます。内蔵電源をディスエーブルする ときは、DVCC SELECTを 0 Vに接続します。 DVCCは最大 5 mA の電流を供給することができます。負荷レギュレーションのグ ラフについては、図 27を参照してください。 外付けブースト機能 外付けブースト・トランジスタを使うと(図 40参照)、内蔵出力 トランジスタに流入する電流を減らすことにより、 AD5410/AD5420 内の消費電力を削減することができます。ブレ ークダウン電圧BVCEOが 40 Vより大きいディスクリート NPN ト ランジスタを使うことができます。 外付けブースト機能は、AD5410/AD5420 を電源電圧、負荷電流、 温度範囲の限界で使用したいユーザのために開発されました。 ブースト・トランジスタは、デバイス内で発生する温度ドリフ トを削減するためにも使用することができます。これにより内 蔵リファレンス電圧の温度ドリフトが小さくなるため、ドリフ トと直線性が改善されます。 MJD31C OR 2N3053 BOOST 内蔵リファレンス電圧 AD5410/AD5420 は+5 Vのリファレンス電圧を内蔵しています。 初期精度は最大 ±5 mVで温度ドリフト係数は最大 10 ppm/°Cで す。このリファレンス電圧は外部でバッファすると、システム 内で使用することができます。内蔵リファレンス電圧の負荷レ ギュレーションのグラフについては、図 34を参照してください。 AD5410/ AD5420 IOUT 1kΩ 0.022µF 図 40.外付けブースト構成 Rev. B － 20/28 － RL 07027-036 AD5410/AD5420 デジタル・スルーレートの制御 25 AD5410/AD5420 のスルーレート制御機能により、出力電流が変 化するレートを制御することができます。スルーレート制御機 能をディスエーブルすると、出力電流は 10 µsで約 16 mAのレー トで変化します (図 36参照)。これは負荷条件により変わります。 スルーレートを小さくするときは、スルーレート制御機能をイ ネーブルします。コントロール・レジスタのSREN ビットを使っ てこの機能をイネーブルすると (表 14参照)、出力は直接 2 つの 値の間で変化する代わりに、コントロール・レジスタを使って アクセスされる 2 つのパラメータで指定されるレートでデジタ ル的にステップします(表 14参照)。このパラメータはSR クロッ クとSR ステップです。SR クロックはデジタル・スルーが更新 されるレートを指定し、SR ステップは各更新で出力値が変化す る大きさを指定します。両パラメータの組み合わせで、出力電 流の変化するレートが指定されます。 表 18と表 19に、SR クロ ック・パラメータとSR ステップ・パラメータの値の範囲を示し ます。 図 41に、10 ms、50 ms、100 msのランプ時間に対する出 力電流の変化を示します。 表 18.スルーレート更新クロックの値 SR Clock Update Clock Frequency (Hz) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 257,730 198,410 152,440 131,580 115,740 69,440 37,590 25,770 20,160 16,030 10,290 8280 6900 5530 4240 3300 15 10 5 0 –10 10ms RAMP, SR CLOCK = 0x1, SR STEP = 0x5 50ms RAMP, SR CLOCK = 0xA, SR STEP = 0x7 100ms RAMP, SR CLOCK = 0x8, SR STEP = 0x5 0 10 20 30 40 50 60 TIME (ms) 70 80 90 07027-139 OUTPUT CURRENT (mA) 20 100 110 図 41.デジタル・スルーレート制御機能から制御される出力電 流変化 与えられた出力範囲で出力電流の変化に要する時間は次のよう に表わされます。 Slew Time Output Change (1) Step Size Update Clock Frequency LSB Size ここで、 Slew Time の単位は sec。 Output Change の単位はアンペア。 表 19.スルーレート・ステップ・サイズ・オプション SR Step AD5410 Step Size (LSB) AD5420 Step Size (LSB) 000 001 010 011 100 101 110 111 1/16 1/8 1/4 1/2 1 2 4 8 1 2 4 8 16 32 64 128 Rev. B TA = 25°C AVDD = 24V RLOAD = 300Ω スルーレート制御機能をイネーブルすると、すべての出力変化 が設定されたスルーレートで変化します。CLEARピンがアサー トされると、出力は設定されたスルーレートでゼロスケール値 へ変化します。コントロール・レジスタに対する書込みにより、 出力電流値を保持させることができます。出力変化の停止を避 け る と き は 、 Slew active ビ ッ ト を 読 出 し て 、 任 意 の AD5410/AD5420 レジスタに対する書込みの前に変化が完了して いたか否かをチェックすることができます(表 17参照)。与えら れた値に対する更新クロック周波数は、すべての出力範囲に対 して同じです。ただし、ステップ・サイズはステップ・サイズ の与えられた値に対して出力範囲により変わります。これは LSB サイズが各出力範囲に対して異なるためです。 表 20 に、 任意の出力範囲でのフルスケール変化に対するプログラマブル な変化時間の範囲を示します。表 20の値は、式 1 を使って求め たものです。デジタル・スルーレート制御機能により、電流出 力で階段が形成されます (図 45参照)。図 45 に、CAP1 ピンと CAP2 ピンに、コンデンサを接続することにより階段を除去する 方法を示します(IOUTのフィルタリング・コンデンサのセクショ ンの説明参照)。 － 21/28 － AD5410/AD5420 表 20.任意の出力範囲でのフルスケール変化に対するプログラマブルな変化時間値(sec) Step Size (LSBs) Update Clock Frequency (Hz) 1 2 4 8 16 32 64 128 257,730 198,410 152,440 131,580 115,740 69,440 37,590 25,770 20,160 16,030 10,290 8280 6900 5530 4240 3300 0.25 0.33 0.43 0.50 0.57 0.9 1.7 2.5 3.3 4.1 6.4 7.9 9.5 12 15 20 0.13 0.17 0.21 0.25 0.28 0.47 0.87 1.3 1.6 2.0 3.2 4.0 4.8 5.9 7.7 9.9 0.06 0.08 0.11 0.12 0.14 0.24 0.44 0.64 0.81 1.0 1.6 2.0 2.4 3.0 3.9 5.0 0.03 0.04 0.05 0.06 0.07 0.12 0.22 0.32 0.41 0.51 0.80 1.0 1.2 1.5 1.9 2.5 0.016 0.021 0.027 0.031 0.035 0.06 0.11 0.16 0.20 0.26 0.40 0.49 0.59 0.74 0.97 1.24 0.008 0.010 0.013 0.016 0.018 0.03 0.05 0.08 0.10 0.13 0.20 0.25 0.30 0.37 0.48 0.62 0.004 0.005 0.007 0.008 0.009 0.015 0.03 0.04 0.05 0.06 0.10 0.12 0.15 0.19 0.24 0.31 0.0020 0.0026 0.0034 0.0039 0.0044 0.007 0.014 0.020 0.025 0.03 0.05 0.06 0.07 0.09 0.12 0.16 C1 IOUTのフィルタリング・コンデンサ C2 CAP1 とAVDDの間およびCAP2 とAVDDの間にコンデンサを接続 することができます(図 42参照)。 CAP1 AVDD CAP2 AVDD 40Ω C1 DAC 12.5kΩ CAP2 IOUT IOUT RSET 図 42.IOUT のフィルタリング・コンデンサ 07027-038 GND BOOST 図 43.IOUT のフィルタ回路 このコンデンサは電流出力回路にフィルタを形成します(図 43参 照)。図 44 に、出力電流のスルー・レートに対するこのコンデ ンサの効果を示します。変化レートを大幅に低下させるために は、非常に大きなコンデンサ値が必要で、アプリケーションに よっては適さない場合があります。この場合には、デジタル・ スルーレート制御機能を使用する必要があります。コンデンサ とデジタル・スルーレート制御機能の組み合わせを使って、デ ジタル・コードのインクリメントから発生するステップを滑ら かにすることができます(図 45参照)。 25 OUTPUT CURRENT (mA) 20 TA = 25°C AVDD = 24V RLOAD = 300Ω 15 10 NO CAPACITOR 10nF ON CAP1 10nF ON CAP2 47nF ON CAP1 47nF ON CAP2 5 0 –0.5 0 0.5 1.0 1.5 2.0 TIME (ms) 07027-142 AD5410/ AD5420 CAP1 07027-037 AVDD 4kΩ C2 2.5 3.0 3.5 4.0 図 44.外付けコンデンサを CAP1 ピンと CAP2 ピンに使用して 変化を制御した 4 mA から 20 mA への出力電流ステップ Rev. B － 22/28 － AD5410/AD5420 6.8 6.7 6.6 6.5 40.98 6.4 40.96 1 2 3 4 TIME (ms) 5 6 7 8 図 45.デジタル・スルーレート制御機能により発生したステッ プの平滑化 40.92 40.90 40.88 40.86 40.84 40.82 40.80 出力電流の帰還/モニタリング 40.78 –40 出力電流値の帰還またはモニタリングの場合、IOUT 出力ピンに 直列に検出抵抗を接続してその両端の電圧降下を測定すること ができます。抵抗は追加部品ですが、必要とされるコンプライ アンス電圧を大きくします。もう 1 つの方法は、既に存在する 抵 抗 を 使 う 方 法 で す 。 R3 は こ の よ う な 抵 抗 で あ り 、 AD5410/AD5420 の内部にあります(図 46参照)。R3SENSE ピンと BOOST ピンの間の電圧を測定すると、出力電流値を次のよう に計算することができます。 –20 0 20 40 60 AMBIENT TEMPERATURE (°C) 80 100 07027-051 0 R3 RESISTANCE (Ω) NO EXTERNAL CAPS 10nF ON CAP1 10nF ON CAP2 6.2 6.1 –1 IOUT = 12mA R3 = VR3/(12mA + 444µA) 40.94 6.3 07027-043 OUTPUT CURRENT (mA) R3 とIBIASの偏差は±10%で、温度係数は 30 ppm/°Cです。AVDD にではなくR3SENSEに接続すると、大きな温度係数を持ち大きな 誤差を発生するR3 内部メタル接続に組込まれるのを回避するこ とができます。周囲温度対R3 のプロットについては図 47を、 出力電流対R3 のプロットについては図 48 を、それぞれ参照し てください。 TA = 25°C AVDD = 24V RLOAD = 300Ω 図 47.R3 抵抗値の温度特性 42.0 TA = 25°C 41.8 R3 = VR3/(IOUT + 444µA) 41.6 41.4 (2) 41.2 R3 (Ω) I OUT V R 3 I BIAS R3 ここで、 VR3 は R3SENSE ピンと BOOST ピンの間で測定した R3 の電圧降下。 IBIAS は R3 を流れる一定のバイアス電流で値は 444 µA (typ)。 R3 は抵抗 R3 の抵抗値で値は 40 Ω (typ)。 41.0 40.8 40.6 40.4 40.0 R3 40Ω R3SENSE 10 15 20 25 R3 と IBIAS の偏差から生ずる誤差をなくするためには、2 つの測 定キャリブレーションを次の例のように実行することができま す。 444µA 07027-050 1. 図 46.電流出力回路の構造 Rev. B 5 図 48.IOUT 対 R3 抵抗値 BOOST IOUT IBIAS 0 IOUT (mA) RMETAL 07027-052 40.2 AVDD 2. － 23/28 － コード 0x1000 を設定して、 IOUT と VR3 を測定します。この 例では、測定値は、 IOUT = 1.47965 mA VR3 = 79.55446 mV になります。 コード 0xF000 を設定して、 IOUT と VR3 を測定します。こ の測定値は、 IOUT = 22.46754 mA VR3 = 946.39628 mV になります。 AD5410/AD5420 この情報と式 2 を使うと、2 つの連立方程式ができ、これから R3 と IBIAS の値を次のように計算することができます。 V I OUT R 3 I BIAS R3 V I BIAS R 3 I OUT R3 連立方程式 2 I BIAS 0.94639628 0.02246754 R3 これらの 2 式から、 R3 41.302 Ω および I BIAS 446.5 μA さらに式 2 は次のようになります。 連立方程式 1 I BIAS Rev. B I OUT 0.07955446 0.00147965 R3 － 24/28 － VR 3 446.5µA 41.302 AD5410/AD5420 アプリケーション情報 誘導負荷の駆動 誘導負荷または低品質負荷を駆動する場合は、IOUT と GND の間 に 0.01 µF のコンデンサを接続してください。これにより、50 mH を超える負荷での安定性が強化されます。最大容量の制限 はありません。負荷の容量成分によりセトリングが低速になる ことがあります。代わりに、CAP1 および/または CAP2 と AVDD との間にコンデンサを接続して、電流のスルーレートを小さく することができます。また、デジタル・スルーレート制御機能 もこれに対して有効なこともあります。 過渡電圧保護 AD5410/AD5420 はESD 保護ダイオードを内蔵して、通常の取り 扱いによる損傷を防止していますが、工業用制御環境では、I/O 回路が大きな過渡電圧に遭遇することがあります。高い過渡電 圧からAD5410/AD5420 を保護するため、外付けパワー・ダイオ ードやサージ電流制限抵抗が必要となることがあります(図 49参 照)。抵抗値の条件は、通常動作でIOUT の出力電圧レベルが AVDD − 2.5 Vの電圧コンプライアンス規定値以内にあることで す。さらに 2 個の保護ダイオードと抵抗が適切な電力定格を持 つことです。過渡電圧サプレッサ (TVS)またはトランソーブで さらに保護を強化することができます。これらは単方向サプレ ッサ (正の高電圧過渡に対する保護)と双方向サプレッサ (正と負 の高電圧過渡に対する保護)として提供されており、スタンドオ フとブレークダウンの広範囲な電圧定格があります。すべての フィールドの接続ノードを保護することが推奨されます。 AVDD AD5410/AD5420 の電源ラインには、できるだけ太いパターンを 使って低インピーダンス・パスを実現して、電源ライン上での グリッチの効果を削減する必要があります。クロックなどの高 速スイッチング信号はデジタル・グラウンドでシールドして、 ボード上の他の部品へノイズを放出しないようにし、リファレ ンス入力の近くを通らないようにします。SDIN ラインと SCLK ラインの間にグラウンド・ラインを配線すると、これらの間の クロストークを小さくすることに役立ちます(多層ボードには別 のグラウンド・プレーンがあるので必要ありませんが、これら のラインを離すことは役立ちます)。ノイズが DAC 出力へ混入 するので、REFIN ラインのノイズを小さくすることは重要です。 デジタル信号とアナログ信号の交差は回避する必要があります。 ボードの反対側のパターンは、互いに右角度となるように配置 します。これにより、ボードを通過するフイードスルーの効果 を削減することができます。マイクロストリップ技術の使用は 最善の方法ですが、両面ボードでは常に使用できるとは限りま せん。この技術では、ボードの部品面をグラウンド・プレーン 専用にし、信号パターンはハンダ面に配置されます。 電流絶縁型インターフェース 多くのプロセス制御アプリケーションでは、コントローラと被 制御対象のユニットとの間にアイソレーション障壁を設けて、 危険な同相モード電圧から制御回路を保護しするアイソレーシ ョンが必要です。アナログ・デバイセズのiCoupler®製品ファミ リーは、2.5 kVを超える電圧アイソレーションを提供します。 AD5410/AD5420 はシリアル・ローディング方式を採用している ため、インターフェース・ライン数が最小になっているので、 絶縁インターフェース向けに最適です。図 50 に、ADuM1400を 使用した、AD5410/AD5420 に対する 4 チャンネル絶縁型インタ ー フ ェ ー ス を 示 し ま す 。 詳 細 に つ い て は 、 http://www.analog.com/jp/interface/digital-isolators をご覧ください。 IOUT RP RL 07027-039 GND 図 49.出力過渡電圧保護機能 レイアウトのガイドライン 精度が重要な回路では、電源とグラウンド・リターンのレイア ウトを注意深く行うことが、定格性能の保証に役立ちます。 AD5410/AD5420 を実装するプリント回路ボード(PCB)は、アナ ログ部分とデジタル部分を分離して、ボードの一定領域にまと めて配置するように、デザインする必要があります。複数のデ バイスが AGND と DGND の接続を必要とするシステム内で AD5410/AD5420 を使用する場合は、この接続は 1 ヵ所行う必要 があります。デバイスのできるだけ近くに星型のグラウンド・ ポイントを構成する必要があります。 CONTROLLER ADuM1400* SERIAL CLOCK OUT VIA SERIAL DATA OUT VIB SYNC OUT VIC CONTROL OUT VID ENCODE DECODE ENCODE DECODE ENCODE DECODE ENCODE DECODE *ADDITIONAL PINS OMITTED FOR CLARITY. 図 50.絶縁型インターフェース Rev. B － 25/28 － VOA TO SCLK VOB TO SDIN VOC TO LATCH VOD TO CLEAR 07027-040 AVDD AD5410/ AD5420 AD5410/AD5420 に対しては、10μF と 0.1μF の並列接続により十 分な電源バイパスをパッケージのできるだけ近くの電源に、理 想的にはデバイスに直接に、接続する必要があります。10ìF コ ンデンサはタンタルのビーズ型を使います。0.1μF コンデンサは、 高周波でグラウンドに対する低インピーダンス・パスを提供す るセラミック型のような実効直列抵抗(ESR)が小さく、かつ実効 直列インダクタンス(ESI)が小さいものを使って、内部ロジック のスイッチングに起因する過渡電流を処理する必要があります。 AD5410/AD5420 マイクロプロセッサ・インターフェース 2.5 マイクロプロセッサと AD5410/AD5420 とのインターフェースは、 マイクロコントローラと DSP プロセッサに対して互換性を持つ プロトコルを使うシリアル・バスを使って行います。この通信 チャンネルは、クロック信号、データ信号、ラッチ信号から構 成される 3(最小)線式インターフェースです。AD5410/AD5420 では、24 ビット・データ・ワードを使用し、SCLK の立上がり エッジでデータが有効である必要があります。 LFCSP POWER DISSIPATION (W) 2.0 すべてのインターフェースで、DAC 出力更新は LATCH の立上 がりエッジで開始されます。レジスタの値は、リードバック機 能を使って読出すことができます。 1.5 TSSOP 1.0 熱と電源についての考慮事項 0 AD5410/AD5420 は 125°C の最大ジャンクション温度で動作する ようにデザインされています。ジャンクション温度がこの値を 超える条件でデバイスを動作させないことが重要です。最大 AVDD で AD5410/AD5420 を動作させ、グラウンドへ最大電流 (24 mA)を駆動すると、ジャンクション温度を超えます。この場合、 周囲温度を制御するか、または AVDD を下げる必要があります。 40 45 50 55 60 65 70 75 AMBIENT TEMPERATURE (°C) 80 85 07027-055 0.5 図 51.周囲温度対最大消費電力 65 LFCSP 60 最大周囲温度 85°C で、24 ピン TSSOP では 950 mW 消費でき、 40 ピン LFCSP では 1.42 W 消費できます。 SUPPLY VOLTAGE (V) 55 ジャンクション温度が 125°Cを超えないようにし、かつグラウン ドへ 24 mAの最大電流を直接駆動しないようにするためには (ま た内部電流 4 mAを追加しないためには)、AVDDを最大定格より 低くして、パッケージの消費電力が前述の電力を超えないよう にする必要があります (表 21、図 51、図 52参照)。 50 45 TSSOP 40 35 25 25 35 45 55 65 AMBIENT TEMPERATURE (°C) 75 85 07027-054 30 図 52.最大電源電圧対周囲温度 表 21.熱と電源についての考慮事項 Consideration Maximum Allowed Power Dissipation When Operating at an Ambient Temperature of 85°C Maximum Allowed Ambient Temperature When Operating from a Supply of 40 V/60 V and Driving 24 mA Directly to Ground Maximum Allowed Supply Voltage When Operating at an Ambient Temperature of 85°C and Driving 24 mA Directly to Ground Rev. B TSSOP TJ max T A JA LFCSP 125 85 TJ max T A 950 mW JA 42 125 85 1.42 W 28 TJ max PD JA 125 40 0.028 42 78C TJ max PD JA 125 60 0.028 28 78C T J max T A T J max T A AI DD JA 125 85 0.028 42 34 V － 26/28 － AI DD JA 125 85 0.028 28 51 V AD5410/AD5420 よびADuM1200 iCoupler デジタル・アイソレータにより提供し て い ま す 。 iCoupler 製 品 の 詳 細 に つ い て は 、 http://www.analog.com/jp/interface/digital-isolatorsをご覧ください。 AD5410/ AD5420 の内部で発生されるデジタル電源は、デジタ ル・アイソレータのフィールド側に電源を供給するため、アイ ソレーション障壁のフィールド側でデジタル電源を発生する必 要はありません。AD5410/AD5420 のデジタル電源出力は最大 5 mAを供給するため、この値は最大 1 MHzのロジック信号周波 数で動作するADuM1400 とADuM1200 の電源要求 2.8 mAを十分 満たします。所要アイソレータ数を減らすためには、CLEARの ような不要な信号はGNDに接続し、 FAULT やSDOは未接続の ままにして、アイソレーション要求を 3 本の信号だけに減らす ことができます。ただし、このようにすると、デバイスの故障 警告機能がディスエーブルされてしまいます。 工業用アナログ出力アプリケーション + 多くの工業用制御アプリケーションでは、正確に制御された電 流出力信号が要求されるため、AD5410/ AD5420 はこのような アプリケーションに最適です。図 53 に、特に工業用制御アプリ ケーションを対象とした出力モジュール回路デザインでの AD5410/AD5420 を示します。このデザインは電流出力を提供し ます。このモジュールは、フィールド電源 24 Vから電源を入力 します。この電源は直接 AVDDに接続します。過渡過電圧保護の ため、過渡電圧サプレッサ (TVS)をIOUT接続とフィールド電源接 続に使用しています。24 V TVSをIOUT 接続に、36 V TVSをフィ ールド電源入力に、それぞれ使用しています。保護機能を強化す るため、クランピング・ダイオードをIOUT ピンとAVDDピンおよ びGNDピンとの間に接続しています。AD5410/AD5420 とバッ ク・プレーン回路との間のアイソレーションは、ADuM1400お 10µF 0.1µF BACKPLANE SUPPLY BACKPLANE INTERFACE 0.1µF ADuM1400 DIGITAL OUTPUTS DIGITAL INTPUTS SMAJ36CA 36V FIELD GROUND C1 0.1µF MICROCONTROLLER 24V FIELD SUPPLY VDD1 NC VIA VIB VIC VID GND1 GND1 VDD2 VE2 VOA VOB VOC VOD GND2 GND2 VDD2 VOA VOB GND2 VDD1 VIA VIB GND1 C2 10kΩ DVCC DVCC SELECT CAP1 CAP2 AVDD AD5410/AD5420 CLEAR LATCH SCLK SDIN IOUT 18Ω IOUT 24V SMAJ24CA FAULT SDO GND REFOUT REFIN 0.1µF 図 53.工業用アナログ出力アプリケーションでの AD5410/AD5420 Rev. B － 27/28 － 07027-048 ADUM1200 AD5410/AD5420 外形寸法 5.02 5.00 4.95 7.90 7.80 7.70 24 13 4.50 4.40 4.30 1 3.25 3.20 3.15 EXPOSED PAD (Pins Up) 6.40 BSC 12 BOTTOM VIEW TOP VIEW 1.05 1.00 0.80 0.15 0.05 SEATING PLANE 0.10 COPLANARITY 8° 0° 0.20 0.09 0.30 0.19 0.65 BSC FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.75 0.60 0.45 061708-A 1.20 MAX COMPLIANT TO JEDEC STANDARDS MO-153-ADT 図 54.24 ピン薄型シュリンク・スモール・アウトライン・パッケージ、エクスポーズド・パッド付き [TSSOP_EP] (RE-24) 寸法: mm 6.00 BSC SQ 0.60 MAX 0.60 MAX TOP VIEW 0.50 BSC 5.75 BSC SQ 0.50 0.40 0.30 12° MAX 4.25 4.10 SQ 3.95 (BOT TOM VIEW) 21 20 11 10 0.25 MIN 4.50 REF 0.80 MAX 0.65 TYP 0.30 0.23 0.18 1 EXPOSED PAD 0.05 MAX 0.02 NOM SEATING PLANE 40 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 072108-A PIN 1 INDICATOR 1.00 0.85 0.80 PIN 1 INDICATOR 31 30 COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2 図 55.40 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 6 mm × 6 mm ボディ、極薄クワッド (CP-40-1) 寸法: mm オーダー・ガイド Model 1 Temperature Range Resolution TUE Package Description Package Option AD5410AREZ AD5410AREZ-REEL7 AD5410ACPZ-REEL AD5410ACPZ-REEL7 −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 12 Bits 12 Bits 12 Bits 12 Bits 0.3% Max 0.3% Max 0.3% Max 0.3% Max 24-Lead TSSOP_EP 24-Lead TSSOP_EP 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ RE-24 RE-24 CP-40-1 CP-40-1 AD5420AREZ AD5420AREZ-REEL7 AD5420ACPZ-REEL AD5420ACPZ-REEL7 −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 16 Bits 16 Bits 16 Bits 16 Bits 0.15% Max 0.15% Max 0.15% Max 0.15% Max 24-Lead TSSOP_EP 24-Lead TSSOP_EP 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ RE-24 RE-24 CP-40-1 CP-40-1 EVAL-AD5420EBZ 1 Evaluation Board Z = RoHS 準拠製品。 Rev. B － 28/28 －