日本語版

3V LVDSクワッド
CMOS差動ライン・レシーバ
ADN4668
機能ブロック図
特長
VCC
レシーバ入力ピンに±15 kV の ESD 保護機能を内蔵
スイッチング・レート: 400 Mbps (200 MHz)
ADN4668
フロー・スルー・ピン配置により PCB レイアウトを簡素化
RIN1+
チャンネル間スキュー: 150 ps (typ)
RIN1–
R1
ROUT1
R2
ROUT2
R3
ROUT3
R4
ROUT4
最大伝搬遅延: 2.7 ns
RIN2+
電源電圧: 3.3 V
RIN2–
パワーダウン時に高インピーダンス出力
RIN3+
低消費電力デザイン:静止時 3 mW (typ)
RIN3–
既存の 5 V LVDS ドライバと互換
310 mV (typ)の小振幅差動入力信号レベルを許容
RIN4+
オープン入力、短絡入力、終端入力のフェイルセーフをサポート
RIN4–
0 V～−100 mV のスレッショールド領域
EN
TIA/EIA-644 LVDS 規格に準拠
EN
工業用動作温度範囲: −40℃～+85℃
GND
薄型 TSSOP パッケージを採用
07237-001
差動スキュー: 100 ps (typ)
図 1.
アプリケーション
1 対１データ送信
マルチドロップ・バス
クロック分配回路
バックプレーン・レシーバ
概要
ADN4668 は、クワッド・チャンネルの CMOS 低電圧差動シグ
ナリング(LVDS)ライン・レシーバであり、400 Mbps (200 MHz)
を超えるデータ・レートと超低消費電力を提供します。フロ
ー・スルー・ピン配置を採用しているため、PCB レイアウトお
よび入力信号と出力信号の分離が容易になります。
このデバイスは低電圧(310 mV typ)差動入力信号を入力して、シ
ングルエンドの 3 V TTL/CMOS ロジック・レベルへ変換します。
ADN4668 は 4 個のレシーバを制御するアクティブ・ハイとアク
ティブ・ローのイネーブル/ディスエーブル入力(EN とEN)を持
っています。これらの信号は、レシーバをディスエーブルし、
出力を高インピーダンス状態に切り替えます。
この高インピーダンス状態により、1 個または複数の ADN4668
の出力をマルチプレクスすることができるため、静止消費電力
を 3 mW (typ)まで削減することができます。
ADN4668 とこれと対になる LVDS ドライバの組み合わせは、高
速な 1 対 1 データ伝送に対する新しいソリューションを提供し、
ECL (emitter-coupled logic)または PECL (positive emitter-coupled
logic)に対する低消費電力の代替品を提供します。
Rev. 0
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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電話 06（6350）6868
ADN4668
目次
特長
ESD の注意
1
7
アプリケーション 1
ピン配置およびピン機能説明
機能ブロック図
代表的な性能特性 9
概要
1
動作原理 12
1
改訂履歴 2
イネーブル入力
仕様
アプリケーション情報
3
12
AC 特性 4
外形寸法 13
テスト回路と波形 5
オーダー・ガイド 13
絶対最大定格
7
改訂履歴
3/08—Revision 0: Initial Version
Rev. 0
－ 2/13 －
12
8
ADN4668
仕様
特に指定のない限り、VDD = 3.0 V～3.6 V、CL = 15 pF (GND に接続)、すべての仕様は TMIN～TMAX で規定。1、2
表 1.
Parameter
Min
Typ
Max
Unit
Conditions/Comments
−35
−35
0
mV
mV
V
μA
μA
μA
V
V
μA
V
VCM = 1.2 V, 0.05 V, 2.95 V
VCM = 1.2 V, 0.05 V, 2.95 V
VID = 200 mV p-p
VIN = 2.8 V, VCC = 3.6 V or 0 V
VIN = 0 V, VCC = 3.6 V or 0 V
VIN = 3.6 V, VCC = 0 V
IOH = −0.4 mA, VID = 200 mV
IOH = −0.4 mA, input terminated
IOH = −0.4 mA, input shorted
IOL = 2 mA, VID = −200 mV
Enabled, VOUT = 0 V
Disabled, VOUT = 0 V or VCC
LVDS INPUTS (RINx+, RINx−)
Differential Input High Threshold, VTH at RINx+, RINx−3
Differential Input Low Threshold, VTL at RINx+, RINx−
Common-Mode Voltage Range, VCMR at RINx+, RINx−4
Input Current, IIN at RINx+, RINx−
Input High Voltage, VIH
Input Low Voltage, VIL
Input Current, II
Input Clamp Voltage, VCL
−100
0.1
−10
−10
−20
2.0
GND
−10
−1.5
±5
±1
±1
±5
−0.8
2.3
+10
+10
+20
VCC
0.8
+10
VIN = 0 V or VCC, other input = VCC or GND
ICL = −18 mA
OUTPUTS (ROUTx)
Output High Voltage, VOH
Output Low Voltage, VOL
Output Short-Circuit Current, IOS5
Output Off State Current, IOZ
2.7
2.7
2.7
−15
−10
3.3
3.3
3.3
0.05
−47
±1
0.25
−100
+10
V
V
V
V
V
μA
12
1
15
5
mA
mA
EN = VCC, inputs open
EN = GND, inputs open
kV
kV
Human body model
Human body model
POWER SUPPLY
No Load Supply, Current Receivers Enabled, ICC
No Load Supply, Current Receivers Disabled, ICCZ
ESD PROTECTION
RINx+, RINx− Pins
All Pins Except RINx+, RINx−
±15
±3.5
1
デバイス・ピンに流入する電流を正としています。デバイス・ピンから流出する電流を負としています。特に注記がない限り、すべての電圧は GND を基準にします。
2 すべての typ 値は、VCC = 3.3 V、TA = 25℃における値です。
3
VCC は、RINx+ と RINx−の電圧より常に高い値です。RINx−と RINx+ の電圧範囲は−0.2 V～VCC − VID/2 です。ただし、AC 仕様を満たすためにコモン電圧範囲は 0.1 V
～2.3 V になります。
4
高い VID に対して VCMR は小さくされます。たとえば、VID = 400 mV の場合 VCMR は 0.2 V～2.2 V。0 V～2.4 V の全同相モード範囲で入力短絡でのフェイルセー
フ状態はサポートされていませんが、外部からの同相モード電圧がない場合の入力短絡についてはサポートされています。同相モード電圧を VCC/2 に設定すると、最
大 VCC − 0 V までの VID を RINx+/RINx−入力に加えることができます。VID を 200 mV から 400 mV に上げると、伝搬遅延と差動パルス・スキューが減少します。ス
キュー仕様は、同相モード範囲で 200 mV ≤ VID ≤ 800 mV に対して適用されます。
5
出力短絡電流(IOS)は大きさだけを規定するため、マイナス符号は向きのみを示します。同時に 1 個の出力のみを短絡させて、最大ジャンクション温度仕様を超えない
ように注意する必要があります。
Rev. 0
－ 3/13 －
ADN4668
AC 特性
特に指定のない限り、VDD = 3.0 V～3.6 V、CL = 15 (GND に接続)、すべての仕様は TMIN～TMAX で規定。1、2、3、4
表 2.
Parameter5
Min
Typ
Max
Unit
Conditions/Comments6
Differential Propagation Delay, High-to-Low, tPHLD
Differential Propagation Delay, Low-to-High, tPLHD
Differential Pulse Skew |tPHLD − tPLHD|, tSKD18
Differential Channel-to-Channel Skew,
Same Device, tSKD23
Differential Part-to-Part Skew, tSKD34
Differential Part-to-Part Skew, tSKD49
Rise Time, tTLH
Fall Time, tTHL
Disable Time, High-to-Z, tPHZ
Disable Time, Low-to-Z, tPLZ
1.2
1.2
0
0
2.0
1.9
0.1
0.15
2.7
2.7
0.4
0.5
ns
ns
ns
ns
CL = 15 pF,7 VID = 200 mV, see Figure 2 and Figure 3
CL = 15 pF, 7 VID = 200 mV, see Figure 2 and Figure 3
CL = 15 pF, 7 VID = 200 mV, see Figure 2 and Figure 3
CL = 15 pF,7 VID = 200 mV, see Figure 2 and Figure 3
0.5
0.35
8
8
1.0
1.5
1.0
1.0
14
14
ns
ns
ns
ns
ns
ns
CL = 15 pF,7 VID = 200 mV, see Figure 2 and Figure 3
CL = 15 pF, 7 VID = 200 mV, see Figure 2 and Figure 3
CL = 15 pF,7 VID = 200 mV, see Figure 2 and Figure 3
CL = 15 pF, 7 VID = 200 mV, see Figure 2 and Figure 3
RL = 2 kΩ, CL = 15 pF, 7 see Figure 4 and Figure 5
9
14
ns
RL = 2 kΩ, CL = 15 pF, 7 see Figure 4 and Figure 5
9
14
ns
RL = 2 kΩ, CL = 15 pF, 7 see Figure 4 and Figure 5
MHz
All channels switching
Enable Time, Z-to-High, tPZH
Enable Time, Z-to-Low, tPZL
Maximum Operating Frequency, fMAX
10
200
250
1
RL = 2 kΩ, CL = 15 pF,7 see Figure 4 and Figure 5
すべての typ 値は、VCC = 3.3 V、TA = 25℃における値です。
特に指定のない限り、すべてのテストに対するジェネレータ波形は f = 1 MHz、ZO = 50 Ω、RINx+/RINx−の tR と tF (0%～100%) は 3 ns 以下とします。
3
チャンネル間スキュー tSKD2 は、入力で任意のイベントがある場合の、同一チップ上の 1 つのチャンネルの伝搬遅延と他のチャンネルの伝搬遅延との間の差として定
義されます。
4
デバイス間スキューtSKD3 は、デバイス間で任意のイベントが発生したときの差動チャンネル間スキューです。この仕様は、各デバイスが同じ VCC と動作温度範囲内相
互差 5°C 以内に適用されます。
5
AC パラメータは、デザインおよびキャラクタライゼーションにより保証。
6
デバイス・ピンに流入する電流を正としています。デバイス・ピンから流出する電流を負としています。特に注記がない限り、すべての電圧は GND を基準にします。
7
CL はプローブと治具の容量を含みます。
8
tSKD1 は、同じチャンネルの正のエッジと負のエッジとの間の差動伝搬遅延の大きさの差です。
9
デバイス間スキューtSKD4 は、デバイス間で任意のイベントが発生したときの差動チャンネル間スキューです。この仕様は、推奨動作温度範囲と推奨電圧範囲を超えた
デバイス、および製造プロセス分布間に適用されます。tSKD4 は|Max − Min|差動伝搬遅延として定義されます。
10
fMAX ジェネレータ入力条件: f = 200 MHz、tR = tF < 1 ns (0%～100%)、50%デューティ・サイクル、差動(1.05 V～1.35 Vp-p)。出力基準: 60%/40%デューティ・サイクル、
VOL (maximum = 0.4 V)、VOH (minimum = 2.7 V)、負荷 = 15 pF (漂遊とプローブ)。
2
Rev. 0
－ 4/13 －
ADN4668
テスト回路と波形
VCC
RINx+
SIGNAL
GENERATOR
ROUTx
RINx–
50Ω
50Ω
CL
07237-002
RECEIVER
IS ENABLED
CL = LOAD AND TEST JIG CAPACITANCE
図 2.レシーバの伝搬遅延と変化時間のテスト回路
RINx–
1.3V
0V (DIFFERENTIAL)
VID = 200mV
1.2V
RINx+
1.1V
tPLHD
tPHLD
VOH
80%
1.5V
1.5V
20%
20%
tTLH
tTHL
図 3.レシーバの伝搬遅延と変化時間の波形
図 4.レシーバのイネーブル/ディスエーブル遅延のテスト回路
Rev. 0
－ 5/13 －
VOL
07237-003
ROUTx
80%
ADN4668
3V
EN WITH EN = GND
OR OPEN CIRCUIT
1.5V
1.5V
0V
3V
EN WITH EN = VCC
1.5V
1.5V
0V
tPHZ
tPZH
VOH
0.5V
50%
ROUTx WITH VID = +100mV
GND
VCC
ROUTx WITH VID = –100mV
0.5V
tPLZ
tPZL
図 5.レシーバ・イネーブル/ディスエーブルの遅延波形
Rev. 0
－ 6/13 －
VOL
07237-005
50%
ADN4668
絶対最大定格
特に指定のない限り、TA = 25℃。
表 3.
Parameter
Rating
VCC to GND
Input Voltage (RINx+, RINx−) to GND
Enable Input Voltage (EN, EN) to GND
−0.3 V to +4 V
−0.3 V to VCC + 0.3 V
−0.3 V to VCC + 0.3 V
Output Voltage (ROUTx) to GND
Operating Temperature Range
Industrial
Storage Temperature Range
Junction Temperature (TJ MAX)
Power Dissipation
TSSOP Package
θJA Thermal Impedance
Reflow Soldering Peak Temperature
Pb-Free
−0.3 V to VCC + 0.3 V
Rev. 0
−40°C to +85°C
−65°C to +150°C
150°C
(TJ MAX − TA)/θJA
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作の節に記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信
頼性に影響を与えます。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知
されないまま放電することがあります。本製品は
当社独自の特許技術である ESD 保護回路を内蔵
してはいますが、デバイスが高エネルギーの静電
放電を被った場合、損傷を生じる可能性がありま
す。したがって、性能劣化や機能低下を防止する
ため、ESD に対する適切な予防措置を講じるこ
とをお勧めします。
150.4°C/W
260°C ± 5°C
－ 7/13 －
ADN4668
ピン配置およびピン機能説明
EN
RIN1–
1
16
RIN1+
2
15 ROUT1
14 ROUT2
RIN2+
3
ADN4668
RIN2–
4
TOP VIEW
(Not to Scale)
RIN3–
5
12
RIN3+
6
11 ROUT3
RIN4+
7
10 ROUT4
RIN4–
8
9
13 VCC
EN
07237-006
GND
図 6.ピン配置
表 4.ピン機能の説明
ピン番号
記号
説明
1
RIN1−
レシーバ・チャンネル 1 の反転入力。この入力が RIN1+より負側にある場合、ROUT1 はハイ・レベル。この入力が RIN1+
より正側にある場合、ROUT1 はロー・レベル。
2
RIN1+
レシーバ・チャンネル 1 の非反転入力。この入力が RIN1-より正側にある場合、ROUT1 はハイ・レベル。この入力が RIN1より負側にある場合、ROUT1 はロー・レベル。
3
RIN2+
レシーバ・チャンネル 2 の非反転入力。この入力が RIN2-より正側にある場合、ROUT2 はハイ・レベル。この入力が RIN2より負側にある場合、ROUT2 はロー・レベル。
4
RIN2−
レシーバ・チャンネル 2 の反転入力。この入力が RIN2+より負側にある場合、ROUT2 はハイ・レベル。この入力が RIN2+
より正側にある場合、ROUT2 はロー・レベル。
5
RIN3−
レシーバ・チャンネル 3 の反転入力。この入力が RIN3+より負側にある場合、ROUT3 はハイ・レベル。この入力が RIN3+
より正側にある場合、ROUT3 はロー・レベル。
6
RIN3+
レシーバ・チャンネル 3 の非反転入力。この入力が RIN3-より正側にある場合、ROUT3 はハイ・レベル。この入力が RIN3より負側にある場合、ROUT3 はロー・レベル。
7
RIN4+
レシーバ・チャンネル 4 の非反転入力。この入力が RIN4-より正側にある場合、ROUT4 はハイ・レベル。この入力が RIN4より負側にある場合、ROUT4 はロー・レベル。
8
RIN4−
レシーバ・チャンネル 4 の反転入力。この入力が RIN4+より負側にある場合、ROUT4 はハイ・レベル。この入力が RIN4+
より正側にある場合、ROUT4 はロー・レベル。
9
EN
プルダウン付きのアクティブ・ロー・イネーブルおよびパワーダウン入力(3 V TTL/CMOS)。EN をハイ・レベルに維
持すると、ENがロー・レベルまたは断線のときに各レシーバ出力をイネーブルし、ENがハイ・レベルのときに、各レ
シーバ出力を高インピーダンス状態にして、デバイスをパワーダウンさせます。
10
ROUT4
レシーバ・チャンネル 4 の出力(3 V TTL/CMOS)。RIN4+と RIN4−との間の差動入力電圧が正のとき、この出力はハイ・レ
ベルになります。差動入力電圧が負のとき、この出力はロー・レベルになります。
11
ROUT3
レシーバ・チャンネル 3 の出力(3 V TTL/CMOS)。RIN3+と RIN3−との間の差動入力電圧が正のとき、この出力はハイ・レ
ベルになります。差動入力電圧が負のとき、この出力はロー・レベルになります。
12
GND
デバイス上の全回路に対するグランド基準電圧ポイント。
13
VCC
電源入力。これらのデバイスは 3～3.6 V の電源で動作することができます。
14
ROUT2
レシーバ・チャンネル 2 の出力(3 V TTL/CMOS)。RIN2+と RIN2−との間の差動入力電圧が正のとき、この出力はハイ・レ
ベルになります。差動入力電圧が負のとき、この出力はロー・レベルになります。
15
ROUT1
レシーバ・チャンネル 1 の出力(3 V TTL/CMOS)。RIN1+と RIN1−との間の差動入力電圧が正のとき、この出力はハイ・レ
ベルになります。差動入力電圧が負のとき、この出力はロー・レベルになります。
16
EN
アクティブ・ハイのイネーブルおよびパワーダウン入力(3 V TTL/CMOS)。ENをハイ・レベルに維持するか断線する
と、EN がハイ・レベルのときに各レシーバ出力をイネーブルし、EN がロー・レベルのときに、各レシーバ出力を高
インピーダンス状態にして、デバイスをパワーダウンさせます。
Rev. 0
－ 8/13 －
ADN4668
代表的な性能特性
–0.06
3.6
3.4
3.3
3.2
3.1
3.0
VOUT = 0V
TA = 25°C
–0.07
–0.08
–0.09
–0.10
–0.11
–0.12
–0.13
–0.14
–0.15
3.0
3.1
3.2
3.3
3.4
3.5
3.6
POWER SUPPLY VOLTAGE, VCC (V)
07237-007
2.9
3.0
3.1
3.2
3.3
3.4
3.5
07237-010
OUTPUT HIGH VOLTAGE, VOH (V)
3.5
OUTPUT TRISTATE CURRENT, IOS (nA)
ILOAD = –400µA
TA = 25°C
VID = 200mV
3.6
POWER SUPPLY VOLTAGE, VCC (V)
図 7.出力高電圧 VOH 対電源電圧 VCC
図 10.出力スリーステート電流 IOS 対電源電圧 VCC
0
OUTPUT LOW VOLTAGE, VOL (mV)
33.60
33.55
VOUT = 0V
TA = 25°C
–5
ILOAD = 2µA
TA = 25°C
VID = –200mV
–10
(mV)
TH
33.50
–15
–20
33.45
–25
–30
33.40
–35
33.35
–40
THRESHOLD VOLTAGE, V
–45
33.30
–50
33.25
3.1
3.2
3.3
3.4
3.5
3.6
POWER SUPPLY VOLTAGE, VCC (V)
3.0
07237-008
3.0
3.1
3.2
3.3
3.4
3.5
3.6
POWER SUPPLY VOLTAGE, VCC (V)
1
1
07237-0
図 8.出力ロー・レベル電圧 VOL 対電源電圧 VCC
図 11.スレッショールド電圧 VTH 対電源電圧(VCC)
100
VOUT = 0V
TA = 25°C
90
–39
–41
–43
–45
–47
–49
–51
–53
–55
80
70
ALL CHANNELS SWITCHING
60
50
40
30
20
3.1
3.2
3.3
3.4
3.5
POWER SUPPLY VOLTAGE, VCC (V)
3.6
07237-009
10
3.0
0
10k
ONE CHANNEL SWITCHING
100k
1M
10M
100M
BIT RATE (bps)
図 9.出力短絡電流 IOS 対電源電圧 VCC
図 12.電源電流 ICC 対ビット・レート
Rev. 0
－ 9/13 －
1G
07237-012
–37
POWER SUPPLY CURRENT, I CC (mA)
OUTPUT SHORT-CIRCUIT CURRENT, I OS (mA)
–35
ADN4668
2.40
92.0
91.5
91.0
90.5
90.0
–40
–15
10
35
60
TA = 25°C
VID = 200mV
FREQ = 200MHz
CL = 15pF
2.35
2.30
2.25
2.20
tPHLD
2.15
2.10
tPLHD
2.05
2.00
1.95
3.0
85
07237-016
92.5
DIFFERENTIAL PROPAGATION DELAY,
tPLHD , tPHLD (ns)
VCC = 3.3V
VID = 200mV
FREQ = 200MHz
ALL CHANNELS
SWITCHING
93.0
07237-022
POWER SUPPLY CURRENT, ICC (mA)
93.5
3.1
AMBIENT TEMPERATURE, TA (°C)
図 13.電源電流 ICC 対周囲温度(TA)
3.5
3.6
tPHLD
2.20
tPLHD
2.15
2.10
2.05
–15
10
35
60
6
5
4
3
tPLHD
2
tPHLD
1
0
85
TA = 25°C
FREQ = 200MHz
VCM = 1.2V
CL = 15pF
7
07237-017
DIFFERENTIAL PROPAGATION DELAY,
tPLHD , tPHLD (ns)
2.25
07237-014
0
500
1000
1500
2000
2500
3000
DIFFERENTIAL INPUT VOLTAGE, VID (mV)
図 14.差動伝搬遅延 tPLHD、tPHLD 対周囲温度 TA
図 17.差動伝搬遅延 tPLHD、tPHLD 対差動入力電圧 VID
4.0
200
TA = 25°C
FREQ = 200MHz
VID = 200mV
CL = 15pF
DIFFERENTIAL SKEW, tSKD (ps)
3.5
150
3.0
2.5
tPLHD
2.0
tPHLD
0.5
1.0
1.5
2.0
2.5
100
50
0
–50
–100
–150
07237-015
0
TA = 25°C
VID = 200mV
FREQ = 200MHz
CL = 15pF
–200
3.0
3.0
COMMON-MODE VOLTAGE, VCM (V)
07237-018
DIFFERENTIAL PROPAGATION DELAY,
tPLHD , tPHLD (ns)
2.30
AMBIENT TEMPERATURE, TA (°C)
DIFFERENTIAL PROPAGATION DELAY,
tPLHD , tPHLD (ns)
3.4
8
VCC = 3.3V
VID = 200mV
FREQ = 200MHz
CL = 15pF
2.00
–40
3.1
3.2
3.3
3.4
3.5
POWER SUPPLY VOLTAGE, VCC (V)
図 15.差動伝搬遅延 tPLHD、tPHLD 対同相モード電圧 VCM
Rev. 0
3.3
図 16.差動伝搬遅延 tPLHD、tPHLD 対電源電圧 VCC
2.35
1.5
3.2
POWER SUPPLY VOLTAGE, VCC (V)
図 18.差動スキューtSKD 対電源電圧 VCC
－ 10/13 －
3.6
ADN4668
550
TRANSITION TIME, tTLH, tTHL (ps)
DIFFERENTIAL SKEW, tSKD (ps)
60
560
VCC = 3.3V
VID = 200mV
FREQ = 200MHz
CL = 15pF
40
20
0
–20
–40
–80
–40
07237-019
–60
–15
10
35
60
TA = 25°C
VID = 200mV
FREQ = 25MHz
CL = 15pF
500
490
tTHL
480
07237-020
TRANSITION TIME, tTLH, tTHL (ps)
510
470
3.1
3.2
3.3
3.4
3.5
3.6
POWER SUPPLY VOLTAGE, VCC (V)
図 20.変化時間 tTLH、tTHL 対電源電圧 VCC
Rev. 0
tTLH
500
490
480
470
tTHL
–15
10
35
60
図 21.変化時間 tTLH、tTHL 対周囲温度 TA
520
460
3.0
510
AMBIENT TEMPERATURE, TA (°C)
550
530
520
450
–40
85
図 19.差動スキューtSKD 対周囲温度 TA
tTLH
530
460
AMBIENT TEMPERATURE, TA (°C)
540
540
VCC = 3.3V
VID = 200mV
FREQ = 25MHz
CL = 15pF
07237-021
80
－ 11/13 －
80
ADN4668
動作原理
ADN4668 は、低電圧差動シグナリング用の 4 チャンネル・ライ
ン・レシーバです。このデバイスは低電圧(310 mV typ)差動入力
信号を入力して、シングルエンドの 3 V TTL/CMOS ロジックへ変
換します。
ツイストペア・ケーブルのような伝送媒体を介して受信した差
動電流入力信号が、終端抵抗 RT の両端に電圧を発生させます。
この抵抗は、媒体の特性インピーダンス(一般に約 100 Ω)にマ
ッチングさせるように選択されます。レシーバは差動電圧を検
出して、これをシングルエンド・ロジック信号に戻します。
非反転レシーバ入力 RINx+が反転入力 RINx−に対して正のとき(電
流は RT を通り RINx+から RINx−へ流れます)、ROUTx がハイ・レベル
になります。非反転レシーバ入力 RIN+が反転入力 RINx−に対して
負のとき(電流は RT を通り RINx−から RINx+へ流れます)、ROUTx は
ロー・レベルになります。
ADN4667 をドライバとして使うと、受信差動電流は±2.5 mA～
±4.5 mA (typ 値は±3.1 mA)の範囲となり、100 Ω終端抵抗の両
端に±250 mV～±450 mV の範囲を発生します。受信電圧は 1.2
V のレシーバ・オフセットを中心とする電圧になります。言い
換 え る と 、 非 反 転 レ シ ー バ 入 力 の ロ ジ ッ ク 1 は (1.2 V +
[310 mV/2]) = 1.355 V (typ)で、反転レシーバ入力のロジック 1 は
(1.2 V − [310 mV/2]) = 1.045 V (typ)です。ロジック 0 に対しては、
反転と非反転の入力電圧は逆になります。差動電圧は極性が逆
になるので、RT 両端のピーク to ピーク電圧振幅は差動電圧の 2
倍になることに注意してください。
電流モード・シグナリングは、RS-422 ドライバのような電圧モ
ード・シグナリングより優れた利点を提供します。
動作電流はスイッチング周波数が高くなっても一定ですが、電
圧モード・ドライバでは多くの場合動作電流は指数的に増加し
ます。これは、内部ゲートがハイ・レベルとロー・レベルとの
間でスイッチするときに発生するオーバーラップによるもので、
このオーバーラップにより電流が VCC からグラウンドへ流れま
す。電流モード・デバイスでは 2 つの出力間で一定電流を切替
えるだけなので、大きなオーバーラップ電流は発生しません。
同じことが ECL (emitter-coupled logic)と PECL (positive emittercoupled logic)に対してもいえますが、ECL と PECL では大きな
静止電流が流れます。
イネーブル入力
ADN4668 は、アクティブ・ハイとアクティブ・ローのイネーブ
ル入力を持っており、ディスエーブル状態ですべてのロジック
出力を高インピーダンスにして、デバイス消費電流を 9 mA
(typ)から 1 mA (typ)へ削減します。イネーブル入力の真理値表
については表 5 を参照してください。
表 5.イネーブル入力の真理値表
EN
EN
RINx+
RINx−
ROUTx
High
Low or Open
1.045 V
1.355 V
0
High
Low or Open
1.355 V
1.045 V
1
X
X
High-Z
Any other combination of
EN and EN
アプリケーション情報
図 22 に、ADN4667 をドライバとして、ADN4668 をレシーバとし
てそれぞれ使った場合の、1 対１データ伝送の一般的なアプリケ
ーションを示します。
図 22.代表的なアプリケーション回路
Rev. 0
－ 12/13 －
ADN4668
外形寸法
5.10
5.00
4.90
16
4.50
4.40
4.30
D07237-0-3/08(0)-J
9
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.30
0.19
0.65
BSC
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 23. 16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
オーダー・ガイド
Model
Temperature Range
Package Description
Package Option
ADN4668ARUZ1
ADN4668ARUZ-REEL71
−40°C to +85°C
−40°C to +85°C
16-Lead Thin Shrink Small Outline Package [TSSOP]
16-Lead Thin Shrink Small Outline Package [TSSOP]
RU-16
RU-16
1
Z = RoHS 準拠製品
Rev. 0
－ 13/13 －