日本語版

高度なパワー・マネジメントを内蔵した
チップ・スケールPAL/NTSCビデオ・エンコーダ
ADV7174/ADV7179
特長
プログラマブルなVBI (垂直ブランキング・インターバル)
サブキャリアの周波数とフェーズがプログラマブル
輝度信号遅延がプログラマブル
各DACは個別にON/OFF制御が可能
CCIRおよびスクエア・ピクセル動作
外部ビデオ・ソースへのサブキャリア・ロック機能を内蔵
カラー信号制御／バースト信号制御
インターレース／ノン・インターレース動作
完全なビデオ・タイミング・ジェネレータを内蔵
プログラマブルなマルチモード・マスター／スレーブ動作
クローズド・キャプショニングをサポート
Teletext挿入ポート(PAL-WST)を装備
カラー・バー・ジェネレータを内蔵
電圧リファレンスを内蔵
2線式シリアルMPUインターフェース(I2C®互換および
Fast I2C)
単電源3.3V動作
小型40ピン6mm×6mm LFCSPパッケージ
-40℃∼＋85℃
ITU-R1 BT601/BT656 YCrCbからPAL/NTSCへのビデオ・エ
ンコーダ
高品質10ビット・ビデオDAC
SSAFTM (スーパー・サブ・エイリアス・フィルタ)
高度なパワー・マネジメント機能
CGMS (コピー・ジェネレーション・マネジメント・システム)
WSS (ワイド・スクリーン・シグナリング)
NTSC M、PAL N2、PAL B/D/G/H/I、PAL 60
27MHzクロック一個を使用(×2のオーバーサンプリング)
Macrovision 7.1 (ADV7174のみ)
80dBのビデオSNR
カラー・サブキャリア用の32ビット・ダイレクト・デジタル・シ
ンセサイザ
マルチスタンダード・ビデオ出力をサポート：
コンポジット(CVBS)
コンポーネントSビデオ(Y/C)
ビデオ入力データ・ポートをサポート：
CCIR-656 4：2：2、8ビット・パラレル入力フォーマット
コンポジットおよびSビデオ同時出力または
RGB (SCART)/YUVビデオ出力が設定可能
プログラマブルな輝度信号フィルタ(ローパス[PAL/NTSC])
ノッチ、拡張SSAF、CIF、QCIF
プログラマブルな色度信号フィルタ(ローパス[0.65MHz、
1.0MHz、1.2MHz、2.0MHz]、CIF、QCIF)
アプリケーション
携帯型ビデオ・アプリケーション
G3移動電話
デジタルカメラ
機能ブロック図
TTXREQ
TTX
ADV7174/ADV7179
VAA
パワー・
マネジメント・
制御
(スリープモード)
CGMSおよび
WSS挿入
ブロック
10
TELETEXT
挿入ブロック
YUVから
RBGへの
マトリクス
10
RESET
4：2：2から
4：4：4への
インタポ
レータ
8
8
HSYNC
FIELD/VSYNC
BLANK
Y 8
8
COLOR
DATA
P7–P0
10
YCrCb
から
U
YUVへの
マトリクス
V
同期の
追加
9
8
8
8
バーストの
8
追加
インタポ
レータ
9
8
インタポ
レータ
10
プログラマブルな
輝度信号フィルタ
8
プログラマブルな
色度信号フィルタ
10
U
10
V
10
ビデオ・タイミング
・ジェネレータ
CLOCK
I2C MPU ポート
SCLOCK
SDATA
ALSB
リアルタイム
制御回路
SCRESET/RTC
10
マ
ル
チ 10
プ
レ
ク
サ 10
10ビット
DAC
DAC A (PIN 29)
10ビット
DAC
DAC B (PIN 28)
10ビット
DAC
DAC C (PIN 24)
10
SIN/COS
DDS ブロック
電圧
リファレンス
回路
VREF
RSET
COMP
GND
注
1 本書ではITU-RとCCIRを同じ意味で使っています(CCIR勧告はITU-Rで置換えられています)。
2 本書では、NはPAL−Combination−Nを意味しています。米国特許番号5,343,196、5,442,355およびその他の知的財産権により保護されています。米国特許番号4,631,603、4,577,216、4,819,098および
その他の知的財産権により保護されています。Macrovision複製防止プロセスは非商用の家庭用だけにライセンスされており、デバイス内での使用のみに限定されています。最新のMacrovisionバージ
ョンについては営業部門におたずねください。
SSAFはAnalog Devices, Inc.の商標です。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、その情報の利用または利
I2CはPhilips Semiconductorの登録商標です。
用したことにより引き起こされる第3者の特許または権利の侵害に関して、当社はいっさいの責任を負いません。
さらに、アナログ・デバイセズ社の特許または特許の権利の使用を許諾するものでもありません。
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REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1
電話03
（5402）8200
〒105-6891
ニューピア竹芝サウスタワービル
（6350）6868
（代）〒532-0003
大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06
新大阪MTビル2号
ADV7174/ADV7179―仕様
3.3V仕様
(VAA＝3.0V∼3.6V1、VREF＝1.235V、RSET＝150Ω。特に指定のない限り、すべての仕様はTMIN∼TMAX2)
条件1
パラメータ
Min
Typ
Max
単位
10
ビット
±1
LSB
LSB
3
スタティック性能
分解能(各DAC)
精度(各DAC)
積分非直線性
微分非直線性
デジタル入力3
入力ハイレベル電圧、VINH
入力ローレベル電圧、VINL
入力電流、IIN 3、4
入力容量、CIN
デジタル出力3
出力ハイレベル電圧、VOH
出力ローレベル電圧、VOL
スリーステート・リーク電流
スリーステート出力容量
アナログ出力3
出力電流4、5
出力電流6
DAC間のマッチング
出力適合性、VOC
出力インピーダンス、ROUT
出力容量、COUT
電源条件3、7
VAA
ノーマル消費電力モード
IDAC (Max)8
IDAC (Min)8
ICCT 9
低消費電力モード
IDAC (Max)8
IDAC (Min)8
ICCT 9
スリープモード
IDAC 10
ICCT 11
電源変動除去比
RSET＝300Ω
単調性を保証
±0.6
2
VIN＝0.4Vまたは2.4V
0.8
±1
V
V
μA
pF
0.4
10
V
V
μA
pF
10
ISOURCE＝400μA
ISINK＝3.2mA
2.4
10
RSET＝150Ω、RL＝37.5Ω
RSET＝1041Ω、RL＝262.5Ω
33
34.7
5
2.0
30
mA
mA
%
V
kΩ
pF
3.3
3.6
V
150
20
35
155
mA
mA
mA
0
37
1.4
30
IOUT＝0mA
3.0
RSET＝150Ω、RL＝37.5Ω
RSET＝1041Ω、RL＝262.5Ω
COMP＝0.1μF
80
20
35
mA
mA
mA
0.1
0.001
0.01
μA
μA
%/%
0.5
注
1
2
3
4
5
6
7
8
9
10
11
max/min仕様はこのレンジで保証。max/minは、3.0V∼ 3.6Vでの代表的な値。
温度レンジTMIN ∼TMAXは-40℃∼＋85℃。
キャラクタライゼーションにより保証。
37.5Ω負荷をフル駆動。
DACは3.3Vで35mA (typ)を出力することができます(RSET＝150ΩかつRL＝37.5Ω)。最適性能はDAC電流18mAで得られます(RSET＝300ΩかつRL＝75Ω)。
最小駆動電流(バッファ付き／スケーラ付き出力負荷を使用)。
消費電力は、クロック周波数＝27MHz、Max TJ＝110℃で測定。
IDACは4個すべてのDACを駆動したときの合計電流(minは1DAC当たり5mA出力に、maxは1DAC当たり37mA出力に、それぞれ対応)。DACを個別にターンオフすると、それに対応してIDACが減ります。
ICCT (回路電流)は、デバイスを駆動するために必要な連続電流。
スリープモードでの合計DAC電流。
スリープモードでの合計連続電流。
仕様は予告なく変更されることがあります。
2
REV.0
ADV7174/ADV7179
3.3Vタイミング仕様 (VAA＝3.0V∼3.6V1、VREF＝1.235V、RSET＝150Ω。特に指定のない限り、すべての仕様はTMIN∼TMAX 2)
パラメータ
条件1
Min
Typ
Max
単位
400
kHz
μs
μs
μs
μs
ns
ns
ns
μs
3、4
MPUポート
SCLOCK周波数
SCLOCKのハイレベル・パルス幅、t1
SCLOCKのローレベル・パルス幅、t2
ホールド時間(スタート状態)、t3
セットアップ時間(スタート状態)、t4
データ・セットアップ時間、t5
SDATA、SCLOCK立ち上がり時間、t6
SDATA、SCLOCK立ち下がり時間、t7
セットアップ時間(ストップ条件)、t8
この時間が経過後に最初のクロックが発生
繰り返しスタート状態の場合
0
0.6
1.3
0.6
0.6
100
300
300
0.6
アナログ出力3、5
アナログ出力遅延
DACアナログ出力スキュー
クロック制御および
ピクセル・ポート4、5、6
fCLOCK
クロックのハイレベル時間、t9
クロックのローレベル時間、t10
データ・セットアップ時間、t11
データ・ホールド時間、t12
CONTROLのセットアップ時間、t11
CONTROLのホールド時間、t12
デジタル出力アクセス時間、t13
デジタル出力のホールド時間、t14 4
パイプライン遅延、t15
7
0
ns
ns
27
12
8
48
MHz
ns
ns
ns
ns
ns
ns
ns
ns
クロック・サイクル
23
2
6
ns
ns
ns
8
8
3.5
4
4
3
TELETEXT3、4、7
デジタル出力アクセス時間、t16
データ・セットアップ時間、t17
データ・ホールド時間、t18
RESETの制御3、4
RESETのローレベル時間
6
注
1
2
3
4
5
6
max/min仕様はこのレンジで保証。max/minは、3.0V∼ 3.6Vでの代表的な値。
温度レンジTMIN ∼TMAXは-40℃∼＋85℃。
TTL入力値は0V∼3V、入力の立ち上がり／立ち下がり時間は3ns、10%∼90%のポイントで測定。タイミング基準点は、入力と出力の50%値。アナログ出力負荷は10pF。
キャラクタライゼーションにより保証。
出力遅延は、CLOCK立ち上がりエッジの50%ポイントからフル・スケール変化の50%ポイントまでで測定。
ピクセル・ポートには次が含まれます。
ピクセル入力：
P7∼P0
ピクセル制御：
HSYNC、FIELD/VSYNC、BLANK
クロック入力：
CLOCK
7 Teletextポートには次が含まれます。
Teletext出力：
TTXREQ
Teletext入力：
TTX
仕様は予告なく変更されることがあります。
REV.0
3
ns
ADV7174/ADV7179
t5
t3
t3
SDATA
t6
t1
SCLOCK
t2
t7
図1.
t4
t8
MPUポート・タイミング図
CLOCK
t9
CONTROL
I/PS
t 12
t 10
HSYNC,
FIELD/VSYNC,
BLANK
PIXEL INPUT
DATA
Cb
Y
Cr
Y
t 11
CONTROL
O/PS
Cb
Y
t 13
HSYNC,
FIELD/VSYNC,
BLANK
t 14
図2.
ピクセルおよび制御データのタイミング図
TTXREQ
t 16
CLOCK
t 17
t 18
TTX
4クロック
・サイクル
4クロック
・サイクル
図3.
4クロック
・サイクル
3クロック
・サイクル
4クロック
・サイクル
Teletextタイミング図
4
REV.0
ADV7174/ADV7179
絶対最大定格1
注
1 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあ
ります。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セク
ションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長
時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。
2 任意の電源またはグラウンドに対するアナログ出力の短絡時間は、無限とすることができま
す。
GND基準のVAA ･････････････････････････････････････････4V
デジタル入力ピンの電圧･･････････････GND−0.5V∼VAA＋0.5V
保管温度(TS) ････････････････････････････････-65℃∼＋150℃
接合温度(TJ) ･････････････････････････････････････････150℃
ピン温度(ハンダ処理、10秒) ･･･････････････････････････260℃
GND基準のアナログ出力2 ･･･････････････････GND−0.5V∼VAA
オーダー・ガイド
製品モデル
温度レンジ
パッケージ
パッケージ・オプション
ADV7179KCP
ADV7179BCP
ADV7174KCP
ADV7174BCP
0℃∼70℃
-40℃∼＋85℃
0℃∼70℃
-40℃∼＋70℃
LFCSP
LFCSP
LFCSP
LFCSP
LFCSP-40
LFCSP-40
LFCSP-40
LFCSP-40
TTX
TTXREQ
SCRESET/
RTC
RSET
P0
P1
P2
P3
GND
P4
ピン配置
40 39 38 37 36 35 34 33 32 31
CLOCK
1
VAA
2
29 DAC A
P5
3
28 DAC B
P6
4
P7
5
30 VREF
ピン1の識別
27 VAA
ADV7174/ADV7179
LFCSP
GND 6
26 GND
25 VAA
上面図
(実寸ではありません)
GND 7
24 DAC C
GND 8
23 COMP
GND 9
22 SDATA
21 SCLOCK
VAA 10
GND
RESET
VAA
GND
ALSB
BLANK
HSYNC
FIELD/VSYNC
GND
GND
11 12 13 14 15 16 17 18 19 20
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vにおよぶ高圧の静電気が人体やテスト装置に容易に帯
電し、検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高
エネルギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や
機能喪失を回避するために、適切なESD防止措置をとるようお奨めします。
REV.0
5
WARNING!
ESD SENSITIVE DEVICE
ADV7174/ADV7179
ピン機能の説明
記号
入力／出力
機能
P7∼P0
CLOCK
I
I
HSYNC
I/O
FIELD/VSYNC
I/O
BLANK
I/O
SCRESET/RTC
I
VREF
RSET
I/O
I
COMP
O
DAC A
DAC B
DAC C
SCLOCK
SDATA
ALSB
RESET
O
O
O
I
I/O
I
I
TTX
TTXREQ
VAA
GND
I
O
P
G
8ビット、4：2：2、多重化YCrCbピクセル・ポート(P7∼P0)
TTLクロック入力。標準動作には安定した27MHz基準クロックが必要。あるいは、スクエア・ピク
セル動作には24.5454MHz (NTSC)または29.5MHz (PAL)の使用が可能。
HSYNC (モード1およびモード2)制御信号。同期信号の出力(マスター・モード)または入力(スレ
ーブ・モード)に設定可能。
デュアル・ファンクション・フィールド(モード1)とVSYNC (モード2)の制御信号。これらの制御信号
の出力(マスター・モード)または入力(スレーブ・モード)に設定可能。
ビデオ・ブランキング・制御信号。ロジック・レベル0のとき、ピクセル入力が無視されます。この
信号はオプションです。
モード・レジスタ2のMR22とMR21をセットすると、このピンは入力に設定されます。サブキャリア
のリセットピンとして設定することができ、その場合、このピンでローからハイへの変化が検出され
ると、サブキャリアがフィールド0にリセットされます。あるいは、このピンをリアルタイム制御(RTC)
入力に設定することもできます。
DACの電圧リファレンス入力または電圧リファレンス出力(1.235V)
このピンとGNDとの間に150Ωの抵抗を接続して、ビデオ信号のフル・スケール振幅の制御に使
います。
補償ピン。COMPとVAAの間に0.1μFのコンデンサを接続します。低消費電力モードで最適ダイ
ナミック性能を得るために、COMPコンデンサの値を2.2 nFまで小さくすることができます。
DAC出力(表I参照)
DAC出力(表I参照)
DAC出力(表I参照)
MPUポート・シリアル・インターフェースのクロック入力
MPUポート・シリアル・データの入／出力
TTLアドレス入力。この信号は、MPUアドレスのLSBを設定します。
この入力は、内蔵タイミング・ジェネレータをリセットし、ADV7174/ADV7179がデフォルト・モード
に設定されます。デフォルト・モードでは、NTSC動作、タイミング・スレーブ・モード0、8ビット動作、
2×コンポジットおよびSビデオ出力、DAC Bがパワーオン、DAC Dがパワーオフに設定されます。
Teletextデータ
Teletextデータ要求信号。Teletextが選択されていない場合はデフォルトとしてGNDに接続。
電源(3.3V)
グラウンド・ピン
6
REV.0
ADV7174/ADV7179
概要
112のレンジを持ちますが、Y、Cb、Crに1∼254のデータを入力すること
が できます。ADV7174/ADV7179は、PAL (B/D/G/H/I/M/N)標 準と
ADV7174/ADV7179は、CCIR-601 4：2：2のデジタル8ビット・コンポ
ーネント・ビデオ・データを世界標準と互換性を持つ標準アナログ・ベー
NTSC標準(ペデスタル有りおよび無し)をサポートしています。該当する
スバンド・テレビ信号に変換する統合デジタル・ビデオ・エンコーダです。
SYNC、BLANK、バースト・レベルがYCrCbデータに追加されます。Y
拡張した輝度信号周波数応答とシャープな阻止帯域減衰特性を持
にはMacrovision Antitapingレベル(ADV7174のみ)、クローズド・キャプシ
つSSAF (スーパー・サブ・エイリアス・フィルタ)を内蔵しているため、最
ョニング・レベル、Teletextレベルも追加され、データは補間されて27MHz
新のTVでスタジオ品質のビデオ再生が可能になり、最適な水平ライン
のレートになります。補間されたデータは3つのデジタルFIRフィルタを使
分解能を得ることができます。
って、フィルタおよびスケールされます。
U信号とV信号は該当するサブキャリアのsine/cosineフェーズによって
高度なパワー・マネジメント回路により、通常動作モードでもパワーダ
変調されてから加算され、色度信号がつくられます。輝度信号(Y)は、
ウンすなわちスリープモードでも消費電力が最適制御されます。
ADV7174/ADV7179は、PALとNTSCの両方のスクエア・ピクセル動
色度信号に対して輝度信号の1∼3サイクル(各サイクルは74ns)分遅延
作をサポートしています。両モデルとも、WSSおよびCGMS-Aのデータ制
させることができます。その後、輝度信号と色度信号が加算されてコン
御生成機能を内蔵しています。
ポジット・ビデオ信号がつくられます。すべてのエッジのスルーレートは制
限されています。
出力ビデオ・フレームは、受信データ・タイミング・リファレンス・コードに
同期化されます。オプションとして、エンコーダはHSYNC、VSYNC、
このYCrCbデータは、該当する同期レベルとBLANKレベルを持つ
FIELDのタイミング信号を入力する
（そして発生させる）
ことができます。
RGBデータをつくる際にも使われます。RGBデータは、コンポジット・ビデ
デバイスがマスター・モードのときは、これらのタイミング信号を調整して、
オ出力に同期化されます。RGBデータの代わりに、アナログYUVデータ
パルス幅と位置を変更することができます。エンコーダでは、標準動作
をつくることもできます。
のピクセル・レート・クロック(27MHz)の2倍の信号が必要です。あるい
3つのl0ビットDACを使って、次の出力を発生できます。
は、NTSCでは24.5454MHzクロック、PALでは29.5MHzクロックが、スク
1. コンポジット・ビデオ＋コンポジット・ビデオ
エア・ピクセル・モード動作に必要です。すべての内部タイミングは、デ
2. Sビデオ＋コンポジット・ビデオ
バイス内部で発生されます。
3. YPrPbビデオ
4. SCART RGBビデオ
独立したTeletextポートにより、垂直ブランキングの合い間にTeletext
不要な場合は、各DACを個別にパワーオフすることができます。
データを直接入力することができます。
アペンディックス6に、各ビデオ出力レベルを示します。
ADV7174/ADV7179のモードは、2つのスレーブ・アドレスを持つ2線
式シリアル双方向ポート(I2C互換)を介して設定します。
内部フィルタの応答
ADV7174/ADV7179は、40ピンLFSCPパッケージを採用しています。
Yフィルタは、2種類のローパス応答、2種類のノッチ応答、1種類の拡
データ・パスの説明
張(SSAF)応答、1種類のCIF応答、1種類のQCIF応答など、複数の周
波数応答をサポートしています。UVフィルタは、4種類のローパス応答、
PAL B/D/G/H/I/M/Nモ ードとNTSC Mおよび Nモ ード の 場 合 、
YCrCb 4：2：2データは27MHzのデータ・レートでCCIR-656互換ピクセ
1種類のCIF応答、1種類のQCIF応答など、複数の周波数応答をサポ
ル・ポートから入力されます。このピクセル・データは、3つのデータ・パス
ートしています。図4と図5および特性1∼13に、これらの応答を示します。
に分離されます。一般に、Yは16∼235のレンジを、CrとCbは128 ±
フィルタ・タイプ
ローパス(NTSC)
ローパス(PAL)
ノッチ(NTSC)
ノッチ(PAL)
拡張(SSAF)
CIF
QCIF
MR04
0
0
0
0
1
1
1
MR03
0
0
1
1
0
0
1
MR02
0
1
0
1
0
1
0
図4.
フィルタ・タイプ
1.3MHzローパス
0.65MHzローパス
1.0MHzローパス
2.0MHzローパス
予約済み
CIF
QCIF
MR07
0
0
0
0
1
1
1
MR06
0
0
1
1
0
0
1
3dB帯域幅
(MHz)
4.157
4.74
6.54
6.24
6.217
3.0
1.5
0.091
0.15
0.015
0.095
0.051
0.018
単調
阻止帯域
カットオフ(MHz)
阻止帯域減衰
(dB)
7.37
7.96
8.3
8.0
8.0
7.06
7.15
–56
–64
–68
–66
–61
–61
–50
阻止帯域
カットオフ(MHz)
阻止帯域減衰
(dB)
輝度信号用内部フィルタの仕様
通過帯域リップル
(dB)
フィルタの選択
MR05
0
1
0
1
0
1
0
図5.
REV.0
通過帯域リップル
(dB)
フィルタの選択
3dB帯域幅
(MHz)
0.084
単調
単調
0.0645
1.395
0.65
1.0
2.2
3.01
3.64
3.73
5.0
–45
–58.5
–49
–40
0.084
単調
0.7
0.5
3.01
4.08
–45
–50
色度信号用内部フィルタの仕様
7
0
0
–10
–10
–20
–20
振幅―dB
振幅―dB
ADV7174/ADV7179―代表的な性能特性
–30
–40
–50
–60
–60
0
2
特性 1.
4
6
8
周波数―MHz
10
–70
12
0
–10
–10
–20
–20
–30
–40
–60
–60
特性 2.
4
6
8
周波数―MHz
10
–70
12
PALローパス輝度信号フィルタ
0
–10
–10
–20
–20
振幅―dB
0
–40
–60
–60
2
特性 3.
4
6
8
周波数―MHz
10
–70
12
NTSCノッチ輝度信号フィルタ
PALノッチ輝度信号フィルタ
2
4
6
8
周波数―MHz
10
12
拡張モード(SSAF)輝度信号フィルタ
0
2
4
特性 6.
8
12
–40
–50
0
10
–30
–50
–70
0
特性 5.
–30
6
8
周波数―MHz
–40
–50
2
4
–30
–50
0
2
特性 4.
0
–70
0
NTSCローパス輝度信号フィルタ
振幅―dB
振幅―dB
–40
–50
–70
振幅―dB
–30
6
8
周波数―MHz
10
12
CIF輝度信号フィルタ
REV.0
0
0
–10
–10
–20
–20
振幅―dB
振幅―dB
ADV7174/ADV7179
–30
–40
–50
–60
–60
0
2
4
特性 7.
6
8
周波数―MHz
10
–70
12
0
–10
–10
–20
–20
–30
–40
–60
–60
特性 8.
4
6
8
周波数―MHz
10
–70
12
–10
–10
–20
–20
振幅―dB
0
–40
–60
–60
特性 9.
REV.0
4
6
8
周波数―MHz
10
–70
12
0.65MHzローパス色度信号フィルタ
1.0MHzローパス色度信号フィルタ
4
6
8
周波数―MHz
10
12
2.0MHzローパス色度信号フィルタ
0
2
4
特性 12.
9
12
–40
–50
2
10
–30
–50
0
2
特性 11.
0
–70
0
1.3MHzローパス色度信号フィルタ
–30
6
8
周波数―MHz
–40
–50
2
4
–30
–50
0
2
特性 10.
0
–70
0
QCIF輝度信号フィルタ
振幅―dB
振幅―dB
–40
–50
–70
振幅―dB
–30
6
8
周波数―MHz
10
CIF色度信号フィルタ
12
ADV7174/ADV7179
サブキャリアのリセット
SCRESET/RTCピンとモード・レジスタ2のMR22ビットおよびMR21ビ
0
ットを組合わせて使うと、ADV7174/ADV7179をサブキャリア・リセッ
–10
ト・モードで使うことができます。この入力ピンでローからハイへの変
化が検出されると、次のフィールドのスタート時に、サブキャリアはフ
–20
振幅―dB
ィールド0にリセットされます。
–30
リアルタイム制御
–40
SCRESET/RTCピンとモード・レジスタ2のMR22ビットおよびMR21ビ
ットを組合わせて使うと、ADV7174/ADV7179を外部ビデオ信号源に
–50
ロックすることが できます。リアルタイム 制 御 モ ードを 使うと、
–60
–70
ADV7174/ADV7179は自動的にサブキャリア周波数を変えて、ライン
長の変化を補償します。RTCフォーマットでデジタル・データ・ストリー
0
2
4
特性 13.
6
8
周波数―MHz
10
12
ムを出力するデバイス(例えば、図6のADV7185ビデオ・デコーダ)に
接続すると、ADV7174/ADV7179はライン毎の補償サブキャリア周波
数に自動的に変化します。このデジタル・データ・ストリームは67ビット
QCIF色度信号フィルタ
幅で、サブキャリアはビット0∼21に格納されています。各ビットは2ク
ロック・サイクル長です。このモードを使う場合、4つのサブキャリア周
波数レジスタ全部に00Hexを書き込む必要があります。
カラー・バーの生成
ADV7174/ADV7179は、NTSCに対しては100/7.5/75/7.5カラー・バ
ビデオ・タイミングの説明
ーを、PALに対しては100/0/75/0カラー・バーを発生するように設定す
ADV7174/ADV7179は、既製品のMPEG1デコーダとMPEG2デコー
ることができます。モード・レジスタ1のMR17をロジック"1"に設定する
ダにインターフェースするように設計されています。したがって、
とイネーブルされます。
ADV7174/ADV7179にはCCIR-656ピクセル・ポートから4：2：2 YCrCb
スクエア・ピクセル・モード
が用意されているので、システムのマスター・ビデオ・タイミング・ジェ
ピクセル・データを入力します。複数のビデオ・タイミング動作モード
ADV7174/ADV7179は、スクエア・ピクセル・モードで動作させるこ
ネレータまたはシステムのビデオ・タイミング・ジェネレータのスレーブ
とができます。NTSC動作に対しては、24.5454MHzの入力クロックが
として設定することができます。ADV7174/ADV7179は、必要なすべ
必要です。PAL動作に対しては、29.5MHzの入力クロックが必要です。
ての水平と垂直のタイミング周期とアナログ・ビデオ出力レベルを発
内部タイミング・ロジックは、スクエア・ピクセル・モード動作に合わせ
生できます。
て調整されます。
ADV7174/ADV7179は、アナログ同期パルスの幅と位置、ブランキ
ング・レベル、カラー・バーストの包絡線を計算します。カラー・バース
色信号の制御
トは該当するラインでディスエーブルされ、必要に応じて鋸歯状波形
モード・レジスタ2のビットMR24を使って、ビデオ出力の色情報を
と等化パルスが挿入されます。
ONおよびOFFすることができます。
さらに、ADV7174/ADV7179はスレーブ・モードでPALまたはNTSC
のスクエア・ピクセル 動 作もサポートします。N T S Cに 対しては
バースト信号の制御
24.5454MHzの入力ピクセル・クロックが、PALに対しては29.5MHzの
モード・レジスタ2のビットMR25を使って、ビデオ出力のバースト情
入力ピクセル・クロックが必要です。内部水平ライン・カウンタが、新し
報をONおよびOFFすることができます。
いクロック周波数に対して正しい位置に種々のビデオ波形の部分を配
置します。
NTSCペデスタルの制御
ADV7174/ADV7179には、4種類のマスター・タイミング設定と4種類
NTSCペデスタル制御レジスタを使って、奇数フィールドと偶数フィ
のスレーブ・タイミング設定があります。タイミング制御は、双方向の
ールドのペデスタルをライン毎に制御することができます。この機能に
HSYNCピン、BLANKピン、FIELD/VSYNCピンで行います。タイミン
より、垂直ブランキング・インターバルでペデスタルを制御できます。
グ・パルス幅を変更するとき、および相互の関係で変更が発生すると
きには、タイミング・モード・レジスタ1を使うこともできます。
ピクセル・タイミングの説明
ADV7174/ADV7179は、8ビットまたは16ビットのYCrCbモードで動
作することができます。
8ビットYCrCbモード
デフォルト・モードであり、多重化されたYCrCb入力をP7∼P0のピク
セル入力から入力できます。この入力は、Cb0、Y0 Cr0、Y1 Cb1、
Y2、...のシーケンスに従います。Y、Cb、Crの各データは、クロックの
立ち上がりエッジで入力されます。
10
REV.0
ADV7174/ADV7179
CLOCK
コンポジット
・ビデオ
(例えば、VCR
またはケーブル)
SCRESET/RTC
ビデオ・デコーダ
(例えば、
ADV7183A)
GREEN/LUMA/Y
RED/CHROMA/V
P7–P0
BLUE/COMPOSITE/U
HSYNC
FIELD/VSYNC
AD7174/ADV7179
H/L変化で
カウンタがスタート
シーケンス・
ビット2 リセット・
予約済みの
4ビット
予約済みの
5ビット
予約済み
ビット3
LOW
128
13
予約済みの
14ビット
0
FSC PLL インクリメント1
21
0
RTC
タイム・スロット：01
67 68
19
14
ADV7174/ADV7179
では未使用
有効
サンプル
無効
サンプル
8/LLC
注
1 FSC PLLインクリメントは22ビット長、ADV7174/ADV7179のFSC DDSレジスタにロードされる値は、FSC PLLインクリメント・ビット21∼0とサブキャリア周波数レジスタのビット0∼9です。
ADV7174/ADV7179のサブキャリア周波数レジスタには全ビット・ゼロを書き込む必要があります。
2 シーケンス・ビット
PAL：0＝ライン・ノーマル、1＝ライン反転
NTSC：0＝変更なし
3 リセット・ビット
ADV7174/ADV7179の DDSをリセット。
図6.
RTCのタイミングと接続
垂直ブランキングへのデータ挿入
モード0 (CCIR-656)：スレーブ・オプション
ライン同期またはプリ／ポスト等化パルスを持たないVBIのライン上
(タイミング・レジスタ0 TR0＝X X X X X 0 0 0)
で受信YCbCrデータのエンコーディングをすることが可能です(図8∼
ADV7174/ADV7179は、ピクセル・データのSAV (スタート・アクティ
図19参照)。この動作モードはパーシャル・ブランキングと呼ばれ、MR32
ブ・ビデオ)タイム・コードおよびEAV (エンド・アクティブ・ビデオ)タイ
を"1"に設定して選択します。このモードを使うと、任意のVBIデータ(オ
ム・コードによって制御されます。すべてのタイミング情報は、4バイトの
ープンVBI)をエンコードされた出力波形に挿入することができます。こ
同期パターンを使って送信されます。同期パターンは、アクティブ・ピク
のデータは、デジタル化された受信YCbCrデータ・ストリーム内に配置
チャおよびリトレースの間に、各ラインの直前直後に送信されます。図
されます(例えば、WSSデータ、CGMS、VPSなど)。MR32を"0"に設定
7にモード0を示します。このモードでは、HSYNCピン、FIELD/VSYNC
すると、これらのライン上でVBI全体をブランク(VBIデータの挿入なし)
ピン、BLANK (未使用時)ピンをハイレベルに接続しておく必要があ
にすることができます。
ります。
REV.0
11
ADV7174/ADV7179
アナログ
・ビデオ
EAV CODE
SAV CODE
C
F 0 0 X 8 1 8 1
Y
Y
r
F 0 0 Y 0 0 0 0
入力ピクセル
NTSC/PAL Mシステム
(525ライン／60Hz)
4 CLOCK
PALシステム
(625ライン／50Hz)
4 CLOCK
C
C
8 1 8 1 F 0 0 X C Y C Y C
Y r Y b
b
0 0 0 0 F 0 0 Y b
r
0 F F A A A
0 F F B B B
補助データ
(HANC)
4 CLOCK
268 CLOCK
1440 CLOCK
4 CLOCK
280 CLOCK
1440 CLOCK
アクティブ・ビデオ・
ラインの終わり
図7.
アクティブ・ビデオ・
ラインの開始
タイミング・モード0 (スレーブ・モード)
モード0 (CCIR-656)：マスター・オプション
に、VビットはBLANKピンに、FビットはFIELD/VSYNCピンに、それ
(タイミング・レジスタ0 TR0＝X X X X X 0 0 1)
ぞれ出力されます。モード0を図8 (NTSC)と図9 (PAL)に示します。
ビデオ波形を基準とするH、V、Fの各変化を図10に示します。
ADV7174/ADV7179は、CCIR-656標準のSAVおよびEAVタイム・
コードに必要なH、V、Fの信号を発生します。HビットはHSYNCピン
表示
表示
垂直ブランク
522
523
524
525
1
2
3
4
5
6
7
8
9
10
11
20
21
22
H
V
F
偶数フｨールド
奇数フｨールド
表示
表示
垂直ブランク
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
H
V
F
奇数フｨールド
図8.
偶数フｨールド
タイミング・モード0 (NTSCマスター・モード)
12
REV.0
ADV7174/ADV7179
表示
622
表示
垂直ブランク
623
624
625
1
2
3
4
5
6
7
21
22
23
H
V
偶数フｨールド
F
奇数フｨールド
表示
309
表示
垂直ブランク
310
311
312
313
314
315
316
317
318
319
H
V
F
奇数フｨールド
偶数フｨールド
図9.
REV.0
タイミング・モード0 (PALマスター・モード)
13
320
334
335
336
ADV7174/ADV7179
アナログ
・ビデオ
H
F
V
図10.
タイミング・モード0のデータ変化(マスター・モード)
モード1：スレーブ・オプションHSYNC、BLANK、FIELD
BLANK信号はオプションです。BLANK入力がディスエーブルされる
(タイミング・レジスタ0 TR0＝X X X X X 0 1 0)
と、ADV7174/ADV7179はCCIR-624の規定に従い通常ブランクの全
ラインを自動的にブランクにします。モード1を図11 (NTSC)と図12
このモードでは、ADV7174/ADV7179が、水平SYNC信号と奇数／
(PAL)に示します。
偶数FIELD信号を受け取ります。HSYNCがローレベルのときのFIELD
入力の変化は、新しいフレームすなわち垂直リトレースを表します。
表示
522
523
表示
垂直ブランク
524
525
1
2
3
4
6
5
7
8
9
10
11
20
21
22
HSYNC
BLANK
FIELD
偶数フｨールド
奇数フｨールド
表示
260
261
表示
垂直ブランク
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
HSYNC
BLANK
FIELD
奇数フｨールド
偶数フｨールド
図11.
タイミング・モード1 (NTSC)
14
REV.0
ADV7174/ADV7179
表示
622
表示
垂直ブランク
623
624
625
1
2
3
4
6
5
7
21
22
23
HSYNC
BLANK
FIELD
偶数フｨールド
奇数フｨールド
表示
309
表示
垂直ブランク
310
311
312
313
314
315
316
317
318
319
320
334
335
336
HSYNC
BLANK
奇数フｨールド
FIELD
偶数フｨールド
図12.
タイミング・モード1 (PAL)
モード1：マスター・オプションHSYNC、BLANK、FIELD
と、ADV7174/ADV7179はCCIR-624の規定に従い通常ブランクの全
(タイミング・レジスタ0 TR0＝X X X X X 0 1 1)
ラインを自動的にブランクにします。ピクセル・データは次のタイミング
このモードでは、ADV7174/ADV7179が、水平SYNC信号と奇数／
信号変化の後の立ち上がりクロック・エッジでラッチされます。モード1
偶数FIELD信号を発生できます。HSYNCがローレベルのときのFIELD
を図11 (NTSC)と図12 (PAL)に示します。図13に、ピクセル・データを基
入力の変化は、新しいフレームすなわち垂直リトレースを表します。
準とした奇数または偶数フィールド変化に対するHSYNC、BLANK、
BLANK信号はオプションです。BLANK入力がディスエーブルされる
FIELDの各信号を示します。
HSYNC
FIELD
PAL = 12 × CLOCK/2
NTSC = 16 × CLOCK/2
BLANK
ピクセル
・データ
Cb
Y
Cr
Y
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図13.
タイミング・モード1での奇数／偶数フィールド変化のマスター／スレーブ
モード2：スレーブ・オプションHSYNC、VSYNC、BLANK
レベルのときのVSYNCのローレベルへの変化は、偶数フィールドの開
(タイミング・レジスタ0 TR0＝X X X X X 1 0 0)
始を意味します。BLANK信号はオプションです。BLANK入力がディ
スエーブルされると、ADV7174/ADV7179はCCIR-624の規定に従い
このモードでは、ADV7174/ADV7179が水平および垂直の同期信
号を受け取ります。HSYNC入力とVSYNC入力が同時にローレベルへ
通常ブランクの全ラインを自動的にブランクにします。モード2を図14
変化するときは、奇数フィールドの開始を意味します。HSYNCがハイ
(NTSC)と図15 (PAL)に示します。
REV.0
15
ADV7174/ADV7179
表示
522
523
表示
垂直ブランク
524
525
1
2
3
4
6
5
7
8
10
9
20
11
21
22
HSYNC
BLANK
偶数フｨールド
VSYNC
奇数フｨールド
表示
表示
260
261
垂直ブランク
262
263
264
265
266
267
268
269
270
271
272
273
283
274
284
285
HSYNC
BLANK
VSYNC
偶数フｨールド
奇数フｨールド
図14.
タイミング・モード2 (NTSC)
表示
622
表示
垂直ブランク
623
624
625
1
2
3
4
5
6
7
21
22
23
HSYNC
BLANK
VSYNC
奇数フｨールド
偶数フｨールド
表示
表示
309
垂直ブランク
310
311
312
313
314
315
316
317
318
319
320
334
335
336
HSYNC
BLANK
VSYNC
奇数フｨールド
偶数フｨールド
図15.
タイミング・モード2 (PAL)
モード2：マスター・オプションHSYNC、VSYNC、BLANK
スエーブルされると、ADV7174/ADV7179はCCIR-624の規定に従い
(タイミング・レジスタ0 TR0＝X X X X X 1 0 1)
通常ブランクの全ラインを自動的にブランクにします。モード2を図14
(NTSC)と図15 (PAL)に示します。図16に、ピクセル・データを基準と
このモードでは、ADV7174/ADV7179が水平および垂直の同期信
号を発生できます。HSYNC入力とVSYNC入力が同時にローレベルへ
した偶数から奇数フィールドへの変化に対するHSYNC、BLANK、
変化するときは、奇数フィールドの開始を意味します。HSYNCがハイ
VSYNCの各信号を示します。図17に、ピクセル・データを基準とした
レベルのときのVSYNCのローレベルへの変化は、偶数フィールドの開
奇数から偶数フィールドへの変化に対するHSYNC、BLANK、VSYNC
始を意味します。BLANK信号はオプションです。BLANK入力がディ
の各信号を示します。
16
REV.0
ADV7174/ADV7179
HSYNC
VSYNC
PAL = 12 × CLOCK/2
NTSC = 16× CLOCK/2
BLANK
PIXEL
DATA
Cb
Y
Cr
Y
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図16.
タイミング・モード2での偶数から奇数フィールドへの変化、マスター／スレーブ
HSYNC
VSYNC
PAL = 864 × CLOCK/2
NTSC = 858 × CLOCK/2
PAL = 12 × CLOCK/2
NTSC = 16 × CLOCK/2
BLANK
PIXEL
DATA
Cb
Y
Cr
Y
Cb
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図17.
タイミング・モード2での奇数から偶数フィールドへの変化、マスター／スレーブ
のFIELD入力の変化は、新しいフレームすなわち垂直リトレースを表し
モード3：マスター／スレーブ・オプションHSYNC、BLANK、
FIELD
ます。BLANK信号はオプションです。BLANK入力がディスエーブル
されると、ADV7174/ADV7179はCCIR-624の規定に従い通常ブランク
(タイミング・レジスタ0 TR0＝X X X X X 1 1 0またはX X X X X 1 1 1)
の全ラインを自動的にブランクにします。モード3を図18 (NTSC)と図19
このモードでは、ADV7174/ADV7179が水平SYNC信号および奇数／
(PAL)に示します。
偶数FIELD信号を入力または発生します。HSYNCがハイレベルのとき
表示
522
523
表示
垂直ブランク
524
525
1
2
3
4
6
5
7
8
9
10
11
20
21
22
HSYNC
BLANK
FIELD
偶数フｨールド
奇数フｨールド
表示
260
261
表示
垂直ブランク
262
263
264
265
266
267
268
269
270
271
HSYNC
BLANK
FIELD
奇数フｨールド
図18.
REV.0
偶数フｨールド
タイミング・モード3 (NTSC)
17
272
273
274
283
284
285
ADV7174/ADV7179
表示
622
表示
垂直ブランク
623
624
625
1
2
3
4
6
5
7
22
21
23
HSYNC
BLANK
FIELD
偶数フｨールド
奇数フｨールド
表示
309
表示
垂直ブランク
310
311
312
313
314
315
316
318
317
319
335
334
320
336
HSYNC
BLANK
FIELD
奇数フｨールド
偶数フｨールド
図19.
タイミング・モード3 (PAL)
パワーオン・リセット
MPUポートの説明
パワーアップ後に、リセット動作を実行する必要があります。RESETピン
ADV7174/ADV7179は、複数のペリフェラルを駆動する2線式シリアル
でのハイからローへの立ち下がりエッジで、リセットが実行されます。リセッ
(I2C互換)マイクロプロセッサ・バスをサポートしています。シリアル・データ
トではピクセル・ポートが初期化されるため、ピクセル入力P7∼P0が選択
(SDATA)とシリアル・クロック(SCLOCK)の2本の入力が、バスに接続され
されます。リセット後、ADV7174/ADV7179はNTSCモードで動作するよう
た任意のデバイス間で情報を転送します。各スレーブ・デバイスは独自の
に自動的に設定されます。サブキャリア周波数レジスタには、サブキャリア
アドレスで識別されます。ADV7174/ADV7179では、読み出し動作と書き
周波数コード21F07C16HEXがロードされます。モード・レジスタ0を除く他
込み動作のために4つのスレーブ・アドレスを使うことができます。これらは
のすべてのレジスタには00Hが設定されます。モード・レジスタ0のビット
各デバイスに固有のアドレスであり、図20と図21に示します。LSBで読み
MR44を除くすべてのビットは、ロジック・レベル"0"に設定されます。モード・
出し動作または書き込み動作を指定します。ロジック・レベル"1"は読み出
レジスタ4のビットMR44はロジック"1"に設定されます。これにより、7.5 IREペ
し 動 作に、ロジック・レベル " 0 "は 書き込 み 動 作に 対 応します。
デスタルがイネーブルされます。
ADV7174/ADV7179のALSBピンをロジック・レベル"0"またはロジック・レ
ベル"1"に設定すると、A 1が設定されます。
SCHフェーズモード
SCHフェーズはデフォルト・モードに設定され、SCHフェーズ誤差の時間
1
1
0
1
0
1
A1
X
的累積を防止するために、4フィールド(NTSC)毎または8 (PAL)フィールド
毎にリセットします。理想のシステムではゼロSCHフェーズ誤差が無限に維
アドレス制御
持されますが、実際にはクロック周波数の変動があるため維持できません。
ALSBにより設定
この影響は、SCHを発生する32ビットDDSを使うことにより軽減できます。
リード／ライト制御
4または8フィールド毎にSCHフェーズをリセットすると、SCHフェーズ誤差
0
1
の累積を防止し、4または8フィールド・シーケンスの開始時のSCHフェーズ
書き込み
読み出し
ジャンプを非常に小さくできます。
図20.
ビデオ信号源が安定したタイミングを使用していない場合、または
ADV7174のスレーブ・アドレス
ADV7174/ADV7179がRTCモードに設定されている場合(MR21＝1かつ
MR22＝1)には、SCHフェーズのリセットを行わないようにする必要がありま
0
1
0
1
0
1
A1
X
す。これらの条件(不安定なビデオ)の下では、サブキャリア・フェーズ・リセ
アドレス制御
ットをイネーブルし(MR22＝0かつMR21＝1)、リセットを行わないようにしま
ALSBにより設定
す。この設定では、SCHフェーズがリセットされず、出力ビデオが不安定な
入力ビデオに追従することを意味します。サブキャリア・フェーズ・リセットを
リード／ライト制御
入力すると、次のフィールドの開始時にSCHフェーズがフィールド0にリセッ
0
1
トされます(例えば、次のフィールドの開始時にサブキャリア・フェーズ・リセ
ットをフィールド5 [PAL]で入力すると、SCHフェーズはフィールド0にリセッ
図21.
書き込み
読み出し
ADV7179のスレーブ・アドレス
トされます)。
18
REV.0
ADV7174/ADV7179
バス上の様々なデバイスを制御するときは、次のプロトコルに従う必
要があります。先ず、マスター側がスタート状態を設定してデータ転送
SDATA
を開始します。スタート状態は、SCLOCKがハイレベルのときに、
SCLOCK
SDATA上でハイレベルからローレベルへの変化が発生することとして
S
1–7
8
9
1–7
START ADDR R/Wアック
定義されています。これは、アドレス／データ・ストリームが後ろに続く
ことを示しています。すべてのペリフェラルはスタート状態に応答して、
図22.
次の8ビット(7ビット・アドレス＋R/Wビット)をシフトします。各ビットは、
8
9
1–7
8
DATA
サブアドレス・アック
9
P
ACK
STOP
バス・データの転送
図22に、読み出しシーケンスでのデータ転送および、スタート状態と
MSBからLSBへ転送されます。送信されたアドレスに対応するアドレス
ストップ状態の例を示します。
を持つペリフェラルは、9番目のクロック・パルス区間中に、データ・ラ
図23に、バスの書き込みおよびバス読み出しシーケンスを示します。
インをローレベルにプルダウンして応答します。これはアクノリッジ・ビッ
レジスタのアクセス
トと呼ばれています。この時点で、バス上の他のすべてのデバイスが
接続を辞退して、アイドル状態を維持します。アイドル状態では、各デ
MPUは、書き込み専用レジスタであるサブアドレス・レジスタを除く、
バイスはSDATAラインとSCLOCKラインをモニターして、スタート状態
すべてのADV7174/ADV7179レジスタに対する書き込みまたは読み出
と自分のアドレスの受信を待ちます。R/Wビットがデータの転送方向を
しが行えます。サブアドレス・レジスタは、次の読み出し動作または書
指定します。先頭バイトのLSBがロジック"0"のとき、マスターがペリフ
き込み動作でアクセスするレジスタを指定します。バスを経由するすべ
ェラルに情報を書き込むことを意味します。先頭バイトのLSBがロジッ
てのデバイスとの通信は、サブアドレス・レジスタへのアクセスで開始
ク"1"のとき、マスターがペリフェラルから情報を読込むことを意味しま
されます。ターゲット・アドレスに対して読み出し／書き込み動作が実
す。
行され、その後で次のアドレスにインクリメントされ、バス上でストップ・
ADV7174/ADV7179はバス上の標準スレーブ・デバイスとして機能
コマンドが検出されるまで繰り返します。
します。SDATAピン上のデータは8ビット長で、7ビット・アドレスとR/W
レジスタの設定
ビットをサポートしています。ADV7174/ADV7179は内部レジスタに対
この節では、サブアドレス・レジスタ、モード・レジスタ、サブキャリア
するアクセスを可能にするため、26個のサブアドレスを持っています。
周波数レジスタ、サブキャリア・フェーズ・レジスタ、タイミング・レジス
このため、先頭バイトをデバイス・アドレスとして、2番目のバイトをサブ
タ、クローズド・キャプショニング拡張データ・レジスタ、クローズド・キャ
アドレスの先頭として解釈します。サブアドレスの自動インクリメント機
プショニング・データ・レジスタ、NTSCペデスタル制御レジスタなどの
能により、サブアドレスの先頭からデータの書き込みまたは読み出しが
各レジスタの設定について説明します。
可能です。データ転送は常にストップ状態によって終了します。すべて
サブアドレス・レジスタ(SR7∼SR0)
のレジスタを更新しなくても、固有のサブアドレス・レジスタを1個ずつ
コミュニケーション・レジスタは、8ビットの書き込み専用レジスタです。
アクセスすることもできます。ただし、サブキャリア周波数レジスタだけ
デバイスがバスからアクセスされ読み出し／書き込み動作が選択され
は、サブキャリア周波数レジスタ0から順番に更新する必要があります。
た後に、サブアドレスが設定されます。サブアドレス・レジスタは、動作
その後に、自動インクリメント機能を使ってインクリメントし、サブキャリ
の対象となるレジスタを指定します。
ア周波数レジスタ1、2、3をアクセスする必要があります。サブキャリア
図24に、サブアドレス・レジスタによって制御される様々な動
周波数レジスタは独立してアクセスすることはできません。
作を示します。SR7∼SR6には常にゼロを書き込みます。
ストップ状態とスタート状態は、データ転送の任意のステージで検出
レジスタ・セレクト(SR5∼SR0)
することができます。通常の読み出し動作と書き込み動作で、これらの
これらのビットで必要な開始アドレスを指定します。
状態が検出されると、直ちにアイドル状態になります。所与のSCLOCK
モード・レジスタ0 MR0 (MR07∼MR00)
(アドレス[SR4∼SR0]＝00H)
のハイレベルの区間に、1スタート状態、1ストップ状態、または1ストッ
プ状態に続いて1スタート状態だけを発生させることができます。無効
図25に、モード・レジスタ0によって制御される様々な動作を示します。
なサブアドレスが指定されると、ADV7174/ADV7179はアックを発生し
ないでアイドル状態に戻ります。自動インクリメント・モード時に最高サ
このレジスタは読み書きが可能です。
ブアドレスを超えると、次の動作が実行されます。
MR0ビットの説明
出力ビデオ標準の選択(MR01∼MR00)
1. 読み出しモードでは、マスター・デバイスが非アクノリッジを発行する
まで、最高サブアドレス・レジスタの値が出力され続けます。これは
これらのビットを 使 って エンコード・モ ードを 設 定します 。
読み出しの終了を意味します。非アクノリッジ状態は、9番目のパル
ADV7174/ADV7179は、NTSC、PAL (B/D/G/H/I)、PAL (MとN)の各
スでSDATAラインがローレベルにならないときに発生します。
標準のビデオ出力を設定できます。
2. 書き込みモードでは、無効バイトのデータはサブアドレス・レジスタに
輝度信号フィルタ制御(MR02∼MR04)
ロードされず、ADV7174/ADV7179から非アクノリッジが発行されて、
これらのビットを使って、選択する輝度信号フィルタを指定します。フ
デバイスはアイドル状態に戻ります。
書き込み
シーケンス
S
ィルタの選択は、PALまたはNTSCの選択とは無関係に行えます。
SLAVE ADDR
A(S)
SUB ADDR
A(S)
DATA
LSB = 0
読み出し
シーケンス
S
SLAVE ADDR
S＝スタート・ビット
P＝ストップ・ビット
A(S)
SUB ADDR
A(S) S SLAVE ADDR
A(S)＝スレーブからのアクノリッジ
A(M)＝マスターからのアクノリッジ
図23.
REV.0
A(S)
DATA
A(S) P
LSB = 1
A(S)
DATA
A(M)
A(S) ＝スレーブからの非アクノリッジ
A(M) ＝マスターからの非アクノリッジ
書き込みシーケンスと読み出しシーケンス
19
DATA
A(M) P
ADV7174/ADV7179
SR7
SR6
SR5
SR4
SR3
SR1
SR2
SR0
SR7–SR6 (000)
これらのビットには常にゼロを
書き込む必要があります。
SR5 SR4
ADV7179サブアドレス・レジスタ
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
SR5 SR4 SR3 SR2 SR1 SR0
0
0
0
0
0
0
モード・レジスタ0
0
0
0
0
0
1
モード・レジスタ1
0
0
0
0
1
0
モード・レジスタ2
0
0
0
0
1
1
モード・レジスタ3
0
0
0
1
0
0
モード・レジスタ4
0
0
0
1
0
1
予約済み
0
0
0
1
1
0
予約済み
0
0
0
1
1
1
タイミング・モード・レジスタ0
0
0
1
0
0
0
タイミング・モード・レジスタ1
0
0
1
0
0
1
サブキャリア周波数レジスタ0
0
0
1
0
1
0
サブキャリア周波数レジスタ1
0
0
1
0
1
1
サブキャリア周波数レジスタ2
0
0
1
1
0
0
サブキャリア周波数レジスタ3
0
0
1
1
0
1
サブキャリアフェーズレジスタ
0
0
1
1
1
0
クローズド・キャプショニング拡張データ・バイト0
0
0
1
1
1
1
クローズド・キャプショニング拡張データ・バイト1
0
1
0
0
0
0
クローズド・キャプショニング・データ・バイト0
0
1
0
0
0
1
クローズド・キャプショニング・データ・バイト1
0
1
0
0
1
0
NTSCペデスタル制御レジスタ0／PAL TTX制御レジスタ0
0
1
0
0
1
1
NTSCペデスタル制御レジスタ1／PAL TTX制御レジスタ1
0
1
0
1
0
0
NTSCペデスタル制御レジスタ2／PAL TTX制御レジスタ2
0
1
0
1
0
1
NTSCペデスタル制御レジスタ3／PAL TTX制御レジスタ3
0
1
0
1
1
0
CGMS_WSS_0
0
1
0
1
1
1
CGMS_WSS_1
0
1
1
0
0
0
CGMS_WSS_2
0
1
1
0
0
1
TELETEXT要求制御レジスタ
図24.
MR07
MR06
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ADV7174サブアドレス・レジスタ
SR3 SR2 SR1 SR0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
モード・レジスタ0
モード・レジスタ1
モード・レジスタ2
モード・レジスタ3
モード・レジスタ4
予約済み
予約済み
タイミング・モード・レジスタ0
タイミング・モード・レジスタ1
サブキャリア周波数レジスタ0
サブキャリア周波数レジスタ1
サブキャリア周波数レジスタ2
サブキャリア周波数レジスタ3
サブキャリアフェーズレジスタ
クローズド・キャプショニング拡張データ・バイト0
クローズド・キャプショニング拡張データ・バイト1
クローズド・キャプショニング・データ・バイト0
クローズド・キャプショニング・データ・バイト1
NTSCペデスタル制御レジスタ0／PAL TTX制御レジスタ0
NTSCペデスタル制御レジスタ1／PAL TTX制御レジスタ1
NTSCペデスタル制御レジスタ2／PAL TTX制御レジスタ2
NTSCペデスタル制御レジスタ3／PAL TTX制御レジスタ3
CGMS_WSS_0
CGMS_WSS_1
CGMS_WSS_2
TELETEXT要求制御レジスタ
予約済み
予約済み
予約済み
予約済み
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
MACROVISIONレジスタ
サブアドレス・レジスタ・マップ
MR05
MR04
MR03
MR02
色度信号フィルタ・セレクト
MR07 MR06 MR05
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
MR01
MR00
出力ビデオ標準セレクト
1.3MHzローパス・フィルタ
0.65MHzローパス・フィルタ
1.0MHzローパス・フィルタ
2.0MHzローパス・フィルタ
予約済み
CIF
QCIF
予約済み
MR01 MR00
0
0
0
1
1
0
1
1
輝度信号フィルタ・セレクト
MR04 MR03 MR02
0
0
0
0
1
1
1
1
図25.
NTSC
PAL (B, D, G, H, I)
PAL (M)
予約済み
0
0
1
0
0
0
1
1
0
1
0
1
0
1
0
1
ローパス・フィルタ(NTSC)
ローパス・フィルタ(PAL)
ノッチ・フィルタ(NTSC)
ノッチ・フィルタ(PAL)
拡張モード
CIF
QCIF
予約済み
モード・レジスタ0
20
REV.0
ADV7174/ADV7179
色度信号フィルタの制御(MR05∼MR07)
クローズド・キャプショニング・フィールドの選択(MR12∼MR11)
これらのビットを使って色度信号フィルタを選択します。CIFフィルタま
これらのビットを使って、クローズド・キャプショニング・データを表示す
たはQCIFフィルタの選択と一緒に、カットオフ周波数が0.65MHz、
るフィールドを制御します。クローズド・キャプショニング情報は、奇数フ
1.0MHz、1.3MHz、または2MHzのローパス・フィルタを選択することが
ィールド、偶数フィールド、または両フィールドに表示することができます。
できます。
DACの制御(MR16∼MR15およびMR13)
モード・レジスタ1 MR1 (MR17∼MR10)
(アドレス(SR4∼SR0)＝01H)
ケーションで 不 要なD A C が ある場 合に、パワーダウンを使って
これらのビットを使ってDACをパワーダウンすることができます。アプリ
ADV7174/ADV7179の消費電力を削減することができます。
図26に、モード・レジスタ1によって制御される様々な動作を示します。
予約済み(MR14)
このレジスタは読み書きが可能です。
このレジスタにはロジック"1"を書き込む必要があります。
カラー・バーの制御(MR17)
MR1ビットの説明
インターレースの制御(MR10)
このビットを使って、内部カラー・バー・テスト・パターンの発生と出力
を行うことができます。
カラー・バーの設定は、
NTSCの場合100/7.5/75/7.5、
このビットを使って、出力をインターレース・モードまたはノン・インター
P A L の 場 合 1 0 0 / 0 / 7 5 / 0 です。カラー・バーをイネーブルすると、
レース・モードに設定します。デバイスがコンポジット・ビデオ・モード時
ADV7174/ADV7179がマスター・タイミング・モードに設定されることに
のみ、パワーダウン・モードが関係します。
注意してください。
MR16
MR17
MR15
MR14
MR16
0
ノーマル
1
パワーダウン
カラー・バー
制御
MR26
MR25
MR36
MR34
MR36
MR34
ノーマル
ビット要求
0
1
スクエア・ピクセル
制御
MR20
ディスエーブル
イネーブル
ディスエーブル
イネーブル
VBI_OPEN
MR32
0
1
ディスエーブル
イネーブル
MR30
MR30
MR31
予約済み
DAC出力
MR35
0
1
0
1
MR31
MR32
TELETEXT
イネーブル
MR33
ディスエーブル
イネーブル
図28.
REV.0
1
MR33
色度信号出力セレクト
ディスエーブル
イネーブル
1
モード・レジスタ2
MR35
入力デフォルト・カラー
MR20
GENLOCKをディスエーブル
サブキャリア・リセット・ピンを
イネーブル
RTCピンをイネーブル
720ピクセル
710ピクセル／702ピクセル
0
1
TTXRQビット・モード制御
MR37
0
1
MR23
バーストをイネーブル
バーストをディスエーブル
図27.
0
1
x
0
アクティブ・ビデオ・ラインの継続時間
MR25
MR37
MR21
MR22
GENLOCK制御
カラー表示をイネーブル
カラー表示をディスエーブル
0
1
バースト制御
0
1
インターレース制御
MR22 MR21
予約済み
0
1
MR23
MR24
ディスエーブル
イネーブル
データ出力なし
奇数フィールドのみ
偶数フィールドのみ
データ出力
(両フィールド)
MR10
0
インターレース
ノン・インターレース
1
色度信号制御
MR26
MR27
0
1
0
1
モード・レジスタ1
MR24
低消費電力モード
0
1
0
0
1
1
MR13
ノーマル
0
1
パワーダウン
図26.
MR27
MR12 MR11
DAC C制御
DAC B制御
ディスエーブル
イネーブル
MR10
クローズド・キャプショニング
・フィールドの選択
このビットには
"1"を書き込む
必要があります。
MR15
ノーマル
0
パワーダウン
1
MR17
MR11
MR12
予約済み
DAC A制御
0
1
MR13
0
1
DAC A
モード・レジスタ3
21
DAC B
コンポジット
BLUE/COMP/U
GREEN/LUMA/Y BLUE/COMP/U
DAC C
RED/CHROMA/V
RED/CHROMA/V
ADV7174/ADV7179
低消費電力モード(MR26)
モード・レジスタ2 MR2 (MR27∼MR20)
(アドレス[SR4∼SR0]＝02H)
このビットは、ADV7174/ADV7179の低消費電力モードをイネーブルし
モード・レジスタ2は8ビット幅のレジスタです。
ます。この機能によりDAC電流が45%削減されます。
図27に、モード・レジスタ2によって制御される様々な動作を示します。
予約済み(MR27)
このレジスタは読み書きが可能です。
このビットにはロジック"0"を書き込む必要があります。
MR2ビットの説明
スクエア・ピクセルの制御(MR20)
モード・レジスタ3 MR3 (MR37∼MR30)
(アドレス[SR4∼SR0]＝03H)
このビットを使って、スクエア・ピクセル・モードを設定します。スレーブ・
モード・レジスタ3は8ビット幅のレジスタです。
モードでのみ使用可能です。NTSCの場合は、24.5454MHzのクロックを
図28に、モード・レジスタ3によって制御される様々な動作を示します。
入力する必要があります。PALの場合は、29.5MHzのクロックを入力す
る必要があります。
MR3ビットの説明
レビジョン・コード(MR30∼MR31)
Genlockの制御(MR22∼MR21)
これらのビットは読み出し専用で、デバイスのレビジョンを表示します。
これらのビットは、ADV7174/ADV7179のgenlock機能を制御します。
MR21をロジック・レベル"1"に設定すると、SCRESET/RTCピンは入力に
VBIオープン(MR32)
設定されます。MR22をロジック・レベル"0"に設定すると、SCRESET/RTC
このビットで、垂直ブランキング・インターバル(VBI)内のデータをアナロ
ピンはサブキャリア・リセット入 力に 設 定されます。したがって、
グ出力に出力するか、ブランクにするかを指定します。VBIデータの挿入
SCRESET/RTCピン上でローレベルからハイレベルへの変化があると、サ
は、スレーブ・モード0では使用できません。また、BLANK入力制御とVBI
ブキャリアがフィールド0にリセットされます。MR22をロジック・レベル"1"に
オープンが両方ともイネーブルされている場合は、BLANK入力制御の方
設定すると、SCRESET/RTCピンはリアルタイム制御入力に設定されます。
が優先されます。すなわち、VBIデータの挿入は機能しません。
アクティブ・ビデオ・ライン継続時間(MR23)
DAC出力(MR33)
このビットにより、2種類のアクティブ・ビデオ・ライン継続時間を切り替え
このビットを使って、DAC出力をSCARTからEUROSCART設定へ切
ます。"0"のときはCCIR REC601(720ピクセルPAL/NTSC)が選択され、
り替えます。すべてのDAC出力設定のリストを表Iに示します。
"1"のときはITU-R.BT470標準のアクティブ・ビデオ継続時間(710ピクセ
色度信号出力の選択(MR34)
ル(NTSC)および702ピクセル(PAL))が選択されます。
このアクティブ・ハイのビットを使うと、4番目のDACのコンポジット出力
色度信号制御(MR24)
でYUVデータを、または4番目のDACに色度信号を出力することができ
このビットを使って、ビデオ出力の色情報のONおよびOFFをイネーブル
ます(0＝CVBS；1＝色度信号)。
します。
バースト制御(MR25)
このビットを使って、ビデオ出力のバースト情報のONおよびOFFをイネ
ーブルします。
表I.
DAC出力の設定マトリクス
MR34
MR40
MR41
MR33
DAC A
DAC B
DAC C
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CVBS
Y
CVBS
Y
CVBS
G
CVBS
Y
C
Y
C
Y
C
G
C
Y
CVBS
CVBS
CVBS
CVBS
B
B
U
U
CVBS
CVBS
CVBS
CVBS
B
B
U
U
C
C
C
C
R
R
V
V
C
C
C
C
R
R
V
V
注
CVBS：コンポジット・ビデオ・ベースバンド信号
Y：輝度コンポーネント信号(YUVまたはY/Cモード)
C：色度信号(Y/Cモード)
U：色度コンポーネント信号(YUVモード)
V：色度コンポーネント信号(YUVモード)
R： REDコンポーネント・ビデオ(RGBモード)
G： GREENコンポーネント・ビデオ(RGBモード)
B： BLUEコンポーネント・ビデオ(RGBモード)
次の制御ビットを使って、各DACを個別にパワーオンまたはパワーオフすることができます(0＝
ON、1＝OFF)。
MR13―DAC C
MR15―DAC B
MR16―DAC A
22
REV.0
ADV7174/ADV7179
MR46
MR47
MR45
MR44
0
1
ディスエーブル
イネーブル
MR47
(0)
このビットには
ゼロを書き込む
必要があります。
アクティブ・ビデオ・
フィルタ制御
MR45
0
1
0
1
ペデスタルOFF
ペデスタルON
0
1
図29.
MR40
0
1
ディスエーブル
イネーブル
VSYNC_3H
MR43
イネーブル
ディスエーブル
MR40
出力セレクト
RGB同期
MR42
MR44
MR46
MR41
MR42
ペデスタル制御
スリープモード制御
0
1
MR43
YC出力
RGB/YUV出力
RGB/YUV制御
MR41
ディスエーブル
イネーブル
0
1
RGB出力
YUV出力
モード・レジスタ4
VSYNC_3H (MR43)
Teletextイネーブル(MR35)
スレーブ・モードでこのビットがイネーブル(1)されると、PALモードでは
TTXピンでのTeletextデータの挿入をイネーブルするときは、このビット
2.5ライン間、NTSCモードでは3ライン間、VSYNCアクティブ・ロー入力を
を"1"に設定します。
駆動することが可能になります。マスター・モードでこのビットがイネーブル
TTXREQビット・モード制御(MR36)
されると、ADV7174/ADV7179はNTSCモードでは3ライン間、PALモー
このビットは、連続ハイレベル信号(MR36＝0)からビット幅の要求信号
(MR36＝1)へのTeletext要求信号の切り替えをイネーブルします。
ドでは2.5ライン間、アクティブ・ローVSYNC信号を出力します。
入力デフォルト・カラー(MR37)
ペデスタル制御(MR44)
このビットは、ゼロ入力ピクセル・データ(つまり非接続時)に対するDAC
このビットは、NTSCコンポジット・ビデオ信号にペデスタルを発生する
のデフォルト出力カラーを指定します。ロジック"0"を指定すると、00000000
か否かを指定します。ADV7174/ADV7179がPALモードのときは、この
に対応するカラーが表示されます。ロジック"1"を指定すると、00000000
ビットは無効になります。
ピクセル入力ビデオ・データに対して黒の出力カラーになります。
アクティブ・ビデオ・フィルタ制御(MR45)
モード・レジスタ4 MR4 (MR47∼MR40)
(アドレス(SR4∼SR0)＝04H)
タ・モードを制御します。このフィルタは、輝度信号フィルタの選択に関係
このビットは、ラインのアクティブ・ビデオ部分の外側に使用するフィル
なく同期信号の立ち上がりおよび立ち下がり時間が常に仕様を満たす
ようにします。ロジック"1"で、このモードがイネーブルされます。
モード・レジスタ4は8ビット幅のレジスタです。図29に、モード・レジスタ
4によって制御される様々な動作を示します。
スリープモード制御(MR46)
MR4ビットの説明
出力の選択(MR40)
モードがイネーブルされると、ADV7174/ADV7179の消費電力が200nA
このビットをセット(1)すると、スリープモードがイネーブルされます。この
(typ値)に削減されます。ADV7174/ADV7179がスリープモードでも、I2C
このビットは、デバイスがコンポジット・ビデオ・モードまたはRGB/YUV
レジスタは読み書き可能です。デバイスがスリープモード時に、MR46に
モードのいずれになるかを指定します。RGB/YUVモードでは、コンポジ
"0"が設定されると、ADV7174/ADV7179はスリープモードから抜け出し
ット信号も使用可能であることに注意してください。
て、通常の動作を再開します。スリープモード中にRESET信号が入力さ
RGB/YUV制御(MR41)
れたときも、ADV7174/ADV7179はスリープモードから抜け出して、通常
の動作を再開します。
このビットは、RGB DACの出力をYUV出力ビデオ標準に設定する
ことをイネーブルします。
予約済み(MR47)
RGB同期(MR42)
このビットにはロジック"0"を書き込む必要があります。
このビットを使って、全RGB出力のエンコードした同期情報でRGB出
力を設定します。
TR07
TR06
TR05
TR04
タイミング・レジスタ
・リセット
TR02
TR01
BLANK入力制御
輝度信号遅延
ピクセル・ポート制御
TR06
0
1
8ビット
禁止
0
0
1
1
0
1
0
1
図30.
TR00
0
1
タイミング・モード選択
TR05 TR04
0ns遅延
74ns遅延
148ns遅延
222ns遅延
TR02 TR01
0
0
1
1
0
1
0
1
タイミング・レジスタ0
23
TR00
マスター／スレーブ制御
TR03
0
イネーブル
1
ディスエーブル
TR07
REV.0
TR03
モード0
モード1
モード2
モード3
スレーブ・タイミング
マスター・タイミング
ADV7174/ADV7179
タイミング・モード・レジスタ0 (TR07∼TR00)
(アドレス[SR4∼SR0]＝07H)
タイミング・モード・レジスタ1 (TR17∼TR10)
(アドレス(SR4∼SR0)＝08H)
図30に、タイミング・レジスタ0によって制御される様々な動作を示しま
タイミング・レジスタ1は8ビット幅のレジスタです。
す。このレジスタは読み書きが可能です。
図31に、タイミング・レジスタ1によって制御される様々な動作を示しま
す。このレジスタは読み書きが可能です。このレジスタを使って、マスタ
TR0ビットの説明
マスター／スレーブ制御(TR00)
ー・モード・タイミング信号の幅と位置を調節することができます。
TR1ビットの説明
HSYNC幅(TR11∼TR10)
このビットは、ADV7174/ADV7179がマスター・モードまたはスレーブ・
モードのいずれになるかを指定します。
これらのビットによりHSYNCパルス幅を調節します。
タイミング・モード選択(TR02∼TR01)
HSYNC―FIELD/VSYNC間の遅延(TR13∼TR12)
これらのビットは、ADV7174/ADV7179のタイミング・モードを制御し
これらのビットを使って、FIELD/VSYNC出力に対するHSYNC出力
ます。これらのモードについては、
「タイミング仕様」で詳しく説明します。
の位置を調節します。
BLANK入力制御(TR03)
HSYNC― FIELDの立ち上がりエッジ間の遅延(TR15∼TR14)
このビットは、デバイスがスレーブ・モードのとき、BLANK入力を使用
ADV7174/ADV7179がタイミング・モード1のとき、これらのビットを使
するか否かを指定します。
って、FIELD出力の立ち上がりエッジに対するHSYNC出力の位置を調
輝度信号遅延(TR05∼TR04)
節します。
これらのビットは、輝度信号遅延追加の有無を制御します。各ビット
VSYNC幅(TR15∼TR14)
は、74nsの遅延を表します。
ADV7174/ADV7179がタイミング・モード2のとき、これらのビットを使
ピクセル・ポート制御(TR06)
ってVSYNCパルス幅を調節します。
このビットを使って、ピンP7∼P0のピクセル・ポートで8ビット・データま
HSYNC―ピクセル・データ間の調節(TR17∼TR16)
たはYCrCbデータのいずれを入力するか指定します。
ピクセル・データに対するHSYNCの位置の調節をイネーブルします。
タイミング・レジスタ・リセット(TR07)
TR07をローからハイ、さらにローへ変化させる(トグルさせる)と、内部
この機能を使うと、CrコンポーネントとCbコンポーネントの交換が可能に
タイミング・カウンタがリセットされます。パワーアップ、リセット、または新
なります。この調整は、マスターおよびスレーブの両タイミング・モードで
しいタイミング・モードへの切り替え後にトグルする必要があります。
可能です。
TR17
TR16
TR17 TR16
0
1
0
1
TR14
TR13
HSYNC―FIELD
立ち上がりエッジ間の遅延
(モード1のみ)
HSYNC―ピクセル・
データ間の調節
0
0
1
1
TR15
TR15 TR14
0 × TPCLK
1 × TPCLK
2 × TPCLK
3 × TPCLK
x
x
0
1
TC
TB
T B + 32μs
TR12
TR11
HSYNC―FIELD/VSYNC間
の遅延
0
0
1
1
0
1
0
1
HSYNCの幅
TR11 TR10
TB
TR13 TR12
TR10
0 × TPCLK
4 × TPCLK
8 × TPCLK
16 × TPCLK
0
0
1
1
0
1
0
1
TA
1 × TPCLK
4 × TPCLK
16 × TPCLK
128 × TPCLK
VSYNCの幅
(モード2のみ)
TR15 TR14
0
0
1
1
0
1
0
1
1 × TPCLK
4 × TPCLK
16 × TPCLK
128 × TPCLK
タイミング・モード1 (マスター／PAL)
ライン1
HSYNC
ライン313
ライン314
TA
TC
TB
FIELD/VSYNC
図31.
タイミング・レジスタ1
24
REV.0
ADV7174/ADV7179
サブキャリア周波数レジスタ3∼0 (FSC3∼FSC0)
(アドレス[SR4∼SR0]＝09H-0CH)
NTSCペデスタル／PAL TELETEXTの制御
レジスタ3∼0 (PCE15∼0、PCO15∼0)／(TXE15∼0、
TXO15∼0)
(サブアドレス[SR4∼SR0]＝12∼15H)
これらの8ビット幅レジスタを使ってサブキャリア周波数を設
定します。これらのレジスタ値は、次式を使って計算します。
サブキャリア周波数レジスタ ＝
これらの8ビット幅レジスタを使って、奇数と偶数の両フィールドの垂直
232 1
× FSCF
FCLK
ブランキングの合い間でライン毎にNTSCペデスタル／PAL Teletextを
イネーブルします。図35と図36に4個の制御レジスタを示します。NTSCの
すなわち: NTSC モード,
F CLK = 27 MHz,
F SCF = 3.5795454 MHz
場合、これらのレジスタの任意のビットがロジック"1"のとき、対応するライ
ン上でペデスタルをOFFにします。PALの場合、これらのレジスタの任意
のビットがロジック"1"のとき、対応するライン上でTeletextをONにします。
232 1
サブキャリア周波数値 ＝
×3 . 579545 ×10 6
27×10 6
LINE 17 LINE 16 LINE 15 LINE 14 LINE 13 LINE 12 LINE 11 LINE 10
FIELD 1/3
＝ 21F07C16 HEX
PCO7
PCO6
PCO5
PCO4
PCO3
PCO2
PCO1
PCO0
LINE 25 LINE 24 LINE 23 LINE 22 LINE 21 LINE 20 LINE 19 LINE 18
図32に、4個のレジスタを使って周波数を設定する方法を示し
FIELD 1/3
ます。
PCO15
PCO14
PCO13
PCO12
PCO11
PCO10
PCO9
PCO8
LINE 17 LINE 16 LINE 15 LINE 14 LINE 13 LINE 12 LINE 11 LINE 10
サブキャリア
周波数
レジスタ3
FSC31
サブキャリア
周波数
レジスタ2
FSC23 FSC22 FSC21 FSC20 FSC19 FSC18 FSC17
FSC30 FSC29 FSC28 FSC27 FSC26 FSC25 FSC24
FIELD 2/4
FIELD 2/4
FSC11 FSC10
FSC9
FSC8
サブキャリア
周波数
レジスタ0
FSC3
FSC1
FSC0
FSC6
FSC7
FSC5
FSC4
FSC2
PCE15
PCE14
図35.
PCE5
PCE4
PCE3
PCE2
PCE1
PCE13
PCE12
PCE11
PCE10
PCE9
PCE0
TXO7
TXO6
PCE8
ペデスタル制御レジスタ
LINE 14 LINE 13 LINE 12 LINE 11 LINE 10 LINE 9
FIELD 1/3
図32.
PCE6
LINE 25 LINE 24 LINE 23 LINE 22 LINE 21 LINE 20 LINE 19 LINE 18
FSC16
サブキャリア
周波数 FSC15 FSC14 FSC13 FSC12
レジスタ1
PCE7
TXO5
TXO4
TXO3
LINE 8 LINE 7
TXO2
TXO1
TXO0
サブキャリア周波数レジスタ
LINE 22 LINE 21 LINE 20 LINE 19 LINE 18 LINE 17 LINE 16 LINE 15
FIELD 1/3
サブキャリア・フェーズ・レジスタ(FP7∼FP0)
(アドレス[SR4∼SR0]＝0DH)
この8ビット幅レジスタを使って、サブキャリア・フェーズを設定しま
FIELD 2/4
す。各ビットは1.41゜
を表します。通常動作に対しては、このレジスタは
TXO15
TXO10
TXO9
TXO8
LINE 14 LINE 13 LINE 12 LINE 11 LINE 10 LINE 9
LINE 8
LINE 7
TXE1
TXE0
TXE7
TXO14
TXE6
TXO13
TXE5
TXO12
TXE4
TXO11
TXE3
TXE2
LINE 22 LINE 21 LINE 20 LINE 19 LINE 18 LINE 17 LINE 16 LINE 15
00Hexに設定されます。
FIELD 2/4
TXE15
TXE14
図36.
クローズド・キャプショニング偶数フィールド
データ・レジスタ1∼0 (CED15∼CED0)
(アドレス[SR4∼SR0]＝0E∼0FH)
TXE13
TXE12
TXE11
TXE10
TXE9
TXE8
Teletext制御レジスタ
TELETEXT要求制御レジスタTC07 (TC07∼TC00)
(アドレス[SR4∼SR0]＝19H)
これらの8ビット幅レジスタを使って、偶数フィールド上のクローズド・
Teletext制御レジスタは8ビット幅のレジスタです(図37)。
キャプショニング拡張データ・バイトを設定します。図33に、レジスタ内
TTXREQ立ち上がりエッジ制御(TC07∼TC04)
での上位バイトと下位バイトの設定方法を示します。
これらのビットは、TTXREQの立ち上がりエッジの位置を制御します。
CED15
BYTE 1
CED14
CED13
CED12
CED11
CED10
CED9
ゼロ・クロック・サイクルから最大15クロック・サイクルまで設定することが
CED8
できます(図37)。
BYTE 0
図33.
CED7
CED6
CED5
CED4
CED3
CED2
CED1
CED0
TTXREQ立ち下がりエッジ制御(TC03∼TC00)
これらのビットは、TTXREQの立ち下がりエッジの位置を制御します。
クローズド・キャプショニング拡張データ・レジスタ
ゼロ・クロック・サイクルから最大15クロック・サイクルまで設定することが
できます。Teletextデータに対しては、アクティブ・ウインドウを制御します。
クローズド・キャプショニング奇数フィールド
データ・レジスタ1∼0 (CCD15∼CCD0)
(サブアドレス[SR4∼SR0]＝10∼11H)
この値を増やすと、デフォルトの360より下のTeletextビット数が少なくな
ります。ビットTC07∼TC04が変更されたときにビットTC03∼TC00が
00Hexの場合、TTXREQの立ち下がりエッジはTTXREQの立ち上がり
これらの8ビット幅レジスタを使って、奇数フィールド上のクローズド・
エッジに追従します。すなわち、立ち下がりエッジと立ち上がりエッジの
キャプショニング・データ・バイトを設定します。図34に、レジスタ内で
間隔は一定のままになります(図37)。
の上位バイトと下位バイトの設定方法を示します。
BYTE 1
BYTE 0
図34.
REV.0
CCD15
CCD7
CCD14
CCD6
CCD13
CCD5
CCD12
CCD4
CCD11
CCD3
CCD10
CCD2
CCD9
CCD1
CGMS_WSSレジスタ0 C/W0 (C/W07∼C/W00)
(アドレス[SR4∼SR0]＝16H)
CCD8
CGMS_WSSレジスタ0は8ビット幅のレジスタです。図38に、このレジ
CCD0
スタにより制御される動作を示します。
クローズド・キャプショニング・データ・レジスタ
25
ADV7174/ADV7179
TC06
TC07
TC05
TC04
TC03
TTXREQの立ち上がりエッジ制御
TC07 TC06 TC05 TC04
0
0
"
1
1
0
0
"
1
1
0
0
"
1
1
0
1
"
0
1
C/W07
C/W06
0
1
0
0
"
1
1
0
0
"
1
1
0
0
"
1
1
ディスエーブル
イネーブル
C/W05
0
1
TC00
0
1
"
0
1
0 PCLK
1 PCLK
" PCLK
14 PCLK
15 PCLK
Teletext制御レジスタ
C/W04
C/W03
C/W02
CGMS奇数フィールド
制御
C/W05
ワイド・スクリーン
信号制御
C/W07
TC01
TTXREQの立ち下がりエッジ制御
TC03 TC02 TC01 TC00
0 PCLK
1 PCLK
" PCLK
14 PCLK
15 PCLK
図37.
TC02
C/W01
C/W00
C/W03 – C/W00
CGMSデータ・ビット
ディスエーブル
イネーブル
CGMS CRCチェック
制御
C/W04
ディスエーブル
0
1
イネーブル
CGMS偶数フィールド
制御
C/W06
ディスエーブル
0
1
イネーブル
図38. CGMS_WSSレジスタ0
C/W0ビットの説明
CGMSデータ・ビット(C/W03∼C/W00)
CGMS_WSSレジスタ1 C/W1 (C/W17∼C/W10)
(アドレス[SR4∼SR0]＝17H)
これらの4データ・ビットは、CGMSデータ出力ストリームの最後の4ビ
CGMS_WSSレジスタ1は8ビット幅のレジスタです。図39に、このレジ
ットです。これらのビット位置はCGMSデータだけであることに注意して
スタにより制御される動作を示します。
ください。すなわち、WSSデータはこの位置を使いません。
C/W1ビットの説明
CGMS/WSSデータ・ビット(C/W15∼C/W10)
CGMS CRCチェックの制御(C/W04)
このビットがイネーブル(1)されると、CGMSデータの最後の6ビット(CRC
これらのビット位置は、CGMSデータとWSSデータで共用されます。
チェック・シーケンス)は内部でADV7174/ADV7179により計算されます。
NTSCモードでは、これらのビットはCGMSデータになります。PALモード
このビットがディスエーブル(0)されると、レジスタ内のCRC値がCGMS
データ・ストリームに出力されます。
では、これらのビットはWSSデータになります。
CGMS奇数フィールド制御(C/W05)
CGMSデータ・ビット(C/W17∼C/W16)
これらのビットはCGMSデータ・ビット専用です。
このビットがセット(1)されると、CGMSが奇数フィールドに対してイネー
CGMS_WSSレジスタ2 C/W1 (C/W27∼C/W20)
(アドレス[SR4∼SR0]＝18H)
ブルされます。この機能は、NTSCモードでのみ有効であることに注意
してください。
CGMS_WSSレジスタ2は8ビット幅のレジスタです。図40に、このレジ
CGMS偶数フィールド制御(C/W06)
スタにより制御される動作を示します。
このビットがセット(1)されると、CGMSが偶数フィールドに対してイネー
ブルされます。この機能は、NTSCモードでのみ有効であることに注意
C/W2ビットの説明
CGMS/WSSデータ・ビット(C/W27∼C/W20)
してください。
WSS制御(C/W07)
これらのビット位置は、CGMSデータとWSSデータで共用されます。
このビットがセット(1)されると、ワイド・スクリーン・シグナリングがイネ
NTSCモードでは、これらのビットはCGMSデータになります。PALモード
ーブルされます。この機能は、PALモードでのみ有効であることに注意
では、これらのビットはWSSデータになります。
してください。
C/W17
C/W16
C/W15
C/W14
C/W13
C/W12
C/W17 – C/W16
C/W15 – C/W10
CGMSデータ・ビット
CGMS/WSSデータ・ビット
図39.
C/W27
C/W26
C/W25
C/W11
C/W10
C/W21
C/W20
CGMS_WSSレジスタ1
C/W24
C/W23
C/W22
C/W27 – C/W20
CGMS/WSSデータ・ビット
図40.
CGMS_WSSレジスタ2
26
REV.0
ADV7174/ADV7179
アペンディックス1
ボードのデザインとレイアウトでの考慮事項
ADV7174/ADV7179は、高精度アナログ回路と高速デジタル回路
電源のデカップリング
を内蔵する高集積度の回路です。高速デジタル回路からアナログ回
最適性能を得るには、安定した動作が可能な限り最短のリード長で
路への干渉を最小にするようにデザインされています。これと同じデザ
バイパス・コンデンサを接続し、リードのインダクタンスを小さくする必
インとレイアウト技術をシステム・レベルのデザインにも適用して、高速
要があります。最適性能は、0.1μFのセラミック・コンデンサによるデカ
かつ高精度の性能を達成するようにする必要があります。図41の推奨
ップリングで得られます。ADV7174/ADV7179上のVAAピンの各グル
アナログ回路レイアウトに、デバイスとモニター間のアナログ・インター
ープには、GNDへ接続した少なくとも1個の0.1μFのデカップリング・コ
フェースを示します。
ンデンサが必要です。これらのコンデンサはできるだけデバイスの近く
デジタル入力をシールドし、適切なデカップリングを使用することに
に配置します。
より、ADV7174/ADV7179の電源ラインとグラウンド・ライン上のノイズ
ADV7174/ADV7179は電源ノイズを除去する回路を内蔵しています
を最小にするようにレイアウトを最適化する必要があります。VAAピン・
が、この除去機能は周波数とともに減少することに注意することは重要
グループとGNDピン・グループの間のリード長は最短にして、誘導性リ
です。高い周波数のスイッチング電源を使う場合、電源ノイズの削減
ンギングを最小化する必要があります。
に十分な注意を払い、アナログ電源プレーンへの電源に3ピン電圧レ
ギュレータを使用することも検討してください。
グラウンド・プレーン
グラウンド・プレーンは、すべてのADV7174/ADV7179グラウンド・ピ
デジタル信号の相互接続
ン、電圧リファレンス回路、ADV7174/ADV7179の電源バイパス回路、
ADV7174/ADV7179へのデジタル入力は、アナログ出力および、そ
アナログ出力パターン、およびADV7174/ADV7179に接続されるすべ
の他のアナログ回路からできるだけ離す必要があります。また、これら
てのデジタル信号パターンを覆う必要があります。グラウンド・プレーン
の入力信号はアナログ電源プレーンと重ならないようにする必要があ
はボードの共通グラウンド・プレーンになります。
ります。
電源プレーン
ADV7174/ADV7179へのクロック・ラインは短くする必要があります。
高いクロック・レートを使用しているので、ノイズの混入を避けるため、
ADV7174/ADV7179およびこれに接続されているすべてのアナログ
デジタル入力のすべてのアクティブ終端抵抗は通常のPCB電源プ
回路は、アナログ電源プレーン(VAA)を基準とするそれ自体の電源プ
レーン(VCC)に接続し、アナログ電源プレーンには接続しないようにす
レーンを持つ必要があります。この電源プレーンは必ず、フェライト・ビ
る必要があります。
ードを経由して1点で通常のPCB電源プレーン(VCC)に接続します。こ
のビードは、ADV7174/ADV7179から3インチ以内に配置する必要が
アナログ信号の相互接続
あります。
ADV7174/ADV7179は出力コネクタのできるだけ近くに配置して、ノ
デバイスの電源プレーンとボードの電源プレーンを分離している金
イズの混入とインピーダンス不整合による反射を小さくする必要があり
属ギャップは可能なかぎり狭くして、デバイスからボード全体への熱の
ます。
流れを妨げないようにする必要があります。
ビデオ出力信号はグラウンド・プレーンに重なるように配置し、アナ
PCB電源プレーンはPCボード上のすべてのデジタル・ロジックに電
ログ電源プレーンには重ならないようにして、高い周波数での電源除
源を供給し、アナログ電源プレーンはすべてのADV7174/ADV7179電
去比を大きくする必要があります。
源ピンと電圧リファレンス回路に電源を供給する必要があります。
デジタル入力(特にピクセル・データ入力信号とクロック信号)は、絶
プレーン間のノイズ結合は、プレーン間ノイズが同相モードになるよ
対にアナログ信号回路と重ならないように、できるだけ遠ざけて配置し
うに配置できる限り、通常のPCB電源とグラウンド・プレーンの部分が
ます。
アナログ電源プレーン部分と重ならないようにすることで減らすことが
最適性能を得るには、各出力はGNDに接続した75Ωの負荷抵抗を
できます。
持つ必要があります。これらの抵抗はできるだけADV7174/ADV7179
の近くに配置して、反射を小さくする必要があります。
ADV7174/ADV7179の入力はフローティングのままにしておくことは
できません。未使用のすべての入力はグラウンドに接続しておく必要
があります。
REV.0
27
ADV7174/ADV7179
各電源グループの電源デカップリング
0.1μF
0.01μF
+3.3 V (VAA )
+3.3V (VAA )
L1 (フェライト・ビード)
+3.3 V (VAA )
33μF
10μF
0.1μF
0.1μF
GND
VAA
23 COMP
+3.3 V
(VCC)
30 VREF
ADV7174/ADV7179
3–5, 35–39
+3.3 V (VAA )
DAC C 24
P7–P0
75Ω
4kΩ
DAC B 28
32 SCRESET/RTC
RESET
100nF
未使用入力は
グラウンドへ
接続。
+3.3 V (VCC)
75Ω
13 HSYNC
14 FIELD/VSYNC
DAC A
15 BLANK
100kΩ
29
+3.3 V (VCC)
75Ω
20 RESET
TTX
5kΩ
34 TTX
TTXREQ
5kΩ
100Ω
SCLOCK 21
33 TTXREQ
100kΩ
+3.3 V (VCC)
MPUバス
100Ω
SDATA 22
1 CLOCK
+3.3 V (VAA )
TELETEXTのプルアップ
抵抗とプルダウン抵抗は、
これらのピンが未接続の
場合にのみ、使用します。
ALSB
16
10kΩ
RSET 31
GND
150Ω
27MHzクロック
(MPEG2デコーダ
と同じクロック)
図41.
推奨アナログ回路レイアウト
下に示す回路は、27MHzクロックとHSYNCパルスを使って13.5MHz
デコーダで13.5MHzクロックが必要な場合、この13.5MHzクロックを使
波形を発生する際に使うことができます。この波形から、27MHzクロッ
うことができます。これにより、CrとCbのピクセル情報が正しいシーケ
クに同期した13.5MHzクロックを確実に発生することができます。MPEG
ンスでADV7174/ADV7179に入力されることが保証されます。
D
CLOCK
Q
D
CK
Q
13.5MHz
CK
HSYNC
図42.
13.5MHzを発生する回路
28
REV.0
ADV7174/ADV7179
アペンディックス2
クローズド・キャプショニング
ADV7174/ADV7179は、カラー送信用の標準テレビ同期波形に準
ン284区間のすべてのピクセル入力は無視されます。FCC Code of
拠したクローズド・キャプショニングをサポートしています。クローズド・
Federal Regulations (CFR) 47 Section 15.119およびEIA-608により、ライ
キャプショニングは、奇数フィールドのライン21と偶数フィールドのライ
ン21とライン284に対するクローズド・キャプショニング情報が規定され
ン284のブランク・アクティブ・ライン区間で送信されます。
ています。
クローズド・キャプショニングは、キャプション・データに周波数ロック
ADV7174/ADV7179はシングル・バッファリング方式を採用していま
およびフェーズロックした7サイクルの正弦波バーストで構成されてい
す。これは、クローズド・キャプショニング・バッファの深さは1バイトで
ます。クロック・ラン・イン信号の後、2データ・ビットの間、ブランキン
あり、深さ2バイトの他のバッファリング・システムとは異なり、クローズ
グ・レベルが維持され、その後にロジック・レベル" 1"のスタート・ビッ
ド・キャプショニング・データの出力ではフレーム遅延が存在しないこ
トが続きます。スタート・ビットの後ろには16ビットのデータが続きます。
とを意味しています。データは、ライン21とライン284に出力される前、
これらは、2個の8ビット・バイト、7ビットのデータ、1ビットの奇数パリテ
すなわち少なくとも1ライン前(ライン20またはライン283)にロードする必
ィで構成されます。これらのバイトのデータは、クローズド・キャプショ
要があります。この方式の代表的な実施例としては、VSYNCを使って
ニング・データ・レジスタ0と1に格納されます。
マイクロプロセッサに割込んで、各フィールドで新しいデータ(2バイト)
ADV7174/ADV7179は拡張クローズド・キャプショニング動作もサポ
をロードする方法があります。送信する新しいデータがない場合は、両
ートしています。この機能は偶数フィールドでアクティブになり、スキャ
データ・レジスタにゼロをロードします。これは、NULLINGと呼ばれて
ン・ライン284上にエンコードされています。この動作のデータはクロー
います。制御コードをロードすることも重要です。すべての制御コード
ズド・キャプショニング拡張データ・レジスタ0と1に格納されます。
はダブル・バイトでライン21に配置されており、TVはこれらを認識しま
ライン21とライン284上でクローズド・キャプショニングをサポートする
せん。"HelloWorld"のような奇数文字数のメッセージの場合、パッディ
た め の す べ て の クロック・ラン・イン 信 号 とタイミン グ は 、
ングを行って偶数にして、キャプションの2バイト制御コードの終わりが
ADV7174/ADV7179により自動的に発生されます。ライン21区間とライ
同じフィールドに配置されるようにする必要があります。
10.5 ± 0.25μs
12.91μs
0.5035MHz
の7サイクル
(クロック・ラン・イン)
7ビット×2＋パリティ
ASCII文字
(データ)
S
T
A
R
T
50 IRE
D0–D6
P
A
R
I
T
Y
BYTE 1
BYTE 0
40 IRE
リファレンス・カラー・バースト
(9サイクル)
周波数＝Fsc＝3.579545MHz
振幅＝40 IRE
10.003μs
27.382μs
図43.
REV.0
33.764μs
クローズド・キャプショニングの波形(NTSC)
29
D0–D6
P
A
R
I
T
Y
ADV7174/ADV7179
アペンディックス3
コピー・ジェネレーション・マネジメント・システム(CGMS)
ADV7174/ADV7179は、標準に準拠したコピー・ジェネレーション・
C/W13＝C11、C/W14＝C12、C/W15＝C13、C/W16＝C14、C/W17＝
マネジメント・システム(CGMS)をサポートしています。CGMSデータは、
C15、C/W20＝C0、C/W21＝C1、C/W22＝C2、C/W23＝C3、C/W24＝
奇数フィールドのライン20と偶数フィールドのライン283に送信されます。
C4、C/W25＝C5、C/W26＝C6、C/W27＝C7。ビットC/W04がロジック
ビットC/W05とビットC/W06が、奇数フィールドと偶数フィールドにCGMS
"1"にセットされると、6ビットのCRCチェック・シーケンスを構成する最
データを出力するか否かを制御します。ADV7174/ADV7179がNTSC
後の6ビット(C19∼C14)が、データ・レジスタ内のデータの下位14ビット
モードに設定された場合にのみCGMSデータを送信できます。CGMS
(C0∼C13)に基づいてADV7174/ADV7179内で自動的に計算されて、
データは20ビット長であり、これらの各ビットの機能を下に示します。
その後残りの14ビットと一緒に20ビットのCGMSデータとして出力され
CGMSデータは、CGMSビットと同じ振幅と継続時間を持つリファレン
ます。CRCシーケンスの計算は、初期値＝111111の多項式X6＋X＋1
ス・パルスの後ろに続きます(図44)。これらのビットは、設定レジスタか
に基づきます。C/W04がロジック"0"に設定されると、全20ビット(C0∼
ら次の順序で出力されます： C/W00＝C16、C/W01＝C17、C/W02＝
C19)がCGMSレジスタから直接出力されます(CRCは計算されないの
C18、C/W03＝C19、C/W10＝C8、C/W11＝C9、C/W12＝C10、
で、ユーザーが計算する必要があります)。
CGMSビットの機能
ワード0∼6のビット
ワード1∼4のビット
ワード2∼6のビット
CRC―6ビットのCRC多項式＝X6＋X＋1 (初期値111111)
ワード0
1
0
B1
アスペクト比
16：94：3
B2
表示フォーマット 文字ボックス
B3
未定義
通常動作
ワード0
B4、B5、B6
ビデオおよびその他の信号(例えば、オーディオ)についての識別情報
ワード1
B7、B8、B9、B10
ワード0と同時に発生する識別信号
ワード2
B11、B12、B13、B14
ワード0と同時に発生する識別信号と情報
100 IRE
CRC シーケンス
REF
70 IRE
C0
C1
C2
C3
C4
C5
C6
C7
C8
C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0 IRE
49.1μs ± 0.5μs
–40 IRE
11.2μs
2.235μs ± 20ns
図44.
CGMSの波形
30
REV.0
ADV7174/ADV7179
アペンディックス4
ワイド・スクリーン・シグナリング
W1、C/W22＝W2、C/W23＝W3、C/W24＝W4、C/W25＝W5、
ADV7174/ADV7179は、標準に準拠したワイド・スクリーン・シグナ
リング(WSS)をサポートしています。WSSデータは、ライン23で送信さ
C/W26＝W6、C/W27＝W7、C/W10＝W8、C/W11＝W9、C/W12＝
れます。ADV7174/ADV7179がPALモードに設定された場合にのみ、
W10、C/W13＝W11、C/W14＝W12、C/W15＝W13。ビットC/W07が
WSSデータを送信することができます。WSSデータは14ビット長であり、
ロジック"1"に設定されると、WSSデータのライン23での送信がイネー
これらの各ビットの機能を下に示します。WSSデータは、ラン・イン・シ
ブルされます。ライン23の後ろの部分(HSYNCの立ち下がりエッジか
ーケンスとスタート・コードの後ろに続きます(図45)。これらのビットは、
ら42.5μs)は、ビデオの挿入に使うことができます。
設定レジスタから次の順序で出力されます：C/W20＝W0、C/W21＝
CGMSビットの機能
ビット0∼ビット2 アスペクト比／フォーマット／位置
ビット3は、
ビット0∼ビット2の奇数パリティ
・チェック
B0 B1 B2 B3
0 0 0 1
1 0 0 0
0 1 0 0
1 1 0 1
0 0 1 0
1 0 1 1
0 1 1 1
1 1 1 0
B4
0
1
B5
0
1
アスぺクト比
4：3
14：9
14：9
16：9
16：9
>16：9
14：9
16：9
フォーマット
フル・フォーマット
文字ボックス
文字ボックス
文字ボックス
文字ボックス
文字ボックス
フル・フォーマット
―
位置
―
中央
上部
中央
上部
中央
中央
―
カメラ・モード
フィルム・モード
標準コーディング
Motion Adaptive Color Plus
B6
0
1
ヘルパーなし
変調済みヘルパー
B7
予約済み
B9 B10
0
0
1
0
0
1
1
1
B11
オープン・サブタイトルなし
アクティブ・イメージ領域内のサブタイトル
アクティブ・イメージ領域外のサブタイトル
予約済み
0
1
B12
B13
サラウンド・サウンド情報なし
サラウンド・サウンド・モード
予約済み
予約済み
500mV
W0 W1 W2 W3 W4 W5 W6 W7 W8 W9 W10 W11 W12 W13
ラン・イン・
シーケンス
スタート・
コード
アクティブ・ビデオ
11.0μs
38.4μs
42.5μs
図45.
REV.0
WSSの波形
31
ADV7174/ADV7179
アペンディックス5
TELETEXTの挿入
Teletextプロトコル
tPDは、ADV7174/ADV7179がTTXの入力データを補間し、水平信
号の前縁エッジからtSYNTTXOUT＝10.2μs後に表示されるように、CVBS
50HzでのTTXビット・クロック(6.9375MHz)とシステム・クロック
出力またはY出力に挿入する際に必要とする時間です。時間TTXDEL
(27MHz)の関係は、次のようになります。
は信号源でのパイプライン遅延時間であり、TTXデータを送信するた
(27 MHz 4 ) = 6 .75 MHz
めにTTXREQ信号によりゲーティングされます。
(6.9375 ×10
TTXREQ信号の立ち上がり／立ち下がりエッジの選択が可能なた
6
)
6 . 75 ×10 6 = 1. 027777
め、TTXデータは常に水平同期パルスの前縁エッジから10.2μs後の
正しい位置に挿入されるので、ソースが可変パイプライン遅延とのイ
したがって、37ビットのTTXは144クロック(27MHz)に対応し、各ビッ
ンターフェースが可能です。
トはほぼ4クロック・サイクルの幅を持ちます。ADV7174/ADV7179は
TTXREQ信号幅は、常に6.9375Mビット／秒のテキスト・データ・レ
内部シーケンサと可変フェーズ補間フィルタを使ってフェーズジッタを
ートで360(Teletext標準PAL-WSTに準拠するため)のTeletextビットを
最小に抑え、CVBS出力とY出力に出力可能な帯域制限した信号を
挿入できるように維持する必要があります。TC03∼TC00をゼロに設
発生します。
定すると実現できます。Teletextイネーブル・ビット(MR35)がゼロに設
TTX入力では、ビット継続時間スキームが37 TTXビット毎すなわち
定されると、挿入ウインドウは開かれません。
144クロック・サイクル毎に繰り返されます。プロトコルでは、TTXビット
10、19、28、37は3クロック・サイクルで、他のすべてのビットは4クロッ
ク・サイクルで送信することが必要です。37個のTTXビットの後の、次
の3クロック・サイクルのビットは47、56、65、74です。この方式では、
360個の全TTXビットの送信が終わるまで、次の37個のTTXビットの全
サイクルが保持されます。すべてのTeletextラインは同じ方法で構成
されます。Teletextラインの個別制御はTeletext設定レジスタを使って
行います。
45バイト(360ビット)―PAL
アドレスとデータ
TELETEXT VBIライン
ラン・イン・クロック
図46.
Teletext VBIライン
t SYNTTXOUT
CVBS/Y
t PD
t PD
HSYNC
10.2μs
TTXDATA
TTXDEL
TTXREQ
パルス・エッジが設定可能
TTXST
t SYNTTXOUT = 10.2μs
t PD = ADV7170／ADV7171で発生するパイプライン遅延
TTXDEL = TTXREQからTTXまで(設定可能レンジ＝4ビット[0∼15クロック・サイクル])
図47.
Teletextの機能
32
REV.0
ADV7174/ADV7179
アペンディックス6
NTSC波形(ペデスタルあり)
130.8 IRE
ピーク・コンポジット
基準のWHITE
100 IRE
1268.1mV
1048.4mV
714.2mV
7.5 IRE
0 IRE
BLACK レベル
BLANK レベル
387.6mV
334.2mV
–40 IRE
SYNCレベル
48.3mV
基準のWHITE
1048.4mV
図48.
NTSCコンポジット・ビデオのレベル
100 IRE
714.2mV
7.5 IRE
0 IRE
BLACK レベル
BLANK レベル
387.6mV
334.2mV
–40 IRE
SYNCレベル
48.3mV
図49.
NTSC輝度信号ビデオのレベル
ピーク色度信号
963.8mV
629.7mV (p-p)
286mV (p-p)
BLANK/BLACKレベル
650mV
ピーク色度信号
335.2mV
0mV
図50.
NTSC色度信号ビデオのレベル
100 IRE
基準のWHITE
1052.2mV
720.8mV
7.5 IRE
0 IRE
BLACK レベル
BLANK レベル
387.5mV
331.4mV
–40 IRE
SYNCレベル
45.9mV
図51.
REV.0
NTSC RGB信号ビデオのレベル
33
ADV7174/ADV7179
NTSC波形(ペデスタルなし)
130.8 IRE
ピーク・コンポジット
100 IRE
基準のWHITE
1289.8mV
1052.2mV
714.2mV
0 IRE
BLANK /BLACKレベル
338mV
–40 IRE
SYNCレベル
52.1mV
図52.
NTSCコンポジット・ビデオのレベル
100 IRE
基準のWHITE
1052.2mV
714.2mV
0 IRE
BLANK /BLACKレベル
SYNCレベル
–40 IRE
図53.
338mV
52.1mV
NTSC輝度信号ビデオのレベル
ピーク色度信号
978mV
694.9mV (p-p)
286mV (p-p)
650mV
BLANK /BLACK レベル
ピーク色度信号
299.3mV
0mV
図54.
NTSC色度信号ビデオのレベル
100 IRE
基準のWHITE
1052.2mV
715.7mV
0 IRE
BLANK /BLACKレベル
SYNCレベル
–40 IRE
図55.
336.5mV
51mV
NTSC RGB信号ビデオのレベル
34
REV.0
ADV7174/ADV7179
PAL波形
ピーク色度信号
989.7mV
672mV (p-p)
300mV (p-p)
650mV
BLANK /BLACK レベル
ピーク色度信号
317.7mV
0mV
図56.
PALコンポジット・ビデオのレベル
基準のWHITE
1047mV
696.4mV
350.7mV
BLANK /BLACKレベル
SYNCレベル
50.8mV
図57.
PAL輝度信号ビデオのレベル
ピーク色度信号
989.7mV
672mV (p-p)
300mV (p-p)
650mV
BLANK /BLACKレベル
ピーク色度信号
317.7mV
0mV
図58.
PAL色度信号ビデオのレベル
基準のWHITE
1050.2mV
698.4mV
351.8mV
BLANK /BLACKレベル
SYNCレベル
51mV
図59.
REV.0
PAL RGB信号のレベル
35
ADV7174/ADV7179
+505mV
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YELLOW
WHITE
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YELLOW
WHITE
UV波形
+505mV
+423mV
+334mV
BETACAMレベル
+82mV
+171mV
0mV
0mV
BETACAMレベル
–82mV
0mV
0mV
–171mV
–423mV
–334mV
–505mV
–05mV
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YELLOW
NTSC 100%カラー・バー、ペデスタルVレベルなし
WHITE
図63.
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YELLOW
NTSC 100%カラー・バー、ペデスタルUレベルなし
WHITE
図60.
+467mV
+391mV
+467mV
+309mV
BETACAMレベル
+76mV
+158mV
0mV
0mV
BETACAMレベル
–76mV
0mV
0mV
–158mV
–391mV
–309mV
–467mV
–467mV
BLACK
BLUE
RED
MAGENTA
CYAN
WHITE
+350mV
GREEN
NTSC 100%カラー・バー、ペデスタルVレベルあり
YELLOW
図64.
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YELLOW
NTSC 100%カラー・バー、ペデスタルUレベルあり
WHITE
図61.
+350mV
+293mV
+232mV
SMPTEレベル
+118mV
+57mV
SMPTEレベル
0mV
0mV
0mV
–57mV
0mV
–118mV
–232mV
–293mV
–350mV
–350mV
図62.
PAL 100%カラー・バー、Uレベル
図65.
36
PAL 100%カラー・バー、Vレベル
REV.0
ADV7174/ADV7179
アペンディックス7
オプションの出力フィルタ
ADV7174/ADV7179のCVBS、Y、UV、色信号およびRGBの出力
場合、出力フィルタは不要です。ただし、サンプリングを行うシステム
に出力フィルタが必要な場合には、図66に示すフィルタを使うことが
(例えば、デジタルTV)に出力信号を接続する場合は、折り返しノイズ
できます。図67にフィルタの特性を示します。ADV7174/ADV7179の
を防ぐためフィルタが必要です。
出力をアナログ・モニターまたはアナログTVに接続する際は、多くの
0
22pF
10
1.8μH
フィルタ入力
20
フィルタ出力
270pF
330pF
30
75Ω
振幅―dB
75Ω
40
50
図66.
出力フィルタ
60
70
80
100k
10M
1M
周波数―Hz
図67.
REV.0
37
出力フィルタの特性
100M
ADV7174/ADV7179
アペンディックス8
オプションのDACバッファ
絶対出力フル・スケール電流および電圧を計算するときは、次式を
ADV7174/ADV7179のDAC出力に外付けバッファが必要な場合に
使います。
は、図68に示す構成が推奨されます。この構成では、DAC出力は最
大電流(36mA)の半分(18mA)で動作します。この構成を使うと、
VOUT ＝ I OUT × RLOAD
(V
× K)
I OUT ＝ REF
RSET
K ＝ 4. 2146 一定, VREF ＝ 1 . 235 V
ADV7174/ADV7179の消費電力を減らすことができ、RSET＝300Ω、
RLOAD＝75Ωでアナログ電流を50%削減することができます。3.3Vの
VAAで18mAのDAC出力から最適性能を得ることができるので、3.3V
動作にはこのモードが推奨されます。このバッファはビデオ出力に絶
縁機能も追加します(図69のバッファ回路参照)。
VAA
ADV7174/ADV7179
VREF
ピクセル
・ポート
デジタル
・コア
DAC A
出力
フィルタ
出力
バッファ
CVBS
DAC B
出力
フィルタ
出力
バッファ
CVBS
DAC C
出力
フィルタ
出力
バッファ
LUMA
RSET
300Ω
図68.
出力バッファの構成
3
ビデオ
入力
AD8061
75Ω
R3
1
75Ω
2
ビデオ
出力
R2
1.2kΩ
R1
図69.
1.2kΩ
推奨出力DACバッファ
38
REV.0
ADV7174/ADV7179
アペンディックス9
レジスタの推奨値
ADV7174/ADV7179のレジスタは、ユーザーが必要な標準に応じて
PAL N (FSC＝4.43361875MHz)
アドレス
データ
00Hex
モード・レジスタ0
05Hex
01Hex
モード・レジスタ1
10Hex
各ケースでは、すべてのDACをパワーアップし、かつBLANK入力制
02Hex
モード・レジスタ2
00Hex
御をディスエーブルして、出力をコンポジット出力に設定しています。さ
03Hex
モード・レジスタ3
00Hex
らに、バーストおよびカラー情報を出力でイネーブルし、内部カラー・バ
04Hex
モード・レジスタ4
00Hex
ー・ジェネレータはOFFに設定してあります。下の例では、スレーブ・フォ
07Hex
タイミング・レジスタ0
00Hex
ーマットでタイミング・モードはモード0に設定してあります。タイミング・レ
08Hex
タイミング・レジスタ1
00Hex
ジスタ0のTR02∼TR00がタイミング・モードを制御します。コマンド・レ
09Hex
サブキャリア周波数レジスタ0
CBHex
ジスタの各ビットの詳細は、このデータシートの「レジスタ設定」
を参照し
0AHex
サブキャリア周波数レジスタ1
8AHex
てください。新しいタイミング・モードを設定した後には、TR07をトグル
0BHex
サブキャリア周波数レジスタ2
09Hex
設定することができます。
以下に、幾つかのビデオ標準に対する様々なレジスタ・フォーマットを
示します。
する必要があります。タイミング・レジスタ1を使うと、タイミング信号の位
0CHex
サブキャリア周波数レジスタ3
2AHex
置と継続時間をさらに細かく制御できます。下の例では、このレジスタ
0DHex
サブキャリア・フェーズ・レジスタ
00Hex
はデフォルト・モードに設定してあります。
0EHex
クローズド・キャプショニング拡張レジスタ0
00Hex
0FHex
クローズド・キャプショニング拡張レジスタ1
00Hex
10Hex
クローズド・キャプショニング・レジスタ0
00Hex
PAL B/D/G/H/I (FSC＝4.43361875MHz)
アドレス
データ
11Hex
クローズド・キャプショニング・レジスタ1
00Hex
00Hex
モード・レジスタ0
05Hex
12Hex
ペデスタル制御レジスタ0
00Hex
01Hex
モード・レジスタ1
10Hex
13Hex
ペデスタル制御レジスタ1
00Hex
02Hex
モード・レジスタ2
00Hex
14Hex
ペデスタル制御レジスタ2
00Hex
03Hex
モード・レジスタ3
00Hex
15Hex
ペデスタル制御レジスタ3
00Hex
04Hex
モード・レジスタ4
00Hex
16Hex
CGMS_WSSレジスタ0
00Hex
07Hex
タイミング・レジスタ0
00Hex
17Hex
CGMS_WSSレジスタ1
00Hex
08Hex
タイミング・レジスタ1
00Hex
18Hex
CGMS_WSSレジスタ2
00Hex
09Hex
サブキャリア周波数レジスタ0
CBHex
19Hex
Teletext要求制御レジスタ
00Hex
0AHex
サブキャリア周波数レジスタ1
8AHex
0BHex
サブキャリア周波数レジスタ2
09Hex
0CHex
サブキャリア周波数レジスタ3
2AHex
PAL-60 (FSC＝4.43361875MHz)
アドレス
データ
0DHex
サブキャリア・フェーズ・レジスタ
00Hex
00Hex
モード・レジスタ0
04Hex
0EHex
クローズド・キャプショニング拡張レジスタ0
00Hex
01Hex
モード・レジスタ1
10Hex
0FHex
クローズド・キャプショニング拡張レジスタ1
00Hex
02Hex
モード・レジスタ2
00Hex
10Hex
クローズド・キャプショニング・レジスタ0
00Hex
03Hex
モード・レジスタ3
00Hex
11Hex
クローズド・キャプショニング・レジスタ1
00Hex
04Hex
モード・レジスタ4
00Hex
12Hex
ペデスタル制御レジスタ0
00Hex
07Hex
タイミング・レジスタ0
00Hex
13Hex
ペデスタル制御レジスタ1
00Hex
08Hex
タイミング・レジスタ1
00Hex
14Hex
ペデスタル制御レジスタ2
00Hex
09Hex
サブキャリア周波数レジスタ0
CBHex
15Hex
ペデスタル制御レジスタ3
00Hex
0AHex
サブキャリア周波数レジスタ1
8AHex
16Hex
CGMS_WSSレジスタ0
00Hex
0BHex
サブキャリア周波数レジスタ2
09Hex
17Hex
CGMS_WSSレジスタ1
00Hex
0CHex
サブキャリア周波数レジスタ3
2AHex
18Hex
CGMS_WSSレジスタ2
00Hex
0DHex
サブキャリア・フェーズ・レジスタ
00Hex
19Hex
Teletext要求制御レジスタ
00Hex
0EHex
クローズド・キャプショニング拡張レジスタ0
00Hex
0FHex
クローズド・キャプショニング拡張レジスタ1
00Hex
0FHex
クローズド・キャプショニング拡張レジスタ1
00Hex
10Hex
クローズド・キャプショニング・レジスタ0
00Hex
10Hex
クローズド・キャプショニング・レジスタ0
00Hex
11Hex
クローズド・キャプショニング・レジスタ1
00Hex
11Hex
クローズド・キャプショニング・レジスタ1
00Hex
12Hex
ペデスタル制御レジスタ0
00Hex
12Hex
ペデスタル制御レジスタ0
00Hex
13Hex
ペデスタル制御レジスタ1
00Hex
13Hex
ペデスタル制御レジスタ1
00Hex
14Hex
ペデスタル制御レジスタ2
00Hex
15Hex
ペデスタル制御レジスタ3
00Hex
16Hex
CGMS_WSSレジスタ0
00Hex
17Hex
CGMS_WSSレジスタ1
00Hex
18Hex
CGMS_WSSレジスタ2
00Hex
19Hex
Teletext要求制御レジスタ
00Hex
REV.0
39
ADV7174/ADV7179
PAL-60 (続き) (FSC＝4.43361875MHz)
アドレス
データ
14Hex
ペデスタル制御レジスタ2
00Hex
15Hex
ペデスタル制御レジスタ3
00Hex
16Hex
CGMS_WSSレジスタ0
00Hex
17Hex
CGMS_WSSレジスタ1
00Hex
18Hex
CGMS_WSSレジスタ2
00Hex
19Hex
Teletext要求制御レジスタ
00Hex
パワーアップ・リセット値
NTSC (FSC＝3.5795454MHz)
アドレス
データ
00Hex
モード・レジスタ0
00Hex
01Hex
モード・レジスタ1
10Hex
02Hex
モード・レジスタ2
00Hex
03Hex
モード・レジスタ3
00Hex
04Hex
モード・レジスタ4
10Hex
07Hex
タイミング・レジスタ0
00Hex
08Hex
タイミング・レジスタ1
00Hex
09Hex
サブキャリア周波数レジスタ0
16Hex
0AHex
サブキャリア周波数レジスタ1
7CHex
0BHex
サブキャリア周波数レジスタ2
F0Hex
0CHex
サブキャリア周波数レジスタ3
21Hex
0DHex
サブキャリア・フェーズ・レジスタ
00Hex
0EHex
クローズド・キャプショニング拡張レジスタ0
00Hex
0FHex
クローズド・キャプショニング拡張レジスタ1
00Hex
00Hex
10Hex
クローズド・キャプショニング・レジスタ0
11Hex
クローズド・キャプショニング・レジスタ1
00Hex
12Hex
ペデスタル制御レジスタ0
00Hex
13Hex
ペデスタル制御レジスタ1
00Hex
14Hex
ペデスタル制御レジスタ2
00Hex
15Hex
ペデスタル制御レジスタ3
00Hex
16Hex
CGMS_WSSレジスタ0
00Hex
17Hex
CGMS_WSSレジスタ1
00Hex
18Hex
CGMS_WSSレジスタ2
00Hex
19Hex
Teletext要求制御レジスタ
00Hex
40
REV.0
ADV7174/ADV7179
外形寸法
40ピン・フレーム・チップ・スケール・パッケージ[LFCSP]
(CP-40)
寸法表示：mm
6.00
BSC SQ
0.60 MAX
0.60 MAX
ピン1表示
31
30
ピン1
表示
1.00
0.90
0.80
0.30
0.23
0.18
0.25 REF
平坦性
0.08
JEDEC標準MO-220-VJJD-2に準拠
REV.0
21
20
10
11
4.50
REF
0.70 MAX
0.65 NOM
0.05 MAX
0.02 NOM
実装面
4.25
3.70 SQ
1.75
裏面図
0.50
0.40
0.30
12゜MAX
1
0.50
BSC
5.75
BSC SQ
上面図
40
41
ADV7174/ADV7179
42
REV.0
ADV7174/ADV7179
REV.0
43
PRINTED IN JAPAN
TDS03/2003/700
ADV7174/ADV7179
このデータシートはエコマーク認定の再生紙を使用しています。
44
REV.0