CY14V104LA CY14V104NA 4 Mbit（512 K × 8 / 256 K × 16）nvSRAM 4-Mbit （512 K × 8 / 256 K × 16） nvSRAM 特性 ■ ■ 功能说明 访问时间为 25 ns 和 45 ns 赛普拉斯 CY14V104LA/CY14V104NA 是一种快速静态 RAM，且 每个存储器单元中都包含非易失性元件。该存储器采用 512 K byte （每个字节 8 位）或 256 K 字 （每个字 16 位）的组织方 式。嵌入式非易失性元件通过采用 QuantumTrap 技术，打造出 了世界上最可靠的非易失性存储器。SRAM 能够实现无限次读写 周 期，而 独 立 的 非 易 失 性 数 据 则 存 储 在 高 度 可 靠 的 QuantumTrap 单元中。断电时，数据会从 SRAM 自动转移到非 易失性元件中 （“ 存储 ” 操作）。加电时，数据会从非易失性 存储器回读到 SRAM （“ 回读 ” 操作）。也可以在软件控制下 执行 “ 存储 ” 和 “ 回读 ” 操作。 内部采用 512 K × 8 （CY14V104LA）或 256 K × 16 （CY14V104NA）的组织方式 ■ 只需一个小电容器，即可在断电时实现自动存储 ■ 可通过软件、器件引脚或断电时自动存储来触发存储至 QuantumTrap 非易失性元件 ■ 可通过软件或加电触发回读 到 SRAM ■ 无限次读、写和回读周期 ■ 一百万次 QuantumTrap 存储 周期 ■ 20 年的数据保留时间 ■ 内核 VCC = 3.0 V ~ 3.6 V ； IO VCCQ = 1.65 V ~ 1.95 V ■ 工业级温度 ■ 48 球形焊盘小间距球栅阵列 （FBGA）封装 ■ 无铅并满足有害物质限制 （RoHS）规定 要获取相关文档的完整列表，请单击此处。 逻辑框图 [1、 2、 3] VCC VCCQ VCAP Quatrum Trap 2048 X 2048 A0 A1 A2 A3 A4 A5 A6 A7 A8 A17 A18 R O W POWER CONTROL STORE RECALL D E C O D E R STORE/RECALL CONTROL STATIC RAM ARRAY 2048 X 2048 SOFTWARE DETECT HSB A14 - A2 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 I N P U T B U F F E R S COLUMN I/O OE COLUMN DEC WE DQ12 DQ13 CE DQ14 BLE A9 A10 A11 A12 A13 A14 A15 A16 DQ15 BHE 注释： 1. 地址 A0–A18 适用于 × 8 配置；地址 A0–A17 适用于 × 16 配置。 2. 数据 DQ0–DQ7 适用于 × 8 配置；数据 DQ0–DQ15 适用于 × 16 配置。 3. BHE 和 BLE 仅适用于 × 16 配置。 赛普拉斯半导体公司 文档编号：001-95816 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 23, 2015 CY14V104LA CY14V104NA 目录 引脚分布 ............................................................................. 3 引脚定义 ............................................................................. 3 器件运行 ............................................................................. 4 SRAM 读取 .................................................................. 4 SRAM 写入 .................................................................. 4 自动存储操作 ............................................................... 4 硬件存储操作 ............................................................... 4 硬件回读 （加电） ........................................................ 4 软件存储 ...................................................................... 4 软件回读 ...................................................................... 5 阻止自动存储 ............................................................... 6 数据保护 ...................................................................... 6 最大额定值 .......................................................................... 7 工作范围 ............................................................................. 7 直流电气特性 ...................................................................... 7 数据保留时间和耐久性 ........................................................ 8 电容值 ................................................................................. 8 热阻 .................................................................................... 8 交流测试负载 ...................................................................... 9 交流测试条件 ...................................................................... 9 交流开关特性 .................................................................... 10 开关波形 ........................................................................... 11 文档编号：001-95816 版本 ** 自动存储 / 加电回读 .......................................................... 14 开关波形 ........................................................................... 14 软件控制的存储 / 回读周期 ............................................... 15 开关波形 ........................................................................... 15 硬件存储周期 .................................................................... 16 开关波形 ........................................................................... 16 SRAM 操作的真值表 ........................................................ 17 订购信息 ........................................................................... 18 订购代码定义 ............................................................. 18 封装图 ............................................................................... 19 缩略语 ............................................................................... 20 文档规范 ........................................................................... 20 测量单位 .................................................................... 20 文档修订记录页 ................................................................ 21 销售、解决方案和法律信息 .............................................. 22 全球销售和设计支持 .................................................. 22 产品 ........................................................................... 22 PSoC® 解决方案 ........................................................ 22 赛普拉斯开发者社区 .................................................. 22 技术支持 .................................................................... 22 页 2/22 CY14V104LA CY14V104NA 引脚分布 图 1. 引脚图 — 48 球星焊盘 FBGA （× 8） 顶视图 （不按比例） （× 16） 顶视图 （不按比例） 1 2 3 4 5 6 A BLE OE A0 A1 A2 VCC A NC B DQ8 BHE A3 A4 CE DQ0 B DQ4 C DQ9 DQ10 A5 A6 DQ1 DQ2 C A7 DQ5 VCCQ D VSS A17 A7 DQ3 VCCQ VCAP A16 DQ6 VSS E VCCQ DQ12 VCAP A16 DQ4 VSS E NC A14 A15 NC DQ7 F DQ14 DQ13 A14 A15 DQ5 DQ6 F NC HSB A12 A13 WE NC G DQ15 HSB A12 A13 WE DQ7 G A18 A8 A9 A10 A11 H NC A9 A10 A11 NC H 2 3 4 5 6 NC OE A0 A1 A2 VCC NC NC A3 A4 CE DQ0 NC A5 A6 NC VSS DQ1 A17 1 VCCQ DQ2 DQ3 NC [4] [4] DQ11 A8 D 引脚定义 引脚名称 A0–A18 I/O 类型 输入 说明 对于 × 8 配置，该地址引脚用于选择 524,288 个 nvSRAM 字节中的某一个。 对于 × 16 配置，该地址引脚用于选择 262,144 个 nvSRAM 字中的某一个。 A0–A17 DQ0–DQ7 输入 / 输出 DQ0–DQ15 用于 ×8 配置的双向数据 I/O 线。根据操作将该引脚作为输入或输出线路使用。 用于 ×16 配置的双向数据 I/O 线。根据操作将该引脚作为输入或输出线路使用。 WE 输入 写使能输入，低电平有效。该引脚为低电平时， I/O 引脚上的数据被写入到指定的地址。 CE 输入 芯片使能输入，低电平有效。当该引脚为低电平时，将选择芯片。处于高电平时，则取消选择芯片。 OE 输入 输出使能，低电平有效。低电平有效 OE 输入在读周期内使能数据输出缓冲器。当 OE 为高电平时， I/O 引脚将进入三态。 BHE 输入 字节高电平使能，低电平有效。控制着 DQ15–DQ8。 BLE VSS 输入 字节低电平使能，低电平有效。控制着 DQ7–DQ0。 接地 器件的接地。必须连接至系统接地端。 VCC 电源 器件内核的电源输入。 VCCQ 电源 器件输入和输出的电源输入。 HSB 输入 / 输出 硬件存储繁忙 （HSB）。 输出：低电平时表示 nvSRAM 处于繁忙状态。在每次硬件和软件存储操作完成后， HSB 通过标准输出 高电流在一小段时间 （tHHHD）变为高电平，然后通过内部弱上拉电阻一直保持高电平 （外部上拉电阻 连接可选）。 输入：通过在外部将该引脚置于低电平，可执行硬件存储。 VCAP 电源 自动存储电容器。在断电期间为nvSRAM提供电源，以在该过程中将数据从SRAM存储到非易失性元件。 无连接 无连接。该引脚未与芯片连接。 NC 注释： 4. 8 Mbit 的地址扩展。 NC 引脚未连接到芯片。 文档编号：001-95816 版本 ** 页 3/22 CY14V104LA CY14V104NA CY14V104LA/CY14V104NA nvSRAM 由物理相同单元中的两个 功能组件成对组成。它们是一个 SRAM 存储器单元和一个非易失 性 QuantumTrap 单元。 SRAM 储存器单元可作为标准的快速静 态 RAM 工作。SRAM 中的数据被传输到非易失性单元（存储操 作），或从非易失性单元传输到 SRAM （回读操作）。使用该独 特的架构，所有单元都可以并行执行存储和回读操作。在存储和 回读操 作 期 间， SRAM 读 写 操 作 被 禁 止。与 SRAM 相同， CY14V104LA/CY14V104NA 支持无限次读写操作。此外，它还 提供了无限次数的从非易失性单元的回读操作以及最多达 100 万 次的存储操作。请参考第 17 页上的 SRAM 操作的真值表 ，以便 获得读写模式的完整说明。 电回读时，MPU 必须处于活动状态或者 WE 保持为非活动状态， 直到 MPU 退出复位状态为止。 为了减少不必要的非易失性存储，将忽略自动存储和硬件存储操 作，除非在最新的存储或回读周期后至少要执行一次写操作。无 论是否发生写操作，都会执行软件触发的存储周期。 图 2. 自动存储模式 VCCQ SRAM 读取 当 CE 和 OE 为低电平，且 WE 和 HSB 为高电平时， CY14V104LA/CY14V104NA 将执行读周期。引脚 A0–18 或 A0–17 上指定的地址将确定要访问 524,288 个数据字节中或者 262,144 个字 （每个字 16 位）中的哪一个。字节使能 （BHE、 BLE）确定将哪些字节使能为输出（在 16 位字的情况下）。当读 取由地址转换触发时，输出在经过 tAA （读取周期 1）时间后有 效。如果 CE 或 OE 启动了读取操作，输出会在 tACE 或 tDOE 中 较晚者时有效 （读取周期 2）。数据输出在 tAA 访问时间内反复 响应地址变化而不需要切换任何控制输入引脚。这一直有效，直 到另一个地址变化或直到 CE 或 OE 变为高电平，或 WE 或 HSB 变为低电平为止。 SRAM 写入 当 CE 和 WE 均为低电平且 HSB 为高电平时，将执行写循环。地 址输入必须稳定才能进入写周期，并且必须保持稳定，直到 CE 或 WE 在周期结束时变为高电平为止。如果数据在 WE 控制的写 入结束前或在 CE 控制的写入结束前的 tSD 时长有效，则公用 I/O 引脚 DQ0–15 上的数据被写入到存储器中。字节使能输入（BHE、 BLE）确定在 16 位字的情况下写入哪些字节。推荐在整个写周期 内保持 OE 为高电平，以避免公用 I/O 线路上出现数据总线争用 情况。如果 OE 为低电平，那么在 WE 变为低电平之后，内部电 路将在 tHZWE 时间内关闭输出缓冲器。 自动存储操作 CY14V104LA/CY14V104NA 通过下面三个方法之一将数据存储 到 nvSRAM 内：由 HSB 激活的硬件存储操作；由地址序列激活 的软件存储操作；器件断电时的自动存储。自动存储操作是 QuantumTrap 技术的独有特性，在 CY14V104LA/CY14V104NA 上默认使能该特性。 在正常工作时，器件从 VCC 接收电流，进而给与 VCAP 引脚连接 的电容器充电。芯片使用该存储的电荷执行单个存储操作。如果 VCC 引脚的电压下降到 VSWITCH 以下，器件会自动将 VCAP 引脚 与 VCC 的连接断开。通过 VCAP 电容器所提供的电源触发存储操 作。 注意：如果电容器未与 VCAP 引脚连接，则必须使用 第 6 页上的 阻止自动存储中指定的软序列禁用自动存储。如果在 VCAP 引脚 上没有连接电容器时启用了自动存储性能，则器件将在电荷不足 的 情 况 下 尝 试 执 行 自 动 存 储 操 作 以 完 成 存 储。这 样 可 破 坏 nvSRAM 中存储的数据。 图 2 显示的是自动存储操作的存储电容器 （VCAP）的合适连接。 请参考第 7 页上的直流电气特性，以便了解 VCAP 的大小。VCAP 引脚上的电压通过芯片上的调压器被输入到 VCC。上拉应该置于 WE上，以在加电期间保持其处于非活动状态。仅当WE信号在加 电期间为三态时，该上拉才有效。很多 MPU 在加电时使其控制 引脚进入三态。使用上拉时应该验证该情况。当 nvSRAM 退出加 文档编号：001-95816 版本 ** VCC 0.1 uF 0.1 uF 10 kOhm 器件运行 VCCQ VCC WE VCAP VCAP VSS 硬件存储操作 CY14V104LA/CY14V104NA 提供了 HSB 引脚以控制和确定存储 操作。使用 HSB 引脚请求硬件存储周期。当 HSB 引脚被设置为 低电平时，CY14V104LA/CY14V104NA 将在 tDELAY 的时间后按 条件启动存储操作。仅在最后一个存储或回读周期后发生了对 SRAM 的写操作时才开始实际的存储周期。 HSB 引脚还起到开 漏驱动器 （内部 100 k 弱上拉电阻）的作用，它在存储进行 （通过任何手段触发的）时在内部变为低电平以指示繁忙状态。 注意：在每次进行硬件和软件存储操作后， HSB 会在一小段时 间（tHHHD）通过标准输出高电流变为高电平，然后通过内部 100 k 上拉电阻一直保持高电平。 在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启 动存储操作之前给定的时间 （tDELAY）内完成。但是，在 HSB 变为低电平后请求的任何 SRAM 写周期都被禁止，直到 HSB 变 回高电平为止。如果未设置写锁存，则 HSB 不会被 CY14V104LA/CY14V104NA 置为低电平。但是所有 SRAM 读 和写周期都被禁止，直到 MPU 或其他外部源使 HSB 变回高电 平为止。 在任何存储操作期间，无论它如何启动， CY14V104LA/CY14V104NA 都会继续将 HSB 引脚设置为低电 平，仅在存储完成时才会释放。完成存储操作后， CY14V104LA/CY14V104NA 保持禁用状态，直到 HSB 引脚返 回到高电平为止。如果不使用 HSB，请保持它的未连接状态。 硬件回读 （加电） 加电时或任何低功率状态之后 （VCC < VSWITCH），内部回读请 求将被锁存。如果 VCC 再次超过了 VSWITCH 的检测电压，将自 动启动回读周期并需要经过 tHRECALL 的时长来完成。在此期间 内， HSB 驱动器将 HSB 置为低电平。 软件存储 通过软件地址序列将数据从 SRAM 传输到非易失性存储器内。通 过以准确的顺序在六个特定地址执行连续的 CE 控制的读周期， 可以启动 CY14V104LA/CY14V104NA 软件存储周期。在存储周 期期间，首先擦除上一个非易失性数据，接下来执行非易失性元 件程序。启动存储周期后，将禁用后续的输入和输出，直到该周 期完成。 页 4/22 CY14V104LA CY14V104NA 由于特定地址的读取序列用于存储启动，所以在该序列中要避免 其他读或写访问干预，否则该序列会被终止并且不会发生任何存 储或回读操作。 想要启动软件存储周期，必须执行下列读取序列。 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x8FC0，启动存储周期 当 WE 在六个读取序列中始终保持高电平状态时，可以通过 CE 控制的读取或 OE 控制的读取给软件序列提供时钟脉冲。在序列 中输入第六个地址之后，存储周期将立即开始，芯片被禁用。 HSB 被置为低电平。达到 tSTORE 周期时间后，SRAM 再次被激活 以进行读和写操作。 表 1. 软件回读 通过软件地址序列将数据从非易失性存储器内传输到 SRAM。同 启动软件存储操作相似，当想要启动软件回读周期时，也会以相 同的方式执行一个读序列。若要启动回读循环，必须执行下列 CE 控制的读操作序列。 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x4C63，启动回读周期 在内部，回读是两步程序。首先，SRAM 数据被清除；然后，非 易失性信息被传输到 SRAM 单元内。在 tRECALL 周期时间后， SRAM 再次处于就绪状态，以进行读和写操作。回读操作并不会 更改非易失性元件中的数据。 模式选择 CE WE OE BHE、 BLE[5] A15–A0[6] 模式 I/O 电源 H X X X X 未选中 输出高阻态 待机 L H L L X 读取 SRAM 输出数据 活动 L L X L X 写入 SRAM 输入数据 活动 L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8B45 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储禁用 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 激活 [7] 注释： 5. BHE 和 BLE 仅适用于 × 16 配置。 6. CY14V104LA 上有 19 个地址行 （CY14V104NA 上有 18 个地址行），只有 13 个地址行 （A14 - A2）用于控制软件模式。无需关注余下的地址行。 7. 六个连续的地址必须按顺序列出。 WE 在六个周期期间必须保持为高电平才能使能非易失性循环。 文档编号：001-95816 版本 ** 页 5/22 CY14V104LA CY14V104NA 表 1. 模式选择 （续） CE WE OE BHE、 BLE[5] A15–A0[6] 模式 I/O 电源 L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4B46 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储使能 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 激活 [8] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8FC0 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性存储 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 ICC2[8] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4C63 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性回读 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 激活 [8] 阻止自动存储 通过启动自动存储禁用的序列，可以禁用自动存储功能。同启动 软件存储操作相似，想要启动自动存储时，要以同样的方式执行 读序列。如要启动自动存储禁用序列，必须执行下列 CE 控制的 读操作序列： 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x8B45 自动存储禁用 如果禁用或重新使能自动存储功能，则必须触发手动存储操作 （软件或硬件）才能在后续的断电循环中保存自动存储的状态。 器件出厂时已使能自动存储功能，且已在所有单元中写入了 0x00。 数据保护 CY14V104LA/CY14V104NA 通过禁止外部启动的存储和写操 作，在低电压状态下阻止数据的破坏。当 VCC < VSWITCH 时，会 检测到低电压状态。如果 CY14V104LA/CY14V104NA 在加电时 处于写模式 （CE 和 WE 均为低电平），在回读或存储后将禁止 写操作，直到 tLZHSB （HSB 到输出有效的时间）后 SRAM 被使 能为止。当 VCCQ < VIODIS 时，各 I/O 将被禁用（无存储指令）。 这样可防止在 VCCQ 加电期间内掉电条件下发生意外地写操作。 通过启动自动存储使能序列，可以重新使能自动存储。使用与启 动软件回读相似的方式执行读操作序列。如果要启动自动存储使 能序列，必须执行下列 CE 控制的读操作序列： 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x4B46 自动存储使能 注释： 8. 六个连续的地址必须按顺序列出。 WE 在六个周期期间必须保持为高电平才能使能非易失性循环。 文档编号：001-95816 版本 ** 页 6/22 CY14V104LA CY14V104NA 最大额定值 超过最大额定值可能会影响器件的使用寿命。这些用户指导未经 过测试。 存放温度 ..................................................–65 °C 到 +150 °C 最长存储时间 在接地电位的所有引脚上的 瞬变电压 （< 20 ns）........................ –2.0 V 到 VCCQ + 2.0 V 封装功率散耗 能力 （TA = 25 °C） ..................................................... 1.0 W 表面贴装铅焊温度 （3 秒）....................................... +260 °C 直流输出电流 在 150°C 环境温度下 ...............................1000 个小时 （每次只输出 1 路电流，持续时间为 1 秒）................. 15 mA 在 85°C 环境温度下 ............................................ 20 年 最高结温 ...................................................................... 150°C 静电放电电压 （根据 MIL-STD-883，方法 3015） ........................ > 2001 V VCC 上相对于 VSS 的供电电压 ...................... –0.5 V 到 4.1 V 栓锁电流 ................................................................. > 140 mA VCCQ 上相对于 VSS 的供电电压 .................. –0.5 V 到 2.45 V 工作范围 应用于高阻态的输出电压 ................... –0.5 V 到 VCCQ+ 0.5 V 范围 工业级 输入电压 ............................................ –0.5 V 到 VCCQ+ 0.5 V 环境温度 –40°C 至 +85°C VCC VCCQ 3.0 V 至 3.6 V 1.65 V 至 1.95 V 直流电气特性 在工作范围内 参数 说明 测试条件 VCC VCCQ ICC1 供电电压 – VCC 平均电流 ICCQ1 VCCQ 平均电流 tRC = 25 ns tRC = 45 ns 无输出负载下取得的值 （IOUT = 0 mA） ICC2 存储过程中的 VCC 平均电流 ICC3 ICCQ3 ICC4 ISB IIX[10] IOZ 所有输入无需关注， VCC = tSTORE 持续 时间内的最大平均电流 在 tRC= 200 ns，VCC(Typ)，25 °C 所有输入在 CMOS 电平循环。 无输出负载下取得的值 条件下的 VCC 平均电流 （I OUT = 0 mA）。 在 tRC= 200 ns， VCCQ(Typ)， 25 °C 条件下的 VCCQ 平均电流 自动存储周期期间的 VCAP 平均 无需关注所有输入。 tSTORE 期间的平均 电流 电流 VCC 待机电流 CE > （VCCQ – 0.2 V）。 VIN < 0.2 V 或 > （VCC – 0.2 V）。非易 失性周期完成后的待机电流电平。输入 为静态。 f = 0 MHz。 VCCQ = 最大值， VSS < VIN < VCCQ 输入漏电电流 （HSB 除外） VCCQ = 最大值， VSS < VIN < VCCQ 输入漏电电流 （供给 HSB） VCCQ = 最大值， VSS < VOUT < VCCQ， 断开状态输出漏电电流 CE 或 OE > VIH 或 BHE/BLE > VIH 或 WE < VIL VCAP[11] 存储电容器 VVCAP[9、12] 器件在 VCAP 引脚上的最大驱动 电压 在 VCAP 引脚和 VSS 之间 VCC = 最大值 最小值 3.0 1.65 – – – – – 典型值 [9] 3.3 1.8 – – – – – 最大值 3.6 1.95 70 52 15 10 10 单位 V V mA mA mA mA mA – 35 – mA _ 5 – mA – – 8 mA – – 8 mA –1 – +1 A –100 –1 – – +1 +1 A A 61 – 68 – 180 VCC F V 注释： 9. 典型值的温度为 25 °C、 VCC = VCC(Typ) 和 VCCQ = VCCQ(Typ)。并未经过 100% 测试。 10. 如果高电平有效和低电平有效的驱动程序均被禁用，对于 HSB 引脚，当 VOH 等于 1.07 V 时， IOUT = -4 µA。使能这些驱动程序后，标准 VOH 和 VOL 均有效。该参 数被特性表征化，并未经过测试。 11. VCAP 的最小值可保证能够提供用来完成自动存储操作的电荷。在加电回读周期内， VCAP 的最大值可以确保使用最小的电压给 VCAP 上的电容器充电。这样，在紧 急断电期间，可以顺利完成自动存储操作。因此，建议始终使用在指定最小和最大极限值内的电容器。请参考应用手册 AN43593，以便了解有关 VCAP 选项的更多 详细信息。 12. 选择 VCAP 电容器时，可提供 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内， VCAP 电容器的额定电压应高于 VVCAP 电压。 文档编号：001-95816 版本 ** 页 7/22 CY14V104LA CY14V104NA 直流电气特性 （续） 在工作范围内 参数 说明 测试条件 典型值 [9] – VIH 输入高电压 _ 最小值 0.7 × VCCQ 单位 V – 最大值 VCCQ + 0.3 0.3 × VCCQ – VIL 输入低电平电压 _ – 0.3 _ VOH 输出高电压 IOUT = –1 mA VCCQ – 0.45 VOL 输出低电压 IOUT = 2 mA – 0.45 V V V 数据保留时间和耐久性 在工作范围内 参数 DATAR 数据保留时间 说明 最小值 20 单位 NVC 非易失性存储操作 1,000 年 K 电容值 参数 [13] CIN COUT 说明 测试条件 最大值 单位 输入电容 （BLE、 BHE 和 HSB 除外） TA = 25 °C，f = 1 MHz，VCC = VCC (Typ)，VCCQ = VCCQ (Typ) 7 pF 输入电容 （供给 BLE、BHE 和 HSB） 8 pF 输出电容 （HSB 除外） 7 pF 输出电容 （供给 HSB） 8 pF 48 球形焊盘 FBGA 单位 46.09 °C/W 7.84 °C/W 热阻 下表列出了各种热电阻参数。 参数 [13] JA JC 说明 热阻 （结温到室温） 热电阻 （结温至壳温） 测试条件 根据 EIA/JESD51 的要求，测试条件遵循了测试热阻的标 准测试方法和过程。 注释： 13. 这些参数仅通过设计保证，并未经过测试。 文档编号：001-95816 版本 ** 页 8/22 CY14V104LA CY14V104NA 交流测试负载 图 3. 交流测试负载 450 450 1.8 V 1.8 V R1 针对三态规范 R1 输出 输出 30 pF R2 450 5 pF R2 450 交流测试条件 输入脉冲电平 ...................................................... 0 V 到 1.8 V 输入上升和下降时间 （10% – 90%）......................... <1.8 ns 输入和输出的时序参考电平 .......................................... 0.9 V 文档编号：001-95816 版本 ** 页 9/22 CY14V104LA CY14V104NA 交流开关特性 在工作范围内 参数 [14] 赛普拉斯参数 SRAM 读周期 tACE 说明 备用参数 25 ns 45 ns 单位 最小值 最大值 最小值 最大值 25 – 45 ns tACS 芯片使能访问时间 – tRC[15] tAA[16] tRC 读周期的时间 25 – 45 – ns tAA 地址访问时间 – 25 – 45 ns tDOE tOE 输出使能到数据有效的时间 – 12 – 20 ns tOHA[16] tOH 地址更改后输出保持的时间 3 – 3 – ns tLZCE[17、18] tHZCE[17、 18] tLZOE[17、 18] tHZOE[17、 18] tPU[17] tPD[17] tLZ 芯片使能到输出有效的时间 3 – 3 – ns tHZ 芯片禁用到输出无效的时间 – 10 – 15 ns tOLZ 输出使能到输出有效的时间 0 – 0 – ns tOHZ 输出禁用到输出无效的时间 – 10 – 15 ns tPA 芯片使能到电源有效的时间 0 – 0 – ns tPS 芯片禁用到电源待机的时间 – 25 – 45 ns tDBE – 字节使能到数据有效的时间 – 12 – 20 ns tLZBE[17] – 字节使能到输出有效的时间 0 – 0 – ns tHZBE[17] – 字节禁用到输出无效的时间 – 10 – 15 ns SRAM 写周期 tWC tWC 写周期时间 25 – 45 – ns tPWE tWP 写入脉冲宽度 20 – 30 – ns tSCE tCW 芯片使能到写周期结束的时间 20 – 30 – ns tSD tDW 数据建立到写周期结束的时间 10 – 15 – ns tHD tDH 写周期结束后数据保持的时间 0 – 0 – ns tAW tAW 地址建立到写周期结束的时间 20 – 30 – ns tSA tAS 地址建立到写周期开始的时间 0 – 0 – ns tHA tWR 写周期结束后地址保持的时间 0 – 0 – ns tHZWE[17、 18、 19] tWZ tOW tLZWE[17、18] 写周期使能到输出禁用的时间 – 10 – 15 ns 写周期结束后输出有效的时间 3 – 3 – ns tBW 字节使能到写周期结束的时间 20 – 30 – ns – 注释： 14. 测试条件采用等于或少于 1.8 ns 的信号跃迁时间，VCCQ/2 的时序参考电平，0 至 VCCQ(typ) 的输入脉冲电平，以及第 9 页上的图 3 中所示的指定 IOL/IOH 的输出负载和 负载电容。 15. WE 必须在 SRAM 读周期内保持为高电平状态。 16. 当 CE、 OE 和 BHE/BLE 均处于低电平状态时，器件将继续被选中。 17. 这些参数仅通过设计保证，并未经过测试。 18. 测量条件是在稳定状态下输出电压的 ±200 mV 范围内。 19. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 20. HSB 必须在读和写周期内保持为高电平状态。 文档编号：001-95816 版本 ** 页 10/22 CY14V104LA CY14V104NA 开关波形 图 4. SRAM 读周期 #1 （地址控制） [21、22、23] tRC Address Address Valid tAA Output Data Valid Previous Data Valid Data Output tOHA 图 5. SRAM 读周期 #2 （CE 和 OE 控制） [21、 23、 24] Address Address Valid tRC tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tHZBE tLZOE tDBE BHE, BLE tLZBE Data Output High Impedance Output Data Valid tPU ICC Standby tPD Active ‘ 注释： 21. WE 必须在 SRAM 读周期内保持为高电平状态。 22. 当 CE、 OE 和 BHE/BLE 均处于低电平状态时，器件将继续被选中。 23. HSB 必须在读和写周期内保持为高电平状态。 24. 典型值的温度为 25 °C、 VCC = VCC(Typ) 和 VCCQ= VCCQ(Typ)。并未经过 100% 测试。 文档编号：001-95816 版本 ** 页 11/22 CY14V104LA CY14V104NA 开关波形 （续） 图 6. SRAM 写周期 #1 （WE 控制）[25、 26、 27、 28] tWC Address Address Valid tSCE tHA CE tBW BHE, BLE tAW tPWE WE tSA tHD tSD Data Input Input Data Valid tLZWE tHZWE Data Output High Impedance Previous Data 图 7. SRAM 写周期 #2 （CE 控制） [25、26、27、28] tWC Address Valid Address tSA tSCE tHA CE tBW BHE, BLE tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释： 25. HSB 必须在读和写周期内保持高电平状态。 26. BHE 和 BLE 仅适用于 ×16 配置。 27. 如果 CE 变为低电平时 WE 处于低电平状态，输出会保持在高阻抗状态。 28. 地址转换期间， CE 或 WE 必须 > VIH。 文档编号：001-95816 版本 ** 页 12/22 CY14V104LA CY14V104NA 开关波形 （续） 图 8. SRAM 写周期 #3 （BHE 和 BLE 控制） [29、30、31、32] tWC Address Address Valid tSCE CE tSA tHA tBW BHE, BLE tAW tPWE WE tSD Data Input tHD Input Data Valid High Impedance Data Output 注释： 29. HSB 必须在读和写周期内保持为高电平状态。 30. BHE 和 BLE 仅适用于 × 16 配置。 31. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 32. 地址转换期间， CE 或 WE 必须 > VIH。 文档编号：001-95816 版本 ** 页 13/22 CY14V104LA CY14V104NA 自动存储 / 加电回读 在工作范围内 参数 CY14V104LA/CY14V104NA 说明 [33] tHRECALL tSTORE [34] tDELAY [35] VSWITCH VIODIS[36] tVCCRISE[39] VHDIS[39] tLZHSB[39] tHHHD[39] 最小值 – – – _ – 150 加电回读时间 存储周期时间 完成 SRAM 写入周期所允许的时间 VCC 的低电压触发电平 VCCQ 的 I/O 禁用电压 VCC 上升时间 VCC 的 HSB 输出禁用电压 HSB 到输出有效的时间 HSB 高电平有效时间 最大值 20 8 25 2.90 1.50 – 1.9 5 – – – 500 单位 ms ms ns V V s V s ns 开关波形 图 9. 自动存储或加电回读 [37] VCC VSWITCH VHDIS VCCQ VIODIS 35 t VCCRISE Note tHHHD Note 35 tSTORE t HHHD tSTORE Note 38 38 HSB OUT VCCQ Note tDELAY tLZHSB AutoStore t LZHSB tDELAY POWERUP RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) POWER-UP RECALL Read & Write VCC Read POWER POWER-UP Read & DOWN & RECALL Write V Write AutoStore CCQ BROWN OUT AutoStore BROWN OUT I/O Disable 注释： 33. 当 VCC 超过 VSWITCH 时，将开始计算 tHRECALL。 34. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，则将不会发生自动存储或硬件存储操作。 35. 在启动硬件存储和自动存储时， SRAM 写操作会在 tDELAY 时间内持续使能。 36. 当电压低于 VIODIS 时， HSB 不会被定义。 37. 如果 VCC 小于 VSWITCH，那么将在存储、回读过程中忽略读写周期。 38. 在加电和断电期间，在通过外部电阻上拉 HSB 引脚时， HSB 将发生短时脉冲。 39. 这些参数仅通过设计保证，并未经过测试。 文档编号：001-95816 版本 ** 页 14/22 CY14V104LA CY14V104NA 软件控制的存储 / 回读周期 在工作范围内 参数 [40、41] 25 ns 说明 最小值 25 0 20 0 存储 / 回读初始化周期的时间 地址建立时间 时钟脉冲宽度 地址保持时间 回读持续时间 tRC tSA tCW tHA tRECALL 45 ns 最大值 – – – – 200 – 最小值 45 0 30 0 – 最大值 – – – – 200 单位 ns ns ns ns s 开关波形 图 10. CE 和 OE 控制的软件存储 / 回读周期 [41] tRC Address tRC Address #1 tSA Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY 42 Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 图 11. 自动存储启用 / 禁用循环 Address tSA CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tHZCE tSS 42 Note t DELAY DQ (DATA) 注释： 40. 由 CE 控制的或 OE 控制的读操作为软件序列提供时钟脉冲。 41. 必须按第 5 页上的表 1 列出的顺序读取六个连续地址。在六个连续周期内， WE 必须保持为高电平状态。 42. 由于在 tDELAY 时间内禁用输出，第六次读取的 DQ 输出数据可能无效。 文档编号：001-95816 版本 ** 页 15/22 CY14V104LA CY14V104NA 硬件存储周期 在工作范围内 参数 CY14V104LA/CY14V104NA 说明 最大值 25 – ns 100 s tDHSB 未设置写入锁存时 HSB 到输出有效的时间 tPHSB 硬件存储脉冲宽度 15 软序列处理时间 – tSS [43、44] 单位 最小值 – ns 开关波形 图 12. 硬件存储周期 [45] Write latch set tPHSB HSB (IN) tSTORE tHHHD tDELAY HSB (OUT) tLZHSB DQ (Data Out) RWI Write latch not set tPHSB HSB pin is driven HIGH to VCC only by Internal 100 kOhm resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven low. HSB (IN) tDELAY HSB (OUT) tDHSB tDHSB RWI 图 13. 软序列处理时间 [43、44] Soft Sequence Command Address Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE VCC 注释： 43. 这是执行软序列指令所耗费的时间。 Vcc 电压必须保持为高电平以保证有效地寄存指令。 44. 存储和回读等指令会锁定 I/O，直到操作完成为止，这样会更加延长该时间。请参见特定的指令。 45. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，则将不会发生自动存储或硬件存储操作。 文档编号：001-95816 版本 ** 页 16/22 CY14V104LA CY14V104NA SRAM 操作的真值表 SRAM 操作过程中，必须将 HSB 表 2. CE 保持为高电平。 × 8 配置的真值表 输入 / 输出 [46] 模式 电源 WE OE H X X 高阻态 取消选择 / 断电 待机 L H L 数据输出 （DQ0–DQ7） 读取 活动 L H H 高阻态 输出处于禁用状态 活动 L L X 数据输入 （DQ0–DQ7） 写入 活动 表 3. × 16 配置的真值表 CE WE OE BHE[47] BLE[47] H X X X X 高阻态 取消选择 / 断电 待机 L X X H H 高阻态 输出处于禁用状态 活动 输入 / 输出 [46] 模式 电源 L H L L L 数据输出 （DQ0–DQ15） 读取 活动 L H L H L 数据输出 （DQ0–DQ7）； 读取 DQ8–DQ15 （处于高阻态） 活动 L H L L H 数据输出 （DQ8–DQ15）； 读取 DQ0–DQ7 （处于高阻态） 活动 L H H L L 高阻态 输出处于禁用状态 活动 L H H H L 高阻态 输出处于禁用状态 活动模式 L H H L H 高阻态 输出处于禁用状态 活动模式 L L X L L 数据输入 （DQ0–DQ15） 写入 活动模式 L L X H L 数据输入 （DQ0–DQ7）； 写入 DQ8–DQ15 （处于高阻态） 活动模式 L L X L H 数据输入 （DQ8–DQ15）； 写入 DQ0–DQ7 （处于高阻态） 活动模式 注释： 46. 数据 DQ0–DQ7 适用于 × 8 配置；数据 DQ0–DQ15 适用于 × 16 配置。 47. BHE 和 BLE 仅适用于 × 16 配置。 文档编号：001-95816 版本 ** 页 17/22 CY14V104LA CY14V104NA 订购信息 速率 （ns） 25 订购代码 封装图 封装类型 工作范围 51-85128 48 球形焊盘 FBGA CY14V104LA-BA25XIT 工业级 CY14V104LA-BA25XI CY14V104NA-BA25XIT CY14V104NA-BA25XI 45 CY14V104LA-BA45XIT CY14V104LA-BA45XI CY14V104NA-BA45XIT CY14V104NA-BA45XI 想要了解这些芯片的供应情况，请联系赛普拉斯本地销售代表。 订购代码定义 CY 14 V 104 L A - BA 25 X I T 选项： T — 盘带封装 空白 — 标准 温度： I －工业范围 （-40 到 85°C） X — 无铅 封装 ： BA － 48 球形焊盘 FBGA 芯片修订版： 空白－无修订 A — 第一版本 速度： 25 - 25 ns 45 - 45 ns 数据总线： L-×8 N - × 16 电压： V：3.3 V VCC，1.8 V VCCQ 容量： 104 - 4 Mb 14 - NVSRAM 赛普拉斯 文档编号：001-95816 版本 ** 页 18/22 CY14V104LA CY14V104NA 封装图 图 14. 48 球形焊盘 FBGA （6 × 10 × 1.2 mm） BA48B， 51-85128 51-85128 *G 文档编号：001-95816 版本 ** 页 19/22 CY14V104LA CY14V104NA 缩略语 文档规范 缩略语 说明 测量单位 BHE 字节高电平使能 BLE 字节低电平使能 °C 摄氏度 CE CMOS 芯片使能 k 千欧 互补金属氧化物半导体 MHz 兆赫兹 EIA 电子工业联盟 A 微安 FBGA 小间距球栅阵列 mA 毫安 HSB I/O 硬件存储繁忙 F 微法 输入 / 输出 s 微秒 nvSRAM 非易失性静态随机存取存储器 ms 毫秒 OE RoHS 输出使能 ns 纳秒 有害物质限制 欧姆 SRAM 静态随机存取存储器 % 百分比 WE 写使能 pF 皮法 V 伏特 W 瓦特 文档编号：001-95816 版本 ** 符号 测量单位 页 20/22 CY14V104LA CY14V104NA 文档修订记录页 文档标题：CY14V104LA/CY14V104NA， 4 Mbit （512 K × 8 / 256 K × 16）nvSRAM 文档编号：001-95816 版本 ** ECN 编号 4691555 变更者 LYAO 文档编号：001-95816 版本 ** 提交日期 04/23/2015 变更说明 本文档版本号为 Rev**，译自英文版 001-53954 Rev*H。 页 21/22 CY14V104LA CY14V104NA 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车级产品 cypress.com/go/automotive 时钟与缓冲器 接口 照明与电源控制 存储器 PSoC cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc 触摸感应产品 PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch USB 控制器 无线 / 射频 psoc.cypress.com/solutions cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2009-2015。此处，所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明 示或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能 发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有 风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-95816 版本 ** 本文件中介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 April 23, 2015 页 22/22