CY14V116F7 CY14V116G7 初步 使用异步 NAND 接口的 16 Mbit nvSRAM 使用同步 NAND 接口的 16 Mbit nvSRAM 特性 ■ ■ 概述 16 Mbit 的非易失性静态随机存取存储器 （nvSRAM） ❐ 对于每一个 I/O，其性能可达 33 MT/s ❐ 最大数据吞吐量使用 ×16 总线 – 528 Mbps ❐ 使用精简指令集的工业标准异步 NAND 闪存接口 ❐ 共享地址、数据和指令总线 • 地址和指令总线为 8 位 • 指令在一个或两个指令周期内进行传送 • 地址在五个地址周期内进行传送 • 数据总线宽度为 ×8 或 ×16 位 各种操作模式： 异步 NAND 接口 I/O 具有 30 ns 的访问时间 ❐ 使用软件方法检测下列各项状态寄存器： • 非易失性存储的完成 • 前指令的成功 / 失败条件 • 写保护状态 ❐ ■ 只需使用一个小电容，即可在断电时实现自动存储 ■ 可通过软件指令、专用硬件引脚或断电时自动存储来触发存储 至 QuantumTrap 非易失性元件 ■ 可通过软件或加电触发回读 到 SRAM ■ ❐ ■ CY14V116F7/CY14V116G7 nvSRAM 允许通过标准的异步 NAND 接口进行访问，并支持 ×8 和 ×16 接口选项。在 ×16 接口 中，数据字节通过 DQ[15:0] 线传输，与 DQ[7:0] 总线相比，该线 的吞吐量提高了一倍。 CY14V116F7/ CY14V116G7 使用高度复 用的 DQ 总线来传输数据、地址和指令。所有地址和指令始终通 过数据总线 DQ[7:0] 被传送。因此，在 ×16 总线接口中，高八位 数据 DQ[15:8] 在地址和指令周期内是无需关注的位。进行读写操 作时，CY14V116F7/CY14V116G7 使用了五个控制引脚（CLE、 ALE、 CE、 RE 和 WE）来传输指令、地址和数据。其他 I/O 引 脚如写保护 （WP）、就绪 / 繁忙 （R/B）和 HSB STORE 都是 用于支持器件的各特性。 异步 NAND 接口 nvSRAM 与大多数 ONFI 1.0 规格对齐，并支持 33 MHz 数据访问速度。 高可靠性 ❐ ■ 赛普拉斯 nvSRAM 将高性能 SRAM 单元和非易失性元件整合在 一个单片集成电路中。嵌入式非易失性元件通过采用硅 — 氧化 硅 — 氮化硅 — 氧化硅 — 硅 （SONOS）的技术，制造出了世 界上最可靠的非易失性存储器。对 SRAM 进行读写操作的时间不 受限制。将数据写入到 SRAM 时，非易失性数据位于非易失性元 件内并且不会改变。 无限次读、写和回读周期 一百万次 QuantumTrap 存储 周期 数据保留：温度为 85°C 时保留 20 年 工作电压 内核 VCC = 2.7 V~3.6 V ； I/O VCCQ = 1.70 V~1.95 V ❐ ■ 165 球形焊盘小间距球栅阵列 （FBGA）封装 ■ 工业温度范围：–40 °C 至 +85 °C ■ 符合有害物质限制 （RoHS） 赛普拉斯半导体公司 文档编号：001-92103 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订时间：April 14, 2014 CY14V116F7 CY14V116G7 初步 框图 单通道架构 VCC VCAP VCCQ Power Control 16 Mbit nvSRAM Core WP STORE / RECALL / Write Protect Control R/B HSB Data I/O I/O Control DQ[15:0] DQ[7:0] Address Register DQ[7:0] Command Register Address CE CLE ALE NAND Interface Control Logic WE RE 文档编号：001-92103 版本 ** 页 2 /31 初步 CY14V116F7 CY14V116G7 目录 引脚配置 ............................................................................. 4 引脚定义 ............................................................................. 5 探索与初始化 ...................................................................... 5 nvSRAM 总线操作.............................................................. 5 控制信号 ............................................................................. 5 nvSRAM 的总线模式 .......................................................... 5 nvSRAM 的使能 / 待机 ................................................ 6 nvSRAM 的总线闲置 ................................................... 6 nvSRAM 指令 .............................................................. 6 nvSRAM 地址输入 ....................................................... 7 nvSRAM 数据输入 ....................................................... 8 nvSRAM 的数据输出 ................................................... 8 指令的定义 .................................................................. 9 基本操作 ........................................................................... 10 读 ID （90h）的定义 ................................................ 10 读参数页 （ECh） ...................................................... 13 读状态 （70h）的定义............................................... 15 状态域的定义 ............................................................. 16 突发模式下 nvSRAM 读指令 （00h、 30h）.............. 16 突发模式下 nvSRAM 的写指令 （80h、 10h）.......... 17 复位 （FFh）的定义 .................................................. 17 nvSRAM 的软件回读指令 （FCh）............................ 18 nvSRAM 中的软件存储指令 （84h、 A5h） .............. 18 nvSRAM 的自动存储禁用 （A3h） ............................ 18 nvSRAM 的自动存储使能 （ACh） ............................ 18 写保护 ........................................................................ 19 nvSRAM 存储操作............................................................ 19 自动存储操作............................................................. 19 硬件存储 （HSB）操作 ............................................. 19 文档编号：001-92103 版本 ** 软件存储操作 ............................................................. 20 nvSRAM 的回读操作........................................................ 20 硬件回读 （加电）...................................................... 20 软件回读 .................................................................... 20 最大额定值........................................................................ 21 工作范围 ........................................................................... 21 直流电气特性 .................................................................... 21 数据保留与耐久性 ............................................................. 22 电容 .................................................................................. 22 热电阻 ............................................................................... 22 交流测试条件 .................................................................... 23 交流开关特性 .................................................................... 24 时序模式 .................................................................... 24 nvSRAM 的自动存储 / 加电回读特性 ............................... 25 软件存储特性 .................................................................... 26 订购信息 ........................................................................... 26 订购代码定义............................................................. 27 封装图............................................................................... 28 缩略语 ............................................................................... 29 文档规范 ........................................................................... 29 测量单位 .................................................................... 29 文档修订记录页 ................................................................ 30 销售、解决方案和法律信息 .............................................. 31 全球销售和设计支持 .................................................. 31 产品 ........................................................................... 31 PSoC® 解决方案........................................................ 31 页 3 /31 CY14V116F7 CY14V116G7 初步 引脚配置 图 1. 单通道 （×8）引脚框图：165 球形焊盘 FBGA 1 2 3 4 5 6 7 8 9 10 11 A R R R NC NC NC NC NC R R R B R R R NC NC NC NC NC R R R C R VCCQ VCCQ NC VSS NC VCC NC VCCQ VCCQ R D R VSS NC VSS NC NC NC VSS NC VSS R E NC NC NC NC NC NC NC NC NC NC NC F NC VSS VCCQ NC NC NC NC NC VCCQ VSS NC G NC NC NC NC R NC NC NC NC HSB NC H NC VSS VCC R/B NC NC NC NC VCC VSS NC J NC VCAP NC CE NC NC NC WP R NC NC K NC VSS VCCQ NC NC NC CLE ALE VCCQ VSS NC L NC DQ7 DQ6 NC WE NC NC NC DQ1 DQ0 NC M R VSS DQ5 VSS RE NC NC VSS DQ2 VSS R ? R VCCQ VCCQ DQ4 VCC NC VSS DQ3 VCCQ VCCQ R P R R R NC NC NC NC NC R R R R R R R NC NC NC NC NC R R R 图 2. 单通道 （×16）引脚框图：165 球形焊盘 FBGA 1 2 3 4 5 6 7 8 9 10 11 A R R R NC NC NC NC NC R R R B R R R NC NC NC NC NC R R R C R VCCQ VCCQ DQ11 VSS NC VCC DQ12 VCCQ VCCQ R D R VSS DQ10 VSS NC NC NC VSS DQ13 VSS R E NC DQ8 DQ9 NC NC NC NC NC DQ14 DQ15 NC F NC VSS VCCQ NC NC NC NC NC VCCQ VSS NC G NC NC NC NC R NC NC NC NC HSB NC H NC VSS VCC R/B NC NC NC NC VCC VSS NC J NC VCAP NC CE NC NC NC WP R NC NC K NC VSS VCCQ NC NC NC CLE ALE VCCQ VSS NC L NC DQ7 DQ6 NC WE NC NC NC DQ1 DQ0 NC M R VSS DQ5 VSS RE NC NC VSS DQ2 VSS R ? R VCCQ VCCQ DQ4 VCC NC VSS DQ3 VCCQ VCCQ R P R R R NC NC NC NC NC R R R R R R R NC NC NC NC NC R R R 文档编号：001-92103 版本 ** 页 4 /31 CY14V116F7 CY14V116G7 初步 引脚定义 引脚名称 I/O 类型 说明 R/B 输出 就绪 / 繁忙。就绪 / 繁忙信号指示器件的状态。当输出低电平时，该信号表示 nvSRAM 正忙着进行存储 操作、上电回读操作或软件回读 / 软件存储 / 自动存储禁用 / 自动存储使能操作。该信号是一个开漏输出 并需要外部上拉电阻。 RE 输入 读取使能。进行读取操作时，通过读使能信号可以使能数据输出。 CE 输入 芯片使能。片选信号为低时始能芯片。当片选信号为高电平，而且器件不忙着进行 STORE 操作时， 器 件将处于低功耗的待机状态。 CLE 输入 指令锁存使能。通过指令锁存使能信号可以锁存指令字节。这是主机使用的各种信号之一，用于指出总 线周期的类型 （指令、地址和数据）。 ALE 输入 地址锁存使能。通过地址锁存使能信号可以锁存地址字节。这是主机使用的各种信号之一，用于指出总 线周期的类型 （指令、地址和数据）。 WE 输入 写入使能。通过写入使能信号可以在每个上升沿上控制输入数据的锁存。 WP 输入 写入保护。置于低电平状态时， WP 将在 nvSRAM 中禁用 SRAM 写操作。 DQ[7:0][1] 输入 / 输出 ×8 配置的 8 位 I/O 端口。I/O 端口是一个 8 位宽的双向端口，用于在各器件间进行传输地址、指令和数据。 DQ[15:0][1] 输入 / 输出 ×16 配置的 16 位 I/O 端口。I/O 端口是一个 16 位宽的双向总线，在进行写和读操作期间，通过该总线可 以在各器件间传输数据字。地址和指令始终通过低 8 位 DQ[7:0] 传送。 HSB 输入 硬件存储。当在芯片外部将其置于低电平时，它表示一个非易失性的存储操作。 VCAP 电源 自动存储电容：断电期间为 nvSRAM 提供电源，以便将从 SRAM 的数据存储到非易失性元件中。 VCC 电源 电源。器件内核的电源输入。 VCCQ 电源 I/O 电源。器件输入和输出的电源输入。 VSS 电源 器件的接地。必须连接至系统地面。 R R NC NC 已保留。这些引脚被保留，并保持未连接状态。 未连接。芯片焊盘尚未连接到封装引脚。 探索与初始化 控制信号 当启动了上电周期并且 VCC 超过了 VSWITCH 阈值时，器件将启 nvSRAM 控制信号如 CE、WE、RE、CLE、ALE 和 WP 控制着 nvSRAM 器件的读和写操作。 CE 信号置于低电平状态，并且器 件并非处于繁忙状态时，可通过该信号使能器件。选择 nvSRAM 时，它将接收指令、地址和数据字节。当传输数据并且器件并非 处于繁忙状态时，如果 CE 置于高电平，则 nvSRAM 将进入待机 模式。 动内部上电回读操作，并在 tRECALL 期间将 R/B 引脚置于低电平。 上电周期结束后，器件将释放 R/B 引脚，然后与该引脚相连的外 部上拉电阻将它置于高电平。R/B 引脚为高电平表示器件处于就 绪状态，因此主控制器可以通过执行操作码与器件通信。受支持 的所有操作码在第 9 页上的表 3 中进行了介绍。 nvSRAM 总线操作 nvSRAM 器件的 I/O 被复用。数据 I/O、地址和指令都共享同一 个 I/O 引脚。DQ[15:8] 仅适用于 ×16 配置中的数据。在 ×16 的配 置中，始终通过 DQ[7:0] 传送地址和指令，通过 DQ[15:0] 传送数 据。 指令序列通常包括一个指令锁存周期、地址输入周期和一个或多 个 （读或写）数据周期。 CLE 信号为高电平，并且 CE 和 WE 为低电平，表示指令的输入 周期。同样，ALE 信号为高电平，并且 CE 和 WE 为低电平，则 表示地址的输入周期。 nvSRAM 的总线模式 根据输入控制信号的状态，nvSRAM 可以使用下列总线状态中任 意状态，如表 1 中定义的内容。 注意： 1. 数据 DQ[7:0] 适用于 × 8 的配置；数据 DQ[15:0] 适用于 × 16 的配置。 文档编号：001-92103 版本 ** 页 5 /31 CY14V116F7 CY14V116G7 初步 nvSRAM 可以接收 DQ 线上的各条指令、地址和数据。 CE 为高 电平时，即使器件处于繁忙状态，nvSRAM 也会被禁用。当器件 处于就绪状态而且外部上拉电阻将 R/B 置于高电平时，nvSRAM 会进入低功耗待机模式。禁用 CE 时，所有 nvSRAM I/O 将被禁 用 （WP、 R/B 和 HSB 除外）。 表 1. 异步 NAND 接口总线模式 总线状态 CE ALE CLE WE RE WP 1 X X X X X 待机 0 0 0 1 1 X 总线闲置 0 0 1 0 1 X 指令周期 0 1 0 0 1 X 地址周期 0 0 0 0 1 H 写周期 0 0 0 1 0 X 读周期 0 1 1 X X X 未定义 nvSRAM 指令 0 0 0 0 1 L SRAM 的写保 护 当 CE 和 ALE 均为低电平，并且 CLE 和 RE 均为高电平时， DQ[7:0] 总线上的指令将被写入到 WE 上升沿上的指令寄存器。 当 nvSRAM 处于繁忙状态 （在状态寄存器中， RDY 位设置为 ‘0’）时，所有指令都被忽略 （状态寄存器读指令 （70h）和 复位 （FFh）指令除外）。 nvSRAM 的总线闲置 CE、ALE、CLE 为低电平，并且 WE、RE 为高电平时，nvSRAM 将处于总线闲置状态。在总线闲置状态期间，所有输入信号都被 使能，但各指令、地址和数据不被锁存在器件内而且器件中没有 数据输出。 注意：带有状态 ‘X’ 的信号可以 > VIH 或 < VIL。 nvSRAM 的使能 / 待机 通过使用芯片使能（CE）信号可以使能或禁用器件。CE 为低电 平时，所有 nvSRAM 输入信号均被使能。 CE 为低电平时， 图 3. 指令锁存周期 CLE t CLH t CLS t CS t CH CE t WP WE t ALH t ALS ALE t DH t DS DQ[7:0] COMMAND Don’t Care 文档编号：001-92103 版本 ** 页 6 /31 CY14V116F7 CY14V116G7 初步 nvSRAM 地址输入 在 nvSRAM 地址周期内，如果 CE 为低电平， ALE 为高电平， CLE 为低电平并且 RE 为高电平时，主机将通过 DQ[7:0] 总线将 五个连续的地址字节传送到 WE 切换上升沿上的地址寄存器。在 五字节地址中，最低有效地址字节在第一个地址周期内传送，另 外最高有效地址字节在第五个地址周期内传送。nvSRAM 仅需要 前三个地址字节来寻址整个 16 Mbit 存储器。因此，五字节地址 中的两个额外地址字节无需关注。主机控制器应该将所有未使用 的地址位 （包括无需关注的位）设置为 ‘0’。在繁忙周期内 （在状态寄存器中， RDY 位设置为 ‘0’），地址周期被忽略。 有关 nvSRAM 寻址的相关信息，请参考第 9 页上的表 2。 图 4. 地址锁存周期 CLE t CLS t CS CE t WC t WP t WH WE t ALS t ALH ALE t DH t DS Address Byte 1 DQ[7:0] Address Byte 2 Address Byte 3 Address Byte 4 Address Byte 5 Don’t Care 文档编号：001-92103 版本 ** 页 7 /31 CY14V116F7 CY14V116G7 初步 nvSRAM 数据输入 当 CE 为低电平，ALE 为低电平，CLE 为低电平，RE 为高电平时，数据将从 DQ （DQ[7:0] 或 DQ[15:0]）被写入到 WE 上升沿上的 数据寄存器内。器件处于繁忙周期内 （在状态寄存器中， RDY 位设置为 ‘0’），数据输入被忽略。 图 5. 数据输入周期 CLE t CLH CE t ALS t CH ALE t WC t WP t WP WE t WP t WH t DH t DS DQ t DS D0 t DH t DH t DS D1 DN Don’t Care nvSRAM 的数据输出 如果 nvSRAM 处于就绪状态，它会 （在读期间）将数据传送到 DQ 总线 （DQ[7:0] 或 DQ[15:0]）上。当 CE 为低电平， ALE 为低电 平，CLE 为低电平，另外 WE 为高电平时，数据将从 RE 的每个下降沿上的数据寄存器中输出。如果在存储周期内，nvSRAM 处于繁 忙状态 （在状态寄存器中， RDY 位设置为 ‘0’），则它将忽略读请求。 图 6. 数据输出周期 t CEA CE tREA t REA t REA t REH t RP t CHZ t COH RE t RHZ t RHZ t RHOH DQ D1 D2 DN t RC Don’t Care 文档编号：001-92103 版本 ** 页 8 /31 CY14V116F7 CY14V116G7 初步 表 2. nvSRAM 寻址 地址周期 DQ7 DQ6 DQ5 DQ4 DQ3 DQ2 DQ1 DQ0 第一个周期 A7 A6 A5 A4 A3 A2 A1 A0 第二个周期 A15 A14 A13 A12 A11 A10 A9 A8 A19 A18 A17 A16 第三个周期 无需关注 [3] A20/ 低电平 [2] 第四个周期 无需关注 [3] 第五个周期 无需关注 [3] 指令的定义 nvSRAM 在它的 I/O 上进行复用地址、指令和数据。地址周期内， CE 和 CLE 为低电平， ALE 为高电平，并且指令周期内 CE 和 ALE 均为低电平，CLE 为高电平时，通过将 WE 切换为低电平可 以通过 DQ 总线的 DQ[7:0] 对所有指令和地址执行写操作。所有 输入引脚的状态被锁存在 WE 的上升沿上，然后器件将确定该总 线周期是指令周期、地址周期、数据输入周期还是数据输出周 期。所有异步 NAND 接口 nvSRAM 指令都显示在表 3 中。 表 3. nvSRAM 指令表 nvSRAM 的指令 第一个周期 第二个周期 说明 读 ID 90h 指出目标支持 ONFI 规范。如果目标支持 ONFI 规范，将返回 ONFI 标签。 读参数页 ECh 通过读参数页函数可以检索数据结构，该结构说明了目标的组织、特性、 时序以及其他功能参数。 读状态 70h 读取 00h 30h 写入 80h 10h[4] 复位 FFh 软件回读 FCh 软件存储 84h 自动存储禁用 A3h 禁用自动存储功能 自动存储使能 ACh 使能自动存储功能 检索最后操作的状态值。 通过读功能可以对地址字节指定的 nvSRAM 阵列位置执行读操作。 数据被写入到 nvSRAM 中的 SRAM 阵列内。 nvSRAM 写操作的可选指 令周期为 10h ；即使主机不发送该指令，仍可以成功执行写操作。 中止当前的操作 （针对所有读和写操作）并使 nvSRAM 处于加电状态。 如果正在进行 NV 操作，则该过程完成后，将服务复位请求。 软件回读 A5h 软件存储 注意： 2. 对于 ×16 配置，建议将 A20 地址位设置为低电平。 3. 虽然无需关注这些位，但赛普拉斯建议将这些位作为 0 对待。 4. 可以在写周期结束时选用 10h 指令，这样可以与闪存相兼容。 文档编号：001-92103 版本 ** 页 9 /31 CY14V116F7 CY14V116G7 初步 基本操作 对于读 ID 指令，只有 00h 和 20h 地址有效。随后读 ID 指令 （90h）的任何其他地址 （00h 和 20h 除外）都会向主机返回无 效的数据。要想检索 ONFI 标签，必须输入 20h 地址。 下面各节介绍的是各个 nvSRAM 指令的详细内容。 读 ID （90h）的定义 读 ID 函数指出器件支持 ONFI 规范。如果 nvSRAM 支持 ONFI 规范，将返回 ONFI 标签。 ONFI 标签是 ‘ONFI’ 的 ASCII 编 码，其中 ‘O’ = 4Fh、‘N’ = 4Eh、‘F’ = 46h 和 ‘I’ = 49h。读取超过四个字节时，将得不到确定的值。图 7 和 图 8 定 义了读 ID 的性能和时序。 对于支持 16 位数据访问的器件，不会使用高 8 位 DQ[15:8]，这 些位是 “ 无需关注 ” 位。 图 7. ONFI 标签的读 ID 操作框图 Cycle Type CMD ADDR DOUT DOUT DOUT DOUT 4Fh 4Eh 46h 49h t WHR DQ[7:0] 文档编号：001-92103 版本 ** 90h 20h 页 10 /31 CY14V116F7 CY14V116G7 初步 指定 00h 地址时，通过使用读 ID 函数可以为特殊 NAND 器件确定 JEDEC 制造商 ID 和器件 ID。图 9 定义了用于检索器件 ID 的读 ID 图 8. ONFI 标签的读 ID 时序框图 CE t CH t CS CLE t CLS t CLH WE t WHR ALE t COH t RC t CHZ RE t RHOH t RP t RHZ DQ[7:0] 90h 20h 4Fh 46h 4Eh 49h Don’t Care 性能和时序。读取超过前两个字节的空间将得到不确定的值。 图 9. 制造商 ID 的读 ID 操作框图 Cycle Type CMD ADDR DOUT DOUT MID DID t WHR DQ[7:0] 文档编号：001-92103 版本 ** 90 h 00 h 页 11 /31 CY14V116F7 CY14V116G7 初步 图 10. 制造商 ID 的读 ID 时序框图 CE t CH t CS CLE t CLS t CLH WE t WHR ALE t COH t RC t CHZ RE t RHOH t RP t RHZ DQ[7:0] 90h 00h MID MID DID DID Don’t Care MID 包含了分配制造商 ID 的 2 字节代码。 MID 寄存器在出厂前 已设置好，对于用户它是只读寄存器。这是由 JEDEC 为赛普拉 斯分配的制造商 ID。JEDEC 将制造商 ID 分成不同的组。前八位 表示 ID 所属的组。接下来的八位是制造商 ID。赛普拉斯的制造 商 ID 为 34h，位于组 0 中。因此，所有赛普拉斯 NAND 接口 nvSRAM 产品的制造商 ID 如下所示： DID 是一个两字节代码，包含赛普拉斯给器件分配的器件 ID。对 于 ×8 的配置，器件 ID 为 22h 和 00h ；对于 ×16 的配置，器件 ID 为 22h 和 40h。 DID (×8): 0010_0010_0000_0000 DID (×16): 0010_0010_0100_0000 MID: 0000_0000_0011_0100 文档编号：001-92103 版本 ** 页 12 /31 CY14V116F7 CY14V116G7 初步 读参数页 （ECh） 通过读参数页指令 （ECh）可以检索说明目标组织、特性、时序 以及其他功能参数的数据结构。图 11 定义了读参数页的指令。只 有 nvSRAM 被闲置时，目标才接受该指令。将 ECh 写入到指令 寄存器时可使目标进入读参数页模式。器件将一直处于该模式， 直到发送另一个有效指令为止。 主机通过使用读参数页 （ECh）输出数据配置自己的内部设置， 以便正确使用 nvSRAM 器件。对于所有器件，参数页数据是静态 的。但在器件的产品周期内，可以修改该值。主机应解析数据并 进行相应配置。 发送 ECh 指令时，00h 地址周期发生，在读取参数页字节之前， 主机至少需要等待 tWHR 的时长。nvSRAM 开始发送用于每个 RE 切换的各参数字节。 图 11. 读参数页指令时序 CLE WE t WHR ALE t RC RE t RP DQ[7:0] ECh 00h P0 参数页的数据结构定义 表 4 定义了 nvSRAM 的参数页的数据结构该参数页跨越了多个 字节，而且它的最低有效字节与参数页数据结构中的第一个字节 相对应。各个数值被记录在参数页内，其单位是字节。对于支持 P1 16 位数据访问的器件，不使用高 8 位 DQ[15:8]，并将其作为 “ 无需关注 ” 位。 表 4. 参数页的数据结构定义 参数说明 [5] 字节 0–3 4–5 值：（针对 SDR 时序模式 - 3） ×8 ×16 值：（针对 SDR 时序模式 - 2） ×8 ×16 参数页的标签 字节 0：4Fh、“O” 4Fh 4Fh 4Fh 4Fh 字节 1：4Eh、“N” 4Eh 4Eh 4Eh 4Eh 字节 2：46h、“F” 46h 46h 46h 46h 字节 3：49h、“I” 49h 49h 49h 49h 00h, 02h 00h, 02h 00h, 02h 00h, 02h 版本号 位 15–2：预留 （0） 位 1：支持 ONFI 版本 1.0 位 0：预留 （0） 注意： 5. ( ) 指明出厂数值。 文档编号：001-92103 版本 ** 页 13 /31 CY14V116F7 CY14V116G7 初步 表 4. 参数页的数据结构定义 （续） 参数说明 [5] 字节 6–7 支持特性 值：（针对 SDR 时序模式 - 3） ×8 ×16 值：（针对 SDR 时序模式 - 2） ×8 ×16 00h, 00h 00h, 01h 00h, 00h 00h, 01h 00h, 00h 00h, 00h 00h, 00h 00h, 00h 位 15–1：预留 （0） 位 0：置 ‘1’ 时，将支持宽度为 16 位的数据 总线 8–9 支持可选指令 位 15–3：预留 （0） 位 2：支持获取特性和设置特性 位 1–0：预留 （0） 10–31 预留 （0） 所有字节 00h 32–43 器件制造商 （12 ASCII 字符） 所有字节 00h 44–63 器件模型 （20 ASCII 字符） 64 JEDEC 制造商 ID 所有字节 00h 34h 34h 65–66 数据代码 （可选） 所有字节 00h 67–79 预留 （0） 所有字节 00h 80–100 未使用 （0） 101 地址周期数量 位 7–4：列地址周期 位 3–0：行地址周期 34h 34h 32h 32h 所有字节 00h 32h 32h 102–127 未使用 （0） 128 I/O 引脚电容 08h 08h 08h 08h 129–130 时序模式支持 00h, 08h 00h, 08h 00h, 04h 00h, 04h 所有字节 00h 位 15–4：预留 （0） 位 3：置 ‘1’ 时，将支持时序模式 3 位 2：置 ‘1’ 时，将支持时序模式 2 位 1–0：预留 （0） 131–140 未使用 （0） 141–163 预留 （0） 所有字节 00h 所有字节 00h 164–253 未使用 （0） 254–255 集成 CRC 所有字节 00h 256–768 预留 （0） 所有字节 00h 文档编号：001-92103 版本 ** 所有字节 00h 页 14 /31 CY14V116F7 CY14V116G7 初步 读状态 （70h）的定义 通过读状态指令可以检索最后操作的状态值。有关状态寄存器位的定义，请参考第 16 页上的表 5 （状态域的定义）中的内容。图 12 和图 13 定义了读状态的性能和时序。 SR：状态寄存器位在第 16 页上的表 6 中进行了定义。 图 12. 读状态操作 Cycle Type CMD DOUT t WHR DQ[7:0] 70h SR 图 13. 读状态时序 t CLR CLE t CLH t CLS t CS CE t CH t WP WE t CEA t WHR t RP RE t CHZ t COH t RHZ t RHOH t DS t DH DQ[7:0] 70h t IR t REA Status output Don’t Care 文档编号：001-92103 版本 ** 页 15 /31 CY14V116F7 CY14V116G7 初步 状态域的定义 进行读状态寄存器指令时将返回状态寄存器字节值 （SR）。如果将 RDY 位清除为 0，则状态字节中的所有其他位 （WP 除外）均无 效，因此主机会忽略这些位。可以在进行 nvSRAM 存储或软件回读周期的同时轮询 RDY 位，用以检查就绪 / 繁忙状态。 表 5. 状态域的定义 SR 位 7 6 5 4 3 2 1 0 状态寄存器 WP RDY X (0) X (0) X (0) R (0) X (0) FAIL 表 6. 状态寄存器位定义 SR 位 SR 位定义 SR 位说明 位0 FAIL 显示的是 nvSRAM 最后执行的指令的状态。如果没有成功执行最后的指令，则 FAIL 位将设 置为 ‘1’。如果没有正确注册主机发送的最后的指令，或该指令没有收到相关的地址字节， 或主机发送了一个无效的指令，这时 nvSRAM 将设置 FAIL 位。 位1 无需关注 读取该位始终返回 ‘0’。 位2 保留 读取该位始终返回 ‘0’。 位3 无需关注 读取该位始终返回 ‘0’。 位4 无需关注 读取该位始终返回 ‘0’。 位5 无需关注 读取该位始终返回 ‘0’。 位6 RDY 如果它被置 ‘1’，则 nvSRAM 可用于其他指令，而且状态值中的所有其他位都有效。将其 置 ‘0’ 时，最后发送的指令仍未完成，并且 SR 位 5:0 无效，因此主机将忽略它。该位对 R/B 的值产生影响。器件在存储或软件回读周期内会将该位设置为 ‘0’。 位7 WP 将其置 ‘1’ 时，可以对该器件进行写操作。将其置 ‘0’ 时，则不能对该器件进行写操作。 无论 RDY 位的状态如何，该位始终有效。 突发模式下 nvSRAM 读指令 （00h、 30h） 主机控制器依次发送一个 00h 指令、五个地址字节和 30h 指令周 期内，nvSRAM 将进入读模式。注册读指令后，经过 RE 控制信 号下降沿 （即 tREA ）时长后， nvSRAM 在每次 RE 切换时开始 将数据发送到它的 DQ 总线。可以在突发模式下读取 nvSRAM， 在该模式中主机通过将 RE 重复切换为最大 tRC 速率可以继续读 整个存储器空间。在突发模式下进行读操作时，nvSRAM 的内部 地址计数器会自动递增到下一个可寻址位置，而且器件将继续把 数据发送到它的 DQ 总线上。内部地址计数器达到最终可寻址的 存储器位置后，该计数器将翻转至起始地址并继续发送数据字 节。器件将一直处于读模式，直到发送了另一个有效的指令为 止。有关数据输出周期时序的信息，请参考图 14。 取器件中的数据。另外，通过启动单次读取请求，主机可以读取 图 14. 读取时序 Cycle Type CMD ADDR ADDR ADDR ADDR ADDR CMD DOUT DOUT DOUT DQ 00h ADD1 ADD2 ADD3 ADD4 ADD5 30h D0 D1 D2 t WHR 文档编号：001-92103 版本 ** 页 16 /31 CY14V116F7 CY14V116G7 初步 突发模式下 nvSRAM 的写指令 （80h、 10h） 主机控制器依次发送一个 80h 指令、五地址字节和将被写入的数 据字节时， nvSRAM 将进入写模式。启动写指令后，每次进行 WE 切换都会将后续数据字节写入到 nvSRAM 内。当主机在写数 据周期结束后发送一个 10h 指令时，写模式被终止。nvSRAM 支 持突发模式的写操作，在该模式下，主机在开始写周期时会启动 一次写指令，然后通过脉冲 WE 继续发送需要写入的数据字节。 主机将保持 WE 的最小写脉冲宽度 （tWP）和 CE 信号的设置 （tCS） ，并 保 持 nvSRAM 的内部地址计数器在写入每个数据字后会自动递增。内 部地址计数器达到最后可寻址的存储器位置后，该计数器将翻转 至起始地址，并会覆盖先前写入的数据从起始地址继续写入数 据。 注意：即使 nvSRAM 写操作的可选指令为 10h，即使主机不发送 该指令，仍可以成功执行写操作。进行写操作时，如果主机执行 了 10h 指令，则正在进行的写模式将被终止。 有关数据输入周期时序的信息，请参考图 15。 tCH）标 准。在 突 发 模 式 下 进 行 写操作时， 图 15. 写入时序 Cycle Type CMD ADDR ADDR ADDR ADDR ADDR DIN DIN DIN DIN CMD DQ 80h ADD1 ADD2 ADD3 ADD4 ADD5 D0 D1 D2 DN 10h t ADL 复位 （FFh）的定义 通过复位函数可以使 nvSRAM 处于上电状态。器件在任何状态下 （进行上电回读操作的情况除外）都可以执行复位指令。进行上 电回读操作时，将不会发送复位指令，另外器件就绪后主机必须 保持等待状态，直到 R/B 处于高电平状态为止。图 16 定义了复 位性能和时序。 对于支持 16 位数据访问的器件，不使用高 8 位 DQ[15:8]，并将 其作为 “ 无需关注 ” 位。 注意：当进行任何 NV 操作时，如果发送了复位 （FFh）指令， 那么只有完成了该 NV 操作后，才能执行复位请求。根据当前器 件的状态， tRST 时序会根据下列项目而发生改变： ■ 如果在器件就绪时执行了复位指令，那么处理复位请求需要tSS 长的时间。 ■ 如果在进行软件回读周期时发送了复位指令，那么处理复位请 求需要的时长为 tRECALL 。 ■ 如果在进行软件或 HSB 存储时发送复位指令，那么处理复位请 求需要的时长为 tSTORE 。 图 16. 复位时序图 CLE ALE WE RE DQ[7:0] FFh t WB t RST R/B 文档编号：001-92103 版本 ** 页 17 /31 CY14V116F7 CY14V116G7 初步 nvSRAM 的软件回读指令 （FCh） （FFh）和读状态 （70h）除外）。进行回读操作时，在 tRECALL 通过软件回读可以启动 nvSRAM 中的软件回读指令操作。器件在 就绪状态下，可以随时执行该指令。图 17 定义了 nvSRAM 的软 件回读指令性能和时序。nvSRAM 注册软件回读指令后，在内部 启动软件回读操作前，需要 tSS 时间用于处理软件指令。在 时间内，nvSRAM 将状态寄存器的 RDY 位设置为 ‘0’ 并将 R/B 引脚设置为低电平。回读完成后，RDY 位被设置为 ‘1’，并且 外部上拉电阻将 R/B 置为高电平，用以表示就绪状态。 tRECALL 期间，对 nvSRAM 进行的所有访问都被禁止 （复位 对于支持 16 位数据访问的器件，不使用高 8 位 DQ[15:8]，并将 其作为 “ 无需关注 ” 位。 图 17. nvSRAM 的软件回读指令 Cycle type CMD DQ[7:0] FCh t WB t RECALL R/B nvSRAM 中的软件存储指令 （84h、 A5h） tSS 时间内，器件会将 R/B 置于低电平。该设置是易失性的，因 无论是否正在进行 SRAM 写操作，发送软件存储指令时都会启动 nvSRAM 中的软件存储操作。注册软件存储指令后，器件需要经 过 tSTORE 时长用以完成存储操作。在存储操作期间，禁止对 此，如果需要在后续的电源循环完成后该设置保持不变，您需要 执行一个手动软件存储操作。器件处于就绪状态时可以随时执行 该指令。图 19 定义了 nvSRAM 的自动存储禁用时序。 nvSRAM 进行任何访问（复位（FFh）和读状态（70h）除外）。 启动存储周期后，在 tSTORE 期间， nvSRAM 将 R/B 引脚置于低 对于支持 16 位数据访问的器件，不使用高 8 位 DQ[15:8]，并将 其作为 “ 无需关注 ” 位。 电平。状态寄存器 SR[6] 的 RDY 位从 ‘1’ 转换为 ‘0’，并一 直保持为 ‘0’，直到存储周期完成为止。图 18 定义了软件存储 性能和时序。启动软件存储指令后，在 tSTORE 期间， nvSRAM 将 R/B 信号置于低电平，并禁止进行任何访问 （包括 nvSRAM 的 FFh 复位）都。 图 19. nvSRAM 的自动存储禁用 Cycle type CMD DQ[7:0] A3h 对于支持 16 位数据访问的器件，不使用高 8 位 DQ[15:8]，并将 其作为 “ 无需关注 ” 位。 t WB t SS R/B 图 18. 软件存储时序 Cycle type DQ[7:0] CMD 84h nvSRAM 的自动存储使能 （ACh） CMD 通过使用自动存储使能指令 （ACh）可以使能 nvSRAM 的自动 存储功能。在 tSS 期间，禁止对 nvSRAM 进行任何访问 （复位 A5h t WB t STORE R/B nvSRAM 的自动存储禁用 （A3h） 通过使用自动存储禁用指令（A3h）可以禁用 nvSRAM 的自动存 储功能。在 tSS 期间，禁止对 nvSRAM 进行任何访问 （复位 （FFh）和读状态 （70h）除外）。执行自动存储使能指令时，在 tSS 时间内，器件会将 R/B 置于低电平。该设置是易失性的，因 此，如果需要在后续的电源循环完成后保持不变，您需要执行一 个手动软件存储操作。器件处于就绪状态时可以随时执行该指 令。图 20 定义了 nvSRAM 的自动存储使能时序。 对于支持 16 位数据访问的器件，不使用高 8 位 DQ[15:8]，并将 其作为 “ 无需关注 ” 位。 （FFh）和读状态 （70h）除外）。执行自动存储使能指令时，在 文档编号：001-92103 版本 ** 页 18 /31 CY14V116F7 CY14V116G7 初步 nvSRAM 存储操作 图 20. nvSRAM 的自动存储使能 Cycle type CMD DQ[7:0] ACh nvSRAM使用三个存储操作中的一个将数据存储到非易失性存储 器单元内。存储操作类型包括：器件断电时自动触发的自动存储， 由 HSB 激活的硬件存储和通过发送软件指令激活的软件存储。 t WB 自动存储操作 t SS 自动存储操作是 SONOS 技术的独有特性，在器件上该特性被默 认使能。在正常工作时，器件从 VCC 得到电流，为 VCAP 引脚连 R/B 接的电容充电。在断电期间，芯片使用所存储的电荷执行存储操 作。如果 VCC 引脚的电压下降到 VSWITCH 以下，则器件将自动 写保护 通过写保护特性可以禁用 nvSRAM 中的写操作。在启动写指令 （80h）前，如 果 主 机 从 外 部 将 WP 引 脚 置 于 低 电 平，那么 nvSRAM 将清除状态寄存器中的 WP （SR[7]）状态并禁用对 SRAM 存储器进行写操作。但仍可以对状态寄存器进行写操作。 器件在 WE 信 号 上 升 沿 上 锁 存 写 保 护 引 脚 的 状 态和写指令 （80h）。锁存写保护状态后，锁定状态在当前的写周期内有效。 修改 WP 的值后，至少在 tWW 时间内，主机不会发送新的指令给 器件。在指令周期内，主机不能切换 WP 引脚。图 21 介绍了 tWW 时序的要求，包括切换 WP 后 nvSRAM 写指令的起始地址。切 换 WP 信号是异步的。主机发送新指令前，每次 WP 从低电平转 换到高电平或从高电平转换到低电平后，总线在 tWW 时长内均保 供的电源启动存储操作。 注意： 如果电容没有连接到 VCAP 引脚，则必须通过使用自动存 储禁用指令 （A3h）禁用自动存储。当 VCAP 引脚上没有连接电 容器时，如果使能了自动存储，则器件在没有足够的电荷时将尝 试自动存储，以完成存储操作。这样 会破坏 nvSRAM 数据。 图 23. 自动存储模式 VCCQ 图 21. 写保护禁用时序 Cycle Type CMD ADDR ADDR ADDR ADDR DQ 80h ADD1 ADD2 ADD3 ADD4 VCC 0.1uF 0.1uF 10 k: 持为闲置状态。 断开 VCAP 引脚与 VCC 间的连接。这时，将使用 VCAP 电容器提 VCCQ VCC R/B VCAP VCAP t WPS VSS t WPH WP Don’t Care 图 23 显示的是自动存储操作的正确存储电容 （VCAP）连接。请 参考第 21 页上的直流电气特性，了解 VCAP 的大小。通过片上调 压器将 VCAP 引脚上的电压调整为 VVCAP。需要将上拉电阻放置 图 22. 写保护使能时序 Cycle Type CMD ADDR ADDR ADDR ADDR 80h ADD1 ADD2 ADD3 ADD4 DQ t WPS t WPH 在 R/B 上，保证在上电时该电阻保持非活动状态。只有 R/B 信号 在加电期间为三态时，该上拉电阻才有效。当 nvSRAM 退出上电 回读，主微控制器必须处于活动状态或者 R/B 保持非活动状态， 直到主微控制器退出了复位状态为止。为了减少不必要的非易失 性存储，将忽略自动存储和硬件存储操作，除非在最新的存储或 回读周期后至少要执行一次写操作。 硬件存储 （HSB）操作 WP Don’t Care 该器件提供了 HSB 引脚，用于控制硬件存储操作。 HSB 引脚用 于请求硬件存储周期。当 HSB 引脚被设置为低电平时，器件将 经过 tDELAY 后有条件地启动存储操作。仅在最后一个存储或回读 周期后发生对 SRAM 执行写操作时，才真正进入实际的存储周 期。通过其他手段将 HSB 变为低电平时，如果仍在执行 SRAM 写操作，则需要在启动存储操作前给定的时间 （tDELAY）内完成 文档编号：001-92103 版本 ** 页 19 /31 CY14V116F7 CY14V116G7 初步 该写操作。但是，在 HSB 变为低电平后所请求的所有 SRAM 写 周期都被禁止，直到 R/B 重新变为高电平为止。如果 HSB 为低 电平，器件将使 R/B 保持为低电平状态。但所有的 SRAM 读和 写周期都被禁止，直至主机控制器或其他外部源使 HSB 重新变 为高电平为止。进行普通器件操作时，HSB 引脚必须为高电平。 如果该应用没有使用 HSB 引脚，则应该使用 4.7 kΩ 至 10 kΩ 的 外部上拉电阻值将该引脚设置为高电平。 硬件回读 （加电） 软件存储操作 软件回读 通过发送软件存储指令 （84h、 A5h）可以启动软件存储操作。 无论是否设置了写锁存，nvSRAM 都会启动一个存储周期。更多 详细信息，请参见第18页上的nvSRAM中的软件存储指令（84h、 A5h）。 通 过 发 送 软 件 回 读 指 令 （FCh）可 以 启 动 软 件 回 读 操 作。 nvSRAM启动回读周期并使用从非易失性单元中回读的数据来覆 盖 SRAM 中的数据。更多详细信息，请参见第 18 页上的 nvSRAM 的软件回读指令 （FCh） 。 在上电时或发生任何低功率条件 （VCC < VSWITCH）后，内部回 读请求都会被锁存。如果上电时 VCC 再次超过了 VSWITCH，那么 将自动启动回读周期，并需要经过 tHRECALL 的时长来完成。在此 期间， nvSRAM 将 R/B 引脚驱动为低电平，同时，对 nvSRAM 进行的所有读和写操作都被禁止。 nvSRAM 的回读操作 nvSRAM使用两个回读操作中的一个来读取非易失性存储器单元 中的数据。这两个回读操作包括：硬件回读 （在上电周期或掉电 期间内由器件自动激活）和软件启动的回读周期。 文档编号：001-92103 版本 ** 页 20 /31 CY14V116F7 CY14V116G7 初步 最大额定值 在接地电位的所有引脚上的 瞬变电压 （< 20 ns）........................ –2.0 V 到 VCCQ + 2.0 V 超过最大额定值会缩短器件的使用寿命。这些用户指导未经过测 试。 封装功率散耗 （TA = 25 °C）........................................ 1.0 W 存放温度 ..................................................–65 °C 到 +150 °C 包装铅焊温度 （3 秒）.............................................. +260 °C 最长存储时间 直流输出电流 （每次输出 1 路电流，持续时间 1 秒） ........... 在 150°C 环境温度下可保存 ..............................1000 个小时 ..................................................................................... 20 mA 在 85°C 环境温度下 ......................................... 可保存 20 年 静电放电电压 （根据 MIL-STD-883，方法 3015） ................ 最高结温 ..................................................................... 150°C ................................................................................ > 2001 V VCC （相对于 VSS ）的供电电压 ................ .–0.5 V 到 +4.1 V 栓锁电流 ................................................................. > 140 mA VCCQ （相对于 VSS ）的供电电压 ............. .–0.5 V 到 +2.4 V 工作范围 在高阻 （High Z）状态下 的输出的直流电压.............................. –0.5 V 至 VCCQ+ 0.5 V 输入电压 ........................................... –0.5 V 到 VCCQ+ 0.5 V 范围 环境温度 （TA） 工业 –40 °C 至 +85 °C 2.7 V 至 3.6 V 1.70 V 到 1.95 V VCC VCCQ 直流电气特性 在工作范围 参数 说明 测试条件 最小值 典型值 [6] 最大值 单位 VCC 内核电源 2.7 3.0 3.6 V VCCQ I/O 供电电源 1.70 1.80 1.95 V ICC1 平均电流 VCC tRC > 30 ns 无输出负载下取得的值 （IOUT = 0 mA） – – 100 mA ICCQ1 平均 VCCQ 电流 CY14V116F7 tRC > 30 ns 无输出负载下取得的值 CY14V116G7 （IOUT = 0 mA），该值需要 无输出开关的静态输出。 ICC2 存储过程中的 VCC 平均电流 ICC3 VCC 的平均电流； tRC > 200 ns 所有输入在 CMOS 电平循环。无输出负载 ； VCC = VCC （典型值）、 25 °C 下取得的值 （IOUT = 0 mA） VCCQ 的平均电流； tRC > 200 ns 所有输入在 CMOS 电平循 CY14V116F7 环。无输出负载下取得的 CY14V116G7 ； VCCQ = VCCQ （典型值）、 值 25 °C （IOUT = 0 mA），该值需要 无输出开关的静态输出。 ICCQ3 所有输入无需关注， VCC = VCC （最大 值） 期间的最大平均电流 tSTORE – – 30 mA – — 60 mA – – 10 mA – – 50 mA – – 15 mA – – 30 mA ICC4 自动存储循环期间的 VCAP 平均 电流 所有输入无需关注。 tSTORE 期间的平均电 流 – – 6 mA CE > （VCCQ – 0.2 V）。 VIN < 0.2 V 或 > （VCCQ – 0.2 V） – – 5 mA – – 2 mA VCCQ = VCCQ （最大值）、 VSS < VIN < VCCQ –1 – +1 mA ISB VCC 待机电流 ISB1 VCCQ 待机电流 IIX 输入漏电流 注意： 6. 典型值的温度为 25 °C、 VCC = VCC （典型值）和 VCCQ = VCCQ （典型值）。非 100% 得到测试。 文档编号：001-92103 版本 ** 页 21 /31 CY14V116F7 CY14V116G7 初步 直流电气特性 （续） 在工作范围 参数 说明 测试条件 典型值 [6] 最大值 单位 –1 – +1 mA IOZ 输出漏电流 VIH 输入高电平电压 0.8 × VCCQ – VCCQ + 0.3 V VIL 输入低电平电压 VSS – 0.3 – 0.2 × VCCQ V VOH 输出高电平电压 IOH = -100 mA VCCQ – 0.1 – VCCQ V VOL 输出低电平电压 （R/B 除外） IOL = 100 mA – – 0.1 V 输出低电平电压 （针对 R/B） IOL = 3 mA 存储电容 介于 VCAP 引脚和 VSS 之间 VCAP[7] VCCQ = VCCQ （最大值）、 VSS < VIN < VCCQ ； 输出被禁用 最小值 VVCAP[8、9] 器件在 VCAP 引脚上驱动的最大 电压 VCC = VCC （最大值） – – 0.2 V 19.8 22.0 120.0 mF – – 4.5 V 数据保留与耐久性 在工作范围 参数 DATAR 说明 数据保留 NVC 非易失性存储操作 最小值 20 单位 1,000,000 周期 年 电容 参数 [9] 说明 CIN 时钟和输入引脚上的输入电容 CIO 数据和 I/O 引脚上的输入电容 COTHER 所有其他控制引脚上的电容 测试条件 TA = 25 °C、 f = 1 MHz、 VCC = VCC （典型值）、 VCCQ = VCCQ （典型值） 最大值 8 单位 pF 8 pF 8 pF 热电阻 参数 [9] ΘJA ΘJC 说明 热电阻 （结温） 热电阻 （结壳） 测试条件 165 球形焊盘 FBGA 单位 根据 EIA/JESD51 的要求，测试条件遵循测试热阻的标 准测试方法和过程。 20.41 °C/W 13.41 °C/W 注意： 7. VCAP 的最小值可保证能够提供用来完成自动存储操作的足够电荷。在加电回读周期内， VCAP 的最大值确保使用最小的电压给 VCAP 上的电容充电。这样，在紧急断 电时期内，仍能够顺利完成自动存储操作。因此，建议使用的电容属于规定的最小极限值和最大极限值内。 8. 当选择 VCAP 电容时，可得到 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内的 VCAP 电容的额定电压应高于 VVCAP 电压。 9. 这些参数仅通过设计保证，并未经过测试。 文档编号：001-92103 版本 ** 页 22 /31 初步 CY14V116F7 CY14V116G7 交流测试条件 输入脉冲电平 ......................................................0 V 到 VCCQ 输入上升和下降时间 （10%–90%）............................. < 5 ns 输入和输出时序参考电平 ............................................VCCQ/2 图 24. 驱动器的输出参照 NAND Package Rtt = 5 0 Ohm Vtt = 0. 5 x VCCQ Output CL = 30 pF 文档编号：001-92103 版本 ** 页 23 /31 CY14V116F7 CY14V116G7 初步 交流开关特性 时序模式 在 工作范围 参数 [10] 模式 2 35 ns 说明 模式 3 30 ns 单位 最小值 100 最大值 – 最小值 100 最大值 — ns ALE 保持时间 10 – 5 – ns tALS ALE 设置时间 15 – 10 – ns tAR ALE 到 RE 的延迟 10 – 10 – ns tCEA CE 访问时间 – 30 – 25 ns tCH CE 保持时间 10 – 5 – ns tCHZ[11] CE 为高电平到输出高阻态的时间 – 50 – 50 ns tCLH CLE 保持时间 10 – 5 – ns tCLR CLE 到 RE 的延迟 10 – 10 – ns tCLS CLE 设置时间 15 – 10 – ns tCOH CE 为高电平到输出保持的时间 15 – 15 – ns tIR 输出为高阻态到 RE 为低电平的时间 0 – 0 – ns tCS CE 设置时间 25 – 25 – ns tDH 数据保持时间 5 – 5 – ns tDS 数据建立时间 15 – 10 – ns tRC RE 周期时间 35 – 30 – ns tREA RE 访问时间 – 25 – 20 ns tREH RE 为高电平的保持时间 15 – 10 – ns tRHOH RE 为高电平到输出保持的时间 15 – 15 – ns tRHW RE 为高电平到 WE 为低电平的时间 100 – 100 — ns tRHZ[11] RE 为高电平到输出高阻态的时间 – 100 – 100 ns tRP RE 脉冲宽度 17 – 15 – ns tRST[12] 器件复位时间 – 500/600/ 8000 – 500/600/ 8000 µs tWC WE 周期时间 35 – 30 – ns tWB WE 为高电平或时钟上升沿为 SR[6] 低电平的时间 – 100 – 100 ns tWH WE 为高电平的保持时间 15 – 10 – ns tWHR WE 指令、地址或数据输入周期到数据输出周期的时间 80 – 80 – ns tWP WE 脉冲宽度 17 – 15 – ns tWW WP 转换到指令周期的时间 100 – 100 — ns tWPS WP 的设置时间 25 – 25 – ns tWPH WP 保持时间 10 – 10 – ns tADL 地址周期到数据加载的时间 tALH 注意： 10. 测试条件假设信号跳变时间不大于 5 ns，时序参考电平为 VCCQ/2，输入脉冲电平介于 0 到 VCCQ （典型值）之间，指定 IOL/IOH 的输出加载以及负载电容为 30 pF， 如图 24 所示。 11. 这些参数仅通过设计保证，并未经过测试。 12. 这里介绍了 tRST 的三个最大值：器件不执行任何存储或回读操作 / 器件执行回读操作 / 器件执行存储操作。 文档编号：001-92103 版本 ** 页 24 /31 CY14V116F7 CY14V116G7 初步 nvSRAM 的自动存储 / 加电回读特性 参数 说明 [13] 最小值 最大值 单位 加电回读持续时间 – 30 毫秒 tSTORE [14] 存储周期持续时间 – 8 ms tDELAY[15] tVCCRISE[16] 完成 SRAM 写入循环的时间 – 45 ns 150 – µs VSWITCH VCC 的低电压触发电平 – 2.65 V VIODIS 禁用 I/O 时的 VCCQ 电压 – 1.6 V tLZRB[16] VRBDIS[16] tRBHD[16] R/B 到输出有效的时间 – 5 µs 禁用 R/B 输出时的 VCC 电压 – 1.9 V R/B 高电平有效时间 – 500 ns tHRECALL VCC 上升时间 图 25. 自动存储或加电回读 [17] VCC VSWITCH VRBDIS VCCQ VIODIS t VCCRISE tRBHD Note[14] tSTORE Note[18] R/B VCCQ Note t RBHD [14] tSTORE Note [18] tDELAY tLZRB AutoStore t LZRB tDELAY Power-Up RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI ) Power-Up RECALL Read & Write Power-Up RECALL VCC BROWN OUT AutoStore Read Read Power-down AutoStore & & Write V Write CCQ BROWN OUT I/O Disable 注意： 13. 当 VCC 超过了 VSWITCH 时，将开始计算 tHRECALL。 14. 如果从上一个非易失性周期后仍未进行 SRAM 写入，则不会发生自动存储或硬件存储。 15. 硬件存储和自动存储启动后， SRAM 写入操作在 tDELAY 时间内持续使能。 16. 这些参数在设计上得到保证，但未经过测试。 17. VCC 小于 VSWITCH 时，将在存储、回读时忽略读写周期。 文档编号：001-92103 版本 ** 页 25 /31 CY14V116F7 CY14V116G7 初步 软件存储特性 在工作范围 最小值 最大值 单位 tPHSB 参数 硬件存储脉冲宽度 说明 15 – ns tDRB 未设置写入锁存时 R/B 到输出有效的时长 – 100 ns tRECALL 回读期间 – 600 ms tSS[19] 软件序列处理时间 – 500 ms 图 26. 硬件存储周期 [20] Write latch set tPHSB HSB tSTORE tHHHD tWB R/B tLZRB DQ (Data Out) RWI Write latch not set tPHSB R/B pin is driven HIGH to VCCQ only by external pull-up resistor on R/B. SRAM is disabled as long as HSB is driven low. HSB R/B tWB tDRB tDRB RWI 订购信息 订购代码 CY14V116F7-BZ30XIES 封装图 51-85195 封装类型 165 球形焊盘 FBGA 工作范围 工业 CY14V116G7-BZ30XIES 注意： 19. 这是执行软序列指令所耗费的时间。必须将 VCC 电源保持为高电平状态，以确保有效地寄存指令。 20. 如果执行完最后一次非易失性循环后尚未对 SRAM 进行写操作，将不发生自动存储或硬件存储操作。 文档编号：001-92103 版本 ** 页 26 /31 CY14V116F7 CY14V116G7 初步 订购代码定义 选项： T －盘带封装 空白 — 标准 Pb-free Temperature: I - Industrial (–40 °C to 85 °C) 速度： 30 - 30 ns Package: BZ - 165-ball FBGA 7 - ONFI 1.0 F - ×8 NAND G - ×16 NAND Density: 电压： V - 3.0 VCC、 1.8 V 116 - 16-Mbit 14 - nvSRAM Cypress 文档编号：001-92103 版本 ** 页 27 /31 初步 CY14V116F7 CY14V116G7 封装图 图 27. 165 球形焊盘 FBGA （15 mm × 17 mm × 1.40 mm）封装外形 （51-85195） 51-85195 *C 文档编号：001-92103 版本 ** 页 28 /31 CY14V116F7 CY14V116G7 初步 缩略语 文档规范 缩略语 ALE 说明 测量单位 符号 地址锁存使能 CE 芯片使能 CLE 指令锁存使能 测量单位 °C 摄氏度 Hz 赫兹 kHz 千赫兹 kW 千欧 CMOS 互补金属氧化物半导体 CRC 循环冗余校验 MHz 兆赫兹 EIA 电子工业联盟 MT/s 每秒百万次传输 I/O 输入 / 输出 mA 微安 联合电子器件工程委员会 mF 微法 JEDEC 标准 ms 微秒 mA 毫安 ms 毫秒 ns 纳秒 JEDEC JESD nvSRAM 非易失性静态随机存取存储器 ONFI 开放式 NAND 闪存接口 NV 非易失性 Ω 欧姆 RE 读取使能 pF 皮法 RoHS 有害物质的限制 V 伏特 R/W 读/写 W 瓦特 RWI 禁止读和写 SR 状态寄存器 WE 写入使能 文档编号：001-92103 版本 ** 页 29 /31 CY14V116F7 CY14V116G7 初步 文档修订记录页 文档标题：CY14V116F7/CY14V116G7，使用异步 NAND 接口的 16 Mbit nvSRAM 文档编号：001-92103 修订版本 ** ECN 编号 4341514 提交日期 04/11/2014 文档编号：001-92103 版本 ** 变更人 MX 更改说明 本文档版本号为 Rev**，译自英文版 001-75528 Rev*C。 页 30 /31 CY14V116F7 CY14V116G7 初步 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车用产品..................................cypress.com/go/automotive psoc.cypress.com/solutions 时钟与缓冲器 .................................... .cypress.com/go/clocks PSoC 1 | PSoC 3 | PSoC 5 接口 .............................................. .cypress.com/go/interface 照明与电源控制 ......................... .cypress.com/go/powerpsoc .................................................................cypress.com/go/plc 存储器............................................ .cypress.com/go/memory 光学与图像传感器 ............................. cypress.com/go/image PSoC ....................................................cypress.com/go/psoc 触摸感应产品 ..................................... .cypress.com/go/touch USB 控制器...........................................cypress.com/go/USB 无线 /RF.......................................... cypress.com/go/wireless © 赛普拉斯半导体公司， 2014。此处，所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品的内嵌电路之外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不根据专利或 其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发 生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键器件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风 险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对该材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不另行通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而导致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 文档编号：001-92103 版本 ** 本文件中所介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 April 14, 2014 页 31/31