初版 CY7S1061G， CY7S1061GE 具有深度睡眠性能和纠错码 （ECC）的 16 Mbit （1 M 字 × 16 位）静态 RAM 具有深度睡眠性能和纠错码 （ECC）的 16 Mbit （1 M 字 × 16 位）静态 RAM 特性 ■ 高速 ❐ tAA ■ ■ 通过将芯片使能输入 （CE）置为低电平，可以访问单芯片使能 的器件。通过置位两个芯片使能输入（CE1 被置为低电平，CE2 被置为高电平），可以访问双芯片使能器件。 = 10 ns 通过将写入使能输入（WE）为低电平，并分别在器件数据（I/O0 到 I/O15）引脚和地址 （A0 到 A19）引脚提供数据和地址，可以 执行数据写入操作。字节高电平使能（BHE）和字节低电平使能 （BLE）输入用于控制字节写入操作，并将相应 I/O 线上的数据写 入到指定的存储器位置内。 BHE 控制 I/O8 到 I/O15 ； BLE 控制 I/O0 到 I/O7。 超低功耗深度睡眠 （DS）电流 ❐ IDS = 22 µA 最大值 工作和待机模式电流低 典型值：ICC = 90 mA ❐ 典型值：ISB2 = 20 mA ❐ ■ 工作电压范围广：1.65 V至2.2 V、2.2 V至3.6 V和4.5 V至5.5 V ■ 用于单比特错误纠正的嵌入式纠错码 （ECC） ■ 1.0 V 数据保留 ■ 晶体管 - 晶体管逻辑 （TTL）兼容于输入和输出 ■ 错误指示 （ERR）引脚用于表示单位错误的检测和纠正 ■ 适用于无铅的 48 引脚 TSOP I、54 引脚 TSOP II 和 48 球形焊盘 VFBGA 等封装 通过设置输出使能 （OE）输入，并提供地址线上所需的地址， 可以读取数据。可在 I/O 线 （I/O0 到 I/O15）上读取数据。通过 设置所需的字节使能信号 （BHE 或 BLE），可以执行字节访问， 即读取指定地址上高字节或低字节数据。 当取消选择器件 （单芯片使能器件中 CE 为高电平；双芯片使能 器件中 CE1 为高电平 /CE2 为低电平），或者取消设置控制信号 （OE， BLE， BHE）时，会使所有的 I/O （I/O0 到 I/O15）进入 高阻状态。 功能描述 CY7S1061G 是结构为 1,048,576 字 x 16 位的高性能 CMOS 快 速静态 RAM。该器件具有快速的存取时间 （10 ns）和独特的超 低功耗深度睡眠模式。由于其睡眠模式电流低至 22 µA，因此 CY7S1061G 器件将快速和低功耗 SRAM 的最佳特性结合到工业 标准的封装选项。该器件也具有嵌入式 ECC 的特性 [1]。ECC 逻 辑可以检测并纠正访问位置中的单位错误。 CY7S1061GE 器件 具有一个 ERR 引脚，用于通知读周期中的错误检测和纠正事件。 深度睡眠引脚 （DS）为低电平时，器件将处于低功耗深度睡眠 模式。在该模式下，器件禁止进行正常操作，并进入数据保留模 式。通过取消置位深度睡眠引脚 （DS 为高电平），可以激活器 件。 CY7S1061G 适用于 48 引脚 TSOP I、54 引脚 TSOP II 和 48 球 形焊盘 VFBGA 等封装。 产品系列概述 电流消耗 产品 CY7S1061G18 CY7S1061G(E)30 CY7S1061G 范围 工业级 VCC 范围 （V） 1.65 V 到 2.2 V 2.2 V 到 3.6 V 4.5 V 到 5.5 V 速率 （ns） 15 10 10 工作电流 ICC （mA） f = fmax 待机电流 ISB （mA） 典型值 [2] 最大值 典型值 [2] 70 80 20 90 110 90 110 最大值 30 深度睡眠电流 （µA） 典型值 [1] 8 最大值 22 注释： 1. 检测错误时，该器件不支持自动回写功能。 2. 典型值仅供参考，并不能保证，也未经过测试。典型值的适用条件为：VCC = 1.8 V （对于 VCC 范围为 1.65 V 至 2.2 V）， VCC = 3 V （对于 VCC 范围为 2.2 V 至 3.6 V）和 VCC = 5 V （对于 VCC 范围为 4.5 V 至 5.5 V）， TA = 25 °C。 赛普拉斯半导体公司 文档编号：001-92005 版本 *A • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 August 14, 2014 初版 CY7S1061G， CY7S1061GE 逻辑框图 — CY7S1061G 逻辑框图 — CY7S1061GE 文档编号：001-92005 版本 *A 页 2/24 初版 CY7S1061G， CY7S1061GE 目录 引脚配置 ............................................................................. 4 最大额定值.......................................................................... 6 工作范围 ............................................................................. 6 直流电气特性 ...................................................................... 6 电容 .................................................................................... 7 热电阻................................................................................. 7 交流测试负载和波形 ........................................................... 7 数据保留特性 ...................................................................... 8 数据保留波形 ...................................................................... 8 深度睡眠模式的特性 ........................................................... 9 交流开关特性 .................................................................... 10 开关波形 ........................................................................... 11 真值表............................................................................... 15 ERR 输出 — CY7S1061GE.............................................. 15 订购信息 ........................................................................... 16 订购代码定义............................................................. 16 文档编号：001-92005 版本 *A 封装图............................................................................... 缩略语 .............................................................................. 文档规范 ........................................................................... 测量单位 .................................................................... 勘误表............................................................................... 受影响的器件编号...................................................... 快速 SRAM[45] 资质状态........................................... 快速 SRAM[45] 勘误表汇总 ....................................... 交流开关特性............................................................. 文档修订记录页 ................................................................ 销售、解决方案和法律信息 .............................................. 全球销售和设计支持 .................................................. 产品 ........................................................................... PSoC® 解决方案 ....................................................... 赛普拉斯开发者社区 .................................................. 技术支持 .................................................................... 17 20 20 20 21 21 21 21 22 23 24 24 24 24 24 24 页 3/24 初版 CY7S1061G， CY7S1061GE 引脚配置 图 1. 48 球形焊盘 VFBGA （6 × 8 × 1.0 mm）的引脚分布 （顶视图） [3] 1 2 3 4 5 6 BLE OE A0 A1 A2 DS A I/O8 BHE A3 A4 CE I/O0 B I/O9 I/O10 A5 A6 I/O1 I/O2 C VSS I/O11 A17 A7 VCC D VCC NC A16 I/O4 VSS E I/O14 I/O13 A14 A15 I/O5 I/O6 F I/O12 I/O3 I/O15 A19 A12 A13 WE I/O7 G A18 A8 A9 A10 A11 NC H 图 2. 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm）的引脚分布 [3] I/O12 VCC I/O13 I/O14 VSS I/O15 A4 A3 A2 A1 A0 BHE CE1 VCC WE CE2 A19 A18 A17 A16 A15 I/O0 VCC I/O1 I/O2 VSS I/O3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 I/O11 VSS I/O10 I/O9 VCC I/O8 A5 A6 A7 A8 A9 NC OE VSS DS BLE A10 A11 A12 A13 A14 I/O7 VSS I/O6 I/O5 VCC I/O4 注释： 3. NC 引脚并没有内部连接至芯片 （die）。 文档编号：001-92005 版本 *A 页 4/24 初版 CY7S1061G， CY7S1061GE 引脚配置 （续） 图 3. 48 引脚 TSOP I （12 × 18.4 × 1 mm）的引脚分布 （顶视图） [4] A4 A3 A2 A1 A0 NC CE I/O0 I/O1 I/O2 I/O3 VDD GND I/O4 I/O5 I/O6 I/O7 WE DS A19 A18 A17 A16 A15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 A5 A6 A7 A8 OE BHE BLE I/O15 I/O14 I/O13 I/O12 GND VDD I/O11 I/O10 I/O9 I/O8 NC A9 A10 A11 A12 A13 A14 图 4. 48 引脚 TSOP I （12 × 18.4 × 1 mm）的引脚分布， ERR 在引脚 6 输出 （顶视图） 注释： 4. NC 引脚在内部并没有连接至芯片 （die）。 文档编号：001-92005 版本 *A 页 5/24 初版 CY7S1061G， CY7S1061GE 输出电流 （低电平） ................................................... 20 mA 最大额定值 超过最大额定值可能会影响器件的使用寿命。这些用户指导未经 过测试。 存储温度 .................................................. –65 °C 至 +150 °C 静电放电电压 （MIL-STD-883，方法 3015）......... > 2001 V 栓锁电流 ................................................................ > 140 mA 工作范围 通电状态下的环境温度 ............................. –55 °C 至 +125 °C VCC 上相对于 GND 的供电电压范围 [5] ....... –0.5 V 至 +6.0 V 应用于高阻态下的输出 范围 环境温度 VCC 工业级 –40 °C 至 +85 °C 1.65 V 至 2.2 V、 2.2 V 至 3.6 V、 4.5 V 至 5.5 V 的直流电压 [5] ......................................–0.5 V 至 VCC + 0.5 V 直流输入电压 [5] ..................................–0.5 V 至 VCC + 0.5 V 直流电气特性 工作温度范围为 –40 °C 至 +85 °C 参数 说明 VOH 输出高电 平电压 VOL 输出低电 平电压 VIH[5、 6] 输入高电 平电压 VIL[5、 6] 输入低电 平电压 测试条件 1.65 V 至 2.2 V 2.2 V 至 2.7 V 2.7 V 至 3.6 V 4.5 V 至 5.5 V 1.65 V 至 2.2 V 2.2 V 至 2.7 V 2.7 V 至 3.6 V 4.5 V 至 5.5 V 1.65 V 至 2.2 V 2.2 V 至 2.7 V 2.7 V 至 3.6 V 4.5 V 至 5.5 V VCC = 最小值， IOH = –0.1 mA VCC = 最小值， IOH = –1.0 mA VCC = 最小值， IOH = –4.0 mA VCC = 最小值， IOH = –4.0 mA VCC = 最小值， IOL = 0.1 mA VCC = 最小值， IOL = 2 mA VCC = 最小值， IOL = 8 mA VCC = 最小值， IOL = 8 mA – – – – 1.65 V 至 2.2 V 2.2 V 至 2.7 V 2.7 V 至 3.6 V 4.5 V 至 5.5 V – – – – IIX 输入漏电流 IOZ ICC 输出漏电流 VCC 工作供电电流 ISB1 待机电流 — TTL 输入 ISB2 待机电流 — CMOS 输入 IDS 深度睡眠电流 GND < VIN < VCC （适用于 DS 引脚除外的所有引 脚） VIN = GND （或） VIN > VIH （仅适用于 DS 引脚） GND < VOUT < VCC，输出处于禁用状态 VCC = 最大值，IOUT = 0 f = 100 MHz mA， f = 66.7 MHz CMOS 电平 最大 VCC， CE[7] > VIH， VIN > VIH 或 VIN < VIL， f = fMAX 最大 VCC，CE[7] > VCC – 0.2 V，DS > VCC – 0.2 V， VIN > VCC – 0.2 V 或 VIN < 0.2 V， f = 0 最大 VCC， CE[7] > VCC – 0.2 V， DS < 0.2 V， VIN > VCC – 0.2 V 或 VIN < 0.2 V， f = 0 10 ns/15 ns 单位 最小值 1.4 2.0 2.2 2.4 – – – – 1.4 2.0 2.0 2.2 典型值 [8] – – – – – – – – – – – – 最大值 – – – – 0.2 0.4 0.4 0.4 VCC + 0.2 VCC + 0.3 VCC + 0.3 VCC + 0.5 –0.2 –0.3 –0.3 –0.5 –1.0 – – – – – 0.4 0.6 0.8 0.8 +1.0 –1.0 – – – 90.0 70.0 +1.0 110.0 80.0 A mA – – 40.0 mA – 20.0 30.0 mA – 8.0 22.0 µA V V V V A 注释： 5. 对于宽度小于 2 ns 的脉冲， VIL （最小值）= –2.0 V 和 VIH （最大值） = VCC + 2 V 。 6. 对于 DS 引脚， VIH （最小值） = VCC – 0.2 V 和 VIL （最大值） = 0.2 V。 7. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平 时， CE 将处于高电平状态。 8. 典型值仅供参考，并不能保证，也未经过测试。典型值的适用条件为：VCC = 1.8 V （对于 VCC 范围为 1.65 V 至 2.2 V）， VCC = 3 V （对于 VCC 范围为 2.2 V 至 3.6 V）和 VCC = 5 V （对于 VCC 范围为 4.5 V 至 5.5 V）， TA = 25 °C。 文档编号：001-92005 版本 *A 页 6/24 初版 CY7S1061G， CY7S1061GE 电容 参数 [9] 说明 CIN 输入电容 COUT I/O 电容 测试条件 所有封装 单位 10 pF 10 pF 48 引脚 TSOP I 单位 TA = 25 °C， f = 1 MHz， VCC(typ) 热阻 参数 [9] JA 热阻 （结至环境） JC 测试条件 48 球形焊盘 VFBGA 静止空气，被焊接至 3 × 4.5 英寸 的四层印刷电路板 31.50 93.63 57.99 °C/W 15.75 21.58 13.42 °C/W 说明 热阻 （壳至外壳） 54 引脚 TSOP II 交流测试负载和波形 图 5. 交流测试负载和波形 [10] 高阻特性： 50 输出 VTH Z0 = 50 Ω 输出 30 pF* 5 pF* * 包括 JIG 和 Scope （a） * 电容负载包括 测试环境的 所有组件 R1 VCC R2 （b） 所有输入脉冲 VHIGH GND 90% 90% 10% 上升时间： > 1 V/ns 10% （c） 下降时间： > 1 V/ns 参数 1.8 V 3.0 V 5.0 V 单位 R1 1667 317 317 Ω R2 1538 351 351 VTH VCC/2 1.5 1.5 V VHIGH 1.8 3.0 3.0 V 注释： 9. 初始测试和任何有关设计或流程的变化后的测试会影响这些参数。 10. 完整的器件交流操作假设 0 到 VCC （最小值）的升降时间为 100 ms 以及 VCC 稳定到其运行价值时需要等待的时间为 100 ms。 文档编号：001-92005 版本 *A 页 7/24 初版 CY7S1061G， CY7S1061GE 数据保留特性 工作温度范围为 –40 °C 至 +85°C 参数 说明 条件 VDR 数据保留的 VCC ICCDR 数据保留电流 tCDR [11] 芯片取消选择到数据保留的时间 tR[11] 操作恢复的时间 最小值 最大值 单位 1.0 – V – 30.0 mA 0 – ns 2.2 V < VCC < 5.5 V 10.0 – ns VCC < 2.2 V 15.0 – ns VCC = VDR， CE > VCC – 0.2 V， DS > VCC – 0.2 V， VIN > VCC – 0.2 V 或 VIN < 0.2 V 数据保留波形 图 6. 数据保留波形 [12、 13] VCC VCC(min) tCDR DATA RETENTION MODE VDR = 1.0 V VCC(min) tR CE 注释： 11. 初始测试和任何有关设计或流程的变化后的测试会影响这些参数。 12. 完整的器件操作要求 VDR 到 VCC （最小值）的线性 VCC 升降时间 > 100 s，或该时间在 VCC （最小值）上保持 > 100s。 13. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 将处于高电平状态。 文档编号：001-92005 版本 *A 页 8/24 初版 CY7S1061G， CY7S1061GE 深度睡眠模式的特性 工作温度范围为 –40 °C 至 +85°C 参数 说明 条件 [14] 最小值 最大值 单位 – 22 µA IDS 深度睡眠电流 tCEDS [14] 从 CE[14] 解除激活到 DS 激活的 时间 100 – ns tDS [14] 从DS激活到深度睡眠模式转换的 时间 – 1 ms tDSCE [14] 从 DS 解除激活到 CE[14] 激活的时间 1 – ms VCC = VCC （最大值）， CE > VCC – 0.2 V， DS < 0.2 V， VIN > VCC – 0.2 V 或 VIN < 0.2 V 图 7. 活动、待机和深度睡眠操作模式 [15] CE DS tCEDS Mode Active Mode tDS Standby Mode tDSCE Deep Sleep Mode 注释： 14. 在 tDS 内，地址、数据和控制线将不进行切换。它们会被固定为逻辑电平：VIH 或 VIL。 15. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平 时， CE 会处于高电平状态。 文档编号：001-92005 版本 *A 页 9/24 初版 CY7S1061G， CY7S1061GE 交流开关特性 工作温度范围为 –40 °C 至 +85 °C 参数 [16] 说明 10 ns 15 ns 单位 最小值 最大值 最小值 最大值 – 100.0 – µs 读周期 tpower 从 VCC （稳定）到第一次访问的时间 [17] 100.0 tRC 读周期的时间 10.0 – 15.0 – ns – 10.0 – 15.0 ns 3.0 – 3.0 – ns – 15.0 ns tAA 地址到数据 /ERR 有效的时间 tOHA 地址更改后的数据 /ERR 保持时间 tACE CE 为低电平到数据 /ERR 有效的时间 – 10.0 tDOE OE 为低电平到数据 /ERR 有效的时间 – 5.0 – 8.0 ns OE 为低电平到低阻态的时间 [18、 19] 0 – 1.0 – ns OE 为高电平到高阻态的时间 [18、 19] – 5.0 – 8.0 ns CE 为低电平到高阻态的时间 [18、 19、 20] 3.0 – 3.0 – ns CE 为高电平到高阻态的时间 [18、 19、 20] – 5.0 – 8.0 ns CE 为低电平到上电的时间 [ 21] 0 – 0 – ns tPD CE 为高电平到断电的时间 [ 21] – 10.0 – 15.0 ns tDBE 字节使能到数据有效的时间 – 5.0 – 8.0 ns tLZBE 字节使能到低阻态的时间 [18、 19] 0 – 1.0 – ns tHZBE 字节禁用到高阻态的时间 [18、 19] – 5.0 – 8.0 ns 10.0 – 15.0 – ns 7.0 – 12.0 – ns – 12.0 – ns tLZOE tHZOE tLZCE tHZCE tPU 写周期 [22、 23] tWC tSCE 写周期的时间 CE 为低电平到写周期结束的时间 [20] tAW 地址建立到写周期结束的时间 7.0 tHA 写周期结束后地址保持的时间 0 – 0 – ns tSA 地址建立到写周期开始的时间 0 – 0 – ns tPWE WE 脉冲宽度 7.0 – 12.0 – ns tSD 数据建立到写周期结束的时间 5.0 – 8.0 – ns tHD 写周期结束后数据保持的时间 0 – 0 – ns 3.0 – 3.0 – ns – 5.0 – 8.0 ns 7.0 – 12.0 – ns tLZWE tHZWE tBW WE 为高电平到低阻态的时间 [18、 19] WE 为低电平到高阻态的时间 [18、 19] 字节使能到写周期结束的时间 注释： 16. 假设测试条件如下：信号跳变时间 （上升 / 下降）等于或低于 3 ns，时序参考电平为 1.5 V （对于 VCC > 3 V）和 VCC/2 （对于 VCC < 3 V），输入脉冲电平范围为 0 至 3 V （对于 VCC > 3 V）和 0 至 VCC （对于 VCC < 3V）。除非另有说明，否则读周期的测试条件使用第 7 页上的图 5 中 （a）部分所显示的输出加载。 17. tPOWER 是指进行第一次存储器访问前供电电源达到稳定 VCC 的最小时间量 18. 如第 7 页上的图 5 的 （b）部分所示， tHZOE、 tHZCE、 tHZWE 和 tHZBE 的负载电容均为 5 pF。 Hi-Z、 Lo-Z 跃变在稳定状态电压 ±200 mV 的条件下测量。 19. 在所有温度和电压范围条件下，对于所有器件， tHZCE 低于 tLZCE、 tHZBE 低于 tLZBE、 tHZOE 低于 tLZOE 以及 tHZWE 低于 tLZWE。 20. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 会处于高电平状态。 21. 这些参数仅通过设计保证，并未经过测试。 22. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。必须在这些信号为低电平状态时启动写入操作。任一信号转为高电平，都会终 止写入操作。终止写入操作的信号边沿作为输入数据建立和保持时序的参考源。 23. 第二个写周期 （WE 被控制， OE 为低电平）的最小写入脉冲宽度为 tHZWE 和 tSD 的总和。 文档编号：001-92005 版本 *A 页 10/24 初版 CY7S1061G， CY7S1061GE 开关 波形 图 8. CY7S1061G 的第一个读周期 （地址转换控制） [24、 25] tRC ADDRESS tAA tOHA DATA I/O PREVIOUS DATAOUT VALID DATAOUT VALID 图 9. CY7S1061GE 的第二个读周期 （地址转换控制） [24、 25] tRC ADDRESS tAA tOHA DATA I/O PREVIOUS DATAOUT VALID DATAOUT VALID tAA tOHA ERR PREVIOUS ERR VALID ERR VALID 注释： 24. 器件被持续选择。 OE= VIL， CE = VIL， BHE 和 / 或 BLE = VIL。 25. 在读周期中， WE 为高电平。 文档编号：001-92005 版本 *A 页 11/24 初版 CY7S1061G， CY7S1061GE 开关 波形 （续） 图 10. 第三个读周期 （OE 被控制） [26、 27、 28] ADDRESS tRC CE tPD tHZCE tACE OE tHZOE tDOE tLZOE BHE/ BLE tDBE tLZBE tHZBE HIGH IMPEDANCE DATA I/O DATAOUT VALID HIGH IMPEDANCE tLZCE tPU VCC SUPPLY CURRENT ISB 图 11. 第一个写周期 （CE 被控制） [27、 29、 30] tWC ADDRESS tSA tSCE CE tAW tHA tPWE WE tBW BHE/ BLE OE tHZOE DATA I/O 注释 31 tSD tHD DATAIN VALID 注释： 26. 在读周期中， WE 为高电平。 27. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 的状态为低电平；当 CE1 为高电平或 CE2 为低电平时， CE 处于高电平状态。 28. 地址有效在 CE 的低电平转换前发生或者同步发生。 29. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。若要启动写入操作，必须将这些信号处于低电平状态。任一信号转为高电平 时，都会终止该操作。终止写入操作的信号边沿作为输入数据建立和保持时序的参考源。 30. 如果 CE = VIH，或 OE = VIH 或 BHE，和 / 或 BLE = VIH，数据 I/O 会处于高阻抗状态。 31. 在该过程中， I/O 处于输出状态。勿采用输入信号。 文档编号：001-92005 版本 *A 页 12/24 初版 CY7S1061G， CY7S1061GE 开关 波形 （续） 图 12. 第二个写周期 （WE 被控制， OE 为低电平） [32、 33、 34、 35] tW C ADDRESS tS C E CE tB W BHE/ BLE tA W tS A tH A tP W E WE tS D tH Z W E D A T A I/O 注释 36 tLZ W E tH D D A T A IN V A L ID 图 13. 第三个写周期 （WE 被控制） [32、 34、 35] tW C ADDRESS tS C E CE tA W tS A tH A tP W E WE tB W B H E /B L E OE tH Z O E D A T A I/O 注释 36 tH D tS D D A T A I N V A L ID 注释： 32. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 将处于高电平状态。 33. 第二个写周期 （WE 被控制， OE 为低电平）的最小写入脉冲宽度为 tHZWE 和 tSD 的总和。 34. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。必须在这些信号为低电平状态时启动写入操作。任一信号转为高电平，都会终 止写入操作。终止写入操作的信号边沿作为输入数据建立和保持时序的参考源。 35. 如果 CE = VIH，或 OE = VIH 或 BHE，和 / 或 BLE = VIH，数据 I/O 会处于高阻抗状态。 36. 在该过程中， I/O 处于输出状态。勿采用输入信号。 文档编号：001-92005 版本 *A 页 13/24 初版 CY7S1061G， CY7S1061GE 开关 波形 （续） 图 14. 第三个写周期 （BLE 或 BHE 被控制） [37、 38、 39] tW C ADDRESS t SCE CE t AW t SA t HA t BW BHE/ BLE t PW E WE t HZW E DATA I/O 注释 40 t SD t HD t LZW E DATA IN VALID 注释： 37. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平 时， CE 将处于高电平状态。 38. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。必须在这些信号为低电平状态时启动写入操作。任一信号转为高电平，都会 终止写入操作。终止写入操作的信号边沿作为输入数据建立和保持时序的参考源。 39. 如果 CE = VIH，或 OE = VIH 或 BHE，和 / 或 BLE = VIH，数据 I/O 会处于高阻抗状态。 40. 在该过程中， I/O 处于输出状态。勿采用输入信号。 文档编号：001-92005 版本 *A 页 14/24 初版 CY7S1061G， CY7S1061GE 真值表 DS CE OE [41] X WE BLE [41] [41] X X BHE I/O0 到 I/O7 I/O8 到 I/O15 X[41] 高阻 H H H L L H L L H L L H L H H L L H H L H L X L L L H L X L L H H L X L H L H L H H X X L[42] H X X X X L L X X X X H L X X H H 高阻 模式 功耗 高阻 待机 待机 （ISB） 数据输出 数据输出 读取所有位 活动 （ICC） 数据输出 高阻 仅读取低位 活动 （ICC） 高阻 数据输出 仅读取高位 活动 （ICC） 数据输入 数据输入 写入所有位 活动 （ICC） 数据输入 高阻 仅写入低位 活动 （ICC） 高阻 数据输入 仅写入高位 活动 （ICC） 高阻 高阻 选中，输出被禁用 活动 （ICC） 高阻 高阻 深度睡眠 深度睡眠超低功耗 （IDS） – – 无效模式 [43] – 高阻 选中，输出被禁用 活动 （ICC） ERR 输出 — CY7S1061GE 输出 0 读操作，存储数据中没有单位错误。 1 读操作，检测到并纠正了单位错误。 高阻态 模式 取消选择器件或者禁用输出或者写操作 注释： 41. 这些引脚上的输入电平电压应为 VIH 或 VIL。 42. DS 上的 VIL 必须小于 0.2 V。 43. 该模式不能保证数据保留。器件必须执行供电循环才能返回正常的操作。 文档编号：001-92005 版本 *A 页 15/24 初版 CY7S1061G， CY7S1061GE 订购信息 速率 订购代码 （ns） 10 CY7S1061G30-10BVXI CY7S1061G30-10ZXI CY7S1061G30-10ZSXI CY7S1061GE30-10ZXI 封装图 封装类型 51-85150 48 球形焊盘 VFBGA （6 × 8 × 1.0 mm）（无铅） 51-85183 48 引脚 TSOP I （12 × 18.4 × 1.0 mm）（无铅） 工作范围 工业级 51-85160 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm）（无铅） 51-85183 48 引脚 TSOP I （12 × 18.4 × 1.0 mm）（无铅），引脚 6 上带 ERR 输出 订购代码定义 CY 7 S 1 06 1 G E 30 – 10 XX X I 温度范围： I = 工业级 无铅 封装类型：XX = BV 或 Z 或 ZS BV = 48 球形焊盘 VFBGA ； Z = 48 引脚 TSOP I ； ZS = 54 引脚 TSOP II 速率：10 ns 电压范围： 30 = 2.2 V 至 3.6 V ERR 输出 版本代码 “G”：加工技术 — 65 nm 数据宽度：1 = × 16 位 密度：06 = 16 Mbit 系列代码：1 = 快速异步 SRAM 系列 S = 深度睡眠性能 市场代码：7 = SRAM 公司 ID：CY = 赛普拉斯 文档编号：001-92005 版本 *A 页 16/24 初版 CY7S1061G， CY7S1061GE 封装图 图 15. 48 球形焊盘 VFBGA （6 × 8 × 1.0 mm） BV48/BZ48 封装外形， 51-85150 51-85150 *H 文档编号：001-92005 版本 *A 页 17/24 初版 CY7S1061G， CY7S1061GE 封装图 （续） 图 16. 48 引脚 TSOP I （12 × 18.4 × 1.0 mm） Z48A 封装外形， 51-85183 51-85183 *C 文档编号：001-92005 版本 *A 页 18/24 初版 CY7S1061G， CY7S1061GE 封装图 （续） 图 17. 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm） Z54-II 封装外形， 51-85160 51-85160 *D 文档编号：001-92005 版本 *A 页 19/24 初版 缩略语 CY7S1061G， CY7S1061GE 文档规范 缩略语 说明 测量单位 BHE 字节高电平使能 BLE 字节低电平使能 °C 摄氏度 CE 芯片使能 MHz 兆赫兹 互补金属氧化物半导体 mA 微安 输入 / 输出 ms 微秒 mA 毫安 mm 毫米 ns 纳秒 Ω 欧姆 % 百分比 pF 皮法 V 伏特 W 瓦特 CMOS I/O OE 输出使能 SRAM 静态随机存取存储器 TTL 晶体管 - 晶体管逻辑 VFBGA 细间距球栅阵列 WE 写使能 文档编号：001-92005 版本 *A 符号 测量单位 页 20/24 初版 CY7S1061G， CY7S1061GE 勘误表 本部分介绍的是加工工艺为 65 nm 的 16 Mbit 异步快速 SRAM CY7S1061G30 和 CY7S1061GE30 的勘误表。勘误表中包括勘误触 发条件、影响范围、可用解决方案和芯片版本适用性。对本文档勘误表与该器件的数据表进行对比，以了解器件的完整功能说明。 如果您有任何问题，请与本地的赛普拉斯销售代表联系，或在 www.cypress.com/go/support 网站上提出有关技术支持的要求。 受影响的器件型号 器件型号 器件特性 CY7S1061G30 （所有封装和选项） 16 Mbit 快速 SRAM CY7S1061GE30 （所有封装和选项） 16 Mbit 快速 SRAM 快速 SRAM[44] 资质状态 产品状态：所有的工程样本 （注意：可靠性的资质尚未完善。建议仅将这些样本使用于工程编译和评估，不推荐将其用于生产编 译）。 快速 SRAM[44] 勘误表汇总 该表定义了可用 16 Mbit 器件的勘误表适用性。 项目 SRAM[44] 快速 不满足数据手册规范中的交流开 关参数 10 ns 速率的要求。 ■ 器件型号 芯片版本 修复状态 CY7S1061G30 CY7S1061GE30 *A 器件的修复将于 2014 年 4 月 11 日完成。 问题定义 CY7S1061G30 和 CY7S1061GE30 不满足表 1 中所指定的交流开关参数的 10 ns 速率要求。 ■ 受影响的参数 交流开关参数 ■ 触发条件 当器件在以 10 ns 的速率运行时，其功能不受保证。 ■ 影响范围 该问题可能不会对大多数终端系统产生影响，因为这些系统也许已将一定的极限添加到了数据手册规范中。该数据手册中 10 ns 的受 限偏差是 2 ns。 ■ 解决方案 RAM 控制器时序需要其他极限以适用更低的速率。 ■ 修复状态 上述问题正在修复过程中。器件的修复将于 2014 年 4 月 11 日完成。 注释： 44. 该存储器适用于受影响的器件型号所提及的所有 MPN。 文档编号：001-92005 版本 *A 页 21/24 初版 CY7S1061G， CY7S1061GE 交流开关特性 表 1. 10 ns 和 12 ns 器件的交流开关参数的对比 参数 说明 –10 ns –12 ns 最小值 最大值 最小值 最大值 单位 读周期 tRC 读周期时间 10 – 12 – ns tAA 地址到数据有效的时间 – 10 – 12 ns tOHA 地址更改后的数据保持时间 3 – 3 – ns tACE CE 为低电平到数据有效的时间 – 10 – 12 ns tDOE OE 为低电平到数据有效的时间 – 5 – 7 ns tLZOE OE 为低电平到低阻态的时间 1 – 1 – ns tHZOE OE 为高电平到高阻态的时间 – 5 – 7 ns tLZCE CE 为低电平到低阻态的时间 3 – 3 – ns tHZCE CE 为高电平到高阻态的时间 – 5 – 7 ns tPU CE 为低电平到上电的时间 0 – 0 – ns tPD CE 为高电平到断电的时间 – 10 – 12 ns tDBE 字节使能到数据有效的时间 – 5 – 7 ns tLZBE 字节使能到低阻态的时间 1 – 1 – ns tHZBE 字节禁用到高阻态的时间 – 6 – 7 ns 写周期 tWC 写周期的时间 10 – 12 – ns tSCE CE 为低电平到写周期结束的时间 7 – 9 – ns tAW 地址建立到写周期结束的时间 7 – 9 – ns tHA 写周期结束后地址保持的时间 0 – 0 – ns tSA 地址建立到写周期开始的时间 0 – 0 – ns tPWE WE 脉冲宽度 7 – 9 – ns tSD 数据建立到写周期结束的时间 5 – 7 – ns tHD 写周期结束后数据保持的时间 0 – 0 – ns tLZWE WE 为高电平到低阻态的时间 3 – 3 – ns tHZWE WE 为低电平到高阻态的时间 – 5 – 7 ns tBW 字节使能到写周期结束的时间 7 – 9 – ns 文档编号：001-92005 版本 *A 页 22/24 初版 CY7S1061G， CY7S1061GE 文档修订记录页 文档标题：CY7S1061G/CY7S1061GE，具有深度睡眠性能和纠错码 （ECC）的 16 Mbit （1 M 字 × 16 位）静态 RAM 文档编号：001-92005 修订版本 ** ECN 编号 4335628 变更者 GOX 提交日期 04/07/2014 本文档版本号为 Rev**，译自英文版 001-79707 Rev*D。 *A 4471860 WAHY 08/14/2014 本文档版本号为 Rev*A，译自英文版 001-79707 Rev*H。 文档编号：001-92005 版本 *A 更改说明 页 23/24 初版 CY7S1061G， CY7S1061GE 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车用产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲区 接口 照明与功率控制 存储器 PSoC cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch 触摸感应产品 cypress.com/go/USB USB 控制器 无线 /RF psoc.cypress.com/solutions cypress.com/go/wireless © 赛普拉斯半导体公司， 2012-2014。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会根据专 利权或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于 可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致 的所有风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。此外，对于可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关 键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-92005 版本 *A 修订日期 August 14, 2014 QDR RAM 和四倍数据速率 RAM 构成了 Cypress、 IDT、 NEC、 Renesas 和 Samsung 开发的产品的新系列。本文件中所提及的所有产品和公司名称均为其各自所有者的商标。 页 24/24