CY14B108L CY14B108N 8 Mbit（1024 K × 8/512 K × 16）nvSRAM 8 Mbit （1024 K × 8/512 K × 16） nvSRAM 特性 ■ ■ ■ 封装 ❐ 44/54 引脚薄小外形封装 （TSOP） II 型 ❐ 48 球型焊盘小间距 BGA （FBGA） ■ 无铅并满足有害物质限制 （RoHS）规定 访问时间分别为 20 ns、 25 ns 和 45 ns 内部采用了 1024 K × 8 （CY14B108L）或 512 K ×16 （CY14B108N）的组织方式 功能说明 ■ 只需一个小电容，即可在断电时实现自动存储 ■ 可通过软件、器件引脚或断电时自动存储来触发存储 至 QuantumTrap 非易失性元件 ■ 可通过软件或加电触发回读 至 SRAM ■ 无限次读、写和回读循环 ■ 一百万次的 QuantumTrap 存储 周期 ■ 20 年的数据保留时间 ■ 3 V +20%, –10% 单电源供电 赛普拉斯 CY14B108L/CY14B108N 是一种快速的静态 RAM （SRAM），并且每个存储器单元都包含非易失性元件。该存储器 采用了 “1024 K 字节，每字节 8 位 ” 或 “512 K 字，每字 16 位 ” 的组织方式。嵌入式非易失性元件通过采用 QuantumTrap 技术，打造出了世界上最可靠的非易失性存储器。SRAM 能够实 现无限次读写周期，而独立的非易失性数据则存储在高度可靠的 QuantumTrap 单元中。断电时，数据会从 SRAM 自动转移到非 易失性元件内 （“ 存储 ” 操作）。加电时，数据会从非易失性 存储器存储到 SRAM （“ 回读 ” 操作）。也可以在软件控制下 执行 “ 存储 ” 和 “ 回读 ” 操作。 ■ 工业级温度 要获取相关文档的完整列表，请单击此处。 逻辑框图 [1、 2、 3] Quatrum Trap 2048 X 2048 X 2 A0 A1 A2 A3 A4 A5 A6 A7 A8 A17 A18 A19 R O W STORE VCC VCAP POWER CONTROL RECALL D E C O D E R STATIC RAM ARRAY 2048 X 2048 X 2 STORE/RECALL CONTROL SOFTWARE DETECT HSB A14 - A2 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 I N P U T B U F F E R S COLUMN I/O OE COLUMN DEC WE DQ12 DQ13 CE DQ14 BLE A9 A10 A11 A12 A13 A14 A15 A16 DQ15 BHE 勘误表：在器件中， AutoStore Disable （自动存储禁用）特性被禁用。更多有关信息，请参见 第 24 页上的勘误表。勘误表中包括勘误触发条件、影响范围、可用解决方 案和芯片修订适用性。 注释： 1. 地址 A0–A18 适用于 × 8 配置；地址 A0–A19 适用于 × 16 配置。 2. 数据 DQ0–DQ7 适用于 × 8 配置；数据 DQ0–DQ15 适用于 × 16 配置。 3. BHE 和 BLE 仅适用于 × 16 配置。 赛普拉斯半导体公司 文档编号：001-95812 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 10, 2015 CY14B108L CY14B108N 目录 引脚分布 ............................................................................. 3 引脚定义 ............................................................................. 4 器件运行 ............................................................................. 5 SRAM 读取 .................................................................. 5 SRAM 写入 .................................................................. 5 自动存储操作 ............................................................... 5 硬件存储操作 ............................................................... 5 硬件回读 （加电） ........................................................ 6 软件存储 ...................................................................... 6 软件回读 ...................................................................... 6 阻止自动存储 ............................................................... 8 数据保护 ...................................................................... 8 最大额定值 .......................................................................... 9 工作范围 ............................................................................. 9 直流电气特性 ...................................................................... 9 数据保留时间与耐久性 ...................................................... 10 电容值 ............................................................................... 10 热阻 .................................................................................. 10 交流测试负载 .................................................................... 11 交流测试条件 .................................................................... 11 交流开关特性 .................................................................... 12 开关波形 ........................................................................... 12 自动存储 / 上电回读 .......................................................... 15 开关波形 ........................................................................... 15 文档编号：001-95812 版本 ** 软件控制的存储 / 回读周期 ............................................... 16 开关波形 ........................................................................... 16 硬件存储周期 .................................................................... 17 开关波形 ........................................................................... 17 SRAM 操作的真值表 ........................................................ 18 订购信息 ........................................................................... 19 订购代码定义 ............................................................. 19 封装图 ............................................................................... 20 缩略语 ............................................................................... 23 文档规范 ........................................................................... 23 测量单位 .................................................................... 23 勘误表 ............................................................................... 24 受影响的器件型号 ...................................................... 24 8 Mb （1024 K × 8, 512 K × 16） nvSRAM 的合格状态 ................................................. 24 8 Mb （1024 K × 8, 512 K × 16） nvSRAM 勘误表汇总 ................................................. 24 文档修订记录页 ................................................................ 25 销售、解决方案和法律信息 .............................................. 26 全球销售和设计支持 .................................................. 26 产品 ........................................................................... 26 PSoC® 解决方案 ...................................................... 26 赛普拉斯开发者社区 .................................................. 26 技术支持 .................................................................... 26 页 2/26 CY14B108L CY14B108N 引脚分布 图 1. 引脚图 — 48 球型焊盘 FBGA (× 8) 顶视图 （不按比例） (× 16) 顶视图 （不按比例） 1 2 3 4 5 6 A BLE OE A0 A1 A2 NC A NC B DQ8 BHE A3 A4 CE DQ0 B NC DQ4 C DQ9 DQ10 A5 A6 DQ1 DQ2 C A7 DQ5 VCC D VSS A17 A7 DQ3 VCC D 2 3 4 5 6 NC OE A0 A1 A2 NC NC NC A3 A4 CE DQ0 NC A5 A6 VSS DQ1 A17 1 DQ11 VCC DQ2 VCAP A16 DQ6 VSS E VCC DQ12 VCAP A16 DQ4 VSS E DQ3 NC A14 A15 NC DQ7 F DQ14 DQ13 A14 A15 DQ5 DQ6 F NC HSB A12 A13 WE NC G DQ15 HSB A12 A13 WE DQ7 G A18 A8 A9 A10 A11 A19 H A9 A10 A11 NC H A18 A8 图 2. 引脚图 — 44/54 引脚 TSOP II 44 引脚 TSOP II （× 8） NC [4] NC A0 A1 A2 A3 A4 CE DQ0 DQ1 VCC VSS DQ2 DQ3 WE A5 A6 A7 A8 A9 NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 顶视图 （不按比例） 54 引脚 TSOP II （× 16） 44 43 42 41 40 39 38 37 36 35 34 33 32 31 HSB NC A19 A18 A17 A16 A15 OE DQ7 DQ6 VSS VCC DQ5 DQ4 30 29 28 27 26 25 24 23 VCAP A14 A13 A12 A11 A10 NC NC NC [4] NC A0 A1 A2 A3 A4 CE DQ0 DQ1 DQ2 DQ3 VCC VSS DQ4 DQ5 DQ6 DQ7 WE A5 A6 A7 A8 A9 NC NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 54 53 52 51 50 49 顶视图 （不按比例） 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 HSB A18 A17 A16 A15 OE BHE BLE DQ15 DQ14 DQ13 DQ12 VSS VCC DQ11 DQ10 DQ9 DQ8 VCAP A14 A13 A12 A11 A10 NC NC NC 注释： 4. 16 Mbit 的地址扩展。 NC 引脚未连接裸片 （die）。 文档编号：001-95812 版本 ** 页 3/26 CY14B108L CY14B108N 引脚定义 引脚名称 I/O 类型 A0–A19 输入 A0–A18 DQ0–DQ7 说明 地址输入。使用该引脚用于选择 × 8 配置的 1,048,576 nvSRAM 字节的其中一个。 地址输入。对于 ×16 配置，该引脚用于选择 524,288 个 nvSRAM 字中的某一个。 输入 / 输出 DQ0–DQ15 用于 × 8 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出线路使用。 用于 × 16 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出线路使用。 WE 输入 写使能输入，低电平有效。该引脚被选为低电平时， I/O 引脚上的数据被写入到指定的地址。 CE 输入 芯片使能输入，低电平有效。该引脚为低电平时，将选择芯片。处于高电平时，则取消选择芯片。 OE 输入 输出使能，低电平有效。低电平有效输入 OE 在读周期内使能数据输出缓冲器。在取消激活高电平的 OE 时， I/O 引脚会进入三态。 BHE 输入 高字节使能，低电平有效。控制着 DQ15–DQ8。 BLE 输入 低字节使能，低电平有效。控制着 DQ7–DQ0。 VSS 接地 器件的接地引脚。必须连接至系统地。 VCC 电源 器件的电源输入。 HSB 输入 / 输出 硬件存储繁忙 （HSB）。该输出为低电平时，它表示硬件存储正在执行过程中。当在芯片外部将其置于 低电平时，它表示一个非易失性存储操作。在每次硬件和软件存储操作之后， HSB 通过标准输出高电 流在一小段时间 （tHHHD）变为高电平，然后通过内部弱上拉电阻一直保持高电平 （外部上拉电阻连接 可选）。 VCAP 电源 自动存储电容。在断电期间给nvSRAM供电是为了在该过程中将数据从SRAM存储到非易失性元件内。 NC 无连接 无连接。该引脚未与裸片 （die）相连接。 文档编号：001-95812 版本 ** 页 4/26 CY14B108L CY14B108N CY14B108L/CY14B108N nvSRAM 由两个相同物理单元中的 成对功能组件组成。它们分别为一个 SRAM 存储器单元和一个 非易失性 QuantumTrap 单元。 SRAM 储存器单元可作为标准的 快速静态 RAM 运行。 SRAM 中的数据被传输到非易失性单元 （存储操作），或从非易失性单元传输到 SRAM （回读操作）。 使用该独特的架构，所有单元都可以并行存储和回读。在存储和 回读操作期间， SRAM 读写操作被禁止。与 SRAM 相同， CY14B108L/CY14B108N 支持无限次读写。此外，它还提供无 限次从非易失性单元的回读操作以及最多 100 万次存储操作。 请参考 第 18 页上的 SRAM 操作的真值表 ，了解读写模式的完 整说明。 SRAM 读取 当 CE 和 OE 为 低 电 平，并 且 WE 和 HSB 为 高电平时， CY14B108L/CY14B108N 将执行读周期。引脚 A0–A19 或 A0–A18 上的地址确定了 1,048,576 数据字节中的访问字节或 524,288 字 （每字的大小为 16 位）中的访问字。字节使能 （BHE、 BLE） 确定将哪些字节使能为输出 （在 16 位字的情况下）。当读取由 地址转换触发时，输出在经过 tAA （读取周期 1）时长后有效。 如果 CE 或 OE 启动了读取操作，输出在 tACE 或 tDOE 中较晚者 时有效 （读取周期 2）。数据输出在 tAA 访问时间内反复响应地 址变化而不需要切换任何控制输入引脚。这一直有效，直到另一 个地址变化或直到 CE 或 OE 变为高电平，或 WE 或 HSB 变为低 电平为止。 上没有电容 时使能了自动存储，那么器件将在电荷不足的情况下 尝试进行自动存储操作以完成存储。这样会破坏 nvSRAM 中存储 的数据。 图 3 显示的是自动存储操作要求的存储电容（VCAP）正确连接。 请参考 第 9 页上的直流电气特性，了解 VCAP 的大小。 VCAP 引 脚上的电压通过芯片上的稳压器输入到 VCC 。上拉应该置于 WE 上， 以在加电期间保持其处于非活动状态。仅当 WE 信号在加电 期间为三态时，该上拉才有效。很多 MPU 在加电时使其控制引 脚进入三态。使用上拉时应该验证该情况。当 nvSRAM 退出加电 回读时， MPU 必须处于活动状态或者 WE 处于非活动状态，直 到 MPU 退出复位状态为止。 为了减少不必要的非易失性存储，将忽略自动存储和硬件存储操 作，除非在最新的存储或回读周期后至少要执行一次写操作。无 论是否发生写操作，都会执行软件触发的存储周期。系统会监控 HSB 信号以检测自动存储周期是否在进行中。 图 3. 自动存储模式 VCC 0.1 uF 10 kOhm 器件运行 SRAM 写入 当 CE 和 WE 均为低电平且 HSB 为高电平时，将执行写循环。地 址输入稳定后才会进入写周期，并且该输入必须保持稳定状态， 直到 CE 或 WE 在周期结束时变为高电平为止。如果数据在 WE 控制的写入结束前或在 CE 控制的写入结束前 tSD 时有效，则公 用 I/O 引脚 DQ0–15 上的数据将被写入到存储器中。字节使能输 入 （BHE、 BLE）确定在 16 位字的情况下写入哪些字节。在整 个写周期期间保持 OE 为高电平以避免公用 I/O 线路上出现数据 总线争用。如果 OE 为低电平，则内部电路将在 WE 变为低电平 之后的 tHZWE 时关闭输出缓冲器。 自动存储操作 CY14B108L/CY14B108N 通过下面三个方法之一将数据存储到 nvSRAM 内：由 HSB 激活的硬件存储操作；由地址序列激活的 软 件 存 储 操 作 ； 器 件 断 电 时 自 动 存 储。自 动 存 储 操 作 是 QuantumTrap 技术的独有特性，在 CY14B108L/CY14B108N 上 默认使能该特性。 在正常工作时，器件从 VCC 接收电流，进而给与 VCAP 引脚连接 的电容充电。芯片使用该存储的电荷执行单个存储操作。如果 VCC 引脚的电压降到 VSWITCH 以下，器件将自动断开 VCAP 引脚 与 VCC 的连接。通过 VCAP 电容提供的电源触发存储操作。 注意 ：如果电容未与 VCAP 引脚连接，则必须使用 第 8 页上的 阻止自动存储中指定的软序列禁用自动存储。如果在 VCAP 引脚 文档编号：001-95812 版本 ** VCC WE VCAP VSS VCAP 硬件存储操作 CY14B108L/CY14B108N 提供了 HSB 引脚以控制和确定存储操 作。使用 HSB 引脚来请求硬件存储周期。当 HSB 引脚被置为低 电平时， CY14B108L/CY14B108N 将在 tDELAY 后有条件地启动 存储操作。仅在最后一个存储或回读周期后发生了对 SRAM 的写 操作时才开始实际的存储周期。HSB 引脚还起到开漏驱动器（内 部 100k 弱上拉电阻）的作用，它在进行 （通过任何手段触发 的）存储时在内部变为低电平以指示繁忙状态。 注意：在每次进行硬件和软件存储操作后， HSB 会在一小段时 间（tHHHD）通过标准输出高电流变为高电平，然后通过内部 100 k 上拉电阻一直保持高电平。 页 5/26 CY14B108L CY14B108N 在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启 动存储操作之前给定的时间 （tDELAY）内完成。但是，在 HSB 变为低电平后请求的所有 SRAM 写周期都被禁止，直到 HSB 重 新变为 高 电 平 为 止。如 果 未 设 置 写 锁 存，则 HSB 不会被 CY14B108L/CY14B108N 置为低电平。但是直到 MPU 或其他外 部源使 HSB 变回高电平，所有 SRAM 读和写周期都被禁止。 在任何存储操作期间，无论它如何启动， CY14B108L/CY14B108N 都会继续将 HSB 引脚设置为低电平， 仅在存储完成时才会释放。存储操作完成后，如果 HSB 引脚变 回高电平， nvSRAM 存储器访问将在 tLZHSB 的时间内被禁止。 如果不使用 HSB ，请保持它的未连接状态。 硬件回读 （加电） 加电时或任何低功耗状态后（VCC< VSWITCH），内部回读请求将 被锁存。如果加电时 VCC 再次超过 VSWITCH 时，将自动启动回 读周期并需要 tHRECALL 的时间来完成。在此期间， HSB 驱动器 将 HSB 引脚设置为低电平，对 nvSRAM 的所有读和写操作都将 被禁止。 软件存储 通过软件地址序列将数据从 SRAM 传输到非易失性存储器内。 CY14B108L/CY14B108N 软件存储周期通过以准确的顺序在六 个特定地址执行连续的 CE 或 OE 控制的读周期来启动。在存储 周期期间，首先擦除上一个非易失性数据，接下来执行非易失性 元件程序。启动存储周期后，将禁用后续的输入和输出，直到该 周期完成。 由于特定地址的读取序列用于存储启动，所以在该序列中要避免 其他读或写访问干预，否则该序列将被中止，并且不会发生任何 存储或回读操作。 想要启动软件存储周期，必须执行下列读取序列： 文档编号：001-95812 版本 ** 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x8FC0 启动存储周期 当 WE 在六个读取序列中始终保持高电平状态时，可以通过 CE 控制的读取或 OE 控制的读取锁定该软件序列。在序列中输入第 六个地址之后，存储周期将立即开始，且芯片被禁用。 HSB 被 置为低电平。达到 tSTORE 周期时间后， SRAM 再次被激活以进 行读和写操作。 软件回读 通过软件地址序列将数据从非易失性存储器传输到 SRAM。同软 件存储周期的启动相似，当想要启动软件回读操作时，也会以相 同的方式执行一个读序列。若要启动回读周期，必须执行下列 CE 或 OE 所控制的读操作序列。 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x4C63，启动回读周期 在内部，回读是两步程序。首先，清除 SRAM 数据；然后，将非 易失性信息传输到 SRAM 单元。在 tRECALL 周期时间后，SRAM 再次处于就绪状态，以进行读和写操作。回读操作不会更改非易 失性元件中的数据。 页 6/26 CY14B108L CY14B108N 表 1. 模式选择 CE WE OE BHE、 BLE[5] A15–A0[6] 模式 I/O 电源 H X X X X 未选中 输出高阻态 待机 L H L L X 读取 SRAM 输出数据 活动 L L X L X 写入 SRAM 输入数据 活动模式 L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8B45 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储禁用 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 激活 [7] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4B46 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储使能 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 激活 [7] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8FC0 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性存储 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 激活 ICC2[7] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4C63 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性回读 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 激活 [7] 勘误表：在器件中， AutoStore Disable （自动存储禁用）特性被禁用。更多信息，请参考 第 24 页上的勘误表。 注释： 5. BHE 和 BLE 仅适用于 × 16 配置。 6. CY14B108L 上有 20 个地址行 （CY14B108N 上有 19 个地址行），其中只有 13 个地址行 （A14 - A2）用于控制软件模式。无需关注其余几个地址行。 7. 六个连续的地址必须按顺序列出。在六个周期期间 WE 必须保持为高电平才能启用非易失性循环。 文档编号：001-95812 版本 ** 页 7/26 CY14B108L CY14B108N 阻止自动存储 通过启动自动存储禁用的序列，可以禁用自动存储功能。以与软 件存储启动类似的方式执行读操作序列。若要启动自动存储禁用 的序列，必须执行下列 CE 或 OE 控制的读操作序列： 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x8B45，自动存储禁用 注意：勘误表：在器件中， AutoStore Disable （自动存储禁用） 特性被禁用。更多有关信息，请参见 第 24 页上的勘误表。 通过启动自动存储使能序列，可以重新使能自动存储。以与软件 回读启动类似的方式执行读操作序列。若要启动自动存储周期使 能序列，必须执行下列 CE 或 OE 控制的读操作序列： 1. 读取地址 0x4E38 有效读取 2. 读取地址 0xB1C7 有效读取 3. 读取地址 0x83E0 有效读取 4. 读取地址 0x7C1F 有效读取 5. 读取地址 0x703F 有效读取 6. 读取地址 0x4B46，自动存储使能 如果禁用或重新使能自动存储功能，需要触发手动存储操作（软 件或硬件）才能在后续的断电循环中保存自动存储状态。器件出 厂时已使能自动存储功能，且已在所有单元中写入了 0x00。 数据保护 CY14B108L/CY14B108N通过禁止外部启动的存储和写操作，在 低电压状态下阻止破坏数据。当 VCC 低于 VSWITCH 时，会检测 到低电压状态。如果 CY14B108L/CY14B108N 在加电时处于写 模式（CE 和 WE 均为低电平），在回读或存储后将禁止写操作， 直到 tLZHSB （HSB 到输出有效的时间）后使能 SRAM 为止。这 样可以防止在加电或掉电时发生意外写操作。 文档编号：001-95812 版本 ** 页 8/26 CY14B108L CY14B108N 最大额定值 超过最大额定值可能会影响器件的使用寿命。这些用户指导未经 过测试。 存储温度 ................................................... –65 °C 到 +150 °C 最长存储时间 处于接地电位的所有引脚上的 瞬变电压 （< 20 ns）...........................–2.0 V 到 VCC + 2.0 V 封装功率散耗能力 （TA = 25 °C）............................................................... 1.0 W 表面组装铅焊温度 （3 秒）....................................... +260 °C 直流输出电流 （每次只输出 1 路电流，持续时间 1 秒）15 mA 在 150°C 环境温度下 ...............................1000 个小时 在 85°C 环境温度下 ............................................ 20 年 静电放电电压 （根据 MIL-STD-883，方法 3015） ........................ > 2001 V 最高结温 ..................................................................... 150 °C 栓锁电流 ................................................................. > 200 mA VCC 上相对于 VSS 的供电电压....................... –0.5 V 到 4.1 V 工作范围 应用于高阻态的输出电压 ....................–0.5 V 到 VCC + 0.5 V 输入电压 .............................................. –0.5 V 至 Vcc + 0.5 V 范围 工业级 环境温度 VCC –40°C 至 +85°C 2.7 V 至 3.6 V 直流电气特性 在工作范围内 参数 说明 VCC 电源 ICC1 平均电流 VCC 最小值 2.7 典型值 [8] 3.0 最大值 3.6 单位 V tRC = 20 ns tRC = 25 ns tRC = 45 ns 无输出负载下取得的值 （IOUT = 0 mA） – – 75 75 57 mA mA mA 无需关注所有输入， tSTORE 持续时 间内平均电流 VCC 为最大值 – – 20 mA 测试条件 ICC2 存储过程中的 VCC 平均电流 ICC3 在 tRC= 200 ns，VCC(Typ)，25 °C 所有输入在 CMOS 电平循环。 无输出负载下取得的值 （IOUT = 0 条件下的 VCC 平均电流 mA）。 – 40 – mA ICC4 自动存储周期期间的 VCAP 平均 电流 无需关注所有的输入。 tSTORE 期间 的平均电流 – – 10 mA ISB VCC 待机电流 CE > （VCCQ – 0.2 V）。 VIN < 0.2 V 或 > (VCC – 0.2 V)。完成 非易失性循环后待机电流的强度。 输入处于静态。 f = 0 MHz。 – – 10 mA IIX[9] 输入漏电流 （HSB 除外） VCC = Max， VSS < VIN < VCC –2 – +2 A –200 – +2 A –2 – +2 A 2.0 – VCC + 0.5 V 输入漏电流 （适用于 HSB） VCC = Max， VSS < VIN < VCC IOZ 断开状态输出漏电流 VCC = 最大值， VSS < VOUT < VCC， CE 或 OE > VIH 或 BHE/BLE > VIH 或 WE < VIL VIH 输入高电平电压 VIL 输入低电平电压 VOH VOL Vss – 0.5 – 0.8 V 输出高电平电压 IOUT = –2 mA 2.4 – – V 输出低电平电压 IOUT = 4 mA – – 0.4 V 注释： 8. 典型值满足温度为 25°C、 VCC = VCC(Typ) 等条件。并非 100% 进行了测试。 9. 如果高电平有效和低电平有效的驱动程序均被禁用，对于 HSB 引脚，当 VOH 等于 2.4 V 时， IOUT = -2 µA。使能这些驱动程序后，标准 VOH 和 VOL 均有效。该参数 被特性表征化，但未经过测试。 文档编号：001-95812 版本 ** 页 9/26 CY14B108L CY14B108N 直流电气特性 （续） 在工作范围内 参数 VCAP[10] 存储电容 说明 测试条件 介于 VCAP 引脚和 VSS 之间 VVCAP[11、 12] 器件在 VCAP 引脚上的最大驱动 电压 最小值 122 典型值 [8] 150 最大值 360 单位 F – – VCC V VCC = 最大值 数据保留时间与耐久性 在工作范围内 参数 DATAR NVC 数据保留时间 说明 最小值 20 单位 非易失性存储操作 1,000 年 K 最大值 14 单位 pF 14 pF 电容值 参数 [12] 说明 CIN 输入电容 COUT 输出电容 测试条件 TA = 25 °C， f = 1 MHz， VCC = VCC(Typ) 热阻 参数 [12] JA JC 说明 热阻 （结温至室温） 热电阻 （结温至壳温） 测试条件 根据 EIA/JESD51 的要求，测 试条件应遵循测试热阻的标 准测试方法和过程。 48 球型焊盘 FBGA 44 引脚 TSOP 54 引脚 TSOP 单位 II II 42.2 45.3 44.22 °C/W 6.3 5.2 8.26 °C/W 注释： 10. 最小的 VCAP 值要保证能够提供顺利完成自动存储操作所需要的电荷。 VCAP 的最大值可保证 VCAP 的电容在加电回读周期期间充电至最小电压，以便紧急断电循环可 以顺利完成自动存储操作。因此，建议始终使用在指定最小和最大极限值内的电容。请参考应用手册 AN43593，了解有关 VCAP 选项的详细信息。 11. 当选择 VCAP 电容时，可提供 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内， VCAP 电容的额定电压应高于 VVCAP 电压。 12. 这些参数得到设计保证，但未经过测试。 文档编号：001-95812 版本 ** 页 10/26 CY14B108L CY14B108N 交流测试负载 图 4. 交流测试负载 577 3.0 V 577 3.0 V R1 针对三态规范 R1 输出 输出 30 pF R2 789 5 pF R2 789 交流测试条件 输入脉冲电平 .........................................................0 V 到 3 V 输入上升和下降时间 （10% – 90%） ......................... < 3 ns 输入和输出的时序参考电平 .......................................... 1.5 V 文档编号：001-95812 版本 ** 页 11/26 CY14B108L CY14B108N 交流开关特性 在工作范围内 参数 [13] 赛普拉斯参数 备用参数 SRAM 读周期 tACS tACE tRC tRC[14] [15] tAA tAA tOE tDOE tOH tOHA[15] tLZ tLZCE[16、 17] tHZ tHZCE[16、 17] [16、 17] tOLZ tLZOE [16、 17] tOHZ tHZOE tPU[16] tPA [16] tPS tPD – tDBE tLZBE[16] – – tHZBE[16] SRAM 写周期 tWC tPWE tSCE tSD tHD tAW tSA tHA tHZWE[16、 17、 18] tLZWE[16、 17] tBW tWC tWP tCW tDW tDH tAW tAS tWR tWZ tOW – 20 ns 说明 25 ns 最小值 最大值 最小值 45 ns 最大值 最小值 最大值 单位 芯片使能访问时间 读周期时间 地址访问时间 输出使能到数据有效的时间 地址更改后的输出保持时间 芯片使能到输出有效的时间 芯片禁用到输出无效的时间 输出被使能到输出有效的时间 输出被禁用到输出无效的时间 芯片被使能到电源有效的时间 芯片被禁用到电源待机的时间 从字节使能到数据有效的时间 字节使能到输出有效的时间 字节禁用到输出无效的时间 – 20 – – 3 3 – 0 – 0 – – 0 – 20 – 20 10 – – 8 – 8 – 20 10 – 8 – 25 – – 3 3 – 0 – 0 – – 0 – 25 – 25 12 – – 10 – 10 – 25 12 – 10 – 45 – – 3 3 – 0 – 0 – – 0 – 45 – 45 20 – – 15 – 15 – 45 20 – 15 ns ns ns ns ns ns ns ns ns ns ns ns ns ns 写周期时间 写入脉冲宽度 从芯片使能到写周期结束的时间 从数据建立到写周期结束的时间 写周期结束后的数据保持时间 从地址建立到写周期结束的时间 从地址建立到写周期开始的时间 写周期结束后的地址保持时间 写周期使能到输出被禁用的时间 写周期结束后的输出有效时间 从字节使能到写周期结束的时间 20 15 15 8 0 15 0 0 – 3 15 – – – – – – – – 8 – – 25 20 20 10 0 20 0 0 – – – – – – – – 10 – – 45 30 30 15 0 30 0 0 – 3 30 – – – – – – – – 15 – – ns ns ns ns ns ns ns ns ns ns ns 3 20 开关波形 图 5. 第一个 SRAM 读周期 （地址控制）[14、 15、 19] tRC Address Address Valid tAA Data Output Previous Data Valid Output Data Valid tOHA 注释： 13. 测试条件采用的信号跳变时间不大于 3 ns， VCC/2 的时序参考电平， 0 至 VCC(typ) 的输入脉冲电平以及页 11 上的图 4 中所示的指定 IOL/IOH 的输出负载和负载电容。 14. 在 SRAM 读周期内， WE 必须保持高电平状态。 15. 当 CE、 OE 和 BHE/BLE 均为低电平时，器件会继续被选中。 16. 这些参数仅通过设计保证，并未经过测试。 17. 稳定状态下所测量的输出电压为 ±200 mV。 18. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 19. 在读和写周期内， HSB 必须保持为高电平状态。 文档编号：001-95812 版本 ** 页 12/26 CY14B108L CY14B108N 开关波形 （续） 图 6. 第二个 SRAM 读周期 （CE 和 OE 控制） [20、 21、 22] Address Address Valid tRC tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tHZBE tLZOE tDBE BHE, BLE tLZBE Data Output High Impedance Output Data Valid tPU ICC tPD Active Standby 图 7. 第一个 SRAM 写周期 （WE 控制） [20、 22、 23、 24] tWC Address Address Valid tSCE tHA CE tBW BHE, BLE tAW tPWE WE tSA tSD Data Input Input Data Valid tHZWE Data Output tHD Previous Data tLZWE High Impedance 注释： 20. BHE 和 BLE 仅适用于 × 16 配置。 21. 在 SRAM 读周期内， WE 必须保持高电平状态。 22. 在读和写周期内， HSB 必须保持为高电平状态。 23. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 24. 地址转换期间， CE 或 WE 必须 >VIH。 文档编号：001-95812 版本 ** 页 13/26 CY14B108L CY14B108N 开关波形 （续） 图 8. 第二个 SRAM 写周期 （CE 控制） [25、 26、 27、 28] tWC Address Valid Address tSA tSCE tHA CE tBW BHE, BLE tPWE WE tHD tSD Input Data Valid Data Input High Impedance Data Output 图 9. 第三个 SRAM 写周期 （BHE 和 BLE 控制） [25、 26、 27、 28] tWC Address Address Valid tSCE CE tSA tHA tBW BHE, BLE tAW tPWE WE tSD Data Input tHD Input Data Valid High Impedance Data Output 注释： 25. BHE 和 BLE 仅适用于 × 16 配置。 26. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 27. 在读和写周期内， HSB 必须保持高电平状态。 28. 地址转换期间， CE 或 WE 必须 >VIH。 文档编号：001-95812 版本 ** 页 14/26 CY14B108L CY14B108N 自动存储 / 上电回读 在工作范围内 参数 20 ns 说明 tHRECALL[29] 加电回读时间 最小值 – tSTORE [30] 存储周期时间 – tDELAY [31] VSWITCH tVCCRISE [32] VHDIS[32] tLZHSB[32] tHHHD[32] 25 ns 45 ns 单位 最大值 20 最小值 – 最大值 20 最小值 – 最大值 20 8 – 8 – 8 ms ms 完成 SRAM 写入周期的时间 – 20 – 25 – 25 ns 低电压触发电平 – 2.65 – 2.65 – 2.65 V 150 – 150 – 150 – s HSB 输出禁用电压 – 1.9 – 1.9 – 1.9 V HSB 到输出有效的时间 – 5 – 5 – 5 s HSB 高电平有效时间 – 500 – 500 – 500 ns VCC 上升时间 开关波形 图 10. 自动存储或加电回读 [33] VCC VSWITCH VHDIS t VCCRISE 30 tHHHD Note Note30 tSTORE tHHHD Note 34 tSTORE 34 Note HSB OUT tDELAY tLZHSB AutoStore tLZHSB tDELAY POWERUP RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) POWER-UP RECALL Read & Write BROWN OUT AutoStore POWER-UP RECALL Read & Write POWER DOWN AutoStore 注释： 29. 当 VCC 大于 VSWITCH 时，将开始计算 tHRECALL。 30. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，将不会发生自动存储或硬件存储操作。 31. 在启动硬件存储和自动存储时，会在 tDELAY 时间内持续使能 SRAM 写操作。 32. 这些参数仅通过设计保证，并未经过测试。 33. 当 VCC 低于 VSWITCH 时，在存储、回读过程中会忽略读写周期。 34. 在通电和断电期间，如果通过外部电阻上拉 HSB 引脚， HSB 会发生短时脉冲。 文档编号：001-95812 版本 ** 页 15/26 CY14B108L CY14B108N 软件控制的存储 / 回读周期 在工作范围内 参数 [35、 36] tRC tSA tCW tHA tRECALL 20 ns 说明 最小值 20 0 15 0 – 存储 / 回读启动周期时间 地址建立时间 时钟脉冲宽度 地址保持时间 回读持续时间 25 ns 最大值 – – – – 200 最小值 25 0 20 0 – 45 ns 最大值 – – – – 200 最小值 45 0 30 0 – 最大值 – – – – 200 单位 ns ns ns ns s 开关波形 图 11. CE 和 OE 控制软件存储 / 回读周期 [36] tRC Address tRC Address #1 tSA Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY 37 Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 图 12. 自动存储使能 / 禁用周期 [36] Address tSA CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tHZCE tSS 37 Note t DELAY DQ (DATA) RWI 注释： 35. 软件序列由 CE 控制的或 OE 控制的读操作提供时钟脉冲。 36. 必须按第 7 页上的表 1 列出的顺序读取六个连续地址。在六个连续周期内， WE 必须保持为高电平状态。 37. 由于在 tDELAY 时间内禁用输出，第六次读取的 DQ 输出数据可能无效。 文档编号：001-95812 版本 ** 页 16/26 CY14B108L CY14B108N 硬件存储周期 在工作范围内 参数 20 ns 说明 25 ns 45 ns 最小值 最大值 最小值 最大值 最小值 最大值 单位 tDHSB 未设置写入锁存时 HSB 到输出有 效的时间 – 20 – 25 – 25 ns tPHSB 硬件存储脉冲宽度 15 – 15 – 15 – ns 软序列处理时间 – 100 – 100 – 100 s tSS [38、 39] 开关波形 图 13. 硬件存储周期 [40] Write latch set tPHSB HSB (IN) tSTORE tHHHD tDELAY HSB (OUT) tLZHSB DQ (Data Out) RWI Write latch not set tPHSB HSB pin is driven high to VCC only by Internal 100 kOhm resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven low. HSB (IN) tDELAY HSB (OUT) tDHSB tDHSB RWI 图 14. 软序列处理时间 [38、 39] Soft Sequence Command Address Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE VCC 注释： 38. 这是执行软序列指令所耗费的时间。 Vcc 电压必须保持高电平以保证有效地寄存指令。 39. 存储和回读等指令会锁定 I/O，直到操作完成，这样会更加延长该时间。请参见特定的指令。 40. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，将不会发生自动存储或硬件存储操作。 文档编号：001-95812 版本 ** 页 17/26 CY14B108L CY14B108N SRAM 操作的真值表 SRAM 操作过程中，必须保持 HSB 为高电平 表 2. × 8 配置的真值表 CE 输入 / 输出 [41] WE OE H X X 高阻态 取消选择 / 断电 待机 L H L 数据输出 （DQ0–DQ7）； 读取 活动 L H H 高阻态 输出处于禁用状态 活动 L L X 数据输入 （DQ0–DQ7）； 写入 活动 模式 电源 表 3. × 16 配置的真值表 BHE[42] BLE[42] 输入 / 输出 [41] CE WE OE H X X X X 高阻态 L X X H H 高阻态 输出处于禁用状态 活动 L H L L L 数据输出 （DQ0–DQ15） 读取 活动 L H L H L 数据输出 （DQ0–DQ7）； 读取 DQ8–DQ15 处于高阻态 活动 L H L L H 数据输出 （DQ8–DQ15） ； DQ0–DQ7 处于高阻态 读取 活动 L H H L L 高阻态 输出处于禁用状态 活动 L H H H L 高阻态 输出处于禁用状态 活动 L H H L H 高阻态 输出处于禁用状态 活动 L L X L L 数据输入 （DQ0–DQ15） 写入 活动模式 L L X H L 数据输入 （DQ0–DQ7）； 写入 DQ8–DQ15 处于高阻态 活动模式 L L X L H 数据输入 （DQ8–DQ15） ； DQ0–DQ7 处于高阻态 活动模式 模式 取消选择 / 断电 写入 电源 待机 注释： 41. 数据 DQ0–DQ7 适用于 × 8 配置；数据 DQ0–DQ15 适用于 × 16 配置。 42. BHE 和 BLE 仅适用于 × 16 配置。 文档编号：001-95812 版本 ** 页 18/26 CY14B108L CY14B108N 订购信息 速率 订购代码 （ns） 20 CY14B108L-ZS20XIT 25 45 封装图 封装类型 51-85087 44 引脚 TSOP II CY14B108L-ZS20XI 51-85087 44 引脚 TSOP II CY14B108L-ZS25XIT 51-85087 44 引脚 TSOP II CY14B108L-ZS25XI 51-85087 44 引脚 TSOP II CY14B108L-BA25XIT 51-85128 48 球型焊盘 FBGA CY14B108L-BA25XI 51-85128 48 球型焊盘 FBGA CY14B108N-BA25XIT 51-85128 48 球型焊盘 FBGA CY14B108N-BA25XI 51-85128 48 球型焊盘 FBGA CY14B108N-ZSP25XIT 51-85160 54 引脚 TSOP II CY14B108N-ZSP25XI 51-85160 54 引脚 TSOP II CY14B108L-ZS45XIT 51-85087 44 引脚 TSOP II CY14B108L-ZS45XI 51-85087 44 引脚 TSOP II CY14B108L-BA45XIT 51-85128 48 球型焊盘 FBGA CY14B108L-BA45XI 51-85128 48 球型焊盘 FBGA CY14B108N-BA45XIT 51-85128 48 球型焊盘 FBGA CY14B108N-BA45XI 51-85128 48 球型焊盘 FBGA CY14B108N-ZSP45XIT 51-85160 54 引脚 TSOP II CY14B108N-ZSP45XI 51-85160 54 引脚 TSOP II 工作范围 工业级 上述的所有器件都是无铅的。 订购代码定义 CY 14 B 108 L - ZS 20 X I T 选项： T — 盘带封装 空白 — 标准 温度： I －工业级（-40 到 85°C） 无铅 封装： ZS - 44 引脚 TSOP II BA - 48 球型焊盘 FBGA ZSP - 54 引脚 TSOP II 电压： B - 3.0 V 数据总线： L-×8 N - × 16 速度： 20 - 20 ns 25 - 25 ns 45 - 45 ns 容量： 108 - 8 Mb 14 - NVSRAM 塞普拉斯 文档编号：001-95812 版本 ** 页 19/26 CY14B108L CY14B108N 封装图 图 15. 44 引脚 TSOP II 封装外形， 51-85087 51-85087 *E 文档编号：001-95812 版本 ** 页 20/26 CY14B108L CY14B108N 封装图 （续） 图 16. 48 球型焊盘 FBGA （6 × 10 × 1.2 mm）封装外形， 51-85128 51-85128 *F 文档编号：001-95812 版本 ** 页 21/26 CY14B108L CY14B108N 封装图 （续） 图 17. 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm）封装外形， 51-85160 51-85160 *E 文档编号：001-95812 版本 ** 页 22/26 CY14B108L CY14B108N 缩略语 文档规范 说明 测量单位 缩略语 CMOS 互补金属氧化物半导体 BHE 字节高电平使能 °C 摄氏度 BLE 字节低电平使能 k 千欧 CE EIA 芯片使能 kHz 千赫兹 电子工业联盟 MHz 兆赫兹 FBGA 小间距球栅阵列 A 微安 HSB I/O 硬件存储繁忙 F 微法 输入 / 输出 s 微秒 nvSRAM 非易失性静态随机存取存储器 mA 毫安 OE RoHS 输出使能 ms 毫秒 有害物质限制 ns 纳秒 RWI 禁止读和写 欧姆 SRAM 静态随机存取存储器 % 百分比 TSOP 薄小外型封装 pF 皮法 WE 写入使能 s 秒 V 伏特 W 瓦特 文档编号：001-95812 版本 ** 符号 测量单位 页 23/26 CY14B108L CY14B108N 勘误表 本节描述了大小为 8 Mbit （2048 K × 8， 1024 K × 16）的 nvSRAM 产品系列的勘误表。勘误表中包括勘误触发条件、影响范围、可 用解决方案和芯片修订适用性。 若有任何问题，请联系本地赛普拉斯销售代表。您可以将相关问题直接发送给这个邮箱：[email protected]。 受影响的器件型号 器件型号 器件特性 CY14B108L 1024 K × 8，在 44 TSOP-II 和 48 FBGA 封装选项中的异步接口 nvSRAM CY14B108N 512 K × 16，在 54 TSOP-II 和 48 FBGA 封装选项中的异步接口 nvSRAM 8 Mb （1024 K × 8, 512 K × 16） nvSRAM 的合格状态 生产器件。 8 Mb （1024 K × 8, 512 K × 16） nvSRAM 勘误表汇总 下表定义了可用的 CY14B108L、 CY14B108N 器件的勘误表适用情况。 项目 1. 自动存储禁用特性不起作用。 器件型号 芯片版本 CY14B108L CY14B108N 版本 0 修复状态 无。 该问题适用于生产过程 中所有 8 Mb 的 nvSRAM 器件。 1. 自动存储禁用特性不起作用。 ■ 问题定义 在 nvSRAM 中，自动存储禁用软件序列禁用了 AutoStore 功能。对于在断电时将数据写到 SRAM 内不需要自动保存，而是通过 AutoStore Disable 性能实现。即使 AutoStore 功能被禁用后， 8 Mb nvSRAM 仍在一半的存储器 （4 Mb）中会自动执行非易失性 存储操作。原因如下： 8 Mb nvSRAM 使用两个 4 Mb 的骰子叠，其中每个芯片的 HSB 引脚互相连接。晶片堆叠 （stacked-die）中的每一个 nvSRAM 芯 片会单独监控 VCC。器件 VCC 断电时，芯片将先检测 VCC 是否下降到 VSWITCH 以下，然后内部触发断电中断，并将 HSB 输出设 置为低电平。因为 HSB 是双向引脚，所以由一个芯片驱动的低电平 HSB 输出的检测方式与另一个芯片驱动的 HSB 输入的检测方 式一样的。因此，其他芯片的低 HSB 输入会内部触发硬件存储，并执行意外的非易失性存储，即使 AutoStore Disable 软件序列已 禁用自动存储功能。 ■ 受影响的参数 无 ■ 触发条件 （S） nvSRAM 自动存储功能被禁用时，器件 VCC 被断电。 ■ 影响范围 通过将意外数据覆盖掉非易失性存储器中现有的数据，它会破坏存储器中一半的数据。 ■ 解决方案 无。在 8 Mb nvSRAM 中不应该使用 AutoStore disable （自动存储禁用）功能。 ■ 修复状态 该问题适用于生产中的所有 8 Mb nvSRAM 器件。对于生产中的现有器件，则无法修改该问题。 文档编号：001-95812 版本 ** 页 24/26 CY14B108L CY14B108N 文档修订记录 文档标题：CY14B108L/CY14B108N、 8 Mbit （1024 K × 8/512 K × 16） nvSRAM 文档编号：001-95812 ECN 版本 变更者 提交日期 ** 4691562 WAHY 文档编号：001-95812 版本 ** 04/10/2015 变更说明 本文档版本号为 Rev**，译自英文版 001-45523 Rev*N。 页 25/26 CY14B108L CY14B108N 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车级产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲器 接口 照明与电源控制 存储器 PSoC cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch 触摸感应产品 USB 控制器 无线 / 射频 psoc.cypress.com/solutions cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2008-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明示 或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发 生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风 险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-95812 版本 ** 本文件中介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 April 10, 2015 页 26/26