LTC2323-12 入力同相範囲の広い デュアル 12ビット+ 符号、 5Msps 差動入力 A/Dコンバータ 特長 n n n n n n n n n n n n n 概要 LTC®2323-12は、差動入力で入力同相範囲の広い低ノイズ、 高速デュアル12ビット+ 符号の逐次比較レジスタ （SAR）A/D コンバータです。LTC2323-12は3.3Vまたは5V 単電源で動作 し、差動入力範囲が 8VP-P なので、広いダイナミックレンジと 高い同相電圧除去比が要求されるアプリケーションに最適で す。LTC2323-12は、 0.5LSBのINL（標準）、12ビット分解能 で欠落コードなし、73dBのSNRを実現します。 スループット・レート：5Msps INL： 0.5LSB（標準） 欠落コードのない 12ビットを保証 入力同相範囲の広い差動入力：8VP-P SNR：標準 73dB（fIN = 2MHz） THD：標準 –85dB （fIN = 2MHz） 125°Cまでの動作を保証 3.3Vまたは5V 単電源 2.048Vまたは4.096Vの低ドリフト （最大 20ppm/°C） 内部リファレンス I/O（入出力） の電圧範囲：1.8V ～ 2.5V SPI 互換シリアル I/O：CMOSまたはLVDS 電力損失：38mW/チャネル （標準） 小型 28ピン （4mm×5mm）QFN パッケージ LTC2323-12は、低ドリフト （最大 20ppm/ C） の2.048Vまたは 4.096V 温度補償リファレンスを内蔵しています。LTC2323-12 は、CMOSまたはLVDSをサポートするSPI 互換の高速シリア ル・インタフェースも内蔵しています。LTC2323-12はスループッ トが 5Msps/チャネルと高速で待ち時間が 1サイクルなので、 多種多様な高速アプリケーションに最適です。LTC2323-12 の消費電力はわずか 38mW/チャネルであり、非活動期間中 の消費電力をさらに節減するため消費電力を5μWまで低減 するナップ・モードとスリープ・モードを備えています。 アプリケーション n n n n n n n L、LT、LTC、LTM、Linear Technologyおよび Linearのロゴは、リニアテクノロジー社の登 録商標です。その他すべての商標の所有権は、それぞれの所有者に帰属します。 高速データ収集システム 通信機器 リモート・データ収集 画像処理 光通信 自動車 多相モータ制御 標準的応用例 DIFFERENTIAL INPUTS NO CONFIGURATION REQUIRED 0 VDD REFOUT1 AIN1+ VBYP1 LTC2323-12 0V REFOUT2 220pF VBYP2 BIPOLAR UNIPOLAR 25Ω 0V 0V AIN1– AIN2+ AIN2– VDD CMOS/LVDS REFINT GND SDO1 SDO2 CLKOUT SCK CNV OGND OVDD 10µF AMPLITUDE (dBFS) DIFFERENTIAL 25Ω 0V SNR = 73dBFS THD = –86dB –20 SINAD = 72.8dB SFDR = 88dB 10µF IN+, IN – INSTRUMENTATION 16k ポイントの FFT fS = 5Msps、fIN = 2.2MHz 3.3V OR 5V 1µF 10µF 1µF TO CONTROL LOGIC (FPGA, CPLD, DSP, ETC.) 1.8V TO 2.5V –40 –60 –80 –100 –120 1µF 232312 TA01a 0 0.5 1 1.5 FREQUENCY (MHz) 2 2.5 232312 TA01b 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 1 LTC2323-12 ピン配置 OGND VBYP2 CMOS/LVDS REFOUT2 REFRTN2 TOP VIEW REFINT 28 27 26 25 24 23 VDD 1 22 SCK – AIN2+ 2 21 SCK+ 20 SDO2 – AIN2 – 3 29 GND GND 4 GND 5 19 SDO2+ 18 CLKOUT – AIN1 – 6 17 CLKOUT+ AIN1+ 7 16 SDO1 – VDD 8 15 SDO1+ OVDD VBYP1 REFOUT1 9 10 11 12 13 14 REFRTN1 電源電圧（VDD）..................................................................... 6V 電源電圧（OVDD）................................................................... 3V 電源バイパス電圧（VBYP1、VBYP2）........................................ 3V アナログ入力電圧 – AIN+、AIN（Note 3）..............................–0.3V ～（VDD ＋0.3V） REFOUT1、2 ........................................–0.3V ～（VDD ＋0.3V） CNV（Note 15） .....................................–0.3V ～（VDD ＋0.3V） デジタル入力電圧 （Note 3）................................ （GND – 0.3V）～（OVDD ＋0.3V） デジタル出力電圧 （Note 3）................................ （GND – 0.3V）～（OVDD ＋0.3V） 電力損失 ........................................................................200mW 動作温度範囲 LTC2323C ............................................................ 0°C ～ 70°C LTC2323I ......................................................... –40°C ～ 85°C LTC2323H ...................................................... –40°C ～ 125°C 保存温度範囲................................................... –65°C ～ 150°C CNV （Notes 1、2） GND 絶対最大定格 UFD PACKAGE 28-LEAD (4mm × 5mm) PLASTIC QFN TJMAX = 125°C, θJA = 43°C/W EXPOSED PAD (PIN 29) IS GND, MUST BE SOLDERED TO PCB 発注情報 無鉛仕上げ テープアンドリール 製品マーキング * パッケージ 温度範囲 LTC2323CUFD-12#PBF LTC2323CUFD-12#TRPBF 23232 28-Lead（4mm×5mm）Plastic QFN LTC2323IUFD-12#PBF LTC2323IUFD-12#TRPBF 23232 28-Lead（4mm×5mm）Plastic QFN –40°C to 85°C LTC2323HUFD-12#PBF LTC2323HUFD-12#TRPBF 23232 28-Lead（4mm×5mm）Plastic QFN –40°C to 125°C 0°C to 70°C さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。* 温度グレードは出荷時のコンテナのラベルで識別されます。 無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。 テープアンドリールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/をご覧ください。 電気的特性 l は全動作温度範囲での規格値を意味する。それ以外は TA = 25 Cでの値 （Note 4）。 SYMBOL PARAMETER CONDITIONS MAX UNITS VIN+ Absolute Input Range (AIN1+, AIN2+) (Note 5) l MIN 0 TYP VDD V VIN– Absolute Input Range (AIN1–, AIN2–) (Note 5) l 0 VDD V VIN+ – VIN– Input Differential Voltage Range VIN = VIN+ – VIN– l –REFOUT1,2 REFOUT1,2 V VCM Common Mode Input Range VIN = (VIN+ + VIN–)/2 l 0 VDD V IIN Analog Input DC Leakage Current l –1 1 µA CIN Analog Input Capacitance 10 pF CMRR Input Common Mode Rejection Ratio fIN = 2.2MHz 85 dB IREFOUT External Reference Current REFINT = 0V, REFOUT = 4.096V 675 µA 232312f 2 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 コンバータ特性 l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値 （Note 4、16）。 SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS Resolution l 12 Bits No Missing Codes l 12 Bits Transition Noise 0.2 INL Integral Linearity Error DNL Differential Linearity Error (Note 6) BZE Bipolar Zero-Scale Error FSE Bipolar Full-Scale Error VREFOUT1,2 = 4.096V (REFINT Grounded) (Note 7) Bipolar Full-Scale Error Drift VREFOUT1,2 = 4.096V (REFINT Grounded) ±0.5 LSBRMS l –1 1 LSB l –0.99 ±0.4 0.99 LSB (Note 7) l –3 0 3 LSB l –20 Bipolar Zero-Scale Error Drift 0.0015 ±3 LSB/°C 20 15 LSB ppm/°C ダイナミック精度 l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。また、AIN = –1dBFS （Note 4、8）。 SYMBOL PARAMETER CONDITIONS SINAD Signal-to-(Noise + Distortion) Ratio fIN = 2.2MHz, VREFOUT1,2 = 4.096V, Internal Reference l MIN TYP 69.8 72.9 dB 73.2 dB 73 dB 73.5 dB fIN = 2.2MHz, VREFOUT1,2 = 5V, External Reference SNR Signal-to-Noise Ratio fIN = 2.2MHz, VREFOUT1,2 = 4.096V, Internal Reference l 70 fIN = 2.2MHz, VREFOUT1,2 = 5V, External Reference THD Total Harmonic Distortion SFDR Spurious Free Dynamic Range fIN = 2.2MHz, VREFOUT1,2 = 4.096V, Internal Reference –85 l fIN = 2.2MHz, VREFOUT1,2 = 5V, External Reference MAX –80 UNITS dB –84 dB 88 dB 88 dB –3dB Input Linear Bandwidth 10 MHz Aperture Delay 500 ps Aperture Delay Matching 500 ps fIN = 2.2MHz, VREFOUT1,2 = 4.096V, Internal Reference l 78 fIN = 2.2MHz, VREFOUT1,2 = 5V, External Reference Aperture Jitter Transient Response Full-Scale Step 1 psRMS 3 ns 内部リファレンスの特性 l は全動作温度範囲での規格値を意味する。それ以外は TA = 25 Cでの値 （Note 4）。 SYMBOL PARAMETER CONDITIONS VREFOUT1,2 Internal Reference Output Voltage 4.75V < VDD < 5.25V 3.13V < VDD < 3.47V l l VREFOUT1,2 Temperature Coefficient (Note 14) l REFOUT1,2 Output Impedance VREFOUT1,2 Line Regulation VDD = 4.75V to 5.25V MIN TYP MAX UNITS 4.088 2.044 4.096 2.048 4.106 2.053 V 3 20 ppm/°C 0.25 Ω 0.3 mV/V 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 3 LTC2323-12 デジタル入力とデジタル出力 l は全動作温度範囲での規格値を意味する。それ以外は TA = 25 Cでの値 （Note 4）。 SYMBOL PARAMETER CONDITIONS MIN VIH High Level Input Voltage l VIL Low Level Input Voltage l IIN Digital Input Current CIN Digital Input Capacitance VOH TYP MAX 0.8 • OVDD VIN = 0V to OVDD l –10 High Level Output Voltage IO = –500µA l OVDD – 0.2 VOL Low Level Output Voltage IO = 500µA l l V 0.2 • OVDD V 10 μA 5 IOZ Hi-Z Output Leakage Current VOUT = 0V to OVDD ISOURCE Output Source Current VOUT = 0V ISINK Output Sink Current VOUT = OVDD VID LVDS Differential Input Voltage VIS LVDS Common Mode Input Voltage VOD UNITS pF V 0.2 –10 10 V µA –10 mA 10 mA 100Ω Differential Termination, OVDD = 2.5V l 240 600 mV 100Ω Differential Termination, OVDD = 2.5V l 1 1.45 V LVDS Differential Output Voltage 100Ω Differential Load, LVDS Mode, OVDD = 2.5V l 100 150 300 mV VOS LVDS Common Mode Output Voltage 100Ω Differential Load, LVDS Mode, OVDD = 2.5V l 0.85 1.2 1.4 V VOD_LP Low Power LVDS Differential Output Voltage 100Ω Differential Load, Low Power, LVDS Mode ,OVDD = 2.5V l 75 100 200 mV VOS_LP Low Power LVDS Common Mode Output Voltage 100Ω Differential Load, Low Power, LVDS Mode ,OVDD = 2.5V l 0.9 1.2 1.4 V MIN TYP MAX UNITS l l 4.75 3.13 5.25 3.47 V V l 1.71 電源要件 l は全動作温度範囲での規格値を意味する。それ以外は TA = 25 Cでの値 （Note 4）。 SYMBOL PARAMETER CONDITIONS VDD Supply Voltage 5V Operation 3.3V Operation OVDD Supply Voltage + – IVDD Supply Current 5Msps Sample Rate (IN = IN = 0V) IOVDD Supply Current 5Msps Sample Rate (CL = 5pF) 5Msps Sample Rate (RL = 100Ω) INAP Nap Mode Current Conversion Done (IVDD) ISLEEP Sleep Mode Current Sleep Mode (IVDD + IOVDD) Sleep Mode (IVDD + IOVDD) PD_3.3V Power Dissipation PD_5V 2.63 V l 14 18 mA l l 2.8 9.5 5 12 mA mA l 2.85 5 mA CMOS Mode LVDS Mode l l 1 1 5 5 μA μA VDD = 3.3V 5Msps Sample Rate (IN+ = IN– = 0V) VDD = 3.3V 5Msps Sample Rate (IN+ = IN– = 0V) CMOS Mode LVDS Mode l l 55 72 58 86 mW mW Nap Mode VDD = 3.3V Conversion Done (IVDD + IOVDD) VDD = 3.3V Conversion Done (IVDD + IOVDD) CMOS Mode LVDS Mode l l 9 32 13 41 mW mW Sleep Mode VDD = 3.3V Sleep Mode (IVDD + IOVDD) VDD = 3.3V Sleep Mode (IVDD + IOVDD) CMOS Mode LVDS Mode l l 5 5 16.5 16.5 μW μW Power Dissipation VDD = 5V 5Msps Sample Rate (IN+ = IN– = 0V) VDD = 5V 5Msps Sample Rate (IN+ = IN– = 0V) CMOS Mode LVDS Mode l l 76 105 100 110 mW mW Nap Mode VDD = 5V Conversion Done (IVDD + IOVDD) VDD = 5V Conversion Done (IVDD + IOVDD) CMOS Mode LVDS Mode l l 15 38 25 40 mW mW Sleep Mode VDD = 5V Sleep Mode (IVDD + IOVDD) VDD = 5V Sleep Mode (IVDD + IOVDD) CMOS Mode LVDS Mode l l 5 5 25 25 μW μW CMOS Mode LVDS Mode 232312f 4 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 A/Dコンバータのタイミング特性 l は全動作温度範囲での規格値を意味する。それ以外は TA = 25 Cでの値 （Note 4）。 SYMBOL PARAMETER CONDITIONS fSMPL Maximum Sampling Frequency tCYC Time Between Conversions tCONV MIN TYP MAX UNITS 5 Msps l (Note 11) l 200 1000000 ns Conversion Time l 161.9 ns tCNVH CNV High Time l 35 ns tDCNVSCKL SCK Quiet Time from CNV↓ (Note 11) l 10 ns tDSCKLCNVH SCK Delay Time to CNV↑ (Note 11) l 20 ns (Notes 12, 13) l tSCK SCK Period 9.4 ns tSCKH SCK High Time l 4 ns tSCKL SCK Low Time l 4 ns 2.5 tDSCKCLKOUT SCK to CLKOUT Delay (Note 12) l tDCLKOUTSDOV SDO Data Valid Delay from CLKOUT↓ CL = 5pF (Note 12) l 2 ns tHSDO SDO Data Remains Valid Delay from CLKOUT↓ CL = 5pF (Note 11) l 2 ns tDCNVSDOV SDO Data Valid Delay from CNV↓ CL = 5pF (Note 11) l 3 ns tDCNVSDOZ Bus Relinquish Time After CNV↑ (Note 11) l tWAKE REFOUT1,2 Wakeup Time CREFOUT1,2 = 10μF Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可 能性がある。長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響 を与える恐れがある。 Note 2：全ての電圧値はグランドを基準にしている。 Note 3：これらのピンの電圧をグランドより低くするか、VDD ピンまたはOVDD ピンの電圧より高 くすると、内部のダイオードによってクランプされる。この製品は、これらのピンの電圧がグラ ンドより低くなるか、VDD ピンまたはOVDD ピンの電圧より高くなった場合でも、ラッチアップを 生じることなく最大 100mAの入力電流を処理できる。 Note 4：VDD = 5V、OVDD = 2.5V、REFOUT1、2 = 4.096V、fSMPL = 5MHz。 Note 5：推奨動作条件。 Note 6：積分非直線性は、実際の伝達曲線のエンドポイントを通る直線からのコードの偏差と して定義されている。偏差は量子化幅の中心から測定される。 Note 7：両極性のゼロ点誤差は、出力コードが 0 0000 0000 0000と1 1111 1111 1111の間を往 復しているときに、− 0.5LSBから測定されたオフセット電圧である。フルスケールの両極性誤 差は、最初と最後の理想的なコード遷移からの–FSまたは+FSの未調整偏差の最悪値であり、 オフセット誤差の影響が含まれる。 ns 2.5 3 ns 10 ms Note 8：dB 表示のすべての規格値は、REFIN = 4.096Vでの±4.096Vのフルスケール入力を基準 にしている。 Note 9：REFOUT1、2をオーバードライブする場合は、REFINT = 0Vに設定して内部リファレンス・ バッファをオフにしなければならない。 Note 10：fSMPL = 5MHz。IREFBUF はサンプル・レートに比例して変化する。 Note 11：設計によって保証されているが、テストされない。 Note 12：パラメータはOVDD = 1.71Vおよび OVDD = 2.5Vでテストされ、保証されている。 Note 13：立ち上がりで捕捉する場合、最大 9.4ns のtSCK により最大 105MHz のシフト・クロック 周波数が可能である。 Note 14：温度係数は出力電圧の最大変化を規定温度範囲で割って計算される。 Note 15：CNVは、低ジッタのデジタル信号源により、標準ではOVDD ロジック・レベルで駆動さ れる。この入力ピンは、少量の電流が流れるTTL 方式の入力回路を内蔵している。 Note 16：1LSB = 2 • REFOUT1、2/212 0.8 • OVDD tWIDTH 0.2 • OVDD tDELAY tDELAY 0.8 • OVDD 0.8 • OVDD 0.2 • OVDD 0.2 • OVDD 50% 50% 232312 F01 図 1. タイミング仕様での電圧レベル 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 5 LTC2323-12 標準的性能特性 （Note 16） 注記がない限り、TA = 25 C、VDD = 5V、OVDD = 2.5V、REFOUT1、2 = 4.096V、fSMPL = 5Msps。 積分非直線性と出力コード 微分非直線性と出力コード DC のヒストグラム 1.00 1.0 70000 0.80 0 –0.5 0.40 50000 0.20 COUNTS DNL ERROR (LSB) INL ERROR (LSB) 60000 0.60 0.5 0 –0.20 –0.40 30000 20000 –0.60 10000 –0.80 –1.0 –4096 0 –2048 2048 OUTPUT CODE –1.00 –4096 4096 0 –2048 2048 OUTPUT CODE 232312 G01 16k ポイントの FFT、fS = 5Msps、 fIN = 2.2MHz 0 4096 74.0 –85 –20 73.5 –90 –80 –100 –140 SNR 73.0 SINAD 72.5 72.0 71.5 –120 1 2 232312 G03 –95 –100 HD2 –105 HD3 0.5 0 1 1.5 FREQUENCY (MHz) 2 2.5 71.0 0 0.5 232312 G04 THD、高調波と入力同相電圧 （100kHz ∼ 2.2MHz） 1 1.5 FREQUENCY (MHz) 2 2.5 –110 0.5 1 1.5 FREQUENCY (MHz) 2 2.5 232312 G06 32k ポイントの FFT、IMD、fS = 5Msps、 VIN+ = 100kHz、VIN– = 2.2MHz SNR、SINADとリファレンス電圧、 （fIN = 500kHz） 0 SNR 73 SNR, SINAD (dBFS) THD –85 –90 HD3 –95 –100 HD2 –20 SINAD AMPLITUDE (dBFS) –80 71 69 67 –105 –110 1.7 0 232312 G05 –75 THD, HARMONICS (dBFS) 0 CODE THD THD, HARMONICS (dBFS) –60 –1 THD、高調波と入力周波数 （50kHz ∼ 2.2MHz） 0 –40 –2 232312 G02 SNR、SINADと入力周波数 （50kHz ∼ 2.2MHz） SNR, SINAD (dBFS) AMPLITUDE (dBFS) 40000 –40 –60 –80 –100 –120 1.9 2.1 2.3 2.5 2.7 2.9 INPUT COMMON MODE (V) 3.1 3.3 232312 G07 65 0.5 1 1.5 2 2.5 3 VREF (V) 3.5 4 4.5 5 232312 G08 –140 0 0.5 1 1.5 FREQUENCY (MHz) 2 2.5 232312 G09 232312f 6 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 標準的性能特性 （Note 16） 注記がない限り、TA = 25 C、VDD = 5V、OVDD = 2.5V、REFOUT1、2 = 4.096V、fSMPL = 5Msps。 クロストークと入力周波数 チャネル 1、チャネル 2 に階段波を 同時に入力した場合の出力の整合 CMRRと入力周波数 –80 –128 5000 –83 OUTPUT CODE (CH1, CH2) 4000 CMRR (dB) CROSSTALK (dBc) –86 –130 –89 –92 –95 –98 3000 2000 CH1 1000 0 –101 –132 0 0.5 1 1.5 2 INPUT FREQUENCY (MHz) –104 2.5 0 0.5 232312 G10 オフセット誤差と温度 1 1.5 FREQUENCY (MHz) 2 2.5 –1000 TIME (ns) 利得誤差と温度 REFOUT1、2 の出力と温度 CH2 CH1 –0.10 –0.20 0 REFOUT (ppm) 0 GAIN ERROR (LSB) LSB 0.10 100 0.10 0.20 0.05 0 0 25 50 –0.10 –40 –25 –10 5 20 35 50 65 80 95 110 125 TEMPERATURE (°C) 232312 G14 75 100 125 150 TEMPERATURE (°C) 232312 G13 –200 2.048V –400 –0.40 –0.50 –50 –25 4.096V –100 –300 –0.05 –0.30 200 232312 G12 200 0.40 0.30 100 0 232312 G11 0.15 0.50 CH2 リファレンス電流と温度、 VREF = 4.096V –500 –50 電源電流とサンプリング周波数 8 0.680 0 50 100 TEMPERATURE (°C) 150 232312 G15 OVDD の電流とSCK の周波数、 CLOAD = 10pF 0.675 0.670 0.665 –40 –20 0 20 40 60 TEMPERATURE (°C) 80 100 120 232312 G16 OVDD CURRENT (mA) SUPPLY CURRENT (mA) REFERENCE CURRENT (mA) 14 12 10 8 6 0 1 2 3 4 5 6 SAMPLE FREQUENCY (Msps) 232312 G17 6 4 2 0 0 10 20 30 40 50 60 70 80 90 100 110 SCK FREQUENCY (MHz) 232312 G18 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 7 LTC2323-12 ピン機能 VDD（ピン1、8） ：電源。VDD は10µFと0.1µFのセラミック・コ ンデンサをデバイスの近くに配置してGNDにバイパスします。 VDD ピンは互いに短絡し、同じ電源で駆動してください。 AIN2+、AIN2– （ピン2、3） ：アナログ差動入力ピン。フルスケール 範囲（AIN2+ – AIN2–） はREFOUT2の正負の電圧です。これら のピンを駆動できる電圧範囲はVDD からGNDまでです。 GND （ピン4、5、10、29） ：グランド。これらのピンと露出パッド （29ピン） は切れ目のないグランド・プレーンに直接接続する 必要があります。 AIN1–、AIN1+ （ピン6、7） ：アナログ差動入力ピン。フルスケール 範囲（AIN1+ – AIN1–） はREFOUT1の正負の電圧です。これら のピンを駆動できる電圧範囲はVDD からGNDまでです。 CNV（ピン9） ：変換入力。このピンが H のときは、サンプリン グ段階が規定されます。このピンを L にすると、変換段階が 開始され、出力データはクロックに同期して出力されます。こ の入力ピンは、低ジッタのパルスにより標準でOVDD レベルに 駆動されるTTL 方式の入力ですが、VDD レベルに設定されま す。このピンはCMOS/LVDSピンの影響は受けません。 REFRTN1（ピン11） ：リファレンス・バッファ1の出力帰路。 REFRTN1はREFOUT1にバイパスします。REFRTN1ピンは グランド・プレーンに接続しないでください。 REFOUT1（ピン12） ：リファレンス・バッファ1の出力。内蔵バッファ はこのピンに公称 4.096Vを出力します。このピンはREFRTN1を基 準にしており、0.1µF（X7R、0402サイズ） のコンデンサと10μF（X5R、 0805サイズ） のセラミック・コンデンサを （ビアなしで） このピンに近 づけて並列に接続してデカップリングする必要があります。このピ ンを駆動する内部バッファをディスエーブルするには、REFINTピ ンを接地します。バッファがディスエーブルされている場合、外部リ ファレンスは1.25V∼5Vの範囲でこのピンを駆動できます。 VBYP1（ピン13） ：この内部電源ピンは1µFのセラミック・コン デンサを使用してグランドにバイパスします。このピンの公称 出力電圧は1.6Vです。 OVDD（ピン14） ：入力/出力インタフェースのデジタル電源。 OVDD の範囲は1.71V ∼ 2.5Vです。この電源は公称値がホ ストのインタフェースと同じ電源電圧に設定します （CMOS： 1.8Vまたは2.5V、LVDS：2.5V）。OVDD ピンは、0.1µFのコン デンサを使用してOGNDにバイパスします。 – SDO1+、SDO1（ピン15、 16） ：チャネル1のシリアル・データ出力。 変換結果は、SCKの各立ち下がりエッジでMSBを先頭にシフトし て出力されます。CMOSモードでは、結果はSDO1+ に出力されま す。ロジック・レベルはOVDD によって決まります。SDO1– は接続し ないでください。LVDSモードでは、結果はSDO1+ およびSDO1– に差動で出力されます。これらのピンは、レシーバ （FPGA） に100Ω の抵抗を外付けすることによって差動で終端する必要があります。 – CLKOUT+、CLKOUT（ピン17、 18） ：シリアル・データのクロック 出力。CLKOUTは、SDO出力をレシーバでラッチするために、ス キューの整合したクロックを出力します。CMOSモードでは、ス キューの整合したクロックはCLKOUT+ に出力されます。ロジッ ク・レベルはOVDD によって決まります。CLKOUT– は接続しない でください。SCKを使用してSDO出力をラッチする低スループッ トのアプリケーションでは、CLKOUT– をOVDD に接続すれば CLKOUT+をディスエーブルできます。LVDSモードでは、 スキュー + – の整合したクロックはCLKOUT およびCLKOUT に差動で出力 されます。これらのピンは、レシーバ（FPGA） に100Ωの抵抗を外 付けすることによって差動で終端する必要があります。 – SDO2+、SDO2（ピン19、 20） ：チャネル2のシリアル・データ出力。 変換結果は、SCKの各立ち下がりエッジでMSBを先頭にシフトし て出力されます。CMOSモードでは、結果はSDO2+ に出力されま す。ロジック・レベルはOVDD によって決まります。SDO2– は接続し ないでください。LVDSモードでは、結果はSDO2+ およびSDO2– に差動で出力されます。これらのピンは、レシーバ （FPGA） に100Ω の抵抗を外付けすることによって差動で終端する必要があります。 – SCK+、SCK（ピン21、 22） ：シリアル・データ・クロック入力。この クロックの立ち下がりエッジにより、変換結果はMSBを先頭にシ フトしてSDOピンに出力されます。CMOSモードでは、シングルエ ンドのクロックを使用してSCK+ を駆動します。ロジック・レベルは OVDD によって決まります。SCK– は接続しないでください。LVDS モードでは、差動クロックを使用してSCK+ およびSCK– を駆動し ます。これらのピンは、レシーバ（ADC）に100Ωの抵抗を外付け することによって差動で終端する必要があります。 OGND（ピン23） ：入力/出力のグランド。このグランドはグラン ド・プレーンに一点で接続する必要があります。OVDD はこの ピンにバイパスされます。 VBYP2（ピン24） ：この内部電源ピンは1µFのセラミック・コン デンサを使用してグランドにバイパスします。このピンの公称 出力電圧は1.6Vです。 CMOS/LVDS（ピン25） ：入力/出力のモード選択。CMOSモー ドをイネーブルするにはこのピンを接地し、LVDSモードをイ ネーブルするにはOVDD に接続します。低消費電力のLVDS モードをイネーブルするには、 このピンをフロート状態にします。 REFOUT2（ピン26） ：リファレンス・バッファ2の出力。内蔵 バッファはこのピンに公称 4.096Vを出力します。このピンは REFRTN2を基準にしており、0.1µF（X7R、0402サイズ）のコ ンデンサと10μF（X5R、0805サイズ） のセラミック・コンデンサ を （ビアなしで） このピンに近づけて並列に接続してデカップリ ングする必要があります。このピンを駆動する内部バッファを ディスエーブルするには、REFINTピンを接地します。バッファ がディスエーブルされている場合、外部リファレンスは1.25V∼ VDD の範囲でこのピンを駆動できます。 232312f 8 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 ピン機能 REFRTN2（ピン27） ：リファレンス・バッファ2の出力帰路。 REFRTN2はREFOUT2にバイパスします。REFRTN2ピンはグ ランド・プレーンに接続しないでください。 して外部リファレンス電圧を使用するには、グランドに接続し ます。このピンにはVDD へのプルアップ抵抗（500k）が内蔵さ れています。 REFINT（ピン28） ：リファレンス・バッファ出力のイネーブル・ ピン。内部リファレンスを使用する場合はVDD に接続します。 REFOUT1および REFOUT2の内部バッファをディスエーブル 露出パッド （ピン29） ：グランド。このパッドはグランドに半田 付けします。 機能ブロック図 VDD 1,8 7 6 AIN1+ AIN1– VBYP1 13 LDO + S/H – 28 REFINT REFOUT1 12 LVDS/CMOS TRI-STATE SERIAL OUTPUT 12-BIT + SIGN SAR ADC 1.2V REF 26 9 G CNV 3 AIN2+ AIN2– VDD 1,8 15 16 OVDD 14 TIMING CONTROL LOGIC OUTPUT CLOCK DRIVER + S/H – CLKOUT– SCK – LVDS/CMOS TRI-STATE SERIAL OUTPUT 12-BIT +SIGN SAR ADC CLKOUT+ SCK+ LVDS/CMOS RECEIVERS 2 SDO1– GND 4, 5, 10, 29 G REFOUT2 SDO1+ SDO2+ SDO2 – 17 18 21 22 19 20 VBYP2 24 LDO 232312 BD タイミング図 ACQUISITION CONVERSION AND READOUT ACQUISITION CNV SCK HI-Z SDO B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 CLKOUT B2 B1 B0 0 HI-Z 232312 TD SERIAL DATA BITS B[12:0] CORRESPOND TO PREVIOUS CONVERSION 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 9 LTC2323-12 アプリケーション情報 伝達関数 LTC2323-12は、差 動 入力で入力同 相 範 囲の広い低ノイ ズ、高速 12ビット+ 符号ビットのデュアル逐次比較レジスタ （SAR）A/Dコンバータです。アナログ入力が柔 軟なので、 ハードウェアを構成する必要なく、完全差動、両極性の疑 似差動、単極性の疑似差動の各駆動方式をサポートしま す。12ビット+ 符 号ビットの2の補 数出力のMSBは、差 動 アナログ入力電圧の符号を表します。 A/Dコンバ ー タの 伝 達 関 数 は、図 2に 示 すように、2 • REFOUTのフルスケール範囲にわたって13ビットの分解能 を備えています。アナログ入力範囲がこのフルスケール範 囲より狭い （疑似差動駆動などの）場合、A/Dコンバータは この狭まった範囲内で12ビットの分解能を示し、表 1に示 すように、オーバーレンジやアンダーレンジの条件でのデ ジタル化という利点が加わります。この独自の機能が特に 有益なのは、制御ループ・アプリケーションです。 コンバータの動作 LTC2323-12は2 段階で動作します。収集段階では、図 3に示 すようにサンプル・コンデンサがアナログ入力ピンAIN+ および AIN– に接続され、差動アナログ入力電圧がサンプリングされ ます。CNVピンの立ち下がりエッジにより変換が開始されま す。変換段階では、13ビットのCDAC が入力SCK パルスごと に逐次比較アルゴリズムを通じて逐次制御され、差動コンパ レータを使用してサンプル入力とリファレンス電圧の2 進重み 付け分数（例：VREFOUT/2、VREFOUT/4 … VREFOUT/4096） を 効率的に比較します。変換の最後には、CDACの出力はサン プリングされたアナログ入力に近づきます。その後、A/Dコン バータの制御ロジックが 13ビットのデジタル出力コードを準 備して、シリアル転送に備えます。 LTC2323-12は2 • REFOUTのフルスケール電圧を213 レベル にデジタル化するので、REFBUF = 4.096VではLSBの大きさ は1mVになります。理想的な伝達特性を図 2に示します。出 力データは2の補数形式です。完全差動入力で駆動した場 合、伝達関数の対象範囲コード数は213 です。疑似差動入力 で駆動した場合、伝達関数の対象範囲コード数は212 です。 OUTPUT CODE (TWO’S COMPLEMENT) 概要 0 1111 1111 1111 0 1111 1111 1110 0 0000 0000 0001 0 0000 0000 0000 1 1111 1111 1111 1LSB = 2 • REFOUT1,2 8192 1 0000 0000 0001 1 0000 0000 0000 –REFOUT –1LSB 0 1LSB INPUT VOLTAGE (V) REFOUT –1LSB 232312 F02 図 2. LTC2323-12 の伝達関数 VDD RON 15Ω AIN1+ CIN 10pF BIAS VOLTAGE VDD AIN1– RON 15Ω CIN 10pF 232312 F03 図 3. LTC2323-12 の差動アナログ入力の等価回路 表 1．アナログ入力動作モードのコード範囲 モード 完全差動 両極性疑似差動 単極性疑似差動 範囲（VIN+ ∼ VIN–） –REFOUT ～ +REFOUT 最小コード 最大コード 1 0000 0000 0000 0 1111 1111 1111 1 1000 0000 0000 0 0111 1111 1111 0 ～ REFOUT 0 0000 0000 0000 0 1111 1111 1111 –REFOUT/2 ～ +REFOUT/2 232312f 10 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 アプリケーション情報 VREF 0V LT1819 VREF + – 0V LTC2323-12 25Ω AIN1+ REFOUT1 10µF VREF VBYP1 220pF 10k VREF /2 10k 1µF + – VREF /2 25Ω AIN1– 1µF TO CONTROL LOGIC (FPGA, CPLD, DSP, ETC.) SDO1 CLKOUT SCK ONLY CHANNEL 1 SHOWN FOR CLARITY 232312 F04 図 4. 両極性疑似差動のアプリケーション回路 アナログ入力 両極性の疑似差動入力電圧範囲 LTC2323-12の差動入力は柔軟性が高いので、構成の必要な く幅広いアナログ信号を変換できます。LTC2323-12は、AIN+ ピンとAIN– ピンの間の差電圧をデジタル化する一方で、広 い同相入力範囲をサポートしています。アナログ入力信号が VDDとGNDの範囲内にとどまる場合には、信号間の関係を 互いに自由なものにすることができます。LTC2323-12は、単極 性 / 双極性の疑似差動、完全差動など、種類がさらに制限さ れたアナログ入力信号を構成の必要なくデジタル化できます。 両極性の疑似差動構成とは、一方のアナログ入力を固定電 圧（標準ではVREF/2）で駆動し、信号をもう一方のAIN ピン に入力することを意味します。この場合、アナログ入力の振幅 範囲は固定入力電圧を中心に対称となるので、A/D 変換の 範囲がフルスケールの半分となる両極性の2の補数出力コー ドが得られます。この構成を図 4に示し、対応する伝達関数 を図 5に示します。アナログ入力ピンの固定電圧は必ずしも VREF/2に設定する必要はありませんが、VDD レールの範囲内 のいずれかの電圧に設定することにより、代替入力がこの電 圧を中心として対称に振れることができます。入力信号（AIN+ – AIN–） が REFOUT/2を超えて振れる場合、有効なコードは A/Dコンバータによって生成されるので、必要に応じてユーザ がクランプする必要があります。 LTC2323-12のアナログ入力は、図 3に示す等価回路でモデ ル化できます。入力のバック・トゥ・バック・ダイオードは、ESD 保護を実現するクランプを形成します。収集段階では、サンプ リング・コンデンサによる10pF（CIN） とサンプリング・スイッチ のオン抵抗による約 15Ω（RON）が入力に直列に接続されま す。両方の入力に共通する不要な信号は、ADCサンプリング 回路の同相除去特性によって減少します。収集中にCIN コン デンサを充電するときには、ADCコアの入力に少量の電流ス パイクが流れます。 シングルエンド信号 ADC CODE (2’s COMPLEMENT) シングルエンド信号はLTC2323-12によって直接デジタル化で きます。同相信号除去性能が向上するように、これらの信号 は疑似差動式に検出します。主要なアナログ信号のリファレン ス信号（例：グランド検出信号） を別のAIN ピンに接続するこ とにより、2つの信号と同相のノイズまたは外乱はA/Dコンバー タの高いCMRRによって除去されます。LTC2323-12は、その 柔軟性により、疑似差動の単極性信号と両極性信号の両方 に対応し、構成の必要はありません。入力同相範囲が広いの で、アナログ入力の前段でのシグナル・コンディショニング回 路の精度要件が緩和されます。 4095 2047 –VREF –VREF /2 –2048 –4096 0 VREF /2 VREF AIN (AIN+ – AIN–) DOTTED REGIONS AVAILABLE BUT UNUSED 232312 F05 図 5. 両極性疑似差動の伝達関数 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 11 LTC2323-12 アプリケーション情報 る単極性の2の補数出力コードが得られます。この構成を図 6 に示し、対応する伝達関数を図 7に示します。入力信号（AIN+ – AIN–）が負側に振れる場合、有効なコードはA/Dコンバー タによって生成されるので、必要に応じてユーザがクランプす る必要があります。 単極性の疑似差動入力電圧範囲 単極性の疑似差動構成とは、一方のアナログ入力をグランド で駆動し、信号をもう一方のAIN ピンに入力することを意味し ます。この場合、アナログ入力の振幅範囲はグランドとVREF の間になるので、A/D 変換の範囲がフルスケールの半分とな VREF 0V LT1818 VREF + – 0V LTC2323-12 25Ω AIN1+ VBYP1 220pF 25Ω REFOUT1 AIN1– SDO1 CLKOUT SCK 10µF 1µF TO CONTROL LOGIC (FPGA, CPLD, DSP, ETC.) 232312 F06 図 6. 単極性疑似差動のアプリケーション回路 ADC CODE (2’s COMPLEMENT) 4095 2047 –VREF –VREF /2 –2048 –4096 0 VREF /2 VREF AIN (AIN+ – AIN–) DOTTED REGIONS AVAILABLE BUT UNUSED 232312 F07 図 7. 単極性疑似差動の伝達関数 232312f 12 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 アプリケーション情報 シングルエンドから差動への変換 前述したように、シングルエンド信号は直接デジタル化できま すが、より広いダイナミックレンジが求められる場合は、シン グルエンドから差動への変換回路を使用することもできます。 LTC2323-12の入力で差動信号を生成することにより、A/Dコ ンバータに入力される信号の振幅は最大になるので、実現可 能なSNR が高くなります。 シングルエンドから差動への変換を行うには、図 8に示すよう に、LT®1819 高速デュアル・オペアンプの使用を推奨します。 この場合、最初のアンプは単位利得のバッファとして構成さ れており、シングルエンド入力信号はこのアンプの高インピー ダンス入力を直接駆動します。 完全差動入力 LTC2323-12の最大限の歪み性能を実現するため、図 9に示 すように、2つの単位利得バッファとして構成したLT1819を 介して駆動する歪みの少ない完全差動信号源を使用できま す。この回路により、データシートのTHD 規格である–85dB を500kHz 以下の入力周波数で完全に満たすことができます。 高周波数領域で得られたデータシートの標準的性能曲線で は、A/Dコンバータと信号源の間に高調波除去フィルタを使 用して、歪みの主要な発生源としてのオペアンプを取り除きま した。 VREF 0V 200Ω VREF /2 VREF LT1819 + – VREF + – VREF 200Ω 完全差動構成では、アナログ入力電圧範囲（AIN+ – AIN–） が REFOUTになります。この構成では、入力信号は各 AINピ ンで駆動され、通常は同じ範囲で逆の極性になります。これ により、入力信号の同相電圧除去比が高くなります。アナログ 入力の同相電圧はVDD の入力電圧範囲内であれば何 Vでも かまいませんが、全範囲の入力信号のピーク振幅によって制 限されます。たとえば、VDD = 5VDC で内部リファレンスを使用 する場合、全入力電圧範囲は 4.096Vになります。通常は入 力電圧範囲の半分が各 AINピンで駆動されるので、AINピン ごとに4.096VP-P の信号電圧範囲が得られます。これにより、 同相電圧の変動許容範囲は約 0.9Vになります。外部リファレ ンスを使用する場合は、A/Dコンバータの全範囲のコードを より狭い範囲内に圧縮することにより、同相電圧の許容範囲 を広げることができます。たとえば、2.048Vの外部リファレン スをVDD = 5Vで使用する場合、全範囲は 2.048Vになり、 各 AINの信号範囲は2.048VP-P に制限されるので、約 3Vの 同相電圧範囲が可能になります。入力電圧範囲を圧縮すると SNR が約 1dB 低下します。入力電圧範囲の圧縮が便利なの は、レール・トゥ・レールの振幅が不可能な単電源のアナログ 入力ドライバを使用する場合です。完全差動構成を図 10に示 し、対応する伝達関数を図 11に示します。 0V 0V VREF 0V 0V LT1819 + – VREF + – VREF 0V 0V 232312 F09 232312 F08 図 8. シングルエンド入力 / 差動出力ドライバ 図 9. 完全差動信号源のバッファとなるLT1819 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 13 LTC2323-12 アプリケーション情報 入力駆動回路 信号源が低インピーダンスの場合は、利得誤差を発生する ことなく、LTC2323-12の高インピーダンス入力を直接駆動 することができます。信号源が高インピーダンスの場合は、 収集時のセトリング時間を最小にするためとA/Dコンバー タの歪み性能を最適化するために、バッファを接続する必 要があります。収集時にはA/Dコンバータの入力に電流ス パイクが流れるので、DC 入力であっても、セトリング時間 の最小化が重要です。 VREF 0V 最良の性能を得るには、バッファ・アンプを使用してLTC232312のアナログ入力を駆動する必要があります。バッファ・アン プは出力インピーダンスが低いので、利得誤差を最小限に抑 えることと、収集段階ではアナログ信号の高速セトリングが可 能です。また、バッファ・アンプは、収集時に少量の電流スパイ クが流れるA/Dコンバータの入力を信号源から切り離す役割 も果たします。 VREF LT1819 + – 0V LTC2323-12 25Ω AIN1+ REFOUT1 VBYP1 220pF VREF 0V VREF + – 0V 25Ω AIN1– SDO1 CLKOUT SCK ONLY CHANNEL 1 SHOWN FOR CLARITY 10µF 1µF TO CONTROL LOGIC (FPGA, CPLD, DSP, ETC.) 232312 F10 図 10. 完全差動のアプリケーション回路 ADC CODE (2’s COMPLEMENT) 4095 2047 –VREF –VREF /2 0 VREF /2 VREF AIN (AINn + – AINn –) –2048 –4096 232312 F11 図 11. 完全差動の伝達関数 232312f 14 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 アプリケーション情報 入力フィルタリング A/Dコンバータのリファレンス バッファ・アンプと信号源のノイズと歪みはA/Dコンバータの ノイズと歪みに加わるので、これらについても考慮しなければ なりません。入力信号にノイズが多い場合は、バッファ・アンプ の入力の前に低帯域幅のフィルタを使ってノイズを最小限に 抑えます。多くのアプリケーションでは、図 12に示す簡単な1 ポールのRCローパス・フィルタで十分です。 入力の抵抗分割器回路網、サンプリング・スイッチオン抵抗 （RON）、およびサンプル・コンデンサ （CIN） が第 2のローパス・ フィルタを構成し、ADCコアへの入力帯域幅を110MHzに制 限します。ノイズ密度の低いバッファ・アンプを選択して、この 帯域幅でのSNRの劣化を最小限に抑える必要があります。 RCフィルタのコンデンサと抵抗は歪みを大きくする可能性 があるので、これらの部品は高品質のものを使用します。 NPOタイプやシルバー・マイカ・タイプの誘電体コンデンサ は優れた直線性を示します。表面実装型カーボン抵抗は、 半田付け工程で生じる損傷および自己発熱により歪みが生 じることがあります。表面実装型金属皮膜抵抗は、この2つ の問題に対してはるかに耐性があります。 SINGLE-ENDED INPUT SIGNAL 内部リファレンス LTC2323-12は、低ノイズ、低ドリフト （最大 20ppm/ C）の温 度補償バンドギャップ・リファレンスを内蔵しています。内部で バッファに接続されており、REFOUT1、2（ピン12、26） で利 用できます。リファレンス・バッファにより、内部リファレンスの 電圧は、電源電圧 VDD = 5Vの場合は4.096Vになり、VDD = 3.3Vの場合は2.048Vになります。0.1µF（X7R、0402サイズ） のコンデンサと10μF（X5R、0805サイズ） のセラミック・コンデ ンサを並列に接続してREFOUT1、2をREFRTN1、2にバイパ スし、リファレンス・バッファを補償してノイズを最小限に抑え ます。0.1µFのコンデンサはLTC2323-12のパッケージにでき るだけ近づけて、配線インダクタンスを最小限に抑えます。内 部リファレンス・バッファをイネーブルするにはREFINTピンを VDD に接続します。 表 2．REFOUT1、2 の電圧源および範囲とVDD VDD REFINTピン REFOUT1、2ピン 5V 5V 内部 4.096V 5V 3.3V 3.3V 0V BW = 1MHz ±4.096V 外部（1.25V ～ 5V） ±1.25V ～ ±5V 外部（1.25V ～ 3.3V） ±1.25V ～ ±3.3V 内部 2.048V ±2.048V IN+ LTC2323 IN– 50Ω 3.3nF 0V 3.3V 差動電圧範囲 SINGLE-ENDED TO DIFFERENTIAL DRIVER 232312 F12 図 12. 入力信号チェーン 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 15 LTC2323-12 アプリケーション情報 外部リファレンス 内部リファレンス・バッファは、図 13（bおよび c） に示すように、 REFOUT1、2に外部リファレンスを接続して1.25V ∼ 5Vの 範囲でオーバードライブすることもできます。そのためには、 REFINTを接地してリファレンス・バッファをディスエーブルす る必要があります。リファレンス・バッファがディスエーブルさ れると、55kの内部抵抗がREFOUT1、 2ピンの負荷になります。 入力信号振幅と対応するSNRをできるだけ大きくするため、 REFOUT1、2をオーバードライブする場合はLTC6655-5の使 用を推奨します。LTC6655-5は、LTC6655-4.096と同様に小 型、高精度、低ドリフトで、拡張温度範囲に対応します。5Vリ ファレンスを使用することにより、SNRを高くすることができ ます。0.1µF（X7R、0402サイズ）のコンデンサと10μF（X5R、 0805サイズ） のセラミック・コンデンサを、REFOUT1、2および REFRTN1、2の各ピンに近づけて並列に接続し、LTC6655-5 をバイパスすることを推奨します。 内部リファレンス・バッファのトランジェント応答 LTC2323-12のREFOUT1、2ピンには、各 変 換サイクルの 間に外付けのバイパス・コンデンサから電荷（QCONV）が引 き寄せられます。内部リファレンス・バッファをオーバードラ イブする場合は、外部リファレンスが IREF = QCONV/tCYC に 等しいDC 電流でこの全電荷を供給する必要があります。 したがって、REFOUT1、2に流れるDC 電流は、サンプリング・ レートと出力コードによって異なります。図 14に示すように、 長時間のアイドル状態の後、集中的にサンプリングされるア プリケーションでは、IREFBUF は短時間で約 75µA から最大 500µA （REFOUT1、2 = 5V、5Msps 時） になります。このDC 電 REFINT VDD REFINT REFOUT1 3.3V TO 5V 0.1µF 10µF REFOUT1 LTC2323-12 0.1µF 5V TO 13.2V REFRTN1 0.1µF REFRTN2 0.1µF 10µF LTC6655-4.096 VIN VOUT_F SHDN VOUT_S 10µF LTC2323-12 REFRTN1 0.1µF REFRTN2 10µF REFOUT2 GND REFOUT2 GND 232312 F13a 232312 F13b （13a）LTC2323-12 の内部リファレンス回路 （13b）共用の外部リファレンス回路を使用するLTC2323-12 5V TO 13.2V 0.1µF REFINT LTC6655-4.096 VIN VOUT_F SHDN VOUT_S REFOUT1 0.1µF 10µF REFRTN1 0.1µF 0.1µF LTC6655-2.048 VIN VOUT_F SHDN VOUT_S LTC2323-12 REFRTN2 10µF REFOUT2 GND 232312 F13c （13c）異なる外部リファレンス電圧を使用するLTC2323-12 図 13. リファレンスの接続 232312f 16 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 アプリケーション情報 流のステップにより、外部リファレンスにトランジェント応答が 生じます。REFOUT1、2の電圧が正常値から逸脱すると、出 力コードの精度に影響を与えるので、このトランジェント応答 には配慮が必要です。変換の待ち時間が 1サイクルあるので、 集中的なサンプリング期間の開始時には最初の変換結果が 無効になります。外部リファレンスを使用してREFOUT1、2を オーバードライブする場合は、高速セトリング特性のLTC6655 リファレンスを推奨します。 ダイナミック性能 A/Dコンバータの周波数応答、歪み、およびノイズを定格 のスループットでテストするには、高速フーリエ変換（FFT） の手法を使用します。低歪みの正弦波を入力し、そのデジ タル出力をFFTアルゴリズムを使用して解析することによ り、基本波の外側の周波数に関してA/Dコンバータのスペ クトルの内容を調 べることができます。LTC2323-12では、 AC 歪みとノイズの測定値について、いずれも保証された テスト済みの限界値を示しています。 信号対ノイズ＋歪み比（SINAD） CNV IDLE PERIOD 232312 F14 図 14. 集中的なサンプリングを示すCNV の波形 5000 信号対ノイズ比（SNR） 4000 OUTPUT CODE (CH1, CH2) 信号対ノイズ＋歪み比 （SINAD） は、基本入力周波数のRMS 振幅とA/Dコンバータ出力での他のすべての周波数成分の RMS 振幅の比です。出力の帯域は、DCより高くサンプリン グ周波数の半分より低い周波数に制限されます。図 16は、 LTC2323-12 が 2.2MHzの入力、5MHzのサンプリング・レート で72.9dBの標準 SINADを達成していることを示しています。 3000 信号対ノイズ比 （SNR） は、基本入力周波数のRMS 振幅と、1 次から5 次までの高調波とDCを除く他のすべての周波数成 分のRMS 振幅の比です。図 16は、LTC2323-12 が 2.2MHzの 入力、5MHzのサンプリング・レートで73dBの標準 SNRを達 成していることを示しています。 CH2 2000 CH1 1000 0 –1000 0 100 200 TIME (ns) 232312 F15 図 15. LTC2323-12 のトランジェント応答 0 AMPLITUDE (dBFS) –20 –40 –60 –80 –100 –120 –140 0 0.5 1 1.5 FREQUENCY (MHz) 2 2.5 232312 F16 図 16. LTC2323-12 の 16k ポイントの FFT 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 17 LTC2323-12 アプリケーション情報 全高調波歪み （THD） 電源シーケンシング 全高調波歪み （THD） は、入力信号のすべての高調波のRMS 値の合計と基本波のRMS 値との比です。帯域外高調波は、 DC からサンプリング周波数の半分（fSMPL/2） までの周波数帯 域で折り返し歪みを生じます。THDは次のように表されます。 LTC2323-12には電源シーケンシングに関する特別な要件 はありません。 「 絶対最大定格」 のセクションに記載されてい る最大電圧の関係を遵守するよう注意する必要があります。 LTC2323-12は、最初の起動時、または電源電圧が 2Vより 低くなったとき必ず LTC2323-12をリセットするパワーオン・リ セット （POR） 回路を備えています。電源電圧が公称電源電圧 範囲に戻ると、PORはA/Dコンバータを再度初期化します。 再初期化の期間が確実に終了するように、PORイベントの 10ms 後までは変換を開始しないようにします。この時点より 前に変換を開始すると、結果は無効になります。 THD= 20log V22 + V32 + V42 +…+ VN2 V1 ここで、V1は基本周波数のRMS 振幅で、V2 ∼ VN は2 次∼ N 次の高調波の振幅です。 電源に関する検討事項 LTC2323-12には2つの電源が必要です。1つは5V電源（VDD） で、もう1つはデジタル入力/出力インタフェース電源（OVDD） です。柔軟なOVDD 電源により、LTC2323-12は、1.8V ∼ 2.5V で動作する任意のデジタル・ロジックと通信することができま す。入力/出力にLVDSを使用する場合は、OVDD 電源を2.5V に設定する必要があります。 SUPPLY CURRENT (mA) 14 12 10 8 6 0 1 2 3 4 5 SAMPLE FREQUENCY (Msps) 6 232312 F17 図 17. LTC2323-12 の電源電流とサンプリング・レート 232312f 18 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 アプリケーション情報 タイミングと制御 ナップ /スリープ・モード CNV のタイミング LTC2323-12のサンプリングと変換はCNVによって制御され ます。CNVの立ち上がりエッジでサンプリングが開始され、立 ち下がりエッジで変換と読み取り処理が開始されます。変換 処理のタイミングはSCK 入力クロックによって決まります。最 適な性能を得るには、CNVをノイズのない低ジッタの信号で 駆動します。FPGAのCNV パルス発生源からの比較的大きな ジッタの発生を抑制する推奨の実装回路をデータシート裏 表紙の 「標準的応用例」 に示します。低ジッタの入力クロック は、CNV 信号の立ち下がりエッジのタイミングを決定するこ とに注意してください。CNVの立ち上がりエッジのジッタは、 性能にはほとんど影響しません。CNV 信号の標準のパルス幅 は、変換レートが 5Mspsのとき30nsです。 SCKシリアル・データ・クロック入力 このクロックの立ち下がりエッジにより、変換結果はMSBを 先頭にシフトしてSDOピンに出力されます。 5Mspsのスループッ トを実現するには、105MHzの外部クロックをSCKピンに入 力する必要があります。 CLKOUTシリアル・データ・クロック出力 CLKOUT出力は、SDO出力をレシーバでラッチするために、 スキューの整合したクロックを出力します。CLKOUT出力と SDO出力のタイミング・スキューは整合します。高スループッ トのアプリケーションでは、SCKの代わりにCLKOUTを使 用してSDO出力を取り込むと、レシーバでのタイミング要件 が緩和されます。低スループットのアプリケーションでは、 CLKOUT– をOVDD に接続すれば CLKOUT+ をディスエーブ ルできます。 CNV 1 ナップ・モードは、後続の変換のために起動時の遅延を犠牲 にせずに、電力を節減する方法です。スリープ・モードでは電 力を大幅に節減できますが、リファレンスと電源システムを有 効にするために起動時の遅延が生じます。LTC2323-12 がナッ プ・モードに入るには、SCK 信号を H または L に保持し、2 つのCNV パルスを連続して入力する必要があります。これは CMOSモードとLVDSモードの両方に該当します。ナップ状態 が始まるのは、CNVの2 番目の立ち上がりエッジです。SCK の立ち上がりエッジが 1 回入力されるか、CNV パルスがさら に入力されるまで、ナップ状態は持続します。LTC2323-12は、 SCKの立ち上がりエッジによって動作（最大電力）状態に戻り ます。LTC2323-12は、ナップ・モードのときに、2つの追加パル スが入力されるとスリープ・モードになります。LTC2323-12を CMOS 入出力動作に合わせて構成した場合は、SCKの立ち 上がりエッジ1 回で動作モードに戻ることができます。リファレ ンス・バッファが外付けのフィルタ・コンデンサを再充電できる ようにするには、スリープ・モードの終了後に10msの遅延が 必要です。LVDSモードでは、5 番目のCNV パルスを入力す ればスリープ・モードを終了できます。5 番目のパルスによって LTC2323-12は動作モードに戻り、その後さらにSCK パルス が入ると、デバイスはナップ・モードとスリープ・モードに戻ら なくなります。5 番目のSCKパルスは、CMOSモードでもスリー プ・モードを終了する方法として機能します。SCK パルスがな い期間にCNV パルスを繰り返し入力すると、LTC2323-12は 動作モード、ナップ・モード、スリープ・モードの間を無期限に 循環します。 スリープ・モードとナップ・モードに関するより詳細なタイミン グ情報については、図 18、図 19、図 20、および図 21のタイミ ング図を参照してください。 2 NAP MODE SCK SDO1 SDO2 FULL POWER MODE HOLD STATIC HIGH OR LOW WAKE ON 1ST SCK EDGE Z Z 232312 F18 図 18. CMOS モードおよび LVDS モードでの SCKを使用したナップ状態および起動 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 19 LTC2323-12 アプリケーション情報 REFOUT1 REFOUT2 REFOUT RECOVERY 4.096V 4.096V tWAKE CNV 1 2 3 4 NAP MODE SCK SLEEP MODE FULL POWER MODE HOLD STATIC HIGH OR LOW WAKE ON 1ST SCK EDGE SDO1 SDO2 Z Z Z Z 232312 F19 図 19. CMOS モードでの SCKを使用したスリープ状態および起動 REFOUT1 REFOUT2 REFOUT RECOVERY 4.096V 4.096V tWAKE CNV 1 2 3 4 NAP MODE SCK WAKE ON 5TH CSB EDGE 5 SLEEP MODE FULL POWER MODE HOLD STATIC HIGH OR LOW SDO1 SDO2 Z Z Z Z Z 232312 F20 図 20. LVDS モードおよび CMOS モードでの CNVを使用したスリープ状態および起動 tDSCKLCNVH tCNVH CNV tDCNVSCKL SCK 1 2 tSCKL 3 4 5 6 tSCKH 7 8 9 tDCNVSDOZ tSCK 10 11 12 13 14 tDCNVSDOV HI-Z SDO CLKOUT B12 B11 B10 tDCLKOUTSDOV 1 B9 B8 B7 B6 B5 B4 B3 B2 B1 3 4 0 HI-Z tDSCLKCLKOUT tHSDO 2 B0 5 6 7 8 9 10 11 12 13 14 tCONV tTHROUGHPUT SERIAL DATA BITS B[12:0] CORRESPOND TO PREVIOUS CONVERSION 232312 F21 図 21. LTC2323-12 のタイミング図 232312f 20 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 アプリケーション情報 デジタル・インタフェース LTC2323-12は、単純明快に使えるシリアル・デジタル・インタ フェースを備えています。柔軟なOVDD 電源により、LTC232312は、1.8V ∼ 2.5Vで動作する任意のデジタル・ロジックと通 信することができます。5Mspsのスループットを実現するには、 105MHzの外部クロックをSCKピンに入力する必要があります。 LTC2323-12は、標準のCMOS SPIインタフェースのほかに、 低ノイズのデジタル設計をサポートするオプションのLVDS SPIインタフェースを備えています。デジタル・インタフェー ス・モードを選択するには、CMOS/LVDSピンを使用します。 SCKの立ち下がりエッジにより、変換結果はMSBを先頭に SDOピンに出力されます。CLKOUTは、SDO出力をレシー バでラッチするために、スキューの整合したクロックを出力 します。CLKOUT出力とSDO出力のタイミング・スキューは LTC2323-12 整合します。高スループットのアプリケーションでは、SCK の代わりにCLKOUTを使用してSDO出力を取り込むと、レ シーバでのタイミング要件が緩和されます。 CMOSモードでは、SDO1+、SDO2+、および CLKOUT+ ピン を出力として使用します。SCK+ ピンは入力として使用します。 SDO1–、SDO2–、SCK–、および CLKOUT– ピンには、内部に OGND へのプルダウン回路がそれぞれ存在するので、これら のピンは接続しないでください。 LVDSモ ードで は、SDO1+/SDO1–、SDO2+/SDO2–、および CLKOUT+/CLKOUT– ピンを差動出力として使用します。これ らのピンは、レシーバ （FPGA） に100Ωの抵抗を外付けするこ とによって差動で終端する必要があります。SCK+/SCK– ピン は差動入力であり、レシーバ （A/Dコンバータ） に100Ωの抵 抗を外付けすることによって差動で終端する必要があります。 2.5V FPGA OR DSP OVDD SDO1+ SDO1– 100Ω + – 100Ω + – CLKOUT+ CLKOUT – SCK+ 2.5V + – 100Ω CMOS/LVDS SCK– SDO2+ 100Ω SDO2– + – CNV 232312 F22 図 22. LVDSインタフェースを使用するLTC2323 232312f 詳細：www.linear-tech.co.jp/LTC2323-12 21 LTC2323-12 アプリケーション情報 基板のレイアウト 推奨レイアウト LTC2323-12 から最大限の性能を引き出すには、プリント回 路基板を推奨します。プリント回路基板（PCB） のレイアウトで は、デジタル信号線とアナログ信号線をできるだけ離すように します。特に、デジタル・クロックやデジタル信号は、アナログ 信号に隣接して配線したり、A/Dコンバータの下に配線したり しないように注意します。 推奨するPCBレイアウトの一例を以下に示します。切れ目の ない単一のグランド・プレーンを使用します。電源へのバイ パス・コンデンサは電源ピンのできるだけ近くに配置します。 A/Dコンバータを低ノイズで動作させるには、これらのバイパ ス・コンデンサに低インピーダンスの共通の戻り線を使うこと が不可欠です。アナログ入力のトレースはグランドで遮蔽しま す。詳細については、LTC2323-12 用評価キットDC1996を参 照してください。 図 23. 第 1 層、トップ層 図 25. 第 3 層、電源プレーン 図 24. 第 2 層、グランド・プレーン 図 26. 第 4 層、最下層 232312f 22 詳細：www.linear-tech.co.jp/LTC2323-12 LTC2323-12 パッケージ 最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。 UFD Package 28-Lead Plastic QFN (4mm × 5mm) (Reference LTC DWG # 05-08-1712 Rev B) 0.70 ±0.05 4.50 ±0.05 3.10 ±0.05 2.50 REF 2.65 ±0.05 3.65 ±0.05 PACKAGE OUTLINE 0.25 ±0.05 0.50 BSC 3.50 REF 4.10 ±0.05 5.50 ±0.05 RECOMMENDED SOLDER PAD PITCH AND DIMENSIONS APPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED 4.00 ±0.10 (2 SIDES) 0.75 ±0.05 R = 0.05 TYP PIN 1 NOTCH R = 0.20 OR 0.35 × 45° CHAMFER 2.50 REF R = 0.115 TYP 27 28 0.40 ±0.10 PIN 1 TOP MARK (NOTE 6) 1 2 5.00 ±0.10 (2 SIDES) 3.50 REF 3.65 ±0.10 2.65 ±0.10 (UFD28) QFN 0506 REV B 0.200 REF 0.00 – 0.05 0.25 ±0.05 0.50 BSC BOTTOM VIEW—EXPOSED PAD 注記： 1. 図はJEDECパッケージ外形MO-220のバリエーション （WXXX-X） にするよう提案されている 2. 図は実寸とは異なる 3. すべての寸法はミリメートル 4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない モールドのバリは （もしあれば）各サイドで0.15mmを超えないこと 5. 露出パッドは半田メッキとする 6. 灰色の部分はパッケージの上面と底面のピン1の位置の参考に過ぎない 232312f リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は 一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料は あくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。 23 LTC2323-12 標準的応用例 クロックの方形波整形回路 /レベルシフト回路およびリタイミングのフリップフロップを使用した RF 正弦波発生器による低ジッタのクロック・タイミング回路 VCC 0.1µF 50Ω 1k NC7SVUO4P5X MASTER_CLOCK VCC 1k D PRE NC7SV74KBX Q CLR CONV CONV ENABLE LTC2323-12 CNV SCK CLKOUT GND CMOS/LVDS SDO1 SDO2 CONTROL LOGIC (FPGA, CPLD, DSP, ETC.) 10Ω 10Ω 10Ω NC7SVU04P5X (× 3) 232312 TA02 関連製品 製品番号 説明 注釈 16/14ビット、5Msps 同時サンプリング A/Dコンバータ 3.3V/5V 電源、入力同相範囲の広い差動入力、 45mW/チャネル、4mm 5mm QFN-28 パッケージ A/Dコンバータ LTC2323-16/LTC2323-14 LTC2321-16/LTC2321-14/ 16/14/12ビット、デュアル、2Msps、 LTC2321-12 同時サンプリング A/Dコンバータ 3.3V/5V 電源、入力同相範囲の広い差動入力、 33mW/チャネル、4mm 5mm QFN-28 パッケージ LTC2314-14 14ビット、4.5MspsシリアルA/Dコンバータ 3V/5V電源、18mW/31mW、最大20ppm/ Cの内部リファレンス、 単極性入力、8ピンTSOT-23 パッケージ LTC2370-16/LTC2368-16 LTC2367-16/LTC2364-16 16ビット、2Msps/1Msps/500ksps/250ksps シリアル、低消費電力A/Dコンバータ 2.5V 電源、単極性の疑似差動入力、SNR：94dB、 入力範囲：5V、DGC、MSOP-16および 4mm 3mm DFN-16 パッケージのピン互換ファミリ LTC2380-16/LTC2378-16/ 16ビット、2Msps/1Msps/500ksps/250ksps LTC2377-16/LTC2376-16 シリアル、低消費電力A/Dコンバータ 2.5V 電源、差動入力、SNR：96.2dB、 入力範囲： 5V、DGC、MSOP-16および 4mm 3mm DFN-16 パッケージのピン互換ファミリ D/Aコンバータ LTC2632 内部リファレンス使用のデュアル12/10/8ビット SPI 電圧出力D/Aコンバータ LTC2602/LTC2612/ LTC2622 外部リファレンス使用のデュアル16/14/12ビット 300µA/DAC、電源電圧範囲：2.5V ∼ 5.5V、 SPI 電圧出力D/Aコンバータ レール・トゥ・レール出力、8ピンMSOP パッケージ リファレンス 電源電圧範囲：2.7V ∼ 5.5V、10ppm/ Cのリファレンス、 外部 REFモード、レール・トゥ・レール出力、 8ピンThinSOT ™パッケージ LTC6655 高精度、低ドリフト、低ノイズのバッファ付き リファレンス 5V/4.096V/3.3V/3V/2.5V/2.048V/1.25V、5ppm/ C、 ピーク・トゥ・ピーク・ノイズ：0.25ppm、MSOP-8 パッケージ LTC6652 高精度、低ドリフト、低ノイズのバッファ付き リファレンス 5V/4.096V/3.3V/3V/2.5V/2.048V/1.25V、5ppm/ C、 ピーク・トゥ・ピーク・ノイズ：2.1ppm、MSOP-8 パッケージ LT1818/LT1819 400MHz、2500V/μs、9mAシングル/デュアル・ オペアンプ 5MHzでの歪み：–85dBc、入力ノイズ電圧：6nV/ Hz、 電源電流：9mA、単位利得で安定 LT1806 325MHz、シングル、レール・トゥ・レール入力 5MHzでの歪み：–80dBc、入力ノイズ電圧：3.5nV/ Hz、 および出力、低歪み、低ノイズ、高精度オペアンプ 電源電流：9mA、単位利得で安定 アンプ 232312f 24 リニアテクノロジー株式会社 〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 ● FAX 03-5226-0268 ● www.linear-tech.co.jp/LTC2323-12 LT0614 • PRINTED IN JAPAN LINEAR TECHNOLOGY CORPORATION 2014