LTM9012 ドライバを内蔵した14ビット、 125MspsクワッドA/Dコンバータ 特長 n n n n n n n n 概要 固定利得の差動ドライバを内蔵した4 チャネル同時 サンプリング A/Dコンバータ SNR：68.3dB SFDR：78dB 低消費電力：1.27W （合計）、318mW（チャネル当たり） ADCコア電源：1.8V、アナログ入力電源：3.3V シリアル LVDS 出力：チャネル当たり1ビットまたは2ビット シャットダウン・モードとナップ・モード 11.25mm×15mmのBGA パッケージ n n n DC 仕様では、 1.2LSB（標準）のINL、 0.3LSB（標準）の DNL、欠落コードがないことが全温度範囲で規定されていま す。遷移ノイズはわずか 1.2LSBRMS です。 デジタル出力はシリアルLVDSであり、各チャネルは同時に 2ビットを出力します （2レーン・モード）。低いサンプリング・ レートでは、1チャネル当たり1ビットの選択肢もあります （1レーン・モード）。LVDSドライバはオプションの内部終端と 調整可能な出力レベルを備えているので、ノイズのない信号 品位を確保できます。 アプリケーション n LTM®9012は、固定利得の差動 A/Dコンバータ・ドライバを内 蔵した4チャネル同時サンプリング 14ビットµModule®A/Dコ ンバータです。低ノイズのアンプは、シングルエンドの駆動信 号や、画像処理アプリケーションなどのパルス列信号に適して います。各チャネルにはドライバ出力とA/Dコンバータ入力と の間にローパス・フィルタがあります。 産業用画像処理 医療用画像処理 マルチチャネル・データ収集 非破壊試験 L、LT、LTC、LTM、Linear Technology、Linearのロゴおよび μModuleはリニアテクノロジー社 の登録商標です。その他すべての商標の所有権は、それぞれの所有者に帰属します。 ENC+ 入力および ENC– 入力は、正弦波、PECL、LVDS、TTL またはCMOS 入力により、差動またはシングルエンドで駆動 できます。また、内蔵のクロック・デューティ・サイクル・スタビラ イザにより、広範なクロック・デューティ・サイクルにわたってフ ルスピードで高性能を発揮できます。 標準的応用例 シングルエンドのセンサ・デジタル化 3.3V 1.8V 1.8V VCC VDD OVDD IMAGE SENSOR • • • PIPELINE ADC PIPELINE ADC PIPELINE ADC VREF 0 LTM9012 –10 –20 14 14 DATA CHANNEL 1 SERIALIZER ENCODER AND CHANNEL 2 LVDS DRIVERS 14 –30 FPGA CHANNEL 3 AMPLITUDE (dBFS) PIPELINE ADC LTM9012、125Msps、70MHz の FFT –40 –50 –60 –70 –80 –90 CHANNEL 4 14 INTERNAL REFERENCE & SUPPLY BYPASS CAPACITORS ENCODE CLOCK FR+ –110 FR– –120 DCO+ PLL SCK SDI SDO CS PAR/SER ENC+ –100 ENC– DCO– 0 5 10 15 20 25 30 35 40 45 50 55 60 FREQUENCY (MHz) 9012 TA01b 9012 TA01a 9012f 1 LTM9012 絶対最大定格 ピン配置 （Note 1、2） 電源電圧 VDD、OVDD............................................................–0.3V ～ 2V VCC ....................................................................–0.3V ～ 5.5V アナログ入力電圧（CHn +、CHn –、SHDNn ） （Note 3）................................................................. –0.3V ～ VCC アナログ入力電圧（PAR/SER、SENSE） （Note 4）..................................................–0.3V ～（VDD ＋0.2V） デジタル入力電圧（ENC+、ENC–、CS、SDI、SCK） （Note 5）................................................................–0.3V ～ 3.9V SDO（Note 5）.........................................................–0.3V ～ 3.9V デジタル出力電圧 ............................... –0.3V ～ （OVDD ＋0.3V） 動作温度範囲 LTM9012C ........................................................... 0°C ～ 70°C LTM9012I......................................................... –40°C ～ 85°C 保存温度範囲.................................................... –65°C ～ 150°C TOP VIEW 1 2 3 4 CH4+ CH4– 5 6 7 8 CH3+ CH3– 9 10 CH2+ CH2– 11 12 13 CH1+ CH1– A B VCC3 SHDN3 VCC2 C SHDN2 D E F SHDN4 VCC4 SHDN1 G VCC1 H J K L SDI VDD ENC+ ENC – CS D4B – D4B+ SENSE M VDD N SDO PAR/SER P REF Q D1A+ D1A– R S D3A– D3A+ FR– FR+ D4A– D4A+ D3B– D3B+ SCK DCO– DCO+ D2B– D2B+ OVDD D2A– D2A+ D1B– D1B+ ALL ELSE = GND BGA PACKAGE 221-LEAD (15mm × 11.25mm) TJMAX = 125°C, θJA = 16.5°C/W, θJCtop = 15°C/W, θJCbottom = 6.3°C/W, θJBOARD = 10.4°C/W θ VALUES DETERMINED PER JESD 51-9 WEIGHT = 1.07g 発注情報 無鉛仕上げ トレイ 製品マーキング * パッケージ 温度範囲 LTM9012CY-AB#PBF LTM9012CY-AB#PBF LTM9012YAB 221-Lead (15mm×11.25mm) Plastic BGA 0°C to 70°C LTM9012IY-AB#PBF LTM9012IY-AB#PBF LTM9012YAB 221-Lead (15mm×11.25mm) Plastic BGA –40°C to 85°C さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。* 温度グレードは出荷時のコンテナのラベルで識別されます。 非標準の鉛ベース仕上げの製品の詳細については、弊社または弊社代理店にお問い合わせください。 無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/ をご覧ください。 この製品はトレイでのみ供給されます。詳細については、http://www.linear-tech.co.jp/packaging/ をご覧ください。 9012f 2 LTM9012 コンバータ特性 l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。 （Note 6） PARAMETER CONDITIONS MIN Resolution (No Missing Codes) l 14 TYP MAX UNITS ±1.2 5 LSB Bits Integral Linearity Error Differential Analog Input (Note 7) l –5 Differential Linearity Error Differential Analog Input l –0.9 0.9 LSB Offset Error (Note 8) l –37 ±3 37 mV Gain Error Internal Reference External Reference l –3.6 –1.3 –1.3 3.0 %FS %FS ±0.3 ±20 Offset Drift µV/°C ±35 ±25 Full-Scale Drift Internal Reference External Reference Gain Matching External Reference ±0.2 %FS ±3 mV External Reference 1.2 LSBRMS Offset Matching Transition Noise アナログ入力 ppm/°C ppm/°C l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。 （Note 6） SYMBOL PARAMETER CONDITIONS VIN Differential Analog Input Range (CH+ – CH–) at –1dBFS LTM9012-AB VIN(CM) Analog Input Common Mode (CH+ + CH–)/2 Differential Analog Input (Note 9) VSENSE External Voltage Reference Applied to SENSE External Reference Mode RIN Differential Input Resistance LTM9012-AB MIN TYP MAX 0.2 l VP-P 0 to 1.5 l 0.625 1.250 UNITS V 1.300 V Ω 100 IIN(P/S) Input Leakage Current 0 < PAR/SER < VDD l –3 3 µA IIN(SENSE) Input Leakage Current 0.625V < SENSE < 1.3V l –6 6 µA tAP Sample-and-Hold Acquisition Delay Time 0 tJITTER Sample-and-Hold Acquisition Delay Jitter 0.15 CMRR Analog Input Common Mode Rejection Ratio 90 dB BW-3dB 3dB Corner of Internal Lowpass Filter 90 MHz ダイナミック精度 l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。 （Note 6） SYMBOL PARAMETER CONDITIONS SNR Signal-to-Noise Ratio 70MHz Input SFDR Spurious Free Dynamic Range 2nd or 3rd Harmonic 70MHz Input Spurious Free Dynamic Range 4th Harmonic or Higher S/N+D ns psRMS MIN TYP MAX UNITS l 66.5 68.3 dBFS l 66.9 78 dBFS 70MHz Input l 76.9 86 dBFS Signal-to-Noise Plus Distortion Ratio 70MHz Input l 64.7 66.7 dBFS Crosstalk, Near Channel 10MHz (Note 12) 70 dBc Crosstalk, Far Channel 10MHz (Note 12) 90 dBc 9012f 3 LTM9012 内部リファレンスの特性 l は全動作温度範囲での規格値を意味する。それ以外は TA = 25 Cでの値。 PARAMETER CONDITIONS MIN TYP MAX VREF Output Voltage IOUT = 0 1.225 1.250 1.275 VREF Output Resistance –400μA < IOUT < 1mA VREF Line Regulation 1.7V < VDD < 1.9V SYMBOL V ±25 VREF Output Temperature Drift デジタル入力とデジタル出力 UNITS ppm/°C Ω 7 0.6 mV/V l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。 （Note 6） PARAMETER CONDITIONS MIN TYP MAX UNITS エンコード入力(ENC+、ENC–) 差動エンコード・モード （ENC– はGNDに接続されていない） VID Differential Input Voltage (Note 9) l 0.2 VICM Common Mode Input Voltage Internally Set Externally Set (Note 9) l 1.1 l 0.2 VIN Input Voltage Range ENC+, ENC– to GND RIN Input Resistance (See Figure 3) CIN Input Capacitance VIH High Level Input Voltage VIL Low Level Input Voltage V 1.2 1.6 3.6 V V V 10 kΩ 3.5 pF VDD = 1.8V 1.26 V VDD = 1.8V 0.54 V シングルエンド・エンコード・モード （ENC– はGNDに接続されている） + VIN Input Voltage Range ENC to GND 0 to 3.6 V RIN Input Resistance (See Figure 4) 30 kΩ CIN Input Capacitance 3.5 pF VIH High Level Input Voltage VDD = 1.8V l VIL Low Level Input Voltage VDD = 1.8V l IIN Input Current VIN = 0V to 3.6V l CIN Input Capacitance ROH Logic Low Output Resistance to GND VDD = 1.8V, SDO = 0V SDO = 0V to 3.6V デジタル入力（CS、SDI、SCKはシリアルまたはパラレル・プログラミング・モード。SDOはパラレル・プログラミング・モード） 1.3 V –10 0.6 V 10 µA 3 pF 200 Ω SDOの出力（シリアル・プログラミング・モード。オープン・ドレイン出力。SDO が使われる場合、2kのプルアップ抵抗が必要） IOH Logic High Output Leakage Current COUT Output Capacitance VIH High Level Input Voltage VCC = 3.3V l l –10 10 3 µA pF デジタル入力（SHDN） 0.97 1.4 V VIL Low Level Input Voltage VCC = 3.3V l 0.6 0.95 RSHDN SHDN Pull-Up Resistor VSHDN = 0V to 0.5V l 90 150 210 kΩ VOD Differential Output Voltage 100Ω Differential Load, 3.5mA Mode 100Ω Differential Load, 1.75mA Mode l l 247 125 350 175 454 250 mV mV VOS Common Mode Output Voltage 100Ω Differential Load, 3.5mA Mode 100Ω Differential Load, 1.75mA Mode l l 1.125 1.125 1.250 1.250 1.375 1.375 RTERM On-Chip Termination Resistance Termination Enabled, OVDD = 1.8V デジタル・データ出力 100 V V V Ω 9012f 4 LTM9012 電源要件 l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。 （Note 6） SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS (Note 10) l VDD ADC Supply Voltage OVDD ADC Output Supply Voltage 1.7 1.8 1.9 V (Note 10) l 1.7 1.8 1.9 V Amplifier Supply Voltage (Note 10) l VCC IVDD 2.7 3.3 3.6 V ADC Supply Current Sine Wave Input l 298 320 mA IOVDD ADC Output Supply Current 2-Lane Mode, 1.75mA Mode 2-Lane Mode, 3.5mA Mode l l 27 49 31 54 mA mA IVCC Amplifier Supply Current 2-Lane Mode, 1.75mA Mode 2-Lane Mode, 3.5mA Mode PDISS l 208 224 mA l l 1271 1311 1473 1517 mW mW 3 PSLEEP PNAP PDIFFCLK Power Decrease with Single-Ended Encode Mode Enabled タイミング特性 mW 85 mW 20 mW l は全動作温度範囲での規格値を意味する。それ以外は TA ＝ 25 Cでの値。 （Note 6） SYMBOL PARAMETER CONDITIONS MIN TYP fS Sampling Frequency (Note 10、Note 11) l 5 tENCL ENC Low Time (Note 9) Duty Cycle Stabilizer Off Duty Cycle Stabilizer On l l 3.8 2 4 4 tENCH ENC High Time (Note 9) Duty Cycle Stabilizer Off Duty Cycle Stabilizer On l l 3.8 2 4 4 tAP Sample-and-Hold Acquisition Delay Time MAX UNITS 125 MHz 100 100 ns ns 100 100 ns ns 0 ns 1/(8•fS) 1/(7•fS) 1/(6•fS) 1/(16•fS) 1/(14•fS) 1/(12•fS) sec sec sec sec sec sec デジタル・データ出力（RTERM = 100Ω 差動、各出力でGNDとの間にCL = 2pFを接続） tSER Serial Data Bit Period 2-Lanes, 16-Bit Serialization 2-Lanes, 14-Bit Serialization 2-Lanes, 12-Bit Serialization 1-Lane, 16-Bit Serialization 1-Lane, 14-Bit Serialization 1-Lane, 12-Bit Serialization tFRAME FR to DCO Delay (Note 9) l 0.35 • tSER 0.5 • tSER 0.65 • tSER sec tDATA DATA to DCO Delay (Note 9) l 0.35 • tSER 0.5 • tSER 0.65 • tSER sec tPD Propagation Delay (Note 9) l 0.7n + 2 • tSER 1.1n + 2 • tSER 1.5n + 2 • tSER sec tR Output Rise Time Data, DCO, FR, 20% to 80% 0.17 Output Fall Time Data, DCO, FR, 20% to 80% 0.17 DCO Cycle-Cycle Jitter tSER = 1ns tF Pipeline Latency ns ns 60 psP-P 6 Cycles SPIポートのタイミング（Note 9） tSCK SCK Period tS tH Write Mode Read Back Mode, CSDO = 20pF, RPULLUP = 2k l l 40 250 ns ns CS to SCK Setup Time l 5 ns SCK to CS Setup Time l 5 ns tDS SDI Setup Time l 5 ns tDH SDI Hold Time l 5 ns tDO SCK Falling to SDO Valid Read Back Mode, CSDO = 20pF, RPULLUP = 2k l 125 ns 9012f 5 LTM9012 電気的特性 Note 1： 絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可 能性がある。長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響 を与える恐れがある。 Note 2：すべての電圧値は （注記がない限り）GNDを基準にしている。 Note 3：入力ピンはステアリング・ダイオードによって両方の電源から保護されている。入力が どちらかの電源電圧を超える場合は、入力電流を10mA 未満に制限する必要がある。さらに、 複数の入力チャネル n +、チャネル n – は、一対の逆並列接続ダイオードによって保護される。差 動入力電圧が 1.4Vを超える場合は、入力電流を10mA 未満に制限する必要がある。 Note 4：これらのピンの電圧をGNDより低くするか、VDD より高くすると、その電圧は内部のダ イオードによってクランプされる。 この製品は、GNDより低いか、 またはVDDより高い電圧でラッ チアップを生じることなく100mAを超える入力電流を処理することができる。 Note 5：これらのピンの電圧をGNDより低くすると、内部のダイオードによってクランプされ る。これらのピンの電圧をVDD より高くすると、その電圧は内部のダイオードによってクランプ されない。この製品は、GNDより低い電圧で、ラッチアップを生じることなく100mAを超える入 力電流を処理することができる。 Note 6：注記がない限り、VCC = 3.3V、VDD = OVDD = 1.8V、fSAMPLE = 125MHz、2レーン出力モー ド、差動 ENC+/ENC– = 2VP-P の正弦波、入力範囲 = 差動ドライブで200mVP-P。 Note 7： 積分非直線性は、伝達曲線に最もよく合致する直線からのコードの偏差として定義 されている。偏差は量子化幅の中心から測定される。 Note 8： オフセット誤差は、2の補数の出力モードで出力コードを 00 0000 0000 0000 と11 1111 1111 1111 の間でふらつかせるとき、–0.5LSBから測定したオフセット電圧である。 Note 9：設計によって保証されているが、テストされない。 Note 10：推奨動作条件。 Note 11：最大サンプリング周波数はデバイスの速度グレードによって異なり、どのシリアル化 モードが使用されているかによっても異なる。最大シリアル・データ・レートは1000Mbpsなの で、tSER は1ns 以上でなければならない。 Note 12：Near channel crosstalk （隣接チャネル・クロストーク） は、チャネル 1とチャネル 2を指 す。Far channel crosstalk （遠隔チャネル・クロストーク） は、チャネル 1とチャネル 4を指す。 タイミング図 2レーン出力モード、16ビットのシリアル化 * tAP ANALOG INPUT N+1 N tENCH ENC– tENCL ENC+ tSER DCO– DCO+ tFRAME FR– FR+ OUT#A– OUT#A+ OUT#B– OUT#B+ tDATA tSER tPD tSER D5 D3 D1 0 D13 D11 D9 D7 D5 D3 D1 0 D13 D11 D9 D4 D2 D0 0 D12 D10 D8 D6 D4 D2 D0 0 D12 D10 D8 SAMPLE N-6 SAMPLE N-5 SAMPLE N-4 9012 TD01 *SEE THE DIGITAL OUTPUTS SECTION 9012f 6 LTM9012 タイミング図 2レーン出力モード、14ビットのシリアル化 tAP ANALOG INPUT N+2 N tENCH ENC– N+1 tENCL ENC+ tSER DCO– DCO+ tFRAME FR– FR+ OUT#A– OUT#A+ OUT#B– OUT#B+ tDATA tSER tPD tSER D7 D5 D3 D1 D13 D11 D9 D7 D5 D3 D1 D13 D11 D9 D7 D5 D3 D1 D13 D11 D9 D6 D4 D2 D0 D12 D10 D8 D6 D4 D2 D0 D12 D10 D8 D6 D4 D2 D0 D12 D10 D8 SAMPLE N-6 SAMPLE N-5 SAMPLE N-4 SAMPLE N-3 9012 TD02 NOTE THAT IN THIS MODE FR+/FR– HAS TWO TIMES THE PERIOD OF ENC+/ENC– 2レーン出力モード、12ビットのシリアル化 tAP ANALOG INPUT N N+1 tENCH ENC– tENCL ENC+ tSER DCO– DCO+ FR+ tFRAME tDATA tPD tSER FR– OUT#A– OUT#A+ OUT#B– OUT#B+ tSER D9 D7 D5 D3 D13 D11 D9 D7 D5 D3 D13 D11 D9 D8 D6 D4 D2 D12 D10 D8 D6 D4 D2 D12 D10 D8 SAMPLE N-6 SAMPLE N-5 SAMPLE N-4 9012 TD03 9012f 7 LTM9012 タイミング図 1レーン出力モード、16ビットのシリアル化 tAP ANALOG INPUT N+1 N tENCH ENC– tENCL ENC+ tSER DCO– DCO+ tFRAME FR– FR+ OUT#A– OUT#A+ tDATA tSER tPD D1 D0 0 tSER 0 SAMPLE N-6 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 0 SAMPLE N-5 0 D13 D12 D11 D10 SAMPLE N-4 9012 TD04 OUT#B+, OUT#B– ARE DISABLED 1レーン出力モード、14ビットのシリアル化 tAP ANALOG INPUT N+1 N tENCH ENC– tENCL ENC+ tSER DCO– DCO+ tFRAME FR– FR+ OUT#A– OUT#A+ tDATA tSER tPD D3 D2 SAMPLE N-6 D1 tSER D0 D13 D12 D11 D10 D9 SAMPLE N-5 D8 D7 D6 D5 D4 D3 D2 D1 D0 D13 D12 D11 D10 SAMPLE N-4 9012 TD05 OUT#B+, OUT#B– ARE DISABLED 9012f 8 LTM9012 タイミング図 1レーン出力モード、12ビットのシリアル化 tAP ANALOG INPUT N+1 N tENCH ENC– tENCL ENC+ tSER DCO– DCO+ tFRAME FR– FR+ OUT#A– OUT#A+ tDATA tSER tPD D5 D4 D3 tSER D2 D13 D12 D11 D10 D9 SAMPLE N-6 D8 D7 D6 D5 D4 D3 D2 D13 D12 D11 SAMPLE N-5 SAMPLE N-4 9012 TD06 OUT#B+, OUT#B– ARE DISABLED SPI Port Timing (Readback Mode) tDS tS tDH tSCK tH CS SCK tDO SDI SDO R/W A6 A5 A4 A3 A2 A1 A0 XX D7 HIGH IMPEDANCE XX D6 XX D5 XX D4 XX D3 XX D2 XX XX D1 D0 SPI Port Timing (Write Mode) CS SCK SDI SDO R/W HIGH IMPEDANCE A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 9012 TD07 9012f 9 LTM9012 標準的性能特性 IOVDD とサンプル・レート、 5MHz の正弦波入力、–1dBFS 64K ポイントの FFT、fIN = 5MHz、 –1dBFS、SENSE = VDD 60 50 64K ポイントの FFT、fIN = 70MHz、 –1dBFS、SENSE = VDD 0 0 –10 –10 –20 –20 –30 30 20 1-LANE 1.75mA 1-LANE 3.5mA 2-LANE 1.75mA 2-LANE 3.5mA 10 0 0 25 50 75 100 SAMPLE RATE (Msps) 125 –40 –50 –60 –70 –80 –90 –110 –110 –120 –120 5 10 15 20 25 30 35 40 45 50 55 60 FREQUENCY (MHz) –10 –10 –20 –20 0.4 0.3 AMPLITUDE (dBFS) –40 –50 –60 –70 –80 0.2 0.1 0 –0.1 –0.2 –90 –90 –100 –100 –110 –110 –0.4 –120 –120 –0.5 0 5 10 15 20 25 30 35 40 45 50 55 60 FREQUENCY (MHz) –0.3 0 5 10 15 20 25 30 35 40 45 50 55 60 FREQUENCY (MHz) 9012 G04 パルス応答 1.5 14000 –5 1.0 12000 –10 0.5 10000 –15 0 8000 –0.5 6000 –25 –1.0 4000 –30 –1.5 2000 –35 8192 12288 OUTPUT CODE 16384 9012 G07 0 dBFS 0 4096 8192 12288 OUTPUT CODE 0 16384 周波数応答 16000 0 4096 9012 G06 2.0 –2.0 0 9012 G05 積分非直線性（INL） と出力コード INL ERROR (LSB) 微分非直線性（DNL） と出力コード 0.5 –30 –80 5 10 15 20 25 30 35 40 45 50 55 60 FREQUENCY (MHz) 9012 G03 0 –70 0 9012 G02 –30 AMPLITUDE (dBFS) 0 64K ポイントの 2トーンFFT、 fIN = 70MHz および fIN = 75MHz、 1トーンにつき–7dBFS、SENSE = VDD 0 –50 –70 –80 –100 9012 G01 –60 –50 –60 –90 64K ポイントの 2トーンFFT、 fIN = 4.8MHz および fIN = 5.2MHz、 1トーンにつき–7dBFS、SENSE = VDD –40 –40 –100 DNL ERROR (LSB) IOVDD (mA) 40 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –30 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 TIME (µs) 1 9012 G08 –20 –40 1 10 100 BASEBAND FREQUENCY (MHz) 1000 9012 G09 9012f 10 LTM9012 ピン機能 VCC1（H10、H13） ： チャネル1のアンプ電源。VCC は、0.01µFの セラミック・コンデンサと並列に接続した0.1µFのコンデンサによ り、内部でグランドにバイパスされています。バイパス・コンデン サを追加するかどうかは任意です。推奨動作電圧は3.3Vです。 VCC2（C8、C12） ：チャネル2のアンプ電源。VCC は、0.01µFのセ ラミック・コンデンサと並列に接続した0.1µFのコンデンサによ り、内部でグランドにバイパスされています。バイパス・コンデン サを追加するかどうかは任意です。推奨動作電圧は3.3Vです。 VCC3（C2、C6） ：チャネル3のアンプ電源。VCC は、0.01µFのセラ ミック・コンデンサと並列に接続した0.1µFのコンデンサにより、 内部でグランドにバイパスされています。バイパス・コンデンサ を追加するかどうかは任意です。推奨動作電圧は3.3Vです。 VCC4（H1、H4） ： チャネル4のアンプ電源。VCC は、0.01µFのセ ラミック・コンデンサと並列に接続した0.1µFのコンデンサによ り、内部でグランドにバイパスされています。バイパス・コンデン サを追加するかどうかは任意です。推奨動作電圧は3.3Vです。 クティブな）動作モードになります。SHDN2をGNDに接続す ると、アンプ 2は低消費電力のシャットダウン状態になります。 SHDN3（D3） ： チャネル3のアンプのシャットダウン・ピン。 SHDN3をVCCに接続するかフロート状態にすると、通常の （ア クティブな）動作モードになります。SHDN3をGNDに接続す ると、アンプ 3は低消費電力のシャットダウン状態になります。 SHDN4（G1） ： チャネル4のアンプのシャットダウン・ピン。 SHDN4をVCCに接続するかフロート状態にすると、通常の （ア クティブな）動作モードになります。SHDN4をGNDに接続す ると、アンプ 4は低消費電力のシャットダウン状態になります。 + ENC（N1） ：エンコード入力。立ち上がりエッジで変換が開始 されます。 ENC–（P1） ：エンコード相補入力。立ち下がりエッジで変換が 開始されます。 CS（P4） ：シリアル・プログラミング・モード （PAR/SER = 0V） で は、CSはシリアル・インタフェースのチップ選択入力です。CS VDD（N4、N5、N9、N10） ： A/Dコンバータのアナログ電 源。 が L のとき、SCKはイネーブルされ、SDIのデータはモード VDD は、0.1µFのセラミック・コンデンサにより、内部でグラン 制御レジスタにシフトします。パラレル・プログラミング・モード ドにバイパスされています。バイパス・コンデンサを追加するか （PAR/SER = VDD） では、CSによって2レーンまたは1レーン どうかは任意です。推奨動作電圧は1.8Vです。 の出力モードが選択されます。CSは1.8V ∼ 3.3Vのロジック OVDD（R7、R8、S8） ： A/Dコンバータのデジタル出力電源。 で駆動することができます。 OVDD は、0.1µFのセラミック・コンデンサにより、内部でグラン SCK（P5） ：シリアル・プログラミング・モード （PAR/SER = 0V） ドにバイパスされています。バイパス・コンデンサを追加するか では、SCKはシリアル・インタフェースのクロック入力です。パ どうかは任意です。推奨動作電圧は1.8Vです。 ラレル・プログラミング・モード （PAR/SER = VDD） では、SCK で3.5mAまたは1.75mAのLVDS出 力 電 流 を選 択します。 GND：グランド。ピンの近くに複数のビアを使用してください。 SCKは1.8V ∼ 3.3Vのロジックで駆動することができます。 + CH1（A11） ：チャネル1の非反転アナログ入力。 SDI（P3） ：シリアル・プログラミング・モード （PAR/SER = 0V） – CH1（A12） ：チャネル1の反転アナログ入力。 では、SDIはシリアル・インタフェースのデータ入力です。SDI + CH2（A8） ：チャネル2の非反転アナログ入力。 のデータは、SCKの立ち上がりエッジで同期してモード制御 レジスタに入ります。パラレル・プログラミング・モード （PAR/ – CH2（A9） ：チャネル2の反転アナログ入力。 SER = VDD） では、SDIを使用してデバイスをパワーダウンさ + CH3（A5） ：チャネル3の非反転アナログ入力。 せることができます。SDIは1.8V ∼ 3.3Vのロジックで駆動す – るこ とができます。 CH3（A6） ：チャネル3の反転アナログ入力。 + CH4（A2） ：チャネル4の非反転アナログ入力。 – CH4（A3） ：チャネル4の反転アナログ入力。 SHDN1（G11） ： チャネル1のアンプのシャットダウン・ピン。 SHDN1をVCCに接続するかフロート状態にすると、通常の （ア クティブな）動作モードになります。SHDN1をGNDに接続す ると、アンプ 1は低消費電力のシャットダウン状態になります。 SHDN2（D9） ： チャネル2のアンプのシャットダウン・ピン。 SHDN2をVCCに接続するかフロート状態にすると、通常の （ア SDO（P9） ：シリアル・プログラミング・モード （PAR/SER = 0V） では、SDOはオプションのシリアル・インタフェースのデータ出 力です。SDOのデータは、モード制御レジスタから読み出して SCKの立ち下がりエッジでラッチすることができます。SDOは オープンドレインのNMOS出力で、2kの外付けプルアップ抵 抗を1.8V ∼ 3.3Vに接続する必要があります。モード制御レ ジスタから読み出す必要がない場合は、プルアップ抵抗は不 要であり、SDOは未接続のままでかまいません。パラレル・プ ログラミング・モード （PAR/SER = VDD） では、SDOは内蔵の 100Ω 終端抵抗をイネーブルする入力です。SDOを入力として 9012f 11 LTM9012 ピン機能 使用する場合には、1kの直列抵抗を介して1.8V ∼ 3.3Vのロ ジックで駆動することができます。 LVDS 出力 このセクションのすべてのピンは、差動 LVDS出力です。出力 電流レベルは設定可能です。各 LVDS出力対のピンの間には オプションの内部 100Ω 終端抵抗があります。 PAR/SER（P10） ：プログラミング・モード選択ピン。シリアル・プ ログラミング・モードをイネーブルするにはグランドに接続しま す。CS、SCK、SDI、および SDOはA/Dコンバータの動作モー ドを制御するシリアル・インタフェースになります。パラレル・プ ログラミング・モードをイネーブルするにはVDD に接続します。 この場合、CS、SCK、SDI、および SDOは、A/Dコンバータの （種類が限定された）動作モードを制御するパラレル・ロジッ ク入力になります。PAR/SERはグランドまたはデバイスのVDD に直接接続し、ロジック信号では駆動しないでください。 OUT1A–/OUT1A+、OUT1B–/OUT1B+（Q9/Q10、R11/R12） ： チャ ネル1のシリアル・データ出力。1レーンの出力モードでは、 OUT1A–/OUT1A+ のみを使用します。 OUT2A–/OUT2A+、OUT2B–/OUT2B+（R9/R10、S11/S12） ： チャ ネル2のシリアル・データ出力。1レーンの出力モードでは、 OUT2A–/OUT2A+ のみを使用します。 VREF （P11） ：リファレンス電圧出力。VREF は、2.2µFのセラミッ ク・コンデンサを使用して内部でグランドにバイパスされてお り、公称 1.25Vです。 OUT3A–/OUT3A+、OUT3B–/OUT3B+（S2/S3、R4/R5） ： チャネ ル3のシリアル・データ出力。1レーンの出力モードでは、 OUT3A–/OUT3A+ のみを使用します。 SENSE（N11） ：リファレンスのプログラミング・ピン。SENSEを VDD に接続すると、内部リファレンスと 0.1Vの入力範囲が 選択されます。SENSEをグランドに接続すると、内部リファレ ンスと 0.05Vの入力範囲が選択されます。0.625V ∼ 1.3Vの 外部リファレンスをSENSEに印加すると、 0.08 • VSENSE の 入力範囲が選択されます。SENSEは、0.1µFのセラミック・コ ンデンサを使って内部でグランドにバイパスされています。 OUT4A–/OUT4A+、OUT4B–/OUT4B+（R2/R3、Q4/Q5） ： チ ャネ ル4のシリアル・データ出力。1レーンの出力モードでは、 OUT4A–/OUT4A+ のみを使用します。 + FR–/FR（S4/S5） ：フレーム開始出力。 + DCO–/DCO（S9/S10） ：データ・クロック出力。 ピン配置表 1 2 3 4 5 6 7 8 9 10 11 12 13 A GND CH4+ CH4– GND CH3+ CH3– GND CH2+ CH2– GND CH1+ CH1– GND B GND GND GND GND GND GND GND GND GND GND GND GND GND C GND VCC3 GND GND GND VCC3 GND VCC2 GND GND GND VCC2 GND D GND GND SHDN3 GND GND GND GND GND SHDN2 GND GND GND GND E GND GND GND GND GND GND GND GND GND GND GND GND GND F GND GND GND GND GND GND GND GND GND GND GND GND GND G SHDN4 GND GND GND GND GND GND GND GND GND SHDN1 GND GND H VCC4 GND GND VCC4 GND GND GND GND GND VCC1 GND GND VCC1 J GND GND GND GND GND GND GND GND GND GND GND GND GND K GND GND GND GND GND GND GND GND GND GND GND GND GND L GND GND GND GND GND GND GND GND GND GND GND GND GND M GND GND GND GND GND GND GND GND GND GND GND GND GND N ENC+ GND GND VDD VDD GND GND GND VDD VDD SENSE GND GND P ENC– GND SDI CS SCK GND GND GND SDO PAR/SER REF GND GND Q GND GND GND D4B– D4B+ GND GND GND D1A– D1A+ GND GND GND R GND D4A – + D4A – D3B + D3B GND OVDD OVDD D2A – + – + S GND D3A– D3A+ FR– FR+ GND GND OVDD DCO– D2A D1B D1B GND DCO+ D2B– D2B+ GND 9012f 12 LTM9012 ブロック図 3.3V 1.8V VCC LTM9012 1.8V VDD OVDD OUT1A+ CH 1 ANALOG INPUT OUT1A– 14-BIT ADC CORE SHDN1 OUT1B+ OUT1B– DATA SERIALIZER VDD/2 OUT2A+ CH 2 ANALOG INPUT OUT2A– 14-BIT ADC CORE OUT2B+ OUT2B– SHDN2 OUT3A+ CH 3 ANALOG INPUT OUT3A– 14-BIT ADC CORE OUT3B+ OUT3B– SHDN3 VDD/2 OUT4A+ CH 4 ANALOG INPUT OUT4A– 14-BIT ADC CORE OUT4B+ OUT4B– SHDN4 ENC+ DCO± PLL ENC– VREF FR± 1.25V REFERENCE REFH REFL RANGE SELECT REF BUFFER SENSE SDO SDI SCK CS PAR/SER MODE CONTROL REGISTERS DIFF. REF. AMP. GND 9012 BD 図 1．ブロック図 9012f 13 LTM9012 アプリケーション情報 コンバータの動作 LTM9012は、1.8VのA/Dコンバータ電源と3.3Vのドライバ 電源で動作する低消費電力の4チャネル、14ビット、125Msps A/Dコンバータです。各入力は固定利得の差動アンプを内蔵 しています。アナログ入力は、差動またはシングルエンドのい ずれで駆動してもかまいません。エンコード入力は、最適な ジッタ性能を得る場合は差動で、消費電力を低くする場合は シングルエンドで駆動することができます。デジタル出力はシ リアルLVDSなので、データ・ライン数を最小限に抑えること ができます。各チャネルは、同時に2ビットを出力します （2レー ン・モード）。低いサンプリング・レートでは、1チャネル当たり 1ビットの選択肢もあります （1レーン・モード）。シリアルSPI ポートを介してモード制御レジスタを設定することにより、多く の追加機能を選択することができます。 アナログ入力 LTM9012の各チャネルのアナログ入力は、固定利得の差動ア ンプと、後続のローパス・フィルタで構成されます。利得が10倍 の場合、各入力には49.9Ωの直列抵抗があります。 差動入力は、反転入力を固定のDC 電圧に接続するか接地 することにより、シングルエンド動作をサポートできます。ただ し、接地した場合は、ダイナミックレンジに6dBの損失が発生 します。最大のダイナミックレンジを得るには、LTM9012の反 転入力を非反転入力の電圧変動の中央値に等しいDC 電圧 に接続します。オペアンプは、少量のソース電流およびシンク 電流を供給可能な低インピーダンスの電圧源を実現する優 れた手段を提供します。このDC 電圧は、許容される入力同 相電圧の制限値の範囲内に入るようにしてください。一例とし ては、図 2を参照してください。 LTM9012 (1 CHANNEL SHOWN) SIGNAL – + ¼ LTC6254 VREF 0.1µF – + 9012 F02 RF SET VREF EQUAL TO THE DC MEDIAN OF THE SIGNAL VOLTAGE 図 2．シングルエンド動作 LTM9012の利得は、信号入力と直列に抵抗を追加すること によっても公称値より減少させることができます。内蔵のオペ アンプには49.9Ωの直列抵抗から信号が入力され、511Ωの 帰還抵抗を使用しています。この段の電圧利得は、直列抵抗 全体に対する帰還抵抗の比によって設定されます。たとえば、 464Ωの抵抗を各入力と直列に追加すれば、ユニティ・ゲイン を実現することができます。 リファレンス LTM9012は1.25Vの電圧リファレンスを内蔵しています。内 蔵のアンプをユニティ・ゲイン構成にして内部リファレンスを 使用する2Vの入力範囲の場合は、SENSEをVDD に接続し ます。内部リファレンスを使用する1Vの入力範囲の場合は、 SENSEをグランドに接続します。外部リファレンスを使用する 2Vの入力範囲の場合は、1.25Vのリファレンス電圧をSENSE に加えます。 0.625V ∼ 1.30Vの 電 圧をSENSEに印 加することによって 入力範囲を調整することができます。これにより、入力範囲は 1.6 • VSENSE になります。 リファレンスは4つのADCチャネルすべてによって共有される ため、個々のチャネルの入力範囲を個別に調整することはで きません。 9012f 14 LTM9012 アプリケーション情報 エンコード入力 エンコード入力の信号品質は、A/Dコンバータのノイズ性能 に強く影響します。エンコード入力はアナログ信号として扱い ます。このため、回路基板上のデジタル・トレースに隣接して 配線しないようにしてください。エンコード入力には2つの動 作モードがあります。差動エンコード・モード （図 3） とシングル エンド・エンコード・モード （図 4） です。 正弦波、PECLまたはLVDSのエンコード入力には、差動エン コード・モードを推奨します （図 5および図 6）。エンコード入 力は内部で10kΩの等価抵抗を介して1.2Vにバイアスされて います。エンコード入力はVDDより高くすることができ （最大 3.6V）、同相範囲は1.1V ∼ 1.6Vです。差動エンコード・モー LTM9012 ドでは、ENC– をグランドより200mV 以上高い電圧に維持し て、シングルエンド・エンコード・モードが誤作動しないように します。良好なジッタ性能を得るため、ENC+ の立ち上がり時 間と立ち下がり時間は短くします。 シングルエンド・エンコード・モードは、CMOSエンコード入 力と組み合わせて使用します。このモードを選択するには、 ENC– をグランドに接続し、ENC+ を方形波のエンコード入力 で駆動します。ENC+ はVDDより高くすることができるので （最 大 3.6V）、1.8V ∼ 3.3VのCMOSロジック・レベルを使用する ことができます。ENC+ のしきい値は0.9Vです。良好なジッタ 性能を得るため、ENC+ の立ち上がり時間と立ち下がり時間 は短くします。 VDD DIFFERENTIAL COMPARATOR VDD LTM9012 15k ENC+ 1.8V TO 3.3V 0V ENC– ENC+ ENC– 30k 30k CMOS LOGIC BUFFER 9012 F04 9012 F03 図 3．差動エンコード・モードの等価 エンコード入力回路 0.1µF ENC+ T1 50Ω 0.1µF 図 4．シングルエンド・エンコード・モード の等価エンコード入力回路 LTM9012 100Ω 0.1µF 50Ω 0.1µF PECL OR LVDS CLOCK ENC– 9012 F05 T1 = MA/COM ETC1-1-13 RESISTORS AND CAPACITORS ARE 0402 PACKAGE SIZE 図 5．正弦波のエンコード・ドライブ ENC+ LTM9012 0.1µF ENC– 9012 F06 図 6．PECLまたは LVDS のエンコード・ドライブ 9012f 15 LTM9012 アプリケーション情報 クロックPLLとデューティ・サイクル・スタビライザ エンコード・クロックは、シリアルのデジタル出力データを生 成するために内部位相同期ループ （PLL） によって乗算されま す。エンコード信号の周波数が変化するか、エンコード信号 がオフになると、PLL が入力クロックにロックするために25µs かかります。 クロック・デューティ・サイクル・スタビライザ回路により、印加 されるエンコード信号のデューティ・サイクルは30% ∼ 70%の 範囲の変動が許容されます。シリアル・プログラミング・モード では、デューティ・サイクル・スタビライザをディスエーブルする ことができますが、これは推奨しません。パラレル・プログラミ ング・モードでは、デューティ・サイクル・スタビライザは常にイ ネーブルされます。 デジタル出力 LTM9012のデジタル出力はシリアル化されたLVDS 信号で す。各チャネルは、同時に2ビットを出力します （2レーン・モー ド）。低いサンプリング・レートでは、1チャネル当たり1ビット の選択肢もあります （1レーン・モード）。データは、16、14、ま たは12ビットでシリアル化できます （詳細については 「タイミン グ図」 を参照）。12ビットでシリアル化する場合、2つのLSBは 使用できないことに注意してください。このモードは、 （開発の 可能性がある） これらのデバイスの12ビット・バージョンと互 換性を持たせるために組み込まれています。 出力データは、データ・クロック出力 （DCO） の立ち上がりエッジ と立ち下がりエッジでラッチする必要があります。データ・フレー ム出力 （FR） を使用すると、新しい変換結果から得られたデータ がいつ始まるかを判別することができます。2レーンの14ビット・ シリアル化モードでは、FR出力の周波数は1/2になります。 データ出力の最大シリアル・データ・レートは1Gbpsなので、A/D コンバータの最大サンプリング・レートは、A/Dコンバータの 速度グレードだけでなく、シリアル化モードによっても異なり ます （表 1を参照）。すべてのシリアル化モードの最小サンプ ル・レートは5Mspsです。 デフォルトでは、出力は標準 LVDSレベルです。すなわち、出 力電流が 3.5mA、出力同相電圧が 1.25Vです。各 LVDS出力 対には外付けの100Ω 差動終端抵抗が必要です。終端抵抗 は、LVDSレシーバのできるだけ近くに配置してください。 出力はOVDD から電力を供給され、A/Dコンバータのコアの 電源からは分離されています。 設定可能な LVDS 出力電流 デフォルトの出力ドライバ電流は3.5mAです。シリアル・プロ グラミング・モードでは、この電流は制御レジスタA2によって 調整することができます。使用可能な電流レベルは、1.75mA、 2.1mA、2.5mA、3mA、3.5mA、4mAおよび 4.5mAです。パラ レル・プログラミング・モードでは、SCKピンにより、3.5mAま たは1.75mAを選択できます。 表 1．すべてのシリアル化モードの最大サンプリング周波数。低速グレードのサンプリング周波数でもfSAMPLE(MAX) を超える ことはできない シリアル化モード 2レーン 2レーン 2レーン 1レーン 1レーン 1レーン 16ビット・シリアル化 14ビット・シリアル化 12ビット・シリアル化 16ビット・シリアル化 14ビット・シリアル化 12ビット・シリアル化 最大サンプリング周波数、 f（ S MHz） DCO 周波数 FR 周波数 シリアル・データ・レート 125 4 • fS fS 8 • fS 125 3.5 • fS 0.5 • fS 7 • fS 125 3 • fS fS 6 • fS 62.5 8 • fS fS 16 • fS 71.4 7 • fS fS 14 • fS 83.3 6 • fS fS 12 • fS 9012f 16 LTM9012 アプリケーション情報 オプションの LVDSドライバの内部終端 デジタル出力ランダマイザ ほとんどの場合、100Ωの外付け終端抵抗を使用するだけで LVDSの優れた信号品質が得られます。さらに、モード制御 レジスタA2をシリアル・モードでプログラムすることにより、オ プションの100Ωの内部終端抵抗をイネーブルすることができ ます。内部終端は、レシーバでの不完全な終端によって発生 する反射を吸収するのに役立ちます。内部終端がイネーブル されると、同じ出力電圧振幅を維持するために、出力ドライバ 電流は2 倍になります。パラレル・プログラミング・モードでは、 SDOピンによって内部終端がイネーブルされます。内部終端 は、1.75mA、2.1mA、または2.5mAのLVDS出力電流モード のときのみに使用するようにしてください。 A/Dコンバータのデジタル出力からの干渉は、場合によって は避けられません。デジタル干渉は、容量性結合や誘導性結 合、あるいはグランド・プレーンを介した結合によって発生す る可能性があります。結合係数がきわめて小さい場合でも、そ のためにA/Dコンバータの出力スペクトルに不要なトーンが 発生することがあります。デジタル出力をデバイスから伝送す る前にランダム化することにより、これらの不要なトーンをラン ダム化し、それによって不要なトーン振幅を減少させることが できます。 データ形式 アナログ入力電圧とデジタル・データ出力ビット間の関係を表 2 に示します。デフォルトでは、出力のデータ形式はオフセット・バ イナリです。モード制御レジスタA1をシリアル・モードでプログ ラムすることにより、2の補数形式を選択することができます。 表 2．出力コードと入力電圧 CHn + - CHn – 間 （0.2Vの範囲） D13 ∼ D0 （オフセット・バイナリ） D13 ∼ D0 （2の補数） >0.1000000V +0.0999878V +0.0999756V 11 1111 1111 1111 11 1111 1111 1111 11 1111 1111 1110 01 1111 1111 1111 01 1111 1111 1111 01 1111 1111 1110 +0.0000122V +0.0000000V –0.0000122V –0.0000244V 10 0000 0000 0001 10 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 00 0000 0000 0001 00 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1110 –0.0999878V –0.1000000V <–0.1000000V 00 0000 0000 0000 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0001 10 0000 0000 0000 10 0000 0000 0000 デジタル出力は、LSBと他のすべてのデータ出力ビットとの間 で排他的論理和演算を行うことによってランダム化されます。 デコードするには逆の演算を行います。つまり、LSBと他のす べてのビットとの間で排他的論理和演算を行います。FR出力 とDCO出力は影響を受けません。出力ランダマイザは、モー ド制御レジスタA1をシリアル・モードでプログラムすることに よってイネーブルされます。 デジタル出力のテストパターン A/Dコンバータのデジタル・インタフェースのインサーキット・テ ストを可能にするため、全チャネルのA/Dデータ出力 （D13 ∼ D0） を強制的に既知の値にするテスト・モードがあります。 モー ド制御レジスタA3および A4をシリアル・モードでプログラム することにより、デジタル出力のテスト・パターンがイネーブル されます。テストパターンがイネーブルされると、他の形式設 定モード （2の補数モードおよびランダマイザ・モード） はすべ て無効になります。 出力のディスエーブル デジタル出力は、制御レジスタA2をシリアル・モードでプログ ラムすることによりディスエーブルすることができます。消費電 力の節減や、インサーキット・テストをイネーブルするために、 DCOとFRを含むすべてのデジタル出力の電流駆動がディス エーブルされます。ディスエーブルされると、各出力対の同相 信号は高インピーダンスになりますが、差動インピーダンスは 低く保つことができます。 9012f 17 LTM9012 アプリケーション情報 スリープ・モードとナップ・モード パラレル・プログラミング・モード パラレル・プログラミング・モードを使用するには、PAR/SERを 節電のため、A/Dコンバータをスリープ・モードまたはナップ・ モードにすることができます。スリープ・モードでは、デバイス VDD に接続します。CS、SCK、SDIおよび SDOの各ピンは、特 全体の供給電力が減少し、消費電力が 3mWになります。ス 定の動作モードを設定するバイナリ・ロジック入力です。これ リープ・モードは、モード制御レジスタA1（シリアル・プログラ らのピンはVDD またはグランドに接続するか、あるいは1.8V、 ミング・モード） またはSDI （パラレル・プログラミング・モード） 2.5V、または3.3VのCMOSロジックで駆動することができま によってイネーブルされます。スリープ・モードから復帰するた す。入力として使用する場合、SDOは1kの直列抵抗を介して めに必要な時間は、VREF、REFH、および REFLのバイパス・ 駆動します。CS、SCK、SDI、および SDOで設定されるモード コンデンサのサイズによって異なります。内部コンデンサの値 を表 3に示します。 だけで外付けの容量を追加しない場合、A/Dコンバータは 表 3．パラレル・プログラミング・モードの制御ビット 2ms 後に安定します。 （PAR/SER = VDD） ナップ・モードでは、A/Dチャネルのどの組み合わせでも供給 電力を減少させることができますが、内部リファレンス回路お よび PLLはアクティブな状態を維持するので、スリープ・モー ドからの場合よりも素早く復帰することができます。ナップ・ モードからの復帰には、最低でも100クロック・サイクルが必 要です。非常に正確なDCセトリングが必要なアプリケーショ ンの場合は、50µsを追加することにより、A/Dコンバータがナッ プ・モードから移行するときの電源電流の変化によって生じる わずかな温度変化に対して、内蔵リファレンスが安定状態に 戻ることができるようにします。ナップ・モードは、シリアル・プ ログラミング・モードでモード制御レジスタA1によってイネー ブルされます。 ドライバ・アンプのシャットダウン （SHDN） A/Dコンバータのドライバはシャットダウン・モードにして、 A/Dコンバータのコアとは無関係に電力を節減することができ ます。各 A/Dコンバータ・ドライバには個別のSHDNピンがあ りますが、4つすべてを互いに接続することを想定しています。 デバイスのプログラミング・モード LTM9012の動作モードはパラレル・インタフェースまたは簡単 なシリアル・インタフェースのどちらでもプログラム可能です。 シリアル・インタフェースの方が柔軟性が高く、選択可能なす べてのモードをプログラムできます。パラレル・インタフェース には制限が多く、プログラムできるのはよく使用される一部の モードのみです。 ピン 説明 CS 2レーン/1レーン選択ビット 0 = 2レーン、16ビットのシリアル化出力モード 1 = 1レーン、14ビットのシリアル化出力モード SCK LVDS 電流選択ビット 0 = 3.5mAのLVDS 電流モード 1 = 1.75mAのLVDS 電流モード SDI SDO 電力減少制御ビット 0 = 通常動作 1 = スリープ・モード 内部終端選択ビット 0 = 内部終端をディスエーブル 1 = 内部終端をイネーブル シリアル・プログラミング・モード シリアル・プログラミング・モードを使用するには、PAR/SERを グランドに接続します。CS、SCK、 SDIおよびSDOの各ピンは、 A/Dコンバータのモード制御レジスタをプログラムするシリア ル・インタフェースになります。データは16ビットのシリアル・ ワードでレジスタに書き込まれます。データをレジスタから読 み出して、レジスタの内容を検証することもできます。 シリアル・データ転送は、CS が L になると開始されます。SDI ピンのデータは、SCKの先頭から16 番目までの立ち上がり エッジでラッチされます。先頭から16 番目より後のSCK 立ち 上がりエッジは無視されます。データ転送は、CSが再度 H になると終了します。 16ビットの入力ワードの先頭ビットはR/Wビットです。次の 7ビットはレジスタのアドレス （A6:A0） です。最後の8ビットは レジスタのデータ （D7:D0） です。 R/Wビットが L の場合、シリアル・データ （D7:D0） はアドレ ス・ビット （A6:A0） で設定されるレジスタに書き込まれます。 R/Wビットが H の場合は、アドレス・ビット （A6:A0） で設定さ れたレジスタのデータが SDOピンから読み出されます （「タイ ミング図」 のセクションを参照）。読み出しコマンドの実行中、 9012f 18 LTM9012 アプリケーション情報 レジスタは更新されず、SDIのデータは無視されます。 ソフトウェア・リセット SDOピンはオープン・ドレイン出力で、200Ωのインピーダンス でグランドに引き下げられます。レジスタのデータをSDOを介 して読み出す場合は、2kの外付けプルアップ抵抗が必要です。 シリアル・データが書き込み専用で読み出す必要がない場合 は、SDOをフロート状態のままにしてもかまわないため、プル アップ抵抗は不要です。モード制御レジスタのマップを表 4に 示します。 シリアル・プログラミングを使用する場合には、電源を投入し て安定した後できるだけ早くモード制御レジスタをプログラム します。最初のシリアル・コマンドは、すべてのレジスタのデー タ・ビットをロジック0にリセットするソフトウェア・リセットにす る必要があります。ソフトウェアによるリセットを実行するには、 リセット・レジスタのビットD7にロジック1を書き込みます。リ セットが完了した後、ビットD7は自動的に0に戻ります。 表 4．シリアル・プログラミング・モードのレジスタ・マップ （PAR/SER = GND）。 レジスタA0：リセット・レジスタ （アドレス00h）、書き込み専用 D7 D6 D5 RESET X X ビット7 ビット6 ～ 0 D4 X ビット6 ビット5 ビット4 ～ 0 D2 X D1 X D0 X リセット ソフトウェア・リセット・ビット 0 = 不使用 1 = ソフトウェアによるリセット。すべてのモード制御レジスタが00hにリセットされる。A/Dコンバータは一時的にスリープ・モードになる。 このビットはSPI 書き込みコマンドの終了時に自動的にゼロに戻る。リセット・レジスタは書き込み専用。 リセット・レジスタからのデータの読み出しはランダムとなる。 使用しない、ドントケア・ビット レジスタA1：フォーマットおよび電力減少レジスタ （CS = GNDでアドレス01h） D7 D6 D5 D4 DCSOFF RAND TWOSCOMP SLEEP ビット7 D3 X D3 NAP_4 D2 NAP_3 D1 NAP_2 D0 NAP_1 DCSOFF クロック・デューティ・サイクル・スタビライザ・ビット 0 = クロック・デューティ・サイクル・スタビライザをオン 1 = クロック・デューティ・サイクル・スタビライザをオフ。これは推奨されない。 RAND データ出力ランダマイザ・モード制御ビット 0 = データ出力ランダマイザ・モードをオフ 1 = データ出力ランダマイザ・モードをオン TWOSCOMP 2の補数モード制御ビット 0 = オフセット・バイナリのデータ形式 1 = 2の補数のデータ形式 SLEEP:NAP_X スリープ/ナップ・モード制御ビット 00000 = 通常動作 0XXX1 = チャネル1がナップ・モード 0XX1X = チャネル2がナップ・モード 0X1XX = チャネル3がナップ・モード 01XXX = チャネル4がナップ・モード 1XXXX = スリープ・モード。チャネル1、2、3、および 4をディスエーブル 注記：ナップ・モードではチャネルのどの組み合わせも設定可能。 9012f 19 LTM9012 アプリケーション情報 レジスタA2：出力モード・レジスタ （アドレス02h） D7 D6 D5 ILVDS2 ILVDS1 ILVDS0 ビット7 ～ 5 ビット4 ビット3 ビット2 ～ 0 ビット6 ビット5 ～ 0 D2 OUTMODE2 D1 OUTMODE1 D0 OUTMODE0 D4 TP12 D3 TP11 D2 TP10 D1 TP9 D0 TP8 D1 TP1 D0 TP0 OUTTEST デジタル出力テスト・パターンの制御ビット 0 = デジタル出力のテスト・パターンをオフ 1 = デジタル出力のテスト・パターンをオン 使用されない、ドントケア・ビット TP13:TP8 テスト・パターンのデータ・ビット （MSB） TP13:TP8 は、データ・ビット13（MSB）からデータ・ビット8までのテスト・パターンを設定する レジスタA4：テストパターンのLSBレジスタ （アドレス04h） D7 D6 D5 TP7 TP6 TP5 ビット7 ～ 0 D3 OUTOFF ILVDS2:ILVDS0 LVDS出力電流ビット 000 = 3.5mAのLVDS出力ドライバ電流 001 = 4.0mAのLVDS出力ドライバ電流 010 = 4.5mAのLVDS出力ドライバ電流 011 = 不使用 100 = 3.0mAのLVDS出力ドライバ電流 101 = 2.5mAのLVDS出力ドライバ電流 110 = 2.1mAのLVDS出力ドライバ電流 111 = 1.75mAのLVDS出力ドライバ電流 TERMON LVDS 内部終端ビット 0 = 内部終端をオフ 1 = 内部終端をオン。LVDS出力ドライバ電流はILVDS2：ILVDS0によって設定される電流の2 倍。内部終端は、1.75mA、2.1mA、また は2.5mAのLVDS出力電流モードのときのみに使用する。 OUTOFF 出力のディスエーブル・ビット 0 = デジタル出力をイネーブル 1 = デジタル出力をディスエーブル OUTMODE2:OUTMODE0 デジタル出力モード制御ビット 000 = 2レーン、16ビットのシリアル化 001 = 2レーン、14ビットのシリアル化 010 = 2レーン、12ビットのシリアル化 011 = 不使用 100 = 不使用 101 = 1レーン、14ビットのシリアル化 110 = 1レーン、12ビットのシリアル化 111 = 1レーン、16ビットのシリアル化 レジスタA3：テストパターンのMSBレジスタ （アドレス03h） D7 D6 D5 OUTTEST X TP13 ビット7 D4 TERMON D4 TP4 D3 TP3 D2 TP2 TP7:TP0 テスト・パターンのデータ・ビット （LSB） TP7:TP0 は、データ・ビット7からデータ・ビット0（LSB）までのテスト・パターンを設定する 9012f 20 LTM9012 アプリケーション情報 接地とバイパス LTM9012には、切れ目のないきれいなグランド・プレーンを備 えたプリント回路基板が必要です。A/Dコンバータの下の最 初の層には内部グランド・プレーンを備えた多層基板を推奨 します。プリント回路基板のレイアウトでは、デジタル信号線と アナログ信号線をできるだけ離すようにします。特に、デジタ ル・トラックをアナログ信号トラックと並べて配置したり、A/D コンバータの下に配置したりしないように注意してください。 バイパス・コンデンサがパッケージに内蔵されているので、追 加の容量はオプションです。 アナログ入力、エンコード信号、およびデジタル出力は互いに隣 接しないように配線します。これらの信号を互いに分離するため のバリヤとして、グランド領域とグランド・ビアを使用します。 レイアウトに関する推奨事項 LTM9012のピン配置はフロースルー・レイアウトが可能なの で、A/Dコンバータのチャネルが多数必要な場合は、狭い領 域に複数のデバイスを使用することができます。LTM9012の レイアウト・ルールは他のBGA パッケージのものと同様です。 レイアウトは6ミルのブラインド・ビアと5ミルのトレースを使っ て実装することができます。ピン配置は、アナログおよびデジ タルのトレースの配線に必要なスペースを最小限に抑えるよ うに設計されています。アナログおよびデジタルのトレースは、 基本的にパッケージの幅の範囲内で配線することができま す。これにより、チャネル数の多いアプリケーションでは、複数 のパッケージを互いに近づけて配置することができます。アナ ログ入力とデジタル出力のトレース長はできるだけ等しくなる ようにしてください。パッケージ内のダイ・パッドからパッケー ジ・パッドまでのアナログ入力とデジタル出力のトレース長を 表 5に示します。最良の整合を得るためには、これらをPCBの トレース長に加える必要があります。 表 5．内部トレース長 ピン 名称 （mm） – Q9 01A 0.535 Q10 01A+ 0.350 R11 01B – 2.185 R12 01B+ 2.216 R9 02A – 0.174 R10 02A+ 0.667 S11 02B – 2.976 S12 02B+ 2.972 S2 03A – 3.033 S3 03A+ 3.031 R4 03B – 0.752 R5 03B+ 0.370 R2 04A – 2.130 R3 04A+ 2.125 Q4 04B – 0.332 Q5 04B+ 0.527 A12 CH1 – 7.741 A11 CH1+ 7.723 A9 CH2 – 4.632 A8 CH2+ 4.629 A6 CH3 – 3.987 A5 CH3+ 3.988 A3 CH4 – 7.892 A2 CH4+ 7.896 P1 CLK – 3.317 N1 CLK+ 3.325 P4 CS 0.241 S9 DCO– 1.912 S10 DCO + 1.927 S4 FR– 2.097 + 2.082 S5 FR P10 PAR/SER 熱伝達 P5 SCK 1.553 LTM9012 が発生する熱の大部分は、ダイからパッケージの底 面を通り、多数のグランド・ピンを介してプリント回路基板に 伝わります。良好な電気的性能および熱的性能を得るには、 これらのピンを多数のビアによって内部のグランド・プレーン に接続してください。 P9 SD0 0.957 P3 SDI 1.184 適切なPCBレイアウトの一例を図 7 ∼図 11に示します。 0.226 9012f 21 LTM9012 アプリケーション情報 図 7．第 1 層、部品面 9012f 22 LTM9012 アプリケーション情報 図 8．第 2 層 9012f 23 LTM9012 アプリケーション情報 図 9．第 3 層 9012f 24 LTM9012 アプリケーション情報 図 10．裏面 9012f 25 J6 TP5 GND TP4 5V TO 6V TP2 GND TP1 V+ 3V TO 6V C28 OPT R69 0Ω R13 OPT R18 0Ω C11 1µF C2 1µF 3 1 3 1 J14 2 3 1 2 R64 1k VDD C31 0.01µF • • J8 CLK– C30 0.01µF C32 OPT R24 OPT T1 MABA-007159-000000 3 1 R63 1k VDD GND BYP OUT SEN/ADJ LT1763 J13 R14 OPT 2 R62 1k VDD SHDN IN GND BYP OUT SEN/ADJ LT1763-1.8 SHDN C21 0.01µF J12 2 R61 1k VDD R60 DNS J11 C10 4.7µF C1 4.7µF IN R16 0Ω C12 1µF R26 OPT R25 OPT + C14 100µF L3 BEAD R70 0Ω C5 100µF L2 BEAD R23 OPT R21 OPT R17 OPT R15 OPT R12 OPT C40, 0.01µF C38, 0.01µF C36, 0.01µF C34, 0.01µF C13 1µF + L4 OPT C4 1µF R20 R22 49.9Ω 0Ω R19 49.9Ω VDD IN4– IN4+ IN3– IN3 + IN2 – IN2+ IN1– IN1+ R9 1k R7 2k C3 1µF L1 BEAD VDD1 J5 OPT R36, 0Ω R35, 0Ω R34, 0Ω R33, 0Ω R32, 0Ω R31, 0Ω R30, 0Ω 3 SHDN1 SHDN2 SHDN3 SHDN4 CLK+ CLK– CH4– CH4+ CH3– CH3+ CH2– CH2+ CH1– 3 2 R6 1k 1 VDD CH1+ J2 2 3 R8 100Ω J1 1 2 図 11．レイアウト例の簡略回路図 C29 C20 OPT C22 C39, 0.01µF C37, 0.01µF C35, 0.01µF J3 3.3V R1 10k R3 31.6k R5 1k 1 VDD R29, 0Ω 3 2 R11 1k 1 VDD OVDD1 C33, 0.01µF VCC C6 1µF R71 0Ω VCC R2 1k VDD VCC1 VCC1 VCC2 VCC2 VCC3 VCC3 VCC4 VCC4 OVDD 3 1 2 C8 1µF VDD GND* LTM9012 C7 2.2µF TP3 J4 R10 1k VDD PAR/SER CS SCK SDO SDI VREF R72 0Ω SENSE 26 R4 1k C24 0.1µF C23 0.1µF OVDD1 VDD1 9012 F11 OGND OGND OGND * OTHER GND PINS OMITTED FOR CLARITY. C25 0.1µF C9 1µF OVDD OVDD OVDD VDD VDD VDD VDD VDD C26 0.1µF OUT1A+ OUT1A– OUT2A+ OUT2A– OUT3A+ OUT3A– OUT4A+ OUT4A– OUT1B+ OUT1B– OUT2B+ OUT2B– OUT3B+ OUT3B– OUT4B+ OUT4B– DCO+ DCO– FR+ FR– C27 0.1µF LTM9012 標準的応用例 9012f 0.50 ±0.025 Ø 221x パッケージの上面図 0.80 1.60 2.40 SUGGESTED PCB LAYOUT TOP VIEW 0.00 4 0.80 PIN “A1” CORNER 3.75 4.25 4.00 E 1.60 aaa Z 4.80 4.00 3.20 2.40 3.20 4.80 Y リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は 一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料は あくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。 6.40 5.60 4.80 4.00 3.20 2.40 1.60 0.80 0.00 0.80 1.60 2.40 3.20 4.00 4.80 5.60 6.40 D X 5.85 5.35 aaa Z // bbb Z SYMBOL A A1 A2 b b1 D E e F G H1 H2 aaa bbb ccc ddd eee H1 SUBSTRATE A1 NOM 2.82 0.40 2.42 0.50 0.50 15.0 11.25 0.80 12.80 9.60 0.42 2.00 A MAX 2.97 0.45 2.52 0.55 0.55 NOTES DETAIL B PACKAGE SIDE VIEW A2 0.47 2.05 0.15 0.10 0.12 0.15 0.08 TOTAL NUMBER OF BALLS: 221 0.37 1.95 b1 DIMENSIONS ddd M Z X Y eee M Z MIN 2.67 0.35 2.32 0.45 0.45 DETAIL A Øb (221 PLACES) DETAIL B H2 MOLD CAP ccc Z Z Z (Reference LTC DWG# 05-08-1886 Rev Ø) 221-Lead (15mm × 11.25mm × 2.82mm) BGA Package （Reference LTC DWG # 05-08-1886 Rev Ø） BGA パッケージ 221ピン （15mm 11.25mm 2.82mm） e 13 12 11 e 10 9 G 7 6 5 パッケージの底面図 8 b 3 ピン #1 の識別マークの詳細はオプションだが、 示された領域内になければならない。 ピン #1 の識別マークはモールドと マーキングのどちらでも可 ボールの指定は JESD MS-028 および JEP95 による 4 2 1 DETAIL A S R Q P N M L K J H G F E D C B A PIN 1 A1 BGA 221 0710 REV Ø トレイ内のパッケージの収納方向 LTMXXXXXX µModule 5. 主データム -Z- はシーティング・プレーン 6. はんだボールは、元素構成比がスズ（Sn）96.5%、銀（Ag）3.0%、銅（Cu）0.5% の合金、 またはスズ鉛共晶合金とできる。 4. 3. NOTES: 1. 寸法と許容誤差は ASME Y14.5M-1994 による 2. 全ての寸法はミリメートル 部品のピン F トレイのピン 1 の 斜角 b 3 SEE NOTES LTM9012 パッケージ 最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。 9012f 27 LTM9012 標準的応用例 ユニティ・ゲインを設定したシングルエンド駆動の例 SENSE VDD OVDD VCC4 VCC3 VCC1 1.8V VCC2 3.3V LTM9012 464Ω 1% 0V TO 3V PULSE SIGNAL 464Ω 1% 3V OUTA– • • • • • • SHDN1 SDO SHDN2 FR– +IN + SHDN3 FR+ ¼ LTC6254 –IN – SHDN4 DCO– PAR/SER DCO+ GND ENC– CS ENC+ VREF 1k 1% SDI 0.1µF OUTA+ CH1– SCK 1.5V REFERENCE CH1+ 9012 TA02 関連製品 製品番号 説明 注釈 LTC2170-14/LTC2171-14/ 14ビット、25Msps/40Msps/65Msps、 LTC2172-14 1.8V 動作のクワッドADC、超低消費電力 178mW/234mW/360mW、SNR：73.4dB、SFDR：85dB、 シリアルLVDS出力、7mm 8mm QFN-52 LTC2173-14/LTC2174-14/ 14ビット、80Msps/105Msps/125Msps、 LTC2175-14 1.8V 動作のクワッドADC、超低消費電力 376mW/450mW/558mW、SNR：73.4dB、SFDR：88dB、 シリアルLVDS出力、7mm 8mm QFN-52 LTC2263-14/LTC2264-14/ 14ビット、25Msps/40Msps/65Msps、 LTC2265-14 1.8V 動作のデュアルADC、超低消費電力 99mW/126mW/191mW、SNR：73.4dB、SFDR：85dB、 シリアルLVDS出力、6mm 6mm QFN-40 LTC2266-14/LTC2267-14/ 14ビット、80Msps/105Msps/125Msps、 LTC2268-14 1.8V 動作のデュアルADC、超低消費電力 216mW/250mW/293mW、SNR：73.4dB、SFDR：85dB、 シリアルLVDS出力、6mm 6mm QFN-40 LTM9009-14/LTM9010-14/ 14ビット、80Msps/105Msps/125Msps、 LTM9011-14 1.8V 動作のオクタルADC、超低消費電力 752mW/900mW/1116mW、SNR：73.1dB、SFDR：88dB、 シリアルLVDS出力、11.25mm 9mm BGA-140 9012f 28 リニアテクノロジー株式会社 〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 ● FAX 03-5226-0268 ● www.linear-tech.co.jp LT0412 • PRINTED IN JAPAN LINEAR TECHNOLOGY CORPORATION 2012