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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
CONTROLLER MANUAL
CM71-10139-5
FR60Lite
32 ビット・マイクロコントローラ
MB91210 Series
ハードウェアマニュアル
FR60Lite
32 ビット・マイクロコントローラ
MB91210 Series
ハードウェアマニュアル
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思わ
れるチェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通マイクロエレクトロニクス株式会社
はじめに
■ 本書の目的と対象読者
MB91210 シリーズは民生機器などの高速リアルタイム処理が要求される組み込み制御
用途向けに設計された , 汎用の富士通 32 ビット RISC マイクロコントローラです。CPU
には , FR* ファミリと互換の FR60 Lite を使用しています。
MB91210 シリーズは LIN-UART および CAN コントローラを内蔵しています。
*: FR は , FUJITSU RISC controller の略で , 富士通マイクロエレクトロニクス株式会社の
製品です。
■ 商標
本書に記載されている社名および製品名などの固有名詞は,各社の商標または登録商標
です。
■ 本書の全体構成
本書は , 以下に示す 20 の章 , および付録から構成されています。
第 1 章 概要
FR ファミリは 32 ビット高性能 RISC CPU を使用し , 高性能 / 高速な CPU 処理を要
求される組込み制御用に各種 I/O リソースやバス制御機能を内蔵した標準シングル
チップマイクロコントローラです。
第 2 章 デバイスの取扱いについて
FR ファミリの取扱い上の注意について説明します。
第 3 章 CPU および制御部
FR ファミリの CPU コアの機能を知るために , アーキテクチャ, 仕様 , 命令などの基
本的な内容について説明します。
第 4 章 リセット
リセットについて説明します。
第 5 章 I/O ポート
I/O ポートの概要 , レジスタの構成 , および機能について説明します。
第 6 章 割込みコントローラ
割込みコントローラの概要, レジスタの構成/機能, および動作について説明します。
第 7 章 外部割込み制御部
外部割込み制御部の概要 , レジスタの構成 / 機能 , および動作について説明します。
第 8 章 REALOS 関連ハード
REALOS関連ハードは, リアルタイムOSにより使用されます。したがって, REALOS
を使用する場合にはユーザプログラムで使用することはできません。
第 9 章 DMAC (DMA コントローラ )
DMAC の概要 , レジスタの構成 / 機能 , および DMAC の動作について説明します。
第 10 章 CAN コントローラ
CAN コントローラの機能と動作について示します。
i
第 11 章 LIN-UART
LIN 対応 UART の機能と動作について説明します。
第 12 章 16 ビットリロードタイマ
16 ビットリロードタイマのレジスタの構成と機能およびタイマの動作について説
明します。
第 13 章 16 ビットフリーランタイマ
16 ビットフリーランタイマの機能と動作について説明します。
第 14 章 インプットキャプチャ
インプットキャプチャの機能と動作について説明します。
第 15 章 アウトプットコンペア ユニット
アウトプットコンペアユニットの機能と動作について説明します。
第 16 章 PPG タイマ
PPG タイマについて説明します。
第 17 章 リアルタイムクロック
リアルタイムクロック ( 以降 RTC) のレジスタ構成とその機能 , RTC モジュールの動
作について説明します。
第 18 章 A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 19 章 フラッシュメモリ
フラッシュメモリの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 20 章 シリアル書込み接続例
フラッシュメモリ品のシリアル書込み接続例を説明します。
付録
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
Copyright ©2007-2010 FUJITSU MICROELECTRONICS LIMITED All rights reserved.
iii
iv
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
第2章
2.1
第3章
概要 ............................................................................................................ 1
特長 ........................................................................................................................................ 2
ブロックダイヤグラム............................................................................................................ 6
外形寸法図.............................................................................................................................. 7
端子配列図.............................................................................................................................. 9
メモリマップ ........................................................................................................................ 11
端子機能一覧 ........................................................................................................................ 13
入出力回路形式 .................................................................................................................... 21
デバイスの取扱いについて ...................................................................... 23
デバイス取扱い上の注意 ...................................................................................................... 24
CPU および制御部 ................................................................................... 27
3.1 メモリ空間............................................................................................................................ 28
3.2 内部アーキテクチャ ............................................................................................................. 29
3.2.1
命令概要 ..................................................................................................................... 33
3.3 プログラミングモデル.......................................................................................................... 35
3.3.1
汎用レジスタ .............................................................................................................. 36
3.3.2
専用レジスタ .............................................................................................................. 37
3.4 データ構造............................................................................................................................ 45
3.5 メモリマップ ........................................................................................................................ 47
3.6 分岐命令 ............................................................................................................................... 48
3.7 EIT ( 例外・割込み・トラップ ) ........................................................................................... 51
3.7.1
EIT の割込みレベル.................................................................................................... 52
3.7.2
ICR (Interrupt Control Register).................................................................................. 54
3.7.3
SSP (System Stack Pointer)....................................................................................... 55
3.7.4
TBR (Table Base Register) ........................................................................................ 56
3.7.5
多重 EIT 処理.............................................................................................................. 59
3.7.6
動作 ............................................................................................................................ 61
3.8 動作モード............................................................................................................................ 65
3.8.1
バスモード ................................................................................................................. 66
3.8.2
モード設定 ................................................................................................................. 67
3.9 クロック生成制御 ................................................................................................................. 69
3.9.1
PLL 制御 ..................................................................................................................... 70
3.9.2
発振安定待ち・PLL ロック待ち時間.......................................................................... 72
3.9.3
クロック分配 .............................................................................................................. 74
3.10 クロック分周 ........................................................................................................................ 76
3.10.1
クロック生成制御部のブロックダイヤグラム............................................................ 77
3.10.2
クロック生成制御部のレジスタ詳細説明................................................................... 78
3.10.3
クロック制御部が持つ周辺回路 ................................................................................. 99
3.11 デバイス状態制御 ............................................................................................................... 103
3.11.1
デバイス状態と各遷移 ............................................................................................. 104
3.11.2
低消費電力モード..................................................................................................... 107
3.12 メイン発振安定待ちタイマ................................................................................................. 112
3.13 擬似サブクロック ............................................................................................................... 119
v
第4章
4.1
4.2
4.3
4.4
4.5
4.6
4.7
第5章
5.1
5.2
5.3
5.4
5.5
5.6
第6章
リセット................................................................................................. 121
リセットの概要 .................................................................................................................. 122
リセット要因と発振安定待ち時間...................................................................................... 124
リセットレベル .................................................................................................................. 126
外部リセット端子 ............................................................................................................... 128
リセット動作 ...................................................................................................................... 129
リセット要因ビット ........................................................................................................... 130
リセットによる各端子の状態 ............................................................................................. 132
I/O ポート............................................................................................... 133
I/O ポートの概要 ................................................................................................................ 134
ポートデータレジスタ (PDR)/ データ方向レジスタ (DDR) ............................................... 137
ポートファンクションレジスタの設定............................................................................... 139
端子入力レベルの選択........................................................................................................ 149
プルアップ / プルダウン制御レジスタ ............................................................................... 151
入力データダイレクトリードレジスタ............................................................................... 153
割込みコントローラ............................................................................... 155
6.1 割込みコントローラの概要................................................................................................. 156
6.2 割込みコントローラのレジスタ ......................................................................................... 159
6.2.1
割込み制御レジスタ (ICR)........................................................................................ 160
6.2.2
ホールドリクエスト取下げ要求レジスタ (HRCL).................................................... 162
6.3 割込みコントローラの動作説明 ......................................................................................... 163
第7章
外部割込み制御部 .................................................................................. 171
7.1 外部割込み制御部の概要 .................................................................................................... 172
7.2 外部割込み制御部のレジスタ ............................................................................................. 174
7.2.1
割込み許可レジスタ (ENIR) ..................................................................................... 175
7.2.2
外部割込み要因レジスタ (EIRR) .............................................................................. 176
7.2.3
外部割込み要求レベル設定レジスタ (ELVR) ........................................................... 177
7.2.4
外部割込み入力の再配置 .......................................................................................... 178
7.3 外部割込み制御部の動作説明 ............................................................................................. 180
第8章
REALOS 関連ハード ............................................................................. 185
8.1 遅延割込みモジュール........................................................................................................ 186
8.1.1
遅延割込みモジュールの概要................................................................................... 187
8.1.2
遅延割込みモジュールのレジスタ............................................................................ 188
8.1.3
遅延割込みモジュールの動作説明............................................................................ 189
8.2 ビットサーチモジュール .................................................................................................... 190
8.2.1
ビットサーチモジュールの概要 ............................................................................... 191
8.2.2
ビットサーチモジュールのレジスタ ........................................................................ 193
8.2.3
ビットサーチモジュールの動作説明 ........................................................................ 195
第9章
DMAC (DMA コントローラ ) ................................................................. 199
9.1 DMAC の概要 ..................................................................................................................... 200
9.2 DMAC のレジスタ詳細説明................................................................................................ 203
9.2.1
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ A............... 204
9.2.2
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ B............... 209
9.2.3
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 転送元 / 転送先アドレス設定レジスタ .............. 216
vi
9.2.4
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 DMAC 全体制御レジスタ .................................. 218
9.3 DMAC の動作説明 .............................................................................................................. 221
9.3.1
動作概要 ................................................................................................................... 222
9.3.2
転送要求の設定 ........................................................................................................ 224
9.3.3
転送シーケンス ........................................................................................................ 225
9.3.4
DMA 転送全般 .......................................................................................................... 227
9.3.5
アドレッシングモード ............................................................................................. 228
9.3.6
データの種類 ............................................................................................................ 229
9.3.7
転送回数制御 ............................................................................................................ 230
9.3.8
CPU 制御.................................................................................................................. 231
9.3.9
動作開始 ................................................................................................................... 232
9.3.10
転送要求の受付けと転送 .......................................................................................... 233
9.3.11
DMA による周辺割込みクリア ................................................................................. 234
9.3.12
一時停止 ................................................................................................................... 235
9.3.13
動作終了 / 停止 ......................................................................................................... 236
9.3.14
エラーによる停止..................................................................................................... 237
9.3.15
DMAC 割込み制御 .................................................................................................... 238
9.3.16
スリープ中の DMA 転送 ........................................................................................... 239
9.3.17
チャネル選択と制御 ................................................................................................. 240
9.4 DMAC の動作フロー........................................................................................................... 242
9.5 DMAC のデータパス........................................................................................................... 244
第 10 章
CAN コントローラ ................................................................................. 245
10.1 CAN の特長 ........................................................................................................................ 246
10.2 CAN のブロックダイヤグラム............................................................................................ 247
10.3 CAN のレジスタ ................................................................................................................. 248
10.4 CAN レジスタ機能.............................................................................................................. 255
10.4.1
全体コントロールレジスタ ...................................................................................... 256
10.4.2
メッセージインタフェースレジスタ ........................................................................ 270
10.4.3
メッセージオブジェクト .......................................................................................... 282
10.4.4
メッセージハンドラレジスタ................................................................................... 288
10.4.5
CAN プリスケーラレジスタ (CANPRE)................................................................... 297
10.5 CAN 機能 ............................................................................................................................ 299
10.5.1
メッセージオブジェクト .......................................................................................... 300
10.5.2
メッセージ送信動作 ................................................................................................. 302
10.5.3
メッセージ受信動作 ................................................................................................. 305
10.5.4
FIFO バッファ機能................................................................................................... 309
10.5.5
割込み機能 ............................................................................................................... 311
10.5.6
ビットタイミング..................................................................................................... 312
10.5.7
テストモード ............................................................................................................ 315
10.5.8
ソフトウェア初期化 ................................................................................................. 320
10.5.9
CAN クロックプリスケーラ ..................................................................................... 321
第 11 章
LIN-UART .............................................................................................. 325
11.1 概要 .................................................................................................................................... 326
11.2 UART の構成 ...................................................................................................................... 329
11.3 UART のレジスタ ............................................................................................................... 334
11.3.1
シリアルコントロールレジスタ (SCR) .................................................................... 336
11.3.2
シリアルモードレジスタ (SMR)............................................................................... 339
vii
11.3.3
シリアルステータスレジスタ (SSR) ........................................................................ 342
11.3.4
受信 / 送信データレジスタ (RDR/TDR).................................................................... 345
11.3.5
拡張ステータス / コントロールレジスタ (ESCR) .................................................... 347
11.3.6
拡張通信コントロールレジスタ (ECCR).................................................................. 350
11.3.7
ボーレート / リロードカウンタレジスタ (BGR) ...................................................... 353
11.4 UART の割込み................................................................................................................... 355
11.4.1
受信割込み生成とフラグセットタイミング ............................................................. 359
11.4.2
送信割込み生成とフラグタイミング ........................................................................ 361
11.5 UART のボーレート ........................................................................................................... 363
11.5.1
ボーレートの設定..................................................................................................... 365
11.5.2
リロードカウンタの再起動 ...................................................................................... 368
11.6 UART の動作 ...................................................................................................................... 370
11.6.1
非同期モードでの動作 ( 動作モード 0, 1) ................................................................ 372
11.6.2
同期モードでの動作 ( 動作モード 2) ........................................................................ 375
11.6.3
LIN 機能での動作 ( 動作モード 3) ............................................................................ 378
11.6.4
シリアル端子への直接アクセス ............................................................................... 382
11.6.5
双方向通信機能 ( ノーマルモード ) .......................................................................... 383
11.6.6
マスタ / スレーブ通信機能 ( マルチプロセッサモード ) .......................................... 384
11.6.7
LIN 通信機能............................................................................................................. 387
11.6.8
LIN 通信モード ( 動作モード 3) UART サンプルフローチャート............................. 388
11.7 UART 使用上の注意事項 .................................................................................................... 391
第 12 章
16 ビットリロードタイマ ...................................................................... 393
12.1 16 ビットリロードタイマの概要 ........................................................................................ 394
12.2 16 ビットリロードタイマのレジスタ................................................................................. 395
12.2.1
コントロールステータスレジスタ (TMCSR) ........................................................... 396
12.2.2
16 ビットタイマレジスタ (TMR) ............................................................................. 399
12.2.3
16 ビットリロードレジスタ (TMRLR) ..................................................................... 400
12.3 16 ビットリロードタイマの動作 ........................................................................................ 401
第 13 章
16 ビットフリーランタイマ................................................................... 405
13.1 16 ビットフリーランタイマの概要 .................................................................................... 406
13.2 16 ビットフリーランタイマのレジスタ ............................................................................. 407
13.2.1
タイマデータレジスタ (TCDT)................................................................................. 408
13.2.2
タイマコントロールステータスレジスタ (TCCS).................................................... 409
13.3 16 ビットフリーランタイマの動作 .................................................................................... 412
13.4 16 ビットフリーランタイマ使用時の注意事項 .................................................................. 414
第 14 章
インプットキャプチャ ........................................................................... 415
14.1 インプットキャプチャの概要 ............................................................................................. 416
14.2 インプットキャプチャのレジスタ...................................................................................... 417
14.2.1
インプットキャプチャレジスタ (IPCP) ................................................................... 418
14.2.2
インプットキャプチャコントロールレジスタ (ICS) ................................................ 419
14.3 インプットキャプチャの動作 ............................................................................................. 421
第 15 章
アウトプットコンペアユニット ............................................................. 423
15.1 アウトプットコンペアユニットの概要............................................................................... 424
15.2 アウトプットコンペアユニットのレジスタ ....................................................................... 425
15.2.1
コンペアレジスタ (OCCP) ....................................................................................... 426
viii
15.2.2
コントロールレジスタ (OCS) .................................................................................. 427
15.3 アウトプットコンペアの動作 ............................................................................................. 430
第 16 章
PPG タイマ ............................................................................................ 433
16.1 PPG タイマの概要.............................................................................................................. 434
16.2 PPG タイマのブロックダイヤグラム................................................................................. 435
16.3 PPG タイマのレジスタ ...................................................................................................... 438
16.3.1
PPG 動作モード制御レジスタ (PPGC).................................................................... 440
16.3.2
リロードレジスタ (PRLL/PRLH).............................................................................. 443
16.3.3
PPG 起動レジスタ (TRG) ........................................................................................ 445
16.3.4
出力反転レジスタ (REVC) ....................................................................................... 446
16.4 PPG タイマの動作説明 ...................................................................................................... 447
第 17 章
リアルタイムクロック ........................................................................... 453
17.1 リアルタイムクロックのレジスタ構成............................................................................... 454
17.2 リアルタイムクロックのブロックダイヤグラム ................................................................ 455
17.3 リアルタイムクロックのレジスタの詳細 ........................................................................... 456
17.4 リアルタイムクロックのクロック補正ユニット ................................................................ 461
17.5 リアルタイムクロックのクロック補正ユニットのレジスタ .............................................. 463
17.5.1
補正ユニット制御レジスタ (CUCR)......................................................................... 464
17.5.2
サブタイマデータレジスタ (CUTD) ......................................................................... 466
17.5.3
メインタイマデータレジスタ (CUTR) ..................................................................... 468
17.6 リアルタイムクロックのクロック補正ユニットの使用について ....................................... 469
第 18 章
A/D コンバータ ...................................................................................... 471
18.1 A/D コンバータの概要 ........................................................................................................ 472
18.2 A/D コンバータのブロックダイヤグラム ........................................................................... 473
18.3 A/D コンバータのレジスタ................................................................................................. 474
18.3.1
アナログ入力許可レジスタ (ADER) ......................................................................... 476
18.3.2
A/D コントロールステータスレジスタ (ADCS) ....................................................... 477
18.3.3
データレジスタ (ADCR1, ADCR0)........................................................................... 483
18.3.4
変換時間設定レジスタ (ADCT) ................................................................................ 484
18.3.5
開始チャネル設定レジスタ (ADSCH) 終了チャネル設定レジスタ (ADECH) .......... 486
18.4 A/D コンバータの動作 ........................................................................................................ 488
第 19 章
フラッシュメモリ .................................................................................. 491
19.1 フラッシュメモリの概要 .................................................................................................... 492
19.2 フラッシュメモリのレジスタ ............................................................................................. 496
19.2.1
フラッシュコントロール / ステータスレジスタ (FLCR) .......................................... 497
19.2.2
ウェイトレジスタ (FLWC) ....................................................................................... 499
19.3 フラッシュメモリの動作説明 ............................................................................................. 501
19.4 フラッシュメモリ自動アルゴリズム .................................................................................. 503
19.4.1
コマンドシーケンス ................................................................................................. 504
19.4.2
自動アルゴリズム実行状態の確認............................................................................ 508
19.5 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 513
19.5.1
読出し / リセット状態 .............................................................................................. 514
19.5.2
データ書込み ............................................................................................................ 515
19.5.3
データ消去 ( チップ消去 ) ........................................................................................ 517
19.5.4
データ消去 ( セクタ消去 ) ........................................................................................ 518
ix
19.5.5
セクタ消去一時停止 ................................................................................................. 521
19.5.6
セクタ消去再開 ........................................................................................................ 522
19.6 データポーリングフラグ (DQ7) の制約事項と回避方法..................................................... 523
19.7 フラッシュメモリプログラミングの注意事項.................................................................... 526
第 20 章
シリアル書込み接続例 ........................................................................... 529
20.1 シリアル書込み接続例........................................................................................................ 530
20.2 シリアル書込み ( 非同期 ) 書込み例 ................................................................................... 542
付録
付録 A
付録 B
付録 C
付録 D
D.1
索引
............................................................................................................... 547
I/O マップ ...................................................................................................................... 548
割込みベクタ ................................................................................................................. 567
各 CPU ステートにおける端子状態 .............................................................................. 570
命令一覧 ........................................................................................................................ 574
FR ファミリーの命令一覧表....................................................................................... 578
............................................................................................................... 595
x
本版での主な変更内容
ページ
217
249
250
変更内容 ( 詳細は本文を参照してください。)
第 9 章 DMAC (DMA コントローラ )
9.2.3 DMAC-ch.0, ch.1, ch.2, ch.3, ch.4
転送元 / 転送先アドレス設定レ
ジスタ
■DMASA0 ∼ DMASA4/DMADA0 ∼
DMADA4 のビット機能
第 10 章 CAN コントローラ
10.3 CAN のレジスタ
■ 全体コントロールレジスタ一覧
表 10.3-1
以下の記述を訂正。
"00000000 00000000 00000000 00000000B"
→
000000H
Base-addr + 08H の CAN 割込みレジスタを訂正
Int-Id → IntId
■ メッセージインタフェースレジスタ Base-addr + 14H の IF1 マスクレジスタ 2 を訂正
一覧
Msk28 ∼ MXtd. MDir, Msk24
表 10.3-2
→
Msk28 ∼ Msk24
Base-addr + 18H の IF1 アービトレーションレジスタ 2
を訂正
Dir, ID28 ∼ MsgVal, Xtd,Dir, ID24
→
Dir, ID28 ∼ ID24
Base-addr + 44H の IF2 マスクレジスタ 2 を訂正
251
Msk28 ∼ MXtd. MDir, Msk24
→
Msk28 ∼ Msk24
Base-addr + 48H の IF2 アービトレーションレジスタ 2
を訂正
Dir, ID28 ∼ MsgVal, Xtd,Dir, ID24
→
Dir, ID28 ∼ ID24
271
10.4 CAN レジスタ機能
10.4.2.1 IFx コマンド要求レジスタ
(IFxCREQ)
■ レジスタ構成
図 10.4-8 を訂正
bit5 : res → Message Number
272
■ レジスタ機能
予約ビットのビット幅を訂正
[bit14 ∼ bit5] → [bit14 ∼ bit6]
Message Number:メッセージ番号 (32 メッセージバッ
ファ CAN 用 ) のビット幅を訂正
[bit4 ∼ bit0] → [bit5 ∼ bit0]
273
Message Number:メッセージ番号 (128 メッセージ
バッファ CAN 用 ) のビット幅を訂正
[bit4 ∼ bit0] → [bit7 ∼ bit0]
xi
ページ
変更内容 ( 詳細は本文を参照してください。)
ECCR の bit7 を訂正
− → res
335
第 11 章 LIN-UART
11.3 UART のレジスタ
■UART のレジスタ
図 11.3-1
348
11.3.5 拡張ステータス / コントロール <注意事項>を追加
レジスタ (ESCR)
■ 拡張ステータス / コントロールレジ
スタ (ESCR)
350
11.3.6 拡張通信コントロールレジスタ ECCR の bit7 を訂正
(ECCR)
− → res
■ 拡張通信コントロールレジスタ
(ECCR)
図 11.3-7
353
11.3.7 ボーレート / リロードカウンタ
レジスタ (BGR)
■ ボーレート / リロードカウンタレジ
スタ (BGR)
bit14 ∼ bit8 を訂正
BGR1 → B14 ∼ B08
11.5.2 リロードカウンタの再起動
■ ソフトウェア再起動
図 11.5-3 を訂正
リセット → REST
第 19 章 フラッシュメモリ
用語を訂正
・書込み / 消去 → データ書込み / 消去
・セクタ消去ウェイト → セクタ消去タイムアウト
19.1 フラッシュメモリの概要
サマリ文を訂正
544K バイト (MB91F211B) または 288K バイト
(MB91F213A/F218S)
368
-
492
bit7 ∼ bit0 を訂正
BGR0 → B07 ∼ B00
→
288K バイト (MB91F211B) または 544K バイト
(MB91F213A/F218S)
504
19.4.1 コマンドシーケンス
表 19.4-1 のコマンドシーケンスを訂正
・読出し / リセット → リセット
・書込みプログラム → データ書込み
・リセットの行から , RA, RD を削除
表 19.4-1 のデータ欄をハーフワード (16 ビット ) に変
更
表 19.4-1 から , 連続モード , 連続書込み , 連続モード
リセットの行を削除
505
■ リセットコマンド
コマンド名を訂正
リード ( 読出し ) / リセットコマンド
→
リセットコマンド
■ プログラム ( データ書込み )
用語を訂正
bit7
→
データポーリングフラグ (DQ7)
■ チップ消去
用語を訂正
・bit7 → データポーリングフラグ (DQ7)
・自動消去 → チップ消去の自動アルゴリズム
xii
ページ
506
変更内容 ( 詳細は本文を参照してください。)
■ セクタ消去
用語を訂正
・bit7 → データポーリングフラグ (DQ7)
・bit3 → セクタ消去タイマフラグ (DQ3)
セクタ消去タイムアウト期間を訂正
80μs → 最短で 50μs
507
■ 消去一時停止
用語を訂正
・レディ / ビジー出力
→
FLCR レジスタの RDY ビット
・bit7 → データポーリングフラグ (DQ7)
・bit6 → トグルビットフラグ (DQ6)
508
19.4.2 自動アルゴリズム実行状態の
確認
■ RDY ビット
用語を訂正
レディ / ビジー信号 → RDY ビット
■ ハードウェアシーケンスフラグ
図 19.4-1 を訂正
・「ワード読出し時」を削除
・bit4:ERIP を削除
509
表 19.4-2 を訂正
・自動書込み動作 → データ書込み
・自動消去時の書込み → チップ消去
・自動消去動作
→
セクタ消去 ( タイムアウト期間と消去期間に分割 )
・自動消去時の書込み / 消去動作
→
チップ / セクタ消去
・ERIP 欄を削除
510
説明を訂正
・チップ / セクタ消去動作時:→ チップ消去動作時:
・セクタ消去動作時:を追加
・データポーリングフラグ (DQ7) の制約事項の説明を
追加
・説明文を訂正 , 制約事項を追加
511
「[bit4] ERIP:消去中フラグ」の項目を削除
514
19.5.1 読出し / リセット
コマンド名を訂正
読出し / リセットコマンド → リセットコマンド
xiii
ページ
515
変更内容 ( 詳細は本文を参照してください。)
19.5.2 データ書込み
■ アドレス指定方法
1 回のデータ書込みコマンドによって書き込まれる
データを訂正
1 ワードのみ → 1 ハーフワード (16 ビット ) のみ
■ フラッシュメモリ書込み手順
用語を訂正
・データポーリングフラグ (DPOLL)
→
データポーリングフラグ (DQ7)
・トグルビットフラグ (TOGGLE)
→
トグルビットフラグ (DQ6)
・タイミングリミット超過フラグ (TLOVER)
→
タイミングリミット超過フラグ (DQ5)
516
518
図 19.5-1 の書込みコマンドシーケンスのデータを
ハーフワード (16 ビット ) に変更
19.5.4 データ消去 ( セクタ消去 )
セクタ消去タイムアウトの時間を訂正
50μs → 最短で 50μs
■ 複数のセクタを指定するときの注意 用語を訂正
・セクタ消去ウェイト → セクタ消去タイムアウト
・セクタ消去タイマ ( ハードウェアシーケンスフラグ
SETIMR)
→
セクタ消去タイマフラグ (DQ3)
■ セクタ消去手順
用語を訂正
・データポーリングフラグ (DPOLL)
→
データポーリングフラグ (DQ7)
・トグルビットフラグ (TOGGLE)
→
トグルビットフラグ (DQ6)
・タイミングリミット超過フラグ (TLOVER)
→
タイミングリミット超過フラグ (DQ5)
519
■ データポーリングフラグ (DQ7) の 「■ データポーリングフラグ (DQ7) の制約事項」の項
制約事項
目を追加
520
521
図 19.5-2 のフローチャートを訂正
19.5.5 セクタ消去一時停止
用語を訂正
セクタ消去ウェイト → セクタ消去タイムアウト
523 ∼ 19.6 データポーリングフラグ (DQ7) 「19.6 データポーリングフラグ (DQ7) の制約事項と回
525
の制約事項と回避方法
避方法」を追加
526 19.7 フラッシュメモリ
用語を訂正
・フラッシュメモリ書換えモード
プログラミングの注意事項
→
FR-CPU プログラミングモード
・FMCS レジスタ → FLCR レジスタ
-
第 20 章 シリアル書込み接続例
第 20 章を追加。
19.7 と 19.8 を , 第 20 章に移動
xiv
ページ
575
変更内容 ( 詳細は本文を参照してください。)
付録 D 命令一覧
■ 命令一覧表の読み方
5) の説明文を変更
・Ready 機能 → ウェイトサイクル
・ST RS,@15- 命令 → "ST Rs,@-R15" 命令
582
A.1 FR ファミリーの命令一覧表
■ メモリロード命令
<注意事項>を訂正
o4 → u4
583
■ メモリストア命令
<注意事項>を訂正
o4 → u4
585
D.1 FR ファミリーの命令一覧表
■ 通常分岐 ( 遅延なし ) 命令
< 注意事項 > を変更
S フラグ → スタックフラグ (S)
588
■ 20 ビット通常分岐マクロ命令
参考 1 の説明文を変更
able20 → label20
変更箇所は , 本文中のページ左側の│によって示しています。
xv
xvi
第1章
概要
FR ファミリは 32 ビット高性能 RISC CPU を使用
し , 高性能 / 高速な CPU 処理を要求される組込み
制御用に各種 I/O リソースやバス制御機能を内蔵し
た標準シングルチップマイクロコントローラです。
CM71-10139-5
1.1
特長
1.2
ブロックダイヤグラム
1.3
外形寸法図
1.4
端子配列図
1.5
メモリマップ
1.6
端子機能一覧
1.7
入出力回路形式
FUJITSU MICROELECTRONICS LIMITED
1
第 1 章 概要
1.1 特長
1.1
MB91210 シリーズ
特長
MB91210 シリーズの特長を説明します。
■ FR CPU の特長
• 32 ビット RISC, ロード / ストアアーキテクチャ , パイプライン 5 段
• 最大動作周波数 40MHz [PLL 使用:原発振 4 MHz の場合 ]
• 16 ビット固定長命令 ( 基本命令 ) , 1 命令 /1 サイクル
• メモリ−メモリ間転送 , ビット処理 , バレルシフトなどの命令:
組込み用途に適した命令
• 関数入口 / 出口命令 , レジスタ内容のマルチロードストア命令:
高級言語対応命令
• レジスタインターロック機能:アセンブラ記述の容易化
• 乗算器の内蔵 / 命令レベルでのサポート
- 符号付き 32 ビット乗算:5 サイクル
- 符号付き 16 ビット乗算:3 サイクル
• 割込み (PC, PS の退避 ) :6 サイクル , 16 プライオリティレベル
• ハーバードアーキテクチャにより , プログラムアクセスとデータアクセスを同時に
実行可能
• FR ファミリとの命令互換
■ 内蔵メモリ
フラッシュメモリ
RAM
MB91F211B
288K バイト
16K バイト
MB91F213A
544K バイト
24K バイト
MB91213A
544K バイト ( マスク ROM)
24K バイト
MB91F218S
544K バイト
24K バイト
■ DMA コントローラ
• 同時に最大 5 チャネルの動作が可能
• 2 つの転送要因 ( 内部周辺 / ソフトウェア )
■ ビットサーチモジュール (REALOS 使用 )
1 ワード中の MSB から最初の "1"/"0" の変化ビット位置をサーチ
2
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
MB91210 シリーズ
第 1 章 概要
1.1 特長
■ LIN 対応 UART (7 チャネル )
• 非同期 (Start-Stop 同期 ) 通信 , クロック同期通信
• Synch-Break 検出
• チャネルごとにボーレートジェネレータを搭載
• SPI 対応可能 ( モード 2:クロック同期通信モード )
■ CAN コントローラ (3 チャネル )
• 最高転送レート:1Mbps
• 32 メッセージバッファ
■ 各種タイマ
• 16 ビットリロードタイマ (3 チャネル )
内部クロックは 2/8/32 分周から選択可能
• 16 ビットフリーランタイマ (4 チャネル )
• アウトプットコンペア (8 チャネル )
• インプットキャプチャ (8 チャネル )
• 8/16 ビット PPG タイマ (16 チャネル /8 チャネル )
クロックソースは周辺クロックの 1/2/16/64 から選択可能
■ 割込みコントローラ
• 内部周辺からの割込み
• 優先レベルをソフトウェアにより設定可能 (16 レベル )
■ 外部割込み (16 チャネル )
• 入力を複数端子から選択可能
• CAN ウェイクアップとして使用可能
CAN ウェイクアップにはノイズフィルタを挿入 (Typ=4 µs)
■ A/D コンバータ (32 チャネル )
• 10 ビット分解能
• 逐次変換型
変換時間:3 μs
• 変換モード ( 単発変換モード , 連続変換モード )
• 起動要因 ( ソフトウェア / 外部トリガ / 周辺割込み )
■ その他のインターバルタイマ / カウンタ
16 ビットタイムベースタイマ / ウォッチドッグタイマ
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
3
第 1 章 概要
1.1 特長
MB91210 シリーズ
■ その他の特長
• クロックソースとして発振回路を内蔵し , PLL 逓倍も選択可能
• リセット端子として INITX を用意
• その他 , ウォッチドッグタイマリセット , ソフトウェアリセットあり
• 低消費電力モードとしてストップモード , スリープモード , リアルタイムクロック
モードをサポート , 32 kHz CPU 動作による低消費電力動作が可能
• ギア機能
PLL の逓倍率設定 (1/2/4/8/10) と各クロックの分周設定 (1 分周∼ 16 分周 ) により様々
な組合せのクロックを生成可能
• タイムベースタイマ内蔵
• パッケージ:LQFP-100, LQFP-144
• CMOS テクノロジ (0.18 µm)
• 電源電圧:3.5V ∼ 5.5V
内部回路は , 内蔵降圧回路により 1.8V が供給されます。
■ 機能比較
MB91V210
MB91F211B
評価用品
フラッシュ
メモリ品
パッケージ
BGA-420
LQFP-100
LQFP-144
ROM/Flash 容量
外部 SRAM
288K バイト
544K バイト
マスク
ROM 品
フラッシュ
メモリ品
フラッシュ
メモリ品
RAM 容量
4K バイト+
4K バイト+ 12K バイト
32K バイト
外部割込み
16 チャネル
16 チャネル
16 チャネル
DMA コントローラ
5 チャネル
5 チャネル
5 チャネル
外部サブクロック
対応
対応
擬似サブクロック
非対応
対応
非対応
RTC
あり
あり
あり
CAN コントローラ
4
MB91F213A MB91213A MB91F218S
3 チャネル
1 チャネル(32msg/ch)
(128msg/ch)
4K バイト+ 20K バイト
対応
非対応
3 チャネル(32msg/ch)
LIN 対応 UART
7 チャネル
4 チャネル (LIN 対応 )
1 チャネル (LIN 非対応 )
7 チャネル
リロードタイマ
3 チャネル
3 チャネル
3 チャネル
フリーランタイマ
4 チャネル
2 チャネル
4 チャネル
インプット
キャプチャ
8 チャネル
4 チャネル
8 チャネル
アウトプット
コンペア
8 チャネル
4 チャネル
8 チャネル
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 1 章 概要
1.1 特長
MB91210 シリーズ
MB91V210
MB91F211B
評価用品
フラッシュ
メモリ品
8/16 ビット PPG
8 ビット×
16 チャネル 8 ビット× 8 チャネル
(16 ビット× (16 ビット× 4 チャネル )
8 チャネル )
A/D コンバータ
32 チャネル
CM71-10139-5
MB91F213A MB91213A MB91F218S
フラッシュ
メモリ品
マスク
ROM 品
フラッシュ
メモリ品
8 ビット× 16 チャネル
(16 ビット× 8 チャネル )
16 チャネル
FUJITSU MICROELECTRONICS LIMITED
32 チャネル
5
第 1 章 概要
1.2 ブロックダイヤグラム
MB91210 シリーズ
ブロックダイヤグラム
1.2
MB91210 シリーズのブロックダイヤグラムを示します。
■ MB91210 シリーズのブロックダイヤグラム
図 1.2-1 ブロックダイヤグラム
FR CPUコア
ビットサーチ
D-bus RAM
バスコンバータ
Flash
DMAコントローラ
F-bus RAM
RX
TX
CAN
32←
→16 アダプタ
X0, X1
X0A, X1A
MD3~MD0
クロック
制御
INITX
割込み
コントローラ
INT
SIN
SOT
SCK
PORT I/F
リロードタイマ
PORT
TIN
TOT
外部割込み
ICU
IN
LIN対応UART
フリーランタイマ
FRCK
UART用BRG
OCU
OUT
8/16ビットPPG
PPG
RTC
AN
ATGX
6
10ビット
A/Dコンバータ
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 1 章 概要
1.3 外形寸法図
MB91210 シリーズ
外形寸法図
1.3
MB91210 シリーズの外形寸法図を示します。
■ LQFP-100
図 1.3-1 LQFP-100 の外形寸法図
プラスチック・LQFP, 100 ピン
(FPT-100P-M20)
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
14.0 mm × 14.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max
質量
0.65 g
コード(参考)
P-LFQFP100-14×14-0.50
プラスチック・LQFP, 100 ピン
(FPT-100P-M20)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
16.00±0.20(.630±.008)SQ
* 14.00±0.10(.551±.004)SQ
75
51
76
50
0.08(.003)
Details of "A" part
+0.20
26
100
1
25
C
0.20±0.05
(.008±.002)
0.08(.003)
M
0.10±0.10
(.004±.004)
(Stand off)
0°~8°
"A"
0.50(.020)
+.008
1.50 –0.10 .059 –.004
(Mounting height)
INDEX
0.145±0.055
(.0057±.0022)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
2005 -2008 FUJITSU MICROELECTRONICS LIMITED F100031S-c-3-3
0.25(.010)
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
7
第 1 章 概要
1.3 外形寸法図
MB91210 シリーズ
■ LQFP-144
図 1.3-2 LQFP-144 の外形寸法図
プラスチック・LQFP, 144 ピン
(FPT-144P-M08)
プラスチック・LQFP, 144 ピン
(FPT-144P-M08)
リードピッチ
0.50mm
パッケージ幅×
パッケージ長さ
20.0 × 20.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
1.20g
コード(参考)
P-LFQFP144-20×20-0.50
注 1)* 印寸法はレジン残りを含まず。レジン残りは、片側 +0.25(.010)MAX
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
22.00±0.20(.866±.008)SQ
* 20.00±0.10(.787±.004)SQ
108
0.145±0.055
(.006±.002)
73
109
72
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
.059 –.004
0˚~8˚
INDEX
144
37
"A"
LEAD No.
1
36
0.50(.020)
0.22±0.05
(.009±.002)
0.08(.003)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
0.25(.010)
M
©2003-2008 FUJITSU MICROELECTRONICS LIMITED F144019S-c-4-7
C
(Mounting height)
2003 FUJITSU LIMITED F144019S-c-4-6
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
8
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 1 章 概要
1.4 端子配列図
MB91210 シリーズ
端子配列図
1.4
MB91210 シリーズの端子配列図を示します。
■ MB91F211B の端子配列図
P44/IN0
P43
P42
P41
P40
P17/SCK4
P16/SOT4
P15/SIN4
VCC
VSS
P14/SCK3
P13/SOT3
P12/SIN3
P11/TOT1
P10/TIN1
P07/INT15R
P06/INT14R
P05/INT13R
P04/INT12R
P03/INT11R
P02/INT10R
P01/INT9R
P00/INT8R
X1A (P73)
X0A (P72)
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
UART
UART
RLT
INT
(PPG)
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
P82
P83
P84/TIN2
VCC
CM71-10139-5
ADC
P92/AN2/PPG4R
P93/AN3/PPG6R
P94/AN4
P95/AN5
P96/AN6
P97/AN7
AVCC
AVSS/AVRL
AVRH
PA0/AN8
PA1/AN9
PA2/AN10
PA3/AN11
PA4/AN12
PA5/AN13
PA6/AN14
PA7/AN15
PB0/INT0R
RLT
26
27
21
22
23
24
25
31
32
18
19
20
P85/TOT2
P77/OUT3
P80/FRCK0
P81/FRCK1
C
VSS
16
17
P90/AN0/PPG0R
P91/AN1/PPG2R
PE2/SCK2
P70/RX0/INT8
P71/TX0
P74/OUT0
P75/OUT1
P76/OUT2
28
29
30
11
12
13
14
15
INT
ICU
P57
P60
PE0/SIN2
PE1/SOT2
RLT
PPG
4
5
6
7
8
9
10
UART
UART
P50/PPG1
P51/PPG3
P52/PPG5
P53/PPG7
P54
P55
P56
UART
CAN
2
3
OCU
1
P46/IN2
P47/IN3
FRT
P45/IN1
100
99
図 1.4-1 MB91F211B の端子配列図
FUJITSU MICROELECTRONICS LIMITED
75
VSS
74
73
X1
X0
72
71
70
69
68
67
66
MD3
MD2
MD1
MD0
INITX
PD7/SCK1
PD6/SOT1
65
64
63
62
61
PD5/SIN1
PD4/SCK0
PD3/SOT0
PD2/SIN0
PD1/TOT0
60
59
PD0/TINO/ATGX
VCC
58
57
56
VSS
PB7/INT7R
PB6/INT6R
55
54
53
52
51
PB5/INT5R
PB4/INT4R
PB3/INT3R
PB2/INT2R
PB1/INT1R
9
10
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
P96/AN6/PPGCR
P97/AN7/PPGER
PA0/AN8/SIN2R
PA1/AN9/SOT2R
PA2/AN10/SCK2R
PA3/AN11
PA4/AN12
PA5/AN13
PA6/AN14
PA7/AN15
AVCC
AVSS/AVRL
AVRH
PB0/AN16/INT0R
PB1/AN17/INT1R
PB2/AN18/INT2R
PB3/AN19/INT3R
PB4/AN20/INT4R
PB5/AN21/INT5R
PB6/AN22/INT6R
PB7/AN23/INT7R
PC0/AN24
PC1/AN25
VSS
46
P93/AN3/PPG6R
47
45
P92/AN2/PPG4R
FRT
P94/AN4/PPG8R
44
P91/AN1/PPG2R
ADC
RLT
UART
UART
UART
INT
INT
P95/AN5/PPGAR
43
35
36
P90/AN0/PPG0R
C
VSS
42
P72/RX1/INT9
P73/TX1
P74/OUT0
P75/OUT1
P76/OUT2
P77/OUT3
P80/FRCK0
27
28
29
30
31
32
33
34
P85/TOT2
26
41
P70/RX0/INT8
P71/TX0
P84/TIN2
15
16
17
18
19
20
21
22
23
24
25
40
P54/IN4
P55/IN5
P56/IN6
P57/IN7
P60/OUT6
P61/OUT7
P62
P63
VSS
VCC
P64
P83/FRCK3
13
14
39
P52/PPG5
P53/PPG7
P82/FRCK2
11
12
PPG
P50/PPG1
P51/PPG3
ICU
9
10
PPG
P46/IN2
P47/IN3
ICU
7
8
OCU
P44/IN0
P45/IN1
CAN
5
6
OCU
P42/PPGD
P43/PPGF
FRT
3
4
38
P40/PPG9
P41/PPGB
37
1
2
VCC
VCC
P37/INT15
P81/FRCK1
CAN
(PPG)
PPG
UART
RLT
UART
RLT
OCU
(UART)
UART
(INT)
FUJITSU MICROELECTRONICS LIMITED
109 X0A
110 X1A
111 VSS
112 VCC
113 P00/SIN5/INT8R
114 P01/SOT5/INT9R
115 P02/SCK5/INT10R
116 P03/SIN6/INT11R
117 P04/SOT6/INT12R
118 P05/SCK6/INT13R
119 P06/OUT4/INT14R
120 P07/OUT5/INT15R
121 P10/TIN1
122 P11/TOT1
123 P12/SIN3
124 P13/SOT3
125 P14/SCK3
126 P15/SIN4
127 P16/SOT4
128 P17/SCK4
129 P20/PPG0
130 P21/PPG2
131 P22/PPG4
132 P23/PPG6
133 P24/PPG8
134 P25/PPGA
135 P26/PPGC
136 P27/PPGE
137 P30/RX2/INT10C
138 P31/TX2
139 P32/INT10
140 P33/INT11
141 P34/INT12
142 P35/INT13
143 P36/INT14
144 VSS
第 1 章 概要
1.4 端子配列図
MB91210 シリーズ
■ MB91213A/F213A/F218S の端子配列図
図 1.4-2 MB91213A/F213A/F218S の端子配列図
UART
108 VSS
107 X1
106 X0
105 MD3
104 MD2
103 MD1
102 MD0
101 INITX
100 PF7/INT7
99 PF6/INT6
(INT)
ADC
98
97
PF5/INT5
PF4/INT4
96
95
PF3/INT3
PF2/INT2
94
93
PF1/INT1
VCC
92
91
90
89
88
87
86
85
84
VSS
PF0/INT0
PE2/SCK2
PE1/SOT2
PE0/SIN2
PD7/SCK1
PD6/SOT1
PD5/SIN1
PD4/SCK0
83
PD3/SOT0
82
81
80
79
78
77
76
PD2/SIN0
PD1/TOT0
PD0/TIN0/ATGX
PC7/AN31
PC6/AN30
PC5/AN29
PC4/AN28
75
74
73
PC3/AN27
PC2/AN26
VCC
CM71-10139-5
第 1 章 概要
1.5 メモリマップ
MB91210 シリーズ
1.5
メモリマップ
MB91210 シリーズのメモリマップを示します。
■ MB91210 シリーズのメモリマップ
図 1.5-1 メモリマップ
MB91V210
MB91F211B
MB91213A
MB91F213A/F218S
I/O
I/O
I/O
I/O
0000 0000H
0000 0400H
I/O
0001 0000H アクセス禁止
0002 0000H
CAN
0002 0100H
0002 0300H アクセス禁止
0003 8000H
F-bus RAM
0004 0000H
0004 1000H
I/O
I/O
I/O
アクセス禁止
アクセス禁止
アクセス禁止
CAN
CAN
アクセス禁止
アクセス禁止
F-bus RAM
F-bus RAM
F-bus RAM
D-bus RAM
D-bus RAM
D-bus RAM
アクセス禁止
アクセス禁止
マスク
ROM
フラッシュ
メモリ
アクセス禁止
アクセス禁止
ダイレクト
アドレッシング
領域
CAN
アクセス禁止
0003 B000H
0003 D000H
D-bus RAM
アクセス禁止
0005 0000H
アクセス禁止
0007 8000H
外部SRAM
000B 8000H
フラッシュ
メモリ
0010 0000H
アクセス禁止
アクセス禁止
D-bus RAM はデータをスタックしておく領域として使用してください。
D-bus RAM では , 命令フェッチを行わないため , コード領域を D-bus 上のメモリに設定した場合には
誤ったデータをコードとして解釈 ( 認識 ) するため , 暴走する可能性があります。
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
11
第 1 章 概要
1.5 メモリマップ
MB91210 シリーズ
■ フラッシュメモリのセクタ構成
図 1.5-2 セクタ構成(544K バイト)
078000H
SA4 (64Kバイト)
088000H
SA5 (64Kバイト)
098000H
SA6 (64Kバイト)
0A8000H
SA7 (64Kバイト)
0B8000H
SA8 (64Kバイト)
0C8000H
SA9 (64Kバイト)
0D8000H
SA10 (64Kバイト)
0E8000H
SA11 (64Kバイト)
0F8000H
0FA000H
0FC000H
0FE000H
100000H
SA0 (8Kバイト)
SA1 (8Kバイト)
SA2 (8Kバイト)
SA3 (8Kバイト)
32ビット
図 1.5-2 セクタ領域(288K バイト)
0B8000H
SA4 (64 K バイト )
0C8000H
SA5 (64 K バイト )
0D8000H
SA6 (64 K バイト )
0E8000H
SA7 (64 K バイト )
0F8000H
0FA000H
0FC000H
0FE000H
100000H
SA0 (8 K バイト )
SA1 (8 K バイト )
SA2 (8 K バイト )
SA3 (8 K バイト )
32 ビット
12
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CM71-10139-5
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
端子機能一覧
1.6
MB91210 シリーズの端子機能一覧を示します。
■ 端子機能一覧
表 1.6-1 端子機能一覧表 (1 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
入出力
回路形式
端子説明
73
106
X0
74
107
X1
OA
OB
68
101
INITX
D
システムリセット入力端子です。
72 ∼ 69
105 ∼ 102
MD3 ∼
MD0
C
動作モード指定用入力端子です。
76
109
X0A
77
110
X1A
WA
WB
P00
78
113
INT8R
A
114
INT9R
A
115
INT10R
A
116
INT11R
汎用入出力ポートです。
A
SIN6 *
117
INT12R
汎用入出力ポートです。
A
SOT6 *
118
INT13R
汎用入出力ポートです。
A
SCK6 *
119
-
CM71-10139-5
INT14R
OUT4 *
外部割込み要求 13 の入力端子です。(P35 端子と選択 )
UART6 のシリアル通信用クロック入出力端子です。
P06
84
外部割込み要求 12 の入力端子です。(P34 端子と選択 )
UART6 のシリアルデータ出力端子です。
P05
83
外部割込み要求 11 の入力端子です。(P33 端子と選択 )
UART6 のシリアルデータ入力端子です。
P04
82
外部割込み要求 10 の入力端子です。(P32 端子と選択 )
UART5 のシリアル通信用クロック入出力端子です。
P03
81
外部割込み要求 9 の入力端子です。(P72 端子と選択 )
汎用入出力ポートです。
SCK5 *
-
外部割込み要求 8 の入力端子です。(P70 端子と選択 )
UART5 のシリアルデータ出力端子です。
P02
80
サブクロック出力端子です。
汎用入出力ポートです。
SOT5 *
-
サブクロック入力端子です。
UART5 のシリアルデータ入力端子です。
P01
79
メインクロック出力端子です。
汎用入出力ポートです。
SIN5 *
-
メインクロック入力端子です。
汎用入出力ポートです。
A
外部割込み要求 14 の入力端子です。(P36 端子と選択 )
アウトプットコンペア 4 の出力端子です。
FUJITSU MICROELECTRONICS LIMITED
13
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (2 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
P07
85
120
-
14
入出力
回路形式
86
121
87
122
88
123
89
124
90
125
93
126
94
127
95
128
-
129
-
130
-
131
-
132
-
133
-
134
-
135
-
136
汎用入出力ポートです。
INT15R
OUT5
端子説明
A
*
P10
TIN1
P11
TOT1
P12
SIN1
P13
SOT3
P14
SCK3
P15
SIN4
P16
SOT4
P17
SCK4
P20
PPG0
P21
PPG2
P22
PPG4
P23
PPG6
P24
PPG8
P25
PPGA
P26
PPGC
P27
PPGE
外部割込み要求 15 の入力端子です。(P37 端子と選択 )
アウトプットコンペア 5 の出力端子です。
A
A
A
A
A
A
A
A
A
A
A
A
A
A
A
A
汎用入出力ポートです。
リロードタイマ 1 用外部イベント入力端子です。
汎用入出力ポートです。
リロードタイマ 1 用出力端子です。
汎用入出力ポートです。
UART3 のシリアルデータ入力端子です。
汎用入出力ポートです。
UART3 のシリアルデータ出力端子です。
汎用入出力ポートです。
UART3 のシリアル通信用クロック入出力端子です。
汎用入出力ポートです。
UART4 のシリアルデータ入力端子です。
汎用入出力ポートです。
UART4 のシリアルデータ出力端子です。
汎用入出力ポートです。
UART4 のシリアル通信用クロック入出力端子です。
汎用入出力ポートです。
PPG0 用出力端子です。
汎用入出力ポートです。
PPG2 用出力端子です。
汎用入出力ポートです。
PPG4 用出力端子です。
汎用入出力ポートです。
PPG6 用出力端子です。
汎用入出力ポートです。
PPG8 用出力端子です。
汎用入出力ポートです。
PPGA 用出力端子です。
汎用入出力ポートです。
PPGC 用出力端子です。
汎用入出力ポートです。
PPGE 用出力端子です。
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CM71-10139-5
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (3 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
入出力
回路形式
P30
-
137
汎用入出力ポートです。
RX2
A
INT10C
-
138
-
139
-
140
-
141
-
142
-
143
-
2
96
-
P33
INT11
P34
INT12
P35
INT13
P36
INT14
P37
INT15
*
PPGB *
A
A
A
A
A
A
A
P42
5
*
PPGD
A
P43
6
PPGF
100
7
1
8
2
9
3
10
4
11
5
12
CM71-10139-5
INT10
A
P41
4
99
-
P32
PPG9
98
-
A
TX2
*
P44
IN0
P45
IN1
P46
IN2
P47
IN3
P50
PPG1
P51
PPG3
CAN2 用入力端子です。
外部割込み要求 10 の入力端子です。(P32 端子と選択)
P40
97
-
P31
3
端子説明
A
A
A
A
A
A
A
汎用入出力ポートです。
CAN2 用出力端子です。
汎用入出力ポートです。
外部割込み要求 10 の入力端子です。(P30 端子と選択)
汎用入出力ポートです。
外部割込み要求 11 の入力端子です。(P03 端子と選択)
汎用入出力ポートです。
外部割込み要求 12 の入力端子です。(P04 端子と選択)
汎用入出力ポートです。
外部割込み要求 13 の入力端子です。(P05 端子と選択)
汎用入出力ポートです。
外部割込み要求 14 の入力端子です。(P06 端子と選択)
汎用入出力ポートです。
外部割込み要求 15 の入力端子です。(P07 端子と選択)
汎用入出力ポートです。
PPG9 用出力端子です。
汎用入出力ポートです。
PPGB 用出力端子です。
汎用入出力ポートです。
PPGD 用出力端子です。
汎用入出力ポートです。
PPGF 用出力端子です。
汎用入出力ポートです。
インプットキャプチャ 0 の入力端子です。
汎用入出力ポートです。
インプットキャプチャ 1 の入力端子です。
汎用入出力ポートです。
インプットキャプチャ 2 の入力端子です。
汎用入出力ポートです。
インプットキャプチャ 3 の入力端子です。
汎用入出力ポートです。
PPG1 用出力端子です。
汎用入出力ポートです。
PPG3 用出力端子です。
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15
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (4 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
6
13
7
14
8
-
A
PPG7
A
IN4 *
IN5
A
*
P56
17
IN6
A
*
P57
18
12
-
P53
P55
11
-
PPG5
16
10
-
A
P54
15
9
-
P52
入出力
回路形式
A
IN7 *
P60
19
OUT6
*
P61
A
PPG5 用出力端子です。
汎用入出力ポートです。
PPG7 用出力端子です。
汎用入出力ポートです。
インプットキャプチャ 4 の入力端子です。
汎用入出力ポートです。
インプットキャプチャ 5 の入力端子です。
汎用入出力ポートです。
インプットキャプチャ 6 の入力端子です。
汎用入出力ポートです。
インプットキャプチャ 7 の入力端子です。
汎用入出力ポートです。
アウトプットコンペア 6 の出力端子です。
汎用入出力ポートです。
20
-
21
P62
A
汎用入出力ポートです。
-
22
P63
A
汎用入出力ポートです。
-
25
P64
A
汎用入出力ポートです。
P70
16
26
RX0
17
27
(76)
(77)
-
P71
TX0
A
RX1
A
18
30
19
31
20
32
21
33
P73
TX1
P74
OUT0
P75
OUT1
P76
OUT2
P77
OUT3
汎用入出力ポートです。
CAN0 用出力端子です。
汎用入出力ポートです。
A
INT9
29
CAN0 用入力端子です。
外部割込み要求 8 の入力端子です。(P00 端子と選択 )
P72
28
アウトプットコンペア 7 の出力端子です。
汎用入出力ポートです。
INT8
16
汎用入出力ポートです。
-
OUT7
A
端子説明
CAN1 用入力端子です。
外部割込み要求 9 の入力端子です。(P01 端子と選択 )
A
A
A
A
A
汎用入出力ポートです。
CAN1 用出力端子です。
汎用入出力ポートです。
アウトプットコンペア 0 の出力端子です。
汎用入出力ポートです。
アウトプットコンペア 1 の出力端子です。
汎用入出力ポートです。
アウトプットコンペア 2 の出力端子です。
汎用入出力ポートです。
アウトプットコンペア 3 の出力端子です。
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CM71-10139-5
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (5 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
22
34
23
38
27
-
FRCK0
P81
FRCK1
A
A
P82
39
28
-
P80
入出力
回路形式
FRCK2 *
A
P83
40
FRCK3
29
41
30
42
*
P84
TIN2
P85
TOT2
A
A
A
P90
31
43
AN0
B
AN1
B
AN2
B
AN3
B
48
AN5
49
AN6
B
50
AN7
PPGER *
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
B
A/D コンバータ用アナログ入力端子です。
PPGC 用出力端子です。(P26 端子と選択 )
P97
38
リロードタイマ 2 用出力端子です。
PPGA 用出力端子です。(P25 端子と選択 )
PPGCR *
-
汎用入出力ポートです。
汎用入出力ポートです。
P96
37
リロードタイマ 2 用外部イベント入力端子です。
PPG8 用出力端子です。(P24 端子と選択 )
PPGAR *
-
CM71-10139-5
B
P95
36
汎用入出力ポートです。
汎用入出力ポートです。
PPG8R *
-
-
AN4
フリーランタイマ 3 用外部クロック入力端子です。
PPG6 用出力端子です。(P23 端子と選択 )
P94
47
汎用入出力ポートです。
汎用入出力ポートです。
PPG6R
35
フリーランタイマ 2 用外部クロック入力端子です。
PPG4 用出力端子です。(P22 端子と選択 )
P93
46
汎用入出力ポートです。
汎用入出力ポートです。
PPG4R
34
フリーランタイマ 1 用外部クロック入力端子です。
PPG2 用出力端子です。(P21 端子と選択 )
P92
45
汎用入出力ポートです。
汎用入出力ポートです。
PPG2R
33
フリーランタイマ 0 用外部クロック入力端子です。
PPG0 用出力端子です。(P20 端子と選択 )
P91
44
汎用入出力ポートです。
汎用入出力ポートです。
PPG0R
32
端子説明
汎用入出力ポートです。
B
A/D コンバータ用アナログ入力端子です。
PPGE 用出力端子です。(P27 端子と選択 )
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17
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (6 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
PA0
42
51
52
B
汎用入出力ポートです。
AN9
B
53
45
54
46
55
47
56
48
57
49
58
汎用入出力ポートです。
AN10
SCK2R
B
*
PA3
AN11
PA4
AN12
PA5
AN13
PA6
AN14
PA7
AN15
62
INT0R
B
B
B
B
B
B
63
INT1R
B
64
INT2R
B
65
INT3R
B
66
INT4R
AN20 *
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
外部割込み要求 0 の入力端子です。(PF0 端子と選択 )
外部割込み要求 1 の入力端子です。(PF1 端子と選択 )
外部割込み要求 2 の入力端子です。(PF2 端子と選択 )
外部割込み要求 3 の入力端子です。(PF3 端子と選択 )
A/D コンバータ用アナログ入力端子です。
PB4
54
汎用入出力ポートです。
汎用入出力ポートです。
AN19 *
-
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
PB3
53
汎用入出力ポートです。
汎用入出力ポートです。
AN18 *
-
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
PB2
52
汎用入出力ポートです。
汎用入出力ポートです。
AN17 *
-
A/D コンバータ用アナログ入力端子です。
A/D コンバータ用アナログ入力端子です。
PB1
51
汎用入出力ポートです。
汎用入出力ポートです。
AN16 *
-
A/D コンバータ用アナログ入力端子です。
UART2 のクロック入出力端子です。(PE2 端子と選択 )
PB0
50
A/D コンバータ用アナログ入力端子です。
UART2 のシリアルデータ出力端子です。
(PE1 端子と選択 )
PA2
44
A/D コンバータ用アナログ入力端子です。
UART5 のシリアルデータ入力端子です。
(PE0 端子と選択 )
SOT2R *
-
18
AN8
PA1
43
端子説明
汎用入出力ポートです。
SIN2R *
-
-
入出力
回路形式
汎用入出力ポートです。
B
外部割込み要求 4 の入力端子です。(PF4 端子と選択 )
A/D コンバータ用アナログ入力端子です。
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CM71-10139-5
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (7 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
入出力
回路形式
PB5
55
67
-
汎用入出力ポートです。
INT5R
AN21
B
*
68
-
汎用入出力ポートです。
INT6R
AN22
B
*
69
-
70
-
71
-
74
-
75
-
76
-
77
-
78
-
79
汎用入出力ポートです。
INT7R
AN23
B
*
PC0
AN24
PC1
AN25
PC2
AN26
PC3
AN27
PC4
AN28
PC5
AN29
PC6
AN30
PC7
AN31
80
TIN0
B
B
B
B
B
B
B
B
81
62
82
63
83
64
84
CM71-10139-5
PD1
TOT0
PD2
SIN0
PD3
SOT0
PD4
SCK0
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A/D コンバータ用アナログ入力端子です。
汎用入出力ポートです。
A
ATGX
61
外部割込み要求 7 の入力端子です。(PF7 端子と選択 )
A/D コンバータ用アナログ入力端子です。
PD0
60
外部割込み要求 6 の入力端子です。(PF6 端子と選択 )
A/D コンバータ用アナログ入力端子です。
PB7
57
外部割込み要求 5 の入力端子です。(PF5 端子と選択 )
A/D コンバータ用アナログ入力端子です。
PB6
56
端子説明
リロードタイマ 0 用外部イベント入力端子です。
A/D コンバータ用トリガ入力端子です。
A
A
A
A
汎用入出力ポートです。
リロードタイマ 0 用出力端子です。
汎用入出力ポートです。
UART0 のシリアルデータ入力端子です。
汎用入出力ポートです。
UART0 のシリアルデータ出力端子です。
汎用入出力ポートです。
UART0 のシリアル通信用クロック入出力端子です。
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19
第 1 章 概要
1.6 端子機能一覧
MB91210 シリーズ
表 1.6-1 端子機能一覧表 (8 / 8)
端子番号
LQFP-144
端子名
LQFP-100
(MB91213A/
(MB91F211B)
F213A/F218S)
PD5
入出力
回路形式
汎用入出力ポートです。
65
85
66
86
67
87
13
88
14
89
15
90
-
91
-
94
-
95
-
96
-
97
-
98
-
99
-
100
26, 59, 92
1, 24, 37, 73,
93, 112
VCC
−
電源入力端子 (5V) です。
25, 58,
75, 91
23, 36, 72, 92,
108, 111, 144
VSS
−
GND 端子です。
24
35
C
−
電源安定化容量端子です。
39
59
AVCC
−
A/D コンバータ用アナログ電源入力端子です。
40
60
AVSS
−
A/D コンバータ用 GND 端子です。
AVRL
−
電源安定化容量端子です。
AVRH
−
電源安定化容量端子です。
41
61
SIN1
PD6
SOT1
PD7
SCK1
PE0
SIN2
PE1
SOT2
PE2
SCK2
PF0
INT0
PF1
INT1
PF2
INT2
PF3
INT3
PF4
INT4
PF5
INT5
PF6
INT6
PF7
INT7
A
端子説明
A
A
A
A
A
A
A
A
A
A
A
A
A
UART1 のシリアルデータ入力端子です。
汎用入出力ポートです。
UART1 のシリアルデータ出力端子です。
汎用入出力ポートです。
UART1 のシリアル通信用クロック入出力端子です。
汎用入出力ポートです。
UART2 のシリアルデータ入力端子です。
汎用入出力ポートです。
UART2 のシリアルデータ出力端子です。
汎用入出力ポートです。
UART2 のシリアル通信用クロック入出力端子です。
汎用入出力ポートです。
外部割込み要求 0 の入力端子です。
汎用入出力ポートです。
外部割込み要求 1 の入力端子です。
汎用入出力ポートです。
外部割込み要求 2 の入力端子です。
汎用入出力ポートです。
外部割込み要求 3 の入力端子です。
汎用入出力ポートです。
外部割込み要求 4 の入力端子です。
汎用入出力ポートです。
外部割込み要求 5 の入力端子です。
汎用入出力ポートです。
外部割込み要求 6 の入力端子です。
汎用入出力ポートです。
外部割込み要求 7 の入力端子です。
* : MB91213A/F213A/F218S のみ。
20
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CM71-10139-5
第 1 章 概要
1.7 入出力回路形式
MB91210 シリーズ
1.7
入出力回路形式
入出力回路形式を示します。
■ 入出力回路形式
表 1.7-1 入出力回路形式 (1 / 2)
分類
A
回路
備考
プルアップ制御
Pout
Nout
• CMOS レベル出力
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
プルダウン制御
CMOS
ヒステリシス入力
Automotive入力
入力制御用
スタンバイ制御
B
プルアップ制御
Pout
Nout
• CMOS レベル出力
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
• A/D アナログ入力
プルダウン制御
CMOS
ヒステリシス入力
Automotive入力
入力制御用
スタンバイ制御
アナログ入力
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FUJITSU MICROELECTRONICS LIMITED
21
第 1 章 概要
1.7 入出力回路形式
MB91210 シリーズ
表 1.7-1 入出力回路形式 (2 / 2)
分類
C
回路
備考
マスクROM品
CMOSヒステリシス入力
フラッシュメモリ品
N-ch
マスク ROM 品
• CMOS ヒステリシス入力
• MD2 プルダウンあり
フラッシュメモリ品
• テスト用高電圧制御信号あり
• MD2 プルダウンなし
N-ch
制御信号
N-ch
モード入力
N-ch
拡散抵抗
D
CMOS ヒステリシス入力
プルアップ抵抗
CMOS
ヒステリシス入力
E
CMOS
ヒステリシス入力
CMOS ヒステリシス入力
プルダウン抵抗
OA
OB
X1
Xout
発振回路
高速発振帰還抵抗 = 約 1MΩ
X0
スタンバイ制御信号
WA
WB
X1A
Xout
X0A
発振回路
低速発振帰還抵抗 = 約 20MΩ
(MB91213A/F213A/
F218S/V210)
= 約 10MΩ
(MB91F211B)
スタンバイ制御信号
22
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CM71-10139-5
第2章
デバイスの取扱いについて
FR ファミリの取扱い上の注意について説明しま
す。
2.1
CM71-10139-5
デバイス取扱い上の注意
FUJITSU MICROELECTRONICS LIMITED
23
第 2 章 デバイスの取扱いについて
2.1 デバイス取扱い上の注意
2.1
MB91210 シリーズ
デバイス取扱い上の注意
ラッチアップ防止 , 端子処理 , 回路の取扱い , および電源投入時の入力などについて
説明します。
■ ラッチアップ防止のために
CMOS IC では入力端子や出力端子に VCC より高い電圧や VSS より低い電圧を印加し
た場合 , または VCC と VSS との間に定格を超える電圧を印加した場合に , ラッチアッ
プ現象を生じることがあります。ラッチアップが生じると電源電流が激増し , 素子の熱
破壊に至ることがありますので使用に際しては最大定格を超えることのないよう十分
に注意してください。
■ 未使用入力端子の処理について
使用していない入力端子を開放のままにしておくと誤動作の原因となることがありま
すので , プルアップまたはプルダウンなどの処理をしてください。
■ シリアル通信について
シリアル通信においては , ノイズ等により間違ったデータを受信する可能性がありま
す。そのため , ノイズを抑えるボードの設計をしてください。
また , 万が一ノイズ等の影響により , 誤ったデータを受信した場合を考慮して最後に
データのチェックサム等を付加してエラーが発生した場合には再送を行う等の処理を
してください。
■ 電源端子について
VCC・VSS が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止する
ためにデバイス内部で同電位にすべきものどうしを接続してありますが , 不要輻射の
低減・グランドレベルの上昇によるストローブ信号の誤動作の防止・総出力電流規格
を遵守などのために , 必ずそれらすべてを外部で電源およびグランドに接続してくだ
さい。また , 電流供給源からできる限り低インピーダンスで本デバイスの VCC, VSS に
接続するような配慮をお願いします。
さらに , 本デバイスの近くで , VCC と VSS の間に 0.1 µF 程度のセラミックコンデンサ
をバイパスコンデンサとして接続することをお勧めします。
MB91210 シリーズには , レギュレータが内蔵されています。本デバイスを 5V 電源で
使用する場合は , 5V 電源を VCC 端子に供給し , レギュレータ用に必ず C 端子に 1 µF
程度のバイパスコンデンサを接続してください。
24
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CM71-10139-5
第 2 章 デバイスの取扱いについて
2.1 デバイス取扱い上の注意
MB91210 シリーズ
■ 水晶発振回路について
X0, X1, X0A, X1A 端子の近辺のノイズは本デバイスの誤動作の原因となります。X0 と
X1, X0A と X1A および水晶発振子 ( あるいはセラミック発振子 ) さらにグランドへの
バイパスコンデンサはできる限り近くに配置するようにプリント板を設計してくださ
い。
また , X0, X1, X0A, X1A 端子の回りをグランドで囲むようなプリント板アートワー
クは安定した動作を期待できますので , 強くお勧めします。
クロック 2 系統品を 1 系統品としてお使いになる場合においてもサブクロックは必須
です。
各量産品において , ご使用される発振子メーカに発振評価依頼をしてください。
■ 外部クロック使用時の注意
外部クロックを使用する際には, X0/X1端子にはそれぞれの端子とは逆相のクロックを
同時に供給してください。X0端子のみの入力は使用できませんので注意してください。
また , 外部クロック使用時には STOP モード ( 発振停止モード ) は使用しないでくださ
い (STOP 時 X1 端子が "H" 出力で停止するため )。
図 2.1-1 外部クロック使用例 ( 通常 )
X0
X1
( 注意事項 )STOP モード ( 発振停止モード ) は使用できません。
NC 端子 , OPEN 端子は , 必ず開放にして使用してください。
■ モード端子 (MD0 ∼ MD3) について
これらの端子は , VCC または VSS に直接つないで使用してください。ノイズによる誤
動作を防ぐために , プリント板上の各モード端子と VCC または VSS 間のパターン長を
できる限り短くし , これらを低インピーダンスで接続するようにしてください。
また , MD3 端子は 0Ω で接続してください。
■ 電源投入時について
電源投入時は , INITX 端子を "L" レベルにしておくことが必要です。
■ 電源投入時の原発振入力について
電源投入時は , 必ず発振安定待ち解除されるまでの間クロックを入力してください。
■ A/D コンバータの電源端子処理
A/D コンバータを使用しない場合においても , AVCC=VCC, AVSS=VSS となるように
接続してください。
CM71-10139-5
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25
第 2 章 デバイスの取扱いについて
2.1 デバイス取扱い上の注意
MB91210 シリーズ
■ A/D コンバータの電源アナログ入力の投入順序
A/D コンバータも電源 (AVCC, AVRH) およびアナログ入力 (AN0 ∼ AN31) の印加は ,
必ずデジタル電源 (VCC) の投入後に行ってください。また電源切断時は A/D コンバー
タの電源およびアナログ入力切断の後で , デジタル電源 (VCC) の切断を行ってくださ
い。アナログ入力と兼用している端子を入力ポートとして使用する場合においても , 入
力電圧は AVCC を超えないようにしてください。
■ PLL クロックモード動作中の注意について
本マイコンで PLL クロックを選択しているときに発振子が外れたり , クロック入力が
停止した場合には PLL 内部の自励発振回路の自走周波数で動作を続ける場合がありま
す。この動作は保証外の動作です。
■ フラッシュ書込みについて
サブクロックモードでのフラッシュ消去 , 書込みはできませんのでご注意ください。
26
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CM71-10139-5
第3章
CPU および制御部
FR ファミリの CPU コアの機能を知るために ,
アーキテクチャ , 仕様 , 命令などの基本的な内容に
ついて説明します。
3.1
メモリ空間
3.2
内部アーキテクチャ
3.3
プログラミングモデル
3.4
データ構造
3.5
メモリマップ
3.6
分岐命令
3.7
EIT ( 例外・割込み・トラップ )
3.8
動作モード
3.9
クロック生成制御
3.10 クロック分周
3.11 デバイス状態制御
3.12 メイン発振安定待ちタイマ
3.13 擬似サブクロック
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27
第 3 章 CPU および制御部
3.1 メモリ空間
3.1
MB91210 シリーズ
メモリ空間
FR ファミリの論理アドレス空間は 4G バイト (232 番地 ) あり , CPU はリニアにアク
セスを行います。
■ ダイレクトアドレッシング領域
アドレス空間の下記の領域は I/O 用に使用されます。
この領域をダイレクトアドレッシング領域とよび , 命令中で直接オペランドのアドレ
スを指定できます。
ダイレクト領域は , アクセスするデータのサイズにより , 以下のように異なります。
• バイトデータアクセス:000H ∼ 0FFH
• ハーフワードアクセス:000H ∼ 1FFH
• ワードデータアクセス:000H ∼ 3FFH
■ メモリマップ
図 3.1-1 に , メモリマップを示します。
図 3.1-1 メモリマップ
0000 0000H
0000 0400H
シングル
チップモード
内ROM
外バスモード
外ROM
外バスモード
I/O
I/O
I/O
I/O
I/O
アクセス禁止
アクセス禁止
F-bus領域
F-bus領域
D-bus領域
D-bus領域
I/O
0001 0000H
0002 0000H アクセス禁止
F-bus領域
0004 0000H
D-bus領域
0005 0000H
ユーザ
ROM領域
ダイレクト
アドレッシング領域
I/Oマップを参照
ユーザ
ROM領域
0010 0000H
外部領域
アクセス禁止
外部領域
FFFF FFFFH
各モードの設定は , INITX ネゲート後のモードベクタフェッチにより決定します ( モー
ドの設定に関しては , 「3.8.2 モード設定」を参照 ) 。
28
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
MB91210 シリーズ
3.2
第 3 章 CPU および制御部
3.2 内部アーキテクチャ
内部アーキテクチャ
FR ファミリの内部アーキテクチャの構造および命令概要について説明します。
■ 内部アーキテクチャの概要
FR ファミリ CPU は , RISC アーキテクチャを採用すると同時に , 組込み用途に向けた
高機能命令を導入した高性能コアです。
■ 内部アーキテクチャの特長
• RISC アーキテクチャの採用
基本命令 1 命令 1 サイクル
• 32 ビットアーキテクチャ
汎用レジスタ 32 ビット× 16 本
• 4G バイトのリニアなメモリ空間
• 乗算器の搭載
32 ビット× 32 ビット乗算 5 サイクル
16 ビット× 16 ビット乗算 3 サイクル
• 割込み処理機能の強化
高速応答速度 (6 サイクル )
多重割込みのサポート
レベルマスク機能 (16 レベル )
• I/O 操作用命令の強化
メモリ - メモリ転送命令
ビット処理命令
• 高いコード効率
基本命令語長 16 ビット
• 低消費電力
スリープモード / ストップモード
ギア機能
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
29
第 3 章 CPU および制御部
3.2 内部アーキテクチャ
MB91210 シリーズ
■ 内部アーキテクチャの構造
FR ファミリの CPU は命令バスとデータバスが独立したハーバードアーキテクチャ構
造を採用しています。
32 ビット←→ 16 ビットバスコンバータは 32 ビットバス (F-bus) に接続され , CPU と周
辺リソースとのインタフェースを実現します。
ハーバード←→プリンストン バスコンバータは I-bus, D-bus 双方に接続され , CPU とバ
スコントローラとのインタフェースを実現します。
図 3.2-1 に内部アーキテクチャの構造を示します。
図 3.2-1 内部アーキテクチャの構造
FR CPU
D-bus
I-bus
32
I アドレス
ハーバード
32
外部アドレス
24
I データ
D アドレス
プリンストン
バス
コンバータ
32
データ
RAM
D データ
外部データ
16
32
32ビット
アドレス
32
16ビット
バスコンバータ
データ
32
16
F-bus
R-bus
周辺リソース
30
内部I/O
バスコンバータ
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第 3 章 CPU および制御部
3.2 内部アーキテクチャ
MB91210 シリーズ
■ CPU
CPU は 32 ビット RISC の FR アーキテクチャをコンパクトにインプリメントしたもの
です。1 サイクルあたり 1 命令を実行するため , 5 段階の命令パイプライン方式を採用
しています。パイプラインは以下のステージから構成されています。
図 3.2-2 に , 命令パイプラインを示します。
• 命令フェッチ (IF)…命令アドレスを出力し , 命令をフェッチします。
• 命令デコード (ID)…フェッチした命令をデコードします。レジスタの読出しも行い
ます。
• 実行 (EX)…演算を実行します。
• メモリアクセス (MA)…メモリに対するロードまたはストアのアクセスを行います。
• ライトバック (WB)…演算結果 ( またはロードされたメモリデータ ) をレジスタに書
き込みます。
図 3.2-2 命令パイプライン
CLK
命令 1
WB
命令 2
MA
WB
命令 3
EX
MA
WB
命令 4
ID
EX
MA
WB
命令 5
IF
ID
EX
MA
WB
IF
ID
EX
MA
命令 6
WB
命令は , 順不同で実行されることはありません。すなわち , 命令 A が命令 B の前にパ
イプラインに入ると , 命令 A は必ず命令 B の前にライトバックステージに達します。
命令の実行は , 原則として 1 サイクルあたり 1 命令の速度で行われます。ただし , メモ
リウェイトを伴ったロード・ストア命令 , 遅延スロットを持たない分岐命令 , 複数サイ
クル命令では命令を実行するために複数のサイクルが必要となります。また , 命令の供
給が遅い場合も命令の実行速度が低下します。
■ 32 ビット←→ 16 ビットバスコンバータ
32 ビット←→ 16 ビットバスコンバータは , 32 ビット幅で高速アクセスされる F-bus と ,
16 ビット幅でアクセスされる R-bus とのインタフェースを行い , CPU から内蔵周辺回
路へのデータアクセスを実現します。
CPU から R-bus に対して 32 ビット幅のアクセスがあった場合 , このバスコンバータが
それを 2 回の 16 ビット幅アクセスに変換してアクセスを行います。内蔵周辺回路の一
部にはアクセス幅に関して制限のあるものがあります。
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31
第 3 章 CPU および制御部
3.2 内部アーキテクチャ
MB91210 シリーズ
■ ハーバード←→プリンストン バスコンバータ
ハーバード←→プリンストン バスコンバータは , CPU の命令アクセスとデータアクセ
スの整合をとり , 外部バスとのスムーズなインタフェースを実現します。
CPU は命令バスとデータバスが独立したハーバードアーキテクチャ構造です。一方 ,
外部バスの制御を行うバスコントローラは単一バスのプリンストンアーキテクチャ構
造です。このバスコンバータは CPU の命令アクセスとデータアクセスに優先順位を付
け , バスコントローラへのアクセスの制御を行います。この働きにより , 外部へのバス
アクセス順位が常に最適化されたものになります。
32
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3.2.1
第 3 章 CPU および制御部
3.2 内部アーキテクチャ
命令概要
FR ファミリは , 一般的な RISC の命令体系に加え , 組込み用途に最適化された論理
演算とビット操作およびダイレクトアドレッシング命令をサポートしています。
各命令は 16 ビット長 ( 一部命令は 32, 48 ビット長 ) ですので , メモリ使用効率が優
れています。
命令セットは以下の機能グループに分けることができます。
• 算術演算
• ロードとストア
• 分岐
• 論理演算とビット操作
• ダイレクトアドレッシング
• その他
■ 算術演算
標準の算術演算命令 ( 加算 , 減算 , 比較 ) およびシフト命令 ( 論理シフト , 算術演算シフ
ト ) があります。加算と減算については , 多ワード長演算で使用するキャリ付き演算や ,
アドレス計算に便利なフラグ値を変化させない演算も可能です。さらに , 32 ビット×
32 ビット , 16 ビット× 16 ビットの乗算命令と , 32 ビット÷ 32 ビットのステップ除算
命令があります。また , レジスタに即値をセットする即値転送命令や , レジスタ間転送
命令も備えています。
算術演算命令はすべて CPU 内の汎用レジスタおよび乗除算レジスタを用いて演算を行
います。
■ ロードとストア
ロードとストアは外部メモリに対して読出しと書込みを行う命令です。また , チップ内
の周辺回路 (I/O) への読出しと書込みにも使用されます。
ロードとストアにはバイト , ハーフワード , ワードの 3 種類のアクセス長があります。
また , 一般的なレジスタ間接のメモリアドレッシングに加え , 一部の命令については
ディスプレースメント付きレジスタ間接やレジスタインクリメント・デクリメント付
きレジスタ間接のメモリアドレッシングも可能です。
■ 分岐
分岐 , コール , 割込みおよび復帰の命令です。分岐命令には , 遅延スロットがあるもの
とないものがあり , 用途に応じて最適化を行うことができます。分岐命令の詳細につい
ては「3.6 分岐命令」を参照してください。
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33
第 3 章 CPU および制御部
3.2 内部アーキテクチャ
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■ 論理演算とビット操作
論理演算命令は汎用レジスタ間または汎用レジスタとメモリ ( および I/O) 間で AND,
OR, EOR の論理演算を行うことが可能です。また , ビット操作命令はメモリ ( および
I/O) の内容を直接操作することができます。
メモリアドレッシングは一般的なレジスタ間接です。
■ ダイレクトアドレッシング
ダイレクトアドレッシング命令は , I/O と汎用レジスタ間または I/O とメモリ間のアク
セスに使用する命令です。I/O のアドレスをレジスタ間接ではなく命令中で直接指定す
ることにより , 高速 , 高効率なアクセスを行うことができます。一部の命令については
レジスタインクリメント・デクリメント付きレジスタ間接のメモリアドレッシングも
可能です。
■ その他の命令概要
PS レジスタ内のフラグ設定 , スタック操作 , 符号 / ゼロ拡張などを行う命令です。また ,
高級言語対応の関数入口 / 出口 , レジスタマルチロード / ストア命令も備えています。
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3.3 プログラミングモデル
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3.3
プログラミングモデル
FR ファミリのプログラミングモデル , 汎用レジスタ , および専用レジスタについて
説明します。
■ 基本プログラミングモデル
図 3.3-1 に , FR ファミリの基本プログラミングモデルを示します。
図 3.3-1 基本プログラミングモデル
32ビット
〔初期値〕
XXXX XXXXH
R0
…
R1
… … 汎用レジスタ
…
…
R12
R13
AC
R14
FP
R15
SP
プログラムカウンタ
PC プログラムステータス
PS -
テーブルベースレジスタ
TBR
リターンポインタ
RP システムスタックポインタ
SSP
ユーザスタックポインタ
USP
乗除算結果レジスタ
MDH
MDL
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…
…
…
ILM
- SCR
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…
XXXX XXXXH
0000 0000H
CCR
35
第 3 章 CPU および制御部
3.3 プログラミングモデル
3.3.1
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汎用レジスタ
レジスタ R0 ∼ R15 は汎用レジスタです。
各種演算におけるアキュムレータ , およびメモリアクセスのポインタとして使用さ
れます。
■ 汎用レジスタ
図 3.3-2 に , 汎用レジスタの構成を示します。
図 3.3-2 汎用レジスタの構成
32ビット
初期値
R0
XXXX XXXXH
R1
R12
R13
R14
AC
FP
XXXX XXXXH
R15
SP
0000 0000H
16本のレジスタのうち, 以下に示すレジスタは特殊な用途を想定しており, そのために
一部の命令が強化されています。
• R13:
仮想アキュムレータ
• R14:
フレームポインタ
• R15:
スタックポインタ
リセットによる初期値は , R0 ∼ R14 は不定です。R15 は , 00000000H (SSP の値 ) とな
ります。
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3.3 プログラミングモデル
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3.3.2
専用レジスタ
専用レジスタは , 特定の目的のために使用します。
FR ファミリでは , 以下の専用レジスタが用意されています。
• PS (Program Status)
• CCR (Condition Code Register)
• SCR (System Condition code Register)
• ILM
• PC (Program Counter)
• TBR (Table Base Register)
• RP (Return Pointer)
• SSP (System Stack Pointer)
• USP (User Stack Pointer)
• 乗除算レジスタ (Multiply & Divide register)
■ PS (Program Status)
PS は , プログラムステータスを保持するレジスタで , ILM と SCR, CCR の 3 つのパー
トに分かれています。
未定義のビットはすべて予約ビットです。読出し時 , 常に "0" が読み出されます。
書込みは無効です。
PS(Program Status) のレジスタ構成は , 以下のとおりです。
bit31
20
16
ILM
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10
87
SCR
0
CCR
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3.3 プログラミングモデル
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■ CCR (Condition Code Register)
CCR(Condition Code Register) のレジスタ構成は , 以下のとおりです。
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
S
I
N
Z
V
C
--00XXXXB
[bit5] S:スタックフラグ
R15 として使用されるスタックポインタを指定します。
値
内 容
0
SSP が R15 として使用されます。
EIT 発生時 , 自動的に "0" となります
( ただし , スタックに退避される値はクリアされる前の値です )。
1
USP が R15 として使用されます。
• リセットにより "0" にクリアされます。
• RETI 命令実行時は "0" に設定してください。
[bit4] I:割込み許可フラグ
ユーザ割込み要求の許可・禁止を制御します。
値
内 容
0
ユーザ割込み禁止。
INT 命令実行時 , "0" にクリアされます
( ただし , スタック退避させる値はクリアする前の値です )。
1
ユーザ割込み許可。
ユーザ割込み要求のマスク処理は , ILM の保持する値により制御され
ます。
リセットにより "0" にクリアされます。
[bit3] N:ネガティブフラグ
演算結果を 2 の補数で表現された整数とみなしたときの符号を示します。
値
内 容
0
演算結果が正の値であったことを示します。
1
演算結果が負の値であったことを示します。
リセットによる初期状態は不定です。
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3.3 プログラミングモデル
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[bit2] Z:ゼロフラグ
演算結果が "0" であったかどうかを示します。
値
内 容
0
演算結果が "0" 以外の値であったことを示します。
1
演算結果が "0" であったことを示します。
リセットによる初期状態は不定です。
[bit1] V:オーバフローフラグ
演算に用いたオペランドを 2 の補数で表現される整数であるとみなし , 演算の結果 ,
オーバフローが発生したかどうかを示します。
値
内 容
0
演算の結果 , オーバフローが発生していないことを示します。
1
演算の結果 , オーバフローが発生したことを示します。
リセットによる初期状態は不定です。
[bit0] C:キャリフラグ
演算により , 最上位ビットからのキャリまたはボローが発生したかどうかを示しま
す。
値
内 容
0
キャリもボローも発生していないことを示します。
1
キャリまたはボローが発生したことを示します。
リセットによる初期状態は不定です。
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3.3 プログラミングモデル
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■ SCR (System Condition code Register)
SCR(System Condition code Register) のレジスタ構成は , 以下のとおりです。
bit10
bit9
bit8
D1
D0
T
初期値
XX0B
[bit10, bit9] D1, D0:ステップ除算用フラグ
ステップ除算実行時の中間データを保持します。
除算処理の実行途中には変更しないでください。ステップ除算実行途中にほかの処
理を行う場合は , PS レジスタの値を退避・復帰することによりステップ除算の再開
が保証されます。
• リセットによる初期状態は不定です。
• DIV0S 命令の実行により被除数と除数を参照して設定されます。
• DIV0U 命令の実行により , 強制的にクリアされます。
• DIV0S/DIV0U 命令とユーザ割込み , NMI 同時受付け EIT 処理ルーチン内で , EIT
分岐前の PS レジスタの D0/D1 ビットを期待した処理を行わないでください。
• DIV0S/DIV0U 命令の直前に , ブレーク , ステップなどで停止させた場合 , PS レジ
スタの D0/D1 ビットの表示は正しい値とならないことがあります。ただし , 復帰
後の演算結果は正しいものになります。
[bit8] T:ステップトレーストラップフラグ
ステップトレーストラップを有効にするかどうかを指定するフラグです。
値
内 容
0
ステップトレーストラップ無効
1
ステップトレーストラップ有効
このとき , ユーザ用 NMI とユーザ割込みがすべて割込み禁止となりま
す。
• リセットにより "0" に初期化されます。
• ステップトレーストラップの機能はエミュレータが使用します。エミュレータ使
用時 , ユーザプログラム中で使用することはできません。
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3.3 プログラミングモデル
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■ ILM
ILM のレジスタ構成は , 以下のとおりです。
bit20
bit19
bit18
bit17
bit16
ILM4
ILM3
ILM2
ILM1
ILM0
初期値
01111B
割込みレベルマスク値を保持するレジスタで , この ILM の保持する値がレベルマスク
に使用されます。
CPU に入力される割込み要求の中で , 対応する割込みレベルが , この ILM で示される
レベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 (00000B) が最強で , 31 (11111B) が最弱です。
プログラムから設定可能な値には制限があります。
• 元の値が 16 ∼ 31 のとき:
新たな値として設定できるのは 16 ∼ 31 です。0 ∼ 15 を設定する命令を実行すると ,
( 指定した値+ 16) という値が転送されます。
• 元の値が 0 ∼ 15 のとき:
0 ∼ 31 の任意の値が設定可能です。
リセットにより , 15 (01111B) に初期化されます。
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3.3 プログラミングモデル
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■ PC (Program Counter)
PC (Program Counter) のレジスタ構成は , 以下のとおりです。
bit31
bit0
PC
初期値
XXXXXXXXH
[bit31 ∼ bit0]
プログラムカウンタで実行している命令のアドレスを示しています。
命令の実行を伴う PC の更新時に , bit0 は "0" に設定されます。bit0 が "1" になる可
能性があるのは , 分岐先アドレスとして奇数番地を指定した場合だけです。ただし ,
その場合でも bit0 は無効であり , 命令は 2 の倍数のアドレスに置く必要があります。
リセットによる初期値は不定です。
■ TBR (Table Base Register)
TBR(Table Base Register) のレジスタ構成は , 以下のとおりです。
bit31
bit0
初期値
000FFC00H
TBR
テーブルベースレジスタで , EIT 処理の際に使用されるベクタテーブルの先頭アドレス
を保持します。
リセットによる初期値は , 000FFC00H です。
■ RP (Return Pointer)
RP(Return Pointer) のレジスタ構成は , 以下のとおりです。
bit31
bit0
RP
初期値
XXXXXXXXH
リターンポインタで , サブルーチンから復帰するアドレスを保持します。
CALL 命令実行時 , PC の値がこの RP に転送されます。
RET 命令実行時 , RP の内容が PC に転送されます。
リセットによる初期値は不定です。
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3.3 プログラミングモデル
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■ SSP (System Stack Pointer)
SSP(System Stack Pointer) のレジスタ構成は , 以下のとおりです。
bit31
bit0
SSP
初期値
00000000H
SSP は , システムスタックポインタです。
S フラグが "0" のとき , R15 として機能します。
SSP を明示的に指定することも可能です。また , EIT 発生時に , PS と PC を退避するス
タックを指定するスタックポインタとしても使用されます。
リセットによる初期値は 00000000H です。
■ USP (User Stack Pointer)
USP(User Stack Pointer) のレジスタ構成は , 以下のとおりです。
bit31
bit0
USP
初期値
XXXXXXXXH
USP は , ユーザスタックポインタです。
S フラグが "1" のとき , R15 として機能します。
USP を明示的に指定することも可能です。
リセットによる初期値は不定です。
RETI 命令で使用することはできません。
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第 3 章 CPU および制御部
3.3 プログラミングモデル
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■ 乗除算レジスタ (Multiply & Divide register)
乗除算レジスタ (Multiply & Divide register) のレジスタ構成は , 以下のとおりです。
bit31
bit0
MDH
MDL
乗除算用のレジスタで , 各々 32 ビット長です。
リセットによる初期値は不定です。
• 乗算実行時:
32 ビット× 32 ビットの乗算のとき , 64 ビット長の演算結果は , 以下の配置で乗除
算結果格納レジスタに格納されます。
MDH: 上位 32 ビット
MDL: 下位 32 ビット
16 ビット× 16 ビットの乗算のときは , 以下のように結果が格納されます。
MDH: 不定
MDL: 結果 32 ビット
• 除算実行時:
計算開始時 , 被除数を MDL に格納します。
DIV0S/DIV0U, DIV1, DIV2, DIV3, DIV4S 命令の実行により除算を計算すると , 結果
が MDL と MDH に格納されます。
MDH: 剰余
MDL: 商
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3.4 データ構造
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データ構造
3.4
FR ファミリのデータ構造について説明します。
■ ビットオーダリング
FR ファミリでは , ビットオーダリングとして , リトルエンディアンを採用しています。
図 3.4-1 に , ビットオーダリングのデータ配置を示します。
図 3.4-1 ビットオーダリングのデータ配置
bit
31
29
30
27
28
25
26
23
24
21
22
19
20
17
18
15
16
13
14
11
12
9
10
7
8
5
6
3
4
1
2
MSB
0
LSB
■ バイトオーダリング
FR ファミリでは , バイトオーダリングとして , ビッグエンディアンを採用しています。
図 3.4-2 に , バイトオーダリングのデータ配置を示します。
図 3.4-2 バイトオーダリングのデータ配置
MSB
bit 31
メモリ
23
15
7
LSB
0
10101010B 11001100B 11111111B 00010001B
7
bit
0
n番地
10101010B
(n+1)番地
11001100B
(n+2)番地
11111111B
(n+3)番地
00010001B
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第 3 章 CPU および制御部
3.4 データ構造
MB91210 シリーズ
■ ワードアライメント
● プログラムアクセス
FR ファミリのプログラムは , 2 の倍数のアドレスに配置する必要があります。
PC の bit0 は , 命令の実行に伴う PC の更新時に "0" に設定されます。
"1" になる可能性があるのは , 分岐先アドレスとして奇数番地を指定した場合だけで
す。ただし , その場合でも bit0 は無効であり , 命令は 2 の倍数のアドレスに置く必要が
あります。
奇数アドレスには例外はありません。
● データアクセス
FR ファミリでは , データアクセスを行う際 , その幅により以下のように強制的なアラ
インメントがアドレスに対して実施されます。
ワードアクセス
: アドレスは , 4 の倍数 ( 最下位 2 ビットは強制的に 00B)
ハーフワードアクセス : アドレスは , 2 の倍数 ( 最下位ビットは強制的に "0")
バイトアクセス
: 強制実施なし
ワードおよびハーフワードデータアクセス時に , 一部のビットが強制的に "0" にされる
のは , 実効アドレスの計算結果に対してです。
例えば , @(R13, Ri) のアドレッシングモードの場合 , 加算前のレジスタは ( たとえ最下
位ビットが "1" であっても ) そのまま計算に使用され , 加算結果の下位ビットがマスク
されます。計算前のレジスタがマスクされるわけではありません。
[ 例 ] LD @(R13, R2), R0
R13
00002222H
R2
00000003H
+)
加算結果
アドレス端子
46
00002225H
下位2ビット強制マスク
00002224H
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3.5 メモリマップ
MB91210 シリーズ
3.5
メモリマップ
FR ファミリのメモリマップについて説明します。
■ メモリマップ
アドレス空間は 32 ビットリニアです。
図 3.5-1 に , メモリマップを示します。
図 3.5-1 メモリマップ
0000 0000H
バイトデータ
0000 0100H
0000 0200H
ハーフワード
データ
ダイレクト
アドレッシング領域
ワードデータ
0000 0400H
000F FC00H
ベクタテーブル
初期領域
000F FFFFH
FFFF FFFFH
● ダイレクトアドレッシング領域
アドレス空間の下記の領域は , I/O 用の領域です。この領域は , ダイレクトアドレッシ
ングにより , 命令中で直接オペランドアドレスを指定することができます。
ダイレクトアドレス指定可能なアドレス領域の大きさは , データ長ごとに異なります。
• バイトデータ (8 ビット )
:000H ∼ 0FFH
• ハーフワードデータ (16 ビット )
:000H ∼ 1FFH
• ワードデータ (32 ビット )
:000H ∼ 3FFH
● ベクタテーブル初期領域
000FFC00H ∼ 000FFFFFH の領域は EIT ベクタテーブル初期領域です。
EIT処理時に使用されるベクタテーブルは, TBRを書き換えることにより任意のアドレ
スに配置可能ですが , リセットによる初期化によってこのアドレスに配置されます。
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3.6 分岐命令
3.6
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分岐命令
FR ファミリでは分岐命令によって遅延スロット付きの動作と遅延スロットなしの動
作を指定します。
■ 遅延スロット付き動作
● 命令
以下に示す表記をした命令が , 遅延スロット付きの分岐動作を行います。
JMP:D @Ri
CALL:D label12
CALL:D @Ri
RET:D
BRA:D label9
BNO:D label9
BEQ:D
label9
BNE:D label9
BC:D
label9
BNC:D label9
BN:D
label9
BP:D
BV:D
label9
BNV:D label9
BLT:D
label9
BGE:D label9
BLE:D label9
BGT:D label9
BLS:D
label9
BHI:D
label9
label9
● 動作説明
遅延スロット付きの動作では , 分岐先の命令を実行する前に , 分岐命令の直後 (「遅延
スロット」とよびます ) に置かれた命令を実行した後に分岐します。
分岐動作の前に遅延スロットの命令を実行するため, 見かけ上の実行速度が1サイクル
となります。その代わり , 遅延スロットに有効な命令を入れることができないときは ,
NOP 命令を置く必要があります。
[例]
; 命令の並び
ADD
R1, R2
;
BRA:D LABEL
; 分岐命令
MOV
R2, R3
; 遅延スロット……分岐の前に実行される
R3, @R4
; 分岐先
…
LABEL: ST
条件分岐命令の場合 , 分岐条件が成立するかしないかにかかわらず , 遅延スロットに置
かれた命令は実行されます。
遅延分岐命令では , 一部の命令の実行順序が反転するように見えますが , それは PC の
更新動作だけについてであり , その他の動作 ( レジスタの更新・参照など ) はあくまで
記述された順番で実行されます。
以下に , 具体的な説明をします。
• JMP:D @Ri / CALL:D @Ri 命令で参照する Ri は , 遅延スロットの中の命令が Ri を更
新しても影響を受けません。
[例]
48
LDI:32
#Label, R0
JMP:D
@R0
;Label に分岐
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3.6 分岐命令
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LDI:8
#0,
R0
; 分岐先アドレスには影響を与えない
…
• RET:D 命令が参照する RP は , 遅延スロットの中の命令が RP を更新しても影響を受
けません。
[例]
; これより前に設定された RP の示すアドレスへ分岐
RET:D
MOV
R8,
RP
; リターン動作には影響を与えない
…
• Bcc:D rel 命令が参照するフラグも , 遅延スロットの命令の影響を受けません。
[例]
ADD
#1,
R0
BC:D
Overflow
; フラグ変化
; 上記の命令の実行結果により分岐
; このフラグ更新は上記分岐命令では参照しない
ANDCCR#0
…
• CALL:D 命令の遅延スロットの中の命令で RP を参照すると , CALL:D 命令により更
新された内容が読み出されます。
[例]
;RP を更新して分岐
CALL:D Label
MOV
RP,
R0
; 上記 CALL:D の実行結果の RP を転送
…
■ 遅延スロット付き動作の制限事項
● 遅延スロットに置くことができる命令
遅延スロット内で実行できるのは , 以下の条件を満たす命令のみです。
• 1 サイクル命令
• 分岐命令ではないこと
• 順番が変化した場合でも動作に影響を与えない命令
「1 サイクル命令」とは , 命令一覧表中でサイクル数の欄が「1」, 「a」, 「b」, 「c」ま
たは「d」と記載された命令です。
● ステップトレーストラップ
遅延スロットがある分岐命令の実行と遅延スロットの間では , ステップトレースト
ラップは発生しません。
● 割込み・NMI
遅延スロットがある分岐命令の実行と遅延スロットの間では , 割込み・NMI を受理し
ません。
● 未定義命令例外
遅延スロットに未定義命令があった場合 , 未定義命令例外は発生しません。このとき ,
未定義命令は NOP 命令として動作します。
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第 3 章 CPU および制御部
3.6 分岐命令
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■ 遅延スロットなし動作
● 命令
以下に示す表記をした命令が , 遅延スロットなしの分岐動作を行います。
JMP
@Ri
CALL
label12
CALL
@Ri
RET
BRA
label9
BNO
label9
BEQ
label9
BNE
label9
BC
label9
BNC
label9
BN
label9
BP
label9
BV
label9
BNV
label9
BLT
label9
BGE
label9
BLE
label9
BGT
label9
BLS
label9
BHI
label9
● 動作説明
遅延スロットなしの動作では , あくまで命令の並びの順に実行します。
直後の命令が分岐前に実行されることはありません。
[例]
; 命令の並び
ADD
R1, R2
;
BRA
LABEL
; 分岐命令 ( 遅延スロットなし )
MOV
R2, R3
; 実行されない
…
LABEL: ST
R3, @R4 ; 分岐先
遅延スロットなしの分岐命令の実行サイクル数は , 分岐するとき 2 サイクル , 分岐しな
いとき 1 サイクルとなります。
遅延スロットなしの分岐命令は , 遅延スロットに適当な命令を入れることができない
ために , NOP を明記した遅延スロット付き分岐命令に比べて命令コード効率を上げる
ことができます。
遅延スロットに有効な命令を設置できるときは遅延スロット付きの動作を選択し , そ
うでないときは遅延スロットなしの動作を選択することで , 実行速度とコード効率を
両立させることが可能となります。
50
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3.7
第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
EIT ( 例外・割込み・トラップ )
EIT とは , 現プログラム実行時にイベントの発生によりそのプログラムの実行を中断
してほかのプログラムを実行することを指し , 例外 (Exception), 割込み (Interrupt),
トラップ (Trap) の総称です。
例外とは , 実行中のコンテキストに関連して発生する事象です。例外を起こした命
令から再実行します。
割込みとは , 実行中のコンテキストとは無関係に発生する事象です。イベント要因
はハードウェアです。
トラップとは , 実行中のコンテキストに関連して発生する事象です。システムコー
ルのようにプログラムで指示するものがあります。トラップを起こした命令の次の
命令から再実行します。
■ EIT の特長
• 割込みに多重割込みをサポート
• 割込みにレベルマスク機能 (15 レベルをユーザが使用可能 )
• トラップ命令 (INT)
• エミュレータ起動用 EIT ( ハードウェア / ソフトウェア )
■ EIT 要因
EIT 要因として , 以下のものがあります。
• リセット
• ユーザ割込み ( 内部リソース , 外部割込み )
• NMI
• 遅延割込み
• 未定義命令例外
• トラップ命令 (INT)
• トラップ命令 (INTE)
• ステップトレーストラップ
• コプロセッサ不在トラップ
• コプロセッサエラートラップ
<注意事項>
分岐命令の遅延スロットには , EIT に関して制約があります。詳細は , 「3.6 分岐命令」を
参照してください。
■ EIT からの復帰
EIT から復帰するためには RETI 命令を実行します。
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51
第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
MB91210 シリーズ
EIT の割込みレベル
3.7.1
割込みレベルは 0 ∼ 31 で , 5 ビットで管理されます。
■ EIT の割込みレベル
表 3.7-1 に , 各レベルの割当てを示します。
表 3.7-1 割込みレベル
レベル
割込み要因
2 進数
10 進数
00000B
0
( システム予約 )
…
…
…
…
…
…
00011B
3
( システム予約 )
00100B
4
00101B
5
( システム予約 )
…
…
…
…
…
…
01110B
14
( システム予約 )
01111B
15
NMI ( ユーザ用 )
10000B
16
割込み
10001B
17
割込み
…
…
…
…
…
…
11110B
30
割込み
11111B
31
─
{
INTE 命令
ステップトレーストラップ
注意事項
ILM の元の値が 16 ∼ 31 のとき , この
範囲の値をプログラムにより ILM に設
定することはできません。
ILM 設定時 , ユーザ割込み禁止
ICR 設定時 , 割込み禁止
操作が可能なのは , 16 ∼ 31 のレベルです。
未定義命令例外, コプロセッサ不在トラップ, コプロセッサエラートラップ, そしてINT
命令は , 割込みレベルの影響を受けません。また , ILM を変化させることもありません。
52
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3.7 EIT ( 例外・割込み・トラップ )
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■ I フラグ
I フラグは , 割込みの許可・禁止を指定するフラグです。PS レジスタの CCR の bit4 と
して設けられています。
値
内 容
0
ユーザ割込み禁止。
INT 命令実行時 "0" にクリアされます
( ただし , スタック退避させる値はクリアする前の値です )。
1
ユーザ割込み許可。
割込み要求のマスク処理は , ILM の保持する値により制御されます。
■ ILM
ILM は , 割込みレベルマスク値を保持する PS レジスタ (bit20 ∼ bit16) です。
CPU に入力される割込み要求の中で , 対応する割込みレベルが , この ILM で示される
レベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 (00000B) が最強で , 31 (11111B) が最弱です。
プログラムから設定可能な値には制限があります。元の値が 16 ∼ 31 のとき , 新たな値
として設定できるのは 16 ∼ 31 です。0 ∼ 15 の値を設定する命令を実行すると , ( 指定
した値+ 16) という値が転送されます。
元の値が 0 ∼ 15 のときは , 0 ∼ 31 の任意の値を設定可能です。任意の値を設定するに
は STILM 命令を使用します。
■ 割込み・NMI に対するレベルマスク
NMI および割込み要求が発生したときは , 割込み要因の割込みレベル ( 表 3.7-1 を参照 )
が ILM の保持するレベルマスク値と比較されます。そして , 次の条件が成立したとき
はマスクされ , 要求は受理されません。
割込み要因の割込みレベル ≧ レベルマスク値
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53
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3.7 EIT ( 例外・割込み・トラップ )
3.7.2
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ICR (Interrupt Control Register)
割込みコントローラ内に設けられたレジスタで , 割込みの各要求に対するレベルを
設定します。ICR は割込み要求入力の各々に対応して用意されています。ICR は I/O
空間にマッピングされており , CPU からはバスを通してアクセスされます。
■ ICR ビット構成
ICR のビット構成は , 以下のとおりです。
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
−
−
ICR4
R
ICR3
R/W
ICR2
R/W
ICR1
R/W
ICR0
R/W
初期値
---111111B
[bit4]
ICR4 は , 常に "1" です。
[bit3 ∼ bit0] ICR3 ∼ ICR0
対応する割込み要因の割込みレベルの下位 4 ビットです。読出し / 書込みが可能で
す。bit4 と合わせて , ICR は 16 ∼ 31 の範囲で値を設定することができます。
■ ICR マッピング
表 3.7-2 に , 割込み要因と割込み制御レジスタ , 割込みベクタを示します。
表 3.7-2 割込み要因と割込み制御レジスタ , 割込みベクタ
割込み制御レジスタ
対応する割込みベクタ
番号
割込み要因
番号
アドレス
アドレス
16 進
10 進
IRQ00
ICR00
00000440H
10H
16
TBR+3BCH
IRQ01
ICR01
00000441H
11H
17
TBR+3B8H
IRQ02
ICR02
00000442H
12H
18
TBR+3B4H
…
…
…
…
…
…
…
…
…
…
…
…
IRQ45
ICR45
0000046DH
3DH
61
TBR+308H
IRQ46
ICR46
0000046EH
3EH
62
TBR+304H
IRQ47
ICR47
0000046FH
3FH
63
TBR+300H
・TBR 初期値 :000FFC00H
・詳細は「第 6 章 割込みコントローラ」を参照してください。
54
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3.7 EIT ( 例外・割込み・トラップ )
MB91210 シリーズ
3.7.3
SSP (System Stack Pointer)
SSP が EIT の受理および復帰動作時のデータ退避・復帰用スタックを示すポインタ
として使用されます。
■ SSP (System Stack Pointer)
SSP のレジスタ構成は , 以下のとおりです。
bit31
bit0
SSP
初期値
00000000H
EIT 処理時に内容が 8 減ぜられ , RETI 命令の実行による EIT からの復帰動作時に 8 加
算されます。
リセットによる初期値は 00000000H です。
SSP は , CCR 中の S フラグが "0" のとき , 汎用レジスタ R15 としても機能します。
■ 割込みスタック
SSP により示される領域で , PC および PS の値が退避・復帰されます。
割込み後は SSP の示すアドレスに PC, (SSP+4) のアドレスに PS が格納されています。
図 3.7-1 に , 割込みスタックを示します。
図 3.7-1 割込みスタック
[割込み前]
SSP
80000000H
[割込み後]
SSP
7FFFFFF8H
メモリ
80000000H
7FFFFFFCH
7FFFFFF8H
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80000000H
7FFFFFFCH
7FFFFFF8H
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PS
PC
55
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3.7 EIT ( 例外・割込み・トラップ )
3.7.4
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TBR (Table Base Register)
TBR (Table Base Register) は , EIT 用ベクタテーブルの先頭アドレスを示すレジス
タです。
■ TBR(Table Base Register)
TBR のレジスタ構成は , 以下のとおりです。
bit31
bit0
TBR
初期値
000FFC00H
TBR と EIT 要因ごとに決められたオフセット値を加算したアドレスがベクタアドレス
となります。
リセットによる初期値は 000FFC00H です。
■ EIT ベクタテーブル
TBR の示すアドレスから 1K バイトの領域が , EIT 用ベクタ領域となっています。1 ベ
クタあたりの大きさは4バイトで, ベクタ番号とベクタアドレスの関係は以下のとおり
です。
vctadr = TBR + vctofs
= TBR + (3FCH − 4 × vct)
vctadr: ベクタアドレス
vctofs: ベクタオフセット
vct: ベクタ番号
加算結果の下位 2 ビットは常に 00B として扱われます。
000FFC00H ∼ 000FFFFFH の領域がリセットによるベクタテーブルの初期領域です。
ベクタの一部には特殊な機能が割り当てられています。
表 3.7-3 に , ベクタテーブルを示します。
表 3.7-3 ベクタテーブル (1 / 3)
割込み番号
割込みレベル
オフセット
TBR デフォルト
のアドレス
00H
−
3FCH
000FFFFCH
1
01H
−
3F8H
000FFFF8H
システム予約
2
02H
−
3F4H
000FFFF4H
システム予約
3
03H
−
3F0H
000FFFF0H
システム予約
4
04H
−
3ECH
000FFFECH
システム予約
5
05H
−
3E8H
000FFFE8H
システム予約
6
06H
−
3E4H
000FFFE4H
コプロセッサ不在トラップ
7
07H
−
3E0H
000FFFE0H
コプロセッサエラートラップ
8
08H
−
3DCH
000FFFDCH
割込み要因
10 進
16 進
リセット *1
0
モードベクタ *1
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3.7 EIT ( 例外・割込み・トラップ )
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表 3.7-3 ベクタテーブル (2 / 3)
割込み番号
割込み要因
10 進
16 進
割込みレベル
オフセット
TBR デフォルト
のアドレス
INTE 命令
9
09H
−
3D8H
000FFFD8H
システム予約
10
0AH
−
3D4H
000FFFD4H
システム予約
11
0BH
−
3D0H
000FFFD0H
ステップトレーストラップ
12
0CH
−
3CCH
000FFFCCH
NMI 要求 (tool)
13
0DH
−
3C8H
000FFFC8H
未定義命令例外
14
0EH
−
3C4H
000FFFC4H
NMI 要求
15
0FH
3C0H
000FFFC0H
外部割込み 0
16
10H
15(FH) 固定
ICR00
3BCH
000FFFBCH
外部割込み 1
17
11H
ICR01
3B8H
000FFFB8H
外部割込み 2
18
12H
ICR02
3B4H
000FFFB4H
外部割込み 3
19
13H
ICR03
3B0H
000FFFB0H
外部割込み 4
20
14H
ICR04
3ACH
000FFFACH
外部割込み 5
21
15H
ICR05
3A8H
000FFFA8H
外部割込み 6
22
16H
ICR06
3A4H
000FFFA4H
外部割込み 7
23
17H
ICR07
3A0H
000FFFA0H
リロードタイマ 0
24
18H
ICR08
39CH
000FFF9CH
リロードタイマ 1
25
19H
ICR09
398H
000FFF98H
リロードタイマ 2
26
1AH
ICR10
394H
000FFF94H
マスク可能要因 *2
27
1BH
ICR11
390H
000FFF90H
マスク可能要因 *2
28
1CH
ICR12
38CH
000FFF8CH
マスク可能要因 *2
29
1DH
ICR13
388H
000FFF88H
マスク可能要因 *2
30
1EH
ICR14
384H
000FFF84H
マスク可能要因 *2
31
1FH
ICR15
380H
000FFF80H
マスク可能要因 *2
32
20H
ICR16
37CH
000FFF7CH
マスク可能要因 *2
33
21H
ICR17
378H
000FFF78H
マスク可能要因 *2
34
22H
ICR18
374H
000FFF74H
マスク可能要因 *2
35
23H
ICR19
370H
000FFF70H
マスク可能要因 *2
36
24H
ICR20
36CH
000FFF6CH
マスク可能要因 *2
37
25H
ICR21
368H
000FFF68H
マスク可能要因 *2
38
26H
ICR22
364H
000FFF64H
マスク可能要因 *2
39
27H
ICR23
360H
000FFF60H
マスク可能要因 *2
40
28H
ICR24
35CH
000FFF5CH
マスク可能要因 *2
41
29H
ICR25
358H
000FFF58H
マスク可能要因 *2
42
2AH
ICR26
354H
000FFF54H
マスク可能要因 *2
43
2BH
ICR27
350H
000FFF50H
マスク可能要因 *2
44
2CH
ICR28
34CH
000FFF4CH
マスク可能要因 *2
45
2DH
ICR29
348H
000FFF48H
マスク可能要因 *2
46
2EH
ICR30
344H
000FFF44H
タイムベースタイマオーバフロー
47
2FH
ICR31
340H
000FFF40H
マスク可能要因 *2
48
30H
ICR32
33CH
000FFF3CH
49
31H
ICR33
338H
000FFF38H
マスク可能要因 *2
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3.7 EIT ( 例外・割込み・トラップ )
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表 3.7-3 ベクタテーブル (3 / 3)
割込み番号
割込みレベル
オフセット
TBR デフォルト
のアドレス
32H
ICR34
334H
000FFF34H
51
33H
ICR35
330H
000FFF30H
マスク可能要因 *2
52
34H
ICR36
32CH
000FFF2CH
マスク可能要因 *2
53
35H
ICR37
328H
000FFF28H
マスク可能要因 *2
54
36H
ICR38
324H
000FFF24H
マスク可能要因 *2
55
37H
ICR39
320H
000FFF20H
マスク可能要因 *2
56
38H
ICR40
31CH
000FFF1CH
マスク可能要因 *2
57
39H
ICR41
318H
000FFF18H
マスク可能要因 *2
58
3AH
ICR42
314H
000FFF14H
マスク可能要因 *2
59
3BH
ICR43
310H
000FFF10H
マスク可能要因 *2
60
3CH
ICR44
30CH
000FFF0CH
マスク可能要因 *2
61
3DH
ICR45
308H
000FFF08H
マスク可能要因 *2
62
3EH
ICR46
304H
000FFF04H
遅延割込み要因ビット
63
3FH
ICR47
300H
000FFF00H
システム予約 (REALOS にて使用 )
64
40H
−
2FCH
000FFEFCH
システム予約 (REALOS にて使用 )
65
41H
−
2F8H
000FFEF8H
システム予約
66
42H
−
2F4H
000FFEF4H
システム予約
67
43H
−
2F0H
000FFEF0H
システム予約
68
44H
−
2ECH
000FFEECH
システム予約
69
45H
−
2E8H
000FFEE8H
システム予約
70
46H
−
2E4H
000FFEE4H
システム予約
71
47H
−
2E0H
000FFEE0H
システム予約
72
48H
−
2DCH
000FFEDCH
システム予約
73
49H
−
2D8H
000FFED8H
システム予約
74
4AH
−
2D4H
000FFED4H
システム予約
75
4BH
−
2D0H
000FFED0H
システム予約
76
4CH
−
2CCH
000FFECCH
システム予約
77
4DH
−
2C8H
000FFEC8H
システム予約
78
4EH
−
2C4H
000FFEC4H
−
割込み要因
10 進
16 進
50
マスク可能要因 *2
マスク可能要因 *2
システム予約
INT 命令で使用
79
4FH
80
50H
∼
255
∼
FFH
−
2C0H
000FFEC0H
2BCH
000FFEBCH
∼
000H
∼
000FFC00H
*1 : TBR の 値 を 変 更 し て も リ セ ッ ト ベ ク タ と モ ー ド ベ ク タ は 常 に 固 定 ア ド レ ス 000FFFFCH,
000FFFF8H が使用されます。
*2 : マスク可能要因は各品種により定義されます。MB91210 シリーズにおけるベクタテーブルは「付
録 B 割込みベクタ」を参照してください。
58
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第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
MB91210 シリーズ
3.7.5
多重 EIT 処理
複数の EIT 要因が同時に発生した場合 , CPU は 1 つの EIT 要因を選択して受理し ,
EIT シーケンスを実行した後 , 再び EIT 要因の検出を行うという動作を繰り返しま
す。
EIT 要因検出の際に , 受理可能な EIT 要因がなくなったとき , 最後に受理した EIT 要
因のハンドラの命令を実行します。
そのため , 複数の EIT 要因が同時に発生した場合の各要因のハンドラの実行順序は ,
次の 2 つの要素によって決まります。
• EIT 要因受理の優先順位
• 受理した場合にほかの要因をどのようにマスクするか
■ EIT 要因受理の優先度
EIT 要因受理の優先度とは PS と PC を退避して PC を更新して ( 必要に応じて ), ほか
の要因のマスク処理を行うという EIT シーケンスを実行する要因を選ぶときの順番で
す。
必ずしも , 先に受理された要因のハンドラが先に実行されるわけではありません。
表 3.7-4 に , EIT 要因の受理の優先度とほかの要因へのマスクを示します。
表 3.7-4 EIT 要因の受理の優先度とほかの要因へのマスク
受理の優先順位
要因
ほかの要因に対するマスク
1
リセット
ほかの要因は破棄されます。
2
未定義命令例外
取消し
3
INT 命令
I フラグ =0
4
コプロセッサ不在トラップ
コプロセッサエラートラップ
5
ユーザ割込み
ILM= 受理した要因のレベル
6
NMI ( ユーザ用 )
ILM=15
7
(INTE 命令 )
ILM=4 *
8
NMI ( エミュレータ用 )
ILM=4
9
ステップトレーストラップ
ILM=4
10
INTE 命令
ILM=4
―
*:INTE 命令とエミュレータ用 NMI が同時に発生したときのみ優先度が 6 になり
ます (MB91210 シリーズではエミュレータ用 NMI をデータアクセスによるブ
レークに使用しています ) 。
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59
第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
MB91210 シリーズ
EIT 要因を受理した後のほかの要因に対するマスクの処理を加味すると , 同時に発生し
た EIT 要因の各ハンドラの実行順序は , 表 3.7-5 のようになります。
表 3.7-5 EIT ハンドラの実行順序
ハンドラの実行順序
要因
1
リセット *1
2
未定義命令例外
3
ステップトレーストラップ *2
4
INTE 命令 *2
5
NMI ( ユーザ用 )
6
INT 命令
7
ユーザ割込み
8
コプロセッサ不在トラップ , コプロセッサエラートラップ
*1:ほかの要因は破棄されます。
*2:INTE 命令をステップ実行したときはステップトレーストラップの EIT のみ発
生します。INTE による要因は無視されます。
図 3.7-2 に多重 EIT 処理を示します。
図 3.7-2 多重 EIT 処理
メインルーチン
NMIのハンドラ
INT命令の
ハンドラ
優先度
(高) NMI発生
①最初に実行
(低) INT命令実行
②次に実行
60
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3.7.6
第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
動作
FR ファミリの各動作について説明します。
以下の説明で , 転送元の「PC」とは各 EIT 要因を検出した命令のアドレスを示すも
のとします。また , 「次の命令のアドレス」は , EIT を検出した命令によって以下の
ようになります。
• LDI:32 のとき……PC + 6
• LDI:20, COPOP, COPLD, COPST, COPSV のとき……PC + 4
• その他の命令のとき……PC + 2
■ ユーザ割込み・NMI の動作
ユーザ割込みまたはユーザ用 NMI の割込み要求が発生すると , 以下の順序で要求受理
の可否が判定されます。
[ 割込み要求受理の可否判定 ]
1) 同時に発生した要求の割込みレベルを比較し , 最も強いレベル ( 最も小さい数値 )
を保持するものが選択されます。
比較に使用されるレベルは, マスク可能割込みについては対応するICRの保持す
る値が , NMI についてはあらかじめ定められた定数が使用されます。
2) 同じレベルを持つ割込み要求が複数発生しているときは , 最も若い割込み番号
を持つ割込み要求が選択されます。
3) 割込みレベル≧レベルマスク値のとき , 割込み要求はマスクされ , 受理されませ
ん。割込みレベル<レベルマスク値のとき , 4) へ。
4) 選択された割込み要求がマスク可能割込みであるとき , I フラグが "0" ならば割
込み要求はマスクされ , 受理されません。I フラグが "1" ならば 5) へ。
選択された割込み要求が NMI であるとき , I フラグの値にかかわらず 5) へ。
5) 上記の条件が成立したとき , 命令処理の切れ目で割込み要求が受理されます。
EIT 要求検出時にユーザ割込み・NMI の要求が受理されると , 受理された割込み要求に
対応した割込み番号を使用して , CPU は以下のように動作します。
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) 次の命令のアドレス → (SSP)
5) 受理した要求の割込みレベル → ILM
6) "0" → S フラグ
7) (TBR +受理した割込み要求のベクタオフセット ) → PC
( 注意事項 ) ( ) はレジスタの指すアドレスを表します。
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61
第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
MB91210 シリーズ
割込みシーケンス終了後にハンドラの先頭の命令を実行する前に , 新たな EIT の検出
を行います。この時点で受理可能な EIT が発生していると , CPU は EIT 処理シーケン
スに遷移します。
ユーザ割込み, またはNMI要因が発生している状態で割込みを許可するためにORCCR,
STILM, および MOV Ri, PS の各命令が実行されると , 割込みハンドラの前後で上記命
令が 2 回実行される場合があります。ただし , CPU 内のレジスタに対して , 同じ値を 2
度設定するだけですので動作的に問題ありません。
EIT 処理ルーチン内では EIT 分岐前の PS レジスタの内容を期待した処理を行わないで
ください。
■ INT 命令の動作
INT #u8:
u8 で示されるベクタの割込みハンドラへ分岐します。
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) PC + 2 → (SSP)
5) "0" → I フラグ
6) "0" → S フラグ
7) (TBR + 3FCH-4 × u8) → PC
■ INTE 命令の動作
INTE:
ベクタ番号 #9 のベクタの割込みハンドラへ分岐します。
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) PC + 2 → (SSP)
5) 00100B → ILM
6) "0" → S フラグ
7) (TBR + 3D8H) → PC
INTE 命令 , およびステップトレーストラップの処理ルーチン中では , INTE 命令は使用
しないでください。また , ステップ実行中は INTE による EIT の発生はありません。
62
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第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
■ ステップトレーストラップの動作
PS 中の SCR における T フラグをセットしてステップトレースの機能を許可にしてお
くと , 1 命令実行ごとにトラップが発生してブレークします。
[ ステップトレーストラップ検出の条件 ]
1) T フラグ = 1
2) 遅延分岐命令ではないとき
3) INTE 命令 , ステップトレーストラップの処理ルーチン以外を実行中であるとき
4) 以上の条件が成立すると , 命令動作の切れ目でブレーク
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) 次の命令のアドレス → (SSP)
5) 00100B → ILM
6) "0" → S フラグ
7) (TBR + 3CCH) → PC
T フラグをセットしてステップトレーストラップを許可にしたとき , ユーザ用の NMI
とユーザ割込みは禁止状態となります。また , INTE 命令による EIT は発生しなくなり
ます。
FR ファミリでは , T フラグをセットした次の命令からトラップが発生します。
■ 未定義命令例外の動作
命令のデコード時に未定義命令であることを検出すると , 未定義命令例外が発生しま
す。
[ 未定義命令例外の検出条件 ]
1) 命令のデコード時に , 未定義命令であることを検出
2) 遅延スロット外に置かれている ( 遅延分岐命令の直後ではない )
3) 以上の条件が成立すると未定義命令例外が発生し , ブレーク
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) PC → (SSP)
5) "0" → S フラグ
6) (TBR + 3C4H) → PC
PC として退避されるのは , 未定義命令例外を検出した命令自身のアドレスです。
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第 3 章 CPU および制御部
3.7 EIT ( 例外・割込み・トラップ )
MB91210 シリーズ
■ コプロセッサ不在トラップ
実装していないコプロセッサを使用するコプロセッサ命令を実行すると , コプロセッ
サ不在トラップが発生します。
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) 次の命令のアドレス → (SSP)
5) "0" → S フラグ
6) (TBR + 3E0H) → PC
■ コプロセッサエラートラップ
コプロセッサを使用するしているときにエラーが発生した場合 , 次にそのコプロセッ
サを操作するコプロセッサ命令を実行したとき , コプロセッサエラートラップが発生
します。
[ 動作 ]
1) SSP-4 → SSP
2) PS → (SSP)
3) SSP-4 → SSP
4) 次の命令のアドレス → (SSP)
5) "0" → S フラグ
6) (TBR + 3DCH) → PC
■ RETI 命令の動作
RETI 命令は , EIT 処理ルーチンから復帰する命令です。
[ 動作 ]
1) (R15) → PC
2) R15 + 4 → R15
3) (R15) → PS
4) R15 + 4 → R15
RETI 命令は , S フラグが "0" の状態で実行する必要があります。
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3.8
第 3 章 CPU および制御部
3.8 動作モード
動作モード
FR ファミリの動作モードについて説明します。
■ 動作モードの概要
動作モードには , バスモードとアクセスモードがあります。
■ バスモード
バスモードとは , 内部 ROM の動作と外部アクセス機能の動作を制御するモードを指し ,
モード設定端子 (MD3, MD2, MD1, MD0) とモードデータ内の ROMA ビットの内容で指
定します。
■ アクセスモード
アクセスモードとは , 外部データバス幅を制御するモードを示し , モードレジスタ内の
WTH1, WTH0 ビットで指定します。
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65
第 3 章 CPU および制御部
3.8 動作モード
3.8.1
MB91210 シリーズ
バスモード
FR ファミリには , 次に示す 3 つのバスモードがあります。
詳細は「3.1 メモリ空間」を参照してください。
■ バスモード 0 ( シングルチップモード )
内部 I/O, F-bus RAM, F-bus ROM が有効で , それ以外の領域へのアクセスは無効である
モードです。
外部端子は周辺 , または汎用ポートとして機能します。
バス端子としては機能しません。
■ バスモード 1 ( 内 ROM 外バスモード )
内部 I/O, F-bus RAM, F-bus ROM が有効で , 外部アクセスが可能な領域へのアクセスは
外部空間へのアクセスとなるモードです。外部端子の一部は , バス端子として機能しま
す。
■ バスモード 2 ( 外 ROM 外バスモード )
内部 I/O, F-bus RAM が有効で , F-bus ROM へのアクセスを禁止にしてすべてのアクセ
スが外部空間へのアクセスとなるモードです。外部端子の一部は , バス端子として機能
します。
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第 3 章 CPU および制御部
3.8 動作モード
MB91210 シリーズ
モード設定
3.8.2
FR ファミリでは , モード端子 (MD3, MD2, MD1, MD0) とモードレジスタ (MODR)
で動作モードの設定を行います。
■ モード端子
MD3, MD2, MD1, MD0 の 4 端子で , モードベクタフェッチに関する指定を行います。
表 3.8-1 にモードベクタフェッチに関する指定を示します。
表 3.8-1 モードベクタフェッチに関する指定
モード端子
MD3 ∼ MD0
モード名
リセットベクタ
アクセス領域
0000B
内 ROM モードベクタ
内部
0001B
外 ROM モードベクタ
外部
備考
MB91210 シリーズ
での設定は
禁止です。
ただし , 表に示した設定以外は禁止とします。
<注意事項>
FR ファミリでは , マルチプレックスバスによる外部モードベクタフェッチはサポートし
ていません。
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第 3 章 CPU および制御部
3.8 動作モード
MB91210 シリーズ
■ モードレジスタ (MODR)
モードベクタフェッチによってモードレジスタに書き込むデータをモードデータとよ
びます。
モードレジスタ (MODR) に設定が行われた後 , 本レジスタの設定に従った動作モード
で動作します。
モードレジスタは , すべてのリセット要因で設定されます。また , ユーザプログラムか
らは書き込むことはできません。
エミュレータモードでは , 書換え可能です。この場合 , 8 ビット長のデータ転送命令を
使用してください。
16/32 ビット長の転送命令では書き込めません。
モードレジスタの詳細は以下のとおりです。
〔レジスタ詳細説明〕
MODR
bit7
bit6
bit5
bit4
bit3
0
0
0
0
0
bit2
bit1
bit0
ROMA WTH1 WTH0
初期値
XXXXXXXXB
動作モード設定ビット
[bit7 ∼ bit3] 予約ビット
必ず 00000B を設定してください。
00000B 以外の値を設定したときの動作は保証できません。
[bit2] ROMA ( 内部 ROM イネーブルビット )
内部 F-bus ROM 領域を有効にするかどうかを設定します。
ROMA
機 能
0
外 ROM モード
1
内 ROM モード
備 考
内部 ROM 領域 (50000H ∼ FFFFFH) が外部領域に
なります。
内部 F-bus ROM が有効になります。
[bit1, bit0] WTH1, WTH0 ( バス幅指定ビット )
外バスモード時のバス幅指定の設定を行います。
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WTH1
WTH0
機 能
備 考
0
0
8 ビットバス幅
外バスモード
0
1
16 ビットバス幅
〃
1
0
−
設定禁止
1
1
シングルチップモード
シングルチップモード
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第 3 章 CPU および制御部
3.9 クロック生成制御
MB91210 シリーズ
3.9
クロック生成制御
クロック生成制御について説明します。
■ 内部動作クロックの生成
MB91210 シリーズの内部動作クロックは , 以下のようにして生成されます。
• ソースクロックの選択:
クロックの供給源を選択します。
• ベースクロックの生成:
ソースクロックを 2 分周または PLL 発振させ , 基本クロックを生成します。
• 各内部クロックの生成:
ベースクロックを分周し , 各部に供給する 4 種類の動作クロックを生成します。
以降 , 各クロック生成とその制御について説明します。
各説明にあるレジスタ , フラグの詳細な説明は ,「3.10.1 クロック生成制御部のブロッ
クダイヤグラム」および「3.10.2 クロック生成制御部のレジスタ詳細説明」を参照し
てください。
■ ソースクロックの選択
ソースクロックの選択について説明します。
外部発振端子である X0/X1, X0A/X1A 端子入力に発振子を接続し , 内蔵発振回路にて生
成した原発振がソースクロックとなります。
外部バスクロックを含むすべてのクロック供給源は MB91210 シリーズ自身となりま
す。
外部発振端子および内蔵発振回路は, メインクロックとサブクロックの2種類を使用で
き , 動作中に任意に切り換えて使用することが可能です。
• メインクロック : X0/X1 端子入力から生成し , 高速クロックとして使用することを
想定したものです。
• サブクロック
: X0A/X1A 端子入力から生成し , 低速クロックとして使用するこ
とを想定したものです。
メインクロックは制御可能な内蔵メイン PLL を用いて逓倍されます。
内部ベースクロックは , 以下のソースクロックのうちから選択して生成します。
• メインクロックを 2 分周したもの
• メインクロックをメイン PLL で逓倍したもの
• サブクロックそのもの
φはソースクロックを 2分周または, PLL発振させた基本クロックを指します。したがっ
て , システムベースクロックは上記の内部ベースクロック発生のところで , 生成される
クロックです。
ソースクロックの選択制御は , CLKR ( クロックソース制御レジスタ ) の設定によって
行います。
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第 3 章 CPU および制御部
3.9 クロック生成制御
3.9.1
MB91210 シリーズ
PLL 制御
メインクロックに対応した PLL 発振回路について , 動作 ( 発振 ) 許可・禁止と逓倍
率設定を制御することが可能です。
各制御は , CLKR ( クロックソース制御レジスタ ) の設定によって行います。
各制御内容について説明します。
■ PLL 動作許可
メイン PLL 発振動作の許可 / 停止は , CLKR ( クロックソース制御レジスタ ) の
bit10:PLL1EN ビットの設定によって行います。
サブクロック発振動作の許可 / 停止は , CLKR ( クロックソース制御レジスタ ) の
bit11:PLL2EN ビットの設定によって行います。
PLL1EN, PLL2EN ビットとも , 設定初期化リセット (INIT) 後は "0" に初期化され , PLL
の発振動作は停止しています。停止中は , ソースクロックとして PLL 出力を選択する
ことはできません。
プログラム動作を開始したら , まずクロックソースとして使用する PLL の逓倍率を設
定し , かつ動作許可した後 , PLL のロック待ち時間の経過後にソースクロックを切り換
えてください。この際の PLL ロック待ち時間は , タイムベースタイマ割込みを使用す
ることをお勧めします。
ソースクロックとして PLL 出力を選択している間は , その PLL は動作を停止させるこ
とはできません ( レジスタへの書込みは無効となります ) 。ストップモードに移行する
際などで PLL を停止させたい場合は , いったんソースクロックをメインクロックの 2
分周したものに選択し直した後 , PLL を停止させてください。
なお , STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットや bit1:OSCD2 ビットに
より , ストップモード中の発振が停止するように設定してある場合 , 対応する PLL は
ストップモード遷移時に自動的に停止しますので , 動作停止をあらためて設定する必
要はありません。その後 , ストップモードから復帰する際 , PLL は自動的に発振動作を
開始します。ストップモード中の発振が停止しないように設定してある場合は , PLL は
自動では停止しません。この場合は , 必要であればストップモード移行前にあらかじめ
動作停止を設定してください。
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第 3 章 CPU および制御部
3.9 クロック生成制御
■ PLL 逓倍率
メイン PLL の逓倍率は , CLKR ( クロックソース制御レジスタ ) の bit14 ∼ bit12:PLL1S2,
PLL1S1, PLL1S0 ビットによって設定します。
どちらのビットも設定初期化リセット (INIT) 後は全ビット "0" に初期化されています。
〔PLL 逓倍率設定〕
PLL 逓倍率設定を初期値より変更する場合 , プログラム動作開始後 , PLL を動作許
可する前または同時に設定してください。逓倍率変更後は , ロック待ち時間の経過
後にソースクロックを切り換えてください。この際の PLL ロック待ち時間は , タイ
ムベースタイマ割込みを使用することをお勧めします。
動作中に PLL 逓倍率設定を変更する場合 , いったんソースクロックを該当 PLL 以外
に切り換えてから変更してください。逓倍率変更後は , 上記と同様にロック待ち時
間の経過後にソースクロックを切り換えてください。
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71
第 3 章 CPU および制御部
3.9 クロック生成制御
3.9.2
MB91210 シリーズ
発振安定待ち・PLL ロック待ち時間
ソースクロックとして選択するクロックが安定動作状態にない場合 , 発振安定待ち
時間が必要となります。
PLL については , 動作開始後 , 設定された周波数に出力が安定するまでにはロック待
ち時間が必要となります。
各種ケースにおける待ち時間について説明します。
■ 電源投入後の待ち時間
電源投入後は , INITX 端子入力 ( 設定初期化リセット端子 ) へ "L" レベルを入力する必
要があります。この状態においては , PLL はいずれも動作許可されていないため , ロッ
ク待ち時間はここでは考慮する必要がありません。
■ 設定初期化後の待ち時間
設定初期化リセット (INIT) が解除されると , 発振安定待ち状態へ遷移します。ここで
は , 設定された発振安定待ち時間を内部的に発生します。
この状態においては , PLL はいずれも動作が許可されていないため , ロック待ち時間は
ここでは考慮する必要がありません。
■ PLL 動作許可後の待ち時間
プログラム動作開始後 , 停止状態の PLL を動作許可した場合 , ロック待ち時間が経過
しないとその PLL 出力を使用してはいけません。
ソースクロックとして該当する PLL を選択していなければ , ロック待ち時間中もプロ
グラム動作は実行可能です。
この際の PLL ロック待ち時間は , タイムベースタイマ割込みを使用することをお勧め
します。
■ PLL 逓倍率変更後の待ち時間
プログラム動作開始後 , 動作状態の PLL の逓倍率設定を変更した場合も , ロック待ち
時間が経過しないとその PLL 出力を使用してはいけません。
ソースクロックとして該当する PLL を選択していなければ , ロック待ち時間中もプロ
グラム動作は実行可能です。
この際の PLL ロック待ち時間に , タイムベースタイマ割込みを使用できます。
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第 3 章 CPU および制御部
3.9 クロック生成制御
■ ストップモード復帰後の待ち時間
プログラム動作開始後 , ストップモードに遷移した場合の解除時には , プログラムにて
設定された時間の発振安定待ち時間を内部的に発生します。
ストップモード中に , ソースクロックとして選択しているクロック用発振回路を停止
させる設定であった場合は , その発振回路の発振安定待ち時間と使用している PLL の
ロック待ち時間のうち長い方の時間が必要となります。ストップモードに遷移させる
前に , あらかじめその発振安定待ち時間を設定しておいてください。
ストップモード中に , ソースクロックとして選択しているクロック用発振回路を停止
させない設定であった場合は , PLL は自動では動作を停止しません。したがって , PLL
を停止させない限り発振安定待ち時間は必要となりません。ストップモードに遷移さ
せる前に , あらかじめ発振安定待ち時間を最小値に設定しておくことをお勧めします。
■ サブクロックからメインクロック切換え後の待ち時間
サブクロックからメインクロックに切り換えた後に PLL を使用する場合 , CLKR ( ク
ロックソースレジスタ ) の bit2:PLL1EN の値にかかわらず , ロック待ち時間が経過し
ないとその PLL 出力を使用してはいけません。
ソースクロックとして該当する PLL を選択していなければ , ロック待ち時間中もプロ
グラム動作は実行可能です。
この際の PLL ロック待ち時間は , タイムベースタイマ割込みを使用することをお勧め
します。
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第 3 章 CPU および制御部
3.9 クロック生成制御
3.9.3
MB91210 シリーズ
クロック分配
ソースクロックより生成されたベースクロックをもとに , 各機能用の動作クロック
をそれぞれ作成します。
内部動作クロックは全部で 3 種類あり , それぞれが独立に分周比を設定することが
できます。
各内部動作クロックについて説明します。
■ CPU クロック (CLKB)
CPU と内部メモリおよび内部バスに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• CPU
• 内蔵 RAM, 内蔵 ROM
• ビットサーチモジュール
• I-bus, D-bus, X-bus, F-bus
• DMA コントローラ
• DSU
動作可能な上限周波数は 40MHz ですので , これを超える周波数になる逓倍率と分周比
の組合せは設定しないでください。
■ 周辺クロック (CLKP)
周辺回路およびペリフェラルバスに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• ペリフェラル ( 周辺 ) バス
• クロック制御部 ( バスインタフェース部のみ )
• 割込みコントローラ
• 周辺 I/O ポート
• I/O ポートバス
• 外部割込み入力
• UART
• 16 ビットタイマ
• A/D コンバータ
• フリーランタイマ
• リロードタイマ
• インプットキャプチャ
• アウトプットコンペア
• PPG
動作可能な上限周波数は 40MHz のため , これを超える周波数になる逓倍率と分周比の
組合せは設定しないでください。
CPU の処理能力はウェイトレジスタ (FLWC) の設定にも影響を受けます。必ず本レジ
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第 3 章 CPU および制御部
3.9 クロック生成制御
スタの設定を最適な値にしてご利用ください。また「19.2.2 ウェイトレジスタ (FLWC)」
もご参照ください。
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第 3 章 CPU および制御部
3.10 クロック分周
3.10
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クロック分周
各内部動作クロックは , それぞれ独立にベースクロックからの分周比を設定するこ
とができます。この機能により , 各回路に最適な動作周波数を設定することができ
ます。
■ 分周比の設定
分周比は , DIVR0 ( 基本クロック分周設定レジスタ 0) および DIVR1 ( 基本クロック分
周設定レジスタ 1) にて設定します。
各レジスタには各クロックに対応する 4 ビットずつの設定ビットがあり , ( レジスタ設
定値+ 1) がそのクロックのベースクロックに対する分周比となります。分周比設定が
奇数であっても , 常にデューティ比は 50%となります。
設定値の変更があった場合 , 設定後 , 次のクロックの立上りから変更後の分周比が有効
となります。
■ 分周比設定の初期化
分周比設定は , 動作初期化リセットの発生では初期化されず , リセット発生前の設定が
維持されます。設定初期化リセットの発生によってのみ初期化されます。初期状態で
は , 周辺クロック (CLKP) 以外はすべて分周比が "1" となりますので , ソースクロック
を高速なものに変更する前に必ず分周比の設定を行ってください。
<注意事項>
各クロックには動作可能な上限周波数が規定されています。ソースクロックの選択 , PLL
の逓倍率の設定 , 分周比の設定の組合せで , 上限周波数を超える設定をした場合 , 動作は
保証されません。特に , ソースクロック選択の変更設定との順序を間違えないように注意
してください。
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
クロック生成制御部のブロックダイヤグラム
3.10.1
図 3.10-1 に , クロック生成制御部のブロックダイヤグラムを示します。
図中のレジスタの詳細な説明は , 「3.10.2 クロック生成制御部のレジスタ詳細説明」
を参照してください。
■ クロック生成制御部のブロックダイヤグラム
図 3.10-1 クロック生成制御部のブロックダイヤグラム
周辺停止制御レジスタ
[クロック生成部]
CPUクロック分周
セレ
クタ
セレ
クタ
外部バスクロック分周
メイン発振
安定待ちタイマ
(サブ選択時用)
発振回路
メイン発振
PLL
1/2
X1A
発振回路
各周辺クロック
外部バスクロック
CLKRレジスタ
X1
X0A
セレ
クタ
CPUクロック
セレクタ
X0
停止制御
周辺クロック分周
周辺停止制御
R-bus
DIVR0,DIVR1レジスタ
サブ発振
[ ストップ・スリープ制御部]
内部割込み
STCRレジスタ
内部リセット
ストップ状態
状態遷移
制御回路
SLEEP状態
リセット発生
F/F
リセット発生
F/F
内部リセット(RST)
内部リセット(INIT)
[リセット要因回路]
INITX
RSRRレジスタ
[ウォッチドッグ制御部]
ウォッチドッグF/F
WPRレジスタ
タイムベースカウンタ
CTBRレジスタ
TBCRレジスタ
オーバフロー検出F/F
割込み許可
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カウンタクロック
セレクタ
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タイムベースタイマ
割込み要求
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
クロック生成制御部のレジスタ詳細説明
3.10.2
クロック生成制御部のレジスタについて説明します。
■ RSRR:リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ
リセット要因レジスタおよびウォッチドッグタイマ制御レジスタのレジスタ構成は以
下のとおりです。
RSRR
アドレス
000480H
bit15
bit14
予約
R
予約
R
bit13
bit12
bit11
bit10
bit9
bit8
WDOG ERST
R
R
SRST
R
予約
R
WT1
R/W
WT0
R/W
初期値
X-***-00B
(*)…要因により初期化されます。
R/W:
R:
X:
−:
リード / ライト可能
リードオンリ
不定
未定義
直前に発生したリセットの要因の保持 , ウォッチドッグタイマの周期設定および起動
制御を行うレジスタです。
本レジスタを読み出すと , 保持されたリセット要因は読出し後にクリアされます。読み
出すまでの間に複数回のリセットが発生した場合 , リセット要因フラグは累積され , 複
数のフラグがセットされることになります。
本レジスタに書き込むと , ウォッチドッグタイマが起動されます。それ以降は , リセッ
ト (RST) が発生するまで , ウォッチドッグタイマは動作を続けます。
[bit15] 予約:予約ビット
予約ビットです。
[bit14] 予約:予約ビット
予約ビットです。
[bit13] WDOG:ウォッチドッグリセット発生フラグ
ウォッチドッグタイマによるリセットの発生の有無を示します。
内 容
値
0
ウォッチドッグタイマによる INIT は発生していません。
1
ウォッチドッグタイマによる INIT が発生しました。
• 電源投入時の INITX 端子入力によるリセット , または読出し直後に "0" にクリア
されます。
• 読出し可能で , 書込みはビット値に影響を与えません。
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
[bit12] ERST:外部リセット発生フラグ
INITX 端子入力によるリセットの発生の有無を示します。
値
内 容
0
INITX 端子入力による INIT は発生していません。
1
INITX 端子入力による INIT が発生しました。
• 読出し直後に "0" にクリアされます。
• 読出し可能で , 書込みはビット値に影響を与えません。
• 電源投入時には , 8 ms ( 外部発振周波数が 4 MHz の場合 ) 以上 , INITX 端子へ "L"
レベルを印加してください。それ以下の場合ではフラグがセットされない場合が
あります。
[bit11] SRST:ソフトウェアリセット発生フラグ
STCR レジスタの SRST ビット書込み ( ソフトウェアリセット ) によるリセットの発
生の有無を示します。
値
内 容
0
ソフトウェアリセットによる INIT は発生していません。
1
ソフトウェアリセットによる INIT が発生しました。
• 電源投入時の INITX 端子入力によるリセット , または読出し直後に "0" にクリア
されます。
• 読出し可能で , 書込みはビット値に影響を与えません。
[bit10] 予約:予約ビット
予約ビットです。
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79
第 3 章 CPU および制御部
3.10 クロック分周
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[bit9, bit8] WT1, WT0:ウォッチドッグタイマインターバル時間選択ビット
ウォッチドッグタイマの周期を設定します。
本ビットに書き込む値により , ウォッチドッグタイマの周期を下表に示す 4 種類の
うちから選択します。
ウォッチドッグリセットの発
生を抑止するために最低限必
要な WPR への書込み間隔
WPR への最終 "5AH" 書込みか
WT1
WT0
0
0
φ × 216 ( 初期値 )
φ × 216 ∼ φ × 217
0
1
φ × 218
φ × 218 ∼ φ × 219
1
0
φ × 220
φ × 220 ∼ φ × 221
1
1
φ × 222
φ × 222 ∼ φ × 223
らウォッチドッグリセットが
発生するまでの時間
(φ はシステムベースクロックの周期 )
• リセットにより 00B に初期化されます。
• 読出し可能です。書込みはリセット後に 1 回のみ有効で , それ以降の書込みは無
効です。
80
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3.10 クロック分周
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■ STCR:スタンバイ制御レジスタ
スタンバイ制御レジスタのレジスタ構成は , 以下のとおりです。
STCR
bit7
アドレス
000481H
bit6
STOP SLEEP
R/W
R/W
bit5
bit4
bit3
bit2
HIZ
R/W
SRST
R/W
OS1
R/W
OS0
R/W
bit1
bit0
OSCD2 OSCD1
R/W
R/W
初期値
00110011B
R/W: リード / ライト可能
デバイスの動作モードを制御するレジスタです。
ストップ , スリープの 2 つのスタンバイモードへの遷移 , ストップモード中の端子およ
び発振停止制御を行うほか , 発振安定待ち時間の設定 , ソフトウェアリセットの発行を
行います。
<注意事項>
スタンバイモードに入れる場合は , 以下のシーケンスを必ず使用してください。
(LDI#value_of_standby,R0) ;value_of_standby は , STCR へのライトデータ
(LDI#_STCR,R12)
;_STCR は , STCR のアドレス (481H)
STB
;スタンバイ制御レジスタ (STCR) への書込み
R0,@R12
LDUB @R12,R0
;同期スタンバイのための STCR リード
LDUB @R12,R0
;もう一度 STCR をダミーリード
NOP
; タイミング調整用の NOP × 5
NOP
NOP
NOP
NOP
[bit7] STOP:STOP モードビット
ストップモードへの遷移を指示します。bit6:SLEEP ビットと本ビット両方に "1" を
書き込んだ場合は , 本ビットの方が優先となり , ストップモードへ遷移します。
値
内 容
0
ストップモードへ遷移しません。[ 初期値 ]
1
ストップモードへ遷移します。
• リセットおよびストップ復帰要因により "0" に初期化されます。
• 読出しおよび書込みが可能です。
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3.10 クロック分周
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[bit6] SLEEP:SLEEP モードビット
スリープモードへの遷移を指示します。bit7:STOP ビットと本ビット両方に "1" を書
き込んだ場合は, bit7:STOPビットの方が優先となり, ストップモードへ遷移します。
値
内 容
0
スリープモードへ遷移しません。[ 初期値 ]
1
スリープモードへ遷移します。
• リセットおよびスリープ復帰要因により "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit5] HIZ:Hi-Z モードビット
ストップモード時の端子状態を制御します。
内 容
値
0
ストップモード遷移前の端子状態を維持します。
1
ストップモード中は端子出力をハイインピーダンス状態にします。
[ 初期値 ]
• リセットにより "1" に初期化されます。
• 読出しおよび書込みが可能です。
[bit4] SRST:ソフトウェアリセットビット
ソフトウェアリセットの発行を指示します。
値
内 容
0
ソフトウェアリセットを発行します。
1
ソフトウェアリセットを発行しません。[ 初期値 ]
• リセットにより "1" に初期化されます。
• 読出しおよび書込みが可能です。読出し値は , 常に "1" となります。
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3.10 クロック分周
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[bit3, bit2] OS1, OS0:発振安定待ち時間選択ビット
リセット後 , およびストップモード復帰後などにおける発振安定待ち時間を設定し
ます。
本ビットに書き込む値により , 発振安定待ち時間を下表に示す 4 種類のうちから選
択します。
OS1
OS0
0
0
× 214
8.2 ms
512 ms
0
1
× 216
32.8 ms
2.0 s
1
0
× 210
512 μs
32.0 ms
1
1
× 21
1.0 μs
62.5 μs
発振安定待ち時間 原発振 4 MHz の場合 サブ発振 32 kHz の場合
φ はシステムベースクロックの周期 , この場合は原発振入力の 2 倍の周期
• リセットにより 00B に初期化されます。
• 読出しおよび書込みが可能です。
• ソフトウェアリセット , ウォッチドッグリセットでは初期化されません。
[bit1] OSCD2:サブ発振停止ビット
ストップモード時でのサブ発振の発振停止を制御します。
値
内 容
0
ストップモード中もサブ発振は停止しません。
1
ストップモード中はサブ発振を停止します。[ 初期値 ]
• リセットにより "1" に初期化されます。
• 読出しおよび書込みが可能です。
• MB91F218S では , "1" に固定されています。書込みは無効で , "1" が必ず読み出さ
れます。
[bit0] OSCD1:メイン発振停止ビット
ストップモード時でのメイン発振の発振停止を制御します。
値
内 容
0
ストップモード中もメイン発振は停止しません。
1
ストップモード中はメイン発振を停止します。[ 初期値 ]
• リセットにより "1" に初期化されます。
• 読出しおよび書込みが可能です。
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■ TBCR:タイムベースカウンタ制御レジスタ
タイムベースカウンタ制御レジスタのレジスタ構成は , 以下のとおりです。
TBCR
アドレス
000482H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
TBIF
R/W
TBIE
R/W
TBC2
R/W
TBC1
R/W
TBC0
R/W
予約
R/W
予約
R
予約
R
初期値
00XXXX11B
R/W: リード / ライト可能
R:
リードオンリ
X:
不定
タイムベースタイマ割込みなどを制御するレジスタです。
タイムベースタイマ割込みの許可 , 割込みインターバル時間の選択を行います。
[bit15] TBIF:タイムベースタイマ割込みフラグ
タイムベースタイマ割込みフラグです。
タイムベースカウンタが設定されたインターバル時間 (bit13∼bit11:TBC2∼TBC0ビッ
トにて設定 ) を経過したことを示します。
bit14:TBIE ビットにより割込み発生が許可 (TBIE=1) されているときに本ビットが
"1" になると , タイムベースタイマ割込み要求が発生します。
クリア要因
命令による "0" の書込み
セット要因
設定されたインターバル時間の経過
( タイムベースカウンタ出力の立下りエッジ検出 )
• リセットにより "0" に初期化されます。
• 読出しおよび書込み可能です。ただし , 書込みは "0" のみ可能で , "1" を書き込ん
でもビット値は変化しません。
• リードモディファイライト (RMW) 系命令での読出し値は , 常に "1" となります。
[bit14] TBIE:タイムベースタイマ割込み許可ビット
タイムベースタイマ割込み要求出力許可ビットです。
タイムベースカウンタのインターバル時間の経過による割込み要求出力を制御し
ます。本ビットが "1" のときに , bit15:TBIF ビットが "1" になると , タイムベースタ
イマ割込み要求が発生します。
値
内 容
0
タイムベースタイマ割込み要求出力禁止 [ 初期値 ]
1
タイムベースタイマ割込み要求出力許可
• リセットにより "0" に初期化されます。
• 読出しおよび書込みが可能です。
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3.10 クロック分周
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[bit13 ∼ bit11] TBC2, TBC1, TBC0:タイムベースタイマカウンタ選択ビット
タイムベースタイマで使用するタイムベースカウンタのインターバル時間を設定
します。
本ビットに書き込む値により , インターバル時間を下表に示す 8 種類のうちから選
択します。
TBC2 TBC1 TBC0
タイマ
インターバル
時間
原発振 4 MHz かつ
PLL が 10 逓倍の場合
サブクロック
32 kHz の場合
0
0
0
φ × 211
51.2 μs
61.4 ms
0
0
1
φ × 212
102.4 μs
123 ms
0
1
0
φ × 213
204.8 μs
246 ms
0
1
1
φ × 222
104.9 ms
126 s
1
0
0
φ × 223
209.7 ms
256 s
1
0
1
φ × 224
419.4 ms
512 s
1
1
0
φ × 225
838.9 ms
1024 s
1
1
1
φ × 226
1677.7 ms
2048 s
φ はシステムベースクロックの周期
• 初期値は不定です。割込みを許可する前に必ず値を設定してください。
• 読出しおよび書込みが可能です。
[bit10] 予約:予約ビット
予約ビットです。読出し値は不定で , 書込みは動作に影響を与えません。
[bit9, bit8] 予約:予約ビット
予約ビットです。読出し値は 11B です。
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3.10 クロック分周
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■ CTBR:タイムベースカウンタクリアレジスタ
タイムベースカウンタクリアレジスタのレジスタ構成は , 以下のとおりです。
CTBR
アドレス
000483H
W:
X:
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
D7
W
D6
W
D5
W
D4
W
D3
W
D2
W
D1
W
D0
W
初期値
XXXXXXXXB
ライトオンリ
不定
タイムベースカウンタを初期化するためのレジスタです。
本レジスタに連続して A5H, 5AH を書き込むと , 5AH 書込みの直後にタイムベースカウ
ンタを全ビット "0" にクリアします。A5H 書込みと 5AH 書込みの間に時間制限はあり
ませんが , A5H 書込みの後に 5AH 以外のデータを書き込むと , 再度 A5H を書き込まな
いと 5AH を書き込んでもクリア動作を行いません。
本レジスタの読出し値は不定です。
<注意事項>
本レジスタを使用してタイムベースカウンタをクリアすると , 発振安定待ち間隔 , ウォッ
チドッグタイマ周期 , およびタイムベースタイマの周期が一時的に変動します。
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3.10 クロック分周
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■ CLKR:クロックソース制御レジスタ
クロックソース制御レジスタのレジスタ構成は , 以下のとおりです。
CLKR
bit15
アドレス
000484H
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PLL1S2 PLL1S1 PLL1S0 PLL2ENPLL1EN CLKS1 CLKS0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
予約
R/W
初期値
00000000B
R/W: リード / ライト可能
システムのベースクロックとするクロックソースの選択や PLL の制御を行うレジスタ
です。
本レジスタにてクロックソースを 3 種類のうちから選択します。また , メイン・サブ 2
系統の PLL それぞれの動作許可および逓倍率の選択を制御します。
[bit15] 予約:予約ビット
予約ビットです。必ず "0" を設定してください。
[bit14 ∼ bit12] PLL1S2, PLL1S1, PLL1S0:PLL 逓倍率選択ビット
メイン PLL の逓倍率選択ビットです。
メイン PLL の逓倍率を 8 種類のうちから選択します。
本ビットは , クロックソースとしてメイン PLL を選択している間は書き換えないで
ください。
動作可能な上限周波数は 40MHz ですので , これを超える設定をしないでください。
メイン PLL
逓倍率
メイン発振
4MHz の場合
PLL1S2
PLL1S1
PLL1S0
0
0
0
× 1 ( 等倍 )
設定禁止
0
0
1
× 2 (2 逓倍 )
原発振 4MHz の場合 , φ= 125ns (8MHz)
0
1
0
× 4 (4 逓倍 )
原発振 4MHz の場合 , φ= 62.5ns (16MHz)
0
1
1
× 6 (6 逓倍 )
原発振 4MHz の場合 , φ= 41.7ns (24MHz)
1
0
0
× 8 (8 逓倍 )
原発振 4MHz の場合 , φ= 31.3ns (32MHz)
1
0
1
× 10 (10 逓倍 )
原発振 4MHz の場合 , φ= 25.0ns (40MHz)
1
1
0
× 12 (12 逓倍 )
設定禁止
1
1
1
× 16 (16 逓倍 )
設定禁止
φ はシステムベースクロックの周期
• リセットにより 000B に初期化されます。
• 読出しおよび書込みが可能です。
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
[bit11] PLL2EN:サブクロック選択許可ビット
サブクロックの選択許可ビットです。
本ビットは , クロックソースとしてサブクロックを選択している間は書き換えない
でください。また , 本ビットが "0" の間はクロックソースとしてサブクロックを選
択しないでください (bit9, bit8:CLKS1, CLKS0 ビットの設定による ) 。
STCR の bit1:OSCD2 が "1" であると , ストップモード中は本ビットが "1" であって
もサブクロックは停止します。ストップモードからの復帰後は動作許可に戻りま
す。
値
内 容
0
サブクロック選択禁止 [ 初期値 ]
1
サブクロック選択許可
• リセットにより "0" に初期化されます。
• 読出しおよび書込みが可能です。
<注意事項>
サブ発振がない品種では , PLL2EN ビットは "0" に固定されており , 書込みは無効です。
[bit10] PLL1EN:メイン PLL イネーブルビット
メイン PLL の動作許可ビットです。
本ビットは , クロックソースとしてメイン PLL を選択している間は書き換えないで
ください。また , 本ビットが "0" の間はクロックソースとしてメイン PLL を選択し
ないでください (bit9, bit8:CLKS1, CLKS0 ビットの設定による ) 。
STCR の bit0:OSCD1 が "1" であると , ストップモード中は本ビットが "1" であって
もメイン PLL は停止します。ストップモードからの復帰後は動作許可に戻ります。
値
内 容
0
メイン PLL 停止 [ 初期値 ]
1
メイン PLL 動作許可
• リセットにより "0" に初期化されます。
• 読出しおよび書込みが可能です。
88
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
[bit9, bit8] CLKS1, CLKS0:クロックソース選択ビット
使用するクロックソースを設定します。
本ビットに書き込む値により , クロックソースを下表に示す 3 種類のうちから選択
します。
なお , bit9:CLKS1 が "1" の間は bit8:CLKS0 の値を変更することができません。
変更不可能な組合せ
変更可能な組合せ
00B → 11B
00B → 01B または 10B
01B → 10B
01B → 11B または 00B
10B → 01B または 11B
10B → 00B
11B → 00B または 10B
11B → 01B
このため , リセット後の状態からサブクロック選択に切り換える場合は , まず 01B
を書き込んだ後に , 11B を書き込むようにしてください。
CLKS1
CLKS0
0
0
X0/X1 からの原発振入力の 2 分周 [ 初期値 ]
0
1
X0/X1 からの原発振入力の 2 分周
1
0
メイン PLL
1
1
サブクロック
クロックソース設定
• リセットにより 00B に初期化されます。
• 読出しおよび書込みが可能です。
サブランモードで動作させる場合には , PLL1EN ビットを "0" に設定して PLL の動作を
停止するようにしてください。
• MB91F218S では , CLKS0 ビットは "0" に固定されています。書込みは無効で , 常に
"0" が読み出されます。
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
■ WPR:ウォッチドッグリセット発生延期レジスタ
ウォッチドッグリセット発生延期レジスタのレジスタ構成は , 以下のとおりです。
WPR
アドレス
000485H
W:
X:
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
D7
W
D6
W
D5
W
D4
W
D3
W
D2
W
D1
W
D0
W
初期値
XXXXXXXXB
ライトオンリ
不定
ウォッチドッグリセットの発生を延期するためのレジスタです。
本レジスタに連続して A5H, 5AH を書き込むと , 5AH 書込みの直後にウォッチドッグタ
イマの検出用 F/F をクリアし , ウォッチドッグリセットの発生を延期します。
A5H 書込みと 5AH 書込みの間の時間制限はありませんが , A5H 書込みの後に 5AH 以外
のデータを書き込んだ場合 , 再度 A5H を書き込まないと 5AH を書き込んでもクリア動
作は行いません。
表 3.10-1 に , ウォッチドッグリセット発生に関する時間間隔と RSRR レジスタの値の
関係を示します。
この期間内に両データの書込みを終えないとウォッチドッグリセットを発生します。
ウォッチドッグリセット発生までの時間や発生抑止のために必要な書込み間隔は ,
RSRR レジスタの WT1 (bit9) , WT0 (bit8) の状態によって変化します。
表 3.10-1 ウォッチドッグリセット発生に関する時間間隔
RSRR のウォッチドッグリセット
の発生を抑止するために最低限必
要な WPR への書込み間隔
WPR への最終 5AH 書込み
WT1
WT0
0
0
φ × 216 [ 初期値 ]
φ × 216 ∼ φ × 217
0
1
φ × 218
φ × 218 ∼ φ × 219
1
0
φ × 220
φ × 220 ∼ φ × 221
1
1
φ × 222
φ × 222 ∼ φ × 223
からウォッチドッグリセット
が発生するまでの時間
φはシステムベースクロックの周期, WT1, WT0はRSRRのbit9, bit8でウォッチドッグタ
イマ周期設定
ストップ , スリープなど , CPU が動作していない間は自動的にクリアを行いますので ,
これらの条件が発生すると , ウォッチドッグリセットは自動的に延期されます。
本レジスタの読出し値は不定です。
90
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
■ DIVR0:基本クロック分周設定レジスタ 0
基本クロック分周設定レジスタ 0 のレジスタ構成は , 以下のとおりです。
DIVR0
アドレス
000486H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
B3
R/W
B2
R/W
B1
R/W
B0
R/W
P3
R/W
P2
R/W
P1
R/W
P0
R/W
初期値
00000011B
R/W: リード / ライト可能
未定義
各内部クロックのベースクロックに対する分周比を制御するレジスタです。
本レジスタでは , CPU および内部バスのクロック (CLKB), 周辺回路 , およびペリフェ
ラルバスクロック (CLKP) の分周比の設定を行います。
<注意事項>
各クロックには動作可能な上限周波数が規定されています。ソースクロックの選択 , PLL
の逓倍率の設定 , 分周比の設定の組合せで , 上限周波数を超える設定をした場合 , 動作は
保証されません。特にソースクロック選択の変更設定との順序を間違えないようにご注意
ください。
本レジスタの設定の変更があった場合 , 設定後に次のクロックレートから変更後の分
周比が有効となります。
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
[bit15 ∼ bit12] B3, B2, B1, B0:CLKB 分周選択ビット
CPU クロック (CLKB) のクロック分周比設定ビットです。CPU と内部メモリおよび
内部バスのクロック (CLKB) のクロック分周比を設定します。
本ビットに書き込む値により , CPU および内部バスのクロックのベースクロックに
対する分周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択します。
動作可能な上限周波数は 40MHzなので , これを超える周波数になる分周比は設定し
ないでください。
クロック周波数 : 原発振 4MHz
および PLL10 逓倍の場合
B3
B2
B1
B0
0
0
0
0
φ
40.0 MHz [ 初期値 ]
0
0
0
1
φ × 2 (2 分周 )
20.0 MHz
0
0
1
0
φ × 3 (3 分周 )
13.3 MHz
0
0
1
1
φ × 4 (4 分周 )
10.0 MHz
0
1
0
0
φ × 5 (5 分周 )
8.00 MHz
0
1
0
1
φ × 6 (6 分周 )
6.67 MHz
0
1
1
0
φ × 7 (7 分周 )
5.71 MHz
0
1
1
1
φ × 8 (8 分周 )
5.00 MHz
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
クロック分周比
…
2.50 MHz
φ はシステムベースクロックの周期
• リセットにより 0000B に初期化されます。
• 読出しおよび書込みが可能です。
92
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
[bit11 ∼ bit8] P3, P2, P1, P0:CLKP 分周選択ビット
周辺クロック (CLKP) のクロック分周比設定ビットです。
周辺回路およびペリフェラルバスのクロック (CLKP) のクロック分周比を設定しま
す。
本ビットに書き込む値により , 周辺回路およびペリフェラルバスのクロックのベー
スクロックに対する分周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択
します。
動作可能な上限周波数は 40MHzなので , これを超える周波数になる分周比は設定し
ないでください。
クロック周波数 : 原発振 4 MHz
および PLL10 逓倍の場合
P3
P2
P1
P0
0
0
0
0
φ
40.0 MHz
0
0
0
1
φ × 2 (2 分周 )
20.0 MHz
0
0
1
0
φ × 3 (3 分周 )
13.3 MHz
0
0
1
1
φ × 4 (4 分周 )
10.0 MHz [ 初期値 ]
0
1
0
0
φ × 5 (5 分周 )
8.00 MHz
0
1
0
1
φ × 6 (6 分周 )
6.67 MHz
0
1
1
0
φ × 7 (7 分周 )
5.71 MHz
0
1
1
1
φ × 8 (8 分周 )
5.00 MHz
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
クロック分周比
…
2.50 MHz
φ はシステムベースクロックの周期
• リセットにより 0011B に初期化されます。
• 読出しおよび書込みが可能です。
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93
第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
■ DIVR1:基本クロック分周設定レジスタ 1
基本クロック分周設定レジスタ 1 のレジスタ構成は , 以下のとおりです。
DIVR1
アドレス
000487H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T3
R/W
T2
R/W
T1
R/W
T0
R/W
予約
R/W
予約
R/W
予約
R/W
予約
R/W
初期値
00000000B
R/W: リード / ライト可能
各内部クロックのベースクロックに対する分周比を制御するレジスタです。
本レジスタでは , 外部拡張バスインタフェースのクロック (CLKT) の分周比の設定を行
います。
<注意事項>
各クロックには動作可能な上限周波数が規定されています。ソースクロックの選択 , PLL
の逓倍率の設定 , 分周比の設定の組合せで , 上限周波数を超える設定をした場合 , 動作は
保証されません。特に , ソースクロック選択の変更設定との順序を間違えないようにご注
意ください。
本レジスタの設定の変更があった場合 , 設定後に次のクロックレートから変更後の分
周比が有効となります。
94
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第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
[bit7 ∼ bit4] T3, T2, T1, T0:CLKT 分周選択ビット
外部バスクロック (CLKT) クロック分周比設定ビットです。
外部バスインタフェースのクロック (CLKT) のクロック分周比を設定します。
本ビットに書き込む値により , 外部拡張バスインタフェースのクロックのベースク
ロックに対する分周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択しま
す。
動作可能な上限周波数は 10MHzなので , これを超える周波数になる分周比は設定し
ないでください。
クロック周波数 : 原発振 4 MHz
および PLL10 逓倍の場合
T3
T2
T1
T0
0
0
0
0
φ
40.0 MHz [ 初期値 ]
0
0
0
1
φ × 2 (2 分周 )
20.0 MHz
0
0
1
0
φ × 3 (3 分周 )
13.3 MHz
0
0
1
1
φ × 4 (4 分周 )
10.0 MHz
0
1
0
0
φ × 5 (5 分周 )
8.00 MHz
0
1
0
1
φ × 6 (6 分周 )
6.67 MHz
0
1
1
0
φ × 7 (7 分周 )
5.71 MHz
0
1
1
1
φ × 8 (8 分周 )
5.00 MHz
…
…
…
…
1
1
1
1
クロック分周比
…
φ × 16 (16 分周 )
…
2.50 MHz
φ はシステムベースクロックの周期
• リセットにより 0000B に初期化されます。
• 読出しおよび書込みが可能です。
[bit3 ∼ bit0] Reserved:予約ビット
• リセットにより 0000B に初期化されます。
• 本ビットの書込みは常に 0000B を書き込んでください。
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95
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3.10 クロック分周
MB91210 シリーズ
■ OSCCR:発振制御レジスタ
発振制御レジスタのレジスタ構成は , 以下のとおりです。
OSCCR
アドレス
00048AH
bit15
bit14
bit13
bit12
bit11
bit10
予約
R/W
予約
R/W
予約
R/W
予約
R/W
予約
R/W
予約
R/W
bit9
bit8
初期値
予約 OSCDS1 XXXXXXX0B
R/W
R/W
R/W: リード / ライト可能
X:
不定
サブクロック動作時のメイン発振を制御するレジスタです。
[bit15 ∼ bit9] Reserved:予約ビット
予約ビットです。
[bit8] OSCDS1:メイン発振停止制御ビット ( サブランモード時 )
サブクロック選択中のメイン発振停止ビットです。
クロックソースとしてサブクロック選択中に , 本ビットに "1" を書き込むとメイン
発振を停止します。
本ビットは , メインクロックを選択中は "1" を書くことはできません。
本ビットが "1" の間はメインクロックを選択しないでください。本ビットを "0" に
してメイン発振の安定を待ってからメインクロックに切り換えてください。このと
き , メイン発振安定待ちタイマを用いて発振安定待ち時間を確保してください。ま
た , 本ビットによってメイン発振を停止させた状態で , INIT によってクロックソー
スがメインクロックに切り換わった場合もメイン発振安定待ち時間が必要になり
ます。このとき , STCR( スタンバイ制御レジスタ ) の bit3, bit2:OS1, OS0 の設定がメ
イン発振安定待ち時間を満たさない場合 , 復帰後の動作が保証されません。
このような場合は , STCR:OS1, OS0 ビットはサブ発振安定待ち時間およびメイン発
振安定待ち時間の両方を満たした値を設定してください。
発振安定待ちについては , 「3.9.2 発振安定待ち・PLL ロック待ち時間」も参照して
ください。
値
内 容
0
サブクロック実行中 , メイン発振を停止しません。[ 初期値 ]
1
サブクロック実行中 , メイン発振を停止します。
• リセットにより "0" に初期化されます。
• 読出しおよび書込みが可能です。
• MB91F218S については , 設定値により動作は影響を受けません。
96
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3.10 クロック分周
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■ PLLC:PLL 制御レジスタ
PLL 制御レジスタのレジスタ構成は , 以下のとおりです。
PLLC
アドレス
000494H
R/W:
R:
X:
−:
bit15
bit14
bit13
bit12
bit11
bit10
予約
R
予約
R/W
−
R
−
R
−
R
予約
R/W
bit9
bit8
DIVS1 DIVS0
R/W
R/W
初期値
X1000101B
リード / ライト可能
リードオンリ
不定
未定義
PLL の出力周波数を設定するレジスタです。CLKR レジスタの PLL1S2 ∼ PLL1S0 ビッ
トと組み合わせて使用してください。
[bit15] Reserved:予約ビット
読出し値は不定です。
書込みはできません。
[bit14] Reserved:予約ビット
"1" を設定してください。
[bit13 ∼ bit11] :未使用ビット
000B が読み出されます。
書込みはできません。
[bit10] Reserved:予約ビット
"1" を設定してください。
[bit9, bit8] :PLL 分周選択ビット
PLL クロックの分周回路を選択します。
使用される PLL 出力周波数に応じて設定してください。このビットは , CLKR レジ
スタの PLL1EN ビットが "0"(PLL 停止 ) のときにのみ変更できます。PLL1EN ビッ
トが "1" のときの書込みは無効のため , 値は更新されません。
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DIVS1
DIVS0
システムクロック周波数
0
0
設定禁止
0
1
2 分周 [ 初期値 ]
32MHz ∼ 40MHz
1
0
4 分周
16MHz ∼ 32MHz
1
1
8 分周
8MHz ∼ 16MHz
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97
第 3 章 CPU および制御部
3.10 クロック分周
98
設定逓倍
PLLS
[2:0]
設定分周
DIVS
[1:0]
PLL 発振出力
[MHz]
クロックユニットへの出力
[MHz]
4
2
001B
8
11B
64
8
4
4
010B
4
10B
64
16
4
4
010B
8
11B
128
16
4
6
011B
4
10B
96
24
4
8
100B
2
01B
64
32
4
8
100B
4
10B
128
32
4
10
101B
2
01B
80
40
5
2
001B
8
11
80
10
5
4
010B
4
10B
80
20
5
6
011B
4
10B
120
30
5
8
100B
2
01B
80
40
10
1
000B
8
11B
80
10
10
2
001B
4
10B
80
20
10
4
010B
2
01B
80
40
16
1
000B
4
10B
64
16
16
1
000B
8
11B
128
16
16
2
001B
2
01B
64
32
16
2
001B
4
10B
128
32
入力周波数
[MHz]
CLKR
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PLLC
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3.10 クロック分周
クロック制御部が持つ周辺回路
3.10.3
クロック制御部が持つ周辺回路機能について説明します。
■ タイムベースカウンタ
クロック制御部には , 26 ビット長のタイムベースカウンタがあり , システムベースク
ロックで動作しています。
タイムベースカウンタは , 発振安定待ち時間の計測のほか , 以下の用途に使用されま
す。
• ウォッチドッグタイマ:
システムの暴走検出用のウォッチドッグタイマをタイムベースカウンタのビット
出力を用いて計測します。
• タイムベースタイマ:
タイムベースカウンタ出力を用いてインターバル割込みを発生します。
● ウォッチドッグタイマ
ウォッチドッグタイマは , タイムベースカウンタ出力を用いた暴走検出用タイマです。
プログラムの暴走などで設定したインターバルの間にウォッチドッグリセットの発生
延期動作が行われなくなると , ウォッチドッグリセットとして設定初期化リセット要
求を発生します。
〔ウォッチドッグタイマの起動と周期設定〕
ウォッチドッグタイマは , リセット後の 1 回目の RSRR ( リセット要因レジスタ /
ウォッチドッグタイマ制御レジスタ ) への書込み動作により起動します。このとき ,
ウォッチドッグタイマのインターバル時間を bit9, bit8:WT1, WT0 ビットにより設定
します。インターバル時間の設定は , この最初の書込みで設定した時間のみが有効
となり , それ以降の書込みはすべて無視されます。
〔ウォッチドッグリセットの発生延期〕
いったん, ウォッチドッグタイマを起動すると, プログラムで定期的にWPR (ウォッ
チドッグリセット発生延期レジスタ ) に対して A5H, 5AH の順でデータを書き込む
必要があります。
この操作により , ウォッチドッグリセット発生用フラグが初期化されます。
〔ウォッチドッグリセットの発生〕
ウォッチドッグリセット発生用フラグは , 設定したインターバルのタイムベースカ
ウンタ出力の立下りエッジによってセットされます。2 度目の立下りエッジの検出
時にフラグがセットされていると , ウォッチドッグリセットとして設定初期化リ
セット要求を発生します。
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第 3 章 CPU および制御部
3.10 クロック分周
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〔ウォッチドッグタイマの停止〕
いったん , ウォッチドッグタイマを起動すると , 動作初期化リセットが発生するま
ではウォッチドッグタイマを停止することはできません。
動作初期化リセットの発生する以下の状態では , ウォッチドッグタイマは停止し ,
再度プログラム動作にて起動するまでは機能しません。
• 動作初期化リセット (RST) 状態
• 設定初期化リセット (INIT) 状態
• 発振安定待ちリセット (RST) 状態
〔ウォッチドッグタイマの一時停止 ( 自動発生延期 ) 〕
ウォッチドッグタイマは , CPU のプログラム動作が停止している場合にはいったん
ウォッチドッグリセット発生用フラグを初期化し , ウォッチドッグリセットの発生
を延期します。プログラム動作の停止とは具体的には以下の動作を示します。
• スリープ状態
• ストップ状態
• 発振安定待ち RUN 状態
• エミュレータデバッガ , モニタデバッガを使用時のブレーク中
• INTE 命令の実行から RETI 命令の実行までの期間
• ステップトレーストラップ
(PS レジスタの T フラグ =1 による 1 命令ごとのブレーク )
また , タイムベースカウンタのクリアを行うと , 同時にウォッチドッグリセット発
生用フラグも初期化され , ウォッチドッグリセットの発生が延期されます。
なお , システムの暴走により上記の状態となってしまった場合 , ウォッチドッグリ
セットが発生しない可能性があります。その場合 , 外部 INITX 端子よりリセットを
かけてください。
100
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第 3 章 CPU および制御部
3.10 クロック分周
● タイムベースタイマ
タイムベースタイマは , タイムベースカウンタ出力を用いたインターバル割込み発生
用タイマです。PLL のロック待ち時間やサブクロックなどの発振安定待ち時間など , 最
大で { ベースクロック× 227} サイクルまでの比較的長時間の時間計測を行う用途に適
しています。
設定したインターバルに対応するタイムベースカウンタの出力の立下りエッジを検出
すると , タイムベースタイマ割込み要求を発生します。
〔タイムベースタイマの起動とインターバル設定〕
タイムベースタイマは , TBCR ( タイムベースカウンタ制御レジスタ ) の bit13 ∼
bit11:TBC2 ∼ TBC0 ビットにてインターバル時間を設定します。
設定したインターバルに対応するタイムベースカウンタの出力の立下りエッジは
常に検出されているため , インターバル時間の設定後はまず bit15:TBIF ビットをク
リアしてから , bit14:TBIE ビットを "1" にして割込み要求出力を許可してください。
インターバル時間を変更する際は , あらかじめ bit14:TBIE ビットを "0" にして割込
み要求出力を禁止しておいてください。
タイムベースカウンタはこれら設定に影響されず常にカウント動作を行っていま
すので , 正確なインターバル割込み時間を得るためには , 割込みを許可する前にタ
イムベースカウンタをクリアしてください。そうでないと , 割込み許可直後に割込
み要求が発生することもあり得ます。
〔プログラムによるタイムベースカウンタのクリア〕
CTBR ( タイムベースカウンタクリアレジスタ ) に対して A5H, 5AH の順でデータを
書き込むと , 5AH 書込みの直後に , タイムベースカウンタを全ビット "0" にクリア
します。A5H 書込みと 5AH 書込みの間の時間に制限はありませんが , A5H 書込みの
後に 5AH 以外のデータを書き込むと , 再度 A5H を書き込まないと 5AH を書き込ん
でもクリア動作を行いません。
このタイムベースカウンタのクリアを行うことにより , 同時にウォッチドッグリ
セット発生用フラグも初期化され , ウォッチドッグリセットの発生がいったん延期
されます。
〔デバイス状態によるタイムベースカウンタのクリア〕
タイムベースカウンタは , 以下のデバイス状態の遷移時に , 同時に全ビットが "0" に
クリアされます。
• ストップ状態
• 設定初期化リセット (INIT) 状態
特にストップ状態の場合 , 発振安定待ち時間の計測のためにタイムベースカウンタ
が使用されるため , 意図せずにタイムベースタイマのインターバル割込みが発生し
てしまう可能性があります。
そのため , ストップモードを設定する前には , タイムベースタイマ割込みを禁止し
てタイムベースタイマを使用しないでください。
それ以外の状態については , 動作初期化リセットが発生するため , タイムベースタ
イマ割込みは自動的に禁止されます。
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101
第 3 章 CPU および制御部
3.10 クロック分周
MB91210 シリーズ
● メイン発振安定待ちタイマ ( サブクロック選択時用 )
クロックソースの選択や分周設定の影響を受けず , メインクロックに同期してカウン
トアップする 26 ビットのタイマです。
サブクロック動作中のメイン発振安定待ち時間の計測に使用します。
サブクロックで動作中 , OSCCR ( 発振制御レジスタ ) の bit8: OSCDS1 にて , メイン発振
の制御が行えますが , メイン発振を停止させた後で再度 , 発振を開始させた際に , 本タ
イマを用いて発振安定待ち時間を計測します。
メインクロックを停止させたサブクロック動作状態からメインクロックに切り換える
際は , 以下の手順で行います。
1) メイン発振安定待ちタイマをクリアします。
2) OSCCR ( 発振制御レジスタ ) の bit8: OSCDS1 を "0" にしてメイン発振を開始し
ます。
3) メイン発振安定待ちタイマを用いてメインクロックが安定するまで待ちます。
4) メインクロック安定後 , CLKR ( クロックソースレジスタ ) の bit9, bit8: CLKS1,
CLKS0 にてサブクロックからメインクロックに切り換えます。
<注意事項>
安定を待たずにメインクロックに切り換えると , 不安定なクロックが供給され , その後の
動作は保証されませんので , 必ず安定を待った後にメインクロックに切り換えてくださ
い。
メイン発振安定待ちタイマの詳細については , 「3.12 メイン発振安定待ちタイマ」を参
照してください。
102
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3.11
第 3 章 CPU および制御部
3.11 デバイス状態制御
デバイス状態制御
MB91210 シリーズの各種状態とその制御について説明します。
■ デバイス状態制御の概要
MB91210 シリーズのデバイス状態には , 以下のものがあります。
• RUN 状態 ( 通常動作 )
• スリープ状態
• ストップ状態
• 発振安定待ち RUN 状態
• 発振安定待ちリセット (RST) 状態
• 動作初期化リセット (RST) 状態
• 設定初期化リセット (INIT) 状態
以降 , 上記の各種状態の詳細と , 低消費電力モードであるスリープモードおよびストッ
プモードの詳細について説明します。
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103
第 3 章 CPU および制御部
3.11 デバイス状態制御
MB91210 シリーズ
デバイス状態と各遷移
3.11.1
図 3.11-1 に , MB91210 シリーズのデバイスの状態遷移を示します。
■ デバイス状態
図 3.11-1 デバイス状態
1
2
3
4
5
6
7
8
9
10
11
12
13
INITX端子=0(INIT)
INITX端子=1(INIT解除)
発振安定待ち終了
リセット(RST)解除
ソフトウェアリセット(RST)
スリープ(命令書込み)
ストップ(命令書込み)
割込み
クロックを必要としない外部割込み
メイン→サブ切換え(命令書込み)
サブ→メイン切換え(命令書込み)
ウォッチドッグリセット(INIT)
サブスリープ(命令書込み)
最強
↓
↓
↓
↓
最弱
パワーオン
1
遷移要求の優先順位
設定初期化リセット(INIT)
発振安定待ち終了
動作初期化リセット(RST)
割込み要求
ストップ
スリープ
設定初期化
(INIT)
2
メインクロックモード
1
メイン発振安定待ち
1
リセット
メインストップ
9
3
1
発振安定待ちRUN
プログラムリセット
1
(RST)
3
4
7
1
6
メインスリープ
12
メインRUN
8
1,5
10
サブクロックモード
1
サブスリープ
発振安定待ちRUN
12
サブRUN
13
3
1
1
11
8
7
5
1
4
プログラムリセット
1
(RST)
9
サブストップ
サブストップ
(注意事項)
クロックソースをメイン←→サブに切り換える場合は,RUN状態にて切換え後
のクロックが安定供給されている状態にて,クロックソースレジスタ(CLKR)ビット1:0(CLKS1,CLKS0)ビットを切り換えてください。
104
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第 3 章 CPU および制御部
3.11 デバイス状態制御
■ デバイスの動作状態
MB91210 シリーズのデバイスの動作状態には以下のものがあります。
● RUN 状態 ( 通常動作 )
プログラム実行状態です。
すべての内部クロックが供給され , すべての回路が動作可能な状態です。ただし , 16
ビットペリフェラル ( 周辺 ) バスのみは , アクセスが行われていない期間はバスクロッ
クのみ停止しています。
各状態遷移要求を受け付けます。
● スリープ状態
プログラム停止状態です。プログラム動作により遷移します。
CPU のプログラム実行のみ停止し , 周辺回路は動作可能な状態です。各種内蔵メモリ
および内部 / 外部バスは DMA コントローラが要求しない限り停止状態です。有効な割
込み要求の発生により , 本状態は解除され , RUN 状態 ( 通常動作 ) へ遷移します。
設定初期化リセット要求の発生により , 設定初期化リセット (INIT) 状態へ遷移します。
● ストップ状態
デバイス停止状態です。プログラム動作により遷移します。
すべての内部回路が停止します。内部クロックはすべて停止し , 発振回路および PLL
は設定により停止させることが可能です。また , 設定により , 外部端子を一律ハイイン
ピーダンスにすることが可能です ( 一部端子を除く ) 。
特定の ( クロックを必要としない ) 有効な割込みや , 発振動作中のメイン発振安定待ち
タイマ割込み要求の発生により , 発振安定待ち RUN 状態へ遷移します。
設定初期化リセット要求の発生により , 設定初期化リセット (INIT) 状態へ遷移します。
● 発振安定待ち RUN 状態
デバイス停止状態です。ストップ状態からの復帰後に遷移します。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべて
の内部回路が停止します。内部クロックはすべて停止しますが , 発振回路および動作許
可されていた PLL は動作しています。
ストップ状態などでの外部端子のハイインピーダンス制御は解除されます。
設定された発振安定待ち時間の経過により , RUN 状態 ( 通常動作 ) へ遷移します。
設定初期化リセット要求の発生により , 設定初期化リセット (INIT) 状態へ遷移します。
● 発振安定待ちリセット (RST) 状態
デバイス停止状態です。ストップ状態または設定初期化リセット (INIT) 状態からの復
帰後に遷移します。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべて
の内部回路が停止します。内部クロックはすべて停止しますが , 発振回路および動作許
可されていた PLL は動作しています。
ストップ状態などでの外部端子のハイインピーダンス制御は解除されます。
内部回路に対し , 動作初期化リセット (RST) を出力します。
設定された発振安定待ち時間の経過により, 発振安定待ちリセット(RST)状態へ遷移し
ます。
設定初期化リセット (INIT) 要求の発生により , 設定初期化リセット (INIT) 状態へ遷移
します。
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105
第 3 章 CPU および制御部
3.11 デバイス状態制御
MB91210 シリーズ
● 動作初期化リセット (RST) 状態
プログラム初期化状態です。発振安定待ちリセット (RST) 状態の終了により遷移しま
す。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
一部を除き初期化されます。すべての内部クロックと発振回路および動作許可されて
いた PLL は動作しています。
内部回路に対して動作初期化リセット (RST) を出力します。
動作初期化リセット (RST) 要求の消失により , RUN 状態 ( 通常動作 ) へ遷移し , 動作初
期化リセットシーケンスを実行します。設定初期化リセット (INIT) 状態からの復帰後
だった場合は , 設定初期化リセットシーケンスを実行します。
設定初期化リセット (INIT) 要求の発生により , 設定初期化リセット (INIT) 状態へ遷移
します。
● 設定初期化リセット (INIT) 状態
全設定初期化状態です。設定初期化リセット (INIT) 要求の受付けにより遷移します。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
すべて初期化されます。発振回路は動作しますが , PLL は動作を停止します。すべて
の内部クロックは , 外部 INITX 端子への "L" レベル入力期間は停止しますが , それ以外
では動作します。
内部回路に対して設定初期化リセット (INIT) および動作初期化リセット (RST) を出力
します。
設定初期化リセット (INIT) 要求の消失により , 本状態は解除され , 発振安定待ちリセッ
ト (RST) 状態へ遷移します。その後 , 動作初期化リセット (RST) 状態を経て , 設定初期
化リセットシーケンスを実行します。
● 各状態遷移要求の優先順位
どの状態においても , 各状態遷移要求は以下の優先順位に従います。ただし , 一部要求
は特定の状態でしか発生しませんので , その状態でしか有効になりません。
【最強】 設定初期化リセット (INIT) 要求
↓
発振安定待ち時間の終了
( 発振安定待ちリセット状態および発振安定待ち RUN 状態のみ発生 )
↓
有効な割込み要求 (RUN, スリープ , ストップ状態のみ発生 )
↓
ストップモード要求 ( レジスタ書込み ) (RUN 状態のみ発生 )
【最弱】 スリープモード要求 ( レジスタ書込み ) (RUN 状態のみ発生 )
106
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第 3 章 CPU および制御部
3.11 デバイス状態制御
MB91210 シリーズ
低消費電力モード
3.11.2
MB91210 シリーズの状態のうち , 各低消費電力モードとその使用方法について説明
します。
MB91210 シリーズの低消費電力モードには , 以下のものがあります。
• スリープモード
レジスタ書込みにより , デバイスをスリープ状態へ遷移させます。
• ストップモード
レジスタ書込みにより , デバイスをストップ状態へ遷移させます。
以下 , 各モードについて説明します。
■ スリープモード
STCR ( スタンバイ制御レジスタ ) の bit6: SLEEP ビットに "1" を書き込むと , スリープ
モードとなり , スリープ状態へ遷移します。
以降 , スリープ状態からの復帰要因が発生するまでは , スリープ状態を維持します。
STCR ( スタンバイ制御レジスタ ) の bit7: STOP ビットと本ビット両方に "1" を書き込
んだ場合は , bit7: STOP ビットの方が優先となり , ストップ状態へ遷移します。
スリープ状態については , 「3.11.1 デバイス状態と各遷移」の「■ デバイスの動作状
態」の「● スリープ状態」も参照してください。
〔スリープモードへの移行〕
スリープモードに入れる場合は , 以下のシーケンスを必ず使用してください。
(LDI#value_of_sleep,R0)
;value_of_sleep は , STCR へのライトデータ
(LDI#_STCR,R12)
;_STCR は , STCR のアドレス (481H)
STB R0,@R12
; スタンバイ制御レジスタ (STCR) への書込み
[email protected],R0
; 同期スタンバイのための STCR リード
[email protected],R0
; もう一度 STCR をダミーリード
NOP
; タイミング調整用の NOP × 5
NOP
NOP
NOP
NOP
〔スリープ状態で停止する回路〕
• CPU のプログラム実行
• ビットサーチモジュール (DMA 転送が発生した場合は動作します。)
• 各種内蔵メモリ (DMA 転送が発生した場合は動作します。)
• 内部 / 外部バス (DMA 転送が発生した場合は動作します。)
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第 3 章 CPU および制御部
3.11 デバイス状態制御
MB91210 シリーズ
〔スリープ状態で停止しない回路〕
• 発振回路
• 動作許可された PLL
• クロック発生制御部
• 割込みコントローラ
• 周辺回路
• DMA コントローラ
• DSU
• メイン発振安定待ちタイマ
〔スリープ状態からの復帰要因〕
• 有効な割込み要求の発生
割込み禁止 (1FH) 以外の割込みレベルを持つ割込み要求が発生すると , スリープ
モードは解除され , RUN 状態 ( 通常状態 ) へ遷移します。
割込み要求が発生しても , スリープモードを解除したくない場合は , 該当する
ICR に割込みレベルとして割込み禁止 (1FH) を設定してください。
• 設定初期化リセット (INIT) 要求の発生
設定初期化リセット (INIT) 要求が発生すると , 無条件で設定初期化リセット
(INIT) 状態へ遷移します。
各要因の優先順位については , 「3.11.1 デバイス状態と各遷移」を参照してくださ
い。
〔同期スタンバイ動作〕
SLEEP ビットへの書込みのみではスリープ状態へは遷移しません。
その後 , STCR レジスタを読み出すことによってスリープ状態へ遷移します。
スリープモードを使用する場合は , 〔スリープモードへの移行〕にあるシーケンス
を必ず使用してください。
108
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第 3 章 CPU および制御部
3.11 デバイス状態制御
MB91210 シリーズ
■ ストップモード
STCR ( スタンバイ制御レジスタ ) の bit7: STOP ビットに "1" を書き込むと , ストップ
モードとなり , ストップ状態へ遷移します。以降 , ストップ状態からの復帰要因が発生
するまではストップ状態を維持します。
STCR ( スタンバイ制御レジスタ ) の bit6: SLEEP ビットと本ビット両方に "1" を書き込
んだ場合は , bit7: STOP ビットの方が優先となり , ストップ状態へ遷移します。
ストップ状態については , 「3.11.1 デバイス状態と各遷移」の「●ストップ状態」も参
照してください。
〔ストップモードへの移行〕
ストップモードへ移行する場合は , 以下のシーケンスを必ず使用してください。
/* STCR ライト */
ldi #_STCR, R0
; STCR レジスタ (0x0481)
ldi #Val_of_Stby, rl
; Val_of_Stby は , STCR へのライトデータ
stb rl,@r0
; STCR へのライト
/* STBR ライト */
ldi #_CTBR, r2
; CTBR レジスタ (0x0483)
ldi #0xA5, rl
; クリアコマンド (1)
stb rl,@r2
; CTBR への A5 ライト
ldi #0xA5, rl
; クリアコマンド (2)
stb rl,@r2
; CTBR への A5 ライト
/* ここでタイムベースカウンタクリア */
ldub @r0, rl
; STCR リード
/* 同期スタンバイ遷移開始 */
ldub @r0, rl
; STCR ダミーリード
nop
; タイミング調整用の NOP × 5
nop
nop
nop
nop
〔ストップ状態で停止する回路〕
• 停止するよう設定された発振回路:
STCR ( スタンバイ制御レジスタ ) の bit1:OSCD2 ビットに "1" が設定してあると
き , ストップ状態中のサブクロック用発振回路を停止状態にします。
STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットに "1" が設定してあると
き , ストップ状態中のメインクロック用発振回路を停止状態にします。このとき ,
メイン発振安定待ちタイマも停止します。
• 動作許可されていないか , 停止するよう設定された発振回路に接続された PLL:
STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットに "1" が設定してあると
き , CLKR ( クロックソース制御レジスタ ) の bit10:PLL1EN ビットに "1" が設定
してあっても , ストップ状態中のメインクロック用 PLL を停止状態にします。
• 〔ストップ状態で停止しない回路〕を除くすべての内部回路
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第 3 章 CPU および制御部
3.11 デバイス状態制御
MB91210 シリーズ
〔ストップ状態で停止しない回路〕
• 停止するよう設定されていない発振回路:
STCR ( スタンバイ制御レジスタ ) の bit1: OSCD2 ビットに "0" が設定してあると
き , ストップ状態中のサブクロック用発振回路は停止しません。
STCR ( スタンバイ制御レジスタ ) の bit0: OSCD1 ビットに "0" が設定してあると
き , ストップ状態中のメインクロック用発振回路は停止しません。このとき , メイ
ン発振安定待ちタイマも停止しません。
• 動作許可されていて, かつ停止するよう設定されていない発振回路に接続された
PLL:
STCR ( スタンバイ制御レジスタ ) の bit0: OSCD1 ビットに "0" が設定してあると
き , CLKR ( クロックソース制御レジスタ ) の bit10: PLL1EN ビットに "1" が設定
してあると , ストップ状態中のメインクロック用 PLL は停止しません。
〔ストップ状態での端子のハイインピーダンス制御〕
STCR ( スタンバイ制御レジスタ ) の bit5:HIZ ビットに "1" が設定してあると , ストッ
プ状態中の端子出力をハイインピーダンス状態にします。
STCR ( スタンバイ制御レジスタ ) の bit5:HIZ ビットに "0" が設定してあると , ストッ
プ状態中の端子出力はストップ状態への遷移前の値を保持します。
〔ストップ状態からの復帰要因〕
• 特定の ( クロックを必要としない ) 有効な割込み要求の発生:
外部割込み入力端子 (INTn 端子 ) , メイン発振中のメイン発振安定待ちタイマ割
込み , および RTC 割込みのみ有効です。
割込み禁止 (1FH) 以外の割込みレベルを持つ割込み要求が発生するとストップ
モードは解除され , RUN 状態 ( 通常状態 ) へ遷移します。
割込み要求が発生してもストップモードを解除したくない場合は , 該当する ICR
に割込みレベルとして割込み禁止 (1FH) を設定してください。
• メイン発振安定待ちタイマ割込み:
サブクロック選択中で OSCCR ( 発振制御レジスタ ) の bit8: OSCDS1 ビットに "0"
が設定時もしくはメインクロック選択中において , STCR ( スタンバイ制御レジ
スタ ) の bit0:OSCD1 ビットに "0" が設定してあるとき , メイン発振安定待ちタイ
マの割込み要求が発生するとストップモードは解除されて RUN 状態 ( 通常状
態 ) へ遷移します。
割込み要求が発生してもストップモードを解除したくない場合は, メイン発振安
定待ちタイマを停止させるか , またはメイン発振安定待ちタイマの割込み許可
ビットを割込み禁止に設定してください。
• 設定初期化リセット要求の発生:
設定初期化リセット要求が発生すると , 無条件で設定初期化リセット (INIT) 状態
へ遷移します。
各要因の優先順位については , 「3.11.1 デバイス状態と各遷移」の「●各状態遷移
要求の優先順位」を参照してください。
110
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第 3 章 CPU および制御部
3.11 デバイス状態制御
〔ストップモード時のクロックソース選択〕
ストップモードを設定する前に , メインクロックの 2 分周をソースクロックとする
ようあらかじめ選択しておいてください。詳細は , 「3.9 クロック生成制御」, 特に
その節の「3.9.1 PLL 制御」を参照してください。
なお , 分周比の設定に関しては , 通常動作時と制限事項は変わりません。
■ 同期スタンバイ動作
STOP ビットへの書込みのみではストップ状態へは遷移しません。その後 , STCR レジ
スタを読み出すことによってストップ状態へ遷移します。
実際に STOP ビットへの書込みが行われた後 , STCR レジスタの読出しが完了するまで
はストップ状態へ遷移しません。STCR レジスタの読出し値が CPU に格納されるまで
は , CPU がバスを使用しているためです。このため , CPU クロック (CLKB) と周辺ク
ロック (CLKP) の分周比の関係がいかなる設定においても , STOP ビットへの書込み命
令と STCR レジスタの読出し命令の後に , 2 命令のみ NOP 命令を配置するのみで , それ
以降の命令がストップ状態への遷移前に実行されることを防ぐことができます。
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第 3 章 CPU および制御部
3.12 メイン発振安定待ちタイマ
3.12
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メイン発振安定待ちタイマ
メイン発振安定待ちタイマは , メインクロックに同期してカウントアップする 23
ビットのカウンタで , 一定の時間間隔で繰り返し割込みを発生するインターバルタ
イマ機能があります。
本タイマは , サブクロックで動作中に OSCCR ( 発振制御レジスタ ) の bit8:
OSCDS1 によってメイン発振を一度止めて , 再度発振させた場合にメインクロック
を発振安定待ち時間の確保に使用します。
■ メイン発振安定待ちタイマのインターバル時間
表 3.12-1 にメイン発振安定待ちタイマのインターバル時間を示します。インターバル
時間は次の 3 種類の中から選択できます。
表 3.12-1 メイン発振安定待ちタイマのインターバル時間
メインクロック周期
インターバル時間
213/FCL(2.048 ms)
1/FCL( 約 250 ns)
214/FCL(4.096 ms)
216/FCL(16.38 ms)
( 注意事項 ) FCL はメインクロック発振周波数
112
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3.12 メイン発振安定待ちタイマ
MB91210 シリーズ
■ メイン発振安定待ちタイマのブロックダイヤグラム
図 3.12-1 に , メイン発振安定待ちタイマのブロックダイヤグラムを示します。
図 3.12-1 メイン発振安定待ちタイマのブロックダイヤグラム
メイン発振安定待ち
タイマ用カウンタ
FCL
0
1
21
22
12
・・・
13
14 15
213 214 215 216
22
・・・
223
インターバル
タイマ
セレクタ
リセット
WIF
WIE
WEN
―
―
WS1
カウンタ
クリア回路
WS0 WCL
IRQ
● メイン発振安定待ちタイマ
メインクロック原発振をカウントクロックとする 23 ビットのアップカウンタです。
● カウンタクリア回路
OSCR レジスタによる設定 (WCL=0) 以外に , リセット時にカウンタをクリアします。
● インターバルタイマセレクタ
メイン発振安定待ちタイマ用カウンタの 3 種類の分周出力からインターバルタイマ用
の 1 種類を選択する回路で , 選択した分周出力の立下りエッジが割込み要因になりま
す。
● メイン発振安定待ちレジスタ (OSCR)
インターバル時間の選択 , カウンタのクリア , 割込み制御および状態の確認などを行い
ます。
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3.12 メイン発振安定待ちタイマ
MB91210 シリーズ
■ メイン発振安定待ちタイマのレジスタ説明
メイン発振安定待ちタイマレジスタのレジスタ構成は , 以下のとおりです。
OSCR
アドレス
000490H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
WIF
R/W
WIE
R/W
WEN
R/W
予約
R/W
予約
R/W
WS1
R/W
WS0
R/W
WCL
W
初期値
000XX000B
R/W: リード / ライト可能
W: ライトオンリ
X:
不定
[bit15] WIF:タイマ割込みフラグ
メイン発振安定待ち割込み要求フラグです。
選択されたインターバルタイマ用分周出力の立下りエッジによって "1" にセットさ
れます。
このビットと割込み要求許可ビットが "1" のとき , メイン発振安定割込み要求を出
力します。
値
内 容
0
メイン発振安定割込みの要求なし [ 初期値 ]
1
メイン発振安定割込みの要求あり
• リセットで "0" に初期化されます。
• 読出しおよび書込みが可能です。ただし , 書込みは "0" のみ可能で , "1" を書き込
みしてもビット値は変化しません。
• リードモディファイライト (RMW) 系命令での読出し値では常に "1" となります。
[bit14] WIE:タイマ割込み許可ビット
CPU への割込み要求出力の許可 / 禁止を行うビットです。このビットとメイン発振
安定割込み要求フラグビットが "1" のとき , メイン発振安定割込み要求を出力しま
す。
値
内 容
0
メイン発振安定割込み要求出力禁止 [ 初期値 ]
1
メイン発振安定割込み要求出力許可
• リセットで "0" に初期化されます。
• 読出しおよび書込みが可能です。
114
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3.12 メイン発振安定待ちタイマ
MB91210 シリーズ
[bit13] WEN:タイマ動作許可ビット
タイマ動作許可ビットです。
本ビットが "1" のとき , タイマはカウント動作を行います。
値
内 容
0
タイマ動作停止 [ 初期値 ]
1
タイマ動作
• リセットで "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit12, bit11] Reserved:予約ビット
予約ビットです。書込み時は "0" を書き込んでください ("1" 書込み禁止 ) 。
読出し値は不定です。
[bit10, bit9] WS1, WS0:タイマインターバル時間選択ビット
インターバルタイマの周期を選択します。
メイン発振安定待ちタイマ用カウンタの出力ビットの下記 3 種類のうちから選択し
ます。
インターバルタイマ周期 (FCL=4 MHz 時 )
WS1
WS0
0
0
設定禁止 [ 初期値 ]
0
1
213/FCL (2.048 ms)
1
0
214/FCL (4.096 ms)
1
1
216/FCL (16.38 ms)
• リセットで 00B に初期化されます。
• 読出しおよび書込みが可能です。
• メイン発振安定待ち時間タイマを使用する場合, 本レジスタにデータの書込みを
行ってください。
[bit8] WCL:タイマクリアビット
"0" 書込みでメイン発振安定待ちタイマを "0" にクリアします。
書込みは "0" のみ可能で , "1" を書き込んでも動作に影響を与えません。
読出し値は常に "1" となります。
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3.12 メイン発振安定待ちタイマ
MB91210 シリーズ
■ メイン発振安定待ち割込み
メイン発振安定待ちタイマ用カウンタは , メインクロックでカウント動作し , 設定した
インターバル時間が経過すると , メイン発振安定待ち割込み要求フラグ (WIF) を "1" に
セットします。そのとき , 割込み要求許可ビットを許可 (WIE=1) していると CPU へ割
込み要求が発生します。ただし , メインクロックが発振停止しているとき (「■イン
ターバルタイマ機能の動作」を参照 ) ではカウント動作も停止しますので , メイン発振
安定待ち割込みは発生しません。
割込み処理ルーチンでWIFフラグに"0"を書き込み, 割込み要求をクリアしてください。
なお , WIF ビットは , WIE ビットの値に関系なく , 指定した分周出力が立ち下るとセッ
トされます。
<注意事項>
リセット解除後に割込み要求出力を許可 (WIE=1) する場合および WS1:0 ビット変更時は ,
必ず WIF と WCL ビットを同時にクリア (WIF=WCL=0) してください。
<参考>
• WIF ビットが "1" のとき , WIE ビットを禁止から許可 (0 → 1) にすると , 直ちに割込み
要求が発生します。
• カウンタクリア (OSCR: WCL=1) と選択したビットのオーバフローが同時に発生した
場合は , WIF ビットのセットは行われません。
■ インターバルタイマ機能の動作
メイン発振安定待ちタイマ用カウンタはメインクロックにてカウントアップを行いま
すが , 以下の状態ではメインクロック発振が停止するため , カウント動作も停止しま
す。
• WEN ビットが "0" のとき
• ストップモードでメイン発振が停止する設定 ( スタンバイ制御レジスタ (STCR) の
bit0: OSCD1=1) でストップモードに移行すると , ストップモード中 , カウント動作が
停止
MB91210 シリーズでは , リセット時 OSCD1=1 に初期化しますので , ストップモー
ド中もメ イン発振 安定待ち タイマ を動かし たい場合 は , ス タンバ イ移行前 に
OSCD1=0 を設定してください。
• サブクロックモードで OSCCR ( 発振制御レジスタ ) の bit8: OSCDS1 に "1" を設定時 ,
メイン発振が停止タイマカウント動作も停止します。
カウンタをクリア (WCL=0) すると , 000000H からカウント動作を行い , 7FFFFFH に達
すると , 000000H に戻ってカウントを継続します。カウントアップ中に選択されたイン
ターバルタイマ用の分周出力に立下りエッジが発生すると , メイン発振安定待ち割込
み要求ビット (WIF) を "1" にセットします。すなわち , クリアされた時間を基準にして
, 選択されたインターバル時間ごとにメイン発振安定待ちタイマ割込み要求が発生し
ます。
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第 3 章 CPU および制御部
3.12 メイン発振安定待ちタイマ
MB91210 シリーズ
■ クロック供給機能の動作
MB91210 シリーズでは , INIT やストップモード後の発振安定待ち時間の確保にタイム
ベースカウンタが使用されますが , クロックソースとしてサブクロックを選択中にメ
インクロックの発振安定待ち時間を確保するには , クロックソース選択とは無関係に
メインクロックで動作する本メイン発振安定待ちタイマを使用します。
サブクロック動作にてメイン発振停止状態からメインクロックの発振安定待ちを行う
には , 次の手順で行ってください。
1) メインクロックの発振安定に必要な時間を WS1, WS0 ビットに設定し , カウンタ
を "0" にクリアします (WS1, WS0= 発振安定待ち時間 , WCL=0 書込み )。
発振安定待ち完了後の処理を割込みで行いたい場合は , 割込みフラグの初期化
も行います (WIF=0, WIE=0 書込み )。
2) メインクロックの発振を開始します(OSCCRレジスタのbit8: OSCDS1=0書込み)。
3) プログラムにて , WIF フラグが "1" になるまで待ちます。
4) WIF フラグが "1" になったのを確認し , 発振安定待ち完了後の処理を行います。
また, 割込みを許可した場合は, WIF=1時に割込みが発生しますので, 割込みルー
チンで発振安定待ち完了後の処理を行ってください。
サブクロックからメインクロックに切り換える場合も, 4)のWIF=1の確認を待っ
てから行ってください ( 発振安定を待たずにメインクロックへ切り換えると , デ
バイス全体に不安定なクロックが供給され , その後の動作は保証されません ) 。
■ メイン発振安定待ちタイマの動作
図 3.12-2 に , メイン発振安定待ちタイマ起動時のメインクロックへの移行時のカウン
タ状態を示します。
図 3.12-2 メイン発振安定待ちタイマ起動時のメインクロックへの移行時のカウンタ状態
7FFFFFH
カウンタ値
000000 H
メインクロック
発振安定待ち時間
・タイマクリア(WCL=1) ※"0"以外のとき
・インターバル時間設定(WS1,WS0=11B)
・メイン発振開始(OSCCR: OSCDS1=0)
割込みルーチンで
クリア
WIF (割込み要求)
WIE (割込みマスク)
クロックモード
サブクロック
メインクロック
・サブ→メインクロック変更
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117
第 3 章 CPU および制御部
3.12 メイン発振安定待ちタイマ
MB91210 シリーズ
■ メイン発振安定待ちタイマ使用時の注意事項
発振開始直後は発振周期が不安定なため , 発振安定待ち時間は目安値となります。
メインクロックが発振停止中はカウンタも停止しますので , メイン発振安定割込みも
発生しません。メイン発振安定割込みを使った処理を行う場合は , メイン発振を停止し
ないでください。
WIF フラグセット要求と CPU からの "0" クリアタイミングが重なった場合は , フラグ
セットが優先して "0" クリアは無効となります。
118
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第 3 章 CPU および制御部
3.13 擬似サブクロック
MB91210 シリーズ
擬似サブクロック
3.13
擬似サブクロックはメイン発振を 128 分周し , サブクロックとして扱う回路です。
MB91F211B のみ搭載しています。
モード端子 MD[3:0]=0011B と設定すると擬似サブクロックを使用することができま
す。
■ 擬似サブクロックのブロックダイヤグラム
図 3.13-1 擬似サブクロックのブロックダイヤグラム
X0
メイン発振セル
X
XIN1
OSCD
X1
CLK
enable
1/128
1
XIN2
CL
X0A
サブ発振セル
X1A
X
0
OSCD
クロック生成部
PSCM
MD 端子デコード
0 : 外部発振あり (MD[3:0]=0011B 時 )
1 : 外部発振なし (MD[3:0]=0011B 以外 )
OSCD1
0 : OSCD1
1 : OSCD1 & OSCD2
OSCD2
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第 3 章 CPU および制御部
3.13 擬似サブクロック
120
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第4章
リセット
リセットについて説明します。
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4.1
リセットの概要
4.2
リセット要因と発振安定待ち時間
4.3
リセットレベル
4.4
外部リセット端子
4.5
リセット動作
4.6
リセット要因ビット
4.7
リセットによる各端子の状態
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121
第 4 章 リセット
4.1 リセットの概要
4.1
MB91210 シリーズ
リセットの概要
リセットが発生すると , CPU は直ちに現在実行中の処理を中断し , リセット解除待
ち状態となります。リセットの解除後は , リセットベクタで示されたアドレスから
処理を開始します。
リセットには次の 3 つの要因があります。
• 外部リセット端子 (INITX) からのリセット要求
• ソフトウェアリセット要求
• ウォッチドッグタイマのオーバフロー
■ リセット要因
表 4.1-1 にリセットの要因について示します。
表 4.1-1 リセット要因
発振安定待ち
リセット
発生要因
内部発生 リセット
タイミング レベル
メイン
STOP 状態 左記以外
発振停止
外部リセット
INITX 端子への "L" 入力
同期
INIT
あり
あり
あり
ソフトウェア
リセット
スタンバイ制御レジスタ
(STCR) の SRST ビット
に "0" 書込み
同期
INIT
あり
―
なし
同期
INIT
あり
―
なし
ウォッチドッグ ウォッチドッグタイマ
タイマ
オーバフロー
リセット要因発生時にはマシンクロックとして , メイン発振クロックの 2 分周クロックが使用されま
す。
● 外部リセット
外部リセットは , 外部リセット (INITX) 端子に "L" レベルを入力することでリセットを
発生します。
なお , 電源投入時は INITX 端子の入力レベルを "L" とし , 設定初期化リセット (INIT) を
かけてください。また , 電源投入直後は , 発振回路の発振安定待ち時間と降圧回路の安
定待ち時間を確保するため , INITX 端子への "L" レベル入力を発振回路の要求する安定
待ち時間の間持続してください。
● ソフトウェアリセット
ソフトウェアリセットは , スタンバイ制御レジスタ (STCR) の SRST ビットに "0" を書
き込むことによって発生される内部リセットです。
● ウォッチドッグリセット
ウォッチドッグリセットは , ウォッチドッグタイマの起動後 , 定められた時間内に
ウォッチドッグリセット発生遅延レジスタ (WPR) に連続した A5H, 5AH の書込みがな
い場合に , ウォッチドッグタイマのオーバフローにより発生するリセットです。
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MB91210 シリーズ
第 4 章 リセット
4.1 リセットの概要
<注意事項>
電源投入時 , 電圧低下発生時以外のリセット要因では , 書込み動作中 ( 転送系命令実行中 )
にリセット要因が発生した場合 , 命令の終了後にリセット解除待ち状態となります。その
ため , 書込み中にリセットが入力されても正常に書込みを終了します。ただし , ロードマ
ルチ (LDM) 系 , ストアマルチ (STM) 系命令は , 指定したレジスタ分の転送が終了する前に
リセットを受け付けますので , すべてのデータが転送されることを保証しません。
CM71-10139-5
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123
第 4 章 リセット
4.2 リセット要因と発振安定待ち時間
MB91210 シリーズ
リセット要因と発振安定待ち時間
4.2
3 種類のリセット要因があり , リセット時の発振安定待ち時間はリセット要因によっ
て異なります。
■ リセット要因と発振安定待ち時間
表 4.2-1 にリセット要因と発振安定待ち時間を示します。
表 4.2-1 リセット要因と発振安定待ち時間
発振安定待ち時間
リセット
発生要因
メイン
発振停止
STOP 状態
左記以外
外部端子
INITX 端子への "L" 入力
OS ビットの
設定値
OS ビットの
設定値
OS ビットの
設定値
ソフトウェア
リセット
スタンバイ制御レジスタ (STCR) の
SRST ビットに "0" 書込み
OS ビットの
設定値
―
なし
ウォッチドッグ
タイマ
ウォッチドッグタイマ
オーバフロー
OS ビットの
設定値
―
なし
発振安定待ち時間の確保は , スタンバイ制御レジスタ (STCR) 内の OS ビットの設定に
より行います。
表 4.2-2 にスタンバイ制御レジスタ(STCR)の設定による発振安定待ち時間を示します。
表 4.2-2 スタンバイ制御レジスタ (STCR) の設定による発振安定待ち時間
発振安定待ち時間
発振安定待ち時間
() 内は発振クロック発振周波数 4 MHz 時 () 内は発振クロック発振周波数 32KHz 時
OS1
OS0
0
0
× 215 (8.2 ms) [ 初期値 ]
× 214 (512 ms) [ 初期値 ]
0
1
× 217 (32.8 ms)
× 216 (2.08 s)
1
0
× 211 (512 μs)
× 210 (32 ms)
1
1
× 22 (1.0 μs)
× 21 (62.5 μs)
<注意事項>
セラミックや水晶などの振動子は , 発振を開始してから固有の振動数に安定するまで一般
的に数 ms から十数 ms の発振安定待ち時間を必要とします。そのため , 使用する振動子
に合わせた値を設定してください。
124
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第 4 章 リセット
4.2 リセット要因と発振安定待ち時間
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■ 電源投入時の発振安定待ち時間について
電源投入時には INITX 端子の入力レベルを "L" としてください。電源投入時の "L" レ
ベル入力期間は ( 振動子の発振時間 ) + (10 ×ベースクロック ) + 15 μs ( 内部降圧回
路安定待ち時間 ) 以上を確保してください。また内部回路にたいしてはパワーオン安
定待ち時間 (217 ×ベースクロック ) が確保されます。その後は , OS ビットに設定され
た値を発振安定待ち時間として確保します。
図 4.2-1 外部リセットと内部動作の関係図 ( パワーオン待ち時間< INITX"L" 期間 ( 推奨 ))
Vcc
CLK
a
INITX
b
CPU動作
a : 振動子の発振時間
b : 10 × ベースクロック+15μs
パワーオン安定
待ち時間
発振安定
待ち時間
図 4.2-2 外部リセットと内部動作の関係図 ( パワーオン待ち時間> INITX"L" 期間 )
Vcc
CLK
INITX
a
b
CPU動作
パワーオン安定
a : 振動子の発振時間
待ち時間
b : 10 × ベースクロック+15µs
発振安定
待ち時間
■ ストップモード中の INITX 端子による復帰について
ストップモード中の INITX 端子による復帰は , INITX 端子への "L" レベル入力時間を
15μs 以上確保してください ( リセット解除後 , OS ビットの設定時間を待って復帰しま
す )。
■ ストップモード中の外部割込みによる復帰について
外部割込みでのストップモードの復帰では , レベル検出時間を 15 μs 以上確保してくだ
さい ( 割込み後 , OS ビットの設定時間を待ってストップモードから復帰します )。
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125
第 4 章 リセット
4.3 リセットレベル
4.3
MB91210 シリーズ
リセットレベル
FR ファミリのリセット動作は 2 種類のレベルに分けられ , それぞれ発生要因および
初期化の内容が異なります。各リセットのレベルについて説明します。
■ 設定初期化リセット (INIT)
すべての設定を初期化する最強レベルのリセットです。
外部端子入力 , ウォッチドッグリセット , ソフトウェアリセットに , 設定初期化リセッ
ト (INIT) のリセットレベルがあります。設定初期化リセット (INIT) 発生時には , 同時
に動作初期化リセット (RST) も発生します。
設定初期化リセット (INIT) により初期化される内容は次のとおりです。
• デバイスの動作モード ( バスモードおよび外部バス幅の設定 )
• クロック生成 / 制御に関する設定
- クロックソース選択 (CLKS:メインクロック 2 分周 )
- クロック分周設定 ( 周辺:× 4, CPU:× 1, 外部バス:× 1)
- ウォッチドッグタイマ周期 (WT1, WT0:216/ ベースクロック周期 ) *
- 発振安定待ち時間 (OS1, OS0:214/HCLK)
- ストップ時発振抑止 (OSCD1:ストップ中メインクロック発振を停止 )
- タイムベースタイマ割込み (TBIE:禁止 )
- メイン PLL 逓倍率 (PLL1S:× 1)
- PLL 動作許可 (PLL1E:PLL 停止 )
• 動作初期化リセット (RST) で初期化されるすべての設定
• ストップ時の端子状態制御ビットは , HIZ=1 で Hi-Z 状態です。
*:設定初期化リセット (INIT) 発生により , ウォッチドッグタイマは停止し , 再度プロ
グラム動作により起動するまでは機能しません。
126
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第 4 章 リセット
4.3 リセットレベル
■ 動作初期化リセット (RST)
プログラム動作を初期化する通常レベルのリセットを動作初期化リセット (RST) とよ
びます。
設定初期化リセット(INIT)発生時には, 同時に動作初期化リセット(RST)も発生します。
動作初期化リセット (RST) により初期化される内容は以下のとおりです。
• プログラム動作
• CPU および内部バス
• クロック生成 / 制御に関する設定
- ウォッチドッグタイマ周期 (WT1, WT0:216/ ベースクロック周期 )
- タイムベースタイマ割込み (TBIE:禁止 )
• 周辺回路のレジスタ設定値
• I/O ポート設定
• デバイスの動作モード ( バスモードおよび外部バス幅の設定 )
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127
第 4 章 リセット
4.4 外部リセット端子
4.4
MB91210 シリーズ
外部リセット端子
外部リセット端子 (INITX 端子 ) はリセット入力専用端子で , "L" レベルの入力に
よって内部リセットを発生します。マシンクロックに同期してリセットがかかりま
すが , 外部端子は非同期でリセットがかかります。
■ 外部リセット端子のブロックダイヤグラム
図 4.4-1 外部リセット端子のブロックダイヤグラム
マシンクロック
(PLL逓倍回路, HCLKの2分周)
INITX
端子
P-ch
P-ch
同期化回路
N-ch
入力バッファ
クロック同期
内部リセット信号
<注意事項>
書込み動作中のリセットによるメモリ破壊を防ぐため , INITX 端子入力による内部回路の
初期化動作をメモリが破壊されないサイクルで行います。また , 内部回路の初期化にはク
ロックが必要です。外部クロックで動作させる場合には , リセット入力時にクロック入力
を供給してください。
■ 外部端子のリセットタイミング
外部リセット INITX 端子入力に対して , 各外部端子は非同期にリセットがかかります。
128
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第 4 章 リセット
4.5 リセット動作
MB91210 シリーズ
4.5
リセット動作
リセットが解除されると , モード端子の設定でモードデータとリセットベクタの読
出し先を選択し , モードフェッチを行います。このモードフェッチで , CPU の動作
モードとリセット動作後の実行開始アドレスが決定されます。電源投入後 , ストッ
プからのリセットによる復帰では , 発振安定待ち時間が経過してからモードフェッ
チを行います。
■ リセット動作の概要
図 4.5-1 に , リセット動作フローを示します。
図 4.5-1 リセット動作フロー
電源投入時の外部リセット
外部リセット
ソフトウェアリセット
ウォッチドッグタイマリセット
リセット中
停止
メイン発振
発振安定待ちリセット状態
動作
モードデータ取込み
モードフェッチ
(リセット動作)
通常動作
(RUN状態)
リセットベクタ取込み
リセットベクタが示すアドレスから
命令コードを読み出し, 命令を実行
■ モード端子
モード端子 (MD0 ∼ MD3) は , リセットベクタとモードデータの取込み方法を指定しま
す。リセットベクタとモードデータの取込みは , リセットシーケンスで行います。
■ モードフェッチ
リセットが解除されると , CPU は , リセットベクタとモードデータを CPU コア内の該
当レジスタ内に取り込みます。リセットベクタとモードデータはそれぞれ , FFFFCH,
FFFF8H に割り当てられています。CPU は , リセット解除後 , 直ちにこれらのアドレス
を内部バスに出力し , リセットベクタとモードデータを取り込みます。このモード
フェッチで , CPU はリセットベクタが指すアドレスから処理を開始します。
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129
第 4 章 リセット
4.6 リセット要因ビット
4.6
MB91210 シリーズ
リセット要因ビット
リセット発生要因は , リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ
(RSRR) を読み出すことで識別することができます。
■ リセット
図 4.6-1 に示すように , それぞれのリセット要因に対応したフリップフロップがありま
す。これらの内容は , リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ
(RSRR) を読み出すと得られます。リセット解除後にリセット発生要因を識別する必要
がある場合には , リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ (RSRR)
の読出し値をソフトウェアで処理した上で適切なプログラムへ分岐するようにしてく
ださい。
図 4.6-1 リセット要因ビットブロックダイヤグラム
INITX端子
定期的なクリアなし RSTビットセット
外部リセット
要求検出回路
ウォッチドッグ
タイマ制御
レジスタ(RSRR)
ウォッチドッグ
タイマリセット
発生検出回路
RSTビット
書込み検出回路
内部リセット
D CL
F/F
Q CK
D CL
F/F
Q CK
D CL
F/F
Q CK
Q CL
F/F
D CK
システムベース
クロック
ウォッチドッグ
タイマ制御レジスタ
(RSRR)読出し
内部データバス
130
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第 4 章 リセット
4.6 リセット要因ビット
MB91210 シリーズ
■ リセット要因ビットとリセット要因の対応
図 4.6-2 に , リセット要因ビットの構成 (RSRR) を , 表 4.6-1 に , リセット要因ビットの
内容とリセット要因の対応を示します。詳細は , 「3.9 クロック生成制御」を参照して
ください。
図 4.6-2 リセット要因ビットの構成 (RSRR)
RSRR
アドレス
000480H
bit15
bit14
予約
R
予約
R
bit13
bit12
bit11
bit10
bit9
bit8
WDOG ERST
R
R
SRST
R
予約
R
WT1
R/W
WT0
R/W
初期値
X-***-00B
(*)…要因により初期化されます。
R/W: リード / ライト可能
R:
リードオンリ
X:
不定
表 4.6-1 リセット要因ビットの内容とリセット要因の対応
ERST
WDOG
SRST
ウォッチドッグタイマオーバフローによる
リセット要求の発生
*
1
*
INITX 端子からの外部リセット要求
1
*
*
ソフトウェアリセット要求の発生
*
*
1
リセット要因
*:前の状態を保持
■ リセット要因ビットの注意事項
● 複数のリセット要因が発生した場合
リセット要因が複数発生する場合は , リセット要因レジスタ / ウォッチドッグタイマ制
御レジスタ (RSRR) の対応するそれぞれのリセット要因ビットが "1" にセットされま
す。例えば , INITX 端子からの外部リセット要求の発生とウォッチドッグタイマのオー
バフローが同時に発生した場合, ERSTビットとWDOGビットの両方が"1"になります。
● リセット要因ビットのクリア
リセット要因ビットは , リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ
(RSRR) を読み出したときのみクリアされます。それぞれのリセット要因に対応する
ビットに生じたフラグは , その後 , ほかの要因でリセットが発生してもクリアされませ
ん ("1" のままです ) 。
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131
第 4 章 リセット
4.7 リセットによる各端子の状態
4.7
MB91210 シリーズ
リセットによる各端子の状態
リセットによる各端子の状態について説明します。
■ リセット中の端子の状態
リセット中の端子の状態は , モード端子 (MD3 ∼ MD0=000XB) の設定によって決定さ
れます。
● 内部ベクタモード設定時 (MD3, MD2, MD1, MD0 = 0000B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
● 外部ベクタモード設定時 (MD3, MD2, MD1, MD0 = 0001B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は外部 ROM になります。
<注意事項>
MB91210 シリーズでは内部ベクタモードのみをサポートします。
■ モードデータ読出し後の端子の状態
モードデータ読出し後の端子の状態は , モードデータによって決定されます。
● シングルチップモード選択時
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , リセットベクタの読出
し先は内部 ROM になります。
● 外バスモード選択時
I/O 端子 ( 周辺機能端子 ) は外バス兼用端子を除いてすべてハイインピーダンスになり ,
リセットベクタの読出し先は外部 ROM になります。
<注意事項>
リセット要因が発生したときにハイインピーダンスとなる端子は , その端子に接続した機
器が誤動作しないように配慮してください。
132
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第5章
I/O ポート
I/O ポートの概要 , レジスタの構成 , および機能に
ついて説明します。
CM71-10139-5
5.1
I/O ポートの概要
5.2
ポートデータレジスタ (PDR)/ データ方向レジスタ
(DDR)
5.3
ポートファンクションレジスタの設定
5.4
端子入力レベルの選択
5.5
プルアップ / プルダウン制御レジスタ
5.6
入力データダイレクトリードレジスタ
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133
第 5 章 I/O ポート
5.1 I/O ポートの概要
MB91210 シリーズ
I/O ポートの概要
5.1
I/O ポートの概要について説明します。
■ ポート基本ブロックダイヤグラム
MB91210 シリーズは , 各端子に対応するペリフェラル出力として端子を使用しない設
定になっているとき , I/O ポートとして使用することができます。
図 5.1-1 に , ポート基本ブロックダイヤグラムを示します。
図 5.1-1 ポート基本ブロックダイヤグラム
R-bus
PILR
CMOS シュミット
ペリフェラル入力
PIDRリード
0
0
CLKP
PDRリード
PPER
PPCR
PIDR
50kΩ
プルアップ/
プルダウン
コント
ロール
出力
ドライバ
PFR
134
端子
Output
MUX
PDR
DDR
Automotive
1
ペリフェラル出力
ペリフェラル出力
1
50kΩ
ポート
方向
コント
ロール
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第 5 章 I/O ポート
5.1 I/O ポートの概要
■ ポートの一般的な仕様
• ポートごとにポートデータレジスタ (PDR) があり , 出力データを格納します。リセッ
ト後 , PDR レジスタの内容は初期化されません。
• ポートごとにデータ方向レジスタ (DDR) があり , ポートの入出力方向を切り換えま
す。リセット後 , すべてのポートは入力となります (DDR=00H)。
- ポート入力モード (PFR=0 および DDR=0)
PDR 読出し時: 対応する外部端子のレベルが読み出されます。
PDR 書込み時: ポートデータレジスタに設定値が書き込まれます。
- ポート出力モード (PFR=0 および DDR=1)
PDR 読出し時: ポートデータレジスタの値が読み出されます。
PDR 書込み時: ポートデータレジスタに設定値が書き込まれ , 対応する外部端子
へ出力されます。
- ペリフェラル出力モード (PFR=1)
PDR 読出し時: 対応するペリフェラル出力値が読み出されます。
PDR 書込み時: ポートデータレジスタに設定値が書き込まれます。
- ポートの状態にかかわらず , ポートデータレジスタへのリードモディファイライ
ト系命令では , レジスタの設定値が読み出されます。
- 周辺への入力は特別な場合を除き常に端子に接続されています。通常はポート入
力モードで周辺への入力を行ってください。
• ポートごとに入力データダイレクトリードレジスタ (PIDR) があります。このレジス
タは読出し専用で , ポートが出力状態であっても , 入力値を直接読み出すために使
用することができます。
• ポートごとに端子入力レベルをソフトウェアで切り換えることのできるポート入
力レベルレジスタ (PILR) があります。入力レベルは CMOS シュミットトリガ , また
は CMOS Automotive シュミットトリガのいずれかを選択可能です。
• ポートごとにプルアップ / プルダウン許可レジスタ (PPER) とプルアップ / プルダウ
ン制御レジスタがあり , 端子ごとに 50 kΩ のプルアップ / プルダウンを設定するこ
とができます。
• ポートにはポートファンクションレジスタ (PFR) があり , 主に周辺の出力を制御し
ています。
• STOP モード時に STCR レジスタの HIZ ビットが設定されると , 入力はスタンバイ
直前の値も保持します。ただし , 外部割込み入力は , 対応する割込みが有効な場合
(ENIR ビットの設定と EISSR による入力端子選択 ) は固定されず , 端子への入力は
割込みとして使用することができます。
• 周辺の双方向信号 (LIN-UART の SCK など ) は , PFR で有効となります。
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135
第 5 章 I/O ポート
5.1 I/O ポートの概要
MB91210 シリーズ
<注意事項>
• DDR が "0" の状態で , ポートがペリフェラル出力 (PFR=1) からポート入力 (PFR=0) に
切り換わると , 1CLKP サイクル PDR の値 ( レジスタの設定値 ) が出力されます。
• 汎用ポート入力とペリフェラル入力を切り換えるレジスタはありません。
外部端子から入力された値は , 常に汎用ポートと周辺回路へ伝播しています。
ペリフェラル入力としてご使用の場合は , DDR で入力設定にし , 各周辺の入力信号を
有効にしてご使用ください。
• MB91F211B はモード端子 MD3 ∼ MD0=0011B 時のみサブクロック端子 X0A, X1A が
I/O ポート P72, P73 になります。モード端子 MD3 ∼ MD0=0000B 時 , サブクロック端
子 X0A, X1A として有効になります。このとき , P72, P73 としての入力は内部で "0" 固
定されています。
136
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第 5 章 I/O ポート
5.2 ポートデータレジスタ (PDR)/ データ方向レジスタ (DDR)
MB91210 シリーズ
ポートデータレジスタ (PDR)/
データ方向レジスタ (DDR)
5.2
ポートデータレジスタ (PDR) とポート方向レジスタを示します。
■ ポートデータレジスタ (PDR)
図 5.2-1 ポートデータレジスタ (PDR)
PDR0
PDR1
PDR2
PDR3
PDR4
PDR5
PDR6
PDR7
PDR8
PDR9
PDRA
PDRB
PDRC
PDRD
PDRE
PDRF
アドレス
000000H
000001H
000002H
000003H
000004H
000005H
000006H
000007H
000008H
000009H
00000AH
00000BH
00000CH
00000DH
00000EH
00000FH
7
PDR07
PDR17
PDR27
PDR37
PDR47
PDR57
6
PDR06
PDR16
PDR26
PDR36
PDR46
PDR56
5
PDR05
PDR15
PDR25
PDR35
PDR45
PDR55
―
―
―
PDR77 PDR76 PDR75
PDR85
―
―
PDR97 PDR96 PDR95
PDRA7 PDRA6 PDRA5
PDRB7 PDRB6 PDRB5
PDRC7 PDRC6 PDRC5
PDRD7 PDRD6 PDRD5
―
―
―
PDRF7 PDRF6 PDRF5
R/W
R/W
R/W
4
PDR04
PDR14
PDR24
PDR34
PDR44
PDR54
PDR64
PDR74
PDR84
PDR94
PDRA4
PDRB4
PDRC4
PDRD4
3
PDR03
PDR13
PDR23
PDR33
PDR43
PDR53
PDR63
PDR73
PDR83
PDR93
PDRA3
PDRB3
PDRC3
PDRD3
2
PDR02
PDR12
PDR22
PDR32
PDR42
PDR52
PDR62
PDR72
PDR82
PDR92
PDRA2
PDRB2
PDRC2
PDRD2
PDRE2
―
―
PDRF4 PDRF3 PDRF2
R/W
R/W
R/W
1
PDR01
PDR11
PDR21
PDR31
PDR41
PDR51
PDR61
PDR71
PDR81
PDR91
PDRA1
PDRB1
PDRC1
PDRD1
PDRE1
PDRF1
R/W
0
PDR00
PDR10
PDR20
PDR30
PDR40
PDR50
PDR60
PDR70
PDR80
PDR90
PDRA0
PDRB0
PDRC0
PDRD0
PDRE0
PDRF0
R/W
初期値
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
---xxxxxB
xxxxxxxxB
--xxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
-----xxxB
xxxxxxxxB
R/W : リード / ライト可能
: 未定義
PDR の初期値は不定です。使用する前に値を設定してください。
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137
第 5 章 I/O ポート
5.2 ポートデータレジスタ (PDR)/ データ方向レジスタ (DDR)
MB91210 シリーズ
■ データ方向レジスタ (DDR)
図 5.2-2 データ方向レジスタ (DDR)
DDR0
DDR1
DDR2
DDR3
DDR4
DDR5
DDR6
DDR7
DDR8
DDR9
DDRA
DDRB
DDRC
DDRD
DDRE
DDRF
アドレス
000400H
000401H
000402H
000403H
000404H
000405H
000406H
000407H
000408H
000409H
00040AH
00040BH
00040CH
00040DH
00040EH
00040FH
7
DDR07
DDR17
DDR27
DDR37
DDR47
DDR57
6
DDR06
DDR16
DDR26
DDR36
DDR46
DDR56
5
DDR05
DDR15
DDR25
DDR35
DDR45
DDR55
―
―
―
DDR77 DDR76 DDR75
DDR85
―
―
DDR97 DDR96 DDR95
DDRA7 DDRA6 DDRA5
DDRB7 DDRB6 DDRB5
DDRC7 DDRC6 DDRC5
DDRD7 DDRD6 DDRD5
―
―
―
DDRF7 DDRF6 DDRF5
R/W
R/W
R/W
4
DDR04
DDR14
DDR24
DDR34
DDR44
DDR54
DDR64
DDR74
DDR84
DDR94
DDRA4
DDRB4
DDRC4
DDRD4
3
DDR03
DDR13
DDR23
DDR33
DDR43
DDR53
DDR63
DDR73
DDR83
DDR93
DDRA3
DDRB3
DDRC3
DDRD3
2
DDR02
DDR12
DDR22
DDR32
DDR42
DDR52
DDR62
DDR72
DDR82
DDR92
DDRA2
DDRB2
DDRC2
DDRD2
DDRE2
―
―
DDRF4 DDRF3 DDRF2
R/W
R/W
R/W
1
DDR01
DDR11
DDR21
DDR31
DDR41
DDR51
DDR61
DDR71
DDR81
DDR91
DDRA1
DDRB1
DDRC1
DDRD1
DDRE1
DDRF1
R/W
0
DDR00
DDR10
DDR20
DDR30
DDR40
DDR50
DDR60
DDR70
DDR80
DDR90
DDRA0
DDRB0
DDRC0
DDRD0
DDRE0
DDRF0
R/W
初期値
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
---00000B
00000000B
--000000B
00000000B
00000000B
00000000B
00000000B
00000000B
-----000B
00000000B
R/W : リード / ライト可能
: 未定義
138
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第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
ポートファンクションレジスタの設定
5.3
ポートファンクションレジスタの機能について説明します。
PFR により端子をペリフェラル出力からポート入力に切り換える際に , PDR レジス
タの値が 1 サイクル出力されますので , PDR には適した値を設定するようにしてく
ださい。PDR の初期値は不定です。
■ ポート 0
図 5.3-1 ポートファンクションレジスタ (PFR0)
PFR0
アドレス
000420H
bit7
bit6
bit5
bit4
PFR07 PFR06 PFR05 PFR04
R/W
R/W
R/W
R/W
bit3
−
−
bit2
bit1
PFR02 PFR01
R/W
R/W
bit0
−
−
初期値
0000-00-B
R/W: リード / ライト可能
-:
未定義
ビット
値
機能
0
汎用ポート
1
OCU5 出力
0
汎用ポート
1
OCU4 出力
0
汎用ポート
1
UART6 の SCK
SCK の入出力方向は UART6 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART6 の SOT 出力
0
汎用ポート
1
UART5 の SCK
SCK の入出力方向は UART5 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART5 の SOT 出力
PFR07
PFR06
PFR05
PFR04
PFR02
PFR01
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139
第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート 1
図 5.3-2 ポートファンクションレジスタ (PFR1)
PFR1
アドレス
000421H
bit7
bit6
PFR17 PFR16
R/W
R/W
bit5
−
−
bit4
bit3
PFR14 PFR13
R/W
R/W
bit2
bit1
bit0
−
−
PFR11
R/W
−
−
初期値
00-00-0-B
R/W: リード / ライト可能
-:
未定義
ビット
PFR17
PFR16
PFR14
PFR13
PFR11
140
値
機能
0
汎用ポート
1
UART4 の SCK
SCK の入出力方向は UART4 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART4 の SOT 出力
0
汎用ポート
1
UART3 の SCK
SCK の入出力方向は UART3 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART3 の SOT 出力
0
汎用ポート
1
リロードタイマ 1 の TOT 出力
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第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート 2
図 5.3-3 ポートファンクションレジスタ (PFR2)
PFR2
アドレス
000422H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PFR27 PFR26 PFR25 PFR24 PFR23 PFR22 PFR21 PFR20
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W: リード / ライト可能
ビット
PFR27
PFR26
PFR25
PFR24
PFR23
PFR22
PFR21
PFR20
値
機能
0
汎用ポート
1
PPGE 出力
0
汎用ポート
1
PPGC 出力
0
汎用ポート
1
PPGA 出力
0
汎用ポート
1
PPG8 出力
0
汎用ポート
1
PPG6 出力
0
汎用ポート
1
PPG4 出力
0
汎用ポート
1
PPG2 出力
0
汎用ポート
1
PPG0 出力
■ ポート 3
図 5.3-4 ポートファンクションレジスタ (PFR3)
PFR3
アドレス
000423H
bit7
bit6
bit5
bit4
bit3
bit2
−
−
−
−
−
−
−
−
−
−
−
−
bit1
bit0
PFR31 PFR30
R/W
R/W
初期値
------00B
R/W : リード / ライト可能
: 未定義
ビット
PFR31
PFR30
値
機能
0
汎用ポート
1
CAN2 TX 出力
0
汎用ポート
1
EISSR10=0 の場合に , INT10
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141
第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート 4
図 5.3-5 ポートファンクションレジスタ (PFR4)
PFR4
アドレス
000424H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PFR47 PFR46 PFR45 PFR44 PFR43 PFR42 PFR41 PFR40
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W: リード / ライト可能
ビット
PFR47
PFR46
PFR45
PFR44
PFR43
PFR42
PFR41
PFR40
142
値
機能
0
汎用ポート
1
ICU3 に UART3 の LSYN 出力を接続
0
汎用ポート
1
ICU2 に UART2 の LSYN 出力を接続
0
汎用ポート
1
ICU1 に UART1 の LSYN 出力を接続
0
汎用ポート
1
ICU0 に UART0 の LSYN 出力を接続
0
汎用ポート
1
PPGF 出力
0
汎用ポート
1
PPGD 出力
0
汎用ポート
1
PPGB 出力
0
汎用ポート
1
PPG9 出力
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第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート 5
図 5.3-6 ポートファンクションレジスタ (PFR5)
PFR5
アドレス
000425H
bit7
−
−
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PFR56 PFR55 PFR54 PFR53 PFR52 PFR51 PFR50
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
-0000000B
R/W: リード / ライト可能
-:
未定義
ビット
PFR56
PFR55
PFR54
PFR53
PFR52
PFR51
PFR50
値
機能
0
汎用ポート
1
ICU6 に UART6 の LSYN 出力を接続
0
汎用ポート
1
ICU5 に UART5 の LSYN 出力を接続
0
汎用ポート
1
ICU4 に UART4 の LSYN 出力を接続
0
汎用ポート
1
PPG7 出力
0
汎用ポート
1
PPG5 出力
0
汎用ポート
1
PPG3 出力
0
汎用ポート
1
PPG1 出力
■ ポート 6
図 5.3-7 ポートファンクションレジスタ (PFR6)
PFR6
アドレス
000426H
bit7
bit6
bit5
bit4
bit3
bit2
−
−
−
−
−
−
−
−
−
−
−
−
bit1
bit0
PFR61 PFR60
R/W
R/W
初期値
------00B
R/W: リード / ライト可能
-:
未定義
ビット
PFR61
PFR60
値
機能
0
汎用ポート
1
OCU7 出力
0
汎用ポート
1
OCU6 出力
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第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート 7
図 5.3-8 ポートファンクションレジスタ (PFR7)
PFR7
アドレス
000427H
bit7
bit6
bit5
bit4
bit3
PFR77 PFR76 PFR75 PFR74 PFR73
R/W
R/W
R/W
R/W
R/W
bit2
bit1
bit0
−
−
PFR71
R/W
−
−
初期値
00000-0-B
R/W: リード / ライト可能
-:
未定義
ビット
PFR77
PFR76
PFR75
PFR74
PFR73
PFR71
値
機能
0
汎用ポート
1
OCU3 出力
0
汎用ポート
1
OCU2 出力
0
汎用ポート
1
OCU1 出力
0
汎用ポート
1
OCU0 出力
0
汎用ポート
1
CAN1 TX 出力
0
汎用ポート
1
CAN0 TX 出力
■ ポート 8
図 5.3-9 ポートファンクションレジスタ (PFR8)
PFR8
アドレス
000428H
bit7
bit6
bit5
PFR87 PFR86 PFR85
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
−
−
−
−
−
−
−
−
−
−
初期値
000-----B
R/W: リード / ライト可能
-:
未定義
ビット
PFR87
PFR86
PFR85
144
値
機能
0
汎用ポート
1
設定禁止
0
汎用ポート
1
設定禁止
0
汎用ポート
1
リロードタイマ 2 出力
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第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート 9
図 5.3-10 ポートファンクションレジスタ (PFR9)
PFR9
アドレス
000429H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PFR97 PFR96 PFR95 PFR94 PFR93 PFR92 PFR91 PFR90
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W: リード / ライト可能
ビット
PFR97
PFR96
PFR95
PFR94
PFR93
PFR92
PFR91
PFR90
値
機能
0
汎用ポート
1
PPGE 出力
0
汎用ポート
1
PPGC 出力
0
汎用ポート
1
PPGA 出力
0
汎用ポート
1
PPG8 出力
0
汎用ポート
1
PPG6 出力
0
汎用ポート
1
PPG4 出力
0
汎用ポート
1
PPG2 出力
0
汎用ポート
1
PPG0 出力
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145
第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート A
図 5.3-11 ポートファンクションレジスタ (PFRA)
PFRA
アドレス
00042AH
bit7
bit6
bit5
bit4
bit3
−
−
−
−
−
−
−
−
−
−
bit2
bit1
bit0
PFRA2 PFRA1 PFRA0
R/W
R/W
R/W
初期値
-----000B
R/W: リード / ライト可能
−:
未定義
ビット
値
PFRA2
PFRA1
PFRA0
機能
0
汎用ポート
1
UART2 の SCK
SCK の入出力方向は UART2 の SMR の SCKE ビットで切り換え
SCK が入力の場合は , PE2 の入力は無効
0
汎用ポート
1
UART2 の SOT 出力
0
汎用ポート
1
UART2 の SIN 入力
PE0 の入力は無効
■ ポート B
図 5.3-12 ポートファンクションレジスタ (PFRB)
PFRB
アドレス
00042BH
−:
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
初期値
--------B
未定義
■ ポート C
図 5.3-13 ポートファンクションレジスタ (PFRC)
PFRC
アドレス
00042CH
−:
146
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
初期値
--------B
未定義
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第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート D
図 5.3-14 ポートファンクションレジスタ (PFRD)
PFRD
アドレス
00042DH
bit7
bit6
PFRD7 PFRD6
R/W
R/W
bit5
−
−
bit4
bit3
PFRD4 PFRD3
R/W
R/W
bit2
bit1
bit0
−
−
PFRD1
R/W
−
−
初期値
00-00-0-B
R/W: リード / ライト可能
−:
未定義
ビット
PFRD7
PFRD6
PFRD4
PFRD3
PFRD1
値
機能
0
汎用ポート
1
UART1 の SCK
SCK の入出力方向は UART1 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART1 の SOT 出力
0
汎用ポート
1
UART0 の SCK
SCK の入出力方向は UART0 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART0 の SOT 出力
0
汎用ポート
1
リロードタイマ 0 出力
■ ポート E
図 5.3-15 ポートファンクションレジスタ (PFRE)
PFRE
アドレス
00042EH
bit7
bit6
bit5
bit4
bit3
−
−
−
−
−
−
−
−
−
−
bit2
bit1
PFRE2 PFRE1
R/W
R/W
bit0
−
−
初期値
-----00-B
R/W: リード / ライト可能
−:
未定義
ビット
PFRE2
PFRE1
値
機能
0
汎用ポート
1
UART2 の SCK
SCK の入出力方向は UART2 の SMR の SCKE ビットで切換え
0
汎用ポート
1
UART2 の SOT 出力
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147
第 5 章 I/O ポート
5.3 ポートファンクションレジスタの設定
MB91210 シリーズ
■ ポート F
図 5.3-16 ポートファンクションレジスタ (PFRF)
PFRF
アドレス
00042FH
−:
148
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
初期値
--------B
未定義
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第 5 章 I/O ポート
5.4 端子入力レベルの選択
MB91210 シリーズ
5.4
端子入力レベルの選択
端子の入力レベルは , CMOS シュミットトリガ , もしくは CMOS Automotive シュ
ミットトリガのいずれかをソフトウェアで端子ごとに選択することができます。
■ 端子入力レベル
表 5.4-1 に入力レベルを示します。
表 5.4-1 入力レベル
VIL
名称
VIH
CMOS シュミットトリガ
VIL = 0.3 × VCC
VIH = 0.7 × VCC
CMOS Automotive シュミットトリガ
VIL = 0.5 × VCC
VIH = 0.8 × VCC
■ 端子入力レベルの選択
端子ごとの入力レベルの選択には , 端子入力レベル選択レジスタ (PILR) が使用されま
す。表 5.4-2 に端子入力レベル選択レジスタの設定を示します。
PILR を使用して端子の入力レベルを切り換える際にエッジが生じる場合があるため ,
対応する端子を入力とする周辺を停止してください。周辺を起動する前に PILR の設定
をすることを推奨します。
表 5.4-2 端子入力レベル選択レジスタの設定
端子入力レベル
ビット
PILRxy
CM71-10139-5
入力信号
0 [ 初期値 ]
汎用ポート
CMOS シュミットトリガ
ペリフェラル入力
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1
CMOS Automotive
シュミットトリガ
149
第 5 章 I/O ポート
5.4 端子入力レベルの選択
MB91210 シリーズ
図 5.4-1 端子入力レベル選択レジスタ (PILR)
PILR0
PILR1
PILR2
PILR3
PILR4
PILR5
PILR6
PILR7
PILR8
PILR9
PILRA
PILRB
PILRC
PILRD
PILRE
PILRF
アドレス
000540H
000541H
000542H
000543H
000544H
000545H
000546H
000547H
000548H
000549H
00054AH
00054BH
00054CH
00054DH
00054EH
00054FH
7
PILR07
PILR17
PILR27
PILR37
PILR47
PILR57
6
PILR06
PILR16
PILR26
PILR36
PILR46
PILR56
5
PILR05
PILR15
PILR25
PILR35
PILR45
PILR55
4
3
2
1
0
PILR04 PILR03 PILR02 PILR01 PILR00
PILR14 PILR13 PILR12 PILR11 PILR10
PILR24 PILR23 PILR22 PILR21 PILR20
PILR34 PILR33 PILR32 PILR31 PILR30
PILR44 PILR43 PILR42 PILR41 PILR40
PILR54 PILR53 PILR52 PILR51 PILR50
PILR64 PILR63 PILR62 PILR61 PILR60
―
―
―
PILR77 PILR76 PILR75 PILR74 PILR73 PILR72 PILR71 PILR70
PILR85 PILR84 PILR83 PILR82 PILR81 PILR80
―
―
PILR97 PILR96 PILR95 PILR94 PILR93 PILR92 PILR91 PILR90
PILRA7 PILRA6 PILRA5 PILRA4 PILRA3 PILRA2 PILRA1 PILRA0
PILRB7 PILRB6 PILRB5 PILRB4 PILRB3 PILRB2 PILRB1 PILRB0
PILRC7 PILRC6 PILRC5 PILRC4 PILRC3 PILRC2 PILRC1 PILRC0
PILRD7 PILRD6 PILRD5 PILRD4 PILRD3 PILRD2 PILRD1 PILRD0
PILRE2 PILRE1 PILRE0
―
―
―
―
―
PILRF7 PILRF6 PILRF5 PILRF4 PILRF3 PILRF2 PILRF1 PILRF0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
---00000B
00000000B
--000000B
00000000B
00000000B
00000000B
00000000B
00000000B
--000000B
00000000B
R/W: リード / ライト可能
―: 未定義
150
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第 5 章 I/O ポート
5.5 プルアップ / プルダウン制御レジスタ
MB91210 シリーズ
5.5
プルアップ / プルダウン制御レジスタ
端子には 50 kΩ のプルアップ , もしくはプルダウンを付加する機能があります。こ
の機能はソフトウェアによりビット単位で制御可能です。
■ プルアップ / プルダウン制御
プルアップ / プルダウン機能は , ポートプルアップ / プルダウン許可レジスタ (PPER) に
より有効とされ , ポートプルアップ / プルダウン制御レジスタ (PPCR) により , プルアッ
プもしくはプルダウンの制御が行われます。
以下の場合は , 端子のプルアップもしくはプルダウンは自動的に無効となります。
• ポートが出力状態
• STOP モード時
■ ポートプルアップ / プルダウン許可レジスタ
表 5.5-1 にポートプルアップ / プルダウン許可レジスタの設定を示します。
表 5.5-1 ポートプルアップ / プルダウン許可レジスタの設定
ポートプルアップ / プルダウン許可レジスタ
ビット
PPERxy
0 [ 初期値 ]
1
プルアップ / プルダウン無効
プルアップ / プルダウン有効
図 5.5-1 ポートプルアップ / プルダウン許可レジスタ (PPER)
PPER0
PPER1
PPER2
PPER3
PPER4
PPER5
PPER6
PPER7
PPER8
PPER9
PPERA
PPERB
PPERC
PPERD
PPERE
PPERF
アドレス
000500H
000501H
000502H
000503H
000504H
000505H
000506H
000507H
000508H
000509H
00050AH
00050BH
00050CH
00050DH
00050EH
00050FH
7
6
5
4
3
2
1
0
初期値
00000000B
PPER17 PPER16 PPER15 PPER14 PPER13 PPER12 PPER11 PPER10 00000000B
PPER27 PPER26 PPER25 PPER24 PPER23 PPER22 PPER21 PPER20 00000000B
PPER37 PPER36 PPER35 PPER34 PPER33 PPER32 PPER31 PPER30 00000000B
PPER47 PPER46 PPER45 PPER44 PPER43 PPER42 PPER41 PPER40 00000000B
PPER57 PPER56 PPER55 PPER54 PPER53 PPER52 PPER51 PPER50 00000000B
---00000B
PPER64 PPER63 PPER62 PPER61 PPER60
―
―
―
PPER77 PPER76 PPER75 PPER74 PPER73 PPER72 PPER71 PPER70 00000000B
--000000B
PPER85 PPER84 PPER83 PPER82 PPER81 PPER80
―
―
00000000
PPER97 PPER96 PPER95 PPER94 PPER93 PPER92 PPER91 PPER90
B
PPERA7 PPERA6 PPERA5 PPERA5 PPERA4 PPERA3 PPERA1 PPERA0 00000000B
PPERB7 PPERB6 PPERB5 PPERB4 PPERB3 PPERB2 PPERB1 PPERB0 00000000B
PPERC7 PPERC6 PPERC5 PPERC4 PPERC3 PPERC2 PPERC1 PPERC0 00000000B
PPERD7 PPERD6 PPERD5 PPERD4 PPERD3 PPERD2 PPERD1 PPERD0 00000000B
-----000B
PPERE2 PPERE1 PPERE0
―
―
―
―
―
PPERF7 PPERF6 PPERF5 PPERF4 PPERF3 PPERF2 PPERF1 PPERF0 00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PPER07 PPER06 PPER05 PPER04 PPER03 PPER02 PPER01 PPER00
R/W: リード / ライト可能
―: 未定義
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151
第 5 章 I/O ポート
5.5 プルアップ / プルダウン制御レジスタ
MB91210 シリーズ
■ ポートプルアップ / プルダウン制御レジスタ
表 5.5-2 にポートプルアップ / プルダウン制御レジスタの設定を示します。各ビットの
設定値は対応する PPER が設定されているときのみ有効です。
表 5.5-2 ポートプルアップ / プルダウン制御レジスタの設定
ポートプルアップ / プルダウン制御レジスタ
ビット
PPCRxy
0
1 ( 初期値 )
プルダウン
プルアップ
図 5.5-2 ポートプルアップ / プルダウン制御レジスタ (PPCR)
PPCR0
PPCR1
PPCR2
PPCR3
PPCR4
PPCR5
PPCR6
PPCR7
PPCR8
PPCR9
PPCRA
PPCRB
PPCRC
PPCRD
PPCRE
PPCRF
アドレス
000520H
000521H
000522H
000523H
000524H
000525H
000526H
000527H
000528H
000529H
00052AH
00052BH
00052CH
00052DH
00052EH
00052FH
7
6
5
4
3
2
1
0
初期値
PPCR07 PPCR06 PPCR05 PPCR04 PPCR03 PPCR02 PPCR01 PPCR00 11111111B
PPCR17 PPCR16 PPCR15 PPCR14 PPCR13 PPCR12 PPCR11 PPCR10 11111111B
PPCR27 PPCR26 PPCR25 PPCR24 PPCR23 PPCR22 PPCR21 PPCR20 11111111B
PPCR37 PPCR36 PPCR35 PPCR34 PPCR33 PPCR32 PPCR31 PPCR30 11111111B
PPCR47 PPCR46 PPCR45 PPCR44 PPCR43 PPCR42 PPCR41 PPCR40 11111111B
PPCR57 PPCR56 PPCR55 PPCR54 PPCR53 PPCR52 PPCR51 PPCR50 11111111B
―
―
―
PPCR64 PPCR63 PPCR62 PPCR61 PPCR60
PPCR77 PPCR76 PPCR75 PPCR74 PPCR73 PPCR72 PPCR71 PPCR70
―
―
PPCR85 PPCR84 PPCR83 PPCR82 PPCR81 PPCR80
PPCR97 PPCR96 PPCR95 PPCR94 PPCR93 PPCR92 PPCR91 PPCR90
PPCRA7 PPCRA6 PPCRA5 PPCRA4 PPCRA3 PPCRA2 PPCRA1 PPCRA0
PPCRB7 PPCRB6 PPCRB5 PPCRB4 PPCRB3 PPCRB2 PPCRB1 PPCRB0
PPCRC7 PPCRC6 PPCRC5 PPCRC4 PPCRC3 PPCRC2 PPCRC1 PPCRC0
PPCRD7 PPCRD6 PPCRD5 PPCRD4 PPCRD3 PPCRD2 PPCRD1 PPCRD0
―
―
―
―
―
PPCRE2 PPCRE1 PPCRE0
PPCRF7 PPCRF6 PPCRF5 PPCRF4 PPCRF3 PPCRF2 PPCRF1 PPCRF0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
---11111B
11111111B
--111111B
11111111B
11111111B
11111111B
11111111B
11111111B
-----111B
11111111B
R/W
R/W: リード / ライト可能
―: 未定義
<注意事項>
プルアップもしくはプルダウンが有効である期間 (PPER=1) は , PPCR への書込みアクセ
スは無効となり , レジスタ値は更新されません。
PPCR の設定値の変更は , 対応する PPER
が "0" の場合にのみ有効です。
152
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第 5 章 I/O ポート
5.6 入力データダイレクトリードレジスタ
MB91210 シリーズ
入力データダイレクトリードレジスタ
5.6
入力データダイレクトリードレジスタを読み出すと , ポートの状態にかかわらず , 端
子のレベルを読み出すことができます。
■ 入力データダイレクトリードレジスタ (PIDR)
図 5.6-1 入力データダイレクトリードレジスタ (PIDR)
PIDR0
PIDR1
PIDR2
PIDR3
PIDR4
PIDR5
PIDR6
PIDR7
PIDR8
PIDR9
PIDRA
PIDRB
PIDRC
PIDRD
PIDRE
PIDRF
R:
―:
アドレス
000620H
000621H
000622H
000623H
000624H
000625H
000626H
000627H
000628H
000629H
00062AH
00062BH
00062CH
00062DH
00062EH
00062FH
7
6
5
4
3
2
1
0
PIDR07 PIDR06 PIDR05 PIDR04 PIDR03 PIDR02 PIDR01 PIDR00
PIDR17 PIDR16 PIDR15 PIDR14 PIDR13 PIDR12 PIDR11 PIDR10
PIDR27 PIDR26 PIDR25 PIDR24 PIDR23 PIDR22 PIDR21 PIDR20
PIDR37 PIDR36 PIDR35 PIDR34 PIDR33 PIDR32 PIDR31 PIDR30
PIDR47 PIDR46 PIDR45 PIDR44 PIDR43 PIDR42 PIDR41 PIDR40
PIDR57 PIDR56 PIDR55 PIDR54 PIDR53 PIDR52 PIDR51 PIDR50
PIDR64 PIDR63 PIDR62 PIDR61 PIDR60
―
―
―
PIDR77 PIDR76 PIDR75 PIDR74 PIDR73 PIDR72 PIDR71 PIDR70
PIDR85 PIDR84 PIDR83 PIDR82 PIDR81 PIDR80
―
―
PIDR97 PIDR96 PIDR95 PIDR94 PIDR93 PIDR92 PIDR91 PIDR90
PIDRA7 PIDRA6 PIDRA5 PIDRA4 PIDRA3 PIDRA2 PIDRA1 PIDRA0
PIDRA7 PIDRA6 PIDRB5 PIDRB4 PIDRB3 PIDRB2 PIDRB1 PIDRB0
PIDRC7 PIDRC6 PIDRC5 PIDRC4 PIDRC3 PIDRC2 PIDRC1 PIDRC0
PIDRD7 PIDRD6 PIDRD5 PIDRD4 PIDRD3 PIDRD2 PIDRD1 PIDRD0
―
―
―
―
―
PIDRE2 PIDRE1 PIDRE0
PIDRF7 PIDRF6 PIDRF5 PIDRF4 PIDRF3 PIDRF2 PIDRF1 PIDRF0
R
R
R
R
R
R
R
R
初期値
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
---xxxxxB
xxxxxxxxB
--xxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
xxxxxxxxB
-----xxxB
xxxxxxxxB
リードオンリ
未定義
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153
第 5 章 I/O ポート
5.6 入力データダイレクトリードレジスタ
154
MB91210 シリーズ
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第6章
割込みコントローラ
割込みコントローラの概要 , レジスタの構成 / 機能 ,
および動作について説明します。
CM71-10139-5
6.1
割込みコントローラの概要
6.2
割込みコントローラのレジスタ
6.3
割込みコントローラの動作説明
FUJITSU MICROELECTRONICS LIMITED
155
第 6 章 割込みコントローラ
6.1 割込みコントローラの概要
6.1
MB91210 シリーズ
割込みコントローラの概要
割込みコントローラは , 割込み受付け / 調停処理を行います。
■ 割込みコントローラのハードウェア構成
本モジュールは , 以下のものより構成されます。
• ICR レジスタ
• 割込み優先度判定回路
• 割込みレベル , 割込み番号 ( ベクタ ) 発生部
• ホールドリクエスト取下げ要求発生部
■ 割込みコントローラの主要機能
本モジュールには , 主に以下のような機能があります。
• NMI 要求 / 割込み要求の検出
• 優先度判定 ( レベルおよび番号による )
• 判定結果の要因の割込みレベル伝達 (CPU へ )
• 判定結果の要因の割込み番号伝達 (CPU へ )
• NMI/ 割込みレベルが 11111B 以外の割込み発生によるストップモードからの復帰指
示 (CPU へ )
• バスマスタへのホールドリクエスト取下げ要求発生
<注意事項>
MB91210 シリーズでは NMI はサポートされていません。
156
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第 6 章 割込みコントローラ
6.1 割込みコントローラの概要
MB91210 シリーズ
■ 割込みコントローラのレジスタ一覧
図 6.1-1 に , 割込みコントローラのレジスタ一覧を示します。
図 6.1-1 割込みコントローラのレジスタ一覧
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス : 000440H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR00
アドレス : 000441H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR01
ICR3
ICR2
ICR1
ICR0
ICR02
アドレス : 000442H
−
−
−
ICR4
アドレス : 000443H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR03
アドレス : 000444H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR04
アドレス : 000445H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR05
アドレス : 000446H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR06
アドレス : 000447H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR07
アドレス : 000448H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR08
アドレス : 000449H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR09
ICR3
ICR2
ICR1
ICR0
ICR10
アドレス : 00044AH
−
−
−
ICR4
アドレス : 00044BH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR11
アドレス : 00044CH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR12
アドレス : 00044DH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR13
アドレス : 00044EH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR14
アドレス : 00044FH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR15
アドレス : 000450H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR16
アドレス : 000451H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR17
ICR3
ICR2
ICR1
ICR0
ICR18
アドレス : 000452H
−
−
−
ICR4
アドレス : 000453H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR19
アドレス : 000454H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR20
アドレス : 000455H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR21
アドレス : 000456H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR22
アドレス : 000457H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR23
アドレス : 000458H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR24
アドレス : 000459H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR25
ICR3
ICR2
ICR1
ICR0
ICR26
アドレス : 00045AH
−
−
−
ICR4
アドレス : 00045BH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR27
アドレス : 00045CH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR28
アドレス : 00045DH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR29
アドレス : 00045EH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR30
アドレス : 00045FH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR31
アドレス : 000460H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR32
アドレス : 000461H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR33
ICR3
ICR2
ICR1
ICR0
ICR34
アドレス : 000462H
−
−
−
ICR4
アドレス : 000463H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR35
アドレス : 000464H
−
−
−
ICR4
R
ICR3
R/W
ICR2
R/W
ICR1
R/W
ICR0
R/W
ICR36
( 続く )
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157
第 6 章 割込みコントローラ
6.1 割込みコントローラの概要
MB91210 シリーズ
( 続き )
bit7
bit5
bit4
bit3
bit2
bit1
bit0
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR37
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR38
アドレス : 000467H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR39
アドレス : 000468H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR40
アドレス : 000469H
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR41
アドレス : 00046AH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR42
アドレス : 00046BH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR43
アドレス : 00046CH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR44
ICR3
ICR2
ICR1
ICR0
ICR45
アドレス : 000465H
−
アドレス : 000466H
bit6
アドレス : 00046DH
−
−
−
ICR4
アドレス : 00046EH
−
−
−
ICR4
ICR3
ICR2
ICR1
ICR0
ICR46
アドレス : 00046FH
−
−
−
ICR4
R
ICR3
R/W
ICR2
R/W
ICR1
R/W
ICR0
R/W
ICR47
−
−
LVL4
R
LVL3
R/W
LVL2
R/W
LVL1
R/W
LVL0
R/W
HRCL
アドレス : 000045H MHALTI
R/W
R/W : リード / ライト可能
R
: リードオンリ
: 未定義
■ 割込みコントローラのブロックダイヤグラム
図 6.1-2 に割込みコントローラのブロックダイヤグラムを示します。
図 6.1-2 割込みコントローラのブロックダイヤグラム
UNMI
WAKEUP (レベル≠11111Bのとき"1")
優先度判定
NMI
処理
LVL4~
LVL0
5
/
レベル,
ベクタ
発生
レベル判定
RI00
・
・
・
RI47
(DLYIRQ)
ICR00
・
・
・
ICR47
ベクタ
判定
6
/
ホールド
リクエスト
取下げ要求
MHALTI
VCT5~VCT0
R-bus
158
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MB91210 シリーズ
6.2
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ
割込みコントローラのレジスタ
割込みコントローラのレジスタ構成および機能について説明します。
■ 割込みコントローラのレジスタ詳細
割込みコントローラには , 以下の 2 種類のレジスタがあります。
• 割込み制御レジスタ (ICR)
• ホールドリクエスト取下げ要求レジスタ (HRCL)
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159
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ
6.2.1
MB91210 シリーズ
割込み制御レジスタ (ICR)
ICR は , 割込み制御レジスタです。各割込み入力に対して 1 つずつ設けられており ,
対応する割込み要求の割込みレベルを設定します。
■ 割込み制御レジスタ (ICR) のビット構成
割込み制御レジスタ (ICR) のビット構成は以下のとおりです。
図 6.2-1 割込み制御レジスタ (ICR)
ICR
アドレス
ch.0: 000440H
∼
ch.47: 00046FH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
−
−
ICR4
R
ICR3
R/W
ICR2
R/W
ICR1
R/W
ICR0
R/W
初期値
---11111B
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
[bit4 ∼ bit0] ICR4 ∼ ICR0
割込みレベル設定ビットで , 対応する割込み要求の割込みレベルを指定します。
本レジスタに設定した割込みレベルが CPU の ILM レジスタに設定した ( された ) レ
ベルマスク値以上の場合は , CPU 側にて割込み要求はマスクされます。
リセットにより , 11111B に初期化されます。
表 6.2-1 に , 設定可能な割込みレベル設定ビットと割込みレベルの対応を示します。
160
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第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ
MB91210 シリーズ
表 6.2-1 設定可能な割込みレベル設定ビットと割込みレベルの対応
ICR4*
ICR3
ICR2
ICR1
ICR0
0
0
0
0
0
0
0
1
1
1
0
14
0
1
1
1
1
15
1
0
0
0
0
16
1
0
0
0
1
17
1
0
0
1
0
18
1
0
0
1
1
19
1
0
1
0
0
20
1
0
1
0
1
21
1
0
1
1
0
22
1
0
1
1
1
23
1
1
0
0
0
24
1
1
0
0
1
25
1
1
0
1
0
26
1
1
0
1
1
27
1
1
1
0
0
28
1
1
1
0
1
29
1
1
1
1
0
30
(弱)
1
1
1
1
1
31
割込み禁止
割込みレベル
システム予約
NMI
設定可能な最強レベル
(強)
*: ICR4 は "1" 固定で , "0" を書き込むことはできません。
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161
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ
MB91210 シリーズ
ホールドリクエスト取下げ要求レジスタ (HRCL)
6.2.2
HRCL は , ホールドリクエスト取下げ要求発生のためのレベル設定レジスタです。
■ ホールドリクエスト取下げ要求レジスタ (HRCL) のビット構成
ホールドリクエスト取下げ要求レジスタ (HRCL) のビット構成は , 以下のとおりです。
図 6.2-2 ホールドリクエスト取下げ要求レジスタ (HRCL)
HRCL
アドレス
000045H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
MHALTI
R/W
−
−
−
−
LVL4
R
LVL3
R/W
LVL2
R/W
LVL1
R/W
LVL0
R/W
初期値
0--11111B
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
[bit7] MHALTI
MHALTI は , NMI の要求による DMA 転送抑止ビットです。NMI 要求によって "1"
にセットされ , "0" を書き込むことによってクリアされます。NMI ルーチンの最後
で通常の割込みルーチンと同様にクリアしてください。
<注意事項>
MB91210 シリーズでは NMI はサポートされていません。
[bit4 ∼ bit0] LVL4 ∼ LVL0
バスマスタへのホールドリクエスト取下げ要求を出すための割込みレベルを設定
します。
本レジスタに設定した割込みレベルより強いレベルを持つ割込み要求が発生した
場合は , バスマスタに対してホールドリクエスト取下げ要求を削除します。
LVL4 ビットは "1" 固定で , "0" を書き込むことはできません。
162
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第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
6.3
割込みコントローラの動作説明
割込みコントローラの動作について説明します。
■ 優先順位判定
本モジュールでは , 同時に発生している割込み要因の中で最も優先度の高い要因を選
択し , その要因の割込みレベルと割込み番号を CPU へ出力します。
割込み要因の優先順位判定基準は , 以下のとおりです。
1) NMI
2) 以下の条件を満たす要因
- 割込みレベルの数値が 31 以外 (31 は割込み禁止 ) 。
- 割込みレベルの数値が最も小さい要因。
- その中で , 最も小さい割込み番号を持つ要因。
上記の判定基準により割込み要因が1つも選択されなかった場合は, 割込みレベルとし
て 31(11111B) を出力します。そのときの割込み番号は不定です。
表 6.3-1 に , 割込み要因と割込み番号 , 割込みレベルの関係を示します。
<注意事項>
MB91210 シリーズでは NMI はサポートされていません。
表 6.3-1 割込み要因と割込み番号 , 割込みレベルの関係 (1 / 3)
割込み番号
割込みレベル
オフセット
TBR デフォルト
のアドレス
リソース
番号
―
3FCH
000FFFFCH
―
―
3F8H
000FFFF8H
―
―
3F4H
000FFFF4H
―
03H
―
3F0H
000FFFF0H
―
4
04H
―
3ECH
000FFFECH
―
システム予約
5
05H
―
3E8H
000FFFE8H
―
システム予約
6
06H
―
3E4H
000FFFE4H
―
コプロセッサ不在トラップ
7
07H
―
3E0H
000FFFE0H
―
コプロセッサエラートラップ
8
08H
―
3DCH
000FFFDCH
―
INTE 命令
9
09H
―
3D8H
000FFFD8H
―
システム予約
10
0AH
―
3D4H
000FFFD4H
―
システム予約
11
0BH
―
3D0H
000FFFD0H
―
ステップトレーストラップ
12
0CH
―
3CCH
000FFFCCH
―
NMI 要求 (tool)
13
0DH
―
3C8H
000FFFC8H
―
未定義命令例外
14
0EH
―
3C4H
000FFFC4H
―
割込み要因
10 進
16 進
リセット
0
00H
モードベクタ
1
01H
システム予約
2
02H
システム予約
3
システム予約
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FUJITSU MICROELECTRONICS LIMITED
163
第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
表 6.3-1 割込み要因と割込み番号 , 割込みレベルの関係 (2 / 3)
割込み番号
割込みレベル
オフセット
TBR デフォルト
のアドレス
リソース
番号
0FH
15(FH) 固定
3C0H
000FFFC0H
―
16
10H
ICR00
3BCH
000FFFBCH
6
外部割込み 1
17
11H
ICR01
3B8H
000FFFB8H
7
外部割込み 2
18
12H
ICR02
3B4H
000FFFB4H
―
外部割込み 3
19
13H
ICR03
3B0H
000FFFB0H
―
外部割込み 4
20
14H
ICR04
3ACH
000FFFACH
―
外部割込み 5
21
15H
ICR05
3A8H
000FFFA8H
―
外部割込み 6
22
16H
ICR06
3A4H
000FFFA4H
―
外部割込み 7
23
17H
ICR07
3A0H
000FFFA0H
―
リロードタイマ 0
24
18H
ICR08
39CH
000FFF9CH
8
リロードタイマ 1
25
19H
ICR09
398H
000FFF98H
9
リロードタイマ 2
26
1AH
ICR10
394H
000FFF94H
10
UART 0 受信
27
1BH
ICR11
390H
000FFF90H
0
UART 0 送信
28
1CH
ICR12
38CH
000FFF8CH
3
UART 1 受信
29
1DH
ICR13
388H
000FFF88H
1
UART 1 送信
30
1EH
ICR14
384H
000FFF84H
4
UART 2 受信
31
1FH
ICR15
380H
000FFF80H
2
UART 2 送信
32
20H
ICR16
37CH
000FFF7CH
5
CAN 0
33
21H
ICR17
378H
000FFF78H
―
CAN 1
34
22H
ICR18
374H
000FFF74H
―
UART 3/5 受信
35
23H
ICR19
370H
000FFF70H
―
UART 3/5 送信
36
24H
ICR20
36CH
000FFF6CH
―
UART 4/6 受信
37
25H
ICR21
368H
000FFF68H
―
UART 4/6 送信
38
26H
ICR22
364H
000FFF64H
―
AD コンバータ
39
27H
ICR23
360H
000FFF60H
15
RTC/CAN 2
40
28H
ICR24
35CH
000FFF5CH
―
41
29H
ICR25
358H
000FFF58H
11
ICU 1
42
2AH
ICR26
354H
000FFF54H
12
ICU 2/3
43
2BH
ICR27
350H
000FFF50H
―
ICU 4/5/6/7
44
2CH
ICR28
34CH
000FFF4CH
―
FRT 0/1/2/3
45
2DH
ICR29
348H
000FFF48H
―
メイン発振安定待ちタイマ
46
2EH
ICR30
344H
000FFF44H
―
TBT オーバフロー
47
2FH
ICR31
340H
000FFF40H
―
OCU 0/1/2/3
48
30H
ICR32
33CH
000FFF3CH
―
OCU 4/5/6/7
49
31H
ICR33
338H
000FFF38H
―
PPG 0
50
32H
ICR34
334H
000FFF34H
13
PPG 1
51
33H
ICR35
330H
000FFF30H
14
PPG 2/3
52
34H
ICR36
32CH
000FFF2CH
―
割込み要因
10 進
16 進
NMI 要求
15
外部割込み 0
ICU 0
164
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第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
表 6.3-1 割込み要因と割込み番号 , 割込みレベルの関係 (3 / 3)
割込み番号
割込みレベル
オフセット
TBR デフォルト
のアドレス
リソース
番号
35H
ICR37
328H
000FFF28H
―
54
36H
ICR38
324H
000FFF24H
―
PPG C/D/E/F
55
37H
ICR39
320H
000FFF20H
―
外部割込み 8
56
38H
ICR40
31CH
000FFF1CH
―
外部割込み 9
57
39H
ICR41
318H
000FFF18H
―
外部割込み 10
58
3AH
ICR42
314H
000FFF14H
―
外部割込み 11
59
3BH
ICR43
310H
000FFF10H
―
外部割込み 12/13
60
3CH
ICR44
30CH
000FFF0CH
―
外部割込み 14/15
61
3DH
ICR45
308H
000FFF08H
―
DMA ( 終了 , エラー )
62
3EH
ICR46
304H
000FFF04H
―
遅延割込み要因ビット
63
3FH
ICR47
300H
000FFF00H
―
システム予約
(REALOS にて使用 )
64
40H
―
2FCH
000FFEFCH
―
システム予約
(REALOS にて使用 )
65
41H
―
2F8H
000FFEF8H
―
システム予約
66
42H
―
2F4H
000FFEF4H
―
システム予約
67
43H
―
2F0H
000FFEF0H
―
システム予約
68
44H
―
2ECH
000FFEECH
―
システム予約
69
45H
―
2E8H
000FFEE8H
―
システム予約
70
46H
―
2E4H
000FFEE4H
―
システム予約
71
47H
―
2E0H
000FFEE0H
―
システム予約
72
48H
―
2DCH
000FFEDCH
―
システム予約
73
49H
―
2D8H
000FFED8H
―
システム予約
74
4AH
―
2D4H
000FFED4H
―
システム予約
75
4BH
―
2D0H
000FFED0H
―
システム予約
76
4CH
―
2CCH
000FFECCH
―
システム予約
77
4DH
―
2C8H
000FFEC8H
―
システム予約
78
4EH
―
2C4H
000FFEC4H
―
システム予約
79
4FH
―
2C0H
000FFEC0H
―
80
50H
2BCH
000FFEBCH
∼
∼
∼
∼
255
FFH
000H
000FFC00H
割込み要因
10 進
16 進
PPG 4/5/6/7
53
PPG 8/9/A/B
INT 命令で使用
CM71-10139-5
―
FUJITSU MICROELECTRONICS LIMITED
―
165
第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
■ NMI (Non Maskable Interrupt)
NMI は , 本モジュールが取り扱う割込み要因の中では最も優先順位が高くなっていま
す。そのため , ほかの割込み要因と同時に発生した場合は常に NMI が選択されます。
● NMI 発生
NMI が発生すると , CPU に対して次の情報を伝えます。
割込みレベル:15 (01111B)
割込み番号:15 (0001111B)
● NMI 検出
NMI の設定および検出は , 外部割込み /NMI モジュールで行います。本モジュールでは
NMI 要求により , 割込みレベル / 割込み番号 , MHALTI の生成のみを行います。
● NMI による DMA 転送の抑止
NMI 要求が発生すると , HRCL レジスタの MHALTI ビットが "1" になり , DMA 転送が
抑止されます。DMA 転送の抑止を解除する場合は , NMI ルーチンの最後にて MHALTI
ビットを "0" にクリアしてください。
<注意事項>
MB91210 シリーズでは NMI はサポートされていません。
■ ホールドリクエスト取下げ要求 (Hold Request Cancel Request)
優先度の高い割込み処理を CPU のホールド中 (DMA 転送中 ) に行う場合は , ホールド
リクエスト発生元においてリクエストを取り下げさせる必要があります。この取下げ
要求発生の基準となる割込みレベルを HRCL レジスタに設定します。
● 発生基準
HRCL レジスタに設定した割込みレベルより強いレベルの割込み要因が発生した場合
は , ホールドリクエスト取下げ要求を発生します。
HRCL レジスタの割込みレベル > 優先度判定後の割込みレベル→取下げ要求発生
HRCL レジスタの割込みレベル ≦ 優先度判定後の割込みレベル→取下げ要求なし
取下げ要求発生原因となった割込み要因をクリアしない限り , この取下げ要求は有効
であり , 結果的にいつまでも DMA 転送が起こらないことになります。必ず対応する割
込み要因をクリアしてください。また , NMI を使用したときは , HRCL レジスタの
MHALTI ビットが "1" となっているため , 取下げ要求が有効になっています。
166
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CM71-10139-5
第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
● 設定可能なレベル
HRCL レジスタに設定可能な値は , ICR と同様に 10000B から 11111B までです。
11111B に設定した場合はすべての割込みレベルに対して取下げ要求を発生し , また ,
10000B に設定した場合は NMI でのみ取下げ要求が発生します。
表 6.3-2 に , ホールドリクエスト取下げ要求発生となる割込みレベルの設定を示しま
す。
表 6.3-2 ホールドリクエスト取下げ要求発生となる割込みレベルの設定
HRCL レジスタ
取下げ要求発生となる割込みレベル
17
NMI, 割込みレベル 16
18
NMI, 割込みレベル 16, 17
…
NMI のみ
…
16
31
NMI, 割込みレベル 16 ∼ 30 [ 初期値 ]
リセット後は , すべての割込みレベルに対して DMA 転送を抑止します。すなわち , 割
込みが発生していると DMA 転送が行われませんので , HRCL レジスタの値を必要な値
に設定してください。
■ スタンバイモード ( ストップ / スリープ ) からの復帰
割込み要求の発生により , ストップモードから復帰する機能を本モジュールで実現し
ます。NMI を含む周辺からの割込み要求 ( 割込みレベルが 11111B 以外 ) が 1 つでも発
生すると , クロック制御部に対してストップモードからの復帰要求を発生します。
優先度判定部はストップ復帰後にクロックが供給されてから動作を再開しますので ,
優先度判定部の結果が出るまでの間 CPU は命令を実行します。
スリープ状態からの復帰においても , 同様に動作します。また , スリープ中であっても ,
本モジュール内のレジスタはアクセス可能です。
<注意事項>
• NMI 要求においてもストップモードからの復帰を行います。ただし , ストップ時に有効
な入力を検出するように NMI の設定を行ってください。
• ストップおよびスリープからの復帰の要因としない割込み要因は , 対応する周辺の制
御レジスタにて割込みレベルを 11111B にしてください。
• MB91210 シリーズでは NMI はサポートされていません。
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167
第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
■ ホールドリクエスト取下げ要求機能 (HRCR) の使用例
DMA 転送中に , CPU が優先度の高い処理を行うときは , DMA に対してホールドリク
エストを取り下げさせ , ホールド状態を解除する必要があります。ここでは , 割込みを
利用して DMA に対してホールドリクエストの取下げ , すなわち , CPU の優先動作を実
現します。
● 制御レジスタ
① HRCL ( ホールドリクエストキャンセルレベル設定レジスタ ) : 本モジュール:
本レジスタに設定した割込みレベルより強いレベルの割込みが発生した場合に ,
DMA に対してホールドリクエスト取下げ要求を発生します。その基準となるレベ
ルを設定します。
② ICR: 本モジュール:
使用する割込み要因に対応する ICR に , HRCL レジスタよりも強いレベルを設定し
ます。
● ハードウェア構成
図 6.3-1 に , ホールドリクエストの各信号の流れを示します。
図 6.3-1 ホールドリクエストの各信号の流れ
本モジュール
IRQ
バスアクセス要求
MHALTI
DHREQ
I-ユニット
(ICR)
(HRCL)
DMA
CPU
B-ユニット
DHREQ: D-busホールドリクエスト
DHACK: D-busホールドアクノリッジ
IRQ:
割込み要求
MHALTI: ホールドリクエスト
取下げ要求
DHACK
● シーケンス
図 6.3-2 に , 割込みレベル HRCL < ICR (LEVEL) を示します。
図 6.3-2 割込みレベル HRCL < ICR (LEVEL)
RUN
バスホールド
割込み処理
バスホールド(DMA転送)
① ②
CPU
バスアクセス要求
DHREQ
DHACK
IRQ
LEVEL
MHALTI
〔割込みルーチンの例〕
①割込み要因クリア
∼
② RETI
168
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第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
MB91210 シリーズ
割込み要求が発生すると割込みレベルが変化して , これが HRCL レジスタに設定した
レベルより強いと DMA に対して MHALTI をアクティブにします。これによって , DMA
はアクセス要求を下げ , CPU はホールド状態から復帰して割込み処理を行います。
図 6.3-3 に , 割込みレベル HRCL < ICR( 割込みⅠ )< ICR( 割込みⅡ ) を示します。
図 6.3-3 割込みレベル HRCL < ICR( 割込みⅠ )< ICR( 割込みⅡ )
RUN
バスホールド 割込み I
割込み処理 II
③
CPU
④
割込み処理 I バスホールド(DMA転送)
①
②
バスアクセス要求
DHREQ
DHACK
IRQ1
IRQ2
LEVEL
MHALTI
〔割込みルーチンの例〕
① , ③割込み要因クリア
∼
② , ④ RETI
上記の例では , 割込みルーチン I を実行中にそれよりも優先度の高い割込みが発生した
場合を示しています。
HRCL レジスタに設定した割込みレベルより高い割込みレベルが発生している間は ,
DHREQ は下がっています。
<注意事項>
HRCL レジスタと ICR に設定する割込みレベルの関係には , 十分注意してください。
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169
第 6 章 割込みコントローラ
6.3 割込みコントローラの動作説明
170
MB91210 シリーズ
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第7章
外部割込み制御部
外部割込み制御部の概要 , レジスタの構成 / 機能 ,
および動作について説明します。
CM71-10139-5
7.1
外部割込み制御部の概要
7.2
外部割込み制御部のレジスタ
7.3
外部割込み制御部の動作説明
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171
第 7 章 外部割込み制御部
7.1 外部割込み制御部の概要
MB91210 シリーズ
外部割込み制御部の概要
7.1
外部割込み制御部は , INT 端子に入力される外部割込み要求の制御を行うブロックで
す。
検出する要求のレベルとして , 以下の 4 種類から選択できます。
• "H" レベル
• "L" レベル
• 立上りエッジ
• 立下りエッジ
■ 外部割込み制御部のレジスタ一覧
外部割込み制御部のレジスタ一覧は以下のとおりです。
図 7.1-1 外部割込み制御部のレジスタ一覧
ENIR
アドレス
000041H
0000D1H
bit7
EN7
R/W
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
bit7
ER7
R/W
bit6
ER6
R/W
bit5
ER5
R/W
bit4
ER4
R/W
bit3
ER3
R/W
bit2
ER2
R/W
bit1
ER1
R/W
bit0
ER0
R/W
初期値
00000000B
bit15
LB7
R/W
bit14
LA7
R/W
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit7
LB3
R/W
bit6
LA3
R/W
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
EIRR
アドレス
000040H
0000D0H
ELVR 上位バイト
アドレス
000042H
0000D2H
ELVR 下位バイト
アドレス
000043H
0000D3H
R/W: リード / ライト可能
172
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第 7 章 外部割込み制御部
7.1 外部割込み制御部の概要
MB91210 シリーズ
■ 外部割込み制御部のブロックダイヤグラム
図 7.1-2 に , 外部割込み制御部のブロックダイヤグラムを示します。
図 7.1-2 外部割込み制御部のブロックダイヤグラム
R-bus
8
17
割込み
要求
割込み許可レジスタ
ゲート
要因F/F
エッジ検出回路
16
INT0~
INT15
8
割込み要因レジスタ
16
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要求レベル設定レジスタ
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173
第 7 章 外部割込み制御部
7.2 外部割込み制御部のレジスタ
7.2
MB91210 シリーズ
外部割込み制御部のレジスタ
外部割込み制御部のレジスタ構成および機能について説明します。
■ 外部割込み制御部のレジスタ詳細
外部割込み制御部のレジスタには , 以下の 3 種類があります。
• 割込み許可レジスタ (ENIR)
• 外部割込み要因レジスタ (EIRR)
• 外部割込み要求レベル設定レジスタ (ELVR)
174
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第 7 章 外部割込み制御部
7.2 外部割込み制御部のレジスタ
MB91210 シリーズ
7.2.1
割込み許可レジスタ (ENIR)
ENIR は外部割込み要求出力のマスク制御を行います。
■ 割込み許可レジスタ (ENIR) のビット構成
割込み許可レジスタのビット構成は , 以下のとおりです。
図 7.2-1 割込み許可レジスタ (ENIR)
ENIR
アドレス
ch.0 ∼ ch.7: 000041H
ch.8 ∼ ch.15: 0000D1H
bit7
EN7
R/W
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
R/W: リード / ライト可能
このレジスタの "1" を書かれたビットに対応する割込み要求出力は許可され (INT0 の
許可を EN0 が制御 ) , 割込みコントローラに対して要求が出力されます。"0" が書かれ
たビットに対応する端子は割込み要因を保持しますが , 割込みコントローラに対して
は要求を発生しません。
外部割込みを許可 (ENIR:EN=1) する直前に , 対応する外部割込み要因ビット (EIRR:ER)
をクリアしてください。
ストップモードでは , 外部割込みが許可されているとき (ENIR:EN=1) に入力可能とな
ります。これ以外の設定の場合は , ストップモードに遷移する直前の値が内部に伝わり
ます。
CM71-10139-5
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175
第 7 章 外部割込み制御部
7.2 外部割込み制御部のレジスタ
7.2.2
MB91210 シリーズ
外部割込み要因レジスタ (EIRR)
EIRR は読出し時には対応する外部割込み要求があることを示し , 書込み時にはこの
要求を示すフリップフロップ内容をクリアするレジスタです。
■ 外部割込み要因レジスタ (EIRR) のビット構成
外部割込み要因レジスタのビット構成は , 以下のとおりです。
図 7.2-2 外部割込み要因レジスタ (EIRR)
EIRR
アドレス
ch.0 ∼ ch.7: 000040H
ch.8 ∼ ch.15: 0000D0H
bit7
ER7
R/W
bit6
ER6
R/W
bit5
ER5
R/W
bit4
ER4
R/W
bit3
ER3
R/W
bit2
ER2
R/W
bit1
ER1
R/W
bit0
ER0
R/W
初期値
00000000B
R/W: リード / ライト可能
この EIRR レジスタを読み出したとき , その値によって動作が以下のようになります。
"1" であった場合に , そのビットに対応する端子に外部割込み要求があることを示しま
す。また , このレジスタに "0" を書き込むと , 対応するビットの要求フリップフロップ
がクリアされます。
"1" の書込みは無効です。
リードモディファイライト (RMW) 系命令の読出し時には "1" が読まれます。
外部割込み要因ビット (EIRR:ER) の値は , 対応する外部割込み許可ビット (ENIR:EN) が
"1" に設定されているときのみ有効です。外部割込みが許可されていない状態 (ENIR:
EN=0)では, 外部割込み要因の有無にかかわらず外部割込み要因ビットがセットされる
可能性があります。
外部割込みを許可 (ENIR:EN=1) する直前に , 対応する外部割込み要因ビット (EIRR:ER)
をクリアしてください。
176
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第 7 章 外部割込み制御部
7.2 外部割込み制御部のレジスタ
MB91210 シリーズ
外部割込み要求レベル設定レジスタ (ELVR)
7.2.3
ELVR は要求検出の選択を行うレジスタです。
■ 外部割込み要求レベル設定レジスタ (ELVR) のビット構成
外部割込み要求レベル設定レジスタのビット構成は , 以下のとおりです。
図 7.2-3 外部割込み要求レベル設定レジスタ (ELVR)
ELVR 上位バイト
アドレス
ch.0 ∼ ch.7: 000042H
ch.8 ∼ ch.15: 0000D2H
bit15
LB7
R/W
bit14
LA7
R/W
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit7
LB3
R/W
bit6
LA3
R/W
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
ELVR 下位バイト
アドレス
ch.0 ∼ ch.7: 000043H
ch.8 ∼ ch.15: 0000D3H
R/W: リード / ライト可能
各割込みチャネルに 2 ビットずつが割り当てられていて , 以下のような設定になりま
す。
要求入力がレベルの場合 , EIRR の各ビットをクリアしても入力がアクティブレベルな
らば該当するビットは再びセットされます。
表 7.2-1 に , ELVR 割当てを示します。
表 7.2-1 ELVR 割当て
LBx, LAx
動 作
00B
"L" レベルで要求あり [ 初期値 ]
01B
"H" レベルで要求あり
10B
立上りエッジで要求あり
11B
立下りエッジで要求あり
<注意事項>
外部割込み要求レベルを変更すると , 内部で割込み要因が発生する場合がありますので ,
外部割込み要求レベル変更後に外部割込み要因レジスタ (EIRR) をクリアしてください。
外部割込み要因レジスタをクリアする際はいったん , 外部割込み要求レベルレジスタを読
み出してからクリアの書込みを行ってください。
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177
第 7 章 外部割込み制御部
7.2 外部割込み制御部のレジスタ
7.2.4
MB91210 シリーズ
外部割込み入力の再配置
MB91210 シリーズには 16 チャネルの外部割込み入力があります (INT0 ∼ INT15)。
INT0 ∼ INT15 は , 初期状態で割り当てられている端子から別の端子へ再配置するこ
とができます。この再配置は , 外部割込み入力端子選択レジスタ (EISSR) の設定に
より実現されます。
■ 外部割込み入力端子選択レジスタ (EISSR)
図 7.2-4 外部割込み入力端子選択レジスタ (EISSR)
EISSR 上位バイト
アドレス
0001AAH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
EISSR9 EISSR8
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
EISSR7 EISSR6 EISSR5 EISSR4 EISSR3 EISSR2 EISSR1 EISSR0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
EISSR15 EISSR14 EISSR13 EISSR12 EISSR11 EISSR10
R/W
R/W
R/W
R/W
R/W
R/W
EISSR 下位バイト
アドレス
0001ABH
R/W: リード / ライト可能
178
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第 7 章 外部割込み制御部
7.2 外部割込み制御部のレジスタ
MB91210 シリーズ
表 7.2-2 に外部割込み入力端子の再配置を示します。
表 7.2-2 外部割込み入力端子の再配置
外部割込み入力端子
ビット
外部割込みチャネル
1
0 [ 初期値 ]
EISSR15
INT15
P37
P07
EISSR14
INT14
P36
P06
EISSR13
INT13
P35
P05
EISSR12
INT12
P34
P04
EISSR11
INT11
P33
P03
EISSR10
INT10
P32/P30(RX2)
P02
EISSR9
INT9
P72 (RX1)
P01
EISSR8
INT8
P70 (RX0)
P00
EISSR7
INT7
PF7
PB7
EISSR6
INT6
PF6
PB6
EISSR5
INT5
PF5
PB5
EISSR4
INT4
PF4
PB4
EISSR3
INT3
PF3
PB3
EISSR2
INT2
PF2
PB2
EISSR1
INT1
PF1
PB1
EISSR0
INT0
PF0
PB0
EISSR の設定により外部割込み入力端子を切り換える前に , 対応するチャネルの ENIR
レジスタビットを "0" ( 割込み禁止 ) に設定してください。"1" ( 割込み許可 ) のときに
切り換えると , 割込みが直ちに発生する場合があります。
MB91F211B の場合 , EISSR8 以外は必ず "1" にしてからご使用ください。
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179
第 7 章 外部割込み制御部
7.3 外部割込み制御部の動作説明
7.3
MB91210 シリーズ
外部割込み制御部の動作説明
外部割込み制御部の動作について説明します。
■ 外部割込みの動作
要求レベル , 許可レジスタの設定の後 , 対応する端子に ELVR レジスタで設定された要
求が入力されると , 本モジュールは割込みコントローラに対して割込み要求信号を発
生します。割込みコントローラ内で同時に発生した割込みの優先順位を識別した結果 ,
本リソースからの割込みが最も優先順位が高かったときに , 該当する割込みが発生し
ます。
図 7.3-1 に , 外部割込みの動作を示します。
図 7.3-1 外部割込みの動作
外部割込み
リソース要求
ELVR
割込みコントローラ
ICR Y Y
EIRR
CPU
IL
CMP
ENIR
ICR X X
CMP
ILM
要因
■ 外部割込みの動作手順
外部割込み部内に存在するレジスタの設定を行う際 , 次の手順で設定してください。
1. 外部割込み入力として使用する端子と兼用する汎用入出力ポートを入力ポート
に設定する。
2. 割込み許可レジスタ (ENIR) の対象となるビットを禁止状態にする。
3. 外部割込み要求レベル設定レジスタ (ELVR) の対象となるビットを設定する。
4. 外部割込み要求レベル設定レジスタ (ELVR) を読み出す。
5. 外部割込み要因レジスタ (EIRR) の対象となるビットをクリアする。
6. 割込み許可レジスタ (ENIR) の対象となるビットを許可状態にする。
( ただし , 5. と 6. は 16 ビットデータによる同時書込みが可能です。)
本モジュール内のレジスタを設定するときには必ず許可レジスタを禁止状態に設定す
る必要があります。また , 許可レジスタを許可状態にする前に必ず要因レジスタをクリ
アしておく必要があります。これは , レジスタ設定時や割込み許可状態時に誤って割込
み要因が発生してしまうことを避けるためです。
180
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第 7 章 外部割込み制御部
7.3 外部割込み制御部の動作説明
MB91210 シリーズ
■ 外部割込み要求レベル
要求レベルがエッジ要求のとき , エッジがあったことを検出するためには , パルス幅は
最小 3 マシンサイクル ( 周辺系クロックマシンサイクル ) 必要とします。
要求入力レベルがレベル設定の場合 , パルス幅は最小 3 マシンサイクル必要とします。
また割込み入力端子がアクティブレベルを保持しつづけている限りは , 要因レジスタ
をクリアしても割込みコントローラへの割込み要求は発生しつづけます。
要求入力レベルがレベル設定のとき , 外部より要求入力が入って , その後取り下げられ
ても内部に要因保持回路が存在するので , 割込みコントローラへの要求はアクティブ
のままです。
割込みコントローラへの要求を取り下げるには要因レジスタをクリアする必要があり
ます。
図 7.3-2 に , レベル設定時の要因保持回路のクリアについて示します。
図 7.3-2 レベル設定時の要因保持回路のクリア
割込み入力
レベル検出
要因 F/F
(要因保持回路)
許可ゲート
割込み
コントローラ
クリアしない限り要因を保持し続ける
図 7.3-3 に , 割込み許可時の割込み要因と割込みコントローラへの割込み要求を示しま
す。
図 7.3-3 割込み許可時の割込み要因と割込みコントローラへの割込み要求
割込み要因
"H"レベル
割込みコントローラ
への割込み要求
要因F/Fのクリアによってインアクティブとなる
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181
第 7 章 外部割込み制御部
7.3 外部割込み制御部の動作説明
MB91210 シリーズ
■ 外部割込みを使用した STOP 状態からの復帰時における注意事項
STOP 状態時に , INT 端子へ最初に入力された外部割込み信号は非同期で入力され ,
STOP 状態から復帰することが可能です。ただし , その STOP 解除から , 発振安定待ち
時間が経過するまでの期間においては , ほかの外部割込み信号の入力を認識できない
期間が存在します ( 図 7.3-4 の b+c+d 期間 )。STOP 解除後の外部入力信号を内部クロッ
クに同期させるため , クロックが安定していない期間内は , その割込み要因を保持でき
ないためです。
そのため , STOP 解除後の外部割込み入力を行う場合には , 発振安定待ち時間経過後に
外部割込み信号を入力してください。
図 7.3-4 STOP 状態からの外部割込みによる復帰動作のシーケンス
INT1
INT0
内部STOP
"H"
"L"
Regulator
内部動作(RUN)
命令実行(run)
X0
内部Clock
割込みフラグクリア
INTR0
INTE0
"1"(STOPモードに遷移前にイネーブルへ設定)
INTR1
INTE1
“1”(STOPモードに遷移前にイネーブルへ設定)
(a)STOP
(b) レギュレータ安定待ち時間
(d) 発振安定待ち時間
(e)RUN
(c)振動子の発振時間
182
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第 7 章 外部割込み制御部
7.3 外部割込み制御部の動作説明
MB91210 シリーズ
■ STOP 状態からの復帰動作
外部割込みによる STOP 復帰動作は , 以下の動作によって行われます。
● STOP 遷移前の処理
外部割込み経路の設定
デバイスが STOP 状態に遷移する前に STOP 状態を解除するための外部割込み入力
経路を設定しておく必要があります。これは EISSR レジスタと ENIR レジスタで設
定を行います。通常状態 (STOP 以外の状態 ) では割込みの入力経路は確保されるの
で意識する必要はありません。しかし ,STOP 状態では ENIR レジスタ値により入力
パスが制御されています。
STOP 解除に使用する端子名
ENIR レジスタ
P37/INT15
ENIR1[7]=1
P07/INT15R
P36/INT14
ENIR1[6]=1
ENIR1[5]=1
ENIR1[4]=1
ENIR1[3]=1
EISSR[11]=0
EISSR[11]=1
ENIR1[2]=1
EISSR[10]=0, PFR3[0]=0
P30/INT10C
EISSR[10]=0, PFR3[0]=1
P02/INT10R
EISSR[10]=1
P72/INT9
ENIR1[1]=1
P01/INT9R
P70/INT8
PF7/INT7
ENIR1[0]=1
ENIR0[7]=1
ENIR0[6]=1
PB4/INT4R
EISSR[6]=0
EISSR[6]=1
ENIR0[5]=1
PB5/INT5R
PF4/INT4
EISSR[7]=0
EISSR[7]=1
PB6/INT6R
PF5/INT5
EISSR[8]=0
EISSR[8]=1
PB7/INT7R
PF6/INT6
EISSR[9]=0
EISSR[9]=1
P00/INT8R
CM71-10139-5
EISSR[12]=0
EISSR[12]=1
P03/INT11R
P72/INT10
EISSR[13]=0
EISSR[13]=1
P04/INT12R
P33/INT11
EISSR[14]=0
EISSR[14]=1
P05/INT13R
P34/INT12
EISSR[15]=0
EISSR[15]=1
P06/INT14R
P35/INT13
EISSR レジスタ
EISSR[5]=0
EISSR[5]=1
ENIR0[4]=1
EISSR[4]=0
EISSR[4]=1
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183
第 7 章 外部割込み制御部
7.3 外部割込み制御部の動作説明
MB91210 シリーズ
STOP 解除に使用する端子名
ENIR レジスタ
PF3/INT3
ENIR0[3]=1
PB3/INT3R
EISSR レジスタ
EISSR[3]=0
EISSR[3]=1
PF2/INT2
ENIR0[2]=1
PB2/INT2R
EISSR[2]=0
EISSR[2]=1
PF1/INT1
ENIR0[1]=1
PB1/INT1R
EISSR[1]=0
EISSR[1]=1
PF0/INT0
ENIR0[0]=1
PB0/INT0R
EISSR[0]=0
EISSR[0]=1
外部割込みの入力
STOP 状態から復帰させたいとき , 外部割込み信号は非同期で入力信号を伝える状
態となっています。この割込み信号が有効になると直ちに内部 STOP 信号を立ち下
げる動作が行われます。同時に外部割込み回路では , ほかのレベル割込み入力の同
期化を行うように切り換わります。
● レギュレータ安定待ち時間
内部 STOP 信号が立ち下ると STOP 時のレギュレータから RUN 時のレギュレータ
へ切り換え動作が開始されます。RUN 時のレギュレータの電圧出力が安定する前
に内部動作が開始されると動作が不安定になるため , 内部出力電圧の安定待ち時間
を確保しています。この期間はクロックが停止しています。
● 振動子の発振時間
レギュレータ安定待ち時間の終了後 , クロックの発振が開始されます。振動子の発
振時間は使用される振動子により異なります。
● 発振安定待ち時間
振動子の発振時間後にデバイス内部で発振安定待ち時間が確保されます。発振安定
待ち時間はスタンバイ制御レジスタの OS1, OS0 ビットにより指定します。発振安
定待ち時間終了後 , 内部クロックが供給され , 外部割込みによる割込み命令動作が
開始されるとともに , STOP 状態からの復帰要因以外の外部割込み要因が受付け可
能になります。
184
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CM71-10139-5
第8章
REALOS 関連ハード
REALOS 関連ハードは , リアルタイム OS により
使用されます。したがって , REALOS を使用する
場合にはユーザプログラムで使用することはでき
ません。
CM71-10139-5
8.1
遅延割込みモジュール
8.2
ビットサーチモジュール
FUJITSU MICROELECTRONICS LIMITED
185
第 8 章 REALOS 関連ハード
8.1 遅延割込みモジュール
8.1
MB91210 シリーズ
遅延割込みモジュール
遅延割込みモジュールの概要 , レジスタの構成 / 機能 , および動作について説明しま
す。
■ 遅延割込みモジュールの概要
遅延割込みモジュールは , タスク切換え用の割込みを発生するためのモジュールです。
本モジュールを使用することで , ソフトウェアで CPU に対して割込み要求の発生 / 取
消しを行うことができます。
186
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 8 章 REALOS 関連ハード
8.1 遅延割込みモジュール
MB91210 シリーズ
8.1.1
遅延割込みモジュールの概要
遅延割込みモジュールのレジスタ一覧 , 詳細 , および動作について説明します。
■ 遅延割込みモジュールのレジスタ一覧
遅延割込みモジュールのレジスタ一覧は , 以下のとおりです。
図 8.1-1 遅延割込みモジュールのレジスタ一覧
DICR
アドレス
000044H
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
−
−
bit2
−
−
bit1
−
−
bit0
DLYI
R/W
初期値
-------0B
R/W: リード / ライト可能
−:
未定義
■ 遅延割込みモジュールのブロックダイヤグラム
図 8.1-2 に , 遅延割込みモジュールのブロックダイヤグラムを示します。
図 8.1-2 遅延割込みモジュールのブロックダイヤグラム
R-bus
割込み要求
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DLYI
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187
第 8 章 REALOS 関連ハード
8.1 遅延割込みモジュール
8.1.2
MB91210 シリーズ
遅延割込みモジュールのレジスタ
遅延割込みモジュールのレジスタの構成および機能について説明します。
■ 遅延割込みモジュールレジスタ (DICR)
DICR は , 遅延割込みを制御するレジスタです。
遅延割込みモジュールレジスタ (DICR) のビット構成は , 以下のとおりです。
図 8.1-3 遅延割込みモジュールレジスタ (DICR)
DICR
アドレス
000044H
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
−
−
bit2
−
−
bit1
−
−
bit0
DLYI
R/W
初期値
-------0B
R/W: リード / ライト可能
−:
未定義
[bit0] DLYI
DLYI
説明
0
遅延割込み要因の解除・要求なし [ 初期値 ]
1
遅延割込み要因の発生
本ビットにより , 該当する割込み要因の発生・解除を制御します。
188
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MB91210 シリーズ
8.1.3
第 8 章 REALOS 関連ハード
8.1 遅延割込みモジュール
遅延割込みモジュールの動作説明
遅延割込みは , タスク切換え用の割込みを発生するものです。本機能を使用するこ
とにより , ソフトウェアで CPU に対して割込み要求の発生 , 取消しを行うことがで
きます。
■ 割込み番号
遅延割込みは , 最も大きな割込み番号に対応した割込み要因に割り当てられています。
MB91210 シリーズでは , 遅延割込みを割込み番号 63(3FH) に割り当てています。
■ DICR の DLYI ビット
このビットに "1" を書き込むことで遅延割込み要因が発生します。また , "0" を書き込
むことで遅延割込み要因を解除します。
本ビットは , 一般の割込みにおける割込み要因フラグと同じものであり , 割込みルーチ
ンの中で本ビットをクリアし , 合わせてタスクの切換えを行うようにしてください。
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189
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
8.2
MB91210 シリーズ
ビットサーチモジュール
ビットサーチモジュールの概要 , レジスタの構成 / 機能 , および動作について説明し
ます。
■ ビットサーチモジュールの概要
ビットサーチモジュールは , 入力レジスタに書き込まれたデータに対して , 0, 1 または
変化点を検索し , 検出したビット位置を返します。
190
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
MB91210 シリーズ
8.2.1
ビットサーチモジュールの概要
ビットサーチモジュールのレジスタの構成および機能について説明します。
■ ビットサーチモジュールのレジスタ一覧
ビットサーチモジュールのレジスタ一覧は , 以下のとおりです。
図 8.2-1 ビットサーチモジュールのレジスタ一覧
BSD0
アドレス
0003F0H
bit31
bit0
初期値
XXXXXXXXH
bit0
初期値
XXXXXXXXH
bit0
初期値
XXXXXXXXH
bit0
初期値
XXXXXXXXH
W
BSD1
アドレス
0003F4H
bit31
R/W
BSDC
アドレス
0003F8H
bit31
W
BSRR
アドレス
0003FCH
bit31
R
R/W: リード / ライト可能
R:
リードオンリ
W: ライトオンリ
X:
不定
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191
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
MB91210 シリーズ
■ ビットサーチモジュールのブロックダイヤグラム
図 8.2-2 に , ビットサーチモジュールのブロックダイヤグラムを示します。
図 8.2-2 ビットサーチモジュールのブロックダイヤグラム
D-bus
入力ラッチ
アドレスデコーダ
検出モード
0/1検出データ化
ビットサーチ回路
検索結果
192
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
MB91210 シリーズ
ビットサーチモジュールのレジスタ
8.2.2
ビットサーチモジュールのレジスタの構成および機能について説明します。
■ 0 検出用データレジスタ (BSD0)
書き込んだ値に対して 0 検出を行います。
0 検出用データレジスタ (BSD0) のレジスタ構成は , 以下のとおりです。
図 8.2-3 0 検出用データレジスタ (BSD0)
BSD0
bit31
アドレス
0003F0H
bit0
初期値
XXXXXXXXH
W
W:
X:
ライトオンリ
不定
リセットによる初期値は不定です。読出し値は不定です。
データ転送には , 32 ビット長のデータ転送命令を使用してください (8 ビット , 16 ビッ
ト長のデータ転送命令は使わないでください ) 。
■ 1 検出用データレジスタ (BSD1)
1 検出用データレジスタ (BSD1) のレジスタ構成は , 以下のとおりです。
図 8.2-4 1 検出用データレジスタ (BSD1)
BSD1
bit31
アドレス
0003F4H
bit0
初期値
XXXXXXXXH
R/W
R/W: リード / ライト可能
X:
不定
データ転送には , 32 ビット長のデータ転送命令を使用してください (8 ビット , 16 ビッ
ト長のデータ転送命令は使わないでください ) 。
• 書込み時:
書き込んだ値に対して 1 を検出します。
• 読出し時:
ビットサーチモジュールの内部状態の退避用データが読み出されます。割込みハン
ドラなどがビットサーチモジュールを使用する場合に , 元の状態を退避 / 復帰する
ときに使用します。
0 検出 , 変化点検出 , データレジスタにデータを書き込んだ場合でも , 1 検出用デー
タレジスタのみ操作することで退避 / 復帰できます。
リセットによる初期値は不定です。
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193
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
MB91210 シリーズ
■ 変化点検出用データレジスタ (BSDC)
書き込んだ値に対して変化点の検出を行います。
変化点検出用データレジスタ (BSDC) のレジスタ構成は , 以下のとおりです。
図 8.2-5 変化点検出用データレジスタ (BSDC)
BSDC
bit31
アドレス
0003F8H
bit0
初期値
XXXXXXXXH
W
W:
X:
ライトオンリ
不定
リセットによる初期値は不定です。
読出し値は不定です。
データ転送には , 32 ビット長のデータ転送命令を使用してください (8 ビット , 16 ビッ
ト長のデータ転送命令は使わないでください ) 。
■ 検出結果レジスタ (BSRR)
0 検出 , 1 検出 , または変化点検出の結果が読み出されます。
どの検出結果が読み出されるかは , 最後に書き込んだデータレジスタによって決定さ
れます。
検出結果レジスタ (BSRR) のレジスタ構成は , 以下のとおりです。
図 8.2-6 検出結果レジスタ (BSRR)
BSRR
アドレス
0003FCH
bit31
bit0
初期値
XXXXXXXXH
R
R:
X:
194
リードオンリ
不定
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
MB91210 シリーズ
ビットサーチモジュールの動作説明
8.2.3
ビットサーチモジュールの動作について説明します。
■ 0 検出
0 検出用データレジスタに書き込まれたデータを MSB から LSB へスキャンし , 最初の
"0" を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。検出した位置と , 返す数
値の関係は , 表 8.2-1 を参照してください。
"0" が存在しないとき ( すなわち FFFFFFFFH という数値のとき ) , 32 という値をサーチ
結果として返します。
【実行例】
書込みデータ
読出し値 (10 進 )
11111111111111111111000000000000B (FFFFF000H)
→
20
11111000010010011110000010101010B (F849E0AAH)
→
5
10000000000000101010101010101010B (8002AAAAH)
→
1
11111111111111111111111111111111B (FFFFFFFFH)
→
32
■ 1 検出
1 検出用データレジスタに書き込まれたデータを MSB から LSB へスキャンし , 最初の
"1" を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。検出した位置と返す値と
の関係は , 表 8.2-1 のとおりです。
"1" が存在しないとき ( すなわち 00000000H という数値のとき ) , 32 という値をサーチ
結果として返します。
【実行例】
書込みデータ
CM71-10139-5
読出し値 (10 進 )
00100000000000000000000000000000B (20000000H)
→
2
00000001001000110100010101100111B (01234567H)
→
7
00000000000000111111111111111111B (0003FFFFH)
→
14
00000000000000000000000000000001B (00000001H)
→
31
00000000000000000000000000000000B (00000000H)
→
32
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195
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
MB91210 シリーズ
■ 変化点検出
変化点検出用データレジスタに書き込まれたデータをビット 30 から LSB へスキャン
し , MSB の値と比較します。
最初に MSB と異なる値を検出した位置を返します。検出結果は , 検出結果レジスタを
読み出すことで得られます。
検出した位置と返す値は , 表 8.2-1 の示すとおりです。
変化点が存在しないときは 32 を返します。変化点検出では , 結果として 0 を返すこと
はありません。
【実行例】
書込みデータ
読出し値 (10 進 )
00100000000000000000000000000000B (20000000H)
→
2
00000001001000110100010101100111B (01234567H)
→
7
00000000000000111111111111111111B (0003FFFFH)
→
14
00000000000000000000000000000001B (00000001H)
→
31
00000000000000000000000000000000B (00000000H)
→
32
11111111111111111111000000000000B (FFFFF000H)
→
20
11111000010010011110000010101010B (F849E0AAH)
→
5
10000000000000101010101010101010B (8002AAAAH)
→
1
11111111111111111111111111111111B (FFFFFFFFH)
→
32
表 8.2-1 に , ビット位置と返す値 (10 進 ) を示します。
表 8.2-1 ビット位置と返す値 (10 進 )
検出した
ビット位置
返す値
検出した
ビット位置
返す値
検出した
ビット位置
返す値
検出した
ビット位置
返す値
31
0
23
8
15
16
7
24
30
1
22
9
14
17
6
25
29
2
21
10
13
18
5
26
28
3
20
11
12
19
4
27
27
4
19
12
11
20
3
28
26
5
18
13
10
21
2
29
25
6
17
14
9
22
1
30
24
7
16
15
8
23
0
31
存在しない
32
196
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
■ 退避 / 復帰の処理
割込みハンドラ中でビットサーチモジュールを使う場合のように , ビットサーチモ
ジュールの内部状態を退避・復帰させる必要がある場合は , 以下の手順に従ってくださ
い。
1) 1 検出用データレジスタを読み出し , この内容を保存 ( 退避 )
2) ビットサーチモジュールを使用
3) 1) で退避したデータを 1 検出用データレジスタに書込み ( 復帰 )
以上の操作により , 次に検出結果レジスタを読み出したときに得られる値は , 1) 以前に ,
ビットサーチモジュールに書き込まれた内容に応じたものとなります。
最後に書き込まれたデータレジスタが0検出用または変化点検出用であっても, 上記の
手順で正しく元に戻ります。
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197
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
198
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第9章
DMAC (DMA コントローラ )
DMAC の概要 , レジスタの構成 / 機能 , および
DMAC の動作について説明します。
CM71-10139-5
9.1
DMAC の概要
9.2
DMAC のレジスタ詳細説明
9.3
DMAC の動作説明
9.4
DMAC の動作フロー
9.5
DMAC のデータパス
FUJITSU MICROELECTRONICS LIMITED
199
第 9 章 DMAC (DMA コントローラ )
9.1 DMAC の概要
9.1
MB91210 シリーズ
DMAC の概要
本モジュールは , FR ファミリデバイスにて DMA(Direct Memory Access) 転送を実
現するためのモジュールです。
本モジュールの制御による DMA 転送により , CPU を介さずに各種データ転送を高
速に行うことが可能となり , システムのパフォーマンスを増加させます。
■ DMAC のハードウェア構成
本モジュールは , 主に以下のものより構成されます。
• 独立した DMA チャネル× 5 チャネル
• 5 チャネル独立アクセス制御回路
• 20 ビットアドレスレジスタ ( リロード指定可能:ch.0 ∼ ch.3)
• 24 ビットアドレスレジスタ ( リロード指定可能:ch.4)
• 16 ビット転送回数レジスタ ( リロード指定可能:各チャネル 1 本 )
• 4 ビットブロック回数レジスタ ( 各チャネル 1 本 )
• 2 サイクル転送
■ DMAC の主要機能
本モジュールによるデータ転送には , 主に以下のような機能があります。
● 複数チャネルの独立したデータ転送が可能 (5 チャネル )
• 優先順位 (ch.0 > ch.1 > ch.2 > ch.3 > ch.4)
• ch.0 と ch.1 との間にて順位回転が可能
• DMAC 起動要因
- 内蔵周辺要求 ( 割込み要求を共用 --- 外部割込みを含む )
- ソフトウェア要求 ( レジスタ書込み )
• 転送モード
- バースト転送 / ステップ転送 / ブロック転送
- アドレッシングモード:20 ビット (24 ビット ) アドレス指定
( 増加 / 減少 / 固定:アドレス増減幅は± 1, 2, 4 固定 )
- データの種類:バイト / ハーフワード / ワード長
- シングルショット / リロード選択可能
200
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第 9 章 DMAC (DMA コントローラ )
9.1 DMAC の概要
MB91210 シリーズ
■ DMAC のレジスタ概要
図 9.1-1 に , DMAC のレジスタ概要を示します。
図 9.1-1 DMAC のレジスタ概要
bit 31
DMAC-ch.0 コントロール / ステータスレジスタ A DMACA0
00000200H
DMAC-ch.0 コントロール / ステータスレジスタ B DMACB0
00000204H
DMAC-ch.1 コントロール / ステータスレジスタ A DMACA1
00000208H
DMAC-ch.1 コントロール / ステータスレジスタ B DMACB1
0000020CH
DMAC-ch.2 コントロール / ステータスレジスタ A DMACA2
00000210H
DMAC-ch.2 コントロール / ステータスレジスタ B DMACB2
00000214H
DMAC-ch.3 コントロール / ステータスレジスタ A DMACA3
00000218H
DMAC-ch.3 コントロール / ステータスレジスタ B DMACB3
0000021CH
DMAC-ch.4 コントロール / ステータスレジスタ A DMACA4
00000220H
DMAC-ch.4 コントロール / ステータスレジスタ B DMACB4
00000224H
全体制御レジスタ
DMACR
00000240H
DMAC-ch.0 転送元アドレスレジスタ
DMASA0
00001000H
DMAC-ch.0 転送先アドレスレジスタ
DMADA0
00001004H
DMAC-ch.1 転送元アドレスレジスタ
DMASA1
00001008H
DMAC-ch.1 転送先アドレスレジスタ
DMADA1
0000100CH
DMAC-ch.2 転送元アドレスレジスタ
DMASA2
00001010H
DMAC-ch.2 転送先アドレスレジスタ
DMADA2
00001014H
DMAC-ch.3 転送元アドレスレジスタ
DMASA3
00001018H
DMAC-ch.3 転送先アドレスレジスタ
DMADA3
0000101CH
DMAC-ch.4 転送元アドレスレジスタ
DMASA4
00001020H
DMAC-ch.4 転送先アドレスレジスタ
DMADA4
00001024H
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24
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23
16
15
8
7
0
201
第 9 章 DMAC (DMA コントローラ )
9.1 DMAC の概要
MB91210 シリーズ
■ DMAC のブロックダイヤグラム
図 9.1-2 に , DMAC のブロックダイヤグラムを示します。
カウンタ
バスコントローラへ
DMA転送要求
バッファ
セレクタ
ライトバック
図 9.1-2 DMAC のブロックダイヤグラム
DMA起動
要因選択回路
&
要求受付け
制御
ペリフェラル起動要求/停止入力
DTC2段レジスタ DTCR
カウンタ
DSS[2:0]
バッファ
リード
ライト
リード/ライト
制御
優先度回路
割込みコントローラへ
IRQ[4:0]
周辺割込みクリア
MCLREQ
ERIR,EDIR
セレクタ
BLKレジスタ
202
バス制御部
セレクタ
カウンタバッファ
DMAコントロール
DMASA2段レジスタ
SADM,SASZ[7:0] SADR
DMADA2段レジスタ
DADM,DASZ[7:0]
ライトバック
セレクタ
アドレス
カウンタバッファ
アクセス
アドレスカウンタ
バスコン
トローラ
へ
バス制御部
状態遷移回路
X-bus
TYPE.MOD,WS
DADR
ライトバック
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9.2
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
DMAC のレジスタ詳細説明
DMAC の各レジスタの詳細について説明します。
■ レジスタ設定時の注意
本 DMAC の設定をする場合 , DMA が停止しているときに行う必要があるビットがあ
ります。動作中 ( 転送中 ) に設定した場合には正常な動作が保証されません。
* マークは DMAC 転送中に設定すると動作に影響するビットです。このビットの書換
えは DMAC 転送停止中 ( 起動禁止状態または一時停止状態 ) に行ってください。
DMA 転送の起動禁止状態 (DMACR:DMAE=0 または DMACA:DENB=0 のとき ) で設定
した場合は , 起動許可後に設定は有効になります。
DMA 転送の一時停止状態 (DMACR:DMAH[3:0] ≠ 0000B または DMACA:PAUS=1 のと
き ) で設定した場合は , 一時停止解除後に設定は有効になります。
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203
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4
コントロール / ステータスレジスタ A
9.2.1
DMACA0 ∼ DMACA4 は DMAC 各チャネルの動作制御を行うレジスタで , 各チャネ
ルごとに独立して存在します。
■ DMACA0 ∼ DMACA4 のビット機能
DMACA0 ∼ DMACA4 の各ビット機能は , 以下に示すとおりです。
図 9.2-1 DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ A
(DMACA0 ∼ DMACA4)
DMACA
アドレス
000200H
000208H
000210H
000218H
000220H
bit31
DENB
R/W
bit30
PAUS
R/W
bit29
STRG
R/W
bit28
bit27
R/W
R/W
bit23
予約
R
bit22
予約
R
bit21
予約
R
bit20
予約
R
bit19
bit25
bit24
R/W
R/W
bit18
bit17
BLK[3:0]
R/W
R/W
bit16
bit15
bit14
bit13
bit12
bit11
DTC[15:8]
R/W
R/W
bit10
bit9
bit8
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
DTC[7:0]
R/W
R/W
bit2
bit1
bit0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit26
IS[4:0]
R/W
初期値
00000000B
初期値
00000000B
R/W
初期値
00000000B
初期値
00000000B
R/W: リード / ライト可能
R:
リードオンリ
204
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
[bit31] DENB (Dma ENaBle):DMA 動作許可ビット
各転送チャネルに対応し , DMA 転送の起動許可 / 禁止を行います。
起動されたチャネルは , 転送要求が発生して受け付けられると DMA 転送を開始し
ます。起動許可されていないチャネルに対して発生した転送要求は , すべて無効と
なります。
起動されたチャネルの転送が指定回数分すべて終了した場合 , 本ビットは "0" にな
り , 転送は停止します。
本 ビ ッ ト に "0" を 書 き 込 み す る と 強 制 停 止 し ま す が ,
必 ず PAUS ビ ッ ト
[DMACA:bit30] で DMA を一時停止状態にしてから強制停止 ("0" 書込み ) してくだ
さい。一時停止しないで強制停止した場合は DMA は停止しますが転送データは保
証されません。停止の確認は DSS2 ∼ DSS0 ビット (DMACB:bit18 ∼ bit16) で行っ
てください。
DENB
機 能
0
対応チャネル DMA 動作禁止 [ 初期値 ]
1
対応チャネル DMA 動作許可
• リセット時 , 停止要求が受け付けられた場合 :"0" に初期化されます。
• 読出しおよび書込みが可能です。
DMAC 全体制御レジスタ DMACR の bit15:DMAE ビットにより , 全チャネルの動作
が禁止されている場合 , 本ビットへの "1" 書込みは無効となり , 停止状態を維持しま
す。また , 本ビットにより動作が許可されている状態にて前記ビットにより動作が
禁止された場合 , 本ビットは "0" となり転送は中断します ( 強制停止 ) 。
[bit30] PAUS (PAUSe):一時停止指示
対応するチャネルの DMA 転送の一時停止制御を行います。本ビットがセットされ
ると , 再び本ビットがクリアされるまでの間は , DMA 転送を行いません (DMA が停
止中は DSS ビットが 1XXB になります ) 。
起動前に本ビットをセットしてから起動した場合 , 一時停止状態のままとなりま
す。
本ビットがセットされている間に新たに発生した転送要求は受け付けられますが ,
本ビットをクリアしないと転送は開始しません (「9.3.10 転送要求の受付けと転送」
を参照 ) 。
PAUS
機 能
0
対応チャネル DMA 動作許可 [ 初期値 ]
1
対応チャネル DMA 一時停止
• リセット時 :"0" に初期化されます。
• 読出しおよび書込みが可能です。
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205
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit29] STRG (Software TRiGger):転送要求
対応するチャネルの DMA 転送要求を生成します。本ビットに "1" を書き込むと , レ
ジスタへの書込みが終了した時点より転送要求が発生し , 対応チャネルの転送を開
始します。ただし , 対応するチャネルが起動されていない場合は , 本ビットへの操
作は無効となります。
<参考>
DMAE ビットの書込みによる起動と同時に本ビットによる転送要求が同時の場合 , 転送要
求は有効となり , 転送を開始します。また , PAUS ビットへの "1" 書込みと同時である場
合に転送要求は有効となりますが , PAUS ビットを "0" に戻すまで DMA 転送は開始しま
せん。
STRG
機 能
0
無効 [ 初期値 ]
1
DMA 起動要求
• リセット時 :"0" に初期化されます。
• 読出し値は常に "0" となります。
• 書込み値は "1" のみ有効で , "0" は動作に影響を与えません。
206
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit28 ∼ bit24] IS4 ∼ IS0 (Input Select)*:転送要因選択
転送要求の要因を以下のように選択します。ただし , STRG ビット機能によるソフ
トウェア転送要求は本設定にかかわらず有効となります。
IS
機 能
00000B
ハードウェア
00001B
↓
01111B
設定禁止
↓
設定禁止
10000B
UART0 ( 受信完了 )
10001B
UART1 ( 受信完了 )
10010B
UART2 ( 受信完了 )
10011B
UART0 ( 送信完了 )
10100B
UART1 ( 送信完了 )
10101B
UART2 ( 送信完了 )
10110B
外部割込み 0
10111B
外部割込み 1
11000B
リロードタイマ 0
11001B
リロードタイマ 1
11010B
リロードタイマ 2
11011B
ICU0
11100B
ICU1
11101B
PPG0
11110B
PPG1
11111B
AD コンバータ
• リセット時 : 00000B に初期化されます。
• 読出しおよび書込みが可能です。
周辺機能の割込みによる DMA 起動を設定した場合 (IS=1XXXXB), 選択した機能は
ICR レジスタで割込みを禁止状態にしてください。また , 周辺機能の割込みによる
DMA起動を設定した状態で, ソフトウェア転送要求によりDMA転送を起動すると,
転送終了後 , 該当する周辺に対して要因クリアを行います。このため , 本来の転送
要求をクリアしてしまう可能性がありますので , 周辺機能の割込みによる DMA 転
送を設定した状態では , ソフトウェア転送要求による起動を行わないでください。
[bit23 ∼ bit20] (Reserved):予約ビット
読出し値は 0000B 固定です。書込みは無効となります。
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207
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit19 ∼ bit16] BLK3 ∼ BLK0 (BLocK size):ブロックサイズ指定
対応するチャネルのブロック転送時のブロックサイズを指定します。本ビットに設
定した値が 1 回の転送単位におけるワード数 ( 正確には , データ幅設定の繰返し回
数 ) となります。
ブロック転送を行わない場合は 01H ( サイズ 1) を設定してください。
BLK
XXXXB
機 能
対応チャネルのブロックサイズ指定
• リセット時 : 0000B に初期化されます。
• 読出しおよび書込みが可能です。
• 全ビット "0" を指定した場合 , ブロックサイズは 16 ワードとなります。
• リード時は , 常にブロックサイズ ( リロード値 ) が読み出されます。
[bit15 ∼ bit00] DTC15 ∼ DTC0 (Dma Terminal Count register)*:
転送回数レジスタ
転送回数を格納するレジスタです。各レジスタは 16 ビット長で構成されています。
すべてのレジスタに , 専用のリロードレジスタがあります。転送回数レジスタのリ
ロードを許可しているチャネルに使用した場合 , 転送終了時に自動的に初期設定値
をレジスタに戻します。
DTC
XXXXH
機 能
対応チャネルの転送回数指定
DMA 転送が起動すると , 本レジスタのデータを DMA 専用転送回数カウンタのカウ
ンタバッファに格納して 1 転送単位ごとに -1 カウントします ( 減算 ) 。DMA の転
送終了時にカウンタバッファの内容を本レジスタにライトバックして DMA は終了
します。そのため , DMA 動作中の転送回数指定値を読み出すことはできません。
• リセット時 : 00000000_00000000B に初期化されます。
• 読出しおよび書込みが可能です。DTC のアクセスは , 必ずハーフワード長または
ワード長にてアクセスしてください。
• 読出し時の値は , カウント値となります。リロード値の読出しはできません。
208
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
9.2.2
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4
コントロール / ステータスレジスタ B
DMACB0 ∼ DMACB4 は , DMAC 各チャネルの動作制御を行うレジスタで , チャネ
ルごとに独立して存在します。
■ DMACB0 ∼ DMACB4 のビット機能
DMACB0 ∼ DMACB4 の各ビット機能は , 以下に示すとおりです。
図 9.2-2 DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ B
(DMACB0 ∼ DMACB4)
DMACB
アドレス
000204H
00020CH
000214H
00021CH
000224H
bit31
bit30
TYPE[1:0]
R/W
R/W
bit23
DTCR
R/W
bit29
bit28
MOD[1:0]
R/W
R/W
bit22
bit21
SADR DADR
R/W
R/W
bit15
bit14
bit13
R/W
R/W
R/W
bit7
bit6
bit5
R/W
R/W
R/W
bit20
ERIE
R/W
bit27
bit26
WS[1:0]
R/W
R/W
bit25
bit24
SADM DADM
R/W
R/W
初期値
00000000B
bit19
EDIE
R/W
bit18
bit17
bit16
DSS[2:0]
R/W
R/W
R/W
初期値
00000000B
bit12
bit11
SASZ[7:0]
R/W
R/W
bit10
bit9
bit8
初期値
00000000B
R/W
R/W
R/W
bit4
bit3
DADZ[7:0]
R/W
R/W
bit2
bit1
bit0
R/W
R/W
R/W
初期値
00000000B
R/W: リード / ライト可能
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209
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit31, bit30] TYPE1, TYPE0 (TYPE)*:転送タイプ設定
対応チャネルの動作タイプを以下のように設定します。
2 サイクル転送モード:
転送元アドレス (DMASA) と転送先アドレス (DMADA) を設定してリード動作とラ
イト動作を転送回数分繰り返して転送するモードです。
TYPE
機 能
00B
2 サイクル 転送 [ 初期値 ]
01B
設定禁止
10B
設定禁止
11B
設定禁止
• リセット時 : 00B に初期化されます。
• 読出しおよび書込みが可能です。
• 必ず 00B に設定してください。
[bit29, bit28] MOD1, MOD0 (MODe)*:転送モード設定
対応チャネルの動作モードを以下のように設定します。
MOD
機 能
00B
ブロック / ステップ転送モード [ 初期値 ]
01B
バースト転送モード
10B
設定禁止
11B
設定禁止
• リセット時 : 00B に初期化されます。
• 読出しおよび書込みが可能です。
210
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit27, bit26] WS(Word Size):転送データ幅選択
対応チャネルの転送データ幅を選択します。本レジスタに設定したデータ幅単位で
指定回数分の転送を行います。
WS
機 能
00B
バイト単位で転送 [ 初期値 ]
01B
ハーフワード単位で転送
10B
ワード幅単位で転送
11B
設定禁止
• リセット時 : 00B に初期化されます。
• 読出しおよび書込みが可能です。
[bit25] SADM (Source-ADdr, count-Mode select)*:
転送元アドレスカウントモード指定
対応するチャネルの転送元アドレスの 1 転送ごとのアドレス処理を指定します。
アドレス増加 / 減少は , 設定された転送元アドレスカウント幅 (SASZ) に従って , 1 転
送後に加算 / 減算されて転送終了時に次回アクセス用アドレスが対応するアドレス
レジスタ (DMASA) に書き込まれます。
そのため , DMA 転送が終了されるまで転送元アドレスレジスタは更新されません。
アドレス固定にする場合は , 本ビットを "0" または "1" に指定してアドレスカウン
ト幅 (SASZ, DASZ) を "0" としてください。
SADM
機 能
0
転送元アドレスは増加します。[ 初期値 ]
1
転送元アドレスは減少します。
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
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211
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit24] DADM (Destination-ADdr, Count-Mode select)*:
転送先アドレスカウントモード指定
対応するチャネルの転送先アドレスの 1 転送ごとのアドレス処理を指定します。
アドレス増加 / 減少は , 設定された転送先アドレスカウント幅 (DASZ) に従って , 1 転
送後に加算 / 減算されて転送終了時に次回アクセス用アドレスが対応するアドレス
レジスタ (DMADA) に書き込まれます。
そのため , DMA 転送が終了されるまで転送先アドレスレジスタは更新されません。
アドレス固定にする場合は , 本ビットを "0" または "1" に指定してアドレスカウン
ト幅 (SASZ, DASZ) を "0" としてください。
DADM
機 能
0
転送先アドレスは増加します。[ 初期値 ]
1
転送先アドレスは減少します。
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit23] DTCR (DTC-reg, Reload)*:転送回数レジスタリロード指定
対応するチャネルの転送回数レジスタのリロード機能を制御します。
本ビットによりリロード動作が許可されている場合 , 転送終了後に回数レジスタ値
を初期設定値に戻して停止し , 転送要求 (STRG または IS 設定による起動要求 ) 待
ち状態になります ( 本ビットが "1" の場合 , DENB ビットはクリアされません ) 。
DENB=0, または DMAE=0 を設定すると強制停止します。
回数カウンタのリロード動作を禁止している場合は , アドレスレジスタにリロード
指定をしていても , 転送終了にて停止するシングルショット動作となります。この
場合 , DENB ビットはクリアされます。
DTCR
機 能
0
転送回数レジスタリロードを禁止 [ 初期値 ]
1
転送回数レジスタリロードを許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
212
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
[bit22] SADR (Source-ADdr.-reg, Reload)*:転送元アドレスレジスタリロード指定
対応するチャネルの転送元アドレスレジスタのリロード機能を制御します。
本ビットによりリロード動作が許可されている場合 , 転送終了後に転送元アドレス
レジスタ値を初期設定値に戻します。
回数カウンタのリロード動作を禁止している場合は , アドレスレジスタにリロード
指定をしていても , 転送終了にて停止するシングルショット動作となります。この
場合 , アドレスレジスタ値は初期設定値がリロードされた状態で停止します。
本ビットによりリロード動作が禁止されている場合は , 転送終了時のアドレスレジ
スタ値は最終アドレスの次のアクセスアドレスとなります ( アドレス増加を指定し
ている場合は , 増加したアドレスとなります ) 。
SADR
機 能
0
転送元アドレスレジスタリロード禁止 [ 初期値 ]
1
転送元アドレスレジスタリロード許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit21] DADR (Dest.-ADdr.-reg, Reload)*:転送先アドレスレジスタリロード指定
対応するチャネルの転送先アドレスレジスタのリロード機能を制御します。
本ビットによりリロード動作が許可されている場合 , 転送終了後に転送先アドレス
レジスタ値を初期設定値に戻します。
その他 , 機能の詳細は bit22:SADR の内容と等価になります。
DADR
機 能
0
転送先アドレスレジスタリロード禁止 [ 初期値 ]
1
転送先アドレスレジスタリロード許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
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213
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit20] ERIE (ERror Interrupt Enable)*:エラー割込み出力許可
エラー発生による終了時の割込み発生を制御します。発生したエラーの内容は
DSS2 ∼ DSS0 にて示されます。すべての終了要因で本割込みが発生するのではな
く , 特定の終了要因の際のみ割込みが発生することに注意してください (DSS2 ∼
DSS0 ビットの説明を参照 ) 。
ERIE
機 能
0
エラー割込み要求出力禁止 [ 初期値 ]
1
エラー割込み要求出力許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit19] EDIE (EnD Interrupt Enable)*:終了割込み出力許可
正常終了時の割込み発生を制御します。
EDIE
機 能
0
終了割込み要求出力禁止 [ 初期値 ]
1
終了割込み要求出力許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit18 ∼ bit16] DSS2 ∼ DSS0 (Dma Stop Status)*:転送停止要因表示
対応するチャネルの DMA 転送停止 / 終了の要因を示す 3 ビットのコード ( 終了コー
ド ) を表示します。
終了コードの内容は以下のとおりです。
DSS
000B
機 能
初期値
X01B
割込み発生
なし
―
なし
X10B
転送停止要求
エラー
X11B
正常終了
終了
1XXB
DMA 一時停止中 (DMAH, PAUS ビット , 割込みなど )
なし
転送停止要求は , 周辺回路からの要求を使用した場合のみセットされます。
なお , 「割込み発生」欄は , 発生可能な割込み要求の種類を示します。
• リセット時 : 000B に初期化されます。
• 000B を書き込むことによりクリアされます。
• 読出しおよび書込みが可能ですが , 本ビットへの書込みは 000B のみ有効となり
ます。
214
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
[bit15 ∼ bit8] SASZ7 ∼ SASZ0 (Source Addr count SiZe)*:
転送元アドレスカウントサイズ指定
対応するチャネルの 1 転送ごとの転送元アドレス (DMASA) の増減幅を指定します。
本ビットに設定した値が 1 回の転送単位におけるアドレス増減幅となります。アド
レスの増減幅は転送元アドレスカウントモード (SADM) の指定に従います。
SASZ
機 能
00H
アドレス固定
01H
バイト単位で転送
02H
ハーフワード単位で転送
04H
ワード単位で転送
上記以外
設定禁止
• リセット時 : 00000000B に初期化されます。
• 読出しおよび書込みが可能です。
• アドレス固定以外に設定する場合 , 転送データ幅 (WS) と同じ転送単位を設定し
てください。
[bit7 ∼ bit0] DASZ7 ∼ DASZ0 (Des Addr count SiZe)*:
転送先アドレスカウントサイズ指定
対応するチャネルの 1 転送ごとの転送先アドレス (DMADA) の増減幅を指定します。
本ビットに設定した値が 1 回の転送単位におけるアドレス増減幅となります。アド
レスの増減幅は転送先アドレスカウントモード (DADM) の指定に従います。
DASZ
機 能
00H
アドレス固定
01H
バイト単位で転送
02H
ハーフワード単位で転送
04H
ワード単位で転送
上記以外
設定禁止
• リセット時 : 00000000B に初期化されます。
• 読出しおよび書込みが可能です。
• アドレス固定以外に設定する場合 , 転送データ幅 (WS) と同じ転送単位を設定し
てください。
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215
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
9.2.3
MB91210 シリーズ
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4
転送元 / 転送先アドレス設定レジスタ
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 は , DMAC 各チャネルの動作制御を行
うレジスタで , チャネルごとに独立して存在します。
■ DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 のビット機能
DMASA0∼DMASA4/DMADA0∼DMADA4の各ビット機能は, 以下に示すとおりです。
● DMASA
図 9.2-3 DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 転送元アドレス設定レジスタ (DMASA0 ∼ DMASA4)
DMASA
アドレス
001000H
001008H
001010H
001018H
001020H
bit31
−
R/W
bit30
−
R/W
bit29
−
R/W
bit28
−
R/W
bit27
−
R/W
bit26
−
R/W
bit25
−
R/W
bit24
−
R/W
初期値
00000000B
bit23
bit22
bit21
bit18
bit17
bit16
初期値
00000000B
R/W
R/W
R/W
bit20
bit19
DMASA[23:0]
R/W
R/W
R/W
R/W
R/W
bit15
bit14
bit13
bit10
bit9
bit8
R/W
R/W
R/W
bit12
bit11
DMASA[15:8]
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit2
bit1
bit0
R/W
R/W
R/W
bit4
bit3
DMASA[7:0]
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
R/W: リード / ライト可能
−:
未定義
● DMADA
図 9.2-4 DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 転送先アドレス設定レジスタ (DMADA0 ∼ DMADA4)
DMADA
アドレス
001004H
00100CH
001014H
00101CH
001024H
bit31
−
R/W
bit30
−
R/W
bit29
−
R/W
bit28
−
R/W
bit27
−
R/W
bit26
−
R/W
bit25
−
R/W
bit24
−
R/W
初期値
00000000B
bit23
bit22
bit21
bit18
bit17
bit16
初期値
00000000B
R/W
R/W
R/W
bit20
bit19
DMADA[23:0]
R/W
R/W
R/W
R/W
R/W
bit15
bit14
bit13
bit10
bit9
bit8
R/W
R/W
R/W
bit12
bit11
DMADA[15:8]
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit2
bit1
bit0
R/W
R/W
R/W
bit4
bit3
DMADA[7:0]
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
R/W: リード / ライト可能
−:
未定義
216
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
転送元 / 転送先アドレスを格納するレジスタ群です。ch.0 ∼ ch.3 は 20 ビット長 , ch.4
は 24 ビット長で構成されています。
[bit23 ∼ bit0] DMASA23 ∼ DMASA0 (DMA Source Addr)*:転送元アドレス設定
転送元アドレスの設定を行います。
[bit23 ∼ bit0] DMADA23 ∼ DMADA0 (DMA Destination Addr)*:
転送先アドレス設定
転送先アドレスの設定を行います。
DMA 転送が起動すると , 本レジスタのデータを DMA 専用アドレスカウンタのカウ
ンタバッファに格納して 1 転送ごとに設定に従ってアドレスカウントします。DMA
の転送終了時にカウンタバッファの内容を本レジスタにライトバックして DMA は
終了します。そのため , DMA 動作中のアドレスカウンタ値を読み出すことはできま
せん。
すべてのレジスタには , 専用のリロードレジスタがあります。転送元 / 転送先アド
レスレジスタのリロードを許可しているチャネルに使用した場合 , 転送終了時に自
動的に初期設定値をレジスタに戻します。この際 , ほかのアドレスレジスタには影
響を与えません。
• リセット時 : 000000H に初期化されます。
• 読出しおよび書込みが可能です。本レジスタは , 必ず 32 ビットデータでアクセ
スしてください。
• リード時の値は , 転送中は転送前のアドレス値 , 転送終了時には次のアクセスア
ドレス値となります。リロード値のリードはできません。そのため , 転送アドレ
スをリアルタイムでリードすることはできません。
• 存在しない上位ビットには , "0" を設定してください。
<注意事項>
本レジスタにて DMAC 自身のレジスタを設定しないでください。DMAC 自身のレジスタ
に DMA 転送を行うことはできません。
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217
第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
MB91210 シリーズ
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4
DMAC 全体制御レジスタ
9.2.4
DMACR は , DMA5 チャネル分全体の動作制御を行うレジスタです。本レジスタは
必ずバイト長でアクセスしてください。
■ DMACR のビット機能
DMACR の各ビット機能は , 以下に示すとおりです。
図 9.2-5 DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 DMAC 全体制御レジスタ (DMACR)
DMACR
アドレス
000240H
bit31
DMAE
R/W
bit30
−
R
bit29
−
R
bit28
bit27
bit26
bit25
bit24
PM01 DMAH3 DMAH2 DMAH1 DMAH0
R/W
R/W
R/W
R/W
R/W
bit23
−
R
bit22
−
R
bit21
−
R
bit20
−
R
bit19
−
R
bit18
−
R
bit17
−
R
bit16
−
R
初期値
XXXXXXXXB
bit15
−
R
bit14
−
R
bit13
−
R
bit12
−
R
bit11
−
R
bit10
−
R
bit9
−
R
bit8
−
R
初期値
XXXXXXXXB
bit7
−
R
bit6
−
R
bit5
−
R
bit4
−
R
bit3
−
R
bit2
−
R
bit1
−
R
bit0
−
R
初期値
XXXXXXXXB
初期値
0XX00000B
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
[bit31] DMAE (DMA Enable):DMA 動作許可
DMA 全チャネルの動作制御を行います。
本ビットにより DMA 動作が禁止されている場合 , チャネルごとの起動 / 停止の設
定や動作状態にかかわらず , 全チャネルの転送動作が禁止されます。転送中であっ
たチャネルは要求を取り下げ , ブロック境界にて転送を停止します。禁止状態にて ,
各チャネルに対して行われる起動操作は , すべて無効となります。
本ビットにより DMA 動作が許可されている場合 , チャネルごとに起動 / 停止操作
が有効となります。本ビットで DMA 動作許可を行ったのみでは , 各チャネルに対
する起動は行われません。
本ビットに "0" を書き込みすると強制停止しますが , 必ず DMAH3 ∼ DMAH0 ビッ
ト (DMACR:bit27 ∼ bit24) で DMA を一時停止状態にしてから強制停止 ("0" 書込み )
してください。一時停止しないで強制停止した場合はDMAは停止しますが転送デー
タは保証されません。停止の確認は DSS2 ∼ DSS0 ビット (DMACB:bit18 ∼ bit16) で
行ってください。
DMAE
機 能
0
全チャネル DMA 動作禁止 [ 初期値 ]
1
全チャネル DMA 動作許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit28] PM01 (Priority Mode ch.0, ch.1 robin): チャネル優先度回転
ch.0, ch.1 の優先度を転送ごとに順位を回転させるときに設定します。
PM01
機 能
0
優先順位固定 (ch.0 > ch.1) [ 初期値 ]
1
優先順位回転 (ch.1 > ch.0)
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
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第 9 章 DMAC (DMA コントローラ )
9.2 DMAC のレジスタ詳細説明
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[bit27 ∼ bit24] DMAH3 ∼ DMAH0 (DMA Halt):DMA 一時停止
DMA 全チャネルの一時停止制御を行います。本ビットがセットされると , 再び本
ビットがクリアされるまでの間は , 全チャネルの DMA 転送を行いません。
起動前に本ビットをセットしてから起動した場合 , 全チャネルが一時停止のままと
なります。
本ビットがセットされている間に DMA 転送が許可 (DENB=1) されているチャネル
に発生した転送要求は , すべて有効となり , 本ビットをクリアすることにより転送
を開始します。
DMAH
機 能
0000B
全チャネル DMA 動作許可 [ 初期値 ]
0000B 以外
全チャネル DMA 一時停止
• リセット時 : 0000B に初期化されます。
• 読出しおよび書込みが可能です。
[bit30, bit29, bit23 ∼ bit0] Reserved:予約ビット
読出し値は不定です。
220
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9.3
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
DMAC の動作説明
DMAC の動作概要 , 転送要求設定や転送シーケンスなどの詳細 , 動作中の詳細など
について説明します。
■ DMAC の概要
本ブロックは , FR ファミリに内蔵され , CPU の命令動作を介することなく高速にデー
タ転送を制御する多機能 DMA コントローラです。
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221
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.1
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動作概要
DAMC の動作概要を説明します。
■ DMAC の主要動作
各転送チャネルは , 独立に各種機能を設定します。
各チャネルは起動許可後 , 設定した転送要求を検出するまでは転送動作を行いません。
転送要求検出により , バスコントローラに対して DMA 転送要求を出力し , バスコント
ローラの制御によりバス権を取得して転送を開始します。転送はチャネルごとに独立
に設定されたモード設定に従ったシーケンスで行われます。
■ 転送モード
DMA の各チャネルは , それぞれの DMACB レジスタの MOD1, MOD0 ビットで設定さ
れた転送モードに従って転送動作を行います。
● ブロック / ステップ転送
1 回の転送要求にて 1 ブロック転送単位のみ転送を行い , その後 , 次の転送要求が受け
付けられるまでは DMA はバスコントローラに対して転送要求を停止します。
1 ブロック転送単位 : 設定されたブロックサイズ分 (DMACA:BLK3 ∼ BLK0)
● バースト転送
1 回の転送要求にて指定転送回数終了まで連続して転送を行います。
指定転送回数 : ブロックサイズ分×転送回数分 (DMACA:BLK3 ∼ BLK0 ×
DMACA:DTC15 ∼ DTC0)
■ 転送タイプ
● 2 サイクル転送 ( 通常転送 )
DMA コントローラの動作は , リード動作とライト動作を 1 つの単位として動作を行い
ます。
転送元レジスタのアドレスからデータを読み出して転送先レジスタのアドレスへデー
タを書き込みます。
222
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第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
■ 転送アドレス
アドレッシングには以下のようなものがあり , 各チャネル転送元 / 転送先ごとに独立に
設定します。
● 2 サイクル転送でのアドレスの指定
あらかじめアドレスを設定してあるレジスタ (DMASA, DMADA) から読み出した値を
アドレスとしてアクセスします。
転送要求を受け付けると DMA はレジスタからアドレスを一時記憶バッファに格納し
て転送を開始します。
1 回の転送 ( アクセス ) ごとにアドレスカウンタにて次回アクセスアドレスを生成 ( 加
算 / 減算 / 固定選択可能 ) して , 一時記憶バッファに戻します。この一時記憶バッファ
の内容は 1 ブロック転送単位終了ごとにレジスタ (DMASA, DMADA) へライトバック
されます。
そのため , アドレスレジスタ (DMASA, DMADA) 値は , 1 ブロック転送単位ごとにしか
更新されませんので転送中のアドレスをリアルタイムに知ることはできません。
■ 転送回数と転送終了
● 転送回数
1 ブロック転送単位終了ごとに , 転送回数レジスタをデクリメント (-1) します。転送回
数レジスタが "0" になると指定転送回数終了となり , 終了コードを表示して停止または
再起動 (1) します。
転送回数レジスタ値はアドレスレジスタと同様に 1 ブロック転送単位ごとにしか更新
されません。
転送回数レジスタリロードを禁止に設定している場合は転送を終了します。許可され
ている場合はレジスタ値を初期化して転送待ち状態になります (DMACB:DTCR)。
● 転送終了
転送終了要因には , 以下のようなものがあり , 終了時は終了コードとして要因が表示さ
れます (DMACB:DSS[2:0])。
• 指定転送回数の終了 (DMACA:BLK3 ∼ BLK0 × DMACA:DTC15 ∼ DTC0 →正常終了
• 周辺回路からの転送停止要求の発生→エラー
• アドレスエラーの発生→エラー
• リセットの発生→リセット
各終了要因に対応して , 転送停止が要因表示 (DSS) されて転送終了割込み / エラー割込
みを発生可能です。
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223
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
MB91210 シリーズ
転送要求の設定
9.3.2
DMA 転送を起動する転送要求には , 以下の 2 種類があります。
• 内蔵周辺要求
• ソフトウェア要求
ソフトウェア要求については , ほかの要求の設定にかかわらず常に使用することが
できます。
■ 内蔵周辺要求
内蔵周辺回路の割込み発生により , 転送要求を発生します。
チャネルごとに , どの周辺の割込みにより転送要求を発生するかを設定します
(DMACA:IS4 ∼ IS0=1XXXXB)。
<注意事項>
転送要求に使用した割込み要求は, CPUへの割込み要求としても見えますので割込みコン
トローラの設定を割込み禁止に設定してください (ICR レジスタ ) 。
■ ソフトウェア要求
レジスタのトリガビットへの書込みにより , 転送要求を発生します (DMACA:STRG)。
上記の転送要求とは独立で , 常に使用することができます。
起動 ( 転送許可 ) と同時にソフトウェア要求を行った場合 , 直後にバスコントローラに
対して DMA 転送要求を出力し , 転送を開始します。
224
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第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
MB91210 シリーズ
転送シーケンス
9.3.3
チャネルごとに , DMA 転送起動後の動作シーケンスなどを決定する転送タイプと転送
モードを独立して設定することができます (DMACB:TYPE1, TYPE0, MOD1, MOD0 の
設定 ) 。
■ 転送シーケンスの選択
レジスタの設定により , 以下のシーケンスを選択可能です。
• バースト 2 サイクル転送
• ブロック / ステップ 2 サイクル転送
■ バースト 2 サイクル転送
1 回の転送要因にて指定転送回数の転送を続けて行います。2 サイクル転送の場合は転
送元 / 転送先アドレスは 20 ビット領域 (ch.0 ∼ ch.3) または 24 ビット領域 (ch.4) 指定可
能です。
転送要因は , 周辺転送要求 / ソフトウェア転送要求を選択できます。
表 9.3-1 にバースト 2 サイクル転送の指定可能転送アドレスを示します。
表 9.3-1 バースト 2 サイクル転送の指定可能転送アドレス
転送元アドレス指定
方向
転送先アドレス指定
20(24) ビット全領域指定可能
→
20(24) ビット全領域指定可能
〔バースト転送の特長〕
• 転送要求を 1 回受け付けると , 転送回数レジスタが "0" になるまで連続して転送を
行います。転送回数はブロックサイズ分×転送回数分になります (DMACA:BLK3 ∼
BLK0 × DMACA:DTC15 ∼ DTC0)。
• 転送中に再度 , 要求が発生した場合 , 要求は無視されます。
• 転送回数レジスタのリロード機能が有効である場合 , 転送終了後より次の転送要求
を受け付けます。
• 転送中により高い優先順位の他チャネルの転送要求を受け付けた場合 , ブロック転
送単位の境目でチャネルを切り換え , そのチャネルの転送要求がクリアされるまで
復帰しません。
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225
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
MB91210 シリーズ
■ ステップ / ブロック転送 2 サイクル転送
ステップ / ブロック転送 (1 転送要求ごとに指定ブロック回数分のみ転送を行う ) の場
合は転送元 / 転送先アドレスは 20 ビット領域 (ch.0 ∼ ch.3) または 24 ビット領域 (ch.4)
に指定可能です。
表 9.3-2 にステップ / ブロック転送 2 サイクル転送の指定可能転送アドレスを示します。
表 9.3-2 ステップ / ブロック転送 2 サイクル転送の指定可能転送アドレス
転送元アドレス指定
方向
転送先アドレス指定
20(24) ビット全領域指定可能
→
20(24) ビット全領域指定可能
■ ステップ転送
ブロックサイズに "1" を設定すると , ステップ転送シーケンスとなります。
〔ステップ転送の特長〕
• 転送要求を 1 回受け付けると , 1 回の転送を行った後 , 転送要求をクリアして転送を
停止します ( バスコントローラに対して DMA 転送要求を取り下げる ) 。
• 転送中に再度 , 要求が発生した場合 , 要求は無視されます。
• 転送中に , より高い優先順位の他チャネルの転送要求を受け付けた場合 , 転送停止
後にチャネルを切り換えて続けて転送を開始します。ステップ転送における優先順
位は , 転送要求が同時に発生した場合のみ意味があります。
■ ブロック転送
ブロックサイズに "1" 以外を設定すると , ブロック転送シーケンスとなります。
[ ブロック転送の特長 ]
1 転送単位が複数回 ( ブロック数 ) の転送サイクルから構成されること以外は , ス
テップ転送と全く同じ動作となります。
226
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MB91210 シリーズ
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
DMA 転送全般
9.3.4
DMA の転送動作について説明します。
■ ブロックサイズ
転送データの 1 転送単位はブロックサイズ指定レジスタに設定した数 ( ×データ幅 ) の
データの集合となります。
1 転送サイクルにて転送されるデータは , データ幅指定の値に固定されるため , 1 転送
単位はブロックサイズ指定値分の転送サイクル数より構成されることになります。
転送中により高位の優先順位の転送要求が受け付けられた場合または転送の一時停止
要求が発生した場合において, ブロック転送時においても1転送単位の境界にならない
と停止しません。これにより , 分割・一時停止を希望しないデータブロックのデータ保
護が可能ですが , ブロックサイズが大きい場合はレスポンスを低下させる原因ともな
ります。
リセット発生の場合のみ即時に停止しますが , 転送中であったデータの内容などは保
証されません。
■ リロード動作
本モジュールでは , チャネルごとに , 以下の 3 種類のリロード機能の設定が可能です。
• 転送回数レジスタリロード機能
指定回数の転送が終了した後 , 転送回数レジスタに初期設定値を再設定して起動受
付け待ちします。
全転送シーケンスを繰り返し行う際に設定します。
リロード指定をしない場合 , 指定回数の転送終了後は回数レジスタ値が "0" のまま
となり , 以降の転送は行われません。
• 転送元アドレスレジスタリロード機能
指定回数の転送が終了した後, 転送元アドレスレジスタに初期設定値を再設定します。
転送元アドレス領域内で固定領域から繰り返し転送する場合に設定します。
リロード指定をしない場合 , 指定回数の転送終了後は転送元アドレスレジスタ値が
終了時の次のアドレスとなります。アドレス領域を固定しない場合に使用します。
• 転送先アドレスレジスタリロード機能
指定回数の転送が終了した後, 転送先アドレスレジスタに初期設定値を再設定します。
転送先アドレス領域内で固定領域へ繰り返し転送する場合に設定します。
リロードが設定されていない場合 , 転送先アドレスレジスタは , 指定回数の転送が終
了した後の次のアドレスです。
転送元 / 転送先レジスタのリロード機能を有効にしたのみでは , 指定回数転送終了後の
再起動は行われず , 各アドレスレジスタ値が再設定されるのみとなります。
〔動作モードとリロード動作の特殊な例〕
バースト / ブロック / ステップ転送モードで転送している場合では , 転送終了となる
とリロード後いったん転送を中断し , あらためて転送要求入力が検出されるまで転
送を行いません。
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227
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
MB91210 シリーズ
アドレッシングモード
9.3.5
各転送チャネルの転送先および転送元アドレスは , それぞれ独立して指定します。
その指定方法について説明します。転送シーケンスによって設定してください。
■ アドレスレジスタ指定
2 サイクル転送モードでは , 転送元アドレス設定レジスタ (DMASA) には転送元アドレ
スを,転送先アドレス設定レジスタ(DMADA)には転送先アドレスを設定してください。
〔アドレスレジスタの特長〕
20 ビット (ch.0 ∼ ch.3) または 24 ビット (ch.4) 長のレジスタです。
〔アドレスレジスタの機能〕
• 毎アクセス時に読み出され , アドレスバスへ放出されます。
• 同時にアドレスカウンタにて次回アクセス時のアドレス計算が行われ, 計算結果
のアドレスにてアドレスレジスタを更新します。
• アドレス計算は , 各チャネル / 転送先 / 転送元それぞれ独立に , 加算 / 減算より選
択します。アドレスの増減幅はアドレスカウントサイズ指定レジスタ値によりま
す (DMACB:SASZ, DASZ)。
• 転送終了時のアドレスレジスタには , リロード機能を有効にしていない場合 , 最
終アドレスにアドレス計算をした結果のアドレスが残されます。リロード機能を
有効にしている場合 , アドレスの初期値がリロードされます。
<参考>
20 ビットまたは 24 ビット長アドレス計算の結果 , オーバフロー / アンダフローが発生し
た場合 , アドレスエラーとして検出され , そのチャネルの転送を中止します ( 転送停止要
因表示ビット (DMACB:DSS2 ∼ DSS0) の説明を参照 )。
<注意事項>
• アドレスレジスタに DMAC 自身のレジスタのアドレスを設定しないでください。
• DMAC により DMAC 自身のレジスタへの転送は行わないでください。
228
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9.3.6
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
データの種類
1 回の転送で転送されるデータ長 ( データ幅 ) は , 以下から選択します。
• バイト
• ハーフワード
• ワード
■ アクセスアドレス
DMA 転送においても , ワードバウンダリ仕様が守られるため , 転送先 / 転送元アドレ
ス指定においてデータ長と一致しないアドレスが設定された場合 , 異なる下位ビット
は無視されます。
• ワード:
実際のアクセスアドレスは下位 2 ビットが 00B から始まる 4 バイトとなります。
• ハーフワード:
実際のアクセスアドレスは下位 1 ビットが "0" から始まる 2 バイトとなります。
• バイト:
実際のアクセスアドレスとアドレス指定が一致します。
転送元アドレスと転送先アドレスの下位ビットが一致しない場合 , 内部アドレスバス
上には設定そのままのアドレスが出力されますが , バス上の各転送対象において , 上記
の決まりに従ってアドレスが修正されてアクセスが行われます。
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229
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.7
MB91210 シリーズ
転送回数制御
転送回数は , 最大で 16 ビット長の範囲内 (1 回∼ 65536 回 ) で指定します。転送回
数指定値は転送回数レジスタ (DMACA:DTC) に設定します。
■ 転送回数レジスタとリロード動作
レジスタ値は転送開始時に一時記憶バッファに格納され , 転送回数カウンタにより減算
されます。
このカウンタ値が "0" となったとき , 指定回数の転送終了として検出され , そ
のチャネルの転送停止または再起動受付け待ち ( リロード指定時 ) が行われます。
〔転送回数レジスタ群の特長〕
• 各レジスタ 16 ビット長です。
• すべてのレジスタにはそれぞれ専用リロードレジスタがあります。
• レジスタ値が "0" 時に起動すると , 65536 回の転送を行います。
〔リロード動作〕
• リロード機能が許可されている場合にのみ有効です。
• 転送起動時に , 回数レジスタの初期値をリロードレジスタに退避します。
• 転送回数カウンタにてカウントを行った際に "0" になると , 転送終了を通知する
とともに , リロードレジスタより初期値を読み出し , 回数レジスタに書き込みま
す。
230
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第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
CPU 制御
9.3.8
DMA 転送要求が受け付けられると , DMA はバスコントローラに対して転送要求を
発行します。
バスコントローラはバス動作の切れ目で内部バス使用権を DMA に明け渡し , DMA
転送が開始されます。
■ DMA 転送と割込み
DMA 転送中に , NMI 要求 , または割込みコントローラの HRCL レジスタにて設定され
たホールド抑止レベルより高いレベルの割込み要求が発生した場合には , DMAC は転
送単位 (1 ブロック ) の境界にてバスコントローラへの転送要求を一時取り下げ , 割込
み要求がクリアされるまでは転送を一時停止状態にします。この間 , 転送要求は内部で
保持されます。割込み要求がクリアされた後に再度 DMAC はバスコントローラへ転送
要求を発行してバス使用権を取得し , DMA 転送を再開します。
割込みのレベルが HRCL レジスタに設定されたレベルより低い場合は , DMA 転送終了
まで割込みは受け付けられません。また , HRCL の設定値より低いレベルの割込み処理
動作中に DMA 転送要求があった場合は , 転送要求は受け付けられ , 転送終了まで割込
み処理動作を停止します。
デフォルトでは DMA 転送要求レベルは最弱です。すべての割込み要求に対して転送
を停止し , 割込み処理を優先させます。
■ DMA 抑止
FR ファミリは DMA 転送中に , より優先度の高い割込み要因が発生すると DMA 転送
を中断して該当する割込みルーチンへ分岐します。この機能は割込み要求がある限り
有効ですが , 割込み要因をクリアすると抑止機能が働かなくなり , 割込み処理ルーチン
内で DMA 転送を再開します。
このため , DMA 転送を中断するレベルの割込み要因の処理ルーチン内で , 割込み要因
クリア後の DMA 再転送開始を抑止したいときは , DMA 抑止機能を使用します。
DMA 抑止機能は , DMA 全体制御レジスタの DMAH3 ∼ DMAH0 ビットに "0" 以外の
値を書くことで起動し , "0" を書くことで停止します。
本機能は主として割込み処理ルーチン内で使用します。割込み処理ルーチンで割込み
要因をクリアする前に DMA 抑止レジスタの内容を 1 つ増加させます。このようにす
ると , 以降 , DMA 転送は行いません。
割込み処理への対応を行った後 , 復帰する前に DMAH3 ∼ DMAH0 ビットの内容を 1 つ
減少させます。
もし , 多重割込みであれば DMAH3 ∼ DMAH0 ビットの内容は , まだ "0" にならないた
め , 引き続いて DMA 転送は抑止されます。また , 多重割込みでなければ , DMAH3 ∼
DMAH0 ビットの内容は "0" になるため , その後すぐに DMA 要求を有効にします。
<注意事項>
• レジスタのビット数は 4 ビットですので , 15 レベルを超える多重割込みで本機能を使
用することはできません。
• DMA タスクの優先順位は必ずほかの割込みレベルより 15 レベルは上に置いてください。
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231
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.9
MB91210 シリーズ
動作開始
DMA 転送の開始は , チャネルごとに独立に制御しますが , その前に全チャネルの動
作を許可しておく必要があります。
■ 全チャネル動作許可
DMAC 各チャネルに起動を行う前に , DMA 動作許可ビット (DMACR:DMAE) にてあら
かじめ全チャネルの動作を許可する必要があります。
許可されていない状態で行った起動設定 , および発生した転送要求はすべて無効とな
ります。
■ 転送起動
各チャネルの制御レジスタにある動作許可ビットで , 転送動作を起動します。起動され
たチャネルに対する転送要求が受け付けられると , 設定されたモードにて DMA 転送動
作が開始されます。
■ 一時停止状態からの起動
各チャネルまたは全チャネル制御にて , 起動前に一時停止状態にしてあった場合 , 転送
動作を起動しても一時停止状態を維持しています。この間に転送要求が発生した場合
は , 要求を受け付けて保持します。
一時停止を解除した時点より転送を開始します。
232
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9.3.10
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
転送要求の受付けと転送
転送要求の受付けと転送の内容を説明します。
■ 転送要求の受付けと転送
起動後より , 各チャネルに対して設定した転送要求のサンプリングが開始されます。
周辺割込み起動を選択した場合は , 転送要求がクリアされるまで DMAC は転送を続け
ますが , クリアされると 1 転送単位で転送を停止します ( 周辺割込み起動 ) 。
周辺割込みはレベル毎に検出されますので , 割込みは DMA による割込みクリアで行う
ようにしてください。
転送要求は , 他チャネルの要求が受け付けられて転送が行われている間でも常に受け
付けられており , 優先順位の判断を行って , 1 転送単位ごとに転送するチャネルを決定
しています。
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233
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.11
MB91210 シリーズ
DMA による周辺割込みクリア
本 DMA には周辺割込みをクリアする機能があります。この機能は DMA 起動要因に
周辺割込みを選択したときに機能します (IS[4:0]=1XXXXB のとき )。
周辺割込みのクリアは設定された起動要因にのみ行われます。すなわち , IS4 ∼ IS0
で設定された周辺機能のみクリアされます。
■ DMA による割込みクリアの発生タイミング
転送モードにより発生するタイミングが違います 「9.4
(
DMACの動作フロー」を参照) 。
〔ブロック / ステップ転送〕
ブロック転送を選択した場合 , 1 ブロック ( ステップ ) 転送ごとにクリア信号を発生
します。
〔バースト転送〕
バースト転送を選択した場合は , 指定転送回数がすべて終了するとクリア信号を発
生します。
234
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9.3.12
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
一時停止
DMA 転送が一時停止する場合について説明します。
■ 制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に設定 )
一時停止ビットにより一時停止を設定すると , 一時停止解除設定を再度設定するまで
の間 , 対応するチャネルの転送は停止します。一時停止の確認は DSS ビットで行って
ください。
一時停止を解除すると , 転送を再開します。
■ NMI/ ホールド抑止レベル割込み処理中
NMI 要求 , またはホールド抑止レベルより高いレベルの割込み要求が発生した場合 , 転
送中のチャネルはすべて転送単位の境界にて一時停止し , バス権を開放して NMI/ 割込
み処理を優先させます。また , NMI/ 割込み処理中に受け付けられた転送要求は , その
まま保持され , NMI/ 割込み処理の終了を待ちます。
要求が保持されたチャネルは , NMI/ 割込み処理が終了した後に転送を再開します。
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235
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.13
MB91210 シリーズ
動作終了 / 停止
DMA 転送の終了は , チャネルごとに独立に制御しますが , 全チャネルの動作を禁止
することも可能です。
■ 転送終了
リロード動作が有効でない場合 , 転送回数レジスタが "0" になると転送を停止し , 終了
コードにて「正常終了」を表示した後 , 以降の転送要求は無効となります (DMACA:
DENB ビットをクリアする ) 。
リロード動作が有効である場合 , 転送回数レジスタが "0" になると初期値をリロードし ,
終了コードにて「正常終了」を表示した後 , 再度転送要求待ちとなります (DMACA:
DENB ビットをクリアしない ) 。
■ 全チャネル動作禁止
DMA 動作許可ビット DMAE にて全チャネルの動作を禁止すると , 動作中であったチャ
ネルも含めて DMAC のすべての動作が停止します。以降 , 再度全チャネル DMA 動作
を許可しても , チャネルごとに再起動しないと転送は行われません。この場合 , 割込み
は一切発生しません。
236
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9.3.14
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
エラーによる停止
指定回数の転送終了による正常終了以外の要因で停止する場合として , 各種エラー
発生による停止および強制停止があります。
■ 周辺回路よりの転送停止要求の発生
転送要求を出力する周辺回路によっては , 異常を検出した際などに転送停止要求を発
生するものがあります ( 例 : 通信系周辺における受信 / 送信エラーなど ) 。
この転送停止要求を受け取った DMAC は , 終了コードにて「転送停止要求」を表示し
て対応するチャネルの転送を停止します。
■ アドレスエラーの発生
各アドレッシングモードにて , 不適切なアドレッシングが行われたとき , アドレスエ
ラーとして検出されます。
「不適切なアドレッシング」とは , 例えば「20 ビットアドレ
ス指定時に , アドレスカウンタにてオーバフロー/ アンダフローが発生した場合」です。
アドレスエラーを検出すると , 終了コードにて「アドレスエラーの発生」を表示して対
応するチャネルの転送を停止します。
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237
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.15
MB91210 シリーズ
DMAC 割込み制御
DMAC 割込み制御は , 転送要求となる周辺割込みとは独立に DMAC チャネルごとに
割込みを出力することが可能です。
■ DMAC 割込み制御を出力できる割込み
• 転送終了割込み :
正常終了した場合のみ発生する。
• エラー割込み :
周辺回路よりの転送停止要求 ( 周辺に起因するエラー )
アドレスエラーの発生 ( ソフトウェアに起因するエラー )
これらの割込みはすべて終了コードの内容に従って出力されます。
割込み要求のクリアは , DMACB の DSS2 ∼ DSS0 ( 終了コード ) に 000B を書き込むこ
とにより行います。
なお , 終了コードは再起動する際には必ず 000B を書き込んでクリアしてください。
リロード動作が有効である場合は自動的に再起動しますが , この際には終了コードは
クリアされず , 次の転送終了による新しい終了コードの書込み時まで保持されます。
終了コードにて表示できる終了要因は1種類のみですので, 複数の要因が同時に発生し
た場合は優先判断を行った結果を表示します。この際に発生する割込みは , 表示されて
いる終了コードに従います。
終了コードの表示の優先順位を以下に示します ( 上から , 優先度の高い順 ) 。
• リセット
• 000B 書込みによるクリア
• 周辺停止要求
• 正常終了
• アドレスエラー検出による停止
• チャネル選択と制御
238
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9.3.16
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
スリープ中の DMA 転送
DMAC は , スリープモード中でも動作させることができます。
スリープ状態のときの DMA 転送について説明します。
■ スリープモード中の DMA 転送の注意
スリープモードでの動作を期待する場合 , 次のことに注意する必要があります。
• CPU は停止状態なので DMAC のレジスタを書き換えることはできません。スリー
プモードに入る前に設定は済ませておいてください。
• スリープモードは , 割込みで解除されますので DMAC 起動要因で周辺での割込みを
選択した場合は , 割込みコントローラで割込みを禁止する必要があります。
同様に DMAC 終了割込みでスリープモードを解除したくない場合は割込みを禁止にし
てください。
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239
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
9.3.17
MB91210 シリーズ
チャネル選択と制御
転送チャネルの数は 5 チャネルまで同時に設定することが可能です。
各チャネルは基本的に各機能を独立に設定することが可能です。
■ チャネル間優先順位
DMA 転送は同時に 1 チャネルのみ可能なため , 各チャネル間には優先順位が設定され
ます。順位設定には , 固定 / 回転の 2 モードがあり , チャネルグループ ( 後述 ) ごとに
選択します。
● 固定モード
チャネル番号の小さい順に固定されます。
(ch.0 > ch.1 > ch.2 > ch.3 > ch.4)
転送中により , 高い優先度の転送要求が受け付けられた場合 , 1 転送単位 ( ブロックサ
イズ指定レジスタに設定した数×データ幅 ) の転送が終了した時点で, 転送チャネルが
高優 先度側に切り換わります。
高優先度側の転送が終了すると , 元のチャネルの転送を再開します。
図 9.3-1 に固定モード時の DMA 転送を示します。
図 9.3-1 固定モード時の DMA 転送
ch.0転送要求
ch.1転送要求
バス動作
CPU
SA
転送チャネル
DA
SA
ch.1
DA
SA
DA
ch.0
SA
ch.0
DA
CPU
ch.1
ch.0転送終了
ch.1転送終了
● 回転モード (ch.0 − ch.1 間のみ )
動作許可後の初期状態は固定モードと同じ順位に設定されますが , 一転送終了ごとに
そのチャネルの優先度は逆転します。そのため , 同時に転送要求が出力されている場合 ,
1 転送単位ごとにチャネルが切り換わります。
連続 / バースト転送を設定した場合に効果のあるモードです。
図 9.3-2 に回転モード時の DMA 転送を示します。
図 9.3-2 回転モード時の DMA 転送
ch.0転送要求
ch.1転送要求
バス動作
転送チャネル
CPU
SA
DA
ch.1
SA
DA
ch.0
SA
DA
SA
ch.1
DA
CPU
ch.0
ch.0転送終了
ch.1転送終了
240
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CM71-10139-5
第 9 章 DMAC (DMA コントローラ )
9.3 DMAC の動作説明
MB91210 シリーズ
■ チャネルグループ
優先順位の選択は , 以下の単位で設定します。
表 9.3-3 に , DMA 優先順位選択の設定を示します。
表 9.3-3 DMA 優先順位選択の設定
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モード
優先度
固定
ch.0 > ch.1
回転
ch.0 > ch.1
↑↓
ch.0 < ch.1
備 考
初期状態は上位側の順位です。
上位側が転送されると反転します。
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241
第 9 章 DMAC (DMA コントローラ )
9.4 DMAC の動作フロー
9.4
MB91210 シリーズ
DMAC の動作フロー
図 9.4-1 , 図 9.4-2 に , DMA 転送の動作フローを示します。
■ ブロック転送の動作フロー
図 9.4-1 ブロック転送
DMA停止
DENB=>0
DENB=1
リロード許可
起動要求待機
起動要求
初期化
アドレス,転送回数,
ブロック数ロード
転送元アドレスアクセス
アドレス演算
転送先アドレスアクセス
アドレス演算
ブロック数-1
BLK=0
転送回数-1
周辺割込み起動要因選択時のみ
アドレス,転送回数,
ブロック数,ライトバック
割込みクリア発生
割込みクリア
DTC=0
DMA転送終了
DMA割込み発生
ブロック転送
・すべての起動要因で起動可能(選択)
・すべての領域へのアクセス可能
・ブロック数の設定可能
・ブロック数終了で割込みクリア発行
・指定転送回数終了でDMA割込みを発行
242
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CM71-10139-5
第 9 章 DMAC (DMA コントローラ )
9.4 DMAC の動作フロー
MB91210 シリーズ
■ バースト転送の動作フロー
図 9.4-2 バースト転送
DMA停止
DENB=>0
DENB=1
起動要求待機
リロード許可
初期化
アドレス,転送回数,
ブロック数ロード
転送元アドレスアクセス
アドレス演算
転送先アドレスアクセス
アドレス演算
ブロック数-1
BLK=0
転送回数-1
DTC=0
アドレス,転送回数,
ブロック数,ライトバック
周辺割込み起動要因選択時のみ
割込みクリア発生
割込みクリア
DMA転送終了
DMA割込み発生
バースト転送
・すべての起動要因で起動可能(選択)
・すべての領域へのアクセス可能
・ブロック数の設定可能
・指定転送回数終了で割込みクリア,DMA割込みを発行
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243
第 9 章 DMAC (DMA コントローラ )
9.5 DMAC のデータパス
MB91210 シリーズ
DMAC のデータパス
9.5
各転送時のデータの動作を示します。
■ 2 サイクル転送時のデータの動作
図 9.5-1 , 図 9.5-2 に 2 サイクル転送時のデータの動作を示します。
図 9.5-1 内蔵 I/O 領域→内蔵 RAM 領域転送
MB91210
リードサイクル
CPU
I-bus
X-bus
バス
コントローラ
D-bus
データバッファ
DMAC
ライトサイクル
I-bus
CPU
DMAC
外部バス I/F
MB91210
X-bus
バス
コントローラ
D-bus
データバッファ
F-bus
RAM
外部バス I/F
内蔵I/O領域=>内蔵RAM領域 転送
F-bus
RAM
I/O
I/O
図 9.5-2 内蔵 RAM 領域→内蔵 I/O 領域転送
MB91210
リードサイクル
X-bus
CPU
I-bus
バス
コントローラ
D-bus
データバッファ
DMAC
ライトサイクル
X-bus
I-bus
CPU
DMAC
外部バス I/F
MB91210
バス
コントローラ
D-bus
データバッファ
F-bus
RAM
244
I/O
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外部バス I/F
内蔵RAM領域=>内蔵I/O領域 転送
F-bus
RAM
I/O
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第 10 章
CAN コントローラ
CAN コントローラの機能と動作について示しま
す。
10.1 CAN の特長
10.2 CAN のブロックダイヤグラム
10.3 CAN のレジスタ
10.4 CAN レジスタ機能
10.5 CAN 機能
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
245
第 10 章 CAN コントローラ
10.1 CAN の特長
10.1
MB91210 シリーズ
CAN の特長
CAN は , シリアル通信用の標準プロトコルである CAN プロトコル ver2.0A/B に準
拠しており , 自動車や FA などの工業分野に広く使用されています。
■ CAN の特長
CAN には以下の特長があります。
• CAN プロトコル ver2.0A/B をサポート
• 1Mbps までのビットレートをサポート
• メッセージオブジェクトごとの識別マスク
• プログラマブル FIFO モードをサポート
• マスク可能な割込み
• 自己テスト動作用プログラマブルループバックモードをサポート
• インタフェースレジスタを使用してメッセージバッファへのリード / ライト
246
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 10 章 CAN コントローラ
10.2 CAN のブロックダイヤグラム
MB91210 シリーズ
10.2
CAN のブロックダイヤグラム
図 10.2-1 に , CAN のブロックダイヤグラムを示します。
■ CAN のブロックダイヤグラム
図 10.2-1 CAN のブロックダイヤグラム
CAN_TX CAN_RX
CANコントローラ
メッセージ RAM
メッセージ ハンドラ
C_CAN
レジスタ群
Interrupt
DataOUT
DataIN
Address[7:0]
Control
Reset
Clock
CPUインタフェース
● CAN コントローラ
CAN プロトコルと送受信メッセージ転送のためのシリアル / パラレル変換用のシリア
ルレジスタを制御します。
● メッセージ RAM
メッセージオブジェクトを格納します。
● レジスタ群
CAN で使用されるすべてのレジスタです。
● メッセージハンドラ
メッセージ RAM と CAN コントローラを制御します。
● CPU インタフェース
FR ファミリ内部バスのインタフェースを制御します。
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
247
第 10 章 CAN コントローラ
10.3 CAN のレジスタ
10.3
MB91210 シリーズ
CAN のレジスタ
CAN には , 以下のレジスタがあります。
• CAN 制御レジスタ (CTRLR)
• CAN ステータスレジスタ (STATR)
• CAN エラーカウンタ (ERRCNT)
• CAN ビットタイミングレジスタ (BTR)
• CAN 割込みレジスタ (INTR)
• CAN テストレジスタ (TESTR)
• CAN プリスケーラ拡張レジスタ (BRPER)
• IFx コマンド要求レジスタ (IFxCREQ)
• IFx コマンドマスクレジスタ (IFxCMSK)
• IFx マスクレジスタ 1, 2(IFxMSK1, IFxMSK2)
• IFx アービトレーション 1, 2(IFxARB1, IFxARB2)
• IFx メッセージ制御レジスタ (IFxMCTR)
• IFx データレジスタ A1, A2, B1, B2(IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
• CAN 送信要求レジスタ 1, 2(TREQR1, TREQR2)
• CAN New Data レジスタ 1, 2(NEWDT1, NEWDT2)
• CAN 割込みペンディングレジスタ 1, 2(INTPND1, INTPND2)
• CAN メッセージ有効レジスタ 1, 2(MSGVAL1, MSGVAL2)
• CAN クロックプリスケーラレジスタ (CANPRE)
次頁からのレジスタ一覧で Base-addr と表現されているアドレスは
CAN0 : 20000H
CAN1 : 20100H
CAN2 : 20200H
となります。
248
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第 10 章 CAN コントローラ
10.3 CAN のレジスタ
MB91210 シリーズ
■ 全体コントロールレジスタ一覧
表 10.3-1 全体制御レジスタ一覧
アドレス
レジスタ
+0
+1
CAN 制御レジスタ
Base-addr + 00H
bit15 ∼ bit8
bit7 ∼ bit0
CTRLR
初期値
00000000B
初期値
00000001B
初期値
bit15 ∼ bit8
CM71-10139-5
00000000B
CAN ビットタイミングレジスタ
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
RP, REC[6:0]
TEC[7:0]
TSeg2[2:0],
TSeg1[3:0]
SJW[1:0],
BRP[5:0]
00000000B
00000000B
00100011B
00000001B
bit15 ∼ bit8
bit7 ∼ bit0
IntId15 ∼
IntId8
IntId7 ∼
IntId0
00000000B
00000000B
bit15 ∼ bit8
CAN テストレジスタ
bit15 ∼ bit8
00000000B
bit7 ∼ bit0
TESTR
00000000B
r0000000B
予約
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
00000000B
予約
00000000B
予約
00000000B
BRER
初期値
bit7 ∼ bit0
00000000B
CAN プリスケーラ拡張レジスタ
Base-addr + 0CH
備考
CAN ステータスレジスタ
bit15 ∼ bit8
CAN 割込みレジスタ
Base-addr + 08H
+3
STATR
CAN エラーカウンタ
Base-addr + 04H
+2
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エラーカウンタは読
出し専用です。
ビットタイミングレ
ジスタは , CCE によ
り書込み可能となり
ます。
割込みレジスタは読
出し専用です。
テストレジスタは
TSET により使用で
きます。
TESTR の "r" は
CAN_RX 端子の値
を意味します。
プリスケーラ拡張レ
ジスタは CCE によ
り書込み可能となり
ます。
249
第 10 章 CAN コントローラ
10.3 CAN のレジスタ
MB91210 シリーズ
■ メッセージインタフェースレジスタ一覧
表 10.3-2 メッセージインタフェースレジスタ一覧 (1 / 3)
アドレス
レジスタ
+0
+1
IF1 コマンド要求レジスタ
Base-addr + 10H
初期値
bit15 ∼ bit8
bit7 ∼ bit0
BUSY
Mess.No.5 ∼
Mess.No.0
00000000B
00000001B
IF1 マスクレジスタ 2
Base-addr + 14H
初期値
+2
+3
コメント
IF1 コマンドマスクレジスタ
bit15 ∼ bit8
bit7 ∼ bit0
IF1CMSK
00000000B
00000000B
IF1 マスクレジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
MXtd. MDir,
Msk28 ∼
Msk24
Msk23 ∼
Msk16
Msk15 ∼ Msk8
Msk7 ∼ Msk0
11111111B
11111111B
11111111B
11111111B
IF1 アービトレーションレジスタ 2 IF1 アービトレーションレジスタ 1
Base-addr + 18H
初期値
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
MsgVal, Xtd,
Dir, ID28 ∼
ID24
ID23 ∼ ID16
ID15 ∼ ID8
ID7 ∼ ID0
00000000B
00000000B
00000000B
00000000B
IF1 メッセージ制御レジスタ
Base-addr + 1CH
bit15 ∼ bit8
bit7 ∼ bit0
IF1MCTR
初期値
00000000B
00000000B
IF1 データレジスタ A1
Base-addr + 20H
初期値
初期値
初期値
250
bit7 ∼ bit0
予約
00000000B
予約
00000000B
IF1 データレジスタ A2
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
Data[0]
Data[1]
Data[2]
Data[3]
00000000B
00000000B
00000000B
00000000B
ビッグ
エンディアン
バイト
IF1 データレジスタ B2
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
Data[4]
Data[5]
Data[6]
Data[7]
00000000B
00000000B
00000000B
00000000B
IF1 データレジスタ A2
Base-addr + 30H
bit15 ∼ bit8
bit7 ∼ bit0
IF1 データレジスタ B1
Base-addr + 24H
予約
ビッグ
エンディアン
バイト
IF1 データレジスタ A1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
Data[3]
Data[2]
Data[1]
Data[0]
00000000B
00000000B
00000000B
00000000B
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リトル
エンディアン
バイト
CM71-10139-5
第 10 章 CAN コントローラ
10.3 CAN のレジスタ
MB91210 シリーズ
表 10.3-2 メッセージインタフェースレジスタ一覧 (2 / 3)
アドレス
レジスタ
+0
+1
IF1 データレジスタ B2
Base-addr + 34H
初期値
初期値
bit15 ∼ bit8
bit7 ∼ bit0
Data[7]
Data[6]
Data[5]
Data[4]
00000000B
00000000B
00000000B
00000000B
bit15 ∼ bit8
bit7 ∼ bit0
BUSY
Mess.No.5 ∼
Mess.No.0
00000000B
00000001B
初期値
コメント
IF1 データレジスタ B1
bit7 ∼ bit0
IF2 マスクレジスタ 2
Base-addr + 44H
+3
bit15 ∼ bit8
IF2 コマンド要求レジスタ
Base-addr + 40H
+2
リトル
エンディアン
バイト
IF2 コマンドマスクレジスタ
bit15 ∼ bit8
bit7 ∼ bit0
IF2CMSK
00000000B
00000000B
IF2 マスクレジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
MXtd. MDir,
Msk28 ∼
Msk24
Msk23 ∼
Msk16
Msk15 ∼ Msk8
Msk7 ∼ Msk0
11111111B
11111111B
11111111B
11111111B
IF2 アービトレーションレジスタ 2 IF2 アービトレーションレジスタ 1
Base-addr + 48H
初期値
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
MsgVal, Xtd,
Dir, ID28 ∼
ID24
ID23 ∼ ID16
ID15 ∼ ID8
ID7 ∼ ID0
00000000B
00000000B
00000000B
00000000B
IF2 メッセージ制御レジスタ
Base-addr + 4CH
bit15 ∼ bit8
bit7 ∼ bit0
IF2MCTR
初期値
00000000B
00000000B
IF2 データレジスタ A1
Base-addr + 50H
初期値
初期値
CM71-10139-5
bit15 ∼ bit8
bit7 ∼ bit0
予約
00000000B
予約
00000000B
IF2 データレジスタ A2
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
Data[0]
Data[1]
Data[2]
Data[3]
00000000B
00000000B
00000000B
00000000B
IF2 データレジスタ B1
Base-addr + 54H
予約
ビッグ
エンディアン
バイト
IF2 データレジスタ B2
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
Data[4]
Data[5]
Data[6]
Data[7]
00000000B
00000000B
00000000B
00000000B
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ビッグ
エンディアン
バイト
251
第 10 章 CAN コントローラ
10.3 CAN のレジスタ
MB91210 シリーズ
表 10.3-2 メッセージインタフェースレジスタ一覧 (3 / 3)
アドレス
レジスタ
+0
+1
IF2 データレジスタ A2
Base-addr + 60H
初期値
初期値
252
+3
コメント
IF2 データレジスタ A1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
Data[3]
Data[2]
Data[1]
Data[0]
00000000B
00000000B
00000000B
00000000B
IF2 データレジスタ B2
Base-addr + 64H
+2
リトル
エンディアン
バイト
IF2 データレジスタ B1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
Data[7]
Data[6]
Data[5]
Data[4]
00000000B
00000000B
00000000B
00000000B
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リトル
エンディアン
バイト
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第 10 章 CAN コントローラ
10.3 CAN のレジスタ
MB91210 シリーズ
■ メッセージハンドラレジスタ一覧
表 10.3-3 メッセージハンドラレジスタ一覧
アドレス
レジスタ
+0
+1
CAN 送信要求レジスタ 2
Base-addr + 80H
初期値
Base-addr + 84H
Base-addr + 90H
初期値
Base-addr + 94H
+2
+3
コメント
CAN 送信要求レジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
TxRqst32 ∼
TxRqst25
TxRqst24 ∼
TxRqst17
TxRqst16 ∼
TxRqst9
TxRqst8 ∼
TxRqst1
00000000B
00000000B
00000000B
00000000B
送信要求レジスタ
はリードオンリで
す。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
CAN データ更新レジスタ 2
CAN データ更新レジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
NewDat32 ∼
NewData25
NewDat24 ∼
NewData17
NewData16 ∼
NewData9
NewData8 ∼
NewData1
00000000B
00000000B
00000000B
00000000B
データ更新レジス
タはリードオンリ
です。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
CAN 割込みペンディングレジスタ 2 CAN 割込みペンディングレジスタ 1
Base-addr + A0H
初期値
Base-addr + A4H
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
IntPnd32 ∼
IntPnd25
IntPnd24 ∼
IntPnd17
IntPnd16 ∼
IntPnd9
IntPnd8 ∼
IntPnd1
00000000B
00000000B
00000000B
00000000B
割込みペンディン
グレジスタはリー
ドオンリです。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
CAN メッセージ有効レジスタ 2 CAN メッセージ有効レジスタ 1
Base-addr +B0H
初期値
Base-addr + B4H
CM71-10139-5
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
MsgVal32 ∼
MsgVal25
MsgVal24 ∼
MsgVal17
MsgVal16 ∼
MsgVal9
MsgVal8 ∼
MsgVal1
00000000B
00000000B
00000000B
00000000B
メッセージ有効レ
ジスタはリードオ
ンリです。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
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253
第 10 章 CAN コントローラ
10.3 CAN のレジスタ
MB91210 シリーズ
■ クロックプリスケーラレジスタ
表 10.3-4 クロックプリスケーラレジスタ
アドレス
0001A8H
初期値
254
レジスタ
+0
+1
+2
+3
CAN
プリスケーラ
レジスタ
−
−
−
bit3 ∼ bit0
−
−
−
CANPRE[3:0]
−
−
−
00000000B
−
−
−
FUJITSU MICROELECTRONICS LIMITED
コメント
CAN プリスケーラ
CM71-10139-5
MB91210 シリーズ
10.4
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
CAN レジスタ機能
CAN レジスタには , 256 バイト (64 ワード ) のアドレス空間が割り当てられていま
す。メッセージ RAM への CPU のアクセスは , メッセージインタフェースレジスタ
を介して行います。
本節では CAN レジスタを掲載し , それぞれのレジスタの詳細機能を記載します。
■ CAN のレジスタ
• 全体コントロールレジスタ
- CAN 制御レジスタ (CTRLR)
- CAN ステータスレジスタ (STATR)
- CAN エラーカウンタ (ERRCNT)
- CAN ビットタイミングレジスタ (BTR)
- CAN 割込みレジスタ (INTR)
- CAN テストレジスタ (TESTR)
- CAN プリスケーラ拡張レジスタ (BRPER)
• メッセージインタフェースレジスタ
- IFx コマンド要求レジスタ (IFxCREQ)
- IFx コマンドマスクレジスタ (IFxCMSK)
- IFx マスクレジスタ 1, 2(IFxMSK1, IFxMSK2)
- IFx アービトレーションレジスタ 1, 2(IFxARB1, IFxARB2)
- IFx メッセージ制御レジスタ (IFxMCTR)
- IFx データレジスタ A1, A2, B1, B2
(IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
• メッセージハンドラレジスタ
- CAN 送信要求レジスタ 1, 2(TREQR1, TREQR2)
- CAN データ更新レジスタ 1, 2(NEWDT1, NEWDT2)
- CAN 割込みペンディングレジスタ 1, 2(INTPND1, INTPND2)
- CAN メッセージ有効レジスタ 1, 2(MSGVAL1, MSGVAL2)
• プリスケーラレジスタ
CAN クロックプリスケーラレジスタ (CANPRE)
CM71-10139-5
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255
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.1
MB91210 シリーズ
全体コントロールレジスタ
全体コントロールレジスタは , CAN プロトコル制御および動作モードを制御し , ス
テータス情報を提供します。
■ 全体コントロールレジスタ
• CAN 制御レジスタ (CTRLR)
• CAN ステータスレジスタ (STATR)
• CAN エラーカウンタ (ERRCNT)
• CAN ビットタイミングレジスタ (BTR)
• CAN 割込みレジスタ (INTR)
• CAN テストレジスタ (TESTR)
• CAN プリスケーラ拡張レジスタ (BRPER)
256
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.1.1
CAN 制御レジスタ (CTRLR)
CAN 制御レジスタ (CTRLR) は , CAN コントローラの動作モードを制御します。
■ レジスタ構成
図 10.4-1 CAN 制御レジスタ (CTRLR)
CTRLR 上位バイト
アドレス
Base+00H
bit15
res
R
bit14
res
R
bit13
res
R
bit12
res
R
bit11
res
R
bit10
res
R
bit9
res
R
bit8
res
R
初期値
00000000B
bit7
Test
R/W
bit6
CCE
R/W
bit5
DAR
R/W
bit4
res
R
bit3
EIE
R/W
bit2
SIE
R/W
bit1
IE
R/W
bit0
Init
R/W
初期値
00000001B
CTRLR 下位バイト
アドレス
Base+01H
R/W: リード / ライト可能
R:
リードオンリ
■ レジスタ機能
[bit15 ∼ bit8] res:予約ビット
これらのビットからは , 00000000B が読み出されます。
書込みの場合には , 00000000B を設定してください。
[bit7] Test:テストモード許可ビット
Test
機能
0
通常動作 [ 初期値 ]
1
テストモード
[bit6] CCE:ビットタイミングレジスタ書込み許可ビット
CM71-10139-5
CCE
機能
0
CAN ビットタイミングレジスタおよび CAN プリスケーラ拡張レジ
スタへの書込みを禁止します。[ 初期値 ]
1
CAN ビットタイミングレジスタおよび CAN プリスケーラ拡張レジ
スタへの書込みを許可します。Init ビットが "1" のときに有効です。
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257
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit5] DAR:自動再送禁止ビット
DAR
機能
0
調停負けまたはエラー検出時のメッセージの自動再送を許可しま
す。[ 初期値 ]
1
自動再送を禁止します。
CAN 仕様 (ISO11898, 「6.3.3 リカバリ処理」を参照 ) より , CAN コントローラは調
停負けあるいは転送中のエラー検出によりフレームの自動再送を行います。自動再
送する場合は , DAR ビットを "0" にリセットします。CAN を Time Triggered CAN
(TTCAN, ISO11898-1 を参照 ) 環境で動作させるためには , DAR ビットに "1" を設定
する必要があります。
DAR ビットに "1" を設定したモードでは , メッセージオブジェクト ( メッセージオ
ブジェクトについては「10.4.3 メッセージオブジェクト」を参照 ) の TxRqst ビット
と NewDat ビットの動作が異なります。
• フレーム送信を開始したとき , メッセージオブジェクトの TxRqst が "0" にリセッ
トされますが , NewDat ビットはセットされたままです。
• フレーム送信が正常終了すると NewDat は "0" にリセットされます。
• 送信が調停負けもしくはエラーを検出すると , NewDat はセットされたままです。
送信を再開するためには , CPU により TxRqst に "1" を設定する必要があります。
[bit4] res:予約ビット
このビットからは , "0" が読み出されます。
書込みの場合には , "0" を設定してください。
[bit3] EIE:エラー割込みコード許可ビット
258
EIE
機能
0
CAN ステータスレジスタの BOff または EWarn ビットの変化により ,
CAN 割込みレジスタへの割込みコードの設定を禁止します。
[ 初期値 ]
1
CAN ステータスレジスタの BOff または EWarn ビットの変化により ,
CAN 割込みレジスタへのステータス割込みコードの設定を許可し
ます。
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CM71-10139-5
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit2] SIE:ステータス割込みコード許可ビット
SIE
機能
0
CAN ステータスレジスタの TxOk, RxOk または LEC ビットの変化
により , CAN 割込みレジスタへの割込みコードの設定を禁止しま
す。
[ 初期値 ]
1
CAN ステータスレジスタの TxOk, RxOk または LEC ビットの変化
により , CAN 割込みレジスタへのステータス割込みコードの設定を
許可します。
CPU からの書込みによって発生した TxOk, RxOk, LEC ビットの変
化は CAN 割込みレジスタには設定されません。
[bit1] IE:割込み許可ビット
IE
機能
0
割込みの発生を禁止します。[ 初期値 ]
1
割込みの発生を許可します。
[bit0] Init:初期化ビット
Init
機能
0
CAN コントローラ動作可能
1
初期化 [ 初期値 ]
• バスオフリカバリシーケンス (CAN 仕様 Rev. 2.0 を参照 ) を , Init ビットの設定 /
解除によって短縮することはできません。デバイスがバスオフになると , CAN コ
ントローラ自身が Init ビットを "1" にセットし , すべてのバス動作を停止させま
す。バスオフ状態から Init ビットを "0" にクリアすると , バスアイドルが連続的
に 129 回 (11 ビットのレセッシブを 1 回とする ) 発生するまでバス動作を停止状
態にします。バスオフリカバリシーケンス実行後 , エラーカウンタはリセットさ
れます。
• CAN ビットタイミングレジスタへの書込みは , Init および CCE ビットに "1" を設
定してから行ってください。
• 低消費電力モード ( 停止モード , クロックモード ) を使用する場合は , 低消費電
力モードへ遷移する前に Init ビットに "1" を書き込んで CAN コントローラの初
期化を行ってください。
• CAN プリスケーラレジスタにより , CAN インタフェースに供給するクロックの
分周比を変更する場合は , Init ビットに "1" を設定後に CAN プリスケーラレジス
タの変更を行ってください。
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259
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.1.2
MB91210 シリーズ
CAN ステータスレジスタ (STATR)
CAN ステータスレジスタ (STATR) は , CAN ステータスおよび CAN バス状態を表
示します。
■ レジスタ構成
図 10.4-2 CAN ステータスレジスタ (STATR)
STATR 上位バイト
bit15
res
R
アドレス
Base+02H
bit14
res
R
bit13
res
R
bit12
res
R
bit11
res
R
bit10
res
R
bit9
res
R
bit8
res
R
初期値
00000000B
bit4
RxOk
R/W
bit3
TxOk
R/W
bit2
bit1
LEC
R/W
bit0
初期値
00000000B
STATR 下位バイト
bit7
BOff
R
アドレス
Base+03H
bit6
bit5
EWarn EPass
R
R
R/W
R/W
R/W: リード / ライト可能
R:
リードオンリ
■ レジスタ機能
[bit15 ∼ bit8] res:予約ビット
これらのビットからは , "0" が読み出されます。
書込みの場合には , "0" を設定してください。
[bit7] BOff:バスオフビット
BOff
機能
0
CAN コントローラはバスオフ状態ではない ( バスアクティブ )
[ 初期値 ]
1
CAN コントローラはバスオフ状態
[bit6] EWarn:ウォーニングビット
EWarn
260
機能
0
送信 , 受信カウンタはいずれも 96 未満 [ 初期値 ]
1
送信または受信カウンタが 96 以上
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10.4 CAN レジスタ機能
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[bit5] EPass: エラーパッシブビット
EPass
機能
0
送信 , 受信カウンタはいずれも 128 未満
( エラーアクティブ状態 ) [ 初期値 ]
1
受信カウンタは RP ビット =1, 送信カウンタが 128 以上
( エラーパッシブ状態 )
[bit4] RxOk:メッセージ正常受信ビット
RxOk
機能
0
メッセージ受信は異常 , またはバスアイドル状態 [ 初期値 ]
1
メッセージ受信は正常
[bit3] TxOk:メッセージ正常送信ビット
TxOk
機能
0
メッセージ送信は異常 , またはバスアイドル状態 [ 初期値 ]
1
メッセージ送信は正常
<注意事項>
RxOk および TxOk ビットは , CPU によってのみリセットされます。
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261
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10.4 CAN レジスタ機能
MB91210 シリーズ
[bit2 ∼ bit0] LEC:ラストエラーコードビット
LEC
状態
機能
000B
正常
正常に送信または受信されたことを示します。[ 初期値 ]
001B
Stuff エラー
メッセージ内において 6 ビット以上連続してドミナントまたはレセッシ
ブを検出したことを示します。
010B
Form エラー
受信フレームの固定フォーマット部が誤って受信されたことを示します。
011B
Ack エラー
送信メッセージに対し , ほかのノードからアクノリッジされなかったこ
とを示します。
100B
Bit1 エラー
調停フィールドを除くメッセージの送信データにおいて , レセッシブを
送信したにもかかわらずドミナントを検出したことを示します。
101B
Bit0 エラー
メッセージの送信データにおいて , ドミナントを送信したにもかかわら
ずレセッシブを検出したことを示します。
バスリカバリ中には , 11 ビットのレセッシブを検出するごとにセットさ
れます。このビットを読み出すことによりバスリカバリシーケンスを監
視できます。
110B
CRC エラー
受信したメッセージの CRC データと計算した CRC の結果が一致しな
かったことを示します。
CPU によって LEC ビットに 111B の書込みを行ってから , LEC ビットの
111B
未検出
読出し値が 111B の場合は , その期間には送受信が行われなかったことを
示します ( バスアイドル状態 ) 。
LEC ビットは CAN バス上で発生した最後のエラーを示すコードを保持します。メッ
セージがエラーなしで転送 ( 受信 / 送信 ) 完了すると 000B に設定されます。未検出
コード 111B は , コード更新をチェックするために CPU によって設定してください。
- ステータス割込みコード (8000H) は , EIE ビットが "1" のときに BOff または EWarn
ビットが変化した場合 , あるいは SIE ビットが "1" のときに RxOk, TxOk, LEC ビッ
トのいずれかが変化した場合 , CAN 割込みレジスタに設定されます。
- RxOk, TxOk ビットは CPU の書込みによって更新されますので , CAN コントロー
ラによってセットされた RxOk, TxOk ビットは保持されません。RxOk, TxOk ビッ
トを使用する場合には , RxOk または TxOk ビットが "1" にセットされてから (45
× BT) 時間以内にクリアしてください。BT は 1 ビットタイムを示します。
- SIE ビットが "1" のとき , LEC ビットの変化による割込みが発生した場合には ,
CAN ステータスレジスタには書き込まないでください。
- EPass ビットの変化 , あるいは RxOk, TxOk, LEC ビットへの CPU 書込み動作では
発生しません。
- BOff ビットまたは EPass ビットが "1" になっても EWarn ビットは "1" にセットさ
れています。
- このレジスタを読み出すことにより , CAN 割込みレジスタのステータス割込み
(8000H) はクリアされます。
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10.4 CAN レジスタ機能
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10.4.1.3
CAN エラーカウンタ (ERRCNT)
CAN エラーカウンタ (ERRCNT) は , 受信エラーパッシブ表示および受信エラーカウ
ンタ , 送信エラーカウンタを示します。
■ レジスタ構成
図 10.4-3 CAN エラーカウンタ (ERRCNT)
ERRCNT 上位バイト
bit15
RP
R
アドレス
Base+04H
bit14
bit13
R
R
bit7
bit6
bit5
R
R
R
bit12
bit11
bit10
REC6 ∼ REC0
R
R
R
bit9
bit8
R
R
bit2
bit1
bit0
R
R
R
初期値
00000000B
ERRCNT 下位バイト
アドレス
Base+05H
R:
bit4
bit3
TEC7 ∼ TEC0
R
R
初期値
00000000B
リードオンリ
■ レジスタ機能
[bit15] RP:受信エラーパッシブ表示
RP
機能
0
受信エラーカウンタは CAN 仕様でのエラーパッシブ状態ではない
[ 初期値 ]
1
受信エラーカウンタは CAN 仕様でのエラーパッシブ状態
[bit14 ∼ bit8] REC6 ∼ REC0:受信エラーカウンタ
受信エラーカウンタ値です。受信エラーカウンタ値の範囲は 0 ∼ 127 です。
[bit7 ∼ bit0] TEC7 ∼ TEC0:送信エラーカウンタ
送信エラーカウンタ値です。送信エラーカウンタ値の範囲は 0 ∼ 255 です。
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10.4 CAN レジスタ機能
10.4.1.4
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CAN ビットタイミングレジスタ (BTR)
CAN ビットタイミングレジスタ (BTR) は , プリスケーラおよびビットタイミングを
設定します。
■ レジスタ構成
図 10.4-4 CAN ビットタイミングレジスタ (BTR)
BTR 上位バイト
bit15
res
R
アドレス
Base+06H
bit14
R/W
bit13
TSeg2
R/W
bit12
bit11
R/W
R/W
bit10
bit9
TSeg1
R/W
R/W
bit8
bit5
bit4
bit3
bit1
bit0
R/W
R/W
R/W
R/W
初期値
00100011B
R/W
BTR 下位バイト
bit7
bit6
SJW
R/W
R/W
アドレス
Base+07H
bit2
BRP
R/W
R/W
初期値
00000001B
R/W: リード / ライト可能
R:
リードオンリ
CAN ビットタイミングレジスタおよび CAN プリスケーラ拡張レジスタの設定は , CAN
制御レジスタの CCE ビットと Init ビットが "1" にセットされているときに行ってくだ
さい。
■ レジスタ機能
[bit15] res:予約ビット
このビットからは , "0" が読み出されます。
書込みの場合には , "0" を設定してください。
[bit14 ∼ bit12] TSeg2:タイムセグメント 2 設定ビット
有効設定値は 0 ∼ 7 です。TSeg2+1 の値がタイムセグメント 2 になります。
タイムセグメント 2 は , CAN 仕様のフェーズバッファセグメント (PHASE_SEG2) に
相当します。
[bit11 ∼ bit8] TSeg1:タイムセグメント 1 設定ビット
有効設定値は 1 ∼ 15 です。"0" の設定は禁止です。TSeg1+1 の値がタイムセグメン
ト 1 になります。
タイムセグメント 1 は , CAN 仕様のプロパゲーションセグメント (PROP_SEG) +
フェーズバッファセグメント 1(PHASE_SEG1) に相当します。
[bit7, bit6] SJW:再同期化ジャンプ幅設定ビット
有効設定値は 0 ∼ 3 です。SJW+1 の値が再同期ジャンプ幅となります。
264
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10.4 CAN レジスタ機能
[bit5 ∼ bit0] BRP:ボーレートプリスケーラ設定ビット
有効設定値は 0 ∼ 63 です。BRP+1 の値がボーレートプリスケーラになります。
システムクロック (fsys) を分周して , CAN コントローラの基本単位時間 (tq) を決定
します。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.1.5
MB91210 シリーズ
CAN 割込みレジスタ (INTR)
CAN 割込みレジスタ (INTR) は , メッセージ割込みコードおよびステータス割込み
コードを表示します。
■ レジスタ構成
図 10.4-5 CAN 割込みレジスタ (INTR)
INTR 上位バイト
アドレス
Base+08H
bit15
bit14
bit13
R
R
R
bit7
bit6
bit5
R
R
R
bit12
bit11
IntId15 ∼ IntId8
R
R
bit10
bit9
bit8
R
R
R
bit4
bit3
IntId7 ∼ IntId0
R
R
bit2
bit1
bit0
R
R
R
初期値
00000000B
INTR 下位バイト
アドレス
Base+09H
R:
初期値
00000000B
リードオンリ
■ レジスタ機能
IntId
機能
0000H
割込みなし
0001H ∼ 0020H
メッセージ割込みコード
0021H ∼ 7FFFH
未使用
8000H
ステータス割込みコード
8001H ∼ FFFFH
未使用
複数の割込みコードがペンディング中である場合 , CAN 割込みレジスタは優先度の高
い割込みコードを示します。割込みコードが CAN 割込みレジスタにセットされている
場合においても , 優先度の高い割込みコードが発生すると , CAN 割込みレジスタは優
先度の高い割込みコードに更新されます。
優先度の高い割込みコードは , ステータス割込みコード (8000H), メッセージ割込み
(0001H, 0002H, 0003H, ……, 0020H) の順になります。
IntId ビットが 0000H 以外のときに , CAN 制御レジスタの IE ビットが "1" にセットされ
ると , CPU への割込み信号がアクティブになります。IntId の値が 0000H になる ( 割込
み要因がリセットされる ) もしくは CAN 制御レジスタの IE ビットが "0" にリセットさ
れると , 割込み信号はインアクティブになります。
対象となるメッセージオブジェクト ( メッセージオブジェクトについては
「10.4.3 メッ
セージオブジェクト」を参照 ) の IntPnd ビットを "0" にクリアすると , メッセージ割込
みコードはクリアされます。
ステータス割込みコードは CAN ステータスレジスタを読み出すとクリアされます。
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10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.1.6
CAN テストレジスタ (TESTR)
CAN テストレジスタ (TESTR) レジスタは , テストモードの設定および RX 端子のモ
ニタを行います。動作については , 「10.5.7 テストモード」を参照してください。
■ レジスタ構成
図 10.4-6 CAN テストレジスタ (TESTR)
TESTR 上位バイト
アドレス
Base+0AH
bit15
res
R
bit14
res
R
bit13
res
R
bit12
res
R
bit11
res
R
bit10
res
R
bit9
res
R
bit8
res
R
初期値
00000000B
bit7
Rx
R
bit6
Tx1
R/W
bit5
Tx0
R/W
bit4
LBack
R/W
bit3
Silent
R/W
bit2
Basic
R/W
bit1
res
R
bit0
res
R
初期値
r0000000B
TESTR 下位バイト
アドレス
Base+0BH
R/W: リード / ライト可能
R:
リードオンリ
bit7 の Rx の初期値 (r) は , CAN バス上のレベルが表示されます。
CAN テストレジスタ (TESTR) への書込みは , CAN 制御レジスタ (CTRLR) の Test ビッ
トを "1" にセットした後に行ってください。テストモードが有効となるのは , CAN 制
御レジスタの Test ビットが "1" のときです。テストモードの途中で CAN 制御レジスタ
の Test ビットを "0" にするとテストモードから通常モードになります。
■ レジスタ機能
[bit15 ∼ bit8] res:予約ビット
これらのビットからは , 00000000B が読み出されます。
書込みの場合には , 00000000B を設定してください。
[bit7] Rx:RX 端子モニタビット
Rx
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機能
0
CAN バスはドミナントであることを示します。
1
CAN バスはレセッシブであることを示します。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit6, bit5] Tx1, Tx0:TX 端子コントロールビット
Tx1, Tx0
機能
00B
通常動作 [ 初期値 ]
01B
サンプリングポイントが TX 端子に出力されます。
10B
TX 端子にドミナントを出力します。
11B
TX 端子にレセッシブを出力します。
Tx ビットを 00B 以外に設定した場合は , メッセージを送信することはできません。
[bit4] LBack:ループバックモード
LBack
機能
0
ループバックモードを禁止します。[ 初期値 ]
1
ループバックモードを許可します。
[bit3] Silent:サイレントモード
Silent
機能
0
サイレントモードを禁止します。[ 初期値 ]
1
サイレントモードを許可します。
[bit2] Basic:ベーシックモード
Basic
機能
0
ベーシックモードを禁止します。[ 初期値 ]
1
ベーシックモードを許可します。
IF1 レジスタは送信メッセージとして , IF2 レジスタは受信メッセージ
として使用されます。
[bit1, bit0] res:予約ビット
これらのビットからは , 00B が読み出されます。
書込みの場合には , 00B を設定してください。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.1.7
CAN プリスケーラ拡張レジスタ (BRPER)
CAN プリスケーラ拡張レジスタ (BRPER) は , CAN ビットタイミングで設定したプ
リスケーラと組み合せることにより , CAN コントローラで使用するプリスケーラを
拡張します。
■ レジスタ構成
図 10.4-7 CAN プリスケーラ拡張レジスタ (BRPER)
BRPER 上位バイト
bit15
res
R
アドレス
Base+0CH
bit14
res
R
bit13
res
R
bit12
res
R
bit11
res
R
bit10
res
R
bit9
res
R
bit8
res
R
初期値
00000000B
bit6
res
R
bit5
res
R
bit4
res
R
bit3
bit2
bit1
BRPE
R/W
R/W
bit0
初期値
00000000B
BRPER 下位バイト
bit7
res
R
アドレス
Base+0DH
R/W
R/W
R/W: リード / ライト可能
R:
リードオンリ
■ レジスタ機能
[bit15 ∼ bit4] res:予約ビット
これらのビットからは , 00000000 0000B が読み出されます。
書込みの場合には , 00000000 0000B を設定してください。
[bit3 ∼ bit0] BRPE:ボーレートプリスケーラ拡張ビット
CAN ビットタイミングレジスタの BRP と BRPE を組み合せることにより , 1023 ま
でボーレートプリスケーラを拡張できます。
{BRPE(MSB:4 ビット ), BRP(LSB:6 ビット )} + 1 の値が CAN コントローラのプリ
スケール値となります。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.2
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メッセージインタフェースレジスタ
CPU からメッセージ RAM へのアクセスを制御するための 2 組のメッセージインタ
フェースレジスタがあります。
メッセージ RAM への CPU アクセスを制御するために使用される 2 組のメッセージイ
ンタフェースレジスタがあります。この 2 組のレジスタは , 転送された ( する ) データ
( メッセージオブジェクト ) をバッファすることで , メッセージ RAM への CPU アクセ
スと CAN コントローラからのアクセスの競合を回避します。メッセージオブジェクト
( メッセージオブジェクトについては , 「10.4.3 メッセージオブジェクト」を参照 ) は ,
メッセージインタフェースレジスタとメッセージ RAM 間を一度に転送します。
テストベーシックモードを除き , 2 組のメッセージインタフェースレジスタの機能は同
一で , 独立して動作可能です。例えば , IF1 のメッセージインタフェースレジスタをメッ
セージRAMへの書込み動作中に, IF2のメッセージインタフェースレジスタをメッセー
ジ RAM からの読出しに使用することも可能です。表 10.4-1 に 2 組のメッセージイン
タフェースレジスタを示します。
メッセージインタフェースレジスタは , コマンドレジスタ ( コマンド要求 , コマンドマ
スクレジスタ ) と, このコマンドレジスタによって制御されるメッセージバッファレジ
スタ ( マスク , アービトレーション , メッセージ制御 , データレジスタ ) から構成され
ます。コマンドマスクレジスタは , データ転送の方向とメッセージオブジェクトのどの
部分が転送されるのかを示します。コマンド要求レジスタは , メッセージ番号の選択と ,
コマンドマスクレジスタに設定された動作を行います。
表 10.4-1 IF1, IF2 メッセージインタフェースレジスタ
アドレス
270
IF1 レジスタセット
アドレス
IF2 レジスタセット
Base + 10H
IF1 コマンド要求
Base + 40H
IF2 コマンド要求
Base + 12H
IF1 コマンドマスク
Base + 42H
IF2 コマンドマスク
Base + 14H
IF1 マスク 2
Base + 44H
IF2 マスク 2
Base + 16H
IF1 マスク 1
Base + 46H
IF2 マスク 1
Base + 18H
IF1 アービトレーション 2
Base + 48H
IF2 アービトレーション 2
Base + 1AH
IF1 アービトレーション 1
Base + 4AH
IF2 アービトレーション 1
Base + 1CH
IF1 メッセージ制御
Base + 4CH
IF2 メッセージ制御
Base + 20H
IF1 データ A1
Base + 50H
IF2 データ A1
Base + 22H
IF1 データ A2
Base + 52H
IF2 データ A2
Base + 24H
IF1 データ B1
Base + 54H
IF2 データ B1
Base + 26H
IF1 データ B2
Base + 56H
IF2 データ B2
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.2.1
IFx コマンド要求レジスタ (IFxCREQ)
IFx コマンド要求レジスタ (IFxCREQ) は , メッセージ RAM のメッセージ番号の選択
とメッセージ RAM とメッセージバッファレジスタ間の転送を行います。また , テス
トのベーシックモードでは , IF1 を送信制御用に IF2 を受信制御用として使用しま
す。
■ レジスタ構成
図 10.4-8 IFx コマンド要求レジスタ (IFxCREQ)
IFxCREQ 上位バイト
bit15
BUSY
R/W
アドレス
Base+10H
Base+40H
bit14
res
R
bit13
res
R
bit12
res
R
bit6
res
R/W
bit5
bit4
bit11
res
R
bit10
res
R
bit9
res
R
bit8
res
R
初期値
00000000B
bit3
bit2
bit1
Message Number
R/W
R/W
R/W
R/W
bit0
初期値
00000001B
IFxCREQ 下位バイト
bit7
res
R/W
アドレス
Base+11H
Base+41H
R/W
R/W
R/W: リード / ライト可能
R:
リードオンリ
■ レジスタ機能
IFx コマンド要求レジスタへメッセージ番号を書き込むと , すぐにメッセージ RAM と
メッセージバッファレジスタ ( マスク , アービトレーション , メッセージ制御 , データ
レジスタ ) とのメッセージ転送が開始されます。この書込み動作で , BUSY ビットが
"1" にセットされて転送処理中であることを示します。その転送が終了すると , BUSY
ビットが "0" にリセットされます。
BUSY ビットが "1" のときに , CPU からメッセージインタフェースレジスタへアクセス
が発生すると , BUSY ビットが "0" になるまで ( コマンド要求レジスタ書込み後 , クロッ
クで 3 ∼ 6 サイクル期間 ) , CPU をウェイトさせます。
テストベーシックモードでは , BUSY ビットの使用方法が異なります。IF1 コマンド要
求レジスタは , 送信メッセージとして使用され , BUSY ビットに "1" をセットすること
によりメッセージ送信開始を指示します。メッセージ転送が正常に終了すると , BUSY
ビットは "0" にリセットされます。また , BUSY ビットを "0" にリセットすることによ
り , いつでもメッセージ転送を中断させることが可能です。
IF2 コマンド要求レジスタは , 受信メッセージとして使用され , BUSY ビットを "1" に
セットすることにより , 受信したメッセージを IF2 メッセージインタフェースレジスタ
に格納します。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit15] BUSY:ビジーフラグビット
• テストベーシックモード以外
BUSY
機能
0
メッセージインタフェースレジスタとメッセージ RAM 間でデータ
転送処理を行っていないことを示します。[ 初期値 ]
1
メッセージインタフェースレジスタとメッセージ RAM 間でデータ
転送処理中であることを示します。
• テストベーシックモード
- IF1 コマンド要求レジスタ
BUSY
機能
0
メッセージ送信を禁止します。
1
メッセージ送信を許可します。
- IF2 コマンド要求レジスタ
BUSY
機能
0
メッセージ受信を禁止します。
1
メッセージ受信を許可します。
BUSY ビットは , 読出しおよび書込みが可能です。テストのベーシックモード時以
外は , このビットに何を書いても動作に影響しません ( ベーシックモードについて
は , 「10.5.7 テストモード」を参照 )。
[bit14 ∼ bit6] res:予約ビット
これらのビットからは , 000000000B が読み出されます。
書込みの場合には 000000000B を設定してください。
[bit5 ∼ bit0] Message Number:メッセージ番号
(32 メッセージバッファ CAN 用 )
Message Number
00H
機能
設定禁止です。
設定した場合 , 20H として解釈され , 20H が読み出されま
す。
01H ∼ 20H
処理を行うメッセージ番号を設定します。
21H ∼ 3FH
設定禁止です。
設定した場合 , 01H ∼ 1FH として解釈され , 解釈された値
が読み出されます。
272
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit7 ∼ bit0] Message Number:メッセージ番号
(128 メッセージバッファ CAN 用 )
Message Number
00H
機能
設定禁止です。
設定した場合 , 20H として解釈され , 20H が読み出されま
す。
01H ∼ 80H
処理を行うメッセージ番号を設定します。
81H ∼ FFH
設定禁止です。
設定した場合 , 01H ∼ 7FH として解釈され , 解釈された値
が読み出されます。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.2.2
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IFx コマンドマスクレジスタ (IFxCMSK)
IFx コマンドマスクレジスタ (IFxCMSK) は , メッセージインタフェースレジスタと
メッセージ RAM 間の転送方向を制御し , どのデータを更新するかを設定します。ま
た , テストベーシックモードでは本レジスタは無効となります。
■ レジスタ構成
図 10.4-9 IFx コマンドマスクレジスタ (IFxCMSK)
IFxCMSK 上位バイト
bit15
res
R
アドレス
Base+12H
Base+42H
bit14
res
R
bit13
res
R
bit12
res
R
bit11
res
R
bit6
bit5
bit4
bit3
Arb
Control
CIP
R/W
R/W
R/W
bit10
res
R
bit9
res
R
bit8
res
R
初期値
00000000B
IFxCMSK 下位バイト
bit7
アドレス
Base+13H
Base+43H
WR/RD Mask
R/W
R/W
bit2
bit1
bit0
TxRqst/
Data A Data B
NewDat
R/W
R/W
R/W
初期値
00000000B
R/W: リード / ライト可能
R:
リードオンリ
テストベーシックモードではこのレジスタの設定は無効となります。
■ レジスタ機能
[bit15 ∼ bit8] res:予約ビット
これらのビットからは , 00000000B が読み出されます。
書込みの場合には 00000000B を設定してください。
[bit7] WR/RD:ライト / リード制御ビット
WR/RD
機能
0
メッセージ RAM からデータを読み出すことを示します。メッセージ RAM からの読
出しは IFx コマンド要求レジスタへの書込みによって実行されます。メッセージ
RAM から読み出すデータは , Mask, Arb, Control, CIP, TxRqst/NewDat, Data A, Data B
ビットの設定に依存します。[ 初期値 ]
1
メッセージ RAM へデータを書き込むことを示します。メッセージ RAM への書込み
は IFx コマンド要求レジスタへの書込みによって実行されます。メッセージ RAM へ
の書込みデータは , Mask, Arb, Control, CIP, TxRqst/NewDat, Data A, Data B ビットの設
定に依存します。
リセット後 , メッセージ RAM のデータは不定です。メッセージ RAM のデータが不
定状態でメッセージ RAM のデータを読み出すことは禁止です。
IFx コマンドマスクレジスタの bit6 ∼ bit0 は , 転送方向 (WR/RD ビット ) の設定により
異なる意味があります。
274
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
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● 転送方向がライトの場合 (WR/RD=1)
[bit6] Mask:マスクデータ更新ビット
Mask
機能
0
メッセージオブジェクトのマスクデータ
(ID マスク + MDir + MXtd) を更新しない [ 初期値 ]
1
メッセージオブジェクトのマスクデータ
(ID マスク + MDir + MXtd) を更新する
[bit5] Arb:アービトレーションデータ更新ビット
Arb
機能
0
メッセージオブジェクトのアービトレーションデータ
(ID + Dir + Xtd + MsgVal) を更新しない [ 初期値 ]
1
メッセージオブジェクトのアービトレーションデータ
(ID + Dir + Xtd + MsgVal) を更新する
[bit4] Control:制御データ更新ビット
Control
機能
0
メッセージオブジェクトの制御データ (IFx メッセージ制御レジス
タ ) を更新しない [ 初期値 ]
1
メッセージオブジェクトの制御データ (IFx メッセージ制御レジス
タ ) を更新する
[bit3] CIP:割込みクリアビット
本ビットに "0" または "1" を設定しても CAN コントローラへの動作に影響を与えま
せん。
[bit2] TxRqst/NewDat:メッセージ送信要求ビット
TxRqst/NewDat
機能
0
メッセージオブジェクトおよび CAN 送信要求レジスタの
TxRqst ビットを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN 送信要求レジスタの
TxRqst ビットに "1" を設定 ( 送信要求 )
IFx コマンドマスクレジスタの TxRqst/NewDat ビットが "1" に設定されると , IFxメッ
セージ制御レジスタの TxRqst ビットの設定は無効となります。
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275
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit1] Data A:データ 0 ∼ 3 更新ビット
Data A
機能
0
メッセージオブジェクトのデータ 0 ∼ 3 を更新しない [ 初期値 ]
1
メッセージオブジェクトのデータ 0 ∼ 3 を更新する
[bit0] Data B:データ 4 ∼ 7 更新ビット
Data B
機能
0
メッセージオブジェクトのデータ 4 ∼ 7 を更新しない [ 初期値 ]
1
メッセージオブジェクトのデータ 4 ∼ 7 を更新する
「10.4.3 メッセージオブジェクト」を参照してください。
● 転送方向がリードの場合 (WR/RD=0)
メッセージオブジェクトへの読出しアクセスにより , IntPnd および NewDat ビットは
"0" にリセットすることが可能です。ただし , IFx メッセージ制御レジスタの IntPnd お
よび NewDat ビットには , 読出しアクセスによりリセットされる前の IntPnd, NewDat
ビットが格納されます。
テストのベーシックモードでは無効となります。
[bit6] Mask:マスクデータ更新ビット
Mask
機能
0
メッセージオブジェクトから IFx マスクレジスタ 1, 2 へデータ
(ID マスク + MDir + MXtd ) を転送しない [ 初期値 ]
1
メッセージオブジェクトから IFx マスクレジスタ 1, 2 へデータ
(ID マスク + MDir + MXtd ) を転送する
[bit5] Arb:アービトレーションデータ更新ビット
Arb
276
機能
0
メッセージオブジェクトから IFx アービトレーション 1, 2 へデータ
(ID+ Dir + Xtd + MsgVal) を転送しない [ 初期値 ]
1
メッセージオブジェクトから IFx アービトレーション 1, 2 へデータ
(ID+ Dir + Xtd + MsgVal) を転送する
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
[bit4] Control:制御データ更新ビット
Control
機能
0
メッセージオブジェクトから IFx メッセージ制御レジスタへデータ
を転送しない [ 初期値 ]
1
メッセージオブジェクトから IFx メッセージ制御レジスタへデータ
を転送する
[bit3] CIP:割込みクリアビット
CIP
機能
0
メッセージオブジェクトおよび CAN 割込みペンディングレジスタ
の IntPnd ビットを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN 割込みペンディングレジスタ
の IntPnd ビットを "0" にクリア
[bit2] TxRqst/NewDat:データ更新ビット
TxRqst/NewDat
機能
0
メッセージオブジェクトおよび CAN データ更新レジスタの
NewDat ビットを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN データ更新レジスタの
NewDat ビットを "0" にクリア
[bit1] Data A:データ 0 ∼ 3 更新ビット
Data A
機能
0
メッセージオブジェクトおよび CAN データレジスタ A1, A2 のデー
タを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN データレジスタ A1, A2 のデー
タを更新
[bit0] Data B:データ 4 ∼ 7 更新ビット
Data B
機能
0
メッセージオブジェクトおよび CAN データレジスタ B1, B2 のデー
タを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN データレジスタ B1, B2 のデー
タを更新
「10.4.3 メッセージオブジェクト」を参照してください。
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277
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.2.3
MB91210 シリーズ
IFx マスクレジスタ 1, 2 (IFxMSK1, IFxMSK2)
IFx マスクレジスタ (IFxMSK1, IFxMSK2) は , メッセージ RAM のメッセージオブ
ジェクトマスクデータをライト / リードするために用いられます。また , テストベー
シックモードでは , 設定されているマスクデータは無効となります。
各ビットの機能については , 「10.4.3 メッセージオブジェクト」を参照してくださ
い。
■ レジスタ構成
図 10.4-10 IFx マスクレジスタ 1, 2 (IFxMSK1, IFxMSK2)
IFxMSK2 上位バイト
アドレス
Base+14H
Base+44H
bit15
MXtd
R/W
bit14
MDir
R/W
bit13
res
R
bit7
bit6
bit5
R/W
bit12
R/W
bit11
bit10
bit9
Msk28 ∼ Msk24
R/W
R/W
R/W
bit8
初期値
11111111B
R/W
IFxMSK2 下位バイト
アドレス
Base+15H
Base+45H
bit2
bit1
bit0
R/W
bit4
bit3
Msk23 ∼ Msk16
R/W
R/W
R/W
R/W
R/W
R/W
bit15
bit14
bit13
bit10
bit9
bit8
R/W
R/W
R/W
bit12
bit11
Msk15 ∼ Msk8
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit2
bit1
bit0
R/W
R/W
R/W
bit4
bit3
Msk7 ∼ Msk0
R/W
R/W
R/W
R/W
R/W
初期値
11111111B
IFxMSK1 上位バイト
アドレス
Base+16H
Base+46H
初期値
11111111B
IFxMSK1 下位バイト
アドレス
Base+17H
Base+47H
初期値
11111111B
R/W: リード / ライト可能
R:
リードオンリ
IFx マスクレジスタのビット説明については , 「10.4.3 メッセージオブジェクト」を参
照してください。
レジスタの予約ビット (IFx マスクレジスタ 2 の bit13) からは "1" が読み出されます。書
込み時は , "1" を書き込んでください。
278
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.2.4
IFx アービトレーションレジスタ 1, 2
(IFxARB1, IFxARB2)
IFx アービトレーションレジスタ (IFxARB1, IFxARB2) レジスタは , メッセージ
RAM のメッセージオブジェクトアービトレーションデータをライト / リードするた
めに用いられます。また , テストベーシックモードでは無効となります。
各ビットの機能については , 「10.4.3 メッセージオブジェクト」を参照してくださ
い。
■ レジスタ構成
図 10.4-11 IFx アービトレーションレジスタ 1, 2 (IFxARB1, IFxARB2)
IFxARB2 上位バイト
アドレス
Base+18H
Base+48H
bit15
MsgVal
R/W
bit14
Xtd
R/W
bit13
Dir
R/W
bit12
bit7
bit6
bit5
R/W
R/W
R/W
bit4
bit3
ID23 ∼ ID16
R/W
R/W
bit15
bit14
bit13
R/W
R/W
R/W
bit7
bit6
bit5
R/W
R/W
R/W
R/W
bit11
bit10
bit9
ID28 ∼ ID24
R/W
R/W
R/W
bit8
初期値
00000000B
R/W
IFxARB2 下位バイト
アドレス
Base+19H
Base+49H
bit2
bit1
bit0
R/W
R/W
R/W
bit12
bit11
ID15 ∼ ID8
R/W
R/W
bit10
bit9
bit8
R/W
R/W
R/W
bit4
bit3
ID7 ∼ ID0
R/W
R/W
bit2
bit1
bit0
R/W
R/W
R/W
初期値
00000000B
IFxARB1 上位バイト
アドレス
Base+1AH
Base+4AH
初期値
00000000B
IFxARB1 下位バイト
アドレス
Base+1BH
Base+4BH
初期値
00000000B
R/W: リード / ライト可能
IFx アービトレーションレジスタのビット説明については , 「10.4.3 メッセージオブ
ジェクト」を参照してください。
送信途中でメッセージオブジェクトの MsgVal ビットを "0" にクリアした場合 , 送信が
完了した時点で CAN ステータスレジスタの TxOk ビットは "1" になりますが , メッセー
ジオブジェクトおよび CAN 送信要求レジスタの TxRqst ビットは "0" にクリアされま
せん。メッセージインタフェースレジスタによって TxRqst ビットを "0" にクリアして
ください。
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279
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.2.5
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IFx メッセージ制御レジスタ (IFxMCTR)
IFx メッセージ制御レジスタ (IFxMCTR) は , メッセージ RAM のメッセージオブジェ
クト制御データをリード / ライトするために用いられます。また , テストベーシック
モードでは , IF1 メッセージ制御レジスタは無効となります。IF2 メッセージ制御レ
ジスタの NewDat と MsgLst は通常の動作を行い , DLC ビットは受信したメッセー
ジの DLC を表示します。その他の制御ビットは無効 ("0") として動作します。
各ビットの機能については , 「10.4.3 メッセージオブジェクト」を参照してくださ
い。
■ レジスタ構成
図 10.4-12 IFx メッセージ制御レジスタ (IFxMCTR)
IFxMCTR 上位バイト
アドレス
Base+1CH
Base+4CH
bit15
bit14
bit13
bit12
NewDat MsgLst IntPnd UMask
R/W
R/W
R/W
R/W
bit11
TxIE
R/W
bit10
RxIE
R/W
bit9
bit8
RmtEn TxRqst
R/W
R/W
初期値
00000000B
IFxMCTR 下位バイト
アドレス
Base+1DH
Base+4DH
bit7
EoB
R/W
bit6
res
R
bit5
res
R
bit4
res
R
bit3
R/W
bit2
bit1
DLC3 ∼ DLC0
R/W
R/W
bit0
初期値
00000000B
R/W
R/W: リード / ライト可能
R:
リードオンリ
IFx メッセージ制御レジスタのビット説明については , 「10.4.3 メッセージオブジェク
ト」を参照してください。
TxRqst, NewDat および IntPnd ビットは , IFx コマンドマスクレジスタの WR/RD ビット
の設定によって以下のような動作になります。
● 転送方向がライトの場合 (IFx コマンドマスクレジスタ:WR/RD=1)
IFx コマンドマスクレジスタの TxRqst/NewDat が "0" に設定されている場合のみ , 本レ
ジスタの TxRqst ビットが有効となります。
● 転送方向がリードの場合 (IFx コマンドマスクレジスタ:WR/RD=0)
IFx コマンドマスクレジスタの CIP ビットを "1" に設定し , IFx コマンド要求レジスタ
への書込みによりメッセージオブジェクトおよびCAN割込みペンディングレジスタの
IntPnd ビットをリセットした場合 , 本レジスタにはリセットされる前の IntPnd ビット
が格納されます。
IFx コマンドマスクレジスタの TxRqst/NewDat ビットを "1" に設定し , IFx コマンド要
求レジスタへの書込みによりメッセージオブジェクトおよびCANデータ更新レジスタ
の NewDat ビットをリセットした場合 , 本レジスタにはリセットする前の NewDat ビッ
トが格納されます。
280
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.2.6
IFx データレジスタ A1, A2, B1, B2
(IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
IFx データレジスタ (IFxDTA1, IFxDTA2, IFxDTAB1, IFXDTB2) は , メッセージ
RAM のメッセージオブジェクト送受信データをリード / ライトするために用いられ
ます。データフレームの送受信にのみ使用され , リモートフレームの送受信には使
用されません。
■ レジスタ構成
addr+0
addr+1
addr+2
addr+3
IFx メッセージデータ A1 ( アドレス 20H, 50H)
Data(0)
Data(1)
−
−
IFx メッセージデータ A2 ( アドレス 22H, 52H)
−
−
Data(2)
Data(3)
IFx メッセージデータ B1 ( アドレス 24H, 54H)
Data(4)
Data(5)
−
−
IFx メッセージデータ B2 ( アドレス 26H, 56H)
−
−
Data(6)
Data(7)
IFx メッセージデータ A2 ( アドレス 30H, 60H)
Data(3)
Data(2)
−
−
IFx メッセージデータ A1 ( アドレス 32H, 62H)
−
−
Data(1)
Data(0)
IFx メッセージデータ B2 ( アドレス 34H, 64H)
Data(7)
Data(6)
−
−
IFx メッセージデータ B1 ( アドレス 36H, 66H)
−
−
Data(5)
Data(4)
図 10.4-13 IFx データレジスタ A1, A2, B1, B2 (IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
IFxDTA1, IFxDTA2 IFxDTB1, IFxDTB2
bit15
bit7
bit14
bit6
bit13
bit5
R/W
R/W
R/W
bit12
bit11
bit4
bit3
Data
R/W
R/W
bit10
bit2
bit9
bit1
bit8
bit0
R/W
R/W
R/W
初期値
00000000B
R/W: リード / ライト可能
■ レジスタ機能
● 送信メッセージデータの設定
設定したデータは , MSB (bit7, bit15) より開始して Data(0), Data(1), ... , Data(7) の順で送
信されます。
● 受信メッセージデータ
受信メッセージデータは , MSB (bit7, bit15) より開始して Data(0), Data(1), ... , Data(7) の
順で格納されます。
受信メッセージデータが8バイトより少ない場合は, データレジスタの残りのバイトは
不定です。
メッセージオブジェクトへの転送は , Data A もしくは Data B の 4 バイト単位で行われ
ますので , 4 バイトのある一部のデータだけを更新することはできません。
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281
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
メッセージオブジェクト
10.4.3
メッセージ RAM には , 32 ( 品種によって 128 まで ) のメッセージオブジェクトがあ
ります。メッセージ RAM への CPU アクセスと CAN コントローラからのアクセス
の競合を回避するために , CPU はメッセージオブジェクトへの直接アクセスはでき
ません。これらのアクセスは , IFx メッセージインタフェースレジスタ経由で行いま
す。
メッセージオブジェクトの構成と機能を説明します。
■ メッセージオブジェクトの構成
表 10.4-2 メッセージオブジェクトの構成
UMask
Msk28 ∼
Msk0
MsgVal ID28 ∼ ID0
MXtd MDir
Xtd
Dir
EoB
NewDat
MsgLst RxIE TxIE IntPnd RmtEn TxRqst
DLC3 ∼
Data0 Data1 Data2 Data3 Data4 Data5
DLC0
Data6
Data7
<注意事項>
メッセージオブジェクトは , CAN 制御レジスタの Init ビット , ハードウェアリセットでは
初期化されません。ハードウェアリセットの場合 , ハードウェアリセット解除後 , CPU に
よってメッセージ RAM を初期化するかメッセージ RAM の MsgVal を "0" にしてください。
■ メッセージオブジェクトの機能
ID28 ∼ ID0, Xtd, Dir ビットは , メッセージを送信する場合 , ID とメッセージの種類に
使用されます。メッセージを受信する場合 , Msk28 ∼ Msk0, MXtd, MDir ビットととも
にアクセプタンスフィルタで使用されます。
アクセプタンスフィルタを通過したデータフレームもしくはリモートフレームは ,
メッセージオブジェクトに格納されます。Xtd は拡張フレームか標準フレームかを示し ,
Xtd が "1" の場合は 29 ビット ID ( 拡張フレーム ) を , Xtd が "0" の場合は 11 ビット ID
( 標準フレーム ) を受信します。
受信したデータフレームもしくはリモートフレームが 1 つ以上のメッセージオブジェ
クトと一致した場合は , 一致した最小のメッセージ番号に格納されます。詳細は ,
「10.5.3 メッセージ受信動作」の「■ 受信メッセージのアクセプタンスフィルタ」を参
照してください。
282
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
MsgVal:有効メッセージビット
MsgVal
機能
0
メッセージオブジェクトは無効です。
メッセージの送受信を行いません。
1
メッセージオブジェクトは有効です。
メッセージの送受信が可能となります。
• CAN 制御レジスタの Init ビットを "0" にリセットする前の初期化中に , すべての
未使用メッセージオブジェクトの MsgVal ビットを CPU でリセットしてくださ
い。
• ID28 ∼ ID0, Xtd, Dir, DLC3 ∼ DLC0 を変更する前 , もしくはメッセージオブジェ
クトが必要ない場合は , MsgVal ビットを必ず "0" にリセットしてください。
• 送信中に MsgVal ビットを "0" にすると送信が完了した時点で CAN ステータス
レジスタの TxOk ビットは "1" になりますが , メッセージオブジェクトおよび
CAN 送信要求レジスタの TxRqst ビットは "0" にクリアされません。メッセージ
インタフェースレジスタによって TxRqst ビットを "0" にクリアしてください。
UMask:アクセプタンスマスク許可ビット
UMask
機能
0
Msk28 ∼ Msk0, MXtd, MDir を使用しません。
1
Msk28 ∼ Msk0, MXtd, MDir を使用します。
• CAN 制御レジスタの Init ビットが "1" のとき , あるいは MsgVal ビットが "0" の
ときに UMask ビットを変更してください。
• Dir ビットが "1" かつ RmtEn ビットが "0" のとき , UMask の設定により動作が異
なります。
- UMask が "1" の場合は , アクセプタンスフィルタを通過してリモートフレー
ムを受信すると , TxRqst ビットを "0" にリセットします。そのとき , 受信した
ID, IDE, RTR, DLC はメッセージオブジェクトに格納され , NewDat ビットは
"1" にセットされ , データは変更されません ( データフレームのように取り扱
います )。
- UMask が "0" の場合は , リモートフレーム受信に対して TxRqst ビットはその
まま保持され , リモートフレームを無視します。
ID28 ∼ ID0:メッセージ ID
ID
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機能
ID28 ∼ ID0
29 ビット ID ( 拡張フレーム ) を指示
ID28 ∼ ID18
11 ビット ID ( 標準フレーム ) を指示
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283
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
Msk28 ∼ Msk0:ID マスク
Msk
機能
0
メッセージオブジェクトの ID と対応するビットのマスクあり
1
メッセージオブジェクトの ID と対応するビットのマスクなし
11 ビット ID ( 標準フレーム ) がメッセージオブジェクトに設定されると , 受信した
データフレームの ID は , ID28 ∼ ID18 へ書き込まれます。ID マスクは , Msk28 ∼
Msk18 が使用されます。
Xtd:拡張 ID 許可ビット
Xtd
機能
0
メッセージオブジェクトは 11 ビット ID ( 標準フレーム )
1
メッセージオブジェクトは 29 ビット ID ( 拡張フレーム )
MXtd:拡張 ID マスクビット
MXtd
機能
0
アクセプタンスフィルタでの拡張 ID ビット (IDE) のマスクあり
1
アクセプタンスフィルタでの拡張 ID ビット (IDE) のマスクなし
Dir:メッセージ方向ビット
284
Dir
機能
0
受信方向を示します。
TxRqst が "1" にセットされると , リモートフレームの送信を行い ,
TxRqst が "0" のときは , アクセプタンスフィルタを通過したデータ
フレームを受信します。
1
送信方向を示します。
TxRqst が "1" にセットされると , データフレームを送信し , TxRqst
が "0" で RmtEn が "1" にセットされている場合 , アクセプタンス
フィルタを通過したリモートフレームの受信によって , CAN コント
ローラ自身が TxRqst を "1" にセットします。
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
MDir:メッセージ方向マスクビット
MDir
機能
0
アクセプタンスフィルタでのメッセージ方向ビット (Dir) の
マスクあり
1
アクセプタンスフィルタでもメッセージ方向ビット (Dir) の
マスクなし
<注意事項>
MDir ビットには常に "1" を設定してください。
EoB:エンドオブバッファビット ( 詳細は , 「10.5.4 FIFO バッファ機能」を参照 )
EoB
機能
0
メッセージオブジェクトは FIFO バッファとして使用され ,
最終メッセージでない
1
単一メッセージオブジェクト ,
または FIFO バッファの最終メッセージオブジェクト
EoB ビットは , 2 ∼ 32 メッセージの FIFO バッファを構成するために使用します。
単一メッセージオブジェクト (FIFO を使用しない場合 ) は , 必ず EoB ビットに "1"
を設定してください。
NewDat: データ更新ビット
NewDat
機能
0
有効データなし
1
有効データあり
MsgLst: メッセージロスト
MsgLst
機能
0
メッセージロストの発生なし
1
メッセージロスト発生
MsgLst ビットは Dir ビットが "0" のとき ( 受信方向 ) のみ有効です。
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285
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
RxIE:受信割込みフラグイネーブルビット
RxIE
機能
0
フレーム受信成功後 , IntPnd の変更なし
1
フレーム受信成功後 , IntPnd は "1" にセット
TxIE:送信割込みフラグイネーブルビット
TxIE
機能
0
フレーム送信成功後 , IntPnd の変更なし
1
フレーム送信成功後 , IntPnd は "1" にセット
IntPnd:割込みペンディングビット
IntPnd
機能
0
割込み要因なし
1
割込み要因あり
ほかに優先度の高い割込みがない場合は , CAN 割込みレジスタの
IntId ビットはこのメッセージオブジェクトを示します。
RmtEn:リモートイネーブル
RmtEn
機能
0
リモートフレームの受信での , TxRqst の変更なし
1
Dir ビットが "1" でリモートフレームを受信すると , TxRqst は "1" に
セット
Dir ビットが "1" かつ RmtEn ビットが "0" のとき , UMask の設定により動作が異な
ります。
- UMask が "1" の場合は , アクセプタンスフィルタを通過してリモートフレームを
受信したとき , TxRqst ビットを "0" にリセットします。そのとき , 受信した ID,
IDE, RTR, DLC はメッセージオブジェクトに格納され , NewDat ビットは "1" に
セットされ , データは変更されません ( データフレームのように取り扱われます ) 。
- UMask が "0" の場合は , リモートフレーム受信に対して TxRqst ビットはそのまま
保持され , リモートフレームを無視します。
286
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
TxRqst:送信要求ビット
TxRqst
機能
0
送信アイドル状態 ( 送信中でもなく , 送信待ち状態でもない )
1
送信中 , または送信待ち状態
DLC3 ∼ DLC0:データ長コード
DLC3 ∼ DLC0
機能
0∼8
データフレーム長は 0 ∼ 8 バイト
9 ∼ 15
設定禁止
設定された場合は , 8 バイト長となります。
データフレームを受信すると DLC ビットには , 受信した DLC が格納されます。
Data0 ∼ Data7:データ 0 ∼ 7
Data0 ∼ Data7
機能
Data 0
CAN データフレームの最初のデータバイト
Data 1
CAN データフレームの 2 番目のデータバイト
Data 2
CAN データフレームの 3 番目のデータバイト
Data 3
CAN データフレームの 4 番目のデータバイト
Data 4
CAN データフレームの 5 番目のデータバイト
Data 5
CAN データフレームの 6 番目のデータバイト
Data 6
CAN データフレームの 7 番目のデータバイト
Data 7
CAN データフレームの 8 番目のデータバイト
• CAN バスへのシリアル出力は , MSB ( ビット 7 もしくはビット 15) より出力され
ます。
• 受信メッセージデータが 8 バイトより少ない場合は , データレジスタの残りのバ
イトデータは不定です。
• メッセージオブジェクトへの転送は , Data A もしくは Data B の 4 バイト単位で
行われますので, 4バイトのある一部のデータだけを更新することはできません。
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287
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
10.4.4
MB91210 シリーズ
メッセージハンドラレジスタ
メッセージハンドラレジスタは , すべて読出し専用です。メッセージオブジェクト
の TxRqst, NewDat, IntPnd, MsgVal, IntId ビットは , ステータスを表示します。
■ メッセージハンドラレジスタ
• CAN 送信要求レジスタ 1, 2 (TREQR1, TREQR2)
• CAN データ更新レジスタ 1, 2 (NEWDT1, NEWDT2)
• CAN 割込みペンディングレジスタ 1, 2 (INTPND1, INTPND2)
• CAN メッセージ有効レジスタ 1, 2 (MSGVAL1, MSGVAL2)
288
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.4.1
CAN 送信要求レジスタ (TREQR1, TREQR2)
CAN 送信要求レジスタ (TREQR1, TREQR2) は , 全メッセージオブジェクトの
TxRqst ビットを表示します。TxRqst ビットを読み出すことにより , どのメッセー
ジオブジェクトの送信要求がペンディング中であるかをチェックすることができま
す。
■ レジスタ構成
図 10.4-14 CAN 送信要求レジスタ (TREQR1, TREQR2)
TREQR2 上位バイト
アドレス
Base+80H
bit15
bit14
R
R
bit13
bit12
bit11
bit10
TxRqst32 ∼ TxRqst25
R
R
R
R
bit9
bit8
R
R
bit5
bit4
bit3
bit2
TxRqst24 ∼ TxRqst17
R
R
R
R
bit1
bit0
R
R
bit13
bit12
bit11
bit10
TxRqst16 ∼ TxRqst9
R
R
R
R
bit9
bit8
R
R
bit5
bit1
bit0
R
R
初期値
00000000B
TREQR2 下位バイト
アドレス
Base+81H
bit7
bit6
R
R
初期値
00000000B
TREQR1 上位バイト
アドレス
Base+82H
bit15
bit14
R
R
初期値
00000000B
TREQR1 下位バイト
アドレス
Base+83H
R:
bit7
bit6
R
R
bit4
bit3
bit2
TxRqst8 ∼ TxRqst1
R
R
R
R
初期値
00000000B
リードオンリ
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289
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
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■ レジスタ機能
TxRqst32 ∼ TxRqst1:送信要求ビット
TxRqst32 ∼
TxRqst1
機能
0
送信アイドル状態 ( 送信中でもなく , 送信待ち状態でもない )
1
送信中 , または送信待ち状態
TxRqst ビットのセット / リセット条件を以下に示します。
• セット条件
- IFx コマンドマスクレジスタの WR/RD に "1", TxRqst に "1" を設定し , IFx コマ
ンド要求レジスタへの書込みにより特定オブジェクトの TxRqst にセットでき
ます。
- IFx コマンドマスクレジスタの WR/RD に "1", TxRqst に "0", IFx メッセージ制
御レジスタの TxRqst に "1" を設定した場合 , IFx コマンド要求レジスタへの書
込みにより特定オブジェクトの TxRqst にセットできます。
- Dir ビットを "1", RmtEn ビットを "1" に設定し , アクセプタンスフィルタを通
過したリモートフレームの受信によりセットされます。
• リセット条件
- IFx コマンドマスクレジスタの WR/RD に "1", TxRqst に "0", IFx メッセージ制
御レジスタの TxRqst に "0" を設定した場合 , IFx コマンド要求レジスタへの書
込みにより特定オブジェクトの TxRqst をリセットできます。
- フレームの送信が正常終了すると , リセットされます。
- Dir が "1", RmtEn が "0", UMask が "1" の場合 , アクセプタンスフィルタを通過
したリモートフレームの受信によりリセットされます。
32 メッセージバッファ以上を搭載する CAN マクロにおける送信要求ビットについ
ては以下の表を参照してください。
addr + 0
addr + 1
addr + 2
addr + 3
TREQR4
および
TREQR3
TxRqst64 ∼
TxRqst33
( アドレス 84H)
TxRqst64 ∼
TxRqst57
TxRqst56 ∼
TxRqst49
TxRqst48 ∼
TxRqst41
TxRqst40 ∼
TxRqst33
TREQR6
および
TREQR5
TxRqst96 ∼
TxRqst65
( アドレス 88H)
TxRqst96 ∼
TxRqst89
TxRqst88 ∼
TxRqst81
TxRqst80 ∼
TxRqst73
TxRqst72 ∼
TxRqst65
TREQR8
および
TREQR7
TxRqst128 ∼
TxRqst97
( アドレス 8CH)
TxRqst128 ∼
TxRqst121
TxRqst120 ∼
TxRqst113
TxRqst112 ∼
TxRqst105
TxRqst104 ∼
TxRqst97
290
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10.4 CAN レジスタ機能
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10.4.4.2
CAN データ更新レジスタ (NEWDT1, NEWDT2)
CAN データ更新レジスタ (NEWDT1, NEWDT2) は , 全メッセージオブジェクトの
NewDat ビットを表示します。NewDat ビットを読み出すことにより , どのメッセー
ジオブジェクトのデータが更新されたかをチェックすることができます。
■ レジスタ構成
図 10.4-15 CAN データ更新レジスタ (NEWDT1, NEWDT2)
NEWDT2 上位バイト
アドレス
Base+90H
bit15
bit14
R
R
bit13
bit12
bit11
bit10
NewDat32 ∼ NewDat25
R
R
R
R
bit9
bit8
R
R
bit5
bit4
bit3
bit2
NewDat24 ∼ NewDat17
R
R
R
R
bit1
bit0
R
R
bit13
bit12
bit11
bit10
NewDat16 ∼ NewDat9
R
R
R
R
bit9
bit8
R
R
bit5
bit1
bit0
R
R
初期値
00000000B
NEWDT2 下位バイト
アドレス
Base+91H
bit7
bit6
R
R
初期値
00000000B
NEWDT1 上位バイト
アドレス
Base+92H
bit15
bit14
R
R
初期値
00000000B
NEWDT1 下位バイト
アドレス
Base+93H
R:
bit7
bit6
R
R
bit4
bit3
bit2
NewDat8 ∼ NewDat1
R
R
R
R
初期値
00000000B
リードオンリ
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10.4 CAN レジスタ機能
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■ レジスタ機能
NewDat32 ∼ NewDat1:データ更新ビット
NewDat32 ∼ NewDat1
機能
0
更新データなし
1
更新データあり
NewDat ビットのセット / リセット条件を以下に示します。
• セット条件
- IFx コマンドマスクレジスタの WR/RD に "1", IFx メッセージ制御レジスタの
NewDat に "1" を設定して , IFx コマンド要求レジスタの書込みにより特定オブ
ジェクトにセットできます。
- アクセプタンスフィルタを通過したデータフレームの受信によりセットされ
ます。
- Dir が "1", RmtEn が "0", UMask が "1" の場合 , アクセプタンスフィルタを通過
したリモートフレームの受信によりセットされます。
• リセット条件
- IFx コマンドマスクレジスタの WR/RD に "0", NewDat に "1" を設定した場合 ,
IFx コマンド要求レジスタの書込みにより特定オブジェクトの NewDat をリ
セットできます。
- IFx コマンドマスクレジスタの WR/RD に "1", IFx メッセージ制御レジスタの
NewDat を "0" に設定した場合 , IFx コマンド要求レジスタの書込みにより特定
オブジェクトの NewDat をリセットできます。
- 送信用シフトレジスタ ( 内部レジスタ ) へデータを転送終了後にリセットされ
ます。
32 メッセージバッファ以上を搭載する CAN マクロにおけるデータ更新ビットにつ
いては以下の表を参照してください。
addr + 0
addr + 1
addr + 2
addr + 3
NEWDT4
および
NEWDT3
NewDat64 ∼
NewDat33
( アドレス 94H)
NewDat64 ∼
NewDat57
NewDat56 ∼
NewDat49
NewDat48 ∼
NewDat41
NewDat40 ∼
NewDat33
NEWDT6
および
NEWDT5
NewDat96 ∼
NewDat65
( アドレス 98H)
NewDat96 ∼
NewDat89
NewDat88 ∼
NewDat81
NewDat80 ∼
NewDat73
NewDat72 ∼
NewDat65
NEWDT8
および
NEWDT7
NewDat128 ∼
NewDat97
( アドレス 9CH)
NewDat128 ∼
NewDat121
NewDat120 ∼
NewDat113
NewDat112 ∼
NewDat105
NewDat104 ∼
NewDat97
292
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10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.4.3
CAN 割込みペンディングレジスタ
(INTPND1, INTPND2)
CAN 割込みペンディングレジスタ (INTPND1, INTPND2) は , 全メッセージオブジェ
クトの IntPnd ビットを表示します。IntPnd ビットを読み出すことにより , どのメッ
セージオブジェクトが割込みペンディング中であるかをチェックすることができま
す。
■ レジスタ構成
図 10.4-16 CAN 割込みペンディングレジスタ (INTPND1, INTPND2)
INTPND2 上位バイト
アドレス
Base+A0H
bit15
bit14
R
R
bit13
bit12
bit11
bit10
IntPnd32 ∼ IntPnd25
R
R
R
R
bit9
bit8
R
R
bit5
bit1
bit0
R
R
bit9
bit8
R
R
bit1
bit0
R
R
初期値
00000000B
INTPND2 下位バイト
アドレス
Base+A1H
bit7
bit6
R
R
bit4
bit3
bit2
IntPnd24 ∼ IntPnd17
R
R
R
R
初期値
00000000B
INTPND1 上位バイト
アドレス
Base+A2H
bit15
bit14
R
R
bit13
bit12
bit11
bit10
IntPnd16 ∼ IntPnd9
R
R
R
R
初期値
00000000B
INTPND1 下位バイト
アドレス
Base+A3H
R:
bit7
bit6
bit5
R
R
R
bit4
bit3
bit2
IntPnd8 ∼ IntPnd1
R
R
R
初期値
00000000B
リードオンリ
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
■ レジスタ機能
IntPnd32 ∼ IntPnd1:割込みペンディングビット
IntPnd 32 ∼ IntPnd1
機能
0
割込み要因なし
1
割込み要因あり
IntPnd ビットのセット / リセット条件を以下に示します。
• セット条件
- TxIE が "1" にセットされている場合 , フレームの正常送信完了によりセットさ
れます。
- RxIE が "1" にセットされている場合 , アクセプタンスフィルタを通過したフ
レームの正常受信完了によりセットされます。
- IFx コマンドマスクレジスタの WR/RD に "1", IFx メッセージ制御レジスタの
IntPnd に "1" を設定して , IFx コマンド要求レジスタ の書込みにより 特定オブ
ジェクトの IntPnd にセットできます。
• リセット条件
- IFx コマンドマスクレジスタの WR/RD に "1", CIP に "1" を設定した場合 , IFx
コマンド要求レジスタの書込みにより特定オブジェクトの IntPnd をリセット
できます。
- IFx コマンドマスクレジスタの WR/RD に "1", IFx メッセージ制御レジスタの
IntPnd を "0" に設定した場合 , IFx コマンド要求レジスタの書込みにより 特定
オブジェクトの IntPnd をリセットできます。
32 メッセージバッファ以上を搭載する CAN マクロにおける割込みペンディング
ビットについては以下の表を参照してください。
addr + 0
addr + 1
addr + 2
addr + 3
INTPND4
および
INTPND3
IntPnd 64 ∼
IntPnd33
( アドレス A4H)
IntPnd64 ∼
IntPnd57
IntPnd56 ∼
IntPnd49
IntPnd48 ∼
IntPnd41
IntPnd40 ∼
IntPnd33
INTPND6
および
INTPND5
IntPnd 96 ∼
IntPnd65
( アドレス A8H)
IntPnd96 ∼
IntPnd89
IntPnd88 ∼
IntPnd81
IntPnd80 ∼
IntPnd73
IntPnd72 ∼
IntPnd65
INTPND8
および
INTPND7
IntPnd 128 ∼
IntPnd97
( アドレス ACH)
IntPnd128 ∼
IntPnd121
IntPnd120 ∼
IntPnd113
IntPnd112 ∼
IntPnd105
IntPnd104 ∼
IntPnd97
294
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.4.4
CAN メッセージ有効レジスタ
(MSGVAL1, MSGVAL2)
CAN メッセージ有効レジスタ (MSGVAL1, MSGVAL2) は , 全メッセージオブジェク
トの MsgVal ビットを表示します。MsgVal ビットを読み出すことにより , どのメッ
セージオブジェクトが有効であるかをチェックすることができます。
■ レジスタ構成
図 10.4-17 CAN メッセージ有効レジスタ (MSGVAL1, MSGVAL2)
MSGVAL2 上位バイト
アドレス
Base+B0H
bit15
bit14
R
R
bit13
bit12
bit11
bit10
MsgVal32 ∼ MsgVal25
R
R
R
R
bit9
bit8
R
R
bit5
bit4
bit3
bit2
MsgVal24 ∼ MsgVal17
R
R
R
R
bit1
bit0
R
R
bit13
bit12
bit11
bit10
MsgVal16 ∼ MsgVal9
R
R
R
R
bit9
bit8
R
R
bit5
bit1
bit0
R
R
初期値
00000000B
MSGVAL2 下位バイト
アドレス
Base+B1H
bit7
bit6
R
R
初期値
00000000B
MSGVAL1 上位バイト
アドレス
Base+B2H
bit15
bit14
R
R
初期値
00000000B
MSGVAL1 下位バイト
アドレス
Base+B3H
R:
bit7
bit6
R
R
bit4
bit3
bit2
MsgVal8 ∼ MsgVal1
R
R
R
R
初期値
00000000B
リードオンリ
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
■ レジスタ機能
MsgVal32 ∼ MsgVal1:メッセージ有効ビット
MsgVal32 ∼ MsgVal1
機能
0
メッセージオブジェクトは無効
メッセージの送受信を行いません。
1
メッセージオブジェクトは有効
メッセージの送受信が可能となります。
MsgVal ビットのセット / リセット条件を以下に示します。
• セット条件
IFx アービトレーションレジスタ 2 の MsgVal に "1" を設定し , IFx コマンド要求
レジスタへの書込みにより特定オブジェクトの MsgVal をセットできます。
• リセット条件
IFx アービトレーションレジスタ 2 の MsgVal に "0" を設定し , IFx コマンド要求
レジスタの書込みにより特定オブジェクトの MsgVal をリセットできます。
32 メッセージバッファ以上を搭載する CAN マクロにおけるメッセージ有効ビット
については以下の表を参照してください。
addr + 0
addr + 1
addr + 2
addr + 3
MSGVAL4
および
MSGVAL3
MsgVal64 ∼
MsgVal33
( アドレス B4H)
MsgVal64 ∼
MsgVal57
MsgVal56 ∼
MsgVal49
MsgVal48 ∼
MsgVal41
MsgVal40 ∼
MsgVal33
MSGVAL6
および
MSGVAL5
MsgVal96 ∼
MsgVal65
( アドレス B8H)
MsgVal96 ∼
MsgVal89
MsgVal88 ∼
MsgVal81
MsgVal80 ∼
MsgVal73
MsgVal72 ∼
MsgVal65
MSGVAL8
および
MSGVAL7
MsgVal128 ∼
MsgVal97
( アドレス BCH)
MsgVal128 ∼
MsgVal121
MsgVal120 ∼
MsgVal113
MsgVal112 ∼
MsgVal105
MsgVal104 ∼
MsgVal-97
296
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第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
10.4.5
CAN プリスケーラレジスタ (CANPRE)
CAN プリスケーラレジスタ (CANPRE) は , CAN インタフェースに供給するクロッ
クの分周比を定義するものです。本レジスタの値を変更する場合は , CAN 制御レジ
スタ (CTRLR) の初期化ビット (Init) を "1" にセットし , すべてのバス動作を停止し
てください。
■ レジスタ構成
図 10.4-18 CAN プリスケーラレジスタ (CANPRE)
CANPRE
アドレス
0001A8H
bit7
bit6
bit5
bit4
−
R
−
R
−
R
−
R
bit3
bit2
bit1
bit0
CANPRE3 CANPRE2 CANPRE1 CANPRE0
R/W
R/W
R/W
初期値
00000000B
R/W
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
■ レジスタ機能
[bit7 ∼ bit4] res:予約ビット
これらのビットからは 0000B が読み出されます。
書込みはレジスタには反映されません。
[bit3 ∼ bit0] CANPRE3 ∼ CANPRE0:CAN プリスケーラ設定ビット
CANPRE[3:0]
機能
0000B
CAN クロックとしてシステムクロックを選択 [ 初期値 ]
0001B
CAN クロックとしてシステムクロックの 1/2 周期を選択
001XB
CAN クロックとしてシステムクロックの 1/4 周期を選択
01XXB
CAN クロックとしてシステムクロックの 1/8 周期を選択
1000B
CAN クロックとしてシステムクロックの 2/3 周期を選択
クロックのデューティは 67% となります。
1001B
CAN クロックとしてシステムクロックの 1/3 周期を選択
101XB
CAN クロックとしてシステムクロックの 1/6 周期を選択
11XXB
CAN クロックとしてシステムクロックの 1/12 周期を選択
• CAN プリスケーラ設定ビットの変更は , CAN 制御レジスタの初期化ビットを "1"
にセットし , すべてのバス動作を停止させた後に行ってください。
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297
第 10 章 CAN コントローラ
10.4 CAN レジスタ機能
MB91210 シリーズ
• 本レジスタの設定により CAN インタフェースに供給するクロックは 20MHz 以
下としてください。
298
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10.5
第 10 章 CAN コントローラ
10.5 CAN 機能
CAN 機能
CAN コントローラの動作と機能について説明します。
以下の機能について説明します。
• メッセージオブジェクト
• メッセージ送信動作
• メッセージ受信動作
• FIFO バッファ機能
• 割込み機能
• ビットタイミング
• テストモード
• ソフトウェア初期化
• CAN クロックプリスケーラ
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299
第 10 章 CAN コントローラ
10.5 CAN 機能
10.5.1
MB91210 シリーズ
メッセージオブジェクト
メッセージ RAM のメッセージオブジェクトとインタフェースについて説明します。
■ メッセージオブジェクト
メッセージ RAM のメッセージオブジェクト設定 (MsgVal, NewDat, IntPnd, TxRqst ビッ
トを除く ) は , ハードウェアリセットによって初期化されません。そのため , メッセー
ジオブジェクトの CPU での初期化 , または MsgVal ビットを無効 (MsgVal=0) に設定し
てください。また , CAN ビットタイミングレジスタの設定は CAN 制御レジスタの Init
ビットが "0" のときに行ってください。
メッセージオブジェクトの設定は , メッセージインタフェースレジスタ (IFx マスクレ
ジスタ , IFx アービトレーションレジスタ , IFx メッセージ制御レジスタ , IFx データレ
ジスタ ) に設定した後 , IFx コマンド要求レジスタへのメッセージ番号の書込みにより ,
そのインタフェースレジスタのデータが指定されたメッセージオブジェクトへ転送さ
れます。
CAN 制御レジスタの Init ビットが "0" にクリアされると CAN コントローラは動作を開
始します。アクセプタンスフィルタを通過した受信メッセージは , メッセージ RAM へ
格納されます。送信要求が保留されているメッセージは , メッセージ RAM から CAN
コントローラのシフトレジスタへ転送され , CAN バスへの送信が行われます。
CPU は , メッセージインタフェースレジスタ経由で受信メッセージの読出し , および送
信メッセージの更新を行います。また , CAN 制御レジスタおよび IFx メッセージ制御
レジスタ ( メッセージオブジェクト ) の設定に応じて CPU への割込みが行われます。
■ メッセージ RAM とのデータ送受信
メッセージインタフェースレジスタとメッセージ RAM とのデータ転送を開始すると ,
IFx コマンド要求レジスタの BUSY ビットは "1" にセットされます。転送完了後 , BUSY
ビットは "0" にクリアされます ( 図 10.5-1 を参照 )。
IFx コマンドマスクレジスタは , 1 つのメッセージオブジェクトの全データ転送 , ある
いはデータの部分転送のいずれかを設定します。メッセージ RAM の構造上 , メッセー
ジオブジェクトの単一ビット / バイトの書込みは不可能となっており , 常に 1 つのメッ
セージオブジェクトの全データをメッセージ RAM へ書き込みます。したがって , メッ
セージインタフェースレジスタからメッセージ RAM へのデータ転送は , リードモディ
ファイライト (RMW) 系命令の実行サイクルを要しています。
300
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第 10 章 CAN コントローラ
10.5 CAN 機能
MB91210 シリーズ
図 10.5-1 メッセージインタフェースレジスタとメッセージ RAM のデータ転送
スタート
NO
IFxコマンド要求レジスタへ
書込み
YES
BUSY = 1
Interrupt = 0
NO
YES
WR/RD = 1
メッセージRAMから
メッセージインタフェースレジスタへ読出し
メッセージRAMから
メッセージインタフェースレジスタへ読出し
メッセージインタフェースレジスタから
メッセージRAMへの書込み
BUSY = 0
Interrupt = 1
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301
第 10 章 CAN コントローラ
10.5 CAN 機能
10.5.2
MB91210 シリーズ
メッセージ送信動作
送信メッセージオブジェクトの設定方法および送信動作について説明します。
■ メッセージ送信
メッセージインタフェースレジスタとメッセージ RAM 間でデータ転送がない場合 ,
CAN メッセージ有効レジスタの MsgVal ビットと CAN 送信要求レジスタの TxRqst ビッ
トを評価します。送信要求を保留している中で , 最高優先度の有効メッセージオブジェ
クトが送信用のシフトレジスタへ転送が行われます。そのとき , メッセージオブジェク
トの NewDat ビットは "0" にリセットされます。
正常に送信が完了したとき , メッセージオブジェクトに新たなデータがない (NewDat=
0) 場合は , TxRqst ビットは "0" にリセットされます。TxIE が "1" にセットされている
場合は , 送信成功後に IntPnd ビットが "1" にセットされます。CAN コントローラが
CAN バス上で調停に負けた場合 , あるいは転送中にエラーが発生した場合は , CAN バ
スがアイドルになると , 直ちにメッセージの再送信が行われます。
■ 送信優先度
メッセージオブジェクトの送信優先度は , メッセージ番号によって決定します。メッ
セージオブジェクト 1 が最高の優先度で , メッセージオブジェクト 32 ( または搭載し
ている最大メッセージオブジェクト番号 ) が最低優先度となります。したがって , 2 つ
以上の送信要求が保留されていると , 対応するメッセージオブジェクトの小さい番号
順に転送が行われます。
302
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第 10 章 CAN コントローラ
10.5 CAN 機能
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■ 送信メッセージオブジェクトの設定
表 10.5-1 に送信オブジェクトの初期化を示します。
表 10.5-1 送信メッセージオブジェクトの初期化
MsgVal
Arb
Data
Mask
EoB
Dir
1
appl.
appl.
appl.
1
1
NewDat MsgLst RxIE
0
0
0
TxIE
appl.
IntPnd RmtEn TxRqst
0
appl.
0
IFx アービトレーションレジスタ (ID28 ∼ ID0 と Xtd ビット ) は , アプリケーションで
与えられ , 送信メッセージの ID およびメッセージの種類を定義します。
標準フレーム (11 ビット ID) を設定した場合は , ID28 ∼ ID18 を使用し , ID17 ∼ ID0 は
無効となります。拡張フレーム (29 ビット ID) を設定した場合は , ID28 ∼ ID0 を使用
します。
TxIE ビットに "1" をセットすると , メッセージオブジェクトの送信成功後に IntPnd ビッ
トが "1" にセットされます。
RmtEn ビットに "1" をセットすると , 一致するリモートフレームを受信後 , TxRqst ビッ
トに "1" をセットし , データフレームを自動的に送信します。
データレジスタ (DLC3 ∼ DLC0, Data0 ∼ Data7) の設定は , アプリケーションで与えら
れます。
UMask=1 のとき , IFx マスクレジスタ (Msk28 ∼ Msk0, UMask, MXtd, MDir ビット ) は ,
マスク設定によりグループ化された ID があるリモートフレームを受信し , その後 , 送
信を許可 (TxRqst ビットに "1" をセット ) するために使用されます。詳細は「10.5.3 メッ
セージ受信動作」のリモートフレームを参照してください。
<注意事項>
IFx マスクレジスタの Dir ビットをマスク許可に設定することは禁止です。
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303
第 10 章 CAN コントローラ
10.5 CAN 機能
MB91210 シリーズ
■ 送信メッセージオブジェクトの更新
CPU は , 送信メッセージオブジェクトのデータをメッセージインタフェースレジスタ
経由で更新することができます。
送信メッセージオブジェクトのデータは , 対応する IFx データレジスタの 4 バイト単位
(IFx データレジスタ A, IFx データレジスタ B 単位 ) でデータ書込みが行われます。そ
のため , 1 バイトだけ送信メッセージオブジェクトを変更することはできません。
8 バイトのデータのみを更新するときは , まず IFx コマンドマスクレジスタへ 0087H の
書込みを行います。そして , IFx コマンド要求レジスタへメッセージ番号の書込みによ
り , 送信メッセージオブジェクトのデータ更新 (8 バイトデータ ) と TxRqst ビットへの
"1" 書込みが同時に行われます。
送信中のメッセージ番号に連続して送信させたい場合 , TxRqst ビットと NewDat ビッ
トに "1" を設定してください。TxRqst ビットは "0" にリセットされずに連続送信が可
能となります。
NewDat ビットが "1", TxRqst ビットがともに "1" の場合 , 送信を開始すると NewDat ビッ
トは "0" にリセットされます。
• データを更新する場合は , IFx データレジスタ A もしくは IFx データレジスタ B の
4 バイト単位で行ってください。
• データのみを更新する場合は , NewDat ビットと TxRqst ビットに "1" を設定してく
ださい。
304
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10.5.3
第 10 章 CAN コントローラ
10.5 CAN 機能
メッセージ受信動作
受信メッセージオブジェクトの設定方法および受信動作について説明します。
■ 受信メッセージのアクセプタンスフィルタ
メッセージのアービトレーション / コントロールフィールド (ID + IDE + RTR + DLC)
が CAN コントローラ受信用シフトレジスタへ完全にシフトされると , 有効メッセージ
オブジェクトとの一致比較のためにメッセージ RAM のスキャンを開始します。
このとき , メッセージ RAM のメッセージオブジェクトから調停フィールドとマスク
データ (MsgVal, UMask, NewDat, EoB を含む ) がロードされ , メッセージオブジェクト
とシフトレジスタの調停フィールドがマスクデータを含んで比較されます。
この動作は , メッセージオブジェクトとシフトレジスタの調停フィールドが一致検出
されるまで , またはメッセージ RAM の最終ワードに到達するまで繰り返し実行しま
す。一致が検出されると , メッセージ RAM のスキャンを停止して , 受信フレームのタ
イプ ( データフレームまたはリモートフレーム ) により , CAN コントローラは処理を
行います。
■ 受信優先度
メッセージオブジェクトの受信優先度は , メッセージ番号によって決定します。メッ
セージオブジェクト 1 が最高の優先度で , メッセージオブジェクト 32 ( または搭載し
ている最大メッセージオブジェクト番号 ) が最低優先度となります。したがって , アク
セプタンスフィルタで 2 つ以上一致した場合は , メッセージ番号の小さい番号が受信
メッセージオブジェクトとなります。
■ データフレーム受信
CAN コントローラは , アクセプタンスフィルタで一致したメッセージオブジェクトの
メッセージ RAM へ , シフトレジスタから受信メッセージを転送して格納します。この
格納するデータは , データバイトだけではなく , すべてのアービトレーションフィール
ドおよびデータ長コードも格納します。これは , IFx マスクレジスタがマスク設定され
ている場合でも実行されます (ID とデータバイトを保持するために格納されます )。
NewDat ビットは , 新たなデータが受信されると "1" にセットされます。CPU がメッ
セージオブジェクトを読み出したときには , NewDat ビットを "0" にリセットしてくだ
さい。メッセージ受信時に , 既に NewDat ビットが "1" にセットされている場合は , そ
の前のデータが失われたことになり , MsgLst が "1" にセットされます。
RxIE ビットが "1" にセットされている場合 , メッセージバッファを受信すると CAN 割
込みペンディングレジスタの IntPnd ビットに "1" をセットします。そのとき , そのメッ
セージオブジェクトの TxRqst ビットは "0" にリセットされます。これは , リモートフ
レーム送信処理中に , 要求データフレームを受信した場合 , 送信処理を防ぐために行わ
れます。
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305
第 10 章 CAN コントローラ
10.5 CAN 機能
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■ リモートフレーム
リモートフレーム受信時の動作には , 下記の 3 つの処理があります。一致するメッセー
ジオブジェクトの設定より , リモートフレーム受信時の処理が選択されます。
1) Dir=1 ( 送信方向 ) , RmtEn=1, UMask=1 または 0
一致したリモートフレームの受信を行い , このメッセージオブジェクトの TxRqst
ビットのみ "1" にセットされ , リモートフレームに対するデータフレームの自動返
信 ( 送信 ) を行います (TxRqst ビット以外のメッセージオブジェクトは変更されま
せん )。
2) Dir=1 ( 送信方向 ) , RmtEn=0, UMask=0
受信したリモートフレームがメッセージオブジェクトと一致しても受信しないで
リモートフレームを無効にします ( このメッセージオブジェクトの TxRqst ビットは
変更されません )。
3) Dir=1 ( 送信方向 ) , RmtEn=0, UMask=1
受信したリモートフレームがメッセージオブジェクトと一致した場合 , このメッ
セージオブジェクトの TxRqst ビットは "0" にリセットされ , リモートフレームは受
信データフレームのように処理されます。受信したアービトレーションフィールド
とコントロールフィールド (ID + IDE + RTR + DLC) は, メッセージRAMのメッセー
ジオブジェクトへ格納され , このメッセージオブジェクトの NewDat ビットが "1" に
セットされます。メッセージオブジェクトのデータフィールドは変更されません。
306
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第 10 章 CAN コントローラ
10.5 CAN 機能
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■ 受信メッセージオブジェクトの設定
表 10.5-2 に受信メッセージオブジェクトの初期化方法を示します。
表 10.5-2 受信メッセージオブジェクトの初期化
MsgVal
Arb
Data
Mask
EoB
Dir
1
appl.
appl.
appl.
1
0
NewDat MsgLst RxIE
0
0
TxIE
appl.
0
IntPnd RmtEn TxRqst
0
0
0
IFx アービトレーションレジスタ (ID28 ∼ ID0, Xtd ビット ) は , アプリケーションによっ
て与えられ , アクセプタンスフィルタに用いられる受信メッセージ ID とメッセージの
種類を定義します。
標準フレーム (11 ビット ID) を設定した場合は , ID28 ∼ ID18 を使用し , ID17 ∼ ID0 は
無効となります。また , 標準フレームが受信されると , ID17 ∼ ID0 は "0" にリセットさ
れます。拡張フレーム (29 ビット ID) を設定した場合は , ID28 ∼ ID0 を使用します。
RxIE ビットが "1" にセットされた場合 , 受信データフレームがメッセージオブジェク
トへ格納されると IntPnd ビットが "1" にセットされます。
データ長コード (DLC3 ∼ DLC0) は , アプリケーションによって与えられます。CAN コ
ントローラが受信データフレームをメッセージオブジェクトへ格納するとき , 受信
データ長コードと 8 バイトのデータを格納します。データ長コードが 8 未満の場合は ,
メッセージオブジェクトの残りのデータには不定データが書き込まれます。
UMask=1 のとき , IFx マスクレジスタ (Msk28 ∼ Msk0, UMask, MXtd, MDir ビット ) は ,
マスク設定によりグループ化された ID を持つデータフレームの受信を許可するために
使用します。詳細は , 「10.5.3 メッセージ受信動作」のデータフレーム受信を参照して
ください。
<注意事項>
IFx マスクレジスタの Dir ビットのマスク設定は禁止です。
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307
第 10 章 CAN コントローラ
10.5 CAN 機能
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■ 受信メッセージの処理
CPU は , メッセージインタフェースレジスタを介して , 受信メッセージをいつでも読み
出すことが可能です。
通常 , IFx コマンドマスクレジスタに 007FH を書き込みます。次にメッセージオブジェ
クトのメッセージ番号を IFx コマンド要求レジスタに書き込みます。この手順によっ
て , 指定されたメッセージ番号の受信メッセージをメッセージ RAM からメッセージイ
ンタフェースレジスタに転送します。このとき , IFx コマンドマスクレジスタの設定に
より , メッセージオブジェクトの NewDat ビットと IntPnd ビットを "0" にクリアするこ
とが可能です。
受信メッセージの処理は , アクセプタンスフィルタにより一致した場合 , メッセージを
受信します。メッセージオブジェクトでアクセプタンスフィルタのマスクを使用して
いる場合は , マスク設定されたデータがアクセプタンスフィルタから除外され , メッ
セージを受信するかを判断します。
NewDat ビットは , メッセージオブジェクトが最後に読み出されてから , 新しいメッ
セージが受信されたかを示します。
MsgLst ビットは , 受信したデータがメッセージオブジェクトから読み出されない状態
で次の受信データを受信したために前のデータを失ってしまったことを示します。
MsgLst ビットは自動的にリセットされません。
リモートフレーム送信処理中に , アクセプタンスフィルタにより一致するデータフ
レームが受信された場合には , TxRqst ビットは自動的に "0" にリセットされます。
308
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10.5.4
第 10 章 CAN コントローラ
10.5 CAN 機能
FIFO バッファ機能
受信メッセージ処理におけるメッセージオブジェクトの FIFO バッファの構成および
動作について説明します。
■ FIFO バッファの構成
FIFOバッファの受信メッセージオブジェクトの構成は, EoBビットを除いて, 受信メッ
セージオブジェクトの構成と同じです (「10.5.3 メッセージ受信動作」の「■ 受信メッ
セージオブジェクトの設定」を参照 )。
FIFO バッファは , 2 つ以上の受信メッセージオブジェクトを連結して使用します。受
信メッセージオブジェクトの ID とマスクを使用する場合 , この FIFO バッファへ受信
メッセージを格納するためには , それらの設定を一致させる必要があります。
FIFO バッファの最初の受信メッセージオブジェクトは , 優先順位の高いメッセージ番
号の小さい番号となります。FIFO バッファの最後の受信メッセージオブジェクトは ,
EoB ビットに "1" をセットし , FIFO バッファブロックの終わりを示す必要があります
(FIFO バッファ構成を使用するメッセージオブジェクトの最終メッセージオブジェク
ト以外は , EoB ビットに "0" を設定してください )。
• FIFO バッファで使用するメッセージオブジェクトの ID とマスク設定は必ず同じ設
定にしてください。
• FIFO バッファを使用しない場合は , 必ず EoB ビットに "1" を設定してください。
■ FIFO バッファによるメッセージ受信
受信メッセージが FIFO バッファの ID と一致した場合は , 最小メッセージ番号の FIFO
バッファの受信メッセージオブジェクトへ格納されます。
FIFO バッファの受信メッセージオブジェクトへメッセージが格納されると , この受信
メッセージオブジェクトの NewDat ビットが "1" にセットされます。EoB ビットが "0"
の受信メッセージオブジェクトへ NewDat ビットをセットすると , CAN コントローラ
による FIFO バッファ書込みは , 最後の受信メッセージオブジェクト (EoB ビット =1)
に到達するまで受信メッセージオブジェクトは保護され , 書込みが行われません。
最終FIFOバッファまで有効なデータが格納された状態で受信メッセージオブジェクト
の NewDat ビットに "0" 書込み ( 書込み保護の解除 ) が行われないと次に受信された
メッセージが最終メッセージオブジェクトへ書き込まれ , メッセージは上書きされて
しまいます。
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309
第 10 章 CAN コントローラ
10.5 CAN 機能
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■ FIFO バッファからの読出し
CPU が受信メッセージオブジェクトの内容を読み出すには , IFx コマンド要求レジスタ
へ受信メッセージ番号を書き込むことによって , メッセージインタフェースレジスタ
に転送されて読み出すことができます。このとき , IFx コマンドマスクレジスタの WR/
RDを"0" (リード), およびTxRqst/NewDat=1, IntPnd=1に設定し, NewDatビットとIntPnd
ビットを "0" にリセットしてください。
FIFO バッファの機能を保証するために , FIFO バッファの受信メッセージオブジェクト
は , 必ず最小のメッセージ番号から読み出してください。
図 10.5-2 に FIFO バッファで連結されるメッセージオブジェクトの CPU の処理方法を
示します。
図 10.5-2 FIFO バッファの CPU 処理
スタート
メッセージ割込み
CAN割込みレジスタ
読出し
0x8000
0x0000
CAN割込みレジスタ値
0x8000, 0x0000以外
状態割込み処理実行
メッセージ番号 = CAN割込みレジスタ値
終了
(通常処理)
IFxコマンド要求レジスタ
(メッセージ番号)書込み
メッセージインタフェースレジスタ
読出し
(リセット:NewDat=0, IntPnd=0)
IFxメッセージ制御レジスタ
読出し
NO
NewDat = 1
YES
IFxメッセージデータレジスタ
A,B読出し
YES
EoB = 1
NO
メッセージ番号 = メッセージ番号+1
310
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10.5.5
第 10 章 CAN コントローラ
10.5 CAN 機能
割込み機能
ステータス割込み (IntId=8000H) およびメッセージ割込み (IntId メッセージ番号 ) に
よる割込み処理について説明します。
複数の割込みがペンディング中である場合 , CAN 割込みレジスタは , ペンディング中
の最高優先度の割込みコードを示します。割込みコードの設定された時間順は無視さ
れ , 常に優先順位の高い割込みコードが表示されます。CPU がクリアするまで割込み
コードは保持されます。
ステータス割込み (IntId ビット =8000H) は , 最高優先度となります。
メッセージ割込みの優先度は , メッセージ番号の小さいメッセージが高く , 大きいメッ
セージが低くなります。
メッセージ割込みは , メッセージオブジェクトの IntPnd ビットのクリアによってクリ
アされます。ステータス割込みは , CAN ステータスレジスタの読出しでクリアされま
す。
CAN 割込みペンディングレジスタの IntPnd ビットは , 割込みの有無を示します。ペン
ディング中の割込みがないときは , IntPnd ビットは "0" を示します。
CAN 制御レジスタの IE ビット , および IFx メッセージ制御レジスタの TxIE ビット ,
RxIE ビットに "1" をセットしている状態で , IntPnd ビットが "1" になると CPU への割
込み信号がアクティブになります。割込み信号は , CAN 割込みペンディングレジスタ
が "0" にクリアされる ( 割込み要因リセット ) か , CAN 制御レジスタの IE ビットが "0"
にリセットされるまでアクティブ状態を保持します。
CAN 割込みレジスタが 8000H であることは , CAN コントローラによる CAN ステータ
スレジスタの更新を示し , この割込みは最高優先度となります。CAN ステータスレジ
スタの更新による割込みは , CAN 制御レジスタの EIE ビットと SIE ビットにより CAN
割込みレジスタへの設定許可 , または禁止の制御ができます。また , CPU への割込み信
号の制御は , CAN 制御レジスタの IE ビットで行うことができます。
CAN ステータスレジスタの RxOk ビット , TxOk ビット , LEC ビットは , CPU からの書
込みにより更新 ( リセット ) することができますが , その書込みにより割込みのセット
またはリセットを行うことはできません。
CAN 割込みレジスタが 8000H, 0000H 以外の場合は , メッセージ割込みがペンディング
中であることを示し , 優先度の高い保留中のメッセージ割込みを示します。
CAN 割込みレジスタは , IE がリセットされた場合でも更新されます。
CPU へのメッセージ割込みの要因は , CAN 割込みレジスタ , または CAN 割込みペン
ディングレジスタで確認することができます (「10.4.4 メッセージハンドラレジスタ」
を参照 ) 。メッセージ割込みをクリアする場合 , 同時にメッセージデータを読み出すこ
とが可能であり , CAN 割込みレジスタで示されているメッセージ割込みをクリアする
と次に優先度の高い割込みが CAN 割込みレジスタにセットされ , 次の割込み処理を待
つことになります。割込みがない場合には , CAN 割込みレジスタは。0000H を示します。
• ステータス割込み (IntId=8000H) は , CAN ステータスレジスタの読出しアクセスによ
り割込みクリアされます。
• CANステータスレジスタへの書込みアクセスによるステータス割込み(IntId=8000H)
は発生しません。
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311
第 10 章 CAN コントローラ
10.5 CAN 機能
10.5.6
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ビットタイミング
ビットタイミングについての概要と CAN コントローラにおけるビットタイミングに
ついて説明します。
CAN ネットワークの各 CAN ノードには , それぞれクロック発振器 ( 通常は水晶発振器 )
があります。ビットタイムのタイムパラメータは , CAN ノードごとに個別に構成でき
ます。CAN ノードの発振周期 (fosc) が異なっていても , 共通のビットレートを作り出
せます。
これらの発振器の周波数は , 温度や電圧の変化 , コンポーネントの悪化により少し異な
ります。その変動が発振器の許容範囲 (df) 内である限りは , CAN ノードはビットスト
リームへ再同期化することで異なるビットレートを補償できます。
CAN 仕様に応じて , ビットタイムは 4 つの区分に分けられ ( 図 10.5-3 を参照 ) , 同期化
部 (Sync_Seg), 伝送時間部 (Prop_Seg), フェーズバッファ部 1(Phase_Seg1), フェーズバッ
ファ部 2(Phase_Seg2) で構成されます。それぞれの区分は , プログラマブルな時間量
( 表 10.5-3 を参照 ) からなります。ビットタイムの基本単位時間 (tq) は , CAN コント
ローラのシステムクロック fsys とボーレートプリスケーラ (BRP) で定義されます:
tq = BRP / fsys
CAN のシステムクロック fsys は , クロック入力の周波数 ( 図 10.2-1 を参照 ) になりま
す。同期化部の Sync_Seg は , CAN バスのエッジを期待するビットタイム内のタイミン
グとなります。伝送時間部の Prop_Seg は , CAN ネットワーク内の物理的遅延時間を補
償します。フェーズバッファ部の Phase_Seg1, Phase_Seg2 は , サンプリングポイントを
指定します。再同期化ジャンプ幅 (SJW) は , エッジフェーズエラーを補償するために
再同期化時のサンプリングポイントの移動幅を定義します。
図 10.5-3 ビットタイミング
1ビットタイム(BT)
Sync
_Seg
Prop_Seg
1単位時間
(tq)
312
Phase_Seg1
Phase_Seg2
サンプリングポイント
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第 10 章 CAN コントローラ
10.5 CAN 機能
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表 10.5-3 CAN ビットタイムのパラメータ
パラメータ
レンジ
機能
BRP
[1 ∼ 32]
Sync_Seg
1 tq
Prop_Seg
[1 ∼ 8] tq
物理遅延時間の補償
Phase_Seg1
[1 ∼ 8] tq
サンプルポイント前のエッジフェーズエラー保証
同期化により , 一時的に長くされる可能性があります。
Phase_Seg2
[1 ∼ 8] tq
サンプルポイント後のエッジフェーズエラー保証
同期化により , 一時的に短くされる可能性があります。
SJW
[1 ∼ 4] tq
再同期化ジャンプ幅
どちらかのフェーズバッファ部より長くなることはあ
りません。
時間量の長さ tq の定義
固定長 システムクロックへの同期化
図 10.5-4 に , CAN コントローラにおけるビットタイミングを示します。
図 10.5-4 CAN コントローラにおけるビットタイミング
1ビットタイム(BT)
Sync
_Seg
TSEG1
1単位時間
(tq)
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TSEG2
サンプリングポイント
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第 10 章 CAN コントローラ
10.5 CAN 機能
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表 10.5-4 CAN コントローラのパラメータ
パラメータ
レンジ
機能
時間量の長さ tq の定義
ビットタイミングレジスタおよびプリスケーラ拡張
レジスタにより , 最大 1024 までプリスケーラを拡張
できます。
BRPE, BRP
[0 ∼ 1023]
Sync_Seg
1 tq
TSEG1
[1 ∼ 15] tq
サンプリングポイント前のタイムセグメントです。
Prop_Seg と Phase_Seg1 に相当します。
ビットタイミングレジスタにより制御可能です。
TSEG2
[0 ∼ 7] tq
サンプリングポイント後のタイムセグメントです。
Phase_Seg2 に相当します。
ビットタイミングレジスタにより制御可能です。
SJW
[0 ∼ 3] tq
再同期化ジャンプ幅です。
ビットタイミングレジスタにより制御可能です。
システムクロックへの同期化
固定長
各パラメータの関係を以下に示します。
tq =([BRPE, BRP] +1) / fsys
BT =SYNC_SEG
314
+ TSEG1
+ TSEG2
=(1
+ (TSEG1 + 1) + (TSEG2 + 1)) × tq
=(3 + TSEG1
+ TSEG2) × tq
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第 10 章 CAN コントローラ
10.5 CAN 機能
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10.5.7
テストモード
テストモードの設定方法および動作について説明します。
■ テストモード設定
CAN 制御レジスタの Test ビットに "1" をセットすることでテストモードになります。
テストモードに設定すると, CANテストレジスタのビットTx1, Tx0, LBack, Silent, Basic
ビットが有効となります。
CAN 制御レジスタの Test ビットを "0" にリセットすることにより , すべてのテストレ
ジスタ機能を無効にします。
■ サイレントモード
CAN テストレジスタの Silent ビットを "1" にセットすることにより , CAN コントロー
ラをサイレントモードに設定できます。
サイレントモードでは, データフレームとリモートフレームを受信可能ですが, CANバ
ス上にはレセッシブのみ出力し , メッセージおよび ACK の送信を行いません。
CAN コントローラがドミナントビット (ACK ビット , オーバロードフラグ , アクティ
ブエラーフラグ ) の送信を要求された場合 , CAN コントローラ内部の折返し回路で RX
側に送信されます。この動作では , CAN バス上においてレセッシブ状態であっても , 受
信側では CAN コントローラ内部で折り返し送信されたドミナントビットを受信しま
す。
サイレントモードでは , ドミナントビット (ACK ビット , エラーフラグ ) 送信による影
響がない状態で , CAN バス上のトラフィック解析ができます。
図 10.5-5 にサイレントモードでの CAN コントローラを示します。
図 10.5-5 サイレントモードでの CAN コントローラ
CAN_TX
CAN_RX
Tx
Rx
CANコントローラ
CAN Core
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第 10 章 CAN コントローラ
10.5 CAN 機能
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■ ループバックモード
CAN テストレジスタの LBack ビットを "1" にセットすることにより , CAN コントロー
ラをループバックモードに設定できます。
ループバックモードは , 自己診断機能に使用できます。
ループバックモードでは , CAN コントローラ内部で TX 側と RX 側が接続され , CAN
コントローラが送信したメッセージを RX 側で受信したメッセージとして扱い , アクセ
プタンスフィルタを通過したメッセージを受信バッファに格納します。
図 10.5-6 にループバックモードでの CAN コントローラを示します。
図 10.5-6 ループバックモードの CAN コントローラ
CAN_TX
CAN_RX
Tx
Rx
CANコントローラ
CAN Core
外部信号から独立するため , データ / リモートフレームのアクノリッジスロットでのド
ミナントビットはサンプリングされません。そのため , 通常 , CAN コントローラはア
クノリッジエラーを発生しますが , 本テストモードではアクノリッジエラーを発生し
ないようにしています。
316
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第 10 章 CAN コントローラ
10.5 CAN 機能
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■ サイレントモードとループバックモードの結合
CAN テストレジスタの LBack ビットと Silent ビットを同時に "1" にセットすることに
より , ループバックモードとサイレントモードを結合させて動作することが可能です。
このモードは , ホットセルフテスト用に使用できます。ホットセルフテストとは , CAN
コントローラがループバックモードでテストしたときに , CAN_TX 端子にはレセッシ
ブの固定出力 , CAN_RX 端子からの入力は無効となりますので , CAN システムの動作
に影響がないことを意味しています。
図 10.5-7 にサイレントモードとループバックモードが結合されたCANコントローラを
示します。
図 10.5-7 サイレントモードとループバックモードが結合された CAN コントローラ
CAN_TX
CAN_RX
Tx
Rx
CANコントローラ
CAN Core
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317
第 10 章 CAN コントローラ
10.5 CAN 機能
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■ ベーシックモード
CAN テストレジスタの Basic ビットを "1" にセットすることにより , CAN コントロー
ラをベーシックモードに設定できます。
ベーシックモードでは , CAN コントローラは , メッセージ RAM を使用せずに動作しま
す。
IF1 メッセージインタフェースレジスタは , 送信制御用として使用されます。
メッセージ送信を行う場合 , まず , IF1 メッセージインタフェースレジスタに送信する
内容を設定します。次に , IF1 コマンド要求レジスタの BUSY ビットに "1" をセットす
ることで送信を要求します。BUSY ビットが "1" にセットされている間 , IF1 メッセー
ジインタフェースレジスタをロックしている , または送信が保留されていることを示
します。
BUSY ビットに "1" がセットされると CAN コントローラは以下の動作を行います。
CAN バスがバスアイドルになると , すぐに IF1 メッセージインタフェースレジスタの
内容を送信用シフトレジスタへロードして送信を開始します。正常に送信完了すると ,
BUSY ビットが "0" にリセットされ , ロックされていた IF1 メッセージインタフェース
レジスタを開放します。
送信が保留されているときに , IF1 コマンド要求レジスタの BUSY ビットを "0" にリ
セットすることでいつでも中断できます。また , 送信中に BUSY ビットを "0" にリセッ
トすると , 調停負けやエラーなどの場合に行われる再送信を停止します。
IF2 メッセージインタフェースレジスタは , 受信制御用として使用されます。
メッセージの受信は , アクセプタンスフィルタを使用せずにすべて受信します。IF2 コ
マンド要求レジスタの BUSY ビットを "1" にセットすることにより , 受信したメッセー
ジの内容を読み出すことが可能となります。
BUSY ビットに "1" がセットされると CAN コントローラは受信したメッセージ ( 受信
用のシフトレジスタの内容 ) をアクセプタンスフィルタなしで , IF2 メッセージインタ
フェースレジスタへ格納します。
新しいメッセージが IF2 メッセージインタフェースレジスタに格納された場合 , CAN
コントローラが NewDat ビットを "1" にセットします。また , NewDat ビットが "1" の
ときに , さらに新しいメッセージを受信した場合は , CAN コントローラが MsgLst を "1"
にセットします。
• ベーシックモードでは , 制御 / 状態ビットに関係するすべてのメッセージオブジェ
クトと IFx コマンドマスクレジスタの制御モード設定は無効となります。
• コマンド要求レジスタのメッセージ番号は無効です。
• IF2 メッセージ制御レジスタの NewDat ビットと MsgLst ビットは通常時と同様に動
作し , DLC3 ∼ DLC0 は受信された DLC を示し , ほかの制御ビットは "0" として読
み出されます。
318
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第 10 章 CAN コントローラ
10.5 CAN 機能
■ 端子 CAN_TX のソフトウェア制御
CAN 送信端子である CAN_TX には , 4 つの出力機能があります。
• シリアルデータ出力 ( 通常出力 )
• CAN コントローラのビットタイミングをモニタするための CAN サンプリングポイ
ント信号出力
• ドミナント固定出力
• レセッシブ固定出力
ドミナントおよびレセッシブの固定出力は , CAN 受信端子の CAN_RX モニタ機能とと
もに , CAN バスの物理層のチェックに使用することができます。
CAN_TX 端子の出力モードは , CAN テストレジスタの Tx1 と Tx0 ビットにより制御可
能です。
CANメッセージ送信もしくはループバックモード, サイレントモード, ベーシックモー
ドを使用する際は , CAN_TX をシリアルデータ出力に設定する必要があります。
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319
第 10 章 CAN コントローラ
10.5 CAN 機能
10.5.8
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ソフトウェア初期化
ソフトウェアによる初期化について説明します。
ソフトウェアでの初期化要因を以下に示します。
• ハードウェアリセット
• CAN 制御レジスタの Init ビットの設定
• バスオフ状態への遷移
ハードウェアによるリセットは, メッセージRAM (MsgVal, NewDat, IntPnd, TxRqstビッ
トを除く ) 以外すべて初期化されます。メッセージ RAM はハードウェアによるリセッ
ト後 , CPU によって初期化するかメッセージ RAM の MsgVal を "0" にしてください。
また , ビットタイミングレジスタを設定する場合には , CAN 制御レジスタの Init ビット
を "0" にクリアする前に設定してください。
CAN 制御レジスタの Init ビットは , 以下の条件で "1" にセットされます。
• CPU からの "1" 書込み
• ハードウェアリセット
• バスオフ
Init ビットが "1" にセットされると , CAN バスの全メッセージ送受信は停止され , CAN
バス出力のCAN_TX端子はレセッシブ出力となります(CAN_TXテストモードは除く)。
Init ビットに "1" をセットするとエラーカウンタは変化せず , レジスタも変更されませ
ん。
CAN 制御レジスタの Init ビットと CCE ビットが "1" にセットされると , ボーレート制
御用のビットタイミングレジスタとプリスケーラ拡張レジスタへの設定が可能となり
ます。
Init ビットを "0" にリセットすることによりソフトウェア初期化を終了します。また ,
Init ビットを "0" にすることは , CPU からのアクセスでしか実行できません。
Init ビットが "0" にリセットされてから , 連続した 11 ビットのレセッシブの発生 ( =バ
スアイドル ) を待つことにより , CAN バス上のデータ転送と同期化した後 , メッセージ
の転送が行われます。
通常動作中にメッセージオブジェクトのマスク , ID, Xtd, EoB, RmtEn を変更する場合 ,
MsgVal を無効に設定してから変更してください。
320
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第 10 章 CAN コントローラ
10.5 CAN 機能
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10.5.9
CAN クロックプリスケーラ
PLL 動作中の CAN クロック切換えについて説明します。
■ ブロックダイヤグラム
CAN クロックプリスケーラの概要について以下のブロックダイヤグラムに示します。
CAN クロックプリスケーラレジスタの CANPRE ビットの設定に従って CAN インタ
フェースに供給されるクロックの分周比が決定されます。
図 10.5-8 CAN クロックプリスケーラのブロックダイヤグラム
PLL
クロック
分周
CAN clock
X0
Div by
CANPRE
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321
第 10 章 CAN コントローラ
10.5 CAN 機能
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■ クロック切換え手順
CAN クロックプリスケーラを使用したクロックの切換え方法については , 以下の手順
を推奨します。
図 10.5-9 クロック切換え手順
Switching CAN clock :
OSCILLATOR -> PLL
Switching CAN clock :
PLL -> OSCILLATOR
Set bit Init in the CAN
Control Register
Set bit Init in the CAN
Control Register
Enable PLL
Set prescaler value
Wait for PLL Lock Time
CLocK source Select *2
CLocK source Select *1
Disable PLL
Set prescaler value
Reset bit Init in the CAN
Control Register
Reset bit Init in the CAN
Control Register
*1:CLKR (クロックソース選択レジスタ)のPLL1EN (bit10)を設定した後に, CLKS[1:0]
(bit8, bit9) でメイン PLL (10B) を選択してください。
*2:CLKR ( クロックソース選択レジスタ ) の CLKS[1:0] (bit8, bit9) でメイン PLL を非
選択にしてから PLL1EN (bit10) で禁止してください。
322
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第 10 章 CAN コントローラ
10.5 CAN 機能
MB91210 シリーズ
■ CAN クロックプリスケーラ設定
CAN クロックプリスケーラに設定可能な値を示します。
CAN インタフェースに供給されるクロックは , システムクロックを CAN クロックプリ
スケーラの設定値に従って分周されたものとなります。
CANPRE[3:0]
機能
システムクロック
40MHz 時
0000B
CAN クロックとしてシステムクロックを選択 [ 初期値 ]
40MHz
( 設定禁止 )
0001B
CAN クロックとしてシステムクロックの 1/2 周期を選択
20MHz
001XB
CAN クロックとしてシステムクロックの 1/4 周期を選択
10MHz
01XXB
CAN クロックとしてシステムクロックの 1/8 周期を選択
5MHz
1000B
CAN クロックとしてシステムクロックの 2/3 周期を選択
クロックのデューティ比は 67% となります。
26.67MHz
( 設定禁止 )
1001B
CAN クロックとしてシステムクロックの 1/3 周期を選択
13.33MHz
101XB
CAN クロックとしてシステムクロックの 1/6 周期を選択
6.67MHz
11XXB
CAN クロックとしてシステムクロックの 1/12 周期を選択
3.33MHz
• CAN プリスケーラ設定ビットの変更は , CAN 制御レジスタの初期化ビットを "1" に
セットし , すべてのバス動作を停止させた後に行ってください。
• 本レジスタの設定により CAN インタフェースに供給するクロックは 20MHz 以下と
してください。
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323
第 10 章 CAN コントローラ
10.5 CAN 機能
324
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第 11 章
LIN-UART
LIN 対応 UART の機能と動作について説明します。
11.1 概要
11.2 UART の構成
11.3 UART のレジスタ
11.4 UART の割込み
11.5 UART のボーレート
11.6 UART の動作
11.7 UART 使用上の注意事項
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325
第 11 章 LIN-UART
11.1 概要
11.1
MB91210 シリーズ
概要
LIN (Local Interconnect Network) 対応 UART (Universal Asynchronous Receiver
and Transmitter) は , 外部デバイスとの非同期 / 同期通信を実現する汎用のシリアル
データ通信インタフェースです。UART は双方向通信機能 ( ノーマルモード ) , マス
タ / スレーブ通信機能 ( マスタシステムにおけるマルチプロセッサモード ) , LIN バ
スシステム ( マスタ / スレーブ , 両方での動作 ) をサポートしています。
■ 概要
UART は , 別の CPU あるいは周辺回路 , 特に LIN デバイスとのデータ送受信に使用さ
れる汎用のシリアルデータ通信インタフェースです。表 11.1-1 に UART の機能を示し
ます。
表 11.1-1 UART の機能 (1 / 2)
項目
機能
データバッファ
全二重バッファ
シリアル入力
非同期モードでは , 5 回のオーバサンプリングを実行して受信値を決定
転送モード
• クロック同期
( スタート / ストップ同期 , スタート / ストップビット選択 )
• クロック非同期 ( スタート / ストップビット使用 )
• 専用の 15 ビットボーレートジェネレータ搭載
転送レート
• 外部クロック入力が使用でき , リロードカウンタで調整
• 7 ビット ( 同期モード・LIN モードでは使用不可 )
データ長
• 8 ビット
シグナルモード
NRZ
スタートビットタイミング
非同期モードでは , スタートビットの立下りエッジとクロック同期化
• フレーミングエラー
受信エラー検出
• オーバランエラー
• パリティエラー
• 受信割込み ( 受信完了・受信エラー検出 )
• 送信割込み ( 送信完了 )
割込み要求
• バスアイドル割込み ( 受信割込みに属する )
• LIN-Synch-Break 割込み ( 受信割込みに属する )
マスタ / スレーブ通信機能 1 対複数 (1 マスタ , 複数スレーブ ) の通信が可能
( マルチプロセッサモード ) ( マスタ , スレーブのいずれのシステムでもサポート )
同期化モード
マスタあるいはスレーブ UART としての機能
送受信線
直接アクセスが可能
326
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第 11 章 LIN-UART
11.1 概要
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表 11.1-1 UART の機能 (2 / 2)
項目
機能
• マスタデバイスとして動作
• スレーブデバイスとして動作
LIN バスオプション
• LIN-Synch-Break の生成
• LIN-Synch-Break の検出
• LIN-Synch-Field のスタート / ストップエッジを ICU で検出
同期シリアルクロック
同期シリアルクロックは , スタート / ストップビットを用いた同期通信
用に , SCK 端子より継続的に出力可能
クロック遅延オプション
クロック遅延用の特殊同期クロックモード (SPI 用 )
<注意事項>
MB91F211B の場合 , UART の ch.4 には LIN 機能はありません。
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327
第 11 章 LIN-UART
11.1 概要
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■ UART の動作モード
UART には 4 つのモードがあり , シリアルモードレジスタ (SMR) の MD0, MD1 ビット
により設定されます。モード 0 とモード 2 は双方向シリアル通信に , モード 1 はマスタ /
スレーブ通信に使用されます。モード 3 は LIN マスタ / スレーブ通信用です。
表 11.1-2 UART の動作モード
データ長
動作モード
パリティ禁止
1 マルチプロセッサ
モード
7 ビットまたは
8 + 1 ビット *2
2 ノーマルモード
3 LIN モード
ストップ
ビット長
データビット
検出 *1
非同期
1 ビット
or
2 ビット
LSB ファースト
または
MLB ファースト
非同期
1 ビット
or
2 ビット
LSB ファースト
または
MLB ファースト
パリティ許可
7 ビットまたは
8 ビット
0 ノーマルモード
同期モード
−
8 ビット
8 ビット
同期
−
非同期
0, 1 ビット LSB ファースト
or
または
2 ビット MLB ファースト
1 ビット
LSB ファースト
*1:LSB ファーストまたは MSB ファーストからの転送モードを意味します。
*2:"+1" は , マルチプロセッサモードでパリティビットの代わりにアドレス / データの切り換わりを
示すためです。
<注意事項>
モード 1 ( マルチプロセッサモード ) は , マスタ / スレーブシステムにおける UART のマ
スタ , スレーブどちらの動作でもサポートします。モード 3 では , UART の機能は 8N1
フォーマット , LSB ファーストに固定されます。
モードを変更した場合は, UARTは送受信を停止して待機し, 新たな動作へ移行します。
表 11.1-3 に , モードビットの設定を示します。
表 11.1-3 モードビットの設定
328
MD1
MD0
モード
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
機能
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11.2
第 11 章 LIN-UART
11.2 UART の構成
UART の構成
UART の構成について説明します。
■ UART のブロックダイヤグラム
UART は下記のブロックにより構成されています。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリングユニット
• 割込み生成回路
• LIN-Synch-Break および Sync-Field 検出回路
• バスアイドル検出回路
• シリアルモードレジスタ (SMR)
• シリアルコントロールレジスタ (SCR)
• シリアルステータスレジスタ (SSR)
• 拡張通信コントロールレジスタ (ECCR)
• 拡張通信ステータス / コントロールレジスタ (ESCR)
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329
第 11 章 LIN-UART
11.2 UART の構成
MB91210 シリーズ
■ UART のブロックダイヤグラム
図 11.2-1 UART のブロックダイヤグラム
PE
送信クロック
CLK
リロード
カウンタ
SCK
FRE
TIE
受信制御回路
RIE
受信制御回路
LBIE
割込み発生回路
Pin
受信再開リロード
カウンタ
LBD
送信スタート
回路
スタート
ビット検出
SIN
Pin
ORE
受信クロック
送信ビット
カウンタ
受信ビット
カウンタ
BIE
RBI
TBI
受信IRQ
TDRE
送信IRQ
オーバサン
プリング
ユニット
SOT
送信パリティ
カウンタ
受信パリティ
カウンタ
Pin
RDRF
受信完了
SOT
SIN
ICUへの
シグナル
受信シフト
レジスタ
LIN-Break,
Synch-Field
検出
SIN
送信シフト
レジスタ
LIN-Break
発生
送信スタート
エラー検出
RDR
バスアイドル
検出
TDR
STR
PE
ORE
FRE
RBI
LBR
LBL1
LBL0
TBI
LBD
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
330
MD1
MD0
(OTO)
(EXT)
SSR
レジスタ (REST)
UPCL
SCKE
SOE
SMR
レジスタ
PEN
P
SBL
CL
AD
DRE
RXE
TXE
SCR
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
ESCR
レジスタ
LBR
MS
SCDE
SSM
BIE
RBI
TBI
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ECCR
レジスタ
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第 11 章 LIN-UART
11.2 UART の構成
■ 各ブロックの説明
● リロードカウンタ
リロードカウンタは専用のボーレートジェネレータとして機能します。送受信クロッ
クは , 外部クロックまたは内部クロックから生成されます。リロードカウンタにはリ
ロード値として 15 ビットのレジスタがあります。送信リロードカウンタの実際のカウ
ント値は , BGR0/BGR1 の値から読み出すことができます。
● 受信制御回路
受信制御回路は , 受信ビットカウンタ , スタートビット検出回路 , 受信パリティカウン
タによって構成されます。
受信ビットカウンタは受信データをカウントします。指定されたデータ長の 1 データ
の受信が完了すると , 受信ビットカウンタは , 受信データレジスタフルフラグを設定し
ます。
スタートビット検出回路はシリアル入力信号からスタートビットを検出し , スタート
ビットの立下りエッジと同期してリロードカウンタへ信号を出力します。
受信パリティカウンタは受信データのパリティを計算します。
● 受信シフトレジスタ
受信シフトレジスタは, SIN端子から入力された受信データをビット単位でシフトして
取り込みます。受信が完了すると , 受信シフトレジスタは受信データを受信データレジ
スタ (RDR) へ転送します。
● 受信データレジスタ (RDR)
受信データレジスタでは受信データが保持されます。シリアル入力データは変換され ,
このレジスタへと格納されます。
● 送信制御回路
送信制御回路は , 送信ビットカウンタ , 送信開始回路 , 送信パリティカウンタによって
構成されます。
送信ビットカウンタは送信データビットをカウントします。指定されたデータ長の 1
データの送信が完了すると , 送信ビットカウンタは , 送信データレジスタエンプティフ
ラグを設定します。
送信開始回路は , データが TDR に書き込まれると送信を開始します。
送信パリティカウンタは , パリティありの場合には送信データのパリティビットを生
成します。
● 送信シフトレジスタ
送信シフトレジスタは , 送信データレジスタ (TDR) へ書き込まれた送信データをシフ
トし , SOT 端子へデータをビット単位で出力します。
● 送信データレジスタ (TDR)
送信データレジスタに送信データを設定します。このレジスタに書き込まれたデータ
はシリアルデータへ変換されて出力されます。
● エラー検出回路
エラー検出回路は , 最新の受信でのエラーの有無を確認します。エラーが発生すると ,
対応するエラーフラグをセットします。
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331
第 11 章 LIN-UART
11.2 UART の構成
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● オーバサンプリングユニット
オーバサンプリングユニットは , SIN 端子からの入力データを 5 回オーバサンプリング
します。同期動作モードでは , このユニットは動作しません。
● 割込み生成回路
割込み生成回路は , すべての割込みを管理します。割込みが許可され , それに対応する
割込み要因が発生すると直ちに割込みを生成します。
● LIN-Break および Sync-Field 検出回路
LIN-Break および LIN-Sync-Break 検出回路は , LIN マスタノードがメッセージハンドラ
を出力していると , LIN-Break を検出します。LIN-Break が検出されると , LBD フラグ
ビットが生成されます。Sync-Field の 1 回目と 5 回目の立下りエッジは , この回路に
よって検出され , 送信マスタノードの正確なシリアルクロックサイクルを測定するた
めにインプットキャプチャへ内部信号を出力します。
● LIN-Break 生成回路
LIN-Break 生成回路は , 定められた長さの LIN-Synch-Break を生成します。
● バスアイドル検出回路
バスアイドル検出回路は , 受信 / 送信のどちらも実行されていない ( バスアイドル ) こ
とを検出します。この場合 , この回路はフラグビット TBI および RBI を生成します。
● シリアルモードレジスタ (SMR)
シリアルモードレジスタにより , 下記の動作が行われます。
- UART 動作モードの選択
- クロック入力の選択
- 外部クロックが 1 対 1 接続 , またはリロードカウンタ接続であるかの選択
- 専用リロードタイマの再起動
- UART のリセット ( レジスタの設定は保存 )
- シリアル出力端子 (SOT) の出力許可
- シリアルクロック端子 (SCK) の入出力切換え
● シリアルコントロールレジスタ (SCR)
シリアルコントロールレジスタにより , 下記の動作が行われます。
- パリティビットの有無
- パリティビットの選択
- ストップビット長の指定
- データ長の指定
- モード 1 におけるフレームデータフォーマットの指定
- エラーフラグのクリア
- 送信許可
- 受信許可
332
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第 11 章 LIN-UART
11.2 UART の構成
● シリアルステータスレジスタ (SSR)
シリアルステータスレジスタで送信 / 受信状態およびエラー状態を確認します。また ,
送信 / 受信割込みの許可 , 転送方向 (LSB ファースト /MSB ファースト ) の設定も行い
ます。
● 拡張ステータス / コントロールレジスタ (ESCR)
拡張ステータス / コントロールレジスタでは LIN 機能を設定できます。SIN, SOT 端子
への直接アクセスと UART 同期クロックモードの設定ができます。
● 拡張通信コントロールレジスタ (ECCR)
拡張通信コントロールレジスタでは , バスアイドル検出割込みの設定 , 同期クロック設
定 , LIN-Break 生成ができます。
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333
第 11 章 LIN-UART
11.3 UART のレジスタ
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UART のレジスタ
11.3
図 11.3-1 に , UART のレジスタを示します。
■ UART のレジスタ
図 11.3-1 UART のレジスタ
SCR
アドレス
000060H
000068H
000070H
0000B0H
0000B8H
0000C0H
0000C8H
bit15
PEN
R/W
bit14
P
R/W
bit13
SBL
R/W
bit12
CL
R/W
bit11
AD
R/W
bit10
CRE
W
bit9
RXE
R/W
bit8
TXE
R/W
初期値
00000000B
bit7
MD1
R/W
bit6
MD0
R/W
bit5
OTO
R/W
bit4
EXT
R/W
bit3
REST
W
bit2
UPCL
W
bit1
SCKE
R/W
bit0
SOE
R/W
初期値
00000000B
bit15
PE
R
bit14
ORE
R
bit13
FRE
R
bit12
RDRF
R
bit11
TDRE
R
bit10
BDS
R/W
bit9
RIE
R/W
bit8
TIE
R/W
初期値
00001000B
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
W
bit2
D2
W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
SMR
アドレス
000061H
000069H
000071H
0000B1H
0000B9H
0000C1H
0000C9H
SSR
アドレス
000062H
00006AH
000072H
0000B2H
0000BAH
0000C2H
0000CAH
RDR/TDR
アドレス
000063H
00006BH
000073H
0000B3H
0000BBH
0000C3H
0000CBH
R/W: リード / ライト可能
R:
リードオンリ
W: ライトオンリ
( 続く )
334
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第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
( 続き )
ESCR
アドレス
000064H
00006CH
000074H
0000B4H
0000BCH
0000C4H
0000CCH
bit15
LBIE
R/W
bit14
LBD
R/W
bit13
LBL1
R/W
bit12
LBL0
R/W
bit11
SOPE
R/W
bit10
SIOP
R/W
bit9
CCO
R/W
bit8
SCES
R/W
初期値
00000100B
bit7
res
−
bit6
LBR
W
bit5
MS
R/W
bit4
SCDE
R/W
bit3
SSM
R/W
bit2
BIE
R/W
bit1
RBI
R
bit0
TBI
R
初期値
000000XXB
bit15
−
−
bit14
B14
R/W
bit13
B13
R/W
bit12
B12
R/W
bit11
B11
R/W
bit10
B10
R/W
bit9
B09
R/W
bit8
B08
R/W
初期値
10000000B
bit7
B07
R/W
bit6
B06
R/W
bit5
B05
R/W
bit4
B04
R/W
bit3
B03
R/W
bit2
B02
R/W
bit1
B01
R/W
bit0
B00
R/W
初期値
00000000B
ECCR
アドレス
000065H
00006DH
000075H
0000B5H
0000BDH
0000C5H
0000CDH
BGR1
アドレス
000066H
00006EH
000076H
0000B6H
0000BEH
0000C6H
0000CEH
BGR0
アドレス
000067H
00006FH
000077H
0000B7H
0000BFH
0000C7H
0000CFH
R/W:
R:
W:
X:
−:
リード / ライト可能
リードオンリ
ライトオンリ
不定
未定義
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335
第 11 章 LIN-UART
11.3 UART のレジスタ
11.3.1
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シリアルコントロールレジスタ (SCR)
シリアルコントロールレジスタ (SCR) では , パリティビットの指定 , ストップビッ
ト長とデータ長の選択 , モード 1 におけるフレームデータフォーマットの選択 , 受信
エラーフラグのクリア , 送信 / 受信の許可を設定します。
■ シリアルコントロールレジスタ (SCR)
図 11.3-2 シリアルコントロールレジスタ (SCR) のビット構成
SCR
アドレス
000060H
000068H
000070H
0000B0H
0000B8H
0000C0H
0000C8H
bit15
PEN
R/W
bit14
P
R/W
bit13
SBL
R/W
bit12
CL
R/W
bit11
AD
R/W
bit10
CRE
W
bit9
RXE
R/W
bit8
TXE
R/W
初期値
00000000B
R/W: リード / ライト可能
W: ライトオンリ
[bit15] PEN:パリティ許可ビット
PEN
パリティ許可
0
パリティなし [ 初期値 ]
1
パリティあり
このビットは , シリアル非同期モードでの送信データにパリティの付与を選択しま
す。受信中には , パリティの検出を行います。
パリティはモード 0, および ECCR の SSM ビットが設定されている場合はモード 2
でも追加されます。このビットはモード 3 (LIN モード ) では "0" 固定 ( パリティな
し ) です。
[bit14] P:パリティ選択ビット
P
パリティ選択
0
偶数パリティ [ 初期値 ]
1
奇数パリティ
パリティが有効である場合は , このビットにより偶数パリティ (0), 奇数パリティ (1)
が選択されます。
336
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第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
[bit13] SBL:ストップビット長選択ビット
SBL
ストップビット長
0
1 ビット [ 初期値 ]
1
2 ビット
このビットは , 非同期データフレームのストップビット長を選択します。ECCR の
SSM ビットが設定されている場合は , 同期データフレームでも選択されます。この
ビットはモード 3 (LIN モード ) では "0" 固定 (1 ビット ) です。
[bit12] CL:データ長選択ビット
CL
語 ( データフレーム ) 長
0
7 ビット [ 初期値 ]
1
8 ビット
このビットは , 送信 / 受信データ長を指定します。モード 2 およびモード 3 では , こ
のビットは "1" (8 ビット ) に固定されます。
[bit11] AD:アドレス / データ選択ビット
AD
アドレス / データビット
0
データビット [ 初期値 ]
1
アドレスビット
このビットはマルチプロセッサモード 1 でのデータ形式を指定します。このビット
への書込みはマスタ CPU 用であり , 読出しはスレーブ CPU 用です。"1" はアドレス
フレームを , "0" はデータフレームを示します。
<注意事項>
AD ビットの使用については , 「11.7 UART 使用上の注意事項」を参照してください。
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337
第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
[bit10] CRE:受信エラーフラグクリアビット
受信エラークリア
CRE
書込み時
0
無効 [ 初期値 ]
1
すべての受信エラー
(PE, FRE, ORE) をクリア
読出し時
読出し値は常に "0"
シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグをクリアするビットで
す。
• "1" 書込みで , エラーフラグがクリアされます。
• "0" 書込みでは , 影響ありません。読み出した場合 , 常に "0" が読み出せます。
<注意事項>
受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてください。
受信動作を禁止せずに受信エラーフラグをクリアにすると , そのタイミングで受信をいっ
たん中断し , その後再開します。このため , 受信再開時に正常なデータを受信しない場合
があります。
[bit9] RXE:受信許可ビット
RXE
受信許可
0
受信禁止 [ 初期値 ]
1
受信許可
このビットにより UART の受信が許可されます。このビットが "0" に設定されてい
る場合は , UART はデータフレームの受信を停止します。モード 0 およびモード 3
での LIN-Break 検出では無効のままです。
[bit8] TXE:送信許可ビット
TXE
送信許可
0
送信禁止 [ 初期値 ]
1
送信許可
このビットにより UART の送信が許可されます。このビットが "0" に設定されてい
る場合は , UART はデータフレームの送信を停止します。
338
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第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
11.3.2
シリアルモードレジスタ (SMR)
シリアルモードレジスタ (SMR) は , 動作モードとボーレートクロックを選択します。
また , シリアルクロック (SCK) の入出力方向の指定 , シリアル出力許可設定を行い
ます。
■ シリアルモードレジスタ (SMR)
図 11.3-3 シリアルモードレジスタ (SMR) のビット構成
SMR
アドレス
000061H
000069H
000071H
0000B1H
0000B9H
0000C1H
0000C9H
bit7
MD1
R/W
bit6
MD0
R/W
bit5
OTO
R/W
bit4
EXT
R/W
bit3
REST
W
bit2
UPCL
W
bit1
SCKE
R/W
bit0
SOE
R/W
初期値
00000000B
R/W: リード / ライト可能
W: ライトオンリ
[bit7, bit6] MD1, MD0:動作モード選択ビット
MD0
MD1
0
0
モード 0:非同期ノーマルモード [ 初期値 ]
1
0
モード 1:非同期マルチプロセッサモード
0
1
モード 2:同期モード
1
1
モード 3:非同期 LIN モード
動作モード設定
これらのビットにより , UART の動作モードが設定されます。
[bit5] OTO:1 to 1 外部クロック選択ビット
OTO
外部クロック選択
0
外部クロックをボーレートジェネレータ ( リロードカウンタ ) に
使用 [ 初期値 ]
1
外部クロックをシリアルクロックとして使用
このビットが設定されると , UART のシリアルクロックとして外部クロックが直接
使用されます。この機能は同期スレーブモード動作時に使用されます。
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339
第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
[bit4] EXT:外部クロック選択ビット
EXT
外部シリアルクロック許可
0
内蔵ボーレートジェネレータ ( リロードカウンタ ) を使用
[ 初期値 ]
1
外部クロックをシリアルクロックとして使用
このビットにより , リロードカウンタ用のクロックを選択できます。
[bit3] REST:送信リロードカウンタ再起動ビット
リロードカウンタ再起動
REST
書込み時
0
無効 [ 初期値 ]
1
カウンタ再起動
読出し時
読出し値は常に "0"
このビットに "1" が書き込まれると , リロードカウンタは再起動されます。"0" 書込
みは無効です。
読出しは常に "0" を返します。
[bit2] UPCL:UART クリアビット ( ソフトウェアリセット )
UART クリア ( ソフトウェアリセット )
UPCL
書込み時
0
無効 [ 初期値 ]
1
UART リセット
読出し時
読出し値は常に "0"
このビットに "1" が書き込まれると , UART は直ちにリセットされますが , レジスタ
の設定値は保存されます。
受信 / 送信は中断されます。
エラーフラグはすべてクリアされ , 受信データレジスタ (RDR) は 00H となります。
"0" 書込みは無効です。
読出しは常に "0" を返します。
340
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第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
[bit1] SCKE:シリアルクロック出力許可
SCKE
シリアルクロック出力許可
0
外部クロック入力 [ 初期値 ]
1
内部クロック出力
このビットはシリアルクロック端子 (SCK) の入出力を制御します。
このビットが "0" の場合は , SCK 端子は汎用ポート / シリアルクロック入力端子と
して動作します。"1" の場合は , シリアルクロック出力端子となります。
<注意事項>
SCK 端子をシリアルクロック入力として使用する場合 (SCKE=0), ポートは入力ポートと
して設定してください。シリアルクロック出力として使用する場合は , SCKE ビットの設
定と SCK 端子に対応するポートファンクションレジスタ (PFR) の設定が必要です。ポー
トファンクションレジスタの設定についての詳細は , 「第 5 章 I/O ポート」を参照してく
ださい。また , 外部クロック選択ビットを使用 (EXT=1) して外部クロックを選択してくだ
さい。
[bit0] SOE:シリアルデータ出力許可ビット
SOE
シリアルデータ出力
0
SOT 出力禁止 [ 初期値 ]
1
SOT 出力許可
このビットにより , シリアル出力が許可されます。
このビットが "1" の場合は , シリアルデータ出力が許可されます。
<注意事項>
SOT 端子をシリアル出力として使用する場合は , SOE ビットの設定と , 対応するポート
ファンクションレジスタ (PFR) の設定が必要です。ポートファンクションレジスタの設定
についての詳細は , 「第 5 章 I/O ポート」を参照してください。
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第 11 章 LIN-UART
11.3 UART のレジスタ
11.3.3
MB91210 シリーズ
シリアルステータスレジスタ (SSR)
シリアルステータスレジスタ (SSR) により , 送信 / 受信状態 , エラーの有無を確認で
きます。また , 送信 / 受信割込みの制御も行います。
■ シリアルステータスレジスタ (SSR)
図 11.3-4 シリアルステータスレジスタ (SSR) のビット構成
SSR
アドレス
000062H
00006AH
000072H
0000B2H
0000BAH
0000C2H
0000CAH
bit15
PE
R
bit14
ORE
R
bit13
FRE
R
bit12
RDRF
R
bit11
TDRE
R
bit10
BDS
R/W
bit9
RIE
R/W
bit8
TIE
R/W
初期値
00001000B
R/W: リード / ライト可能
R:
リードオンリ
[bit15] PE:パリティエラーフラグビット
PE
パリティエラー
0
パリティエラーなし [ 初期値 ]
1
受信中にパリティエラー発生
受信中にパリティエラーが発生すると , このビットは "1" にセットされます。シリ
アルコントロールレジスタ (SCR) の CRE ビットに "1" が書き込まれると , このビッ
トはクリアされます。
このビットと RIE ビットが "1" の場合は , 受信割込み要求が出力されます。
このフラグがセットされた場合は, 受信データレジスタ(RDR)のデータは無効です。
[bit14] ORE:オーバランエラーフラグビット
ORE
オーバランエラー
0
オーバランエラーなし [ 初期値 ]
1
受信中にオーバランエラー発生
受信中にオーバランエラーが発生すると , このビットは "1" にセットされます。シ
リアルコントロールレジスタ (SCR) の CRE ビットに "1" が書き込まれると , この
ビットはクリアされます。
このビットと RIE ビットが "1" の場合は , 受信割込み要求が出力されます。
このフラグがセットされた場合は, 受信データレジスタ(RDR)のデータは無効です。
342
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11.3 UART のレジスタ
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[bit13] FRE:フレーミングエラーフラグビット
FRE
フレーミングエラー
0
フレーミングエラーなし [ 初期値 ]
1
受信中にフレーミングエラー発生
受信中にフレーミングエラーが発生すると , このビットは "1" にセットされます。シ
リアルコントロールレジスタ (SCR) の CRE ビットに "1" が書き込まれると , この
ビットはクリアされます。
このビットと RIE ビットが "1" の場合は , 受信割込み要求が出力されます。
このフラグがセットされた場合は, 受信データレジスタ(RDR)のデータは無効です。
[bit12] RDRF:受信データフルフラグビット
RDRF
受信データレジスタフル
0
受信データレジスタにデータなし [ 初期値 ]
1
受信データレジスタはデータあり
このフラグは , 受信データレジスタ (RDR) の状態を示します。
受信データが RDR へ格納されるとこのビットは "1" にセットされます。RDR が読
み出されることによってのみ , "0" にクリアされます。
このビットと RIE ビットが "1" の場合は , 受信割込み要求が出力されます。
[bit11] TDRE:送信データエンプティフラグビット
TDRF
送信データレジスタエンプティ
0
送信データレジスタにデータあり
1
送信データレジスタにデータなし [ 初期値 ]
このフラグは , 送信データレジスタ (TDR) の状態を示します。
送信データが TDR へ書き込まれるとこのビットは "0" にクリアされます。データが
送信シフトレジスタへ格納されて送信が開始されると , "1" にセットされます。
このビットと TIE ビットが "1" の場合は , 送信割込み要求が出力されます。
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第 11 章 LIN-UART
11.3 UART のレジスタ
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[bit10] BDS:転送方向選択ビット
BDS
ビット方向設定
0
送信 / 受信は LSB ファースト [ 初期値 ]
1
送信 / 受信は MSB ファースト
このビットにより , シリアル転送データの転送を LSB ファースト (BDS=0) または
MSB ファースト (BDS=1) のいずれかに選択できます。
このビットは , モード 3 (LIN モード ) では "0" に固定されます。
<注意事項>
シリアルデータレジスタの読出し / 書込み中に , シリアルデータの上位側と下位側は入れ
替えられます。データが RDR に書き込まれた後 , このビットの値が変更されるとデータ
は無効になります。
[bit9] RIE:受信割込み要求許可ビット
RIE
受信割込み許可
0
受信割込み禁止 [ 初期値 ]
1
受信割込み許可
このビットにより , CPU への受信割込み要求が制御されます。
このビットがセットされ , 受信データフラグビット (RDRF) が "1" もしくはエラーフ
ラグ (PE, ORE, FRE) がセットされると , 受信割込み要求を出力します。
[bit8] TIE:送信割込み要求許可ビット
TIE
送信割込み許可
0
送信割込み禁止 [ 初期値 ]
1
送信割込み許可
このビットにより , CPU への送信割込み要求が制御されます。
このビットがセットされて TDRE ビットが "1" になると , 送信割込み要求が出力さ
れます。
344
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11.3.4
受信 / 送信データレジスタ (RDR/TDR)
受信データレジスタ (RDR) は受信データを , 送信データレジスタは送信データを保
持します。RDR, TDR は同一のアドレスに配置されています。
■ 受信 / 送信データレジスタ (RDR/TDR)
図 11.3-5 受信 / 送信データレジスタ (RDR/TDR)
RDR/TDR
アドレス
000063H
00006BH
000073H
0000B3H
0000BBH
0000C3H
0000CBH
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
R/W: リード / ライト可能
[bit7 ∼ bit0] データレジスタ
アクセス
データレジスタ
読出し
受信データレジスタからの読出し
書込み
送信データレジスタへの書込み
● 受信
RDR は受信データを格納するレジスタです。SIN 端子より転送されたシリアルデータ
信号は , シフトレジスタで変換され , このレジスタへ格納されます。データ長が 7 ビッ
トの場合は , 最上位ビット (D7) は "0" となります。受信が完了すると , データはこのレ
ジスタへ格納され , 受信データフルフラグビット (SSR の RDRF ビット ) が "1" にセッ
トされます。このとき , 受信割込み要求が許可されていると , 受信割込みが発生します。
SSR の RDRF ビットが "1" のときに RDR を読み出してください。RDR が読み出され
ると , RDRF ビットは自動的に "0" にクリアされます。受信割込みが許可され , 受信エ
ラーが発生していない場合は , 受信割込みもクリアされます。
● 送信
送信データが送信許可状態で送信データレジスタへ書き込まれると , データは送信シ
フトレジスタへ転送後にシリアルデータへと変換され , シリアルデータ出力端子 (SOT)
から送信されます。データ長が7ビットの場合は, 最上位ビット(D7)は送信されません。
このレジスタへ送信データが書き込まれると , 送信データエンプティフラグビット
(SSR の TDRE ビット ) が "0" にクリアされます。送信シフトレジスタへの転送が完了
すると , TDRE ビットは "1" にセットされます。TDRE ビットが "1" であれば , 次の送
信データをこのレジスタへ書き込むことができます。送信割込み要求が許可されてい
る場合は , 送信割込みが発生します。送信割込みの発生 , もしくは TDRE ビットが "1"
であれば , 次のデータを書き込んでください。
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345
第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
<注意事項>
TDR は書込み専用 , RDR は読出し専用のレジスタです。このレジスタは同一のアドレス
に配置されているため , 読出し値と書込み値は異なります。そのため , リードモディファ
イライト (RMW) 系命令ではアクセスしないでください。
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第 11 章 LIN-UART
11.3 UART のレジスタ
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拡張ステータス / コントロールレジスタ (ESCR)
11.3.5
拡張ステータス / コントロールレジスタでは LIN 機能を設定できます。また , SIN,
SOT 端子への直接アクセスと UART 同期クロックモードの設定ができます。
■ 拡張ステータス / コントロールレジスタ (ESCR)
図 11.3-6 拡張ステータス / コントロールレジスタ (ESCR) のビット構成
ESCR
アドレス
000064H
00006CH
000074H
0000B4H
0000BCH
0000C4H
0000CCH
bit15
LBIE
R/W
bit14
LBD
R/W
bit13
LBL1
R/W
bit12
LBL0
R/W
bit11
SOPE
R/W
bit10
SIOP
R/W
bit9
CCO
R/W
bit8
SCES
R/W
初期値
00000100B
R/W: リード / ライト可能
[bit15] LBIE:LIN-Break 検出割込み許可ビット
LBIE
LIN-Break 検出割込み許可
0
LIN-Break 割込み禁止 [ 初期値 ]
1
LIN-Break 割込み許可
このビットは , LIN-Break が検出されると生成される割込みを許可します。
[bit14] LBD: LIN-Break 検出フラグビット
LIN-Break 検出
LBD
書込み
読出し
0
LIN-Break 検出フラグのクリア
LIN-Break の検出なし [ 初期値 ]
1
無効
LIN-Break が検出された
LIN-Break が検出されると , このビットは "1" にセットされます。"0" 書き込みによ
りこのフラグビットはクリアされ , LIN-Break 検出割込みが許可されている場合は ,
割込みもクリアします。
リードモディファイライト (RMW) 系命令では常に "1" が返されますが , この場合は
LIN-Break 検出を意味しません。
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第 11 章 LIN-UART
11.3 UART のレジスタ
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[bit13, bit12] LBL1, LBL0:LIN-Break 長選択ビット
LBL0
LBL1
0
0
LIN-Break 長は 13 ビット [ 初期値 ]
1
0
LIN-Break 長は 14 ビット
0
1
LIN-Break 長は 15 ビット
1
1
LIN-Break 長は 16 ビット
LIN-Break 長
これらのビットにより , UART で生成される LIN-Break のシリアルビット長が定義
されます。LIN-Break の受信では , 常に 11 ビット固定です。
[bit11] SOPE:シリアル出力端子直接アクセス許可ビット
SOPE
シリアル出力端子直接アクセス
0
シリアル出力端子直接アクセス禁止 [ 初期値 ]
1
シリアル出力端子直接アクセス許可
このビットが "1" にセットされると , SOT 端子へ直接書込みを行うことが可能にな
ります。
詳細は , 表 11.3-1 を参照してください。
[bit10] SIOP:シリアル入出力端子直接アクセス許可ビット
シリアル入出力端子アクセス
SIOP
書込み時 (SOPE が "1" の場合 )
0
SOT は "0" 出力
1
SOT は "1" 出力 [ 初期値 ]
読出し時
SIN の値を読出し
通常 , 読出し命令では , SIN 端子の値を返します。書込みは SOT 端子の値を設定し
ます。リードモディファイライト (RMW) 系命令では , SOT の値を返します。
詳細は , 表 11.3-1 を参照してください。
<注意事項>
シリアルコントロールレジスタ (SCR) の TXE ビットが "0" のときのみ , SIOP ビットの設
定値が有効です。
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第 11 章 LIN-UART
11.3 UART のレジスタ
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表 11.3-1 SOPE と SIOP の機能
SOPE
SIOP
0
R/W
SOT 端子への影響なし
書込み値は保持
SIN の値を読出し
1
R/W
SOT 端子へ書込み値出力
SIN の値を読出し
1
RMW
SIOP への書込み時
SIOP からの読出し時
SOT 端子の値を読出し , 書込み
[bit9] CCO:連続クロック出力許可ビット
CCO
連続クロック出力 ( モード 2)
0
連続クロック出力禁止 [ 初期値 ]
1
連続クロック出力許可
UART がマスタモード 2 ( 同期モード ) で動作し , SCK 端子が出力として設定されて
いる場合に , このビットにより SCK 端子での連続シリアルクロック出力が許可され
ます。
[bit8] SCES:シリアルクロックエッジ選択ビット
SCES
シリアルクロックエッジ選択
0
クロックの立上りエッジでサンプリング ( 通常 ) [ 初期値 ]
1
クロックの立下りエッジでサンプリング ( 反転クロック )
このビットにより , モード 2 ( 同期モード ) での内部シリアルクロックが反転されま
す。UART がモード 2 マスタ ( 同期モード ) で動作し , SCK 端子が出力として設定
されている場合は , 出力クロックも反転されます。
モード 2 スレーブでは , サンプリングエッジが立上りエッジから立下りエッジへと
切り換わります。
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第 11 章 LIN-UART
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拡張通信コントロールレジスタ (ECCR)
11.3.6
拡張通信コントロールレジスタ (ECCR) では , バスアイドル検出割込みの設定 , 同期
クロック設定 , LIN-Break 生成ができます。
■ 拡張通信コントロールレジスタ (ECCR)
図 11.3-7 拡張通信コントロールレジスタ (ECCR) のビット構成
ECCR
アドレス
000065H
00006DH
000075H
0000B5H
0000BDH
0000C5H
0000CDH
R/W:
R:
W:
X:
−:
bit7
res
−
bit6
LBR
W
bit5
MS
R/W
bit4
SCDE
R/W
bit3
SSM
R/W
bit2
BIE
R/W
bit1
RBI
R
bit0
TBI
R
初期値
000000XXB
リード / ライト可能
リードオンリ
ライトオンリ
不定
未定義
[bit7] res:予約ビット
予約ビットです。必ず "0" を書き込んでください。
[bit6] LBR:LIN-Break 設定ビット
LIN-Break 設定
LBR
書込み時
0
無効 [ 初期値 ]
1
LIN-Break 生成
読出し時
読出し値は常に "0"
動作モードがモード 0 もしくはモード 3 の場合に , このビットに "1" が書き込まれ
ると , ESCR の LBL1, LBL0 で設定した長さの LIN-Break が生成されます。
[bit5] MS:マスタ / スレーブモード選択ビット
MS
モード 2 でのマスタ / スレーブ機能
0
マスタモード ( シリアルクロック生成 ) [ 初期値 ]
1
スレーブモード ( 外部シリアルクロック受信 )
このビットは , 同期モード 2 における UART をマスタあるいはスレーブとして設定
します。マスタとして設定されると , UART は同期クロックを生成します。スレー
ブモードとして設定された場合は , 外部シリアルクロックを受信します。
350
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第 11 章 LIN-UART
11.3 UART のレジスタ
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<注意事項>
スレーブモードとして設定される場合は , クロックソースを外部クロックとして , 1to1 外
部クロック入力に設定してください (SMR の SCKE=0, EXT=1, OTO=1) 。
[bit4] SCDE:シリアルクロック遅延許可ビット
SCDE
モード 2 でのシリアルクロック遅延許可
0
クロック遅延禁止 [ 初期値 ]
1
クロック遅延許可
UART がモード 2 で動作する場合 , このビットがセットされると , シリアル出力ク
ロックは 1 マシンサイクル遅延します。
[bit3] SSM:スタート / ストップビットモード許可
SSM
モード 2 での調歩同期
0
モード 2 でのスタート / ストップビットモード禁止 [ 初期値 ]
1
モード 2 でのスタート / ストップビットモード許可
UART がモード 2 で動作する場合 , このビットにより同期化用にスタートビットと
ストップビットが追加されます。ほかのモード ( モード 0, 1, 3) ではこのビットは
"0" に固定されます。
[bit2] BIE:バスアイドル割込み許可
BIE
バスアイドル割込み許可
0
バスアイドル割込み禁止 [ 初期値 ]
1
バスアイドル割込み許可
受信 / 送信のどちらも実行されていない場合 (RBI=1, TBI=1) に , このビットは受信
割込みを許可します。
モード 2 で SSM ビットが "0" のときは , このビットを使用しないでください。
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351
第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
[bit1] RBI: 受信バスアイドルフラグビット
RBI
受信バスアイドル
0
受信動作中
1
受信停止中
SIN 端子での受信がない場合に , このビットは "1" にセットされます。
モード 2 で SSM ビットが "0" のときは , このビットを使用しないでください。
[bit0] TBI:送信バスアイドルフラグビット
TBI
送信バスアイドル
0
送信動作中
1
送信停止中
SOT 端子での送信がない場合に , このビットは "1" にセットされます。
モード 2 で SSM ビットが "0" のときは , このビットを使用しないでください。
<注意事項>
UART の動作モードをモード 2 に設定した場合に SSM ビットが "0" のときは , BIE, RBI,
TBI ビットを使用しないでください。
352
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第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
11.3.7
ボーレート / リロードカウンタレジスタ (BGR)
ボーレート / リロードカウンタレジスタ (BGR) は , シリアルクロックの分周比を設
定します。また , 送信リロードカウンタの正確な値を読み出すことも可能です。
■ ボーレート / リロードカウンタレジスタ (BGR)
図 11.3-8 ボーレート / リロードカウンタレジスタ (BGR)
BGR1
アドレス
000066H
00006EH
000076H
0000B6H
0000BEH
0000C6H
0000CEH
bit15
−
−
bit14
B14
R/W
bit13
B13
R/W
bit12
B12
R/W
bit11
B11
R/W
bit10
B10
R/W
bit9
B09
R/W
bit8
B08
R/W
初期値
10000000B
bit7
B07
R/W
bit6
B06
R/W
bit5
B05
R/W
bit4
B04
R/W
bit3
B03
R/W
bit2
B02
R/W
bit1
B01
R/W
bit0
B00
R/W
初期値
00000000B
BGR0
アドレス
000067H
00006FH
000077H
0000B7H
0000BFH
0000C7H
0000CFH
R/W: リード / ライト可能
−:
未定義
[bit15] Reserved:予約ビット
予約ビットです。読出し値は常に "1" です。
[bit14 ∼ bit8] B14 ∼ B08:ボーレートジェネレータレジスタ 1
B14 ∼
B08
ボーレートジェネレータレジスタ 1
書込み
リロード値の bit14 ∼ bit8 をカウンタへ書込み
読出し
カウント bit14 ∼ bit8 の読出し
[bit7 ∼ bit0] B07 ∼ B00:ボーレートジェネレータレジスタ 0
B07 ∼
B00
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ボーレートジェネレータレジスタ 0
書込み
リロード値の bit7 ∼ bit0 をカウンタへ書込み
読出し
カウント bit7 ∼ bit0 の読出し
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353
第 11 章 LIN-UART
11.3 UART のレジスタ
MB91210 シリーズ
■ ボーレート / リロードカウンタレジスタ
ボーレートリロードカウンタレジスタ (BGR) では , シリアルクロックの分周比を設定
します。
レジスタはバイトアクセスもしくはハーフワードアクセスでの読出し / 書込みが可能
です。
354
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第 11 章 LIN-UART
11.4 UART の割込み
MB91210 シリーズ
UART の割込み
11.4
UART には受信割込みと送信割込みがあります。下記のいずれかの場合において ,
割込み要求が生成されます。
• 受信データの受信データレジスタ (RDR) への格納 , もしくは受信エラーの発生
• 送信データの送信データレジスタ (TDR) から送信シフトレジスタへの転送
• LIN-Break 検出
• バスアイドル ( 送信 / 受信動作なし )
■ UART の割込み
表 11.4-1 に , 割込みコントロールビットと割込み要因を示します。
表 11.4-1 UART の割込みコントロールビットと割込み要因
受信 /
送信 /
ICU
受信
送信
動作モード
割込み要求
フラグ
フラグビット レジスタ
0
1
2
3
RDRF
SSR
○
○
○
○
RDR への受信
データ書込み
ORE
SSR
○
○
○
○
オーバラン
エラー
割込み要因
割込み要因 割込み要求の
許可ビット クリア方法
受信データの
読出し
SSR: RIE
受信エラー
クリアビット
(SCR: CRE) へ
の "1" 書込み
FRE
SSR
○
○
△
フレーミング
○
エラー
PE
SSR
○
×
△
×
LBD
ESCR
○
×
×
LIN-Synch-Break
○
検出
ESCR の LBD
ESCR: LBIE ビットへの
"1" 書込み
TBI & RBI
ESCR
○
○
△
○ バスアイドル
ECCR: BIE
受信データ /
送信データ
TDRE
SSR
○
○
○
○
SSR: TIE
送信データの
書込み
ICP
ICS
○
×
×
LIN-Sync-Field
○ の最初の立下り
エッジ
ICS: ICP
ICP の
一時禁止
ICP
ICS
×
LIN-Sync-Field
○ の 5 回目の立下り ICS: ICP
エッジ
ICU
○
×
パリティ
エラー
送信レジスタ
エンプティ
ICP の禁止
○:使用可能
△:ECCR の SSM ビットが "1" のときに使用可能
×:使用不可
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第 11 章 LIN-UART
11.4 UART の割込み
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■ 受信割込み
受信モード時に下記の 1 つが発生すると , シリアルステータスレジスタ (SSR) の対応す
るフラグビットが "1" にセットされます。
• データ受信完了:RDRF
受信データがシリアル入力シフトレジスタから受信データレジスタ (RDR) へ転送さ
れ , 読出しが可能となった。
• オーバランエラー:ORE
RDRF=1, かつ RDR が CPU より読み出されなかった。
• フレーミングエラー:FRE
ストップビット受信時に , "0" が受信された。
• パリティエラー:PE
誤ったパリティビットが検出された。
受信割込みが許可 (SSR の RIE=1) されているときに , 上記のフラグが 1 つでも "1" にな
ると , 受信割込みが生成されます。
受信データレジスタ (RDR) が読み出されると , RDRF フラグは自動的に "0" にクリアさ
れます。RDRF フラグのクリアはこの方法のみです。
シリアルコントロールレジスタ (SCR) の受信エラーフラグクリアビット (CRE) に "1"
が書き込まれると , エラーフラグはすべて "0" にクリアされます。
<注意事項>
CRE ビットは受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてください。
受信動作を禁止せずに受信エラーフラグをクリアにすると , そのタイミングで受信をいっ
たん中断し , その後再開します。このため , 受信再開時に正常なデータを受信しない場合
があります。
■ 送信割込み
送信データが送信データレジスタ (TDR) から送信シフトレジスタへ転送されると ( シ
フトレジスタが空で , 送信データが存在している場合に発生します ) , シリアルステー
タスレジスタ (SSR) の送信データレジスタエンプティフラグビット (TDRE) が "1" に
セットされます。この場合 , SSR の送信割込み許可ビット (TIE) が設定されていると ,
割込み要求が生成されます。
<注意事項>
TDRE の初期値は "1" です。したがって , TIE フラグが "1" に設定されると直ちに送信割込
みが生成されます。送信データレジスタ (TDR) への書込みによってのみ TDRE フラグは
リセットされます。
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第 11 章 LIN-UART
11.4 UART の割込み
■ LIN-Synch-Break 割込み
UART がモード 0 もしくはモード 3 で LIN スレーブとして動作する場合に機能します。
シリアル入力バスが 11 ビットタイム以上 "0" ( ドミナント ) になると , 拡張ステータス /
コントロールレジスタ (ESCR) の LIN-Break 検出フラグビット (LBD) が "1" にセットさ
れます。この場合 , 受信エラーフラグは 9 ビットタイム後に "1" にセットされます。そ
のため , LIN-Sync-Break 検出のみが目的である場合は , RIE フラグあるいは RXE フラ
グを "0" に設定してください。そのほかの場合では , まず受信エラー割込みが生成され ,
割込み処理ルーチンにより LBD=1 を待ってください。
LBD フラグに "1" が書き込まれると , 割込みと LBD フラグはクリアされます。これに
より , 以下の LIN マスタへのシリアルクロックの調整手順のため , CPU は確実に LINSync-Break を検出します。
■ LIN-Synch-Field エッジ検出割込み
UART がモード 0 もしくはモード 3 で LIN スレーブとして動作する場合に機能します。
LIN-Break 検出後の受信バスの立下りエッジは UART により示されます。同時に , ICU
へと接続されている割込み信号は "1" に設定されます。この信号は LIN-Synch-Field の
5 回目の立下りエッジでリセットされます。どちらの場合においても両エッジ検出と
ICU 割込みが許可されていれば , ICU は割込みを生成します。ICU で検出されたカウン
タ値の差は , シリアルクロックの 8 倍です。この結果を用いると , 専用リロードカウン
タ用のボーレートを計算することができます。
スタートビットの立下りが検出されるとリロードカウンタは自動的にリセットされる
ので , 再起動を行う必要はありません。
■ バスアイドル割込み
SIN 端子に受信動作がない場合は , ECCR の RBI フラグビットが "1" にセットされます。
同様に , SOT 端子に送信動作がない場合は , TBI フラグビットが "1" にセットされます。
ECCR のバスアイドル許可ビット (BIE) が設定され , バスアイドルフラグ (TBI, RBI) が
どちらも "1" であれば , 割込みが生成されます。
<注意事項>
SOPE ビットが "1" のときに SIOP ビットに "0" が書き込まれると , バス動作がない場合
でも TBI フラグは "0" になります。TBI ビットと RBI ビットは , 同期モード 2 において
ECCR レジスタの SSM ビットが "0" の場合は使用できません。
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357
第 11 章 LIN-UART
11.4 UART の割込み
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図 11.4-1 に , バスアイドル割込み生成を示します。
図 11.4-1 バスアイドル割込み生成
送信データ
受信データ
TBI
RBI
受信IRQ
: スタートビット
358
: ストップビット
: データビット
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第 11 章 LIN-UART
11.4 UART の割込み
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受信割込み生成とフラグセットタイミング
11.4.1
受信割込み要因 , 受信完了 (SSR の RDRF ビット ) と , 受信エラーの発生 (SSR の
PE, ORE, FRE ビット ) について説明します。
■ 受信割込み生成とフラグセットタイミング
シリアルステータスレジスタ (SSR) の受信割込み許可フラグビット (RIE) が "1" にセッ
トされ , データ受信が完了 (RDRF=1) すると割込みが生成されます。この割込みは , モー
ド 0, モード 1, モード 2 (SSM が "1" の場合 ) , モード 3 でのストップビットの検出 , ま
たはモード 2 (SSM が "0" の場合 ) で最終データビットが読まれると生成されます。
<注意事項>
受信エラーが発生した場合は , いずれのモードにおいても受信データレジスタの内容は無
効です。
図 11.4-2 受信動作とフラグセットタイミング
受信データ
(モード0 / モード3)
ST
D0
D1
D2
D5
D6
D7/
P
SP
ST
受信データ
(モード1)
ST
D0
D1
D2
D6
D7
A/D
SP
ST
D0
D1
D2
D4
D5
D6
D7
D0
受信データ
(モード2)
PE*1, FRE
RDRF
ORE*2
(RDRF=1の場合)
受信割込み発生
*1: モード1, モード3ではPEフラグは常に"0"です。
*2: OREは受信データがCPUによって読まれず, かつ別のデータを受信した場合に発生します。
ST: スタートビット
SP: ストップビット
A/D: モード1 (マルチプロセッサ)アドレス・データ選択ビット
<注意事項>
図 11.4-2 にはモード 0 とモード 3 でのすべての受信オプションは示されていません。
ここでは , "7p1" と "8N1" です (p="E"[even], または "O"[odd]) 。
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第 11 章 LIN-UART
11.4 UART の割込み
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図 11.4-3 ORE 設定タイミング
受信データ
RDRF
ORE
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第 11 章 LIN-UART
11.4 UART の割込み
MB91210 シリーズ
送信割込み生成とフラグタイミング
11.4.2
送信割込みは , 次の送信データが送信データレジスタ (TDR) に書き込まれる用意が
できると生成されます。
■ 送信割込み生成とフラグタイミング
送信割込みは , 送信データが送信データレジスタ (TDR) に書き込まれる用意ができる
と生成されます。シリアルステータスレジスタ (SSR) の送信割込み許可ビット (TIE) が
"1" に設定され , 送信割込みが許可されている場合に TDR が空になると送信割込みが
生成されます。
SSR の送信レジスタエンプティ(TDRE) フラグビットは , TDR の空きを示します。TDRE
ビットは読出し専用です。フラグのクリアは TDR へのデータ書込みによってのみ行わ
れます。
図 11.4-4 に , 送信動作とフラグ設定タイミングを示します。
図 11.4-4 送信動作とフラグ設定タイミング
送信割込み発生
送信割込み発生
モード0, モード1,
モード3:
TDRへの書込み
TDRE
シリアル出力
ST D0 D1 D2 D3 D4 D5 D6 D7
P
P
SP ST D0 D1 D2 D3 D4 D5 D6 D7
SP
AD
AD
送信割込み発生
送信割込み発生
モード2 (SSM = 0):
TDRへの書込み
TDRE
シリアル出力
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4
ST: スタートビット D0~D7: データビット
AD: アドレス・データ選択ビット (モード1)
P: パリティ
SP: ストップビット
<注意事項>
図 11.4-4 の例には , モード 0 の送信オプションのすべては示されていません。
ここでは , "8p1"(p="E"[even] または "O"[odd]) です。モード 3 とモード 2 で SSM ビット
が "0" の場合 , パリティは付与されません。
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第 11 章 LIN-UART
11.4 UART の割込み
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■ 送信割込み要求生成タイミング
送信割込みが許可 (SSR の TIE ビットが "1") されている場合に TDRE フラグが "1" にな
ると , 送信割込み要求が生成されます。
<注意事項>
TDRE の初期値は "1" です。したがって , 送信割込みが許可 (TIE=1) されると , 送信完了
割込みが直ちにセットされます。TDRE は読出し専用です。送信データレジスタ (TDR) へ
の書込みによってのみ TDRE フラグはクリアされます。送信割込みを有効にするタイミ
ングには注意してください。
362
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MB91210 シリーズ
11.5
第 11 章 LIN-UART
11.5 UART のボーレート
UART のボーレート
UART のシリアルクロックとして下記のいずれかを選択できます。
• 専用ボーレートジェネレータ ( リロードカウンタ )
• 外部クロック (SCK 端子からのクロック入力 )
• 外部クロックをボーレートジェネレータ ( リロードカウンタ ) に使用
■ UART のボーレート選択
図 11.5-1 に , ボーレート選択回路 ( リロードカウンタ ) を示します。下記の 3 つから
ボーレートを選択可能です。
● 専用ボーレートジェネレータ ( リロードカウンタ ) の使用
UARTには送信/受信シリアルクロックそれぞれに独立したリロードカウンタがありま
す。ボーレートは , ボーレートジェネレータレジスタ (BGR) の 15 ビットリロード値に
より設定されます。
リロードカウンタは , ボーレートジェネレータレジスタの設定値でマシンクロックを
分周します。
● 外部クロックの使用 (1to1 モード )
UART クロック入力端子 (SCK) からのクロック入力が直接ボーレートとして使用され
ます。
● 専用ボーレートジェネレータに外部クロックを使用
外部クロックをデバイス内部でリロードカウンタと接続させることも可能です。この
モードでは , 外部クロックは内部のマシンクロックの代わりに使用されます。
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363
第 11 章 LIN-UART
11.5 UART のボーレート
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図 11.5-1 ボーレート選択回路 ( リロードカウンタ )
REST
スタートビット
立下りエッジ検出
セット
リロード値:v
Rxc = 0?
受信
15 ビットリロードカウンタ
リロード
F/F
0
受信クロック
リセット
Rxc = v/2?
1
EXT
セット
リロード値:v
Txc = 0?
CLK
SCK
( 外部
クロック
入力 )
0
送信
15 ビットリロードカウンタ
リロード
1
カウンタ値:TXC
F/F
0
OTO
リセット
Txc = v/2?
1
送信クロック
内部データバス
EXT
REST
OTO
364
SMRn
レジスタ
B14
B13
B12
B11
B10
B09
B08
BGRn1
レジスタ
B07
B06
B05
B04
B03
B02
B01
B00
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BGRn0
レジスタ
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第 11 章 LIN-UART
11.5 UART のボーレート
ボーレートの設定
11.5.1
ボーレートの設定方法と , シリアルクロック周波数の算出結果を示します。
■ ボーレートの算出
ボーレートジェネレータレジスタ (BGR) により 15 ビットリロードカウンタは設定され
ます。
ボーレートの算出には以下の数式を使用してください。
v = [φ/b] - 1
ここで , "φ" はマシンクロック周波数を , "b" はボーレートを示します。
● 算出例
マシンクロックが 16MHz で , 目的のボーレートが 19200bps の場合 , リロード値 "v" は
以下のようにして算出できます。
v = [16 × 106 / 19200] - 1 = 832
正確なボーレートは , 以下のように再計算してください。
bexact = φ / (v + 1) = 16 × 106 / 833 = 19207.6831 bps
<注意事項>
リロード値を "0" に設定すると , リロードカウンタは停止します。したがって , 最小の分
周比は 2 分周となります。
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365
第 11 章 LIN-UART
11.5 UART のボーレート
MB91210 シリーズ
■ マシンクロック周波数ごとのボーレート設定例
表 11.5-1 に , マシンクロックごとのボーレート設定例を示します。
表 11.5-1 マシンクロックごとのボーレート設定例
8MHz
16MHz
20MHz
24MHz
32MHz
ボー
レート
(bps)
value
dev.
value
dev.
value
dev.
value
dev.
value
dev.
4M
-
-
-
-
4
0
5
0
7
0
2M
-
-
7
0
9
0
11
0
15
0
1M
7
0
15
0
19
0
23
0
31
0
500000
15
0
31
0
39
0
47
0
63
0
460800
-
-
-
-
-
-
51
-0.16
68
-0.64
250000
31
0
63
0
79
0
95
0
127
0
230400
-
-
-
-
-
-
103
-0.16
138
0.08
153600
51
-0.16
103
-0.16
129
-0.16
155
-0.16
207
-0.16
125000
63
0
127
0
159
0
191
0
255
0
115200
68
-0.64
138
0.08
173
0.22
207
-0.16
277
0.08
76800
103
-0.16
207
-0.16
259
-0.16
311
-0.16
416
0.08
57600
138
0.08
277
0.08
346
-0.06
416
0.08
555
0.08
38400
207
-0.16
416
0.08
520
0.03
624
0
832
-0.04
28800
277
0.08
554
-0.01
693
-0.06
832
-0.03
1110
-0.01
19200
416
0.08
832
-0.03
1041
0.03
1249
0
1666
0.02
10417
767
0
1535
0
1919
0
2303
0
3071
0
9600
832
-0.04
1666
0.02
2083
0.03
2499
0
3332
-0.01
7200
1110
-0.01
2221
-0.01
2777
0.01
3332
-0.01
4443
-0.01
4800
1666
0.02
3332
-0.01
4166
0.01
4999
0
6666
0
2400
3332
-0.01
6666
0
8332
0
9999
0
13332
0
1200
6666
0
13332
0
16666
0
19999
0
26666
0
600
13332
0
26666
0
-
-
-
-
-
-
300
26666
0
-
-
-
-
-
-
-
-
<注意事項>
偏差の単位は % です。
最大同期ボーレートは , マシンクロックの 5 分周です。
366
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第 11 章 LIN-UART
11.5 UART のボーレート
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■ 外部クロックの使用
SMR の EXT ビットが設定されると , 外部端子 SCK がクロックとして選択されます。外
部クロック信号は内部 MCU クロックと同様に扱われます。SCK 端子に , 例えば ,
1.8432MHz の水晶発振子を接続し , PC-16550-UART のすべてのボーレートを選択する
ためにリロードカウンタを使用するように設計されています。
"1to1" 外部クロック入力モード (SMR の OTO ビット ) が選択されていると , SCK 信号
が UART シリアルクロック入力へ直接接続されます。これは , UART 同期モード 2 で
スレーブデバイスとして動作させるために必要です。
<注意事項>
いずれの場合においても , クロック信号は UART 内部で MCU クロックと同期化されます。
これは分周できないクロック比は不安定な信号となることを意味します。
■ カウント例
図 11.5-2 に , 送信 / 受信リロードカウンタのカウント例を示します。ここではリロード
値を 832 としています。
図 11.5-2 リロードカウンタのカウント例
送受信クロック
リロード
カウント
001
000
832
831
830
829
828
827
412
411
410
リロードカウント値
送受信クロック
リロード
カウント
417
416
415
414
413
<注意事項>
シリアルクロック信号の立下りエッジは常に , |(v + 1) / 2| 後です。
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367
第 11 章 LIN-UART
11.5 UART のボーレート
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リロードカウンタの再起動
11.5.2
リロードカウンタは下記の要因で再起動を行うことができます。
( 送信 / 受信リロードカウンタ双方 )
• MCU リセット
• UART ソフトウェアクリア (SMR の UPCL ビット )
• UART ソフトウェア再起動 (SMR の REST ビット )
( 受信リロードカウンタのみ )
• 非同期モードでのスタートビットの立下りエッジ
■ ソフトウェア再起動
シリアルモードレジスタ (SMR) の REST ビットがセットされると , 次のクロックサイ
クルで送信 / 受信リロードカウンタはともに再起動されます。この機能は , 送信リロー
ドカウンタをタイマとして使用するためです。
図 11.5-3 に , リロードカウンタ再起動例を示します。ここではリロード値を 100 とし
ています。
図 11.5-3 リロードカウンタ再起動例
動作クロック
リロードカウンタ
クロック出力
REST
リロード値
37
36 35 100 99
98
97
96
95
94
93
92
91
90
89 88
87
BGR0/BGR1読出し
データバス
90
: don’t care
この例では , REST 後の MCU クロックサイクル数 (cyc) は以下のようになります。
cyc = v − c + 1 = 100 − 90 + 1 = 11
ここで , "v" はリロード値を , "c" は読出しカウンタ値を意味します。
<注意事項>
SMR の UPCL ビットにより UART がリセットされると , リロードカウンタも再起動され
ます。
368
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第 11 章 LIN-UART
11.5 UART のボーレート
■ 自動再起動
非同期 UART モードでは , スタートビットの立下りエッジが検出されると , 受信リロー
ドカウンタは再起動されます。これはシリアル入力シフトレジスタを入力シリアル
データと同期化させるためです。
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369
第 11 章 LIN-UART
11.6 UART の動作
11.6
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UART の動作
UART は , 動作モード 0 では通常双方向シリアル通信として動作します。モード 2
およびモード 3 ではマスタあるいはスレーブとして双方向通信を行います。モード
1 ではマスタあるいはスレーブとしてマルチプロセッサ通信を行います。
■ UART の動作
● 動作モード
UART にはモード 0 ∼モード 3 の 4 つの動作モードがあります。表 11.6-1 に , UART の
動作モードを示します。
表 11.6-1 UART の動作モード
データ長
動作モード
同期化
ストップビット長
データ
方向 *1
非同期
1 ビットまたは 2
ビット
LSB ファースト
または
MSB ファースト
非同期
1 ビットまたは 2
ビット
LSB ファースト
または
MSB ファースト
同期
0, 1 ビット
または
2 ビット
LSB ファースト
または
MSB ファースト
非同期
1 ビット
LSB ファースト
パリティなし パリティあり
0 ノーマルモード
1 マルチプロセッサ
モード
2 ノーマルモード
3 LIN モード
7 ビットまたは 8 ビット
7 ビット
または
8+1 ビット *2
−
8 ビット
8 ビット
−
*1:転送データの形式を意味します (LSB ファースト , MSB ファースト )。
*2:"+1" はマルチプロセッサモードで , パリティビットの代わりに付与されるアドレス / データ部の
表示ビットを意味します。
<注意事項>
モード 1 は , マスタ / スレーブ接続システムにおいて , UART のマスタ / スレーブいずれ
の動作もサポートします。モード 3 での UART の機能は , 8N1 フォーマット , LSB ファー
ストに固定されます。
モードが変更されると , UART はすべての送受信を停止し , 次の動作を開始します。
370
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第 11 章 LIN-UART
11.6 UART の動作
■ CPU 間の接続方法
外部クロック "1to1" 接続 ( ノーマルモード ) とマスタ / スレーブ接続 ( マルチプロセッ
サモード ) が選択できます。いずれの接続においても , データ長 , パリティ有無 , 同期
化方法はすべての CPU で共通である必要があります。
下記に示すように動作モードを選択してください。
• "1to1" 接続では , 2 つの CPU を非同期転送モードの動作モード 0, または同期転送
モードの動作モード 2 に設定してください。同期モード 2 では , 必ず一方をマスタ ,
他方をスレーブとして設定してください。
• マスタ / スレーブ接続では動作モード 1 を選択し , マスタあるいはスレーブのいず
れかとして使用してください。
■ 同期化方法
非同期動作モードでは , UART 受信クロックは自動的に受信スタートビットの立下り
エッジと同期化されます。
同期動作モードでは , マスタデバイスのクロック信号 , マスタとして動作している場合
は UART 自身により同期化されます。
■ シグナルモード
UART はデータを NRZ 形式として扱います。
■ 動作許可ビット
UART は送信許可ビット (SCR の TXE ビット ) と受信許可ビット (SCR の RXE ビット )
を用いて送受信を制御します。動作が禁止された場合は , それぞれ以下のように停止し
ます。
• 受信 ( 受信シフトレジスタへのデータ入力 ) 中に受信動作が禁止されると , 直ちに
受信動作が停止します。
• 送信 ( 送信シフトレジスタからのデータ出力 ) 中に送信動作が禁止されると , 直ちに
送信動作が停止します。
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371
第 11 章 LIN-UART
11.6 UART の動作
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非同期モードでの動作 ( 動作モード 0, 1)
11.6.1
動作モード 0 ( ノーマルモード ) あるいは動作モード 1 ( マルチプロセッサモード )
で UART が使用される場合は , 非同期転送モードが選択されます。
■ 転送データ形式
非同期動作モードでのデータ転送はスタートビット ("L" レベル ) で開始され , ストッ
プビット ( 最小 1 ビット , "H" レベル ) で終了します。ビットストリームの方向 (LSB
ファースト , MSB ファースト ) はシリアルステータスレジスタ (SSR) の BDS ビットに
より設定されます。パリティビットがありと設定されている場合は , 最終データビット
とストップビットとの間に配置されます。
動作モード 0 でのデータフレーム長は , パリティビットの代わりとなるアドレス / デー
タ区切りビットを含め , 7 ビットもしくは 8 ビットです。ストップビットは 1 ビットも
しくは 2 ビットが選択可能です。
転送フレームのビット長の計算式は以下のようになります。
ビット長 = 1 + d + p + s
(d = データビット [7 ビット or 8 ビット ], p = パリティ [0 ビット or 1 ビット ], s =
ストップビット [1 ビット or 2 ビット ])
図 11.6-1 転送データ形式 ( 動作モード 0, 1)
動作モード0
ST
D0
D1
D2
D3
D4
D5
D6
*
D7/P
動作モード1
ST
D0
D1
D2
D3
D4
D5
D6
D7
**
SP
SP
AD
SP
* D7 (bit 7): パリティなしでデータ長が8ビットの場合
P (bit 7): パリティありでデータ長が8ビットの場合
** SCRのSBLビットが1の場合
ST: スタートビット
SP: ストップビット
AD : アドレスデータ選択ビット(モード1)
<注意事項>
シリアルステータスレジスタ (SSR) の BDS ビットが "1" に設定 (MSB ファースト ) され
ると , ビットストリームは , D7, D6, …, D1, D0, (P) として処理されます。
ストップビットは 2 ビットが選択されている場合は , 受信中にどちらも検出されますが ,
1 番目のストップビットで受信データフルフラグ (RDRF) は "1" になります。2 番目の
ストップビットの後 , 次のスタートビットが検出されないと , バスアイドルフラグ
(ECCR の RBI ビット ) が "1" となります (2 番目のストップビットはバス活性を意味し
ます )。
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第 11 章 LIN-UART
11.6 UART の動作
■ 送信動作
シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフラグ (TDRE)
ビットが "1" に設定されると , 送信データレジスタ (TDR) へのデータ書込みが許可され
ます。データが TDR へ書き込まれると , TDRE フラグは "0" になります。シリアルコ
ントロールレジスタ (SCR) の TXE ビットにより送信動作が許可されると , 送信シフト
レジスタへデータは書き込まれ , 次のシリアルクロックサイクルでスタートビットを
始めとして送信が開始されます。それにより , TDRE フラグは "1" となり , TDR へ次の
データを書くことができるようになります。
送信割込みが許可されている場合 (TIE=1 は , TDRE フラグにより割込みが生成されま
す。TDRE フラグの初期値は "1" ですので , TIE ビットが "1" に設定されると割込みが
直ちに発生します。
ビット長が 7 ビットに設定されている場合 (CL=0) は , BDS ビットによるビット方向の
設定 (LSB ファースト , MSB ファースト ) に関わらず , TDR の最上位ビット (MSB) が
未使用ビットとなります。
■ 受信動作
SCR の RXE フラグビットにより受信動作が許可されると , 受信動作が実行されます。
スタートビットが検出されると , SCR で指定した形式に応じてデータフレームが受信
されます。エラーが発生すると , 対応するエラーフラグ (PE, ORE, FRE) がセットされ
ます。データフレーム受信後は , データはシリアルシフトレジスタから受信データレジ
スタ (RDR) へ転送され , SSR の受信データレジスタフルフラグ (RDRF) ビットがセッ
トされます。RDRF フラグをクリアするために , 必ず CPU から RDR を読み出してくだ
さい。受信割込みが許可されている場合 (RIE=1) は , RDRF により割込みが生成されま
す。
データ長が 7 ビットに設定されている場合 (CL=0) は , BDS ビットによるビット方向の
設定 (LSB ファースト , MSB ファースト ) に関わらず , RDR の最上位ビット (MSB) が
未使用ビットとなります。
<注意事項>
RDRF フラグがセットされ , エラーが発生していなければ , 受信データレジスタ (RDR) の
データは有効です。
受信バスレベルが "H" の期間は , 受信許可フラグ (RXE) を "1" に設定してください。
■ ストップビット
送信時には , ストップビットを 1 ビットあるいは 2 ビット選択可能です。受信時に 2
ビットが設定されていると , 2 ビットとも検出されます。これは 2 番目のストップビッ
トの後で , ECCR の受信バスアイドル (RBI) フラグを適切に設定するためです。
■ エラー検出
モード 0 では , パリティエラー , オーバランエラー , フレーミングエラーを検出できま
す。
モード 1 では , オーバランエラー , フレーミングエラーを検出できます。このモードで
は , パリティはありません。
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第 11 章 LIN-UART
11.6 UART の動作
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■ パリティ
モード 0 ( およびモード 2 において , ECCR の SSM ビットが設定されている場合 ) では ,
シリアルコントロールレジスタ (SCR) のパリティ許可 (PEN) ビットにより , UART は
パリティ計算 ( 送信時 ) , パリティ検出および確認 ( 受信時 ) を実行します。
SCR の P ビットにより , 奇数パリティ , 偶数パリティが設定されます。
374
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第 11 章 LIN-UART
11.6 UART の動作
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同期モードでの動作 ( 動作モード 2)
11.6.2
UART 動作モード 2 ( ノーマルモード ) では , クロック同期転送が使用されます。
■ 転送データ形式
同期モードでは , 拡張通信コントロールレジスタ (ECCR) の SSM ビットが "0" であれ
ば , スタート / ストップビットを持たずに 8 ビットデータが転送されます。モード 2 で
のデータ形式はクロック信号によります。
図 11.6-2 に , 転送データ形式 ( 動作モード 2) を示します。
図 11.6-2 転送データ形式 ( 動作モード 2)
送受信データ
(ECCR:SSM=0, SCR:PEN=0)
D0
D1
D2
D3
D4
D5
D6
D7
送受信データ
(ECCR:SSM=1, SCR:PEN=0)
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
*
SP
送受信データ
(ECCR:SSM=1, SCR:PEN=1)
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
*
SP
* 2ストップビットに設定した場合(SCR: SBLビット =1)
ST: スタートビット
SP: ストップビット
P: パリティビット
■ モード 2 でのクロック反転とスタート / ストップビット
拡張ステータス / コントロールレジスタ (ESCR) の SCES ビットが設定されている場合
は , シリアルクロックは反転します。したがって , スレーブモードでは , 受信シリアル
クロックの立下りエッジでデータを取り込みます。マスタモードで SCES ビットが設
定されると , クロック信号のマークレベルが "0" となります。拡張通信コントロールレ
ジスタ (ECCR)の SSM ビットが設定されると , 非同期モードのようにデータフォーマッ
トにスタートビットとストップビットが付与されます。
図 11.6-3 クロック反転時の転送データ形式
マーク
レベル
送受信クロック
(SCES = 0, CCO = 0):
送受信クロック
(SCES = 1, CCO = 0):
送受信データ (SSM = 1)
(パリティなし, 1 ストップビット)
マーク
レベル
ST
SP
データフレーム
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第 11 章 LIN-UART
11.6 UART の動作
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■ クロック供給
クロック同期モード ( ノーマルモード ) では , 送信ビット数および受信ビット数はク
ロックサイクルと等しくなります。調歩同期通信が設定されていると , クロックサイク
ル数はスタート / ストップビットを追加したものと一致します。
内部クロックが選択 ( 専用リロードタイマ ) されていると , クロック同期で受信してい
るデータは , データが送信されると自動的に生成されます。
外部クロックが選択されていると , 送信データレジスタにデータを格納し , 出力される
ビットごとのクロックサイクルは外部から供給 , 生成されます。SCES が "0" の場合 ,
マークレベル ("H") は , 送信開始以前および送信完了後に保持されます。
クロックのどの立下りエッジでも送信データが有効かつ安定するように , ECCR の
SCDE ビットの設定により , 送信クロック信号は 1 マシンサイクル遅延されます ( 受信
デバイスがクロックの立上りあるいは立下りエッジでデータを取り込む場合に必要で
す )。この機能は , CCO が設定されていると停止します。
図 11.6-4 遅延送信クロック信号 (SCDE=1)
送受信データ書込み
受信データサンプリングポイント(SCES = 0)
マークレベル
送受信クロック(通常)
マークレベル
送受信クロック
(SCDE = 1)
マークレベル
送受信データ
0
1
1
0
LSB
1
0
0
データ
1
MSB
ESCR のシリアルクロックエッジ選択(SCES) ビットが設定されていると , UART クロッ
クは反転し , クロックの立下りエッジで受信データを取り込みます。この場合は , ク
ロックの立下りエッジで必ず有効なシリアルデータとしてください。
マスタモードでは , 拡張ステータス / コントロールレジスタ (ESCR) の CCO ビットが設
定されると , SCK 端子からシリアルクロックは継続的に出力されます。このモードで
は , 受信側にデータフレームの開始と終了を明示するために , スタートビットとストッ
プビットを使用するようにしてください。図 11.6-5 に , モード 2 での継続クロック出
力を示します。
図 11.6-5 モード 2 での継続クロック出力
送受信クロック
(SCES = 0, CCO = 1):
送受信クロック
(SCES =1, CCO = 1):
送受信データ (SSM=1)
(パリティなし, 1 ストップビット)
ST
SP
データフレーム
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第 11 章 LIN-UART
11.6 UART の動作
■ エラー検出
スタート / ストップビットを使用しない場合 (ECCR の SSM=0) は , オーバランエラー
のみが検出されます。
■ 通信
同期通信モードの初期化には , 以下の設定を行ってください。
• ボーレートジェネレータレジスタ (BGR)
専用ボーレートリロードカウンタへのリロード値の設定
• シリアルモードレジスタ (SMR)
MD1, MD0: 10B ( モード 2)
SCKE: "1" ( 専用ボーレートリロードカウンタ使用 )
"0" ( 外部クロック入力 )
• シリアルコントロールレジスタ (SCR)
RXE, TXE: フラグビットを "1" に設定
SBL, AD: ストップビットなし , アドレス / データ区切りなし , 値は無効
CL: 自動的に 8 ビット固定 , 値は無効
CRE: "1" ( 初期化のためエラーフラグはクリアされ , 送信 / 受信は停止 )
SSM=0 の場合:パリティなし , PEN, P の設定値は無効
SSM=1 の場合:PEN, P の設定は有効
• シリアルステータスレジスタ (SSR)
BDS: "0" (LSB ファースト ) , "1" (MSB ファースト )
RIE: "1" ( 割込み許可 ) , "0" ( 割込み禁止 )
TIE: "1" ( 割込み許可 ) , "0" ( 割込み禁止 )
• 拡張通信コントロールレジスタ (ECCR)
SSM: "0" ( スタート / ストップビットなし , 通常 )
"1" ( スタート / ストップビットあり , 特殊 )
MS:
"0" ( マスタモード , UART がシリアルクロックを生成 )
"1" ( スレーブモード , UART はシリアルクロックを外部から受信 )
通信を開始するには , 送信データレジスタ (TDR) へデータを書き込んでください。受
信のみを行う場合は SMR のシリアル出力許可 (SOE) ビットで出力を停止し , TDR へダ
ミーデータを書き込んでください。
<注意事項>
非同期モード時と同様に , 継続クロック , スタート / ストップビット , 双方向通信が可能
です。
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第 11 章 LIN-UART
11.6 UART の動作
11.6.3
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LIN 機能での動作 ( 動作モード 3)
UART は LIN マスタデバイス , LIN スレーブデバイスいずれとしても使用可能です。
LIN 機能にはモード 3 が割り当てられています。UART をモード 3 に設定すると ,
データ形式は 8N1, LSB ファーストとなります。
■ LIN マスタとしての UART
LIN マスタモードでは , マスタがバス全体のボーレートを決めるため , スレーブデバイ
スはマスタと同期します。したがって , 初期化後のマスタ動作で設定されたボーレート
は保持されます。
拡張通信コントロールレジスタ (ECCR) の LBR ビットへ "1" を書き込むと , SOT 端子
へ 13 ビット∼ 16 ビットタイムの "L" レベルを出力します。これは LIN-Sync-Break と
LIN メッセージの開始です。
これによりシリアルステータスレジスタ (SSR) の TDRE フラグは "0" となり , ブレーク
後, "1"に初期化され, SSRのTIEビットが"1"の場合はCPUへ送信割込みを出力します。
出力される Sync-Break 長は , ESCR の LBL1, LBL0 ビットで表 11.6-2 のように設定でき
ます。
表 11.6-2 LIN-Break 長
LBL1
LBL0
0
0
13 ビットタイム
0
1
14 ビットタイム
1
0
15 ビットタイム
1
1
16 ビットタイム
Break 長
Synch-Field は , LIN-Break 後に 1 バイト 55H として送信できます。送信割込みを避ける
ために , TDRE フラグが "0" であっても LBR への "1" を書き込むと , TDR へ 55H を書き
込むことができます。送信シフトレジスタは LIN-Break が終了するまで待った後 , TDR
値のシフトを行います。この場合 , LIN-Break 後でスタートビット以前では割込みは生
成されません。
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第 11 章 LIN-UART
11.6 UART の動作
■ LIN スレーブとしての UART
LIN スレーブモードでは , UART はマスタのボーレートに同期します。受信が禁止
(RXE=0) されて LIN-Break 割込みが許可 (LBIE=1) されている場合に , LIN マスタの
Synch-Break が検出され ESCR の LBD フラグがそれを示すと , UART は受信割込みを生
成します。このビットに "0" を書き込むと割込みはクリアされます。
次に LIN マスタのボーレートの解析をします。Synch-Field の最初の立下りエッジが
UART で検出されます。UART は内部信号を経由してインプットキャプチャ (ICU) へ
伝え , 5 回目の立下りエッジで ICU への信号をリセットします。したがって , ICU を
LIN インプットキャプチャとして設定し , ICU の割込みを許可状態にする必要がありま
す。ICUへの信号が"1"である時間が, 8分周されたLINマスタの正確なボーレートです。
ボーレート設定値は下記のようになります。
• タイマオーバフローなし:BGR 値 = (b − a) / 8
• タイマオーバフローあり:BGR 値 = (Max + b − a) / 8
ここで , "Max" はタイマの最大値 , "a" は最初の割込み後の ICU カウンタレジスタの値 ,
"b" は 2 回目の割込み後の ICU カウンタレジスタの値を意味します。
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第 11 章 LIN-UART
11.6 UART の動作
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■ LIN-Synch-Break 検出割込みとフラグ
スレーブモードで LIN-Synch-Break が検出されると , ESCR の LIN-Break 検出 (LBD) フ
ラグが "1" にセットされます。LIN-Break 割込み許可 (LBIE) ビットが設定されている
と , これは割込み要因となります。
図 11.6-6 LIN-Synch-Break 検出とフラグセットタイミング
シリアル
クロック番号
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
シリアル
クロック
シリアル
入力
(LINバス)
FRE
(RXE=1)
LBD
(RXE=0)
RXE=1の場合, 受信割込み発生
RXE=0の場合, 受信割込み発生
図 11.6-6 に , LIN-Synch-Break 検出とフラグセットタイミングを示します。
受信許可状態 (RXE=1) で受信割込みが許可 (RIE=1) されている場合は , LIN-Break 割込
みより 2 ビットタイム ("8N1") 早く SSR の受信データフレーミングエラー (FRE) フラ
グビットが受信割込み要因となりますので , LIN-Break を使用する場合は RXE を "0" に
してください。
LBD は動作モード 0 および動作モード 3 で使用可能です。
図 11.6-7 LIN スレーブモードでの UART の動作
シリアル
クロック
シリアル入力
(LINバス)
CPUによる
LBRクリア
LBD
ICU入力
Synch-Break (14ビット設定の場合)
380
Synch-Ffield
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第 11 章 LIN-UART
11.6 UART の動作
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■ LIN バスタイミング
図 11.6-8 LIN バスタイミングと UART の信号
前回のシリアルクロック
クロックなし
( 計算フレーム )
新たに計算された
シリアルクロック
ICU カウント
LIN バス
(LSYN)
RXE
LBD
(IRQ0)
LBIE
ICU 入力
IRQ (ICU)
RDRF
(IRQ0)
RIE
CPU による
RDR 読出し
受信割込み許可
LIN break 開始
LIN break 検出 , 割込み発生
CPU による IRQ クリア (LBD->0)
IRQ (ICU)
IRQ クリア:ICU スタート
IRQ (ICU)
IRQ クリア:ボーレートを計算して設定
LBIE 禁止
受信許可
スタートビットの立下りエッジ
受信データ 1 バイト RDR に保存
CPU による RDR 読出し
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381
第 11 章 LIN-UART
11.6 UART の動作
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シリアル端子への直接アクセス
11.6.4
UART は送信端子 (SOT), 受信端子 (SIN) の値を直接アクセスすることができます。
■ UART 端子直接アクセス
UARTにはシリアル入力端子/シリアル出力端子の値をソフトウェアで直接アクセスす
る機能があります。ESCR の SIOP ビットの読出しにより , シリアル入力データをモニ
タできます。ESCR のシリアル出力端子直接アクセス許可 (SOPE) ビットが設定される
と , ソフトウェアにて SOT 端子の出力値を固定できます。これは送信シフトレジスタ
が空 , 例えば , 送信動作なしのときにのみ可能です。
LIN モードでは , この機能は自身の送信データを読み戻すために用いられます。シング
ルワイヤ LIN バス上に物理的な不具合がある場合は , エラー処理にも使用されます。
<注意事項>
SIOP には最後に書き込まれた値が保持されます。不要なエッジ出力を防ぐために出力端
子へのアクセスを設定する前に , SIOP へ値を書き込んでください。
SIOP ビットへのリードモディファイライト (RMW) 系命令のアクセスでは SOT 端子の値
が出力されます。通常の読出し命令では , SIN 端子の値が返されます。
382
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第 11 章 LIN-UART
11.6 UART の動作
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双方向通信機能 ( ノーマルモード )
11.6.5
動作モード 0, 2 では通常のシリアル双方向通信が可能です。非同期通信には動作
モード 0 を , 同期通信には動作モード 2 を選択してください。
■ 双方向通信機能
図 11.6-9 に , ノーマルモード ( 動作モード 0, 2) での UART の設定を示します。
図 11.6-9 動作モード 0, 2 での UART の設定
bit 15
SCR, SMR
PEN
モード 0 → ◎
モード 2 → □
SSR,
TDR/RDR
14
13
12
11
P
SBL
CL
AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
◎
◎
◎
×
0
□
+
×
0
□
10
9
◎
◎
PE ORE FRE RDRF TDRE BDS RIE
8
7
6
◎
0
0
◎
1
0
TIE
モード 0 → ◎
◎
◎
◎
◎
◎
◎
◎
モード 2 → □
◎
□
◎
◎
◎
◎
◎
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES −
5
0
◎
4
3
2
1
0
0
0
0
1
◎
◎
0
0
◎
◎
変換データを設定 ( 書込み時 )
受信データを保持 ( 読出し時 )
LBR MS SCDE SSM BIE
RBI
TBI
モード 0 → ◎
◎
◎
◎
◎
◎
×
×
◎
×
×
×
◎
◎
◎
モード 2 → ×
×
×
×
◎
◎
◎
◎
×
◎
◎
◎
□
□
□
◎:使用ビット
×:不使用ビット
1:"1" を設定
0:"0" を設定
□ : SSM=1 の場合に使用 ( 同期スタート / ストップビット )
+:自動的に正しく設定されるビット
■ CPU 間の接続
図 11.6-10 に , UART 動作モード 2 双方向通信の接続例を示します。
図 11.6-10 UART 動作モード 2 双方向通信の接続例
SOT
SOT
SIN
SIN
SCK
出力
入力
CPU-1 (マスタ)
CM71-10139-5
SCK
CPU-2 (スレーブ)
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383
第 11 章 LIN-UART
11.6 UART の動作
11.6.6
MB91210 シリーズ
マスタ / スレーブ通信機能
( マルチプロセッサモード )
マスタ / スレーブモードでは , マスタ / スレーブいずれのシステムにおいても複数の
CPU との UART 通信が可能です。
■ マスタ / スレーブ通信機能
図 11.6-11 に , 動作モード 1 での UART の設定を示します。
図 11.6-11 動作モード 1 での UART の設定
bit 15
SCR, SMR
PEN
モード 0 → +
SSR,
TDR/RDR
14
13
12
11
10
P
SBL
CL
AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
×
◎
◎
◎
0
9
◎
PE ORE FRE RDRF TDRE BDS RIE
モード 1 → ×
◎
◎
◎
◎
◎
◎
8
◎
×
×
×
◎
◎
×
6
0
1
5
0
4
0
3
0
2
0
1
1
0
◎
変換データを設定 ( 書込み時 )
受信データを保持 ( 読出し時 )
TIE
◎
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
モード 1 → ×
7
×
-
LBR MS SCDE SSM BIE
×
×
×
×
◎
RBI
TBI
◎
◎
◎:使用ビット
×:不使用ビット
1:"1" を設定
0:"0" を設定
+:自動的に正しく設定されるビット
■ CPU 間の接続
図 11.6-12 に , 2 本の通信線で接続されたマスタ CPU と複数のスレーブ CPU からなる
通信システムを示します。UART はマスタとしてもスレーブとしても使用できます。
図 11.6-12 UART マスタ / スレーブ通信の接続例
SOT
SIN
マスタCPU
SOT
SIN
スレーブCPU #0
384
SOT
SIN
スレーブCPU #1
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第 11 章 LIN-UART
11.6 UART の動作
MB91210 シリーズ
■ 機能部
マスタ / スレーブ通信用に , 表 11.6-3 のように動作モードとデータ転送モードを設定し
てください。
表 11.6-3 マスタ / スレーブ通信機能の設定
動作モード
マスタ
CPU
スレーブ
CPU
データ
モード 1
モード 1
AD=1 + 7 ビット
アドレス
(AD ビット (AD ビット または 8 ビット
送受信
受信 )
発行 )
アドレス
パリティ 同期方法
なし
非同期
データ
送受信
−
−
AD=0 + 7 ビット
または 8 ビット
データ
ストップ
ビット
−
1 ビット
または
2 ビット
ビット方向
LSB
ファースト
または
MSB
ファースト
■ 通信手順
マスタ CPU がアドレスデータを送信すると , 通信が開始されます。アドレスデータの
AD ビットは "1" に設定され , 通信対象の CPU が選択されます。それぞれのスレーブ
CPU はそのアドレスデータを確認します。アドレスデータがスレーブ CPU に割り当て
られたアドレスを示すと, そのスレーブCPUはマスタCPUと通信します (通常モード) 。
図 11.6-13 に , マスタ / スレーブ通信 ( マルチプロセッサモード ) のフローチャートを
示します。
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FUJITSU MICROELECTRONICS LIMITED
385
第 11 章 LIN-UART
11.6 UART の動作
MB91210 シリーズ
図 11.6-13 マスタ / スレーブ通信のフローチャート
( マスタ CPU)
( スレーブ CPU)
開始
開始
動作モード 1 に設定
動作モード 1 に設定
SIN 端子をシリアルデータ
入力に設定
SOTn 端子をシリアルデータ
出力に設定
SIN 端子をシリアルデータ
入力に設定
SOTn 端子をポート入力に
設定
7 または 8 データビット設定
1 または 2 ストップビット設定
7 または 8 データビット設定
1 または 2 ストップビット設定
送受信動作許可
AD ビットに "1" を設定
送受信動作許可
受信バイト
スレーブへアドレスを送信
AD ビット = 1?
待機
NO
YES
バスアイドル
割込み
スレーブアドレス
は一致 ?
AD ビットに "0" を設定
NO
YES
マスタ CPU と通信
スレーブ CPU と通信
通信終了 ?
NO
YES
通信終了 ?
NO
YES
ほかのスレーブ
CPU と通信 ?
NO
YES
送受信動作禁止
終了
386
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CM71-10139-5
第 11 章 LIN-UART
11.6 UART の動作
MB91210 シリーズ
LIN 通信機能
11.6.7
LIN マスタ , LIN スレーブ , いずれのシステムにおいても , LIN デバイスとの UART
通信が可能です。
■ LIN マスタ / スレーブ通信機能
図 11.6-14 に , 動作モード 3(LIN) での UART の設定を示します。
図 11.6-14 動作モード 3(LIN) での UART の設定
bit 15
SCR, SMR
PEN
モード 3 → +
SSR,
TDR/RDR
14
13
12
11
10
P
SBL
CL
AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
×
+
+
×
0
9
◎
PE ORE FRE RDRF TDRE BDS RIE
モード 3 → ×
◎
◎
◎
◎
+
◎
8
◎
◎
◎
◎
◎
◎
1
6
1
5
0
4
0
3
2
0
0
1
1
0
◎
変換データを設定 ( 書込み時 )
受信データを保持 ( 読出し時 )
TIE
◎
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
モード 3 → ◎
7
×
0
-
LBR MS SCDE SSM BIE
◎
×
×
×
◎
RBI
TBI
◎
◎
◎:使用ビット
×:不使用ビット
1:"1" を設定
0:"0" を設定
+:自動的に正しく設定されるビット
■ LIN デバイスの接続
図 11.6-15 に , LIN マスタデバイスと LIN スレーブデバイスの接続を示します。
UART は LIN マスタ , LIN スレーブ , いずれとしても設定可能です。
図 11.6-15 LIN バスシステムの接続例
SOT
SOT
LINバス
SIN
LINマスタ
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SIN
シングルワイヤ
トランシーバ
シングルワイヤ
トランシーバ
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LINスレーブ
387
第 11 章 LIN-UART
11.6 UART の動作
11.6.8
MB91210 シリーズ
LIN 通信モード ( 動作モード 3)
UART サンプルフローチャート
LIN 通信モードにおける UART のフローチャート例を示します。
■ マスタデバイスとしての UART
図 11.6-16 LIN マスタモードでの UART フローチャート
開始
初期化:動作モードを3に設定
(データ長8ビット,パリティなし,
1ストップビット)
TIE = 0, RIE = 0
メッセージ送信?
NO
YES
スリープデータ送信
TDR = 80H
TIE = 0
Synch Break送信:
ECCRに"1"書込み:
LBR, TIE = 1;
Synch Field送信:
TDR = 55H
CPUからの
ウェイクアップ?
スリープ
モード送信?
NO
ウェイクアップコード送信
RIE = 0
YES TIE = 1
TDR = 80H
RIE = 1
YES
NO
ID Field送信: TDR = Id
スレーブへ
の書込み?
NO
YES
NO
TIE = 0
RIE = 1
スレーブからデータ読出し
RIE = 0
388
00H, 80H
または C0H
受信?
TIE = 1
スレーブからデータ
書込み
TIE = 0
RIE = 0
YES
エラー発生?
NO
YES
エラーハンドラ
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第 11 章 LIN-UART
11.6 UART の動作
MB91210 シリーズ
■ スレーブデバイスとしての UART
図 11.6-17 LIN スレーブモードでの UART フローチャート
開始
A
B
初期化:
動作モードを3に設定
(8N1データフォーマット)
C
エラー発生?
RIE = 0; LBIE = 1;
RXE = 0
NO
スレーブ
アドレス一致?
NO
C
E
YES
YES
NO
マスタの
送信要求?
スレーブ
動作待ち
LBD = 1
LIN Break割込み
YES
LINマスタからの
メッセージ待ち
ESCR:LBDに"0"を書込み
割込みを禁止
ICU割込み許可
データ+チェック
サム受信
80H 受信?
(スリープモード)
NO
S
RIE = 0
TIE = 1
チェックサム
計算
データ送信
(次ページへ)
スレーブ
動作待ち
TIE = 0
YES
B
ICU割込み
ICUデータ読出し
ICU割込みフラグクリア
C
マスタの
送信要求?
NO
YES
スレーブ
動作待ち
C
ICU割込み
ICUデータ読出し
新ボーレート計算
ICU割込みフラグクリア
割込みクリア
E
エラーハンドラ
スレーブ
動作待ち
バスアイドル
割込み
C
ID受信
RIE = 1; RXE = 1
A
次ページに続く
( 続く )
CM71-10139-5
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389
第 11 章 LIN-UART
11.6 UART の動作
MB91210 シリーズ
( 続き )
前ページからの続き
S
CPUからの
ウェイクアップ?
NO
ウェイクアップ
コード送信
RIE = 0
TIE = 1
TDR = 80H
YES
RIE = 1
NO
390
00H, 80H
またはC0H
受信?
TIE = 0
YES
RIE = 0
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C
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11.7
第 11 章 LIN-UART
11.7 UART 使用上の注意事項
UART 使用上の注意事項
UART 使用時における注意事項を示します。
■ 動作設定
UART のシリアルコントロールレジスタ (SCR) には , TXE ( 送信 ) , RXE ( 受信 ) 動作許
可ビットがあります。これらのビットの初期値は停止状態となっているので , 送信 / 受
信いずれの動作においても転送開始前にこれらのビットを設定してください。ビット
の設定を禁止状態とすることで , 転送を中断することができます。
ISO9141 (LIN バスシステム ) のような単一バスシステムにおいては , 単方向通信である
ため , これらの 2 ビットを同時には設定しないでください。受信は自動的に実行される
ので , UART により送信されたデータは UART 自身も受信します。
■ 通信モードの設定
通信モードの設定は , システムが非動作中に行ってください。送信 / 受信中に動作モー
ドが変更されると , 送信 / 受信は停止し , 転送データは失われます。
■ 送信割込み許可タイミング
送信データエンプティフラグビット (SSR の TDRE ビット ) の初期値は "1" ( 送信デー
タがなく , 送信データ書込み許可状態 ) です。送信割込み要求は , 送信割込み要求が許
可 (SSR の TIE ビットが "1") されると直ちに生成されます。この割込みを発生させな
いためには , TDR レジスタへの送信データ書き込み後に TIE フラグを "1" に設定して
ください。
■ 動作モード 3 における LIN の使用
LIN の機能はモード 0 でも使用可能です ( 送信 , 受信ブレーク ) が , 動作モードをモー
ド 3 に設定すると , UART のデータ形式が LIN の形式 (8N1, LSB ファースト ) に自動的
に設定されます。UART の LIN バスプロトコルへの適用は動作モードをモード 3 に設
定してください。ブレークの送信時間は変更可能ですが , 最低 11 シリアルビットタイ
ムが必要です。
■ 動作設定の変更
UART の動作設定を変更した場合は , 必ず UART をリセットしてください。特に同期
モード 2 でのスタート / ストップビットの有無に注意してください。
シリアルモードレジスタ (SMR) の設定を行う場合は , UART の再設定と UPCL ビット
を同時にはできません。この場合 , UART が正常に動作しないことがあります。SMR
のビットを設定してから , UPCL ビットをセットするようにしてください。
■ LIN スレーブの設定
LIN スレーブとして UART を初期化する場合は , 必ずボーレートを最初の LIN 同期ブ
レーク受信前に設定してください。これは最低 13 ビットタイムの LIN 同期ブレーク検
出を確実にするためです。
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391
第 11 章 LIN-UART
11.7 UART 使用上の注意事項
MB91210 シリーズ
■ ソフトウェア互換
この UART は従来の MCU に搭載されているものに類似していますが , ソフトウェアに
は互換性はありません。プログラミングモデルはほぼ同じですが , レジスタ構成は異な
ります。さらにボーレートは既定値から選択するのではなく , リロード値で設定するよ
うになっています。
■ バスアイドル機能
同期モード 2 では , バスアイドル機能は使用できません。
■ シリアルコントロールレジスタ (SCR) の AD ビット
シリアルコントロールレジスタ (SCR) の AD ビット ( マルチプロセッサモードでのア
ドレス / データビット ) を使用する際には下記のことに注意してください。
読み出すと最後に受信した AD ビットを返しますが , 書込みは送信時の AD ビットを設
定します。したがって , AD ビットはコントロールビットでありフラグビットでもあり
ます。内部的には受信データと送信データはそれぞれ別のレジスタへ格納されますが ,
リードモディファイライト (RMW) 系命令では , 受信データが読み出され , データ操作
後 , 送信データとして書き込まれます。この種の命令で同じレジスタのビットがアクセ
スされると , AD ビットに誤った値が設定されることがあります。
そのため , このビットへの書込みアクセスは送信前に行ってください。あるいは , バイ
トアクセスですべてのビットを一度に正しく設定してください。また , AD ビットは送
信データレジスタのようにはデータを保持しません。
送信動作中にこのビットを更新すると , 送信中のデータの AD ビットが変更されます。
■ DMA 転送使用時の注意事項
UART のデータ転送において CPU によるプログラム転送の後に DMA 転送を行うと余
分な転送が発生しますので , DMA 転送を開始する前にシリアルステータスレジスタ
(SSR)の送信イネーブルビット(TIE)および受信イネーブルビット(RIE)を一旦ディセー
ブル ("0" ライト ) してから使用してください。
392
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CM71-10139-5
第 12 章
16 ビットリロードタイマ
16 ビットリロードタイマのレジスタの構成と機能
およびタイマの動作について説明します。
12.1 16 ビットリロードタイマの概要
12.2 16 ビットリロードタイマのレジスタ
12.3 16 ビットリロードタイマの動作
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393
第 12 章 16 ビットリロードタイマ
12.1 16 ビットリロードタイマの概要
MB91210 シリーズ
16 ビットリロードタイマの概要
12.1
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジ
スタ , 内部カウント , クロック生成用プリスケーラ , コントロールレジスタで構成さ
れています。
■ 16 ビットリロードタイマの概要
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジス
タ , 内部カウント , クロック作成用プリスケーラ , コントロールレジスタで構成されて
います。
クロックソースとして内部クロック 3 種類 ( マシンクロックの 2/8/32 分周 ), 外部イベ
ントから選択できます。
■ 16 ビットリロードタイマのブロックダイヤグラム
図 12.1-1 に 16 ビットリロードタイマのブロックダイヤグラムを示します。
図 12.1-1 16 ビットリロードタイマのブロックダイヤグラム
16ビットリロードレジスタ
(TMRLR)
リロード
INTE
16ビットダウンカウンタ
(TMR)
IRQ
UF
R-bus
RELD
OUT CTL
カウント
イネーブル
CNTE
TRG
クロック
セレクタ
CSL1
CSL0
EXCK
プリスケーラ
394
OUTL
PORT
TOT出力
IN CTL
CSL1
CSL0
外部トリガ
選択
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第 12 章 16 ビットリロードタイマ
12.2 16 ビットリロードタイマのレジスタ
MB91210 シリーズ
16 ビットリロードタイマのレジスタ
12.2
16 ビットリロードタイマで使用されるレジスタの構成と機能について説明します。
■ 16 ビットリロードタイマのレジスタ一覧
TMCSR 上位バイト
アドレス
00004EH
000056H
00005EH
bit15
−
−
bit14
−
−
bit13
−
−
bit12
−
−
bit11
CSL1
R/W
bit10
CSL0
R/W
bit9
bit8
MOD2 MOD1
R/W
R/W
bit6
−
R
bit5
OUTL
R/W
bit4
RELD
R/W
bit3
INTE
R/W
bit2
UF
R/W
bit1
CNTE
R/W
初期値
----0000B
TMCSR 下位バイト
アドレス
00004FH
000057H
00005FH
bit7
MOD0
R/W
bit0
TRG
R/W
初期値
00000000B
bit0
初期値
XXXXH
bit0
初期値
XXXXH
TMR
アドレス
00004AH
000052H
00005AH
bit15
R
TMRLR
アドレス
000048H
000050H
000058H
R/W:
R:
W:
X:
−:
bit15
W
リード / ライト可能
リードオンリ
ライトオンリ
不定
未定義
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395
第 12 章 16 ビットリロードタイマ
12.2 16 ビットリロードタイマのレジスタ
12.2.1
MB91210 シリーズ
コントロールステータスレジスタ (TMCSR)
コントロールステータスレジスタ (TMCSR) は 16 ビットリロードタイマの動作モー
ドと割込みを制御します。
■ コントロールステータスレジスタ (TMCSR) のビット構成
TMCSR 上位バイト
bit15
−
−
アドレス
00004EH
000056H
00005EH
bit14
−
−
bit13
−
−
bit12
−
−
bit11
CSL1
R/W
bit10
CSL0
R/W
bit9
bit8
MOD2 MOD1
R/W
R/W
bit6
−
R
bit5
OUTL
R/W
bit4
RELD
R/W
bit3
INTE
R/W
bit2
UF
R/W
bit1
CNTE
R/W
初期値
----0000B
TMCSR 下位バイト
bit7
MOD0
R/W
アドレス
00004FH
000057H
00005FH
bit0
TRG
R/W
初期値
00000000B
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
[bit15 ∼ bit12] Reserved:予約ビット
予約ビットです。
読出し値は常に 0000B となります。
[bit11, bit10] CSL1, CSL0:カウントソース選択ビット
カウントソースセレクトビットです。カウントソースは内部クロックと外部イベン
トを選択できます。選択可能なカウントソースは以下のとおりです。
カウントソース
(φ: マシンクロック )
φ=40MHz
φ=32MHz
φ=16MHz
φ/21 [ 初期値 ]
50 ns
62.5 ns
125 ns
内部クロック
φ/23
200 ns
250 ns
500 ns
0
内部クロック
φ/25
800 ns
1.0 µs
2.0 µs
1
外部イベント
−
−
−
CSL1
CSL0
0
0
内部クロック
0
1
1
1
−
外部イベントをカウントソースに設定した場合のカウント有効エッジは MOD1,
MOD0 ビットにより設定されます。
外部クロックに必要な最小パルス幅は 2 × T (T:マシンクロックサイクル ) です。
396
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第 12 章 16 ビットリロードタイマ
12.2 16 ビットリロードタイマのレジスタ
MB91210 シリーズ
[bit9 ∼ bit7] MOD2, MOD1, MOD0:モードビット
動作モードを選択するビットです。カウントソースが「内部クロック」の場合と
「外部クロック」の場合で機能が変わります。
• 内部クロックモードのとき・・・・・リロードトリガ設定
• 外部クロックモードのとき・・・・・カウント有効エッジの設定
また , MOD2 には必ず "0" を設定してください。
【内部クロック選択時のリロードトリガ設定】
カウントソースとして内部クロックが選択されている場合は , MOD2 ∼ MOD0 ビッ
トの設定により有効エッジが入力されるとリロードレジスタの内容をロードして
カウント動作を継続します。
MOD2
MOD1
MOD0
0
0
0
ソフトウェアトリガ [ 初期値 ]
0
0
1
外部トリガ ( 立上りエッジ )
0
1
0
外部トリガ ( 立下りエッジ )
0
1
1
外部トリガ ( 両エッジ )
1
X
X
設定禁止
有効エッジ
【外部クロック選択時の有効エッジ設定】
カウントソースとして外部クロックイベントが設定されている場合は , MOD2 ∼
MOD0 ビットの設定により有効エッジが入力されるとイベントをカウントします。
MOD2
MOD1
MOD0
X
0
0
− [ 初期値 ]
X
0
1
外部トリガ ( 立上りエッジ )
X
1
0
外部トリガ ( 立下りエッジ )
X
1
1
外部トリガ ( 両エッジ )
有効エッジ
外部イベント時のリロードは , アンダフローとソフトウェアトリガで発生します。
[bit6] Reserved:予約ビット
予約ビットです。
読出し値は常に "0" となります。
[bit5] OUTL:出力レベル
外部タイマ出力レベルを設定するビットです。本ビットが "0" のときと "1" のとき
では出力レベルが逆になります。
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397
第 12 章 16 ビットリロードタイマ
12.2 16 ビットリロードタイマのレジスタ
MB91210 シリーズ
[bit4] RELD:リロード許可ビット
リロード許可ビットです。"1" のときリロードモードになり , カウンタの値が 0000H
→FFFFHへのアンダフローと同時にリロードレジスタの内容をカウンタへロードし
てカウント動作を続けます。
"0" のときワンショットモードになり , カウンタの値が 0000H → FFFFH へのアンダ
フローによりカウント動作を停止します。
PFRxy
OUTL
RELD
0
X
X
出力禁止 [ 初期状態 ]
1
0
0
カウント中 "H" の矩形波
1
1
0
カウント中 "L" の矩形波
1
0
1
カウントスタート時 , "L" のトグル出力
1
1
1
カウントスタート時 , "H" のトグル出力
出力波形
PFRxy は対応する端子の PFR レジスタ値を意味します。
[bit3] INTE:割込み許可ビット
割込み要求許可ビットです。"1" のときに UF ビットが "1" になると割込み要求を発
生します。"0" のときは割込み要求を発生しません。
[bit2] UF:アンダフロー割込みフラグ
タイマ割込み要求フラグです。カウンタの値が 0000H → FFFFH へのアンダフロー
により "1" にセットされます。"0" の書込みによってクリアされます。
このビットへの "1" 書込みは意味がありません。
リードモディファイライト (RMW) 系命令における読出しでは , "1" が読み出されま
す。
[bit1] CNTE:カウント許可ビット
タイマのカウントイネーブルビットです。このビットに "1" を書き込むと , 起動ト
リガ待ち状態になります。"0" 書込みによりカウント動作を停止します。
[bit0] TRG:トリガビット
ソフトウェアトリガビットです。"1" 書込みによりソフトウェアトリガがかかり , リ
ロードレジスタの内容をカウンタへロードしてカウント動作を開始します。
"0" 書込みは意味がありません。読出し値は常に "0" です。
本レジスタによるトリガ入力は , CNTE=1 のときのみ有効となります。CNTE=0 の
ときには何も起こりません。
<注意事項>
UF, CNTE, TRG ビット以外の書換えは , CNTE=0 のときに行ってください。
398
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第 12 章 16 ビットリロードタイマ
12.2 16 ビットリロードタイマのレジスタ
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12.2.2
16 ビットタイマレジスタ (TMR)
16 ビットタイマレジスタ (TMR) は 16 ビットタイマのカウント値を読み出すために
使用されます。
■ 16 ビットタイマレジスタ (TMR) のビット構成
TMR
bit15
アドレス
00004AH
000052H
00005AH
R:
X:
bit0
初期値
XXXXH
R
リードオンリ
不定
16 ビットタイマのカウント値を読み出すことができるレジスタです。初期値は不定で
す。本レジスタの読出しは必ず 16 ビットデータ転送命令で行ってください。
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399
第 12 章 16 ビットリロードタイマ
12.2 16 ビットリロードタイマのレジスタ
12.2.3
MB91210 シリーズ
16 ビットリロードレジスタ (TMRLR)
16 ビットリロードレジスタ (TMRLR) はカウンタの初期値を保持するためのレジス
タです。
■ 16 ビットリロードレジスタ (TMRLR) のビット構成
TMRLR
bit15
アドレス
000048H
000050H
000058H
W:
X:
bit0
初期値
XXXXH
W
ライトオンリ
不定
本レジスタは , カウントの初期値を保持しておくためのレジスタです。初期値は不定で
す。本レジスタの書込みは必ず 16 ビットデータ転送命令で行ってください。
400
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第 12 章 16 ビットリロードタイマ
12.3 16 ビットリロードタイマの動作
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12.3
16 ビットリロードタイマの動作
16 ビットリロードタイマの下記の動作について説明します。
• 内部クロック動作
• アンダフロー動作
• 出力端子機能
■ 内部クロック動作
内部クロックの分周クロックでタイマを動作させる場合 , カウントソースとしてマシ
ンクロックの 2・8・32 分周のクロックから選択することができます。
カウント許可と同時にカウント動作を開始したい場合は , コントロールステータスレ
ジスタの CNTE ビットと TRG ビットの両方に "1" を書き込んでください。
TRG ビットによるトリガ入力は , タイマが起動状態 (CNTE=1) のときは動作モードに
かかわらず常に有効です。
カウンタスタートのトリガが入力されてからリロードレジスタのデータがカウンタへ
ロードされるまでに T ( 周辺系クロックマシンサイクル ) の時間がかかります。
図 12.3-1 カウンタの起動および動作
カウントクロック
カウンタ
リロードデータ
-1
-1
-1
データロード
CNTE
TRG
T
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401
第 12 章 16 ビットリロードタイマ
12.3 16 ビットリロードタイマの動作
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■ アンダフロー動作
カウンタの値が 0000H から FFFFH になるときをアンダフローとしています。したがっ
て , 〔リロードレジスタの設定値+ 1〕カウントでアンダフローが発生します。
アンダフロー発生時にコントロールレジスタの RELD ビットが "1" のとき , リロードレ
ジスタの内容をカウンタへロードしてカウント動作を継続します。RELD ビットが "0"
のとき , カウンタは FFFFH で停止します。
図 12.3-2 アンダフロー動作
[RELD=1]
カウントクロック
カウンタ
0000H
リロードデータ
-1
-1
-1
データロード
アンダフローセット
[RELD=0]
カウントクロック
カウンタ
0000H
FFFFH
アンダフローセット
402
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第 12 章 16 ビットリロードタイマ
12.3 16 ビットリロードタイマの動作
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■ 出力端子機能
TOT 出力端子は , リロードモード時はアンダフローにより反転するトグル出力として ,
ワンショットモード時はカウント中を示すパルス出力として機能します。出力極性は
レジスタの OUTL ビットにより設定できます。OUTL=0 のときのトグル出力は , 初期
値が "0" で , ワンショットパルス出力はカウント中に "1" を出力します。OUTL=1 にす
ると出力波形は反転します。
図 12.3-3 出力端子機能 [RELD=1, OUTL=0]
カウント開始
アンダフロー
OUTL=1のときは
反転
TOT0~TOT2
汎用ポート
CNTE
起動トリガ
図 12.3-4 出力端子機能 [RELD=0, OUTL=0]
カウント開始
アンダフロー
TOT0~TOT2
OUTL=1で反転
汎用ポート
CNTE
起動トリガ
起動トリガ待ち状態
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403
第 12 章 16 ビットリロードタイマ
12.3 16 ビットリロードタイマの動作
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■ カウンタの動作状態
カウンタの状態は , コントロールレジスタの CNTE ビットと内部信号の WAIT 信号に
よって決まります。設定可能な状態として CNTE=0, WAIT=1 の停止状態 (STOP 状態 ) ,
CNTE=1, WAIT=1 の起動トリガ待ち状態 (WAIT 状態 ) , CNTE=1, WAIT=0 の動作状態
(RUN 状態 ) があります。
図 12.3-5 カウンタ状態遷移
ハードウェアによる状態遷移
リセット
レジスタアクセスによる状態遷移
STOP CNTE=0,WAIT=1
カウンタ:停止時の値を保持
リセット直後は
不定
CNTE=1
TRG=0
CNTE=1
TRG=1
WAIT CNTE=1, WAIT=1
RUN CNTE=1,WAIT=0
カウンタ:停止時の値を保持
リセット直後, ロー
ドするまでは不定
カウンタ:動作
RELD・UF
TRG=1
TRG=1
LOAD CNTE=1,WAIT=0
リロードレジスタの
内容をカウンタへロード
RELD・UF
ロード終了
■ 注意事項
• 内部プリスケーラは , コントロールステータスレジスタの bit1 ( タイマ許可 : CNTE)
が "1" に設定されている状態でトリガ ( ソフトウェアトリガ , あるいは外部トリガ )
がかけられることにより動作可能になります。
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合にはフラ
グセットが優先し , クリア動作は無効になります。
• 16 ビットタイマリロードレジスタへの書込みと , リロードのタイミングが重なった
場合には , 旧データがカウンタにロードされ , 新データがカウンタにロードされる
のは次のリロードのタイミングとなります。
• 16 ビットタイマレジスタはロードとカウントのタイミングが重複した場合には , ロー
ド ( リロード ) 動作が優先されます。
404
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第 13 章
16 ビットフリーランタイマ
16 ビットフリーランタイマの機能と動作について
説明します。
13.1 16 ビットフリーランタイマの概要
13.2 16 ビットフリーランタイマのレジスタ
13.3 16 ビットフリーランタイマの動作
13.4 16 ビットフリーランタイマ使用時の注意事項
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405
第 13 章 16 ビットフリーランタイマ
13.1 16 ビットフリーランタイマの概要
13.1
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16 ビットフリーランタイマの概要
16 ビットフリーランタイマは , 16 ビットのタイマ ( アップカウンタ ) と制御回路で
構成されています。16 ビットフリーランタイマはインプットキャプチャ , アウト
プットコンペアと組み合せて使用することができます。
■ 16 ビットフリーランタイマの概要
16 ビットフリーランタイマは 16 ビットのアップカウンタ , コントロールステータスレ
ジスタより構成されています。本タイマのカウント値はアウトプットコンペア , イン
プットキャプチャの基本時間 ( ベースタイマ ) として使用されます。
• カウントクロックは 4 種類から選択可能
• カウンタオーバフローによる割込み発生
• モード設定により , アウトプットコンペアのコンペアレジスタの値との一致による
カウンタの初期化が可能
■ 16 ビットフリーランタイマのブロックダイヤグラム
図 13.1-1 16 ビットフリーランタイマのブロックダイヤグラム
割込み
ECLK
IVF
IVFE
STOP
MODE
CLR
CLK1
CLK0
分周期
R-bus
FRCK
クロック選択
16ビットフリーランタイマ
(TCDT)
クロック
内部回路へ(T15~T00)
コンパレータ
406
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第 13 章 16 ビットフリーランタイマ
13.2 16 ビットフリーランタイマのレジスタ
MB91210 シリーズ
13.2
16 ビットフリーランタイマのレジスタ
16 ビットフリーランタイマのレジスタについて説明します。
■ 16 ビットフリーランタイマのレジスタ一覧
図 13.2-1 16 ビットフリーランタイマのレジスタ一覧
TCDT 上位バイト
アドレス
0000D4H
0000D8H
0000DCH
0000E0H
bit15
T15
R/W
bit14
T14
R/W
bit13
T13
R/W
bit12
T12
R/W
bit11
T11
R/W
bit10
T10
R/W
bit9
T09
R/W
bit8
T08
R/W
初期値
00000000B
bit7
T07
R/W
bit6
T06
R/W
bit5
T05
R/W
bit4
T04
R/W
bit3
T03
R/W
bit2
T02
R/W
bit1
T01
R/W
bit0
T00
R/W
初期値
00000000B
bit7
ECLK
R/W
bit6
IVF
R/W
bit5
IVFE
R/W
bit2
CLR
R/W
bit1
CLK1
R/W
bit0
CLK0
R/W
初期値
00000000B
TCDT 下位バイト
アドレス
0000D5H
0000D9H
0000DDH
0000E1H
TCCS
アドレス
0000D7H
0000DBH
0000DFH
0000E3H
bit4
bit3
STOP MODE
R/W
R/W
R/W: リード / ライト可能
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407
第 13 章 16 ビットフリーランタイマ
13.2 16 ビットフリーランタイマのレジスタ
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タイマデータレジスタ (TCDT)
13.2.1
タイマデータレジスタは , 16 ビットフリーランタイマのカウント値を読み出すこと
のできるレジスタです。
■ タイマデータレジスタ (TCDT)
図 13.2-2 タイマデータレジスタ (TCDT)
TCDT 上位バイト
アドレス
0000D4H
0000D8H
0000DCH
0000E0H
bit15
T15
R/W
bit14
T14
R/W
bit13
T13
R/W
bit12
T12
R/W
bit11
T11
R/W
bit10
T10
R/W
bit9
T09
R/W
bit8
T08
R/W
初期値
00000000B
bit7
T07
R/W
bit6
T06
R/W
bit5
T05
R/W
bit4
T04
R/W
bit3
T03
R/W
bit2
T02
R/W
bit1
T01
R/W
bit0
T00
R/W
初期値
00000000B
TCDT 下位バイト
アドレス
0000D5H
0000D9H
0000DDH
0000E1H
R/W: リード / ライト可能
タイマデータレジスタのカウンタ値は , リセット時に 0000H に初期化されます。この
レジスタへの書込みによりタイマ値を設定することができます。
このレジスタへの書込みは , 必ず 16 ビットフリーランタイマが停止 (TCCS レジスタの
STOP=1) 時に行ってください。
タイマの初期化は次の要因で行われます。
• リセットによる初期化
• タイマコントロールステータスレジスタの CLR ビットへの "1" 書込みによる初期化
• アウトプットコンペアのコンペアクリアレジスタ値とカウンタ値の一致による初
期化 ( モード設定が必要 )
<注意事項>
このレジスタへのアクセスは , ハーフワード (16 ビット ) で行ってください。
408
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第 13 章 16 ビットフリーランタイマ
13.2 16 ビットフリーランタイマのレジスタ
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タイマコントロールステータスレジスタ (TCCS)
13.2.2
タイマコントロールステータスレジスタは , 16 ビットフリーランタイマのカウント
値を制御するために使用されます。
■ タイマコントロールステータスレジスタ (TCCS)
図 13.2-3 タイマコントロールステータスレジスタ (TCCS)
TCCS
bit7
ECLK
R/W
アドレス
0000D7H
0000DBH
0000DFH
0000E3H
bit6
IVF
R/W
bit5
IVFE
R/W
bit4
bit3
STOP MODE
R/W
R/W
bit2
CLR
R/W
bit1
CLK1
R/W
bit0
CLK0
R/W
初期値
00000000B
R/W: リード / ライト可能
[bit7] ECLK:クロック選択ビット
16 ビットフリーランタイマのカウントクロックソースとして , 内部クロックまたは
外部クロックを選択するビットです。クロックソースの選択は , アウトプットコン
ペア , インプットキャプチャが停止状態の時に行ってください。
ECLK
クロック選択
0
内部クロックソース (CLKP) を選択 [ 初期値 ]
1
外部端子 (FRCK) を選択
<注意事項>
内部クロックを選択した場合は , TCCS レジスタのビット 1, ビット 0(CLK1, CLK0) にカ
ウントクロックの設定を行ってください。このカウントクロックがベースクロックとなり
ます。また , FRCK よりクロックを入力する場合は , 対応する端子の DDR ビットを "0" に
設定 ( 入力ポート ) してください。
外部クロックに必要な最低パルス幅は , 2 × T です (T: 周辺系クロックサイクル )。
外部クロックを指定しアウトプットコンペアを使用した場合 , コンペア一致および割込み
は次のクロックサイクルで発生します。そのため , コンペア一致出力 , 割込みを発生させ
るためには , コンペア一致後 , 最低 1 クロックサイクルを入力する必要があります。
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409
第 13 章 16 ビットフリーランタイマ
13.2 16 ビットフリーランタイマのレジスタ
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[bit6] IVF:割込み要求フラグ
16 ビットフリーランタイマの割込み要求フラグです。
16 ビットフリーランタイマがオーバフローを起こした場合 , またはモード設定によ
りコンペアレジスタとコンペアマッチした場合に本ビットは"1"にセットされます。
割込み要求許可ビット (IVFE) がセットされていると割込みが発生します。
本ビットは "0" 書込みによりクリアされます。リードモディファイライト (RMW)
系命令では常に "1" が読み出されます。
IVF
割込み要求フラグ
0
割込み要求なし [ 初期値 ]
1
割込み要求あり
参考:
IVF ビットはリセットにより "0" に初期化されますが , フリーランタイマは動作状態であ
るため , オーバフロー発生時間の経過後に "1" がセットされます。
[bit5] IVFE:割込み許可ビット
16 ビットフリーランタイマの割込み許可ビットです。
本ビットが "1" のとき , 割込みフラグ (IVF) に "1" がセットされると割込みが発生し
ます。
IVFE
割込み許可
0
割込み禁止 [ 初期値 ]
1
割込み許可
[bit4] STOP:停止ビット
16 ビットフリーランタイマのカウントを停止するためのビットです。
STOP
カウント動作
0
カウント許可 ( 動作 ) [ 初期値 ]
1
カウント禁止 ( 停止 )
<注意事項>
16 ビットフリーランタイマが停止すると , アウトプットコンペア動作も停止します。
410
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第 13 章 16 ビットフリーランタイマ
13.2 16 ビットフリーランタイマのレジスタ
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[bit3] MODE:モード設定ビット
16 ビットフリーランタイマの初期化条件を設定します。
本ビットが "0" のときは , リセットとクリアビット (bit2:CLR) でカウンタ値を初期
化することができます。
"1" のときは , リセットとクリアビット (bit2:CLR) のほかにアウトプットコンペア
のコンペアレジスタ値との一致によりカウンタ値を初期化することができます。
MODE
タイマ初期化条件
0
リセット , クリアビット [ 初期値 ]
1
リセット , クリアビット , コンペアレジスタ
[bit2] CLR:タイマクリアビット
動作中の 16 ビットフリーランタイマ値を 0000H に初期化するためのビットです。
本ビットに "1" を書き込むことにより , タイマ値を 0000H に初期化します。
本ビットの読出しは常に "0" となります。
<注意事項>
カウンタ値の初期化は , カウント値の変化点で行われます。CLR ビットへ "1" を書き込ん
だ後 , カウンタがクリアされる前に "0" を書き込むとカウンタクリア要求は取り下げられ
ます。
タイマ停止中に初期化する場合は , データレジスタに 0000H を書き込んでください。
[bit1, bit0] CLK1, CLK0:カウントクロック選択ビット
16 ビットフリーランタイマのカウントクロックを選択するビットです。
本ビットに書き込んだ後 , 直ちにカウントクロックは変更されます。本ビットの変
更は , アウトプットコンペア , インプットキャプチャが停止状態にて行ってくださ
い。
CLK1
CLK0
カウントクロック (φ)
φ=40MHz
φ=32MHz
φ=16MHz
0
0
φ/22
100 ns
125 ns
250 ns
0
1
φ/24
400 ns
500 ns
1.0 µs
1
0
φ/25
800 ns
1.0 µs
2.0 µs
1
1
φ/26
1.6 µs
2.0 µs
4.0 µs
φ: リソースクロック (CLKP)
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411
第 13 章 16 ビットフリーランタイマ
13.3 16 ビットフリーランタイマの動作
13.3
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16 ビットフリーランタイマの動作
16 ビットフリーランタイマは , リセット解除後にカウンタ値 0000H よりカウントを
開始します。このカウンタ値が , 16 ビットアウトプットコンペアと 16 ビットイン
プットキャプチャの基準時間となります。
■ 16 ビットフリーランタイマの動作説明
カウンタ値は次の条件でクリアされます。
• オーバフローの発生
• コンペアクリアレジスタ ( アウトプットコンペアのコンペアレジスタ ) 値とのコン
ペアマッチ ( モード設定が必要 )
• 動作中での TCCS レジスタの CLR ビットに "1" 書込み
• タイマ停止中での TCDT への 0000H 書込み
• リセットの発生
割込みはオーバフローが発生したとき , コンペアクリアレジスタの値とコンペアマッ
チしたときに発生します ( コンペアマッチ割込みは , モード設定が必要です )。
図 13.3-1 オーバフローによるカウンタクリア
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
割込み
412
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第 13 章 16 ビットフリーランタイマ
13.3 16 ビットフリーランタイマの動作
MB91210 シリーズ
図 13.3-2 コンペアクリアレジスタ値とコンペアマッチしたときのカウンタクリア
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
BFFFH
コンペアレジスタ
割込み
■ 16 ビットフリーランタイマのクリアタイミング
カウンタクリアは , リセット , ソフトウェア , コンペアクリアレジスタとの一致で行わ
れます。
リセットとソフトウェアでのカウンタクリアは , クリア発生とともに行われますが , コ
ンペアクリアレジスタとの一致によるカウンタクリアはカウントタイミングに同期し
て行われます。
図 13.3-3 16 ビットフリーランタイマのクリアタイミング
コンペアクリア
レジスタ値
N
カウンタクリア
カウンタ値
N
0000H
■ 16 ビットフリーランタイマのカウントタイミング
16 ビットフリーランタイマは , 入力されたクロック ( 内部または外部クロック ) により
カウントアップされます。外部クロック選択時は , 外部クロックの立下りエッジ↓をシ
ステムクロックで同期化した後 , 内部カウントクロックの立下りでカウントされます。
図 13.3-4 16 ビットフリーランタイマのカウントタイミング
外部クロック入力
内部クロック
カウンタ値
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N
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N+1
413
第 13 章 16 ビットフリーランタイマ
13.4 16 ビットフリーランタイマ使用時の注意事項
13.4
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16 ビットフリーランタイマ使用時の注意事項
16 ビットフリーランタイマの使用上の注意事項を説明します。
■ インプットキャプチャ / アウトプットコンペアとの連動について
フリーランタイマ / インプットキャプチャ/ アウトプットコンペアの接続は以下のとお
りです。
フリーランタイマ
インプットキャプチャ
アウトプットコンペア
0
0, 1
0, 1
1
2, 3
2, 3
2
4, 5
4, 5
3
6, 7
6, 7
■ 16 ビットフリーランタイマ使用時の注意事項
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合には , フラ
グセットを優先してクリア動作は無効となります。
• コントロールステータスレジスタの bit2 ( カウンタ初期化ビット:CLR) は "1" が書
き込まれると , 内部カウンタをクリアするタイミングまで値を保持し , そのタイミ
ングで自身もクリアします。クリアタイミングと "1" の書込みが重複した場合には ,
書込みが優先しカウンタ初期化ビットは , 次のクリアタイミングまで "1" を保持し
続けます。
• カウンタクリア動作は , 内部カウンタが動作中 ( 内部プリスケーラも動作中 ) のみ有
効となります。停止中にカウンタをクリアする場合は , タイマカウントデータレジ
スタに 0000H を書き込むようにしてください。
414
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第 14 章
インプットキャプチャ
インプットキャプチャの機能と動作について説明
します。
14.1 インプットキャプチャの概要
14.2 インプットキャプチャのレジスタ
14.3 インプットキャプチャの動作
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415
第 14 章 インプットキャプチャ
14.1 インプットキャプチャの概要
MB91210 シリーズ
インプットキャプチャの概要
14.1
インプットキャプチャには外部から入力された信号の立上りエッジ , 立下りエッジ
または両エッジを検出して , そのときの 16 ビットフリーランタイマ値をレジスタに
保持する機能があります。また , エッジ検出時に割込みを発生することができます。
インプットキャプチャは , インプットキャプチャデータレジスタ , コントロールレジ
スタで構成されています。
■ インプットキャプチャの概要
各インプットキャプチャには , それぞれに対応した外部入力端子があります。
• 外部入力の有効エッジを 3 種類から選択可能です。
- 立上りエッジ
- 立下りエッジ
- 両エッジ
• 外部入力有効エッジを検出したときに割込みを発生することができます。
■ インプットキャプチャのブロックダイヤグラム
図 14.1-1 インプットキャプチャのブロックダイヤグラム
16ビットタイマカウント値(T15~T00)
R-bus
キャプチャデータレジスタch.0
IN0
入力端子
エッジ検出
EG11
EG10
EG01
EG00
16ビットタイマカウント値(T15~T00)
キャプチャデータレジスタch.1
ICP1
エッジ検出
ICP0
ICE1
IN1入力端子
ICE0
割込み
割込み
416
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第 14 章 インプットキャプチャ
14.2 インプットキャプチャのレジスタ
MB91210 シリーズ
14.2
インプットキャプチャのレジスタ
インプットキャプチャには下記のレジスタがあります。
• インプットキャプチャレジスタ (IPCP)
• インプットキャプチャコントロールレジスタ (ICS)
これらのレジスタの詳細を説明します。
■ インプットキャプチャのレジスタ一覧
図 14.2-1 インプットキャプチャのレジスタ一覧
IPCP 上位バイト
アドレス
0000E4H
0000E6H
0000ECH
0000EEH
0000F4H
0000F6H
0000FCH
0000FEH
bit15
CP15
R
bit14
CP14
R
bit13
CP13
R
bit12
CP12
R
bit11
CP11
R
bit10
CP10
R
bit9
CP09
R
bit8
CP08
R
初期値
XXXXXXXXB
bit7
CP07
R
bit6
CP06
R
bit5
CP05
R
bit4
CP04
R
bit3
CP03
R
bit2
CP02
R
bit1
CP01
R
bit0
CP00
R
初期値
XXXXXXXXB
bit7
ICP1
R/W
bit6
ICP0
R/W
bit5
ICE1
R/W
bit4
ICE0
R/W
bit3
EG11
R/W
bit2
EG10
R/W
bit1
EG01
R/W
bit0
EG00
R/W
初期値
00000000B
IPCP 下位バイト
アドレス
0000E5H
0000E7H
0000EDH
0000EFH
0000F5H
0000F7H
0000FDH
0000FFH
ICS
アドレス
0000EBH
0000F3H
0000FBH
000103H
R/W: リード / ライト可能
R:
リードオンリ
X:
不定
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417
第 14 章 インプットキャプチャ
14.2 インプットキャプチャのレジスタ
14.2.1
MB91210 シリーズ
インプットキャプチャレジスタ (IPCP)
インプットキャプチャレジスタ (IPCP) は , 対応した外部端子から入力される波形の
有効エッジを検出したとき , 16 ビットフリーランタイマ値を保持するレジスタです。
■ インプットキャプチャレジスタ (IPCP) のビット構成
図 14.2-2 インプットキャプチャレジスタ (IPCP)
IPCP 上位バイト
アドレス
0000E4H
0000E6H
0000ECH
0000EEH
0000F4H
0000F6H
0000FCH
0000FEH
bit15
CP15
R
bit14
CP14
R
bit13
CP13
R
bit12
CP12
R
bit11
CP11
R
bit10
CP10
R
bit9
CP09
R
bit8
CP08
R
初期値
XXXXXXXXB
bit7
CP07
R
bit6
CP06
R
bit5
CP05
R
bit4
CP04
R
bit3
CP03
R
bit2
CP02
R
bit1
CP01
R
bit0
CP00
R
初期値
XXXXXXXXB
IPCP 下位バイト
アドレス
0000E5H
0000E7H
0000EDH
0000EFH
0000F5H
0000F7H
0000FDH
0000FFH
R:
X:
リードオンリ
不定
本レジスタは , 対応した外部端子から入力される波形の有効エッジを検出したとき , 16
ビットフリーランタイマ値を保持するレジスタです。リセット時は不定です。
このレジスタは 16 ビットデータ , または 32 ビットデータでアクセスしてください。書
込みはできません。
418
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第 14 章 インプットキャプチャ
14.2 インプットキャプチャのレジスタ
MB91210 シリーズ
14.2.2
インプットキャプチャコントロールレジスタ (ICS)
インプットキャプチャコントロールレジスタ (ICS) は , インプットキャプチャの割込
みやエッジ検出を制御するために使用されます。
■ インプットキャプチャレジスタ (ICS) のビット構成
図 14.2-3 インプットキャプチャレジスタ (ICS)
ICS
アドレス
0000EBH
0000F3H
0000FBH
000103H
bit7
ICP1
R/W
bit6
ICP0
R/W
bit5
ICE1
R/W
bit4
ICE0
R/W
bit3
EG11
R/W
bit2
EG10
R/W
bit1
EG01
R/W
bit0
EG00
R/W
初期値
00000000B
R/W: リード / ライト可能
[bit7, bit6] ICP1, ICP0:割込みフラグ
インプットキャプチャ割込みフラグです。外部入力端子の有効エッジを検出すると
本ビットを "1" にセットします。割込み許可ビット (ICE1, ICE0) がセットされてい
ると , 有効エッジを検出することにより割込みを発生することができます。本ビッ
トは "0" 書込みによりクリアされます。"1" 書込みは意味がありません。リードモ
ディファイライト (RMW) 系命令では "1" が読み出せます。
ICP1/ICP0
割込みフラグ
0
有効エッジ検出なし [ 初期値 ]
1
有効エッジ検出あり
[bit5, bit4] ICE1, ICE0:割込み許可ビット
インプットキャプチャ割込み許可ビットです。本ビットが "1" のとき , 割込みフラ
グ (ICP1, ICP0) が "1" にセットされるとインプットキャプチャ割込みが発生します。
ICE1/ICE0
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割込み許可
0
割込み禁止 [ 初期値 ]
1
割込み許可
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419
第 14 章 インプットキャプチャ
14.2 インプットキャプチャのレジスタ
MB91210 シリーズ
[bit3 ∼ bit0] EG11, EG10, EG01, EG00:エッジ選択ビット
外部入力の有効エッジ極性を選択するビットです。インプットキャプチャ動作も兼
用しています。
EGn1
EGn0
0
0
エッジ検出なし ( 停止状態 ) [ 初期値 ]
0
1
立上りエッジ検出 ↑
1
0
立下りエッジ検出 ↓
1
1
両エッジ検出 ↑ & ↓
エッジ極性検出
EGn1/EGn0: n の番号がインプットキャプチャのチャネル番号に対応します。
420
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第 14 章 インプットキャプチャ
14.3 インプットキャプチャの動作
MB91210 シリーズ
14.3
インプットキャプチャの動作
16 ビットインプットキャプチャは , 設定された有効エッジを検出すると , 16 ビット
フリーランタイマの値をキャプチャレジスタに取り込んで割込みを発生させること
ができます。
■ 16 ビットインプットキャプチャの動作
図 14.3-1 インプットキャプチャの取込みタイミング例
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
IN0
IN1
IN2
データレジスタ0
不定
3FFFH
不定
データレジスタ1
データレジスタ2
不定
BFFFH
BFFFH
7FFFH
インプット
キャプチャ0割込み
インプット
キャプチャ1割込み
インプット
キャプチャ2割込み
インプットキャプチャ 0:立上りエッジ
インプットキャプチャ 1:立下りエッジ
インプットキャプチャ 2:両エッジ
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再度有効エッジにより割込み発生
ソフトウェアにより割込みクリア
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421
第 14 章 インプットキャプチャ
14.3 インプットキャプチャの動作
MB91210 シリーズ
■ 16 ビットインプットキャプチャの入力タイミング
カウンタ値
インプットキャプチャ入力
N
N+1
有効エッジ
インプットキャプチャ信号
インプットキャプチャ
レジスタ値
N+1
割込み
422
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第 15 章
アウトプットコンペア
ユニット
アウトプットコンペアユニットの機能と動作につ
いて説明します。
15.1 アウトプットコンペアユニットの概要
15.2 アウトプットコンペアユニットのレジスタ
15.3 アウトプットコンペアの動作
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423
第 15 章 アウトプットコンペア ユニット
15.1 アウトプットコンペアユニットの概要
15.1
MB91210 シリーズ
アウトプットコンペアユニットの概要
アウトプットコンペアモジュールは , ビットコンペアレジスタ , コンペア出力ラッチ ,
および制御レジスタで構成されています。
■ アウトプットコンペアユニットの特長
• コンペアレジスタは独立に使用できます。
出力ピンと割込みフラグはコンペアレジスタに対応しています。
• 出力ピンはコンペアレジスタの対に基づいて制御できます。
出力ピンはコンペアレジスタを使用して反転させることができます。
• 出力ピンの初期値を設定できます。
• コンペア ( 比較 ) が一致したとき割込みを発生させることができます。
■ アウトプットコンペアユニットのブロックダイヤグラム
図 15.1-1 アウトプットコンペアユニットのブロックダイヤグラム
OTD1 OTD0
コンペアレジスタ
コンペア回路
R-bus
コンペアレジスタ
CMOD
コンペア回路
コンペア
出力用ラッチ
PORT
出力
コンペア
出力用ラッチ
PORT
出力
CST1 CST0
ICP1 ICP0 ICE1 ICE0
16ビットフリーランタイマ
割込み
割込み
424
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第 15 章 アウトプットコンペア ユニット
15.2 アウトプットコンペアユニットのレジスタ
MB91210 シリーズ
15.2
アウトプットコンペアユニットのレジスタ
アウトプットコンペアユニットには , コンペアレジスタとコントロールレジスタが
あります。
■ アウトプットコンペアユニットのレジスタ
図 15.2-1 アウトプットコンペアユニットのレジスタ一覧
OCCP 上位バイト
アドレス
000108H
00010AH
00010CH
00010EH
000114H
000116H
000118H
00011AH
bit15
C15
R/W
bit14
C14
R/W
bit13
C13
R/W
bit12
C12
R/W
bit11
C11
R/W
bit10
C10
R/W
bit9
C09
R/W
bit8
C8
R/W
初期値
XXXXXXXXB
bit7
C07
R/W
bit6
C06
R/W
bit5
C05
R/W
bit4
C04
R/W
bit3
C03
R/W
bit2
C02
R/W
bit1
C01
R/W
bit0
C00
R/W
初期値
XXXXXXXXB
bit15
−
−
bit14
−
−
bit13
−
−
bit12
CMOD
R/W
bit11
−
−
bit10
−
−
bit9
OTD1
R/W
bit8
OTD0
R/W
初期値
11101100B
bit7
ICP1
R/W
bit6
ICP0
R/W
bit5
ICE1
R/W
bit4
ICE0
R/W
bit3
−
−
bit2
−
−
bit1
CST1
R/W
bit0
CST0
R/W
初期値
00001100B
OCCP 下位バイト
アドレス
000109H
00010BH
00010DH
00010FH
000115H
000117H
000119H
00011BH
OCS 上位バイト
アドレス
000110H
000112H
00011CH
00011EH
OCS 下位バイト
アドレス
000111H
000113H
00011DH
00011FH
R/W: リード / ライト可能
X:
不定
−:
未定義
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425
第 15 章 アウトプットコンペア ユニット
15.2 アウトプットコンペアユニットのレジスタ
15.2.1
MB91210 シリーズ
コンペアレジスタ (OCCP)
本項では , コンペアレジスタ (OCCP) の詳細を説明します。
■ コンペアレジスタ (OCCP) のビット構成
図 15.2-2 コンペアレジスタ (OCCP)
OCCP 上位バイト
アドレス
000108H
00010AH
00010CH
00010EH
000114H
000116H
000118H
00011AH
bit15
C15
R/W
bit14
C14
R/W
bit13
C13
R/W
bit12
C12
R/W
bit11
C11
R/W
bit10
C10
R/W
bit9
C09
R/W
bit8
C8
R/W
初期値
XXXXXXXXB
bit7
C07
R/W
bit6
C06
R/W
bit5
C05
R/W
bit4
C04
R/W
bit3
C03
R/W
bit2
C02
R/W
bit1
C01
R/W
bit0
C00
R/W
初期値
XXXXXXXXB
OCCP 下位バイト
アドレス
000109H
00010BH
00010DH
00010FH
000115H
000117H
000119H
00011BH
R/W: リード / ライト可能
X:
不定
■ コンペアレジスタ (OCCP) の機能
16 ビットフリーランタイマと比較する 16 ビット長のコンペアレジスタです。本レジス
タは , 初期値不定ですのでコンペア値を設定してから起動を許可してください。
本レジスタは 16 ビットまたは 32 ビットでアクセスしてください。本レジスタ値と 16
ビットフリーランタイマ値が一致した場合 , コンペア信号が発生してアウトプットコ
ンペア割込みフラグをセットします。また , ポートファンクションレジスタ (PFR) に対
応するビットをセットして出力を許可している場合は , コンペアレジスタに対応した
出力レベルを反転します。
426
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第 15 章 アウトプットコンペア ユニット
15.2 アウトプットコンペアユニットのレジスタ
MB91210 シリーズ
15.2.2
コントロールレジスタ (OCS)
コントロールレジスタ (OCS) の詳細を説明します。
■ コントロールレジスタのビット構成
図 15.2-3 コントロールレジスタ (OCS)
OCS 上位バイト
アドレス
000110H
000112H
00011CH
00011EH
bit15
−
−
bit14
−
−
bit13
−
−
bit12
CMOD
R/W
bit11
−
−
bit10
−
−
bit9
OTD1
R/W
bit8
OTD0
R/W
初期値
11101100B
bit7
ICP1
R/W
bit6
ICP0
R/W
bit5
ICE1
R/W
bit4
ICE0
R/W
bit3
−
−
bit2
−
−
bit1
CST1
R/W
bit0
CST0
R/W
初期値
00001100B
OCS 下位バイト
アドレス
000111H
000113H
00011DH
00011FH
R/W: リード / ライト可能
−:
未定義
[bit15 ∼ bit13] Reserved:予約ビット
予約ビットです。読出しでは必ず 111B が読み出されます。
[bit12] CMOD:モードビット
出力端子を許可した場合のコンペア一致における端子出力レベル反転動作を指定
します。
• CMOD=0 ( 初期値 ) のとき , コンペアレジスタに対応した端子の出力レベルを反
転します。
- コンペアレジスタ 0 の一致によりレベルを反転します。
- コンペアレジスタ 1 の一致によりレベルを反転します。
• CMOD=1 のとき
- コンペアレジスタ 0 の一致によりレベルを反転します。
- コンペアレジスタ 0 と 1 の一致によりレベルを反転します。
[bit11, bit10] Reserved:予約ビット
予約ビットです。読出しでは必ず 11B が読み出されます。
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427
第 15 章 アウトプットコンペア ユニット
15.2 アウトプットコンペアユニットのレジスタ
MB91210 シリーズ
[bit9, bit8] OTD1, OTD0:コンペア端子出力レベル変更ビット
アウトプットコンペアレジスタの出力端子を許可した場合の端子出力レベルを指
定します。指定はコンペア動作を停止してから行ってください。読出し動作では ,
アウトプットコンペア端子出力が読み出されます。
OTD1, OTD0
コンペア端子出力レベル
0
コンペア端子出力を "0" にします。[ 初期値 ]
1
コンペア端子出力を "1" にします。
[bit7, bit6] ICP1, ICP0:割込みフラグ
アウトプットコンペアの割込みフラグです。コンペアレジスタと 16 ビットフリー
ランタイマ値が一致した場合に "1" にセットされます。割込み要求ビット (ICE1,
ICE0) が許可されているときに本ビットが "1" にセットされると , アウトプットコン
ペア割込みが発生します。本ビットは "0" 書込みによりクリアされ , "1" 書込みは意
味がありません。リードモディファイライト (RMW) 系命令では "1" が読み出され
ます。
ICP1, ICP0
割込みフラグ
0
アウトプットコンペア一致なし [ 初期値 ]
1
アウトプットコンペア一致あり
フリーランタイマに外部クロックを指定した場合 , コンペア一致および割込みは次
のクロックで発生します。そのため , コンペア一致出力および割込みを発生させる
ためには , フリーランタイマの外部クロックに , コンペア一致後 , 最低 1 クロックを
入力する必要があります。
[bit5, bit4] ICE1, ICE0:割込み許可ビット
アウトプットコンペアの割込みを許可するビットです。本ビットが "1" のときに割
込みフラグ (ICP1, ICP0) が "1" にセットされるとアウトプットコンペア割込みが発
生します。
ICE1, ICE0
割込み許可
0
アウトプットコンペア割込み禁止 [ 初期値 ]
1
アウトプットコンペア割込み許可
[bit3, bit2] Reserved:予約ビット
予約ビットです。読出しでは必ず 11B が読み出されます。
428
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第 15 章 アウトプットコンペア ユニット
15.2 アウトプットコンペアユニットのレジスタ
[bit1, bit0] CST1, CST0:一致動作許可ビット
16 ビットフリーランタイマとの一致動作を許可するビットです。コンペア動作を許
可する前に必ずコンペアレジスタ値およびアウトプットコントロールレジスタ値
を設定してください。
CST1, CST0
一致動作許可
0
コンペア動作禁止 [ 初期値 ]
1
コンペア動作許可
アウトプットコンペアは , 16 ビットフリーランタイマと同期させているため , 16
ビットフリーランタイマを停止させるとコンペア動作も停止します。
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429
第 15 章 アウトプットコンペア ユニット
15.3 アウトプットコンペアの動作
15.3
MB91210 シリーズ
アウトプットコンペアの動作
16 ビットアウトプットコンペアは , 設定されたコンペアレジスタ値と 16 ビットフ
リーランタイマ値との値を比較し , 一致すると割込みフラグをセットするとともに
出力レベルを反転することができます。
■ 16 ビットアウトプットコンペアの動作
• 1 チャネル独立でコンペア動作を行うことができます (CMOD=0 のとき )。
図 15.3-1 コンペアレジスタ 0, 1 を使用した場合の出力波形例 ( 出力の初期値は "0")
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
アウトプットコンペアレジスタ 0値
BFFFH
アウトプットコンペアレジスタ 1値
7FFFH
OP0出力
OP1出力
アウトプットコンペア 0割込み
アウトプットコンペア 1割込み
• 2 組のコンペアレジスタを使用して出力レベルを変えることができます (CMOD=1
のとき )。
図 15.3-2 コンペアレジスタ 0, 1 を使用したときの出力波形例 ( 出力の初期値は "0")
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
アウトプットコンペアレジスタ 0値
BFFFH
アウトプットコンペアレジスタ 1値
7FFFH
OP0出力
OP1出力
アウトプットコンペア 0割込み
アウトプットコンペア 1割込み
430
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第 15 章 アウトプットコンペア ユニット
15.3 アウトプットコンペアの動作
MB91210 シリーズ
■ 16 ビットアウトプットコンペアの動作タイミング
2 組のコンペアレジスタを使用して , 出力レベルを変えることができます (CMOD=1 の
とき )。アウトプットコンペアは , フリーランタイマと設定したコンペアレジスタの値
が一致したときにコンペアマッチ信号が発生して , 出力を反転するとともに割込みを
発生することができます。コンペアマッチ時の出力反転タイミングは , カウンタのカウ
ントタイミングに同期して行われます。
● コンペアレジスタライトタイミング
コンペアレジスタ書換え時には , カウンタ値とは比較しません。
カウンタ値
N
N+1
N+3
N+2
一致信号は発生しない
コンペアクリアレジスタ0値
N+1
N
コンペアレジスタ0ライト
コンペアクリアレジスタ1値
N+3
L
コンペアレジスタ1ライト
コンペア0停止
コンペア1停止
● コンペアマッチ , 割込みタイミング
カウントクロック
カウンタ値
N
コンペアレジスタ値
N+1
N+2
N+3
N
コンペア一致
端子出力
割込み
● 端子出力タイミング
カウンタ値
コンペアレジスタ値
N
N+1
N+1
N+1
N
コンペア一致
端子出力
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第 15 章 アウトプットコンペア ユニット
15.3 アウトプットコンペアの動作
432
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第 16 章
PPG タイマ
PPG タイマについて説明します。
16.1 PPG タイマの概要
16.2 PPG タイマのブロックダイヤグラム
16.3 PPG タイマのレジスタ
16.4 PPG タイマの動作説明
CM71-10139-5
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433
第 16 章 PPG タイマ
16.1 PPG タイマの概要
16.1
MB91210 シリーズ
PPG タイマの概要
PPG は 8 ビットのリロードタイマモジュールで , タイマ動作に応じたパルス出力制
御により PPG 出力を行います。
ハードウェアとして , 8 ビットダウンカウンタ , 8 ビットリロードレジスタ , 制御レ
ジスタ , 外部パルス出力 , 割込み出力があります。
■ PPG の機能
● 8 ビット PPG 出力独立動作モード
独立した PPG 出力動作が可能です。
● 16 ビット PPG 出力動作モード
16 ビットの PPG 出力動作が可能です。
● 8+8 ビット PPG 出力動作モード
ch.(2n+1) の出力を ch.(2n) のクロック入力とすることにより , 任意周期の 8 ビット PPG
出力動作が可能です。
● 16+16 ビット PPG 出力動作モード
ch.(4n+3)+ch.(4n+2) の 16 ビットプリスケーラ出力を ch.(4n+1)+ch.(4n) の 16 ビット PPG
のクロック入力とするモードです。
● PPG 出力動作
任意周期・デューティ比のパルス波を出力します。
外付け回路により , D/A コンバータとしても使用可能です。
● 出力反転機能
PPG の出力値を反転させることが可能です。
434
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第 16 章 PPG タイマ
16.2 PPG タイマのブロックダイヤグラム
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16.2
PPG タイマのブロックダイヤグラム
PPG のブロックダイヤグラムを示します。
■ 8 ビット PPG ch.0, ch.2 のブロックダイヤグラム
図 16.2-1 8 ビット PPG ch.0, ch.2 のブロックダイヤグラム
ch.3, ch.1のボロー
マシンクロックの64分周
マシンクロックの16分周
マシンクロックの4分周
マシンクロック
ポートへ
PPG
出力ラッチ
反転
クリア
PEN1, PEN3
カウントクロック
選択
S
R Q
PCNT(ダウンカウンタ)
リロード
"H"/"L"セレクト
IRQ0,
IRQ2
"H"/"L"セレクタ
PRLL0
PRLL2
PUF0
PUF2
PIE0
PIE2
PRLH0
PRLH2
“L"側データバス
"H"側データバス
PPGC0, PPGC2/
TRG
動作モード(制御)
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435
第 16 章 PPG タイマ
16.2 PPG タイマのブロックダイヤグラム
MB91210 シリーズ
■ 8 ビット PPG ch.1 のブロックダイヤグラム
図 16.2-2 8 ビット PPG ch.1 のブロックダイヤグラム
ch.2のボロー
マシンクロックの64分周
マシンクロックの16分周
マシンクロックの4分周
マシンクロック
ポートへ
PPG
出力ラッチ
反転
クリア
PEN1
S
R Q
カウントクロック
選択
IRQ1
PCNT(ダウンカウンタ)
リロード
"H"/"L"セレクト
ch.0のボロー
"H"/"L"セレクタ
PUF1
PRLL1
PIE1
PRLH1
"L"側データバス
"H"側データバス
PPGC1 / TRG
動作モード(制御)
436
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第 16 章 PPG タイマ
16.2 PPG タイマのブロックダイヤグラム
MB91210 シリーズ
■ 8 ビット PPG ch.3 のブロックダイヤグラム
図 16.2-3 8 ビット PPG ch.3 のブロックダイヤグラム
ポートへ
マシンクロックの64分周
マシンクロックの16分周
マシンクロックの4分周
マシンクロック
PPG
出力ラッチ
反転
クリア
PEN3
S
R Q
カウントクロック
選択
PCNT(ダウンカウンタ)
リロード
"H"/"L"セレクト
ch.2のボロー
"H"/"L"セレクタ
PUF3
PRLL3
PIE3
PRLH3
"L"側データバス
"H"側データバス
PPGC3 / TRG
動作モード(制御)
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437
第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
16.3
MB91210 シリーズ
PPG タイマのレジスタ
PPG タイマのレジスタの詳細を説明します。
■ PPG タイマのレジスタ一覧
図 16.3-1 PPG タイマのレジスタ一覧
PPGC
アドレス
0001B8H
0001B9H
0001BAH
0001BBH
0001C8H
0001C9H
0001CAH
0001CBH
0001D8H
0001D9H
0001DAH
0001DBH
0001E8H
0001E9H
0001EAH
0001EBH
bit7
PIE
R/W
bit6
PUF
R/W
bit5
INTM
R/W
bit4
PCS1
R/W
bit3
PCS0
R/W
bit2
MD1
R/W
bit1
MD0
R/W
bit0
−
−
初期値
0000000XB
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PRLH
アドレス
0001B0H
0001B2H
0001B4H
0001B6H
0001C0H
0001C2H
0001C4H
0001C6H
0001D0H
0001D2H
0001D4H
0001D6H
0001E0H
0001E2H
0001E4H
0001E6H
R/W: リード / ライト可能
X:
不定
−:
未定義
( 続く)
438
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第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
MB91210 シリーズ
(続き)
PRLL
アドレス
0001B1H
0001B3H
0001B5H
0001B7H
0001C1H
0001C3H
0001C5H
0001C7H
0001D1H
0001D3H
0001D5H
0001D7H
0001E1H
0001E3H
0001E5H
0001E7H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
XXXXXXXXB
TRG1
アドレス
0001F0H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN15 PEN14 PEN13 PEN12 PEN11 PEN10 PEN09 PEN08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07 PEN06 PEN05 PEN04 PEN03 PEN02 PEN01 PEN00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
REV15 REV14 REV13 REV12 REV11 REV10 REV09 REV08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
REV07 REV06 REV05 REV04 REV03 REV02 REV01 REV00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
TRG0
アドレス
0001F1H
REVC1
アドレス
0001F2H
REVC0
アドレス
0001F3H
R/W: リード / ライト可能
X:
不定
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439
第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
16.3.1
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PPG 動作モード制御レジスタ (PPGC)
PPG 動作モード制御レジスタ (PPGC) は , PPG の割込み , 動作クロック , 動作モー
ドを制御するレジスタです。
■ PPG 動作モード制御レジスタ (PPGC)
図 16.3-2 PPG 動作モード制御レジスタ (PPGC)
PPGC
アドレス
0001B8H
0001B9H
0001BAH
0001BBH
0001C8H
0001C9H
0001CAH
0001CBH
0001D8H
0001D9H
0001DAH
0001DBH
0001E8H
0001E9H
0001EAH
0001EBH
bit7
PIE
R/W
bit6
PUF
R/W
bit5
INTM
R/W
bit4
PCS1
R/W
bit3
PCS0
R/W
bit2
MD1
R/W
bit1
MD0
R/W
bit0
−
−
初期値
0000000XB
R/W: リード / ライト可能
X:
不定
−:
未定義
[bit7] PIE:PPG 割込み許可ビット
PPG の割込み許可を以下のように制御します。
PIE
PPG 割込み許可
0
割込み禁止 [ 初期値 ]
1
割込み許可
• 本ビットが "1" のときに PUF が "1" になると割込み要求が発生します。
• 本ビットが "0" のときは , 割込み要求を発生しません。
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
440
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第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
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[bit6] PUF:PPG カウンタアンダフロービット
PPG カウンタアンダフロービットを以下のように制御します。
PUF
PPG カウンタアンダフロー
0
PPG のカウンタアンダフローを検出していません [ 初期値 ]
1
PPG のカウンタアンダフローを検出しました
• 8 ビット PPG 2 チャネルモードおよび 8 ビットプリスケーラ+ 8 ビット PPG モー
ド時には , ch.0 のカウント値が 00H ∼ FFH へなったときのアンダフローにより
"1" にセットされます。
• 16 ビット PPG 1 チャネルモード時には , ch.1/ch.0 のカウント値が 0000H ∼ FFFFH
へなったときのアンダフローにより "1" にセットされます。
• "0" 書込みにより , "0" になります。
• このビットへの "1" 書込みは意味がありません。
• リードモディファイライト (RMW) 系命令へのリード時は , "1" が読まれます。
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit5] INTM:割込みモードビット
PUF ビットの検出を PRLH からのアンダフロー時のみに限定することができます。
INTM
割込みモード
0
アンダフロー時に PUF を "1" にする [ 初期値 ]
1
PRLH からのアンダフロー時のみに PUF を "1" にする
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
• 本ビットを "1" にすると , PPG の波形の一周期出力時に割込みをかけることが可
能となります。
• 本ビットは , 割込み許可時に書き換えないでください
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441
第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
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[bit4, bit3] PCS1/PCS0:カウントクロック選択ビット
ダウンカウンタの動作クロックを以下のように選択します。
PCS1
PCS0
0
0
マシンクロック [ 初期値 ]
0
1
マシンクロック /4
1
0
マシンクロック /16
1
1
マシンクロック /64
カウントクロック
• リセットにより , 00B に初期化されます。
• 読出しおよび書込みが可能です。
[bit2, bit1] MD1/MD0:動作モード選択ビット
MD1
MD0
0
0
8 ビット PPG 2 チャネル [ 初期値 ]
0
1
8 ビットプリスケーラ+ 8 ビット PPG モード
1
0
16 ビット PPG モード
1
1
16 ビットプリスケーラ+ 16 ビット PPG モード
動作モード
• リセットにより , 00B に初期化されます。
• 読出しおよび書込みが可能です。
• 本ビットは偶数チャネルのみに存在します。
[bit0] Reserved:予約ビット
予約ビットです。書込み時は "0" を書き込んでください ("1" 書込み禁止 )。
読出し値は不定です。
442
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第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
MB91210 シリーズ
16.3.2
リロードレジスタ (PRLL/PRLH)
リロードレジスタ (PRLL/PRLH) は , PPG のリロード値を保持するレジスタです。
■ リロードレジスタ (PRLL/PRLH)
図 16.3-3 リロードレジスタ (PRLL/PRLH)
PRLH
アドレス
0001B0H
0001B2H
0001B4H
0001B6H
0001C0H
0001C2H
0001C4H
0001C6H
0001D0H
0001D2H
0001D4H
0001D6H
0001E0H
0001E2H
0001E4H
0001E6H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
XXXXXXXXB
PRLL
アドレス
0001B1H
0001B3H
0001B5H
0001B7H
0001C1H
0001C3H
0001C5H
0001C7H
0001D1H
0001D3H
0001D5H
0001D7H
0001E1H
0001E3H
0001E5H
0001E7H
初期値
XXXXXXXXB
R/W: リード / ライト可能
X:
不定
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443
第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
MB91210 シリーズ
リロードレジスタ (PRLL/PRLH) は , ダウンカウンタ PCNT へのリロード値を保持する
レジスタです。それぞれ , 以下に示す役割があります。
レジスタ名
機能
PRLL
"L" 側のリロード値を保持
PRLH
"H" 側のリロード値を保持
いずれのレジスタも , 読出しおよび書込みが可能です。
<注意事項>
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビット
PPG モードで使用する場合には , プリスケーラ側の PRLL と PRLH に異なる値を設定す
ると , PPG 波形がサイクルごとに異なる場合がありますので , プリスケーラ側の PRLL と
PRLH には , 同じ値を設定することを推奨します。
444
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第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
MB91210 シリーズ
16.3.3
PPG 起動レジスタ (TRG)
PPG 起動レジスタ (TRG) は , PPG の動作許可を行うレジスタです。
■ PPG 起動レジスタ (TRG)
図 16.3-4 PPG 起動レジスタ (TRG)
TRG1
アドレス
0001F0H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN15 PEN14 PEN13 PEN12 PEN11 PEN10 PEN09 PEN08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07 PEN06 PEN05 PEN04 PEN03 PEN02 PEN01 PEN00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
TRG0
アドレス
0001F1H
R/W: リード / ライト可能
[bit15 ∼ bit0] PEN15 ∼ PEN00:PPG 動作許可ビット
PPG の動作開始および動作モードを以下のように選択します。
PEN
動作状態
0
動作停止 ("L" レベル出力を保持 ) [ 初期値 ]
1
PPG 動作許可
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
• 16 ビット PPG で使用する場合は , 偶数奇数両方に該当する PEN ビットを同じ設
定にする必要があります。レジスタ設定時に偶奇数同時に許可 / 停止をしてくだ
さい。
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445
第 16 章 PPG タイマ
16.3 PPG タイマのレジスタ
16.3.4
MB91210 シリーズ
出力反転レジスタ (REVC)
出力反転レジスタ (REVC) は , PPG の出力値を反転させるレジスタです。
■ 出力反転レジスタ (REVC)
図 16.3-5 出力反転レジスタ (REVC)
REVC1
アドレス
0001F2H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
REV15 REV14 REV13 REV12 REV11 REV10 REV09 REV08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
REV07 REV06 REV05 REV04 REV03 REV02 REV01 REV00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
REVC0
アドレス
0001F3H
R/W: リード / ライト可能
[bit15 ∼ bit0] REV15 ∼ REV00:出力反転ビット
PPG の出力値を初期レベルも含めて反転します。
REV
出力レベル
0
通常 [ 初期値 ]
1
反転
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
• 単に PPG 出力を反転するだけですので , 初期レベルも反転します。
• リロードレジスタの "L", "H" の関係も逆になります。
• 16 ビット PPG で使う場合は , PPG(m) と PPG(m+1) どちらの端子からも同じ波形
が出るので , 使用する端子の REV ビットを設定すると反転出力が得られます。ま
た , 両方の出力に同じ値を設定することもできます。
446
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第 16 章 PPG タイマ
16.4 PPG タイマの動作説明
MB91210 シリーズ
16.4
PPG タイマの動作説明
PPG には 8 ビット長の PPG ユニットがあり , 連結動作させることにより , 独立モー
ド以外に 8 ビットプリスケーラ+ 8 ビット PPG モード , 16 ビット PPG 1 チャネル
モード , 16 ビットプリスケーラ+ 16 ビット PPG モードの計 4 種類の動作を行うこ
とができます。
■ PPG の動作
8 ビット長の PPG ユニットそれぞれは , 8 ビット長のリロードレジスタが "L" 側と "H"
側の 2 本あります (PRLL, PRLH)。このレジスタに書き込まれた値が , 8 ビットダウン
カウンタ (PCNT) に "L" 側 /"H" 側交互にリロードされてカウントクロックごとにダウ
ンカウントされ , カウンタのボロー発生によるリロード時に , 端子出力 (PPG) の値を反
転させます。この動作により , 端子出力 (PPG) はリロードレジスタ値に対応した "L" 幅 /
"H" 幅を持つパルス出力となります。
動作開始 / 再スタートは , レジスタのビット書込みによります。
リロード動作とパルス出力の関係を以下に示します。
リロード動作
端子出力変化
PRLH → PCNT
PPGn [0 → 1]
PRLL → PCNT
PPGn [1 → 0]
n:PPG チャネル番号
また , PPGC レジスタの bit7:PIE が "1" のとき , カウンタの 00H ∼ FFH へのボロー (16
ビット PPG モードの場合には , 0000H ∼ FFFFH へのボロー ) によって割込み要求が出
力されます。
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447
第 16 章 PPG タイマ
16.4 PPG タイマの動作説明
MB91210 シリーズ
■ 動作モード
本ブロックには , 独立モード , 8 ビットプリスケーラ+ 8 ビット PPG モード , 16 ビット
PPG 1 チャネルモード , 16 ビットプリスケーラ+ 16 ビット PPG モードの計 4 種類の動
作モードがあります。
• 独立モードは , 8 ビット PPG として独立に動作させる動作モードです。PPGn 端子は ,
ch.n の PPG 出力が接続されます。
• 8 ビットプリスケーラ+ 8 ビット PPG モードは , 1 チャネルを 8 ビットプリスケー
ラとして動作させ , そのボロー出力でカウントすることにより , 任意周期の 8 ビッ
ト PPG 波形を出力できるようにする動作モードです。例えば , PPG1 端子には ch.1
のプリスケーラ出力が接続され , PPG0 端子には ch.0 の PPG 出力が接続されます。
• 16 ビット PPG 1 チャネルモードは , 2 つのチャネルを連結させて 16 ビット PPG と
して動作させる動作モードです。例えば , ch.0 と ch.1 を連結させると , PPG0 端子と
PPG1 端子のいずれにも 16 ビット PPG 出力が接続されます。
■ PPG 出力動作
PPG は , TRG レジスタ (PPG 起動レジスタ ) の各チャネルのビットを "1" にセットする
ことによって起動され , カウントを開始します。動作を開始した後は , TRG レジスタの
各チャネルビットに "0" を書き込むことによってカウント動作を停止し , 停止した後 ,
パルス出力は "L" レベルを保持します。
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビッ
ト PPG モード時には , プリスケーラチャネルを停止状態で PPG チャネルを動作状態に
設定しないでください。
16 ビット PPG モード時には , 各チャネルの TRG レジスタの PEN をそれぞれ , 同時に
開始 / 停止の制御を行ってください。
以下に PPG 出力動作について説明します。
PPG 動作時は , 任意周波数 / 任意デューティ比 ( パルス波の "H" レベル期間と "L" レベ
ル期間の比 ) のパルス波出力を連続して出力します。PPG はパルス波出力を開始する
と , 動作停止を設定するまで停止しません。
図 16.4-1 PPG 出力動作 出力波形
PENn
出力端子
PENnにより
動作開始
("L”側から)
T×(L+1)
PPG
n=00~15
448
スタート
T×(H+1)
L :PRLL の値
H:PRLH の値
T:マシンクロック (φ, φ/4, φ/16)
タイムベースカウンタからの入力
(PPGC のクロックセレクトによる)
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第 16 章 PPG タイマ
16.4 PPG タイマの動作説明
MB91210 シリーズ
■ リロード値とパルス幅の関係
リロードレジスタに書かれた値に "+1" した値にカウントクロックの周期を掛けた値が ,
出力されるパルス幅となります。つまり , 8 ビット PPG 動作時のリロードレジスタ値が
00H のとき , および 16 ビット PPG 動作時のリロードレジスタ値が 0000H のときは , カ
ウントクロック 1 周期分のパルス幅になりますので注意してください。また , 8 ビット
PPG 動作時のリロードレジスタ値が FFH のとき , カウントクロック 256 周期分のパル
ス幅になり , 16 ビット PPG 動作時のリロードレジスタ値が FFFFH のときは , カウント
クロック 65536 周期分のパルス幅になりますので注意してください。
パルス幅の計算式を以下に示します。
L :PRLL の値
Pl = T × (L+1)
H :PRLH の値
Ph = T × (H+1)
T :入力クロック周期
Ph:"H" パルス幅
Pl :"L" パルス幅
■ カウントクロックの選択
本ブロックの動作に使用するカウントクロックは , 周辺クロックを使用しており , 4 種
類のカウントクロック入力が選択できます。
カウントクロックは以下のように動作します。
PPGC レジスタ
カウントクロック動作
PCS1
PCS0
0
0
周辺クロックごとに 1 カウント
0
1
周辺クロック 4 サイクルごとに 1 カウント
1
0
周辺クロック 16 サイクルごとに 1 カウント
1
1
周辺クロック 64 サイクルごとに 1 カウント
ただし , 8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビット PPG モード , 16
ビットプリスケーラ+ 16 ビット PPG モード時には , 先頭の PPG 以外の PPG の PPGC
レジスタ中の bit4, bit3:PCS1, PCS0 の値は無効になります。
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビッ
ト PPG モードで , プリスケーラ側が動作状態で PPG 側が停止状態であるときに , PPG
側の起動を行うと , 最初のカウント周期がずれる可能性がありますので注意してくだ
さい。
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449
第 16 章 PPG タイマ
16.4 PPG タイマの動作説明
MB91210 シリーズ
■ パルスの端子出力の制御
本モジュールの動作によって生成されたパルス出力は , 外部端子 PPGn より出力させる
ことができます。
16 ビット PPG モードでは , PPG(m) と PPG(m+1) は同じ波形が出力されるので , どちら
の外部端子出力を許可しても同じ出力を得ることができます。
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビッ
ト PPG モードでは , プリスケーラ側は 8 ビットプリスケーラのトグル波形が出力され ,
PPG 側は 8 ビット PPG の波形が出力されます。このモードのときの出力波形の例を以
下に示します。
Ph1
Pl1
PPG1
PPG0
Ph0
Pl0
L1:ch.1 の PRLL および
ch.1 の PRLH の値
L0:ch.0 の PRLL の値
Pl1 = T × (L1 + 1)
H0:ch.0 の PRLH の値
Ph1 = T × (L1 + 1)
T:入力クロック周期
Pl0 = T × (L1 + 1) × (L0 + 1)
Ph0:PPG0 の "H" パルス幅
Ph0 = T × (L1 + 1) × (H0 + 1)
Pl0:PPG0 の "L" パルス幅
Ph1:PPG1 の "H" パルス幅
Pl1:PPG1 の "L" パルス幅
ch.1 の PRLL と ch.1 の PRLH には , 同じ値を設定することを推奨します。
■ 割込み
本モジュールの割込みは , リロード値がカウントアウトし , ボローが発生したときにア
クティブになります。ただし , INTM ビットを "1" にしたときは , PRLH からのアンダ
フロー時 ( ボロー ) のみアクティブになります。つまり , "H" 幅パルス終了時に割込み
が発生します。
8 ビット PPG モードおよび 8 ビットプリスケーラ+ 8 ビット PPG モードのときには ,
それぞれのカウンタのボローにより, それぞれの割込み要求が行われますが, 16ビット
PPG モードおよび 16 ビットプリスケーラ+ 16 ビット PPG モードでは , 16 ビットカウ
ンタのボローにより , PUF(m) と PUF(m + 1) が同時にセットされます。このため , 割
込み要因を一本化するために , PIE(m) または PIE(m+1) のどちらか一方のみを許可にす
ることを推奨します。また , 割込み要因のクリアも PUF(m) と PUF(m+1) を同時に行う
ことを推奨します。
450
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第 16 章 PPG タイマ
16.4 PPG タイマの動作説明
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■ 各ハードウェアの初期値
本ブロックの各ハードウェアは , リセット時に以下のように初期化されます。
< レジスタ >
PPGC → 0000000XB
< パルス出力 > PPG
→ "L"
< 割込み要求 > IRQ
→ "L"
上記以外のハードウェアは , 初期化されません。
■ PPG の組合せ
ch.0:PPGC ch.2:PPGC
ch.0
ch.1
ch.2
ch.3
0
8 ビット PPG
8 ビット PPG
8 ビット PPG
8 ビット PPG
0
1
8 ビット PPG
8 ビット PPG
8 ビット PPG
8 ビット
プリスケーラ
0
1
0
8 ビット PPG
8 ビット PPG
0
0
1
1
0
1
0
0
8 ビット PPG
8 ビット
プリスケーラ
8 ビット PPG
8 ビット PPG
0
1
0
1
8 ビット PPG
8 ビット
プリスケーラ
8 ビット PPG
8 ビット
プリスケーラ
0
1
1
0
8 ビット PPG
8 ビット
プリスケーラ
0
1
1
1
1
0
0
0
16 ビット PPG
8 ビット PPG
8 ビット PPG
1
0
0
1
16 ビット PPG
8 ビット PPG
8 ビット
プリスケーラ
1
0
1
0
16 ビット PPG
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
MD1
MD0
MD1
MD0
0
0
0
0
0
0
CM71-10139-5
16 ビット PPG
設定禁止
16 ビット PPG
設定禁止
16 ビット PPG
設定禁止
16 ビット PPG
16 ビットプリスケーラ
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451
第 16 章 PPG タイマ
16.4 PPG タイマの動作説明
452
MB91210 シリーズ
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第 17 章
リアルタイムクロック
リアルタイムクロック ( 以降 RTC) のレジスタ構成
とその機能 , RTC モジュールの動作について説明
します。
17.1 リアルタイムクロックのレジスタ構成
17.2 リアルタイムクロックのブロックダイヤグラム
17.3 リアルタイムクロックのレジスタの詳細
17.4 リアルタイムクロックのクロック補正ユニット
17.5 リアルタイムクロックのクロック補正ユニットの レジ
スタ
17.6 リアルタイムクロックのクロック補正ユニットの使用
について
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453
第 17 章 リアルタイムクロック
17.1 リアルタイムクロックのレジスタ構成
17.1
MB91210 シリーズ
リアルタイムクロックのレジスタ構成
リアルタイムクロックのレジスタ構成を示します。
■ リアルタイムクロックのレジスタ一覧
図 17.1-1 リアルタイムクロックのレジスタ一覧
WTCR 上位バイト
アドレス
000146H
bit15
INTE3
R/W
bit14
INT3
R/W
bit13
INTE2
R/W
bit12
INT2
R/W
bit11
INTE1
R/W
bit10
INT1
R/W
bit9
INTE0
R/W
bit8
INT0
R/W
初期値
00000000B
bit7
−
R/W
bit6
−
R/W
bit5
−
R/W
bit4
−
−
bit3
RUN
R/W
bit2
UPDT
R/W
bit1
−
−
bit0
ST
R/W
初期値
000-00-0B
bit7
−
−
bit6
−
−
bit5
−
−
bit4
D20
R/W
bit3
D19
R/W
bit2
D18
R/W
bit1
D17
R/W
bit0
D16
R/W
初期値
---XXXXXB
bit15
D15
R/W
bit14
D14
R/W
bit13
D13
R/W
bit12
D12
R/W
bit11
D11
R/W
bit10
D10
R/W
bit9
D9
R/W
bit8
D8
R/W
初期値
XXXXXXXXB
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
XXXXXXXXB
bit15
−
−
bit14
−
−
bit13
−
−
bit12
H4
R/W
bit11
H3
R/W
bit10
H2
R/W
bit9
H1
R/W
bit8
H0
R/W
初期値
---XXXXXB
bit7
−
−
bit6
−
−
bit5
M5
R/W
bit4
M4
R/W
bit3
M3
R/W
bit2
M2
R/W
bit1
M1
R/W
bit0
M0
R/W
初期値
--XXXXXXB
bit7
−
−
bit6
−
−
bit5
S5
R/W
bit4
S4
R/W
bit3
S3
R/W
bit2
S2
R/W
bit1
S1
R/W
bit0
S0
R/W
初期値
--XXXXXXB
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
−
−
bit2
−
−
bit1
WTCK
R/W
bit0
DBL
R/W
初期値
------00B
WTCR 下位バイト
アドレス
000147H
WTBR2
アドレス
000149H
WTBR1
アドレス
00014AH
WTBR0
アドレス
00014BH
WTHR
アドレス
00014CH
WTMR
アドレス
00014DH
WTSR
アドレス
00014EH
WTDBL
アドレス
000145H
R/W: リード / ライト可能
X:
不定
−:
未定義
454
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第 17 章 リアルタイムクロック
17.2 リアルタイムクロックのブロックダイヤグラム
MB91210 シリーズ
17.2
リアルタイムクロックのブロックダイヤグラム
ここでは , リアルタイムクロックのブロックダイヤグラムを示します。
■ ブロックダイヤグラム
図 17.2-1 リアルタイムクロックのブロックダイヤグラム
X0(メイン)
X0A(サブ)
0
1
1/2クロック
分周器
WTCK
UPDT
21ビット
プリスケーラ
サブセカンド
レジスタ
ST
秒カウンタ 分カウンタ 時カウンタ
6ビット
6ビット
5ビット
秒/分/時レジスタ
INTE0 INT0
INTE1 INT1
INTE2 INT2
INTE3 INT3
IRQ
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455
第 17 章 リアルタイムクロック
17.3 リアルタイムクロックのレジスタの詳細
17.3
MB91210 シリーズ
リアルタイムクロックのレジスタの詳細
リアルタイムクロックのレジスタ構成の詳細について説明します。
■ タイマ制御レジスタ (WTCR)
図 17.3-1 タイマ制御レジスタ (WTCR)
WTCR 上位バイト
アドレス
000146H
bit15
INTE3
R/W
bit14
INT3
R/W
bit13
INTE2
R/W
bit12
INT2
R/W
bit11
INTE1
R/W
bit10
INT1
R/W
bit9
INTE0
R/W
bit8
INT0
R/W
初期値
00000000B
bit7
−
R/W
bit6
−
R/W
bit5
−
R/W
bit4
−
−
bit3
RUN
R/W
bit2
UPDT
R/W
bit1
−
−
bit0
ST
R/W
初期値
000-00-0B
WTCR 下位バイト
アドレス
000147H
R/W: リード / ライト可能
−:
未定義
[bit15 ∼ bit8] INT3 ∼ INT0, INTE3 ∼ INTE0:
割込みフラグおよび割込み許可フラグ
INT0 から INT3 までは割込みフラグです。このフラグは秒カウンタ , 分カウンタ ,
および時カウンタがそれぞれオーバフローした場合に設定されます。INT ビットの
設定を対応する INTE ビットが "1" の場合に行うと , 割込み信号を生成します。本フ
ラグは , 秒 / 分 / 時 / 日の単位で割込み信号を生成するように設計されています。INT
ビットに "0" を書き込むとフラグはクリアされ , "1" の書込みは無効です。INT ビッ
トで動作するリードモディファイライト (RMW) 系命令はすべて , "1" を読み出しま
す。
割込み
要因
割込み許可ビット
割込みフラグ
秒割込み
プリスケーラアンダフロー
INTE0
INT0
分割込み
秒カウンタオーバフロー
INTE1
INT1
時割込み
分カウンタオーバフロー
INTE2
INT2
日割込み
時カウンタオーバフロー
INTE3
INT3
[bit7 ∼ bit5] 予約ビット
予約ビットです。
必ず , 000B を設定してください。
[bit3] RUN:フラグ
本ビットは読出しのみ可能です。読出し値が "1" の場合 , RTC モジュールが動作中
であることを示しています。
456
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第 17 章 リアルタイムクロック
17.3 リアルタイムクロックのレジスタの詳細
[bit2] UPDT:更新ビット
UPDT ビットは , 秒 / 分 / 時カウンタ値の修正用です。
カウンタ値を修正するには , 秒 / 分 / 時レジスタに修正データを書き込みます。次に
UPDT ビットを "1" に設定します。レジスタ値は , 21 ビットプリスケーラからの CO
信号で ( 書き込んだ ) , 次のサイクルでカウンタにロードされます。UPDT ビットは ,
カウンタ値が更新されると , ハードウェアによりリセットされます。ただし , ソフ
トウェアによる設定動作とハードウェアによるリセット動作が同時に発生した場
合 , UPDT ビットはリセットされません。
これは , 周辺クロック (CLKP) が RTC クロック ( 発振クロック ) より高い周波数の
場合のみ発生します。
UPDT ビットへの "0" 書込みは無効です。リードモディファイライト (RMW) 系命令
では , "0" が読み出されます。
[bit0] ST:スタートビット
ST ビットを "1" に設定すると , ウォッチタイマはレジスタから秒 / 分 / 時の値をロー
ドして動作を開始します。"0" にリセットした場合 , カウンタおよびプリスケーラは
すべて "0" にリセットされて停止します。
本ビットは , カウンタ値の更新にも使用できます。ST ビットを "0" に設定し , RUN
が "0" になるまで待ってからカウンタ値を更新し , ST ビットを "1" に設定します。
<注意事項>
• UPDT ビットセット後に RTC モードへの移行を行う場合は , 1 秒割込みを待ってから
移行してください。
• UPDT ビットは , RTC 動作中における時 / 分 / 秒の更新にのみ使用してください。RTC
停止中(ST = 0)での時 / 分 / 秒更新の際には , UPDT ビットを使用しないでください。
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457
第 17 章 リアルタイムクロック
17.3 リアルタイムクロックのレジスタの詳細
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■ サブセカンドレジスタ
図 17.3-2 サブセカンドレジスタ (WTBR)
WTBR2
アドレス
000149H
bit7
−
−
bit6
−
−
bit5
−
−
bit4
D20
R/W
bit3
D19
R/W
bit2
D18
R/W
bit1
D17
R/W
bit0
D16
R/W
初期値
---XXXXXB
bit15
D15
R/W
bit14
D14
R/W
bit13
D13
R/W
bit12
D12
R/W
bit11
D11
R/W
bit10
D10
R/W
bit9
D9
R/W
bit8
D8
R/W
初期値
XXXXXXXXB
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
XXXXXXXXB
WTBR1
アドレス
00014AH
WTBR0
アドレス
00014BH
R/W: リード / ライト可能
X:
不定
−:
未定義
[bit4 ∼ bit0, bit15 ∼ bit0] D20 ∼ D0
サブセカンドレジスタは , 21 ビットプリスケーラのリロード値を格納します。この
値は , リロードカウンタが "0" になるとリロードされます。21 ビットプリスケーラ
は , 新旧のデータバイトを結合した値をロードしてしまう場合があるので , 3 バイト
すべてを修正する場合は , 書込み命令中にリロード動作が行われていないことを確
認してください。サブセカンドレジスタの更新は ST ビットが "0" の期間に実行す
るようにしてください。サブセカンドレジスタが "0" に設定されている期間は , 21
ビットプリスケーラの動作は停止します。
この 2 つのプリスケーラの組合せで , 正確に 1 秒のクロック信号を供給することが
できます。
以下にサブセカンドレジスタの設定値例を示します。
入力クロック周波数
WTBR 設定値 (10 進 )
WTBR 設定値 (16 進 )
4MHz
1999999
1E847FH
100 kHz
49999
00C34FH
32 kHz
15999
003E7FH
<注意事項>
サブセカンドレジスタは21 ビットであるため, 1秒を生成できる周波数の上限は4.19MHz
となります。RTC モジュールへ供給するクロックとしてメインクロックを選択する場合
は , メインクロック周波数を 4MHz としてください。
458
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第 17 章 リアルタイムクロック
17.3 リアルタイムクロックのレジスタの詳細
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■ 時 / 分 / 秒レジスタ
図 17.3-3 時 / 分 / 秒レジスタ (WTHR, WTMR, WTSR)
WTHR
アドレス
00014CH
bit15
−
−
bit14
−
−
bit13
−
−
bit12
H4
R/W
bit11
H3
R/W
bit10
H2
R/W
bit9
H1
R/W
bit8
H0
R/W
初期値
---XXXXXB
bit7
−
−
bit6
−
−
bit5
M5
R/W
bit4
M4
R/W
bit3
M3
R/W
bit2
M2
R/W
bit1
M1
R/W
bit0
M0
R/W
初期値
--XXXXXXB
bit7
−
−
bit6
−
−
bit5
S5
R/W
bit4
S4
R/W
bit3
S3
R/W
bit2
S2
R/W
bit1
S1
R/W
bit0
S0
R/W
初期値
--XXXXXXB
WTMR
アドレス
00014DH
WTSR
アドレス
00014EH
R/W: リード / ライト可能
X:
不定
−:
未定義
時 / 分 / 秒レジスタは時間情報を格納します。時 / 分 / 秒の 2 進表記です。
本レジスタを読み出すと , カウンタ値のみを戻します。レジスタは書込み値と結合され ,
その書込みデータは , UPDT ビットを "1" に設定した後にカウンタにロードされます。
レジスタは 3 バイト存在するため , 出力値に矛盾がないことを確認してください。つま
り , 出力値「1 時間 , 59 分 , 59 秒」は「0 時間 , 59 分 , 59 秒」, または「2 時間 , 59 分 ,
59 秒」である可能性があります。
カウンタのオーバフローが発生したときに読出しを行うと , 誤った値を読み出すこと
があります。このため , 読出しは RTC 割込みを使用するか , 以下の手順に従ってくだ
さい。
• RTC の割込みフラグ (INT) のクリア
• レジスタ読出し
• 読出し中にタイムオーバフローが発生し , フラグが読出し後に設定された場合は再
度読出しを行ってください。
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第 17 章 リアルタイムクロック
17.3 リアルタイムクロックのレジスタの詳細
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■ クロック禁止レジスタ
図 17.3-4 クロック禁止レジスタ (WTDBL)
WTDBL
bit7
−
−
アドレス
000145H
bit6
−
−
bit5
−
−
bit4
−
−
bit3
−
−
bit2
−
−
bit1
WTCK
R/W
bit0
DBL
R/W
初期値
------00B
R/W: リード / ライト可能
−:
未定義
[bit1] WTCK:クロック選択
本ビットにより , サブセカンドレジスタの入力クロックを選択することができま
す。初期値は "0" でメイン発振がクロックソースとして選択されています。"1" を
設定するとサブ発振がクロックソースとして選択されます。
本ビットは読出しおよび書込み可能です。
<注意事項>
32 kHz 発振がサポートされていない品種では , WTCK ビットは必ず "0" に設定してくださ
い。
メインクロック周波数が 4MHz より高速の場合は "1" を設定し , サブクロックを選択する
ようにしてください。
[bit0] DBL:クロック禁止
本ビットを "1" に設定すると , RTC モジュールのクロックは停止します。通常動作
時はこのビットを "0" に設定してください。本ビットは "0" に初期化されます。読
出しおよび書込みが可能です。
460
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第 17 章 リアルタイムクロック
17.4 リアルタイムクロックのクロック補正ユニット
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17.4
リアルタイムクロックのクロック補正ユニット
クロック補正ユニットを使用することにより , メイン発振クロックを基準として ,
RTC モジュールへ供給されるサブ発振クロックを補正することができます。
■ クロック補正ユニット
クロック補正ユニットの使用により , サブ発振によって生成された信号をメイン発振
により , ソフトウェアでの測定が可能となります。
ソフトウェアによる処理とこのユニットの使用によって , サブ発振の精度をメイン発
振の精度並みに向上させることができます。クロック補正ユニットによる測定結果は
ソフトウェアにより処理でき , RTC モジュールに必要な設定を得ることができます。
このユニットにはサブクロックで動作するタイマとメインクロックで動作するタイマ
があり , サブタイマがメインタイマをトリガすることによってメインタイマの値がレ
ジスタへ格納されます。レジスタに格納された値はソフトウェアで処理され , RTC モ
ジュールに必要な設定を算出することができます。
■ 測定処理タイミング
図 17.4-1 測定処理のタイミング
サブクロック
STRT (CLKP)
STRTS (サブ)
RUN (サブ)
RUNS (メイン)
サブカウンタ(16ビット)
メインカウンタ(24ビット)
CUTD
CUTD-1
2
Old CUTR 0
1
0
CUTD
New CUTR
READY (サブ)
READYPULSE (CLKP)
INT (CLKP)
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461
第 17 章 リアルタイムクロック
17.4 リアルタイムクロックのクロック補正ユニット
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■ クロック
クロック補正ユニットは , メインクロック OSC4, サブクロック OSC32, 周辺クロック
CLKP の 3 つのクロックにより動作します。それぞれのクロック領域は同期化回路に
より同期されます。
これらのクロックは以下を満たすようにしてください。
• クロック比
TOSC32 > 2 × TOSC4 + 3 × TCLKP
TOSC4 < 1/2 × TOSC32 − 3/2 × TCLKP
TCLKP < 1/3 × TOSC32 − 2/3 × TOSC4
462
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17.5
第 17 章 リアルタイムクロック
17.5 リアルタイムクロックのクロック補正ユニットの レジス
タ
リアルタイムクロックのクロック補正ユニットの
レジスタ
この節ではクロック補正ユニットのレジスタ一覧を示し , 各レジスタの機能を詳細
に説明します。
■ クロック補正ユニットのレジスタ一覧
図 17.5-1 クロック補正ユニットのレジスタ一覧
CUCR
bit7
−
R
bit0
INTEN
R/W
初期値
00000000B
bit15
bit14
bit13
bit12
bit11
bit10
bit9
TDD15 TDD14 TDD13 TDD12 TDD11 TDD10 TDD9
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit8
TDD8
R/W
初期値
10000000B
bit7
TDD7
R/W
アドレス
00015DH
bit6
−
R
bit5
−
R
bit4
STRT
R/W
bit3
−
R
bit2
−
R/W
bit1
INT
R/W
CUTD 上位バイト
アドレス
00015EH
CUTD 下位バイト
アドレス
00015FH
bit6
TDD6
R/W
bit5
TDD5
R/W
bit4
TDD4
R/W
bit3
TDD3
R/W
bit2
TDD2
R/W
bit1
TDD1
R/W
bit0
TDD0
R/W
初期値
00000000B
bit14
−
R
bit13
−
R
bit12
−
R
bit11
−
R
bit10
−
R
bit9
−
R
bit8
−
R
初期値
00000000B
CUTR1 上位バイト
bit15
−
R
アドレス
000160H
CUTR1 下位バイト
アドレス
000161H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TDR23 TDR22 TDR21 TDR20 TDR19 TDR18 TDR17 TDR16
R
R
R
R
R
R
R
R
初期値
00000000B
CUTR2 上位バイト
アドレス
000162H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
TDR15 TDR14 TDR3 TDR12 TDR11 TDR10 TDR9
R
R
R
R
R
R
R
bit8
TDR8
R
初期値
00000000B
bit0
TDR0
R
初期値
00000000B
CUTR2 下位バイト
アドレス
000163H
bit7
TDR7
R
bit6
TDR6
R
bit5
TDR5
R
bit4
TDR4
R
bit3
TDR3
R
bit2
TDR2
R
bit1
TDR1
R
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
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463
第 17 章 リアルタイムクロック
17.5 リアルタイムクロックのクロック補正ユニットの レジス
タ
17.5.1
MB91210 シリーズ
補正ユニット制御レジスタ (CUCR)
補正ユニット制御レジスタ (CUCR) には以下の機能があります。
• 補正測定の開始 / 停止
• 割込みの許可 / 禁止
• 補正測定終了表示
■ 補正ユニット制御レジスタ (CUCR)
図 17.5-2 補正ユニット制御レジスタ (CUCR)
CUCR
アドレス
00015DH
bit7
−
R
bit6
−
R
bit5
−
R
bit4
STRT
R/W
bit3
−
R
bit2
−
R/W
bit1
INT
R/W
bit0
INTEN
R/W
初期値
00000000B
R/W: リード / ライト可能
R:
リードオンリ
−:
未定義
[bit7 ∼ bit5] Reserved:予約ビット
予約ビットです。
読出し値は常に "0" です。
[bit4] STRT:補正開始ビット
0
補正停止 , 補正ユニット停止 [ 初期値 ]
1
補正開始
STRT ビットがソフトウェアにより "1" に設定されると補正が開始されます。サブ
タイマはサブタイマデータレジスタに設定された値からカウントダウンを開始し ,
メインタイマは "0" からのカウントアップを開始します。
サブタイマが "0" に達すると , このビットは自動的に "0" にリセットされます。
補正処理中にソフトウェアによりこのビットに "0" が書き込まれると補正は直ちに
停止します。
ソフトウェアによる "0" 書込みと , ハードウェアによる "0" へのリセッ
トが同時に発生した場合は , ハードウェアの動作が優先されます。すなわち , 補正
が完了し , それを示す INT ビットが "1" に設定されます。補正中にこのビットへの
"1" 書込みは動作に影響を及ぼしません。
[bit3] Reserved:予約ビット
予約ビットです。
読出し値は常に "0" です。
464
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第 17 章 リアルタイムクロック
17.5 リアルタイムクロックのクロック補正ユニットの レジス
タ
[bit2] Reserved:予約ビット
MB91210 シリーズ
予約ビットです。
必ず "0" を設定してください。
[bit1] INT:割込みフラグビット
0
補正中または補正ユニット停止 [ 初期値 ]
1
補正完了
このビットは補正の終了を示します。補正開始後 , サブタイマが "0" に達すると , メ
インタイマデータレジスタはメインタイマの最終値を格納し , INT ビットが "1" に
設定されます。
このビットに対してリードモディファイライト (RMW) 系命令を実行すると "1" が
読み出されます。"0" 書込みにより INT フラグはクリアされます。"1" 書込みは無効
です。
割込みフラグ (INT) は , ハードウェアではリセットされないので , 補正を新たに開始
する場合はソフトウェアでリセットしてください。
[bit0] INTEN:割込み許可ビット
0
割込み禁止 [ 初期値 ]
1
割込み許可
このビットは割込み許可ビットです。このビットが "1" に設定されて bit1 の INT
ビットが補正完了により設定されると , 補正ユニットは CPU へ割込み信号を送信し
ま す。INT ビ ッ ト は INTEN ビ ッ ト の 設 定 値 に か か わ ら ず 割 込 み 禁 止 の 場 合
(INTEN=0) であっても補正が完了すると自動的にセットされます。
このビットは読出しおよび書込みが可能です。
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465
第 17 章 リアルタイムクロック
17.5 リアルタイムクロックのクロック補正ユニットの レジス
タ
17.5.2
MB91210 シリーズ
サブタイマデータレジスタ (CUTD)
サブタイマデータレジスタ (CUTD) は , 補正期間 ( サブリロード値 ) を決定する値を
保持します。
■ サブタイマデータレジスタ (CUTD)
図 17.5-3 サブタイマデータレジスタ (CUTD)
CUTD 上位バイト
アドレス
00015EH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
TDD15 TDD14 TDD13 TDD12 TDD11 TDD10 TDD9
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit8
TDD8
R/W
初期値
10000000B
bit7
TDD7
R/W
bit0
TDD0
R/W
初期値
00000000B
CUTD 下位バイト
アドレス
00015FH
bit6
TDD6
R/W
bit5
TDD5
R/W
bit4
TDD4
R/W
bit3
TDD3
R/W
bit2
TDD2
R/W
bit1
TDD1
R/W
R/W: リード / ライト可能
サブタイマデータレジスタの初期値は 8000H となっており , 32.768 kHz の場合での
1 秒の測定時間に対応しています。
このレジスタへの書込みは補正が停止中 (STRT=0) に行ってください。
サブタイマデータレジスタは補正時間に指定される値を格納します。補正が開始され
ると設定値がサブタイマにロードされ , タイマは "0" に達するまでカウントダウンを行
います。
サブタイマデータレジスタに 0000H を設定するとアンダフローが発生し , 測定値は
(FFFFH+1) × TOSC32 となります。
測定時間を 1 秒に設定するためには設定値を 8000H としてください。測定結果の理想
値 (OSC32=32.768 kHz, OSC4=4.00MHz の場合 ) を表 17.5-1 に示します。
表 17.5-1 理想測定結果
補正時間
CUTD 値
CUTR 値
2.00 秒
0000H
7A1200H
1.75 秒
E000H
6ACFC0H
1.50 秒
C000H
5B8D80H
1.25 秒
A000H
4C4B40H
1.00 秒
8000H
3D0900H
0.75 秒
6000H
2DC6C0H
0.50 秒
4000H
1E8480H
0.25 秒
2000H
0F4240H
STRT ビットへの "1" 書込みから補正完了によるハードウェアでの STRT のリセットま
での処理時間は実際の補正時間より長くなります。これは補正ユニットが複数のク
466
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第 17 章 リアルタイムクロック
17.5 リアルタイムクロックのクロック補正ユニットの レジス
タ
ロックを使用し , その同期化のためです。
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• 処理時間 < (CUTD + 3) × TOSC32
• 補正時間 = CUTD × TOSC32
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467
第 17 章 リアルタイムクロック
17.5 リアルタイムクロックのクロック補正ユニットの レジス
タ
17.5.3
MB91210 シリーズ
メインタイマデータレジスタ (CUTR)
メインタイマデータレジスタ (CUTR) は補正結果の値 ( メインカウンタ ) を保持しま
す。
■ メインタイマデータレジスタ (CUTR)
補正の終了は CUCR レジスタの INT ビットと STRT ビットにより示されます。
補正終了により INT ビットが "1", STRT ビットが "0" に設定されると CUTR の値が有
効となります。
参考:
補正中 (STRT=1) は CUTR レジスタの値も更新され続け , CUTR レジスタの読出し値も補
正中のデータとなります。
図 17.5-4 メインタイマデータレジスタ (CUTR)
CUTR1 上位バイト
bit15
−
R
アドレス
000160H
bit14
−
R
bit13
−
R
bit12
−
R
bit11
−
R
bit10
−
R
bit9
−
R
bit8
−
R
初期値
00000000B
CUTR1 下位バイト
アドレス
000161H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TDR23 TDR22 TDR21 TDR20 TDR19 TDR18 TDR17 TDR16
R
R
R
R
R
R
R
R
初期値
00000000B
CUTR2 上位バイト
アドレス
000162H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
TDR15 TDR14 TDR3 TDR12 TDR11 TDR10 TDR9
R
R
R
R
R
R
R
bit8
TDR8
R
初期値
00000000B
bit0
TDR0
R
初期値
00000000B
CUTR2 下位バイト
bit7
TDR7
R
アドレス
000163H
R:
−:
bit6
TDR6
R
bit5
TDR5
R
bit4
TDR4
R
bit3
TDR3
R
bit2
TDR2
R
bit1
TDR1
R
リードオンリ
未定義
メインタイマデータレジスタは補正結果を格納します。補正が開始されるとメインタ
イマは "0" からカウントアップを開始します。サブタイマが "0" に達するとメインタイ
マはカウントを停止し , ソフトウェアにより次の補正がトリガ (STRT=1) されるまでレ
ジスタは補正結果を保持します。
468
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17.6
第 17 章 リアルタイムクロック
17.6 リアルタイムクロックのクロック補正ユニットの使用に
ついて
リアルタイムクロックのクロック補正ユニットの使用
について
補正の精度 , 測定時間について説明します。
■ サブタイマデータレジスタの設定
サブタイマデータレジスタの設定は以下の方法で計算することができます。
ここではメイン発振周波数を 4MHz, サブ発振周波数を 32.768 kHz とします。
補正時間を 1 秒とする場合は , サブタイマデータレジスタに 8000H (=32768D) を設定し
ます。これはサブ発振クロックの 32768 周期を意味します。
この設定により補正結果としてメインタイマデータレジスタに約 3D0900H の値が格納
されます。これは 4MHz 発振の 4000000 周期を意味します。
■ 補正の精度
補正精度は , メインタイマの入力クロック周波数と補正時間に依存します。メインタイ
マの最大誤差は± 1 です。入力クロック周波数が 4MHz, 補正時間が 1 秒である場合で
の補正精度は以下の方法で計算されます。
0.25 s ( 入力クロック周期 ) /1 s ( 補正時間 ) = 0.25 ppm
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469
第 17 章 リアルタイムクロック
17.6 リアルタイムクロックのクロック補正ユニットの使用に
ついて
470
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第 18 章
A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , お
よび動作について説明します。
18.1 A/D コンバータの概要
18.2 A/D コンバータのブロックダイヤグラム
18.3 A/D コンバータのレジスタ
18.4 A/D コンバータの動作
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471
第 18 章 A/D コンバータ
18.1 A/D コンバータの概要
18.1
MB91210 シリーズ
A/D コンバータの概要
A/D コンバータは , アナログ入力電圧をデジタル値に変換するものです。
A/D コンバータの概要について説明します。
■ A/D コンバータの特長
A/D コンバータの特長は , 以下のとおりです。
• 変換時間:1 チャネルあたり最小 3.0 µS
• サンプル & ホールド回路付き逐次比較変換方式を採用
• 10 ビットの分解能 (8/10 ビット切換え可能 )
• アナログ入力は
- MB91213A/F213A/F218S の場合 , 32 チャネルからソフトウェアで選択できます。
- MB91F211B の場合 , 16 チャネルからソフトウェアで選択できます。
• 変換モード
- シングル変換モード :1 チャネルを選択変換
- スキャン変換モード :連続した複数のチャネルを変換。
- 連続変換モード
:指定チャネルを繰り返し変換
- 停止変換モード
:指定チャネルを変換後, 一時停止して次の起動がかかるま
で待機 ( 変換開始の同期が可能 )
• 割込み要求
A/D 変換終了時には , CPU に対して A/D 変換終了の割込み要求を発生させることが
できます。
• 起動要因を選択可能
起動要因は , ソフト , 外部トリガ ( 立下りエッジ ) , またはタイマ ( 立上りエッジ ) が
あります。
■ 入力インピーダンス
A/D コンバータのサンプリング回路は次の等価回路で表されます。
図 18.1-1 入力インピーダンス
アナログ
信号源
Rext
ANx
アナログ
スイッチ
Cin: Max
8.5pF
ADC
Rext は最大サンプリング時間 (Tsamp) を超えないようにしてください。
Rext = Tsamp/(7 × Cin) - Rin
472
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第 18 章 A/D コンバータ
18.2 A/D コンバータのブロックダイヤグラム
MB91210 シリーズ
18.2
A/D コンバータのブロックダイヤグラム
図 18.2-1 に A/D コンバータのブロックダイヤグラムを示します。
■ A/D コンバータのブロックダイヤグラム
図 18.2-1 A/D コンバータのブロックダイヤグラム
AVRH/
AVCC AVRL AVSS
D/Aコンバータ
MPX
逐次比較レジスタ
比較器
AN31
MB91213A/F213A/F218S: AN0~AN31
MB91F211B: AN0~AN15
デコーダ
サンプル&
ホールド回路
内部データバス
・・・・・
入力回路
AN0
データレジスタ
A/D制御レジスタ0
A/D制御レジスタ1
ATGX端子
動作クロック
16ビットリロードタイマ2
CLKP
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プリスケーラ
473
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
18.3
MB91210 シリーズ
A/D コンバータのレジスタ
A/D コンバータで使用するレジスタの構成および機能について説明します。
■ A/D コンバータのレジスタの概要
A/D コンバータのレジスタには , 以下の 6 種類があります。
• アナログ入力許可レジスタ (ADER)
• コントロールステータスレジスタ (ADCS)
• データレジスタ (ADCR)
• 変換時間設定レジスタ (ADCT)
• 開始チャネル設定レジスタ (ADSCH)
• 終了チャネル設定レジスタ (ADECH)
■ レジスタ一覧
図 18.3-1 A/D コンバータのレジスタ一覧
ADERH 上位バイト
アドレス
000150H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ADE31 ADE30 ADE29 ADE28 ADE27 ADE26 ADE25 ADE24
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
ADERH 下位バイト
アドレス
000151H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ADE23 ADE22 ADE21 ADE20 ADE19 ADE18 ADE17 ADE16
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
ADERL 上位バイト
アドレス
000152H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
ADE15 ADE14 ADE13 ADE12 ADE11 ADE10 ADE9
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit8
ADE8
R/W
初期値
00000000B
bit0
ADE0
R/W
初期値
00000000B
ADERL 下位バイト
アドレス
000153H
bit7
ADE7
R/W
bit6
ADE6
R/W
bit5
ADE5
R/W
bit4
ADE4
R/W
bit3
ADE3
R/W
bit2
ADE2
R/W
bit1
ADE1
R/W
R/W: リード / ライト可能
( 続く )
474
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
( 続き )
ADCS1
アドレス
000154H
bit15
BUSY
R/W
bit14
INT
R/W
bit13
INTE
R/W
bit12
PAUS
R/W
bit11
STS1
R/W
bit10
STS0
R/W
bit9
STRT
R/W
bit8
−
R/W
初期値
00000000B
bit7
MD1
R/W
bit6
MD0
R/W
bit5
S10
R/W
bit4
ACH4
R
bit3
ACH3
R
bit2
ACH2
R
bit1
ACH1
R
bit0
ACH0
R
初期値
00000000B
bit15
−
−
bit14
−
−
bit13
−
−
bit12
−
−
bit11
−
−
bit10
−
−
bit9
D9
R
bit8
D8
R
初期値
------XXB
bit7
D7
R
bit6
D6
R
bit5
D5
R
bit4
D4
R
bit3
D3
R
bit2
D2
R
bit1
D1
R
bit0
D0
R
初期値
XXXXXXXXB
bit15
CT5
R/W
bit14
CT4
R/W
bit13
CT3
R/W
bit12
CT2
R/W
bit11
CT1
R/W
bit10
CT0
R/W
bit9
ST9
R/W
bit8
ST8
R/W
初期値
00010000B
bit7
ST7
R/W
bit6
ST6
R/W
bit5
ST5
R/W
bit4
ST4
R/W
bit3
ST3
R/W
bit2
ST2
R/W
bit1
ST1
R/W
bit0
ST0
R/W
初期値
00101100B
bit15
−
−
bit14
−
−
bit13
−
−
bit12
ANS4
R/W
bit11
ANS3
R/W
bit10
ANS2
R/W
bit9
ANS1
R/W
bit8
ANS0
R/W
初期値
---00000B
bit7
−
−
bit6
−
−
bit5
−
−
bit4
ANE4
R/W
bit3
ANE3
R/W
bit2
ANE2
R/W
bit1
ANE1
R/W
bit0
ANE0
R/W
初期値
---00000B
ADCS0
アドレス
000155H
ADCR1
アドレス
000156H
ADCR0
アドレス
000157H
ADCT1
アドレス
000158H
ADCT0
アドレス
000159H
ADSCH
アドレス
00015AH
ADECH
アドレス
00015BH
R/W:
R:
X:
−:
リード / ライト可能
リードオンリ
不定
未定義
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475
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
アナログ入力許可レジスタ (ADER)
18.3.1
アナログ入力に使用される端子に対応する ADER レジスタのビットに常に "1" を書
き込んでください。
■ アナログ入力許可レジスタ (ADER)
図 18.3-2 アナログ入力許可レジスタ (ADER)
ADERH 上位バイト
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ADE31 ADE30 ADE29 ADE28 ADE27 ADE26 ADE25 ADE24
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
000150H
初期値
00000000B
ADERH 下位バイト
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ADE23 ADE22 ADE21 ADE20 ADE19 ADE18 ADE17 ADE16
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
000151H
初期値
00000000B
ADERL 上位バイト
bit15
bit14
bit13
bit12
bit11
bit10
bit9
ADE15 ADE14 ADE13 ADE12 ADE11 ADE10 ADE9
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
000152H
bit8
ADE8
R/W
初期値
00000000B
bit0
ADE0
R/W
初期値
00000000B
ADERL 下位バイト
bit7
ADE7
R/W
アドレス
000153H
bit6
ADE6
R/W
bit5
ADE5
R/W
bit4
ADE4
R/W
bit3
ADE3
R/W
bit2
ADE2
R/W
bit1
ADE1
R/W
R/W: リード / ライト可能
[bit15 ∼ bit0] ADE31 ∼ ADE0 : A/D 入力許可
ADE
機能
0
汎用ポート [ 初期値 ]
1
アナログ入力
リセット時は 00000000H に初期化されます。
開始チャネル , 終了チャネルのアナログ入力許可レジスタには必ず "1" を書いてく
ださい。
<注意事項>
MB91F211B の場合 , ADE16 ∼ ADE31 に "0" を必ず設定してください。
476
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
A/D コントロールステータスレジスタ (ADCS)
18.3.2
A/D コントロールステータスレジスタ (ADCS) は , A/D コンバータの制御およびス
テータス表示を行います。A/D 変換中には ADCS レジスタの更新を行わないでくだ
さい。
■ A/D コントロールステータスレジスタ 1 (ADCS1)
図 18.3-3 A/D コントロールステータスレジスタ 1(ADCS1)
ADCS1
bit15
BUSY
R/W
アドレス
000154H
bit14
INT
R/W
bit13
INTE
R/W
bit12
PAUS
R/W
bit11
STS1
R/W
bit10
STS0
R/W
bit9
STRT
R/W
bit8
−
R/W
初期値
00000000B
R/W: リード / ライト可能
−:
未定義
[bit15] BUSY (busy flag and stop)
BUSY
機能
読出し
A/D コンバータ動作表示用のビットです。
A/D 変換起動でセットされ , 最終チャネルの変換終了でクリアされ
ます。
書込み
A/D 動作中に本ビットに "0" を書き込むと強制的にクリアされま
す。
連続 , 停止モード時の強制終了に利用します。
動作表示用のビットに "1" を書き込むことはできません。
リードモディファイライト (RMW) 系命令では "1" が読まれます。
単発モードでは設定された最終チャネルの A/D 変換終了でクリアされます。
連続 , 停止モードでは "0" 書込みで停止するまでクリアされません。
リセット時にこのビットは "0" に初期化されます。
<注意事項>
強制終了とソフトウェア起動を同時に行わないでください (BUSY=0, STRT=1)。
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477
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
[bit14] INT (interrupt)
変換データが ADCR に書き込まれるとセットされます。
bit5 (INTE) が "1" のときに本ビットがセットされると割込み要求が発生します。
クリアは "0" 書込みで行われます。
リセット時にこのビットは "0" に初期化されます。
DMA を使用した場合は DMA 転送終了時にこのビットはクリアされます。
<注意事項>
INT ビットの "0" 書込みクリアは A/D 停止中に行ってください。
[bit13] INTE (interrupt enable)
このビットは変換終了による割込みの許可・禁止を指定します。
INTE
機能
0
割込み禁止 [ 初期値 ]
1
割込み許可
リセット時にこのビットは "0" に初期化されます。
[bit12] PAUS (A/D converter pause)
A/D 変換動作が一時的に停止した場合にセットされます。
A/D 変換結果を格納するレジスタが 1 つのため , 連続で変換した場合 , 変換結果を
DMA で転送しなければ前データが壊れてしまいます。
これを保護するためにデータレジスタの内容を DMA で転送しなければ次の変換
データが格納されないようになっています。この間 , A/D 変換動作は停止します。
DMA で転送を終了すると A/D は変換を再開します。
• このビットは DMA を使用したときのみ有効です。
• このビットのクリアは "0" 書込みでのみ可能です (DMA 転送終了ではクリアされ
ません )。
ただし , DMA 転送待ち状態のときはクリアできません。
• リセット時にこのビットは "0" に初期化されます。
478
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
[bit11, bit10] STS1, STS0 (Start source select)
リセット時にこれらのビットは 00B に初期化されます。
このビットの設定により A/D 起動要因を選択します。
STS1
STS0
0
0
ソフトウェア起動 [ 初期値 ]
0
1
外部端子トリガでの起動とソフトウェア起動
1
0
タイマでの起動とソフトウェア起動
1
1
外部端子トリガ , タイマでの起動とソフトウェア起動
機能
2 つ以上の起動要因が許されているモードでは最初に生じた要因により A/D 変換が
起動されます。
起動要因の設定は書き換えられると直ちに変わりますので , A/D 変換中に書き換え
るときには注意してください。
• 外部端子トリガは立下りエッジを検出します。外部トリガ入力レベルが "L" のと
きに本ビットを書き換えて外部端子トリガ起動に設定すると A/D が起動する場
合があります。
• タイマ選択時は , 16 ビットリロードタイマ 2 が選択されます。
[bit9] STRT (Start)
このビットに "1" を書き込むことにより , A/D を起動 ( ソフトウェア起動 ) します。
再起動をかけるときは , 再び "1" を書き込んでください。
リセット時にこのビットは "0" に初期化されます。
連続モード時および停止モード時は動作機能上 , 再起動はかかりません。"1" を書き
込む前に BUSY ビットをチェックしてください (BUSY ビットをクリアしてから起
動してください )。
強制終了とソフトウェア起動を同時に行わないでください (BUSY=0, STRT=1)。
[bit8] 予約ビット
このビットには必ず "0" を設定してください。
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479
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
■ A/D コントロールステータスレジスタ 0 (ADCS0)
図 18.3-4 A/D コントロールステータスレジスタ 0 (ADCS0)
ADCS0
アドレス
000155H
bit7
MD1
R/W
bit6
MD0
R/W
bit5
S10
R/W
bit4
ACH4
R
bit3
ACH3
R
bit2
ACH2
R
bit1
ACH1
R
bit0
ACH0
R
初期値
00000000B
R/W: リード / ライト可能
R:
リードオンリ
[bit7, bit6] MD1, MD0 (A/D converter mode set)
MD1, MD0 ビットは , 動作モードを設定します。
リセット時にはこれらのビットは 00B に初期化されます。
MD1
MD0
0
0
単発モード [ 初期値 ]
0
1
単発モード
1
0
連続モード
1
1
停止モード
動作モード
• 単発モード
ANS4 ∼ ANS0 の設定チャネルから ANE4 ∼ ANE0 の設定チャネルまで A/D 変
換を連続して行ってすべてのチャネルの変換が終了すると停止します。
• 連続モード
ANS4 ∼ ANS0 の設定チャネルから ANE4 ∼ ANE0 の設定チャネルまで A/D 変
換を繰り返し行ってます。
• 停止モード
ANS4 ∼ ANS0 の設定チャネルから ANE4 ∼ ANE0 の設定チャネルまで 1 チャネ
ルごとに A/D 変換を行い一時停止します。変換再開は起動要因発生によって行
われます。
• 連続モード , 停止モードで A/D 変換を起動すると , BUSY ビットで強制終了する
まで変換動作を続けます。
• 強制終了は BUSY ビットに "0" を書き込むことにより行われます。
• 強制終了後の起動時は ANS4 ∼ ANS0 の設定チャネルから変換されます。
• 単発 , 連続 , 停止の各モードでの再起動不可能はタイマ , 外部トリガ , ソフトウェ
アすべての起動に適用されます。
[bit5] S10
このビットは変換の分解能を指定します。"0" にセットされると 10 ビットの A/D 変
換が行われます。その他の場合には 8 ビットの A/D 変換が行われて , その結果は
ADCR0 に記憶されます。
リセット時にこのビットは "0" に初期化されます。
480
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
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[bit4 ∼ bit0] ACH4 ∼ ACH0 (Analog convert select channel)
これらのビットにより現在 A/D 変換中のチャネルを表します。
リセット時にこれらのビットは 00000B に初期化されます。
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ACH4
ACH3
ACH2
ACH1
ACH0
0
0
0
0
0
AN0
0
0
0
0
1
AN1
0
0
0
1
0
AN2
0
0
0
1
1
AN3
0
0
1
0
0
AN4
0
0
1
0
1
AN5
0
0
1
1
0
AN6
0
0
1
1
1
AN7
0
1
0
0
0
AN8
0
1
0
0
1
AN9
0
1
0
1
0
AN10
0
1
0
1
1
AN11
0
1
1
0
0
AN12
0
1
1
0
1
AN13
0
1
1
1
0
AN14
0
1
1
1
1
AN15
1
0
0
0
0
AN16
1
0
0
0
1
AN17
1
0
0
1
0
AN18
1
0
0
1
1
AN19
1
0
1
0
0
AN20
1
0
1
0
1
AN21
1
0
1
1
0
AN22
1
0
1
1
1
AN23
1
1
0
0
0
AN24
1
1
0
0
1
AN25
1
1
0
1
0
AN26
1
1
0
1
1
AN27
1
1
1
0
0
AN28
1
1
1
0
1
AN29
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変換チャネル
481
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
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ACH4
ACH3
ACH2
ACH1
ACH0
1
1
1
1
0
AN30
1
1
1
1
1
AN31
変換チャネル
ACH
機能
読出し
A/D 変換 (BUSY ビット =1) の間 , 現在の変換チャネルを本ビット
群で表します。
強制終了 (BUSY ビット =0) により停止した場合は変換が停止され
たチャネルを表します。
書込み
これらのビットへの書込みは無効です。
<注意事項>
表中に記された設定値以外のレジスタへの書込みは禁止です。
482
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
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18.3.3
データレジスタ (ADCR1, ADCR0)
データレジスタ (ADCR0, ADCR1) は , 変換の結果として生成されたデジタル値を記
憶するために使用されるものです。ADCR0 は下位 8 ビットを記憶し , ADCR1 は変
換結果の最上位の 2 ビットを記憶します。これらのレジスタ値は変換が完了するた
びに書き換えられます。通常は最後の変換値がこのレジスタに記憶されます。
■ データレジスタ (ADCR1, ADCR0)
図 18.3-5 データレジスタ (ADCR1, ADCR0)
ADCR1
アドレス
000156H
bit15
−
−
bit14
−
−
bit13
−
−
bit12
−
−
bit11
−
−
bit10
−
−
bit9
D9
R
bit8
D8
R
初期値
------XXB
bit7
D7
R
bit6
D6
R
bit5
D5
R
bit4
D4
R
bit3
D3
R
bit2
D2
R
bit1
D1
R
bit0
D0
R
初期値
XXXXXXXXB
ADCR0
アドレス
000157H
R:
X:
−:
リードオンリ
不定
未定義
ADCR1 の bit15 ∼ bit10 からは常に 000000B が読み出されます。
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483
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
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変換時間設定レジスタ (ADCT)
18.3.4
A/D 変換時間設定レジスタ (ADCT) はアナログ入力のサンプリング時間および比較
時間を制御します。ADCT レジスタの設定で A/D の変換時間を設定します。
ADCT レジスタは A/D 変換動作中に書き換えないようにしてください。
■ 変換時間設定レジスタ (ADCT)
図 18.3-6 変換時間設定レジスタ (ADCT)
ADCT1
アドレス
000158H
bit15
CT5
R/W
bit14
CT4
R/W
bit13
CT3
R/W
bit12
CT2
R/W
bit11
CT1
R/W
bit10
CT0
R/W
bit9
ST9
R/W
bit8
ST8
R/W
初期値
00010000B
bit7
ST7
R/W
bit6
ST6
R/W
bit5
ST5
R/W
bit4
ST4
R/W
bit3
ST3
R/W
bit2
ST2
R/W
bit1
ST1
R/W
bit0
ST0
R/W
初期値
00101100B
ADCT0
アドレス
000159H
R/W: リード / ライト可能
[bit15 ∼ bit10] CT5 ∼ CT0 (A/D comparison time set)
これらのビットの設定により比較操作時間のクロック分周値を指定します。
CT5 ∼ CT0 の設定を 000001B にすると分周なし =CLKP になります。
CT5 ∼ CT0 の設定を 000000B には設定しないでください。
リセットによりこれらのビットは 000100B に初期化されます。
比較操作時間(Compare Time) = CT設定値 × CLKP周期 × 10 + (4 × CLKP周期)
<注意事項>
比較操作時間は 500 μs を超えないように設定してください。
比較操作時間の最小値は , 1.1 μs です。
484
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
MB91210 シリーズ
[bit9 ∼ bit0] ST9 ∼ ST0 (A/D input sampling time set)
これらのビットの設定によりアナログ入力のサンプリング時間を指定します。
リセットによりこれらのビットは 0000101100B に初期化されます。
サンプリング時間 (Sampling Time) = ST 設定値 × CLKP 周期
必要サンプリング時間および ST 設定時間の算出は以下の計算で行ってください。
必要サンプリング時間 (Tsamp) = (Rext + Rin) × Cin × 7
ST9 ∼ ST0 設定値 = 必要サンプリング時間 (Tsamp) ÷ CLKP 周期
ST の設定値は A/D のサンプリング時間が必要サンプリング時間以上になるように
設定してください。
例 CLKP=40MHz, AVCC ≧ 4.5V, Rext = 200 kΩ の場合
Tsamp = (200 × 103 + 2.54 × 103) × 8.5 × 10-12 × 7 = 12.05μs
ST = 12.05-6 ÷ 25-9 = 482.01 → 483 (0111100011B) 以上を設定してください。
<注意事項>
AVCC が 4.5V 未満のときには , サンプリング時間を 1.1 μs 以下にしないでください。
Rext の値により必要サンプリング時間が決まりますので , 変換時間を考慮して Rext を決
定してください。
ST9 ∼ ST0 の設定を 0000000000B, 0000000001B, 0000000010B には設定しないでくだ
さい。
■ 推奨設定値
最適な変換時間を達成するために , 以下の設定値が推奨されます。
(AVCC ≧ 4.5V, Rext ≦ 15kΩ)
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CLKP
(MHz)
比較操作時間
(CT5 ∼ CT0)
サンプリング時間
(ST9 ∼ ST0)
ADCT
設定値
変換時間 (μs)
16
000010B
0000010001B
0811H
1.1 + 1.500 = 2.600
24
000011B
0000011010B
0C1AH
1.1 + 1.417 = 2.517
32
000100B
0000100010B
1022H
1.1 + 1.375 = 2.475
40
000100B
0000101010B
102AH
1.1 + 1.100 = 2.200
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485
第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
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開始チャネル設定レジスタ (ADSCH)
終了チャネル設定レジスタ (ADECH)
18.3.5
A/D 変換の開始チャネルと終了チャネルの設定レジスタです。
ADSCH, ADECH は A/D 変換中に書き換えないでください。
■ 開始チャネル設定レジスタ (ADSCH)・終了チャネル設定レジスタ (ADECH)
図 18.3-7 開始チャネル設定レジスタ (ADSCH), 終了チャネル設定レジスタ (ADECH)
ADSCH
アドレス
00015AH
bit15
−
−
bit14
−
−
bit13
−
−
bit12
ANS4
R/W
bit11
ANS3
R/W
bit10
ANS2
R/W
bit9
ANS1
R/W
bit8
ANS0
R/W
初期値
---00000B
bit7
−
−
bit6
−
−
bit5
−
−
bit4
ANE4
R/W
bit3
ANE3
R/W
bit2
ANE2
R/W
bit1
ANE1
R/W
bit0
ANE0
R/W
初期値
---00000B
ADECH
アドレス
00015BH
R/W: リード / ライト可能
−:
未定義
これらのビットにより A/D 変換の開始チャネルと終了チャネルを設定します。
同一のチャネルが ANS4 ∼ ANS0 および ANE4 ∼ ANE0 に書き込まれると , 変換は 1 つ
のチャネルに対してのみ行われます ( シングルチャネル変換 ) 。
連続モード , 停止モードを設定している場合はこれらのビットで設定されたチャネル
の変換が終わると ANS4 ∼ ANS0 で設定された開始チャネルに戻ります。
設定チャネルが ANS > ANE の場合は ANS から変換が始まり , 31 チャネルまで変換す
ると 0 チャネルに戻り ANE まで変換します。
リセットによりこれらのビットは ANS=00000B, ANE=00000B に初期化されます。
例として , チャネル設定 ANS=6 チャネル , ANE=3 チャネル で単発モード時 , 変換は次
の順序で行われます。
6 チャネル ⇒ 7 チャネル ⇒ 8 チャネル ⇒ ... ⇒ 30 チャネル ⇒ 31 チャネル ⇒ 0 チャ
ネル ⇒ 1 チャネル ⇒ 2 チャネル ⇒ 3 チャネル
<注意事項>
A/D 変換開始チャネル選択ビット (ANS0 ∼ ANS4) に開始チャネルを設定したあとに , 本
レジスタのビットをリードモディファイライト (RMW) 系命令で設定しないでください。
ANS0 ∼ ANS4 ビットは A/D 変換動作が開始するまでは前回の変換チャネルが読み出され
るため ANS0 ∼ ANS4 ビットに開始チャネルを設定したあとに , 本レジスタのビットを
リードモディファイライト (RMW) 系命令で設定した場合 , このビットの値が書き換わる
可能性があります。
486
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第 18 章 A/D コンバータ
18.3 A/D コンバータのレジスタ
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[bit12 ∼ bit8] ANS4 ∼ ANS0 (A/D start channel set)
[bit 4 ∼ bit0] ANE4 ∼ ANE0 (A/D end channel set)
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ANS4
ANE4
ANS3
ANE3
ANS2
ANE2
ANS1
ANE1
ANS0
ANE0
0
0
0
0
0
AN0
0
0
0
0
1
AN1
0
0
0
1
0
AN2
0
0
0
1
1
AN3
0
0
1
0
0
AN4
0
0
1
0
1
AN5
0
0
1
1
0
AN6
0
0
1
1
1
AN7
0
1
0
0
0
AN8
0
1
0
0
1
AN9
0
1
0
1
0
AN10
0
1
0
1
1
AN11
0
1
1
0
0
AN12
0
1
1
0
1
AN13
0
1
1
1
0
AN14
0
1
1
1
1
AN15
1
0
0
0
0
AN16
1
0
0
0
1
AN17
1
0
0
1
0
AN18
1
0
0
1
1
AN19
1
0
1
0
0
AN20
1
0
1
0
1
AN21
1
0
1
1
0
AN22
1
0
1
1
1
AN23
1
1
0
0
0
AN24
1
1
0
0
1
AN25
1
1
0
1
0
AN26
1
1
0
1
1
AN27
1
1
1
0
0
AN28
1
1
1
0
1
AN29
1
1
1
1
0
AN30
1
1
1
1
1
AN31
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開始 / 終了チャネル
487
第 18 章 A/D コンバータ
18.4 A/D コンバータの動作
18.4
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A/D コンバータの動作
A/D コンバータは逐次比較方式で作動し , 分解能は 10 ビットまたは 8 ビットを選択
することができます。A/D コンバータの動作モードを説明します。
■ A/D 変換データ
本 A/D コンバータは変換結果記憶用のレジスタが 1 つ (16 ビット ) であるため , 変換
データレジスタ (ADCR0 および ADCR1) は変換が完了するたびに書き換えられます。
このため , A/D コンバータ単独では連続変換処理には適しませんので DMA を使って変
換データをメモリに転送しながら変換することを推奨いたします。
■ 単発モード
単発モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順に変換してい
き , ANE ビットで設定された終了チャネルまで変換が終わると A/D は動作を停止しま
す。開始チャネルと終了チャネルが同じとき (ANS=ANE) は一方のチャネルのみの変
換動作になります。
【例】
• ANS=00000B, ANE=00011B
開始 ⇒ AN0 ⇒ AN1 ⇒ AN2 ⇒ AN3 ⇒ 終了
• ANS=00010B, ANE=00010B
開始 ⇒ AN2 ⇒ 終了
■ 連続モード
連続モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順に変換してい
き , ANE ビットで設定された終了チャネルまで変換が終わると ANS のアナログ入力に
戻り変換動作を続けます。開始チャネルと終了チャネルが同じとき (ANS=ANE) は一
方のチャネルのみの変換を続けます。
【例】
• ANS=00000B, ANE=00011B
開始 ⇒ AN0 ⇒ AN1 ⇒ AN2 ⇒ AN3 ⇒ AN0 ⇒ AN1 ( 繰返し )
• ANS=00010B, ANE=00010B
開始 ⇒ AN2 ⇒ AN2 ⇒ AN2 ( 繰返し )
連続モードで変換させると BUSY ビットに "0" を書き込むまで変換を繰り返し続けま
す (BUSY ビットに "0" を書き込む→強制終了 ) 。強制終了を行うと変換は途中で止まっ
てしまうため , 注意してください ( 強制終了した場合 , 変換レジスタには変換完了した
前データが格納されています ) 。
488
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第 18 章 A/D コンバータ
18.4 A/D コンバータの動作
■ 停止モード
停止モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順に変換してい
きますが 1 チャネル変換するたびに変換動作を一時停止します。一時停止を解除する
にはもう一度起動することにより行われます。
ANE ビットで設定された終了チャネルまで変換が終わると , ANS のアナログ入力に戻
り変換動作を続けます。開始チャネルと終了チャネルが同じ (ANS=ANE) であれば変
換は一方のチャネルに対してのみ実行されます。
【例】
• ANS=00000B, ANE=00011B
開始 ⇒ AN0 ⇒ 停止⇒起動 ⇒ AN1 ⇒ 停止⇒起動 ⇒ AN2 ⇒ 停止⇒起動 ⇒ AN3
⇒ 停止⇒起動 ⇒ AN0 ⇒ 停止⇒起動 ⇒ AN1 ( 繰返し )
• ANS=00010B, ANE=00010B
開始 ⇒ AN2 ⇒ 停止⇒起動 ⇒ AN2 ⇒ 停止⇒起動 ⇒ AN2 ( 繰返し )
このときの起動要因は STS1, STS0 で設定されたものとなります。
このモードを使用することにより , 変換開始の同期させることが可能です。
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489
第 18 章 A/D コンバータ
18.4 A/D コンバータの動作
490
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第 19 章
フラッシュメモリ
フラッシュメモリの概要 , レジスタの構成 / 機能 ,
および動作について説明します。
19.1 フラッシュメモリの概要
19.2 フラッシュメモリのレジスタ
19.3 フラッシュメモリの動作説明
19.4 フラッシュメモリ自動アルゴリズム
19.5 フラッシュメモリ書込み / 消去の詳細説明
19.6 データポーリングフラグ (DQ7) の制約事項と回避方法
19.7 フラッシュメモリプログラミングの注意事項
管理番号 : CM71-00501-2
固有箇所 : 492
CM71-10139-5
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491
第 19 章 フラッシュメモリ
19.1 フラッシュメモリの概要
19.1
MB91210 シリーズ
フラッシュメモリの概要
MB91210 シリーズには , 288K バイト (MB91F211B) または 544K バイト (MB91F213A/
F218S) のフラッシュメモリが内蔵されています。
内蔵フラッシュメモリは , FR-CPU によるセクタ単位での消去 , 全セクタ一括消去 ,
およびハーフワード (16 ビット ) 単位でのデータ書込みが可能です。
■ フラッシュメモリの概要
FR-CPU の内蔵 ROM として使用する場合には , ワード (32 ビット ) 単位での命令 / デー
タ読出しが可能であり , デバイスの高速動作に寄与します。
本シリーズでは, 内蔵フラッシュメモリとFR-CPUインタフェース回路の組合せにより,
以下の機能を実現します。
• CPU のプログラム / データ格納用メモリとして機能
( 以下 , CPU モードと表記 )
- ROM として使用する際は 32 ビットバス幅でアクセス可能
- CPU の命令動作による読出し / 書込み / 消去
( 自動アルゴリズム *)
• 単体フラッシュメモリの機能
( 以下 , フラッシュモードと表記 )
- ROM ライタによる読出し / 書込み / 消去
( 自動アルゴリズム *)
以下に FR-CPU から本フラッシュメモリを使用する場合について記載しています。
ROM ライタから本フラッシュメモリを使用する場合の詳細については , 別途 ROM ラ
イタの取扱説明書を参照してください。
* : 自動アルゴリズム = Embedded Algorithm
492
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第 19 章 フラッシュメモリ
19.1 フラッシュメモリの概要
MB91210 シリーズ
■ フラッシュメモリのブロックダイヤグラム
図 19.1-1 に , フラッシュメモリのブロックダイヤグラムを示します。
図 19.1-1 フラッシュメモリのブロックダイヤグラム
立上りエッジ検出
RDY/BUSYX
コントロール
シグナル発生
RESETX
BYEX
OEX
フラッシュメモリ
RDY
WE
バスコントロールシグナル
WEX
CEX
FA18~FA0
DI15~DI0 DO31~DO0
アドレスバッファ
データバッファ
FA18~FA0
FD31~FD0
FR F-bus (instruction/data)
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493
第 19 章 フラッシュメモリ
19.1 フラッシュメモリの概要
MB91210 シリーズ
■ フラッシュメモリのメモリマップ
図 19.1-2 , 図 19.1-3 に , 各モードでのフラッシュメモリのメモリマップを示します。
図 19.1-2 フラッシュメモリのメモリマップ (544K バイト )
フラッシュメモリモード
CPUモード
0000 0000H
I/Oなど
0007 8000H
0007 8000H
32ビット
フラッシュメモリ
8ビット / 16ビット
544Kバイト
000F FFFFH
フラッシュメモリ
544Kバイト
000F FFFFH
FFFF FFFFH
図 19.1-3 フラッシュメモリのメモリマップ (288K バイト )
フラッシュメモリモード
CPUモード
0000 0000H
I/Oなど
000B 8000H
000B 8000H
32ビット
フラッシュメモリ
000F FFFFH
8ビット / 16ビット
288Kバイト
フラッシュメモリ
288Kバイト
000F FFFFH
FFFF FFFFH
494
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第 19 章 フラッシュメモリ
19.1 フラッシュメモリの概要
MB91210 シリーズ
■ フラッシュメモリのセクタアドレス表
● フラッシュメモリのセクタマップ (544K バイト )
078000H
SA4 (64 K バイト )
088000H
SA5 (64 K バイト )
098000H
SA6 (64 K バイト )
0A8000H
SA7 (64 K バイト )
0B8000H
SA8 (64 K バイト )
0C8000H
SA9 (64 K バイト )
0D8000H
SA10 (64 K バイト )
0E8000H
SA11 (64 K バイト )
0F8000H
0FA000H
0FC000H
0FE000H
100000H
SA0 (8 K バイト )
SA1 (8 K バイト )
SA2 (8 K バイト )
SA3 (8 K バイト )
32 ビット
● フラッシュメモリのセクタマップ (288K バイト )
0B8000H
SA4 (64 K バイト )
0C8000H
SA5 (64 K バイト )
0D8000H
SA6 (64 K バイト )
0E8000H
SA7 (64 K バイト )
0F8000H
0FA000H
0FC000H
0FE000H
100000H
SA0 (8 K バイト )
SA1 (8 K バイト )
SA2 (8 K バイト )
SA3 (8 K バイト )
32 ビット
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495
第 19 章 フラッシュメモリ
19.2 フラッシュメモリのレジスタ
MB91210 シリーズ
フラッシュメモリのレジスタ
19.2
フラッシュメモリで使用するレジスタの構成および機能について説明します。
■ フラッシュメモリのレジスタ概要
フラッシュメモリのレジスタには , 以下の 2 種類があります。
• FLCR:フラッシュコントロール / ステータスレジスタ (CPU モード )
• FLWC:ウェイトレジスタ
図 19.2-1 フラッシュメモリのレジスタ一覧
FLCR
アドレス
007000H
bit7
−
R
bit6
−
R
bit7
FAC1
R/W
bit6
FAC0
R/W
bit5
−
R
bit4
−
R
bit3
RDY
R
bit2
−
R/W
bit1
WE
R/W
bit0
−
R/W
初期値
0000X101B
FLWC
アドレス
007004H
R/W:
R:
X:
−:
496
bit5
bit4
bit3
bit2
bit1
bit0
WTW2 WTW1 WTW0 WTR2 WTR1 WTR0
R/W
R/W
R/W
R/W
R/W
R/W
初期値
01011011B
リード / ライト可能
リードオンリ
不定
未定義
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第 19 章 フラッシュメモリ
19.2 フラッシュメモリのレジスタ
MB91210 シリーズ
19.2.1
フラッシュコントロール / ステータスレジスタ
(FLCR)
フラッシュメモリの動作状態を示すレジスタです。フラッシュメモリへの書込み制
御などを行います。
本レジスタは , リードモディファイライト (RMW) 系命令ではアクセスしないでくだ
さい。
■ フラッシュコントロール / ステータスレジスタ (FLCR) のビット構成
フラッシュコントロール / ステータスレジスタ (FLCR) のビット構成は , 以下のとおり
です。
図 19.2-2 フラッシュコントロール / ステータスレジスタ (FLCR)
FLCR
アドレス
007000H
bit7
−
R
bit6
−
R
bit5
−
R
bit4
−
R
bit3
RDY
R
bit2
−
R/W
bit1
WE
R/W
bit0
−
R/W
初期値
0000X101B
R/W: リード / ライト可能
R:
リードオンリ
X:
不定
このレジスタは , フラッシュメモリへの書込み制御を行います。
リードモディファイライト (RMW) 系命令ではアクセスしないでください。
[bit7 ∼ bit4] Reserved:予約ビット
予約ビットです。
読出し値は 0000B です。
[bit3] RDY:レディ
自動アルゴリズム ( データ書込み / 消去 ) の動作状態を表示します。
このビットが "0" の期間は , 自動アルゴリズムによるデータ書込みまたは消去が行
われており , 新たなデータ書込み / 消去コマンドを受け付けることはできません。ま
た , フラッシュメモリ領域からの読出しもできません。
読み出したデータはフラッシュメモリのステータスを示します。
RDY
機能
0
データ書込み / 消去動作中で , データの読出しやデータ書込み / 消
去コマンドの受付けはできません。
1
データの読出しおよびデータ書込み / 消去コマンドの受付けが可能
です。
• リセット時に初期化されません ( その時点でのフラッシュメモリの状態に従い
ます ) 。
• 読出しのみ可能です。書込みは本ビット値に影響を与えません。
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497
第 19 章 フラッシュメモリ
19.2 フラッシュメモリのレジスタ
MB91210 シリーズ
[bit2] Reserved:予約ビット
予約ビットです。
必ず "0" を設定してください。
[bit1] WE:書込み許可
フラッシュメモリへのデータおよびコマンドの書込みを制御します。
このビットが "0" の間は , フラッシュメモリへのデータおよびコマンドの書込みは
すべて無効になります。
このビットが "1" の間は , フラッシュメモリへのデータおよびコマンドの書込みが
有効となり , 自動アルゴリズムの起動が可能となります。
このビットの書換えは , 必ず RDY ビットにより自動アルゴリズム ( データ書込み /
消去 ) が停止していることを確認してから行ってください。RDY ビットが "0" の間
は , このビットの値を書き換えることができません。
WE
機能
0
フラッシュメモリへの書込み禁止 [ 初期値 ]
1
フラッシュメモリへの書込み許可
• リセット時には "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit0] Reserved:予約ビット
予約ビットです。
必ず "0" を設定してください。
498
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第 19 章 フラッシュメモリ
19.2 フラッシュメモリのレジスタ
MB91210 シリーズ
19.2.2
ウェイトレジスタ (FLWC)
ウェイトレジスタ (FLWC) は , フラッシュメモリアクセスのウェイト制御を行いま
す。
■ ウェイトレジスタ (FLWC) のビット構成
ウェイトレジスタ (FLWC) のビット構成は , 以下のとおりです。
図 19.2-3 ウェイトレジスタ (FLWC)
FLWC
アドレス
007004H
bit7
FAC1
R/W
bit6
FAC0
R/W
bit5
bit4
bit3
bit2
bit1
bit0
WTW2 WTW1 WTW0 WTR2 WTR1 WTR0
R/W
R/W
R/W
R/W
R/W
R/W
初期値
01011011B
R/W: リード / ライト可能
このレジスタへの書込みアクセスのみではレジスタの値は更新されません。書込みア
クセス後にこのレジスタを読み出すと値が反映され , レジスタ値が更新されます。
[bit7, bit6] FAC1, FAC0:アクセス制御ビット
フラッシュ制御の内部パルス生成を制御するための設定ビットです。これらのビッ
トの設定により , ATDIN/EQIN パルスの幅を設定できます。
必ず , リードアクセスのウェイトサイクル設定 (WTR2 ∼ WTR0) と合わせた値を設
定してください。
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FAC1
FAC0
ATDIN
EQIN
0
0
0.5 クロック
1.0 クロック 読出し 1 ウェイト
0
1
1.0 クロック
1.0 クロック 読出し 2 ∼ 3 ウェイト [ 初期値 ]
1
0
0.5 クロック
1.5 クロック 設定禁止
1
1
1.0 クロック
1.5 クロック 設定禁止
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備考
499
第 19 章 フラッシュメモリ
19.2 フラッシュメモリのレジスタ
MB91210 シリーズ
[bit5 ∼ bit3] WTW2 ∼ WTW0:ライトウェイトサイクルビット
WTW2
WTW1
WTCW0
ウェイトサイクル
備考
0
0
0
―
設定禁止
0
0
1
1
設定禁止
0
1
0
2
設定禁止
0
1
1
3
初期値
1
0
0
4
設定禁止
1
0
1
5
設定禁止
1
1
0
6
設定禁止
1
1
1
7
設定禁止
• リセット時 , 011B に初期化されます。
• 011B 以外を設定しないでください。
[bit2 ∼ bit0] WTR2 ∼ WTR0:リードウェイトサイクルビット
WTR2
WTR1
WTR0
ウェイトサイクル
備考
0
0
0
―
設定禁止
0
0
1
1
0
1
0
2
0
1
1
3
初期値
1
0
0
4
設定禁止
1
0
1
5
設定禁止
1
1
0
6
設定禁止
1
1
1
7
設定禁止
• リセット時 , 011B に初期化されます。
500
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MB91210 シリーズ
19.3
第 19 章 フラッシュメモリ
19.3 フラッシュメモリの動作説明
フラッシュメモリの動作説明
フラッシュメモリの動作について説明します。
■ フラッシュメモリのアクセスモード
FR-CPU によりアクセスする場合 , 以下の 2 種類のアクセスモードが存在します。
• ROM モード
CPU からの命令フェッチが可能で , ワード (32 ビット ) 長データを一括で読み出す
ことができますが , 書込みはできません。
• プログラミングモード
CPU からの命令フェッチは不可能となりますが , ハーフワード (16 ビット ) 長での
書込みが可能になります。
■ FR-CPU ROM モード (32/16/8 ビット , リードのみ )
FR-CPU の内蔵 ROM として機能するモードです。ワード (32 ビット ) 長データの一括
読出しが可能となりますが , フラッシュメモリへの書込み , 自動アルゴリズムの起動は
できません。
• モードの指定方法
- FLCR レジスタの WE ビットが "0" のとき , このモードとなります。
- CPU 動作時でのリセット解除後は常にこのモードになります。
• 動作内容
フラッシュメモリ領域の読出し時 , メモリよりワード (32 ビット ) 長データを一括で
読み出します。
• 制限事項
このモードでは , フラッシュメモリへのコマンド / データともに書込みはできませ
ん。
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501
第 19 章 フラッシュメモリ
19.3 フラッシュメモリの動作説明
MB91210 シリーズ
■ FR-CPU プログラミングモード (16 ビット , リード / ライト可能 )
データの消去 / 書込みが可能になるモードです。このモードで動作している間はフラッ
シュメモリ上のプログラムは実行が不可能となります。
• モードの指定方法
- FLCR レジスタの WE ビットが "1" のときにこのモードとなります。
- CPU 動作時でのリセット解除後は WE ビットが "0" になっています。このモード
にするためには "1" を書き込んでください。再度 "0" を書き込むかリセットの発
生により WE ビットが "0" になると ROM モードに戻ります。
- FLCR レジスタの RDY ビットが "0" の期間は WE ビットを書き換えることができ
ません。RDY ビットが "1" になったことを確認してから WE ビットを書き換えて
ください。
• 動作内容
- フラッシュメモリ領域の読出し時 , メモリよりハーフワード (16 ビット ) 長デー
タを一括で読み出します。
- フラッシュメモリへのコマンド書込みにより ,
自動アルゴリズムを起動できま
す。自動アルゴリズムの起動により , フラッシュメモリの消去 / 書込みが可能と
なります。自動アルゴリズムの詳細については , 「19.4 フラッシュメモリ自動ア
ルゴリズム」を参照してください。
• 制限事項
このモードではハーフワード (16 ビット ) 長以外でのアクセスを禁止します。
■ 自動アルゴリズム実行状態
FR-CPU プログラミングモードにて自動実行アルゴリズムを起動した場合には , FLCR
レジスタの RDY ビット により自動アルゴリズムの動作状態を知ることができます。
RDY ビットが "0" の期間は , 自動アルゴリズムによるデータ書込み / 消去が行われてお
り , 新たなデータ書込み / 消去コマンドを受け付けることはできません。また , フラッ
シュメモリ領域からのデータ読出しはできません。
RDY ビットが "0" の期間に読み出したデータは , フラッシュメモリのステータスを示
すハードウェアシーケンスフラグとなっています。
502
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MB91210 シリーズ
19.4
第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
フラッシュメモリ自動アルゴリズム
フラッシュメモリ自動アルゴリズムのコマンドシーケンス , 実行状態の確認方法 , お
よびフラッシュメモリ書込み / 消去の詳細を説明します。
■ フラッシュメモリ自動アルゴリズムの概要
フラッシュメモリの自動アルゴリズムを起動するコマンドには , リセット , データ書込
み , チップ消去 , セクタ消去の 4 種類があり , セクタ消去については一時停止と再開の
制御が可能です。
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503
第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
19.4.1
MB91210 シリーズ
コマンドシーケンス
自動アルゴリズムを起動するためのコマンドシーケンスについて説明します。
■ 自動アルゴリズムのコマンドシーケンス
自動アルゴリズムを起動するには , フラッシュメモリに対して 1 ∼ 6 回のハーフワード
(16 ビット ) データの連続書込みを実行します。これをコマンドとよびます。
不正なアドレスとデータを書き込んだり , 誤った順番でアドレスとデータを書き込ん
だりすると , フラッシュメモリはリードモードにリセットされます。表 19.4-1 に , コマ
ンドシーケンス表を示します。
FR-CPU によりデータ書込みを行う場合 , 書込みデータは , ハーフワード (16 ビット )
単位で行ってください ( アドレスは CPU モード時のアドレスを記載してあります ) 。
表 19.4-1 コマンドシーケンス表
1st サイクル
2nd サイクル
コマンド
シーケンス
アクセス
回数
リセット
1
XXXXH
リセット
3
DAAA8H XXAAH D5554H
データ書込み
4
チップ消去
セクタ消去
3rd サイクル
4th サイクル
5th サイクル
6th サイクル
アドレス データ アドレス データ アドレス データ アドレス データ アドレス データ アドレス データ
XXF0H
―
―
―
―
―
―
―
―
―
―
XX55H DAAA8H XXF0H
―
―
―
―
―
―
DAAA8H XXAAH D5554H
XX55H DAAA8H XXA0H
PA
PD
―
―
―
―
6
DAAA8H XXAAH D5554H
XX55H DAAA8H XX80H DAAA8H XXAAH D5554H
XX55H DAAA8H XX10H
6
DAAA8H XXAAH D5554H
XX55H DAAA8H XX80H DAAA8H XXAAH D5554H
XX55H
SA
セクタ消去一時停止
アドレス= XXXXXH, データ= XXB0H の書込みでセクタ消去中の一時停止
セクタ消去再開
アドレス= XXXXXH, データ= XX30H の書込みでセクタ消去中の一時停止後 , 消去再開
XX30H
PA:書込みアドレス
SA:セクタアドレス ( セクタ内の任意の 1 アドレスを指定 )
PD:書込みデータ
504
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第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
■ リセットコマンド
フラッシュメモリを読出し / リセットモードにセットします。フラッシュメモリは , ほ
かのコマンドが入力されるまで読出し状態を保ちます。フラッシュメモリは , 電源投入
時に自動的に読出し / リセットモードにセットされます。この場合は , データ読出しコ
マンドは必要ありません。
タイミングリミット超過から読出しモードへ復帰するには , リセットコマンドシーケ
ンスを発行します。読出しサイクルでフラッシュメモリからデータを読み出します。
■ プログラム ( データ書込み )
CPU プログラミングモードでは , ハーフワード単位でデータ書込みを行います。デー
タ書込みは , 4 サイクルのコマンドシーケンスを書き込むことで行います。コマンド
シーケンスの最後の書込みサイクルでデータ書込みが開始されます。
データ書込みのコマンドシーケンス実行後は , フラッシュメモリはそれ以上の外部よ
りの制御を必要としません。
フラッシュメモリは , 自動アルゴリズムを起動してデータポーリングフラグ (DQ7) を
bit7の書込み値を反転した値にしてから,内部で作られた適切な書込みパルスを発生し,
書き込まれたセルのマージンを検証します。自動アルゴリズムが終了すると , データ
ポーリングフラグ (DQ7) が , bit7 に書き込んだ値と同じになり , この時点で読出しモー
ドに戻ります。
このようにデータポーリングフラグ (DQ7) は , フラッシュメモリがデー
タ書込み中であることを示します。
データ書込みの自動アルゴリズム実行中はフラッシュメモリに書き込まれたすべての
コマンドが無視されます。データ書込み中にハードウェアリセットが起動された場合
は , 書き込んでいるアドレスのデータは保証されません。
データ書込みはどのようなアドレスの順番でも , また , セクタの境界を超えても可能で
す。
データ書込みによって , 既にフラッシュメモリに書き込まれているデータ "0" をデータ
"1" に戻すことはできません。データ "0" にデータ "1" を書き込むと , データポーリン
グアルゴリズムにより , 素子が不良と判定されるか , 見かけ上データ "1" が書き込まれ
たように見えるかのどちらかです。しかし , リセット / 読出しモードでデータを読み出
すとデータは "0" のままです。消去動作のみが "0" データを "1" データに変更できます。
■ チップ消去
チップ消去 ( 全セクタの一括消去 ) のコマンドシーケンスは 6 回の書込みです。チッ
プ消去コマンドを入力することによりチップ消去が始まります。
チップ消去では , 消去前にユーザがフラッシュメモリにデータ書込みを行う必要はあり
ません。チップ消去の自動アルゴリズムの実行により , フラッシュメモリは自動的にす
べてのセルを消去する前に "0" のパターンに書き込んで検証します ( プリプログラム ) 。
この動作中には , フラッシュメモリは外部からの制御を必要としません。
チップ消去の自動アルゴリズムはコマンドシーケンスの書込みで開始され , データ
ポーリングフラグ (DQ7) が "1" になったときに終了し , フラッシュメモリは読出しモー
ドに戻ります。チップ消去時間は「セクタ消去時間×全セクタ数+チップ書込み時間
( プリプログラム )」となります。
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505
第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
MB91210 シリーズ
■ セクタ消去
セクタ消去は , 6 サイクルのコマンドシーケンスを書き込むことで行います。6 サイク
ル目にセクタ消去コマンドを書き込むことによりセクタ消去が始まります。
最後のセクタ消去コマンドの書込みから最短で 50 μs のセクタ消去タイムアウト期間中 ,
次のセクタ消去コマンドの受付けが可能です。
複数のセクタ消去は, コマンドシーケンスの6サイクル目を書き込むことで同時に受付
け可能となります。このシーケンスは同時に消去するセクタのアドレスにセクタ消去
コマンド (XX30H) を引き続き書き込むことで行います。
最後のセクタ消去コマンドの書込みから最短で50 μsのセクタ消去タイムアウト期間終
了により , セクタ消去が開始されます。すなわち , 複数のセクタを同時に消去する場合
には , 次の消去セクタをそれぞれ 50 μs 以内に入力する必要があり , それ以降ではコマ
ンドが受け付けられないことがあります。引き続くセクタ消去コマンドが有効かどう
かはセクタ消去タイマフラグ (DQ3) にてモニタ可能です 「
( 19.4.2 自動アルゴリズム実
行状態の確認」の「■ ハードウェアシーケンスフラグ」を参照 ) 。
セクタ消去タイムアウト期間中の , セクタ消去コマンドあるいは消去一時停止以外の ,
いかなるコマンドも読出しにリセットし , その前のコマンドシーケンスを無効にしま
す。この場合は , そのセクタを再度消去することにより消去が完了します。セクタ消去
バッファへのセクタアドレス入力は , セクタのどのような組合せや数でも実行可能で
す。
セクタの消去は , 最後のセクタ消去コマンドの書込みから最短で 50 μs のセクタ消去タ
イムアウト期間の後に開始され , データポーリングフラグ (DQ7) が "1" になったときに
終了し , フラッシュメモリは読出しモードに戻ります。
データポーリングフラグ (DQ7) は , 消去されたセクタ内のどのアドレスでも働きます。
複数セクタ消去時間は「( セクタ消去時間+セクタ書込み時間 ( プリプログラム ) ) ×
消去セクタ数」となります。
506
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第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
■ 消去一時停止
消去一時停止コマンドは , ユーザがセクタ消去中にフラッシュメモリの自動アルゴリ
ズムを一時停止して消去中でないセクタからのデータ読出しと書込みを可能にするも
のです。このコマンドはセクタ消去中のみ有効で , チップ消去やデータ書込みの動作中
は無視されます。
消去一時停止コマンド (B0H) はセクタ消去コマンド (XX30H) 後のセクタ消去タイムア
ウト期間を含むセクタ消去動作中にのみ有効です。このコマンドがセクタ消去タイム
アウト期間中に入力されると , 直ちにタイムアウトを終了して消去動作を中断します。
消去再開コマンドが書き込まれると消去動作が再開されます。消去一時停止 , 消去再開
コマンドの書込み時のアドレスは任意です。
セクタ消去動作中に消去一時停止コマンドが入力されると , フラッシュメモリが消去
動作を停止するために最大 20 μs の時間がかかります。フラッシュメモリが消去一時停
止モードに入ると , FLCR レジスタの RDY ビットとデータポーリングフラグ (DQ7) が
"1" を出力し , トグルビットフラグ (DQ6) がトグル動作をやめます。消去しているセク
タのアドレスを入力してトグルビットフラグ (DQ6) とデータポーリングフラグ (DQ7)
の読出し値をモニタすることによって , 消去動作を停止しているかどうかを確かめら
れます。さらに , 消去一時停止コマンドの書込みは無視されます。
消去動作が停止したとき , フラッシュメモリは消去一時停止読出しモードになります。
このモードでのデータの読出しは , 消去一時停止していないセクタに有効となりますが ,
それ以外は標準的な読出しと同じです。消去一時停止読出し中 , その消去一時停止した
セクタからの連続的な読出しに対しては , トグルビット 2 (DQ2) はトグル動作をします。
消去一時停止読出しモードに入った後 , ユーザはデータ書込みのコマンドシーケンス
を書き込むことによりフラッシュメモリにデータ書込みができます。この書込みモー
ドは , 消去一時停止書込みモードとなります。このモードでのデータ書込みは , データ
が消去一時停止していないセクタに有効となることを除いて通常のデータ書込みと同
じです。消去一時停止書込みモード中 , その消去一時停止したセクタからの連続的な読
出しに対しては , トグルビット 2 (DQ2) はトグル動作をします。消去一時停止ビット
(bit6) によって検出できます。
使用上の注意として , トグルビットフラグ (DQ6) はどんなアドレスに対しても読出し
可能ですが , データポーリングフラグ (DQ7) は書込みアドレスに対して読出しを行わ
なければなりません。
セクタ消去動作を再開するためには , セクタ消去再開コマンド (XX30H) を入力する必
要があります。セクタ消去を再開した時点でさらに再開コマンドを入力しても無視さ
れます。他方 , 消去一時停止コマンドはフラッシュメモリが消去再開した後に入力でき
ます。
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507
第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
19.4.2
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自動アルゴリズム実行状態の確認
フラッシュメモリには , データ書込み / 消去のフローを自動アルゴリズムで行いま
す。
この自動アルゴリズムは , ハードウェアシーケンスフラグによって内蔵フラッシュ
メモリの動作状態の確認ができます。
■ RDY ビット
フラッシュメモリには内部の自動アルゴリズムが実行中か終了したかを知らせる手段
として , ハードウェアシーケンスフラグのほかに , フラッシュメモリステータスレジス
タ (FLCR) の RDY ビットがあります。
RDY ビットの読出し値が "0" のとき , フラッシュメモリはデータ書込み , あるいは消去
動作中です。このときはデータ書込みコマンドも消去コマンドも受け付けません。RDY
ビットの読出し値が "1" のときにフラッシュメモリは読出し , またはデータ書込み / 消
去動作待ちの状態です。
■ ハードウェアシーケンスフラグ
図 19.4-1 に , ハードウェアシーケンスフラグのビット構成を示します。
図 19.4-1 ハードウェアシーケンスフラグのビット構成
bit 15
8 7
( 不定値 )
ハーフワード読出し時
バイト読出し時
奇数アドレスのみ
bit 7
6
5
DPOLL TOGGLE TLOVER
4
不定
3
2
SETIMR TOGGL2
0
ハードウェア
シーケンスフラグ
ハードウェア
シーケンスフラグ
1
0
不定
不定
ハードウェアシーケンスフラグは , 自動アルゴリズム実行中にフラッシュメモリの任
意のアドレス (バイトアクセス時は奇数アドレス) を読み出すことによりデータとして
取得できます。データのうち , 有効ビットは 5 ビットで , それぞれが自動アルゴリズム
の状態を示します。
なお , これらのフラグについては FR-CPU ROM モード時には意味がありません。必ず
FR-CPU プログラミングモードで読出しを行ってください。
508
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第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
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表 19.4-2 に , ハードウェアシーケンスフラグ状態一覧を示します。
表 19.4-2 ハードウェアシーケンスフラグ状態一覧
DPOLL TOGGLE TLOVER SETIMR TOGGL2
状態
反転
データ
0
データ書込み
チップ消去
セクタ
消去
実行中
トグル
0
0
1
トグル
0
1
トグル
タイムアウト期間
1
トグル
0
1
トグル
消去期間
0
トグル
0
1
トグル
読出し
( 消去中のセクタ )
1
1
0
0
トグル
データ
データ
データ
データ
トグル
0
0
1 *1
反転
データ
トグル
1
0
1
0
トグル
1
1
*2
消去一時 読出し ( 消去していないセクタ )
データ
停止
データ書込み ( 消去していない
反転
セクタ )
データ
タイム データ書込み
リミット
超過
チップ / セクタ消去
*1:消去一時停止書込み中 , その書き込まれているアドレスの読出し時は , TOGGL2 は "1" となりま
す。しかし , 消去一時停止しているセクタからの連続的な読出し時は , TOGGL2 はトグル動作を
します。
*2:TLOVER が "1" のとき ( タイムリミット超過 ) , 書込み / 消去中セクタへの連続的な読出しに対し
て , TOGGL2 はトグル動作をし , ほかのセクタへの読出しに対してはトグルしません。
表中の各ビットは , 以下の内容を示します。
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[bit7] :DPOLL
:データポーリングフラグ (DQ7)
[bit6] :TOGGLE
:トグルビットフラグ (DQ6)
[bit5] :TLOVER
:タイミングリミット超過フラグ (DQ5)
[bit3] :SETIMR
:セクタ消去タイマフラグ (DQ3)
[bit2] :TOGGL2
:トグルビット 2 フラグ (DQ2)
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509
第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
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以下に , それぞれのビットについて簡単に説明します。
[bit7] DPOLL:データポーリングフラグ (DQ7)
データポーリングフラグは , 自動アルゴリズム実行が進行中もしくは終了状態であ
ることをデータポーリング機能によって知らせるためのフラグです。
• データ書込み動作時:
自動アルゴリズム実行中にリードアクセスすると, フラッシュメモリはアドレス
の指す番地にアクセスせず , 最後に書き込まれたデータの bit7 の反転データを出
力します。
自動アルゴリズム終了時にリードアクセスすると, フラッシュメモリはアドレス
の指す番地の読出し値の bit7 を出力します。
• チップ消去動作時:
チップ消去の自動アルゴリズム実行中にリードアクセスすると, アドレスの指す
番地に関係なくフラッシュメモリは "0" を出力します。同様に終了時には "1" を
出力します。
• セクタ消去動作時:
セクタ消去の自動アルゴリズム実行中に消去しているセクタからリードアクセ
スすると , フラッシュメモリは "0" を出力します。本シリーズでは , 機能上の制
約により , セクタ消去コマンド発行後に 50 ∼ 160μs の期間 "1" を出力してから ,
"0" を出力します。セクタ消去が終了するとフラッシュメモリは "1" を出力しま
す。
セクタ消去のときの , データポーリングフラグ (DQ7) の , 制約事項の内容と回避
方法については「19.6 データポーリングフラグ (DQ7) の制約事項と回避方法」
を参照してください。
• セクタ消去一時停止時:
セクタ消去一時停止時にリードアクセスすると, フラッシュメモリはアドレスの
指す番地が消去中のセクタであれば "1" を出力し , 消去中のセクタでなければア
ドレスの指す番地の読出し値の bit7 を出力します。
トグルビットフラグとともに参照することで , 現在セクタ一時停止状態である
か , どのセクタが消去中であるかの判定が可能です。
<注意事項>
自動アルゴリズム起動時は指定したアドレスへのリードアクセスは無視されます。データ
の読出しは , データポーリングフラグの終了を受けてほかのビットの出力が可能となりま
す。このため , 自動アルゴリズム終了後のデータの読出しは , データポーリング終了を確
認したリードアクセスの次に行うようにしてください。
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19.4 フラッシュメモリ自動アルゴリズム
[bit6] TOGGLE:トグルビットフラグ (DQ6)
トグルビットフラグはデータポーリングフラグ (DQ7) と同様に , 主に自動アルゴリ
ズム実行が進行中または終了状態であることをトグルビット機能によって知らせ
るためのフラグです。
• データ書込み , チップ / セクタ消去時:
データ書込み , チップ消去およびセクタ消去の自動アルゴリズム実行中に連続し
たリードアクセスを行うと, フラッシュメモリはアドレスの指す番地にの読出し
値の bit6 ではなくリードごとに "1" と "0" を交互に出力するトグル状態を出力し
ます。
自動アルゴリズム終了時にリードアクセスを行うと , フラッシュメモリはトグ
ルビットフラグ (DQ6) のトグル動作を中止し , アドレスの指す番地の読出し値の
bit6(DATA:6) を出力します。
• セクタ消去一時停止時:
セクタ消去一時停止時にリードアクセスすると, フラッシュメモリはアドレスの
指す番地が消去中のセクタに属するならば "1" を出力します。
消去中のセクタに属さないのであれば , アドレスの指す番地の読出し値の
bit6(DATA:6) を出力します。
[bit5] TLOVER:タイミングリミット超過フラグ (DQ5)
タイミングリミット超過フラグは , 自動アルゴリズムの実行がフラッシュメモリ内
部に規定された時間 ( 内部パルス回数 ) を超えてしまったことを知らせるフラグで
す。
データ書込み , チップ / セクタ消去時:
データ書込み , チップ消去およびセクタ消去の自動アルゴリズム起動後にリード
アクセスすると , 規定時間 ( 書込み / 消去に要する時間 ) 内であれば "0" を , 規定
時間を超えてしまっている場合には "1" を出力します。
これは , 自動アルゴリズムが実行中か終了状態にあるかとは無関係ですので ,
データ 書込み / 消去が成功したか失敗したかの判定が可能です。すなわち , この
フラグが "1" を出力したとき , データポーリング機能もしくはトグルビット機能
により自動アルゴリズムがまだ実行中であれば , データ書込みが失敗していると
判断できます。
例えば , "0" が書き込まれているフラッシュメモリアドレスに "1" を書き込もう
とするとフェイルが発生します。この場合 , フラッシュメモリはロックされ , 自
動アルゴリズムは終了しません。まれに "1" が書き込めたように正常終了する場
合があります。したがって , データポーリングフラグから有効なデータが出力さ
れません。また , トグルビットフラグはトグル動作を中止せず , タイムリミット
を超えてタイミングリミット超過フラグは "1" を出力します。この状態はフラッ
シュメモリが不良ではなく , 正しく使用されなかったということを表していま
す。この状態が発生したときは , リセットコマンドを実行してください。
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第 19 章 フラッシュメモリ
19.4 フラッシュメモリ自動アルゴリズム
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[bit3] SETIMR:セクタ消去タイマフラグ (DQ3)
セクタ消去タイマフラグは , セクタ消去コマンド起動後にセクタ消去タイムアウト
期間中であるかどうかを知らせるフラグです。
• セクタ消去動作時:
セクタ消去コマンド起動後にリードアクセスすると, フラッシュメモリはコマン
ドを発行したセクタのアドレス信号の指す番地にアクセスせず, セクタ消去タイ
ムアウト期間中であれば "0" を , セクタ消去タイムアウト期間を超えてしまって
いる場合は "1" を出力します。
データポーリング機能やトグルビット機能によりセクタ消去の自動アルゴリズ
ムが実行中を示している場合 , このフラグが "1" であれば内部で制御される消去
が始まっています。続けてのセクタ消去コードの書込み , または消去一時停止以
外のコマンドは , 消去が終了されるまで無視されます。
このフラグが "0" であればフラッシュメモリは , 追加のセクタ消去コードの書込
みを受け付けます。このことを確認するために , 続くセクタ消去コードの書込み
前にこのフラグの状態をチェックすることをお勧めします。もし , 2 回目の状態
チェックで "1" であったなら追加セクタの消去コードは受け付けられてない可能
性があります。
• セクタ消去一時停止中:
セクタ消去一時停止中にリードアクセスすると, フラッシュメモリはアドレスの
指す番地が消去中のセクタに属するならば "1" を出力します。消去中のセクタに
属さないのであれば , アドレスの指す番地の読出し値の bit3(DATA:3) を出力しま
す。
[bit2] TOGGL2:トグルビット 2 フラグ (DQ2)
このトグルビットフラグは bit6 のトグルビットフラグ (DQ6) に加えて , フラッシュ
メモリが自動消去動作中であるか , 消去一時停止中であるかをトグルビット機能に
よって知らせるためのフラグです。
• データ書込み , チップ / セクタ消去時:
トグルビットフラグ (DQ6) と同様のトグル動作をします。
• セクタ消去一時停止時:
フラッシュメモリが消去一時停止中で読出しモードならば, 消去一時停止してい
るセクタから連続して読出しを行うと , トグルビット 2 フラグ (DQ2) はトグル動
作をします。
消去一時停止中でデータ書込みの自動アルゴリズム実行中のときは, 消去一時停
止していないセクタのアドレスから連続して読出しを行うと , トグルビット 2 フ
ラグ (DQ2) は "1" が読み出されます。
トグルビットフラグ (DQ6) はトグルビット 2 フラグ (DQ2) と異なり , 通常の書込
み , 消去 , または消去一時停止書込み動作中にのみトグル動作をします。
参考:
bit2 と bit6 は , 消去一時停止読出しモードを検出するために同時に使われます (bit2 はト
グル動作をするが bit6 はトグル動作をしない ) 。さらに bit2 は消去しているセクタの検出
にも使われます。フラッシュメモリが消去動作のときは , bit2 は消去しているセクタから
の読出しならばトグル動作をします。
512
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19.5
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
フラッシュメモリ書込み / 消去の詳細説明
自動アルゴリズムを起動するコマンドを発行し , フラッシュメモリにリセット , デー
タ書込み , チップ消去 , セクタ消去 , セクタ消去一時停止 , およびセクタ消去再開の
それぞれの動作を行う手順を説明します。
■ フラッシュメモリ書込み / 消去の概要
フラッシュメモリは , コマンドシーケンスの書込みを行うことで以下の自動アルゴリ
ズムを実行することが可能です。
• リセット
• データ書込み
• チップ消去
• セクタ消去
• セクタ消去一時停止
• 消去再開
それぞれのバスへのライトサイクルは必ず続けて行う必要があります。また , 自動アル
ゴリズムはデータポーリング機能などで終了時を確認できます。正常終了時は読出し /
リセット状態に戻ります。
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513
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
19.5.1
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読出し / リセット状態
リセットコマンドを発行し , フラッシュメモリを読出し / リセット状態にする手順に
ついて説明します。
■ フラッシュメモリのリセット方法
フラッシュメモリを読出し / リセット状態にするには , コマンドシーケンス表のリセッ
トコマンドをフラッシュメモリ内の対象セクタに続けて送ることで実行可能です。
リセットコマンドには 1 回と 3 回の書込みを行う 2 とおりのコマンドシーケンスがあ
りますが , これらに本質的な違いはありません。
読出し / リセット状態はフラッシュメモリの初期状態であり , 電源投入時 , コマンドの
正常終了時は常に読出し / リセット状態になります。読出し / リセット状態はほかのコ
マンドの入力待ち状態です。
読出し/リセット状態では通常のリードアクセスでデータを読み出せます。マスクROM
と同様に CPU からのプログラムアクセスが可能です。通常 , データ読出しにこのコマ
ンドは必要ありません。何らかの理由でコマンドが正常に終了しなかったときなど , 自
動アルゴリズムを初期化する場合に , このコマンドを使用します。
514
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19.5.2
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
データ書込み
書込みコマンドを発行し , フラッシュメモリにデータ書込みを行う手順について説
明します。
■ フラッシュメモリのデータ書込み方法
フラッシュメモリのデータ書込みの自動アルゴリズムを起動するには , コマンドシー
ケンス表のデータ書込みコマンドを , フラッシュメモリ内の対象セクタに続けて送る
ことで実行可能です。
4 サイクル目に目的のアドレスとデータの書込みが終了した時点で自動アルゴリズム
が起動されてデータ書込みが開始されます。
■ アドレス指定方法
書込みはどのようなアドレスの順番でも , また , セクタの境界を超えても可能ですが ,
1 回のデータ書込みコマンドによって書き込まれるデータは 1 ハーフワード (16ビット )
のみです。
■ データ書込み上の注意
データ書込みによって , データ "0" をデータ "1" に戻すことはできません。
データ "0" にデータ "1" を書き込むと , データポーリングアルゴリズムまたはトグル動
作が終了せず , フラッシュメモリ素子が不良と判定され , 書込み規定時間を超えてタイ
ミングリミット超過フラグがエラーと判定するか , 見かけ上データ "1" が書き込まれた
ように見えるかのどちらかとなります。ただし , 読出し / リセット状態でデータを読み
出すとデータは "0" のままです。消去動作のみが "0" データを "1" に変更できます。
データ書込みの自動アルゴリズム実行中はすべてのコマンドが無視されます。データ
書込み中にハードウェアリセットが起動されると , 書き込んでいるアドレスのデータ
は保証されませんので注意が必要です。
■ フラッシュメモリ書込み手順
図 19.5-1 に , フラッシュメモリ書込み手順の例を示します。
ハードウェアシーケンスフラグを用いることでフラッシュメモリ内部の自動アルゴリ
ズムの状態判別が可能です。ここでは , データ書込み終了の確認にデータポーリングフ
ラグ (DQ7) を用いています。
フラグチェックのために読み出すデータは最後に書込みを行ったアドレスからの読出
しとなります。
データポーリングフラグ (DQ7) は , タイミングリミット超過フラグ (DQ5) とほぼ同時
に変化することがあるので , たとえタイミングリミット超過フラグ (DQ5) が "1" であっ
てもデータポーリングフラグ (DQ7) を再チェックする必要があります。
トグルビットフラグ (DQ6) も同様にタイミングリミット超過フラグ (DQ5) が "1" に変
わるのとほぼ同時にトグル動作を止めることがあるので, トグルビットフラグ(DQ6)を
再チェックする必要があります。
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515
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
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図 19.5-1 フラッシュメモリ書込み手順の例
書込み開始
FLCR: WE(bit1)により
フラッシュ書込み許可
書込みコマンドシーケンス
DAAA8H
D5554H
DAAA8H
書込みアドレス
XXAAH
XX55H
XXA0H
書込みデータ
次アドレス
内部アドレスリード
データポーリング
(DPOLL)
Data
Data
0
タイミングリミット
(TLOVER)
1
内部アドレスリード
Data
データポーリング
(DPOLL)
Data
書込みエラー
最終アドレス
NO
YES
FLCR: WE(bit1)により
フラッシュ書込み禁止
ハードウェアシーケンス
フラグによる確認
DPOLL : データポーリングフラグ(DQ7)
TLOVER : タイミングリミット超過フラグ(DQ5)
516
書込み完了
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19.5.3
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
データ消去 ( チップ消去 )
チップ消去コマンドを発行し , フラッシュメモリの全データ消去を行う手順につい
て説明します。
■ フラッシュメモリのデータ消去 ( チップ消去 ) 方法
フラッシュメモリからすべてのデータを消去するには, コマンドシーケンス表(表 19.41 を参照 )のチップ消去コマンドをフラッシュメモリ内の対象セクタに続けて送ること
で実行可能です。
チップ消去コマンドは 6 回の書込みで行われます。
6 サイクル目の書込みが完了した時点でチップ消去動作が開始します。チップ消去で
は, 消去前にユーザがフラッシュメモリにデータ書込みを行う必要はありません。チッ
プ消去の自動アルゴリズム実行中には , フラッシュメモリは自動的にすべてのセルを
消去する前に "0" を書き込んで検証します。
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517
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
19.5.4
MB91210 シリーズ
データ消去 ( セクタ消去 )
セクタ消去コマンドを発行し , フラッシュメモリの任意のセクタ消去を行う手順に
ついて説明します。セクタごとの消去が可能であり , 複数のセクタを同時に指定す
ることも可能です。
フラッシュメモリの任意のセクタを消去するためには , コマンドシーケンス表のセ
クタ消去コマンドをフラッシュメモリ内の対象セクタに続けて送ることで実行可能
です。
■ セクタ指定方法
セクタ消去コマンドは 6 回の書込み動作で行われます。
6 サイクル目に目的のセクタ内
のアクセス可能な任意のアドレスへセクタ消去コード (XX30H) を書き込むことにより ,
最短で 50 μs のセクタ消去タイムアウトが開始されます。
複数のセクタ消去を行う場合は , 上記の処理に引き続き消去する目的のセクタ内のア
ドレスに消去コード (XX30H) を書き込みます。
■ 複数のセクタを指定するときの注意
最後のセクタ消去コードの書込みから最短で50 μsのセクタ消去タイムアウト期間終了
により消去が開始されます。すなわち , 複数のセクタを同時に消去する場合は , 次の消
去セクタのアドレスと消去コード ( コマンドシーケンス 6 サイクル目 ) をそれぞれ 50
μs 以内に入力する必要があり , それ以降では受け付けられないことがあります。
続くセクタ消去コードの書込みが有効かどうかはセクタ消去タイマフラグ (DQ3) に
よって調べることができます。このとき, セクタ消去コマンドをリードするアドレスは,
消去しようとしているセクタを指すようにします。
■ セクタ消去手順
ハードウェアシーケンスフラグを用いることでフラッシュメモリ内部の自動アルゴリ
ズムの状態判別が可能です。図 19.5-2 に , セクタ消去手順の例を示します。
ここでは , セクタ消去の自動アルゴリズム終了の確認にトグルビットフラグ (DQ6) を
用いています。
フラグチェックのために読み出すデータは , 消去しようとしているセクタからの読出
しとなりますので注意が必要です。
トグルビットフラグ (DQ6) は , タイミングリミット超過フラグ (DQ5) が "1" に変わる
のとほぼ同時にトグル動作を止めることがあるので , たとえタイミングリミット超過
フラグ (DQ5) が "1" であってもトグルビットフラグ (DQ6) を再チェックする必要があ
ります。
データポーリングフラグ (DQ7) も同様に , タイミングリミット超過フラグ (DQ5) とほ
ぼ同時に変化することがあるので , データポーリングフラグ (DQ7) を再チェックする
必要があります。
518
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第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
■ データポーリングフラグ (DQ7) の制約事項
本シリーズでは , 機能上の制約により , セクタ消去コマンド発行後にデータポーリング
フラグ (DQ7) は 50 ∼ 160 μs の期間 "1" を示してから , "0" に変化します。セクタ消去
が終了するとデータポーリングフラグ (DQ7) は "1" を示します。
セクタ消去のときのデータポーリングフラグ (DQ7) の制約事項の内容と回避方法につ
いては「19.6 データポーリングフラグ (DQ7) の制約事項と回避方法」を参照してくだ
さい。
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519
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
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図 19.5-2 セクタ消去手順の例
消去開始
FLCR:WE(bit1)
フラッシュメモリ
消去許可
消去コマンドシーケンス
① DAAA8H←XXAAH
② D5554H←XX55H
③ DAAA8H←XX80H
④ DAAA8H←XXAAH
⑤ D5554H←XX55H
YES
⑥消去セクタへコード入力
(XX30H)
消去セクタが
ほかにあるか
NO
内部アドレスリード
0
内部アドレスリード1
内部アドレスリード2
セクタ消去タイマ(DQ3)
トグルビット(TOGGLE)
データ1 = データ2 ?
1
消去指定の追加が50μs
以内になされなかった。
残りをやり直すフラグを
立て,いったん消去を終える。
YES
NO
0
タイミングリミット
(TLOVER)
1
内部アドレスリード1
内部アドレスリード2
:ハードウェアシーケンスフラグによる確認
NO
トグルビット(TOGGLE)
データ1 = データ2 ?
YES
消去エラー
残りやり直し
フラグ?
YES
NO
FLCR:WE(bit1)
フラッシュメモリ
消去禁止
TOGGLE : トグルビットフラグ(DQ6)
TLOVER : タイミングリミット超過フラグ(DQ5)
520
消去完了
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19.5.5
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
セクタ消去一時停止
セクタ消去一時停止コマンドを発行し , セクタ消去の一時停止を行う手順について説
明します。消去中でないセクタからデータを読み出すことが可能です。
■ フラッシュメモリのセクタ消去一時停止方法
フラッシュメモリのセクタ消去を一時停止するには , フラッシュメモリ内に表 19.4-1
のセクタ消去一時停止コマンドを送ることで実行可能です。
セクタ消去の一時停止コマンドは , セクタ消去中に消去を一時停止し , 消去中でないセ
クタからのデータ読出しを可能にするものです。この状態では読出しのみが可能で書
込みはできません。このコマンドはセクタ消去タイムアウト期間を含むセクタ消去中
のみ有効で , チップ消去中やデータ書込み中は無視されます。
セクタ消去タイムアウト期間中に , セクタ消去一時停止コマンドが入力されると , 直ち
にセクタ消去タイムアウトを終了し , 消去動作を中断して消去停止状態になります。セ
クタ消去タイムアウト期間後のセクタ消去動作中に消去一時停止コマンドが入力され
ると , 最大 20 μs の時間の後 , 消去一時停止状態に入ります。セクタ消去一時停止コマ
ンドは , セクタ消去コマンドあるいはセクタ消去再開コマンド発行後 , 20 μs 以上後に
行ってください。
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521
第 19 章 フラッシュメモリ
19.5 フラッシュメモリ書込み / 消去の詳細説明
19.5.6
MB91210 シリーズ
セクタ消去再開
セクタ消去再開コマンドを発行し , 一時停止したセクタ消去を再開する手順につい
て説明します。
■ フラッシュメモリのセクタ消去再開方法
一時停止したセクタ消去を再開させるには , フラッシュメモリ内に表 19.4-1 のセクタ
消去再開コマンドを送ることで実行可能です。
セクタ消去再開コマンドは , セクタ消去一時停止コマンドです。このコマンドは消去再
開コード(XX30H)の書込みを行うことで実施されますが, このときのアドレスはフラッ
シュメモリ領域内の任意のアドレスを指すようにします。
なお , セクタ消去中のセクタ消去再開コマンドの発行は無視されます。
522
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19.6
第 19 章 フラッシュメモリ
19.6 データポーリングフラグ (DQ7) の制約事項と回避方法
データポーリングフラグ (DQ7) の制約事項と回避方法
本シリーズでは , セクタ消去時の自動アルゴリズム実行時のデータポーリングフラ
グ (DQ7) の使用方法に制約があります。本節では , 制約事項の内容と回避方法につ
いて説明します。
■ 制約事項による不具合内容
データポーリングフラグ (DQ7) は , 自動アルゴリズム実行が進行中もしくは終了状態
であることを , データポーリング機能によって知らせるためのフラグです。この DQ7
の本来の動作は , 図 19.6-1 に示すとおり , 自動アルゴリズム起動時にセクタ消去コマン
ド発行後 , "0" を出力し , 消去完了後 "1" に戻ります。DQ7 のポーリングアルゴリズム
では , この "1" 出力をもって消去完了を示します。
本シリーズでは , DQ7 はセクタ消去コマンド発行後から 50 ∼ 160μs の間 "1" を出力し
続け , その後に "0" を出力し , 消去完了後 "1" に戻ります。このために , セクタ消去の
ポーリングを , セクタ消去コマンド発行直後の "1" 出力期間内から始めると , 実際は消
去開始前であるにもかかわらず , 消去が完了したように誤判定する可能性があります。
セクタ消去コマンド受付後 , DQ7 が "1" から "0" になるタイミングは , セクタ消去タイ
ムアウト期間を示すセクタ消去タイマフラグ (DQ3) が "0" から "1" になるタイミングと
同じです。
図 19.6-1 データポーリングフラグ (DQ7) の実際の動作
セクタ消去コマンドの
最後の30Hをライト
消去完了
内部の書込み
信号
直後のリードから
DQ7 (本来)
40~160 μ s
DQ7(不具合)
DQ3
消去が完了したように誤判定した結果 , 誤判定後の不具合動作の例としては , 以下が考
えられます。
(1) CPU が命令 / データをフェッチしようとしてもフラッシュメモリからはシーケン
スフラグの値が読み出されるため , 正常にプログラムの値が読めず , 暴走や異常動
作を起こす可能性があります。
(2) 誤ってセクタ消去完了判定した後 , 次のコマンドを発行すると , 最初のコマンドが
キャンセルされて読出し状態に戻ったり , 次のコマンドが受け付けられない可能性
があります。
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523
第 19 章 フラッシュメモリ
19.6 データポーリングフラグ (DQ7) の制約事項と回避方法
MB91210 シリーズ
■ 不具合の回避方法
以下のいずれかの方法で不具合を回避してください。
● トグルビットフラグ (DQ6) を用いたポーリング
「19.5.4 データ消去 ( セクタ消去 )」の図 19.5-2 に示しますように , DQ6 を使用して自
動アルゴリズムの状態を判定してください。
トグルビットフラグ (DQ6) は, データポーリングフラグ (DQ7) と同様に, 主に自動アル
ゴリズム実行が進行中 , もしくは終了状態であることをトグルビット機能によって知
らせるためのフラグです。
● セクタ消去タイムアウト期間が過ぎた後で DQ7 のポーリングを開始
セクタ消去コマンド発行後 , ソフトウェアにて 160μs 以上待つか , DQ3=1 ( セクタ消去
タイムアウト期間終了 ) を待ってから DQ7 のポーリングを開始してください。図 19.62 に , セクタ消去コマンド発行後に DQ3 を使用した場合の判定方法を示します。
図 19.6-2 セクタ消去タイマフラグ (DQ3) による不具合回避方法
P
内部アドレスリード
0
セクタ消去タイマ
フラグDQ3は?
1
内部アドレスリード
データポーリング
フラグDQ7は?
1
0
0
タイミングリミット
超過フラグDQ5は?
1
内部アドレスリード
0
データポーリング
フラグDQ7は?
1
消去エラー
524
セクタ消去終了
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第 19 章 フラッシュメモリ
19.6 データポーリングフラグ (DQ7) の制約事項と回避方法
MB91210 シリーズ
● ハードウェアシーケンスフラグの 8 ビットを使用したデータポーリング
DQ7 だけのポーリングを使って判定する代わりに , ハードウェアシーケンスフラグの
8 ビットを使ったデータポーリングによって判定してください。
図 19.6-3 に , セクタ消去コマンド発行後に 8 ビットデータポーリングを使用した場合
の判定方法を示します。
図 19.6-3 8 ビットデータポーリングによる不具合回避方法
P
内部アドレスリード
Data (DQ0~DQ7)?
FFH
FFH以外
0
タイミングリミット
超過フラグDQ5は?
1
内部アドレスリード
FFH以外
Data (DQ0~DQ7)?
FFH
消去エラー
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セクタ消去終了
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525
第 19 章 フラッシュメモリ
19.7 フラッシュメモリプログラミングの注意事項
19.7
MB91210 シリーズ
フラッシュメモリプログラミングの注意事項
フラッシュメモリへのプログラミングについての注意事項について説明します。
■ フラッシュメモリプログラミングの注意事項
プログラムを用いてフラッシュメモリを書き換える場合 , 下記の操作をしないように
してください。
• フラッシュメモリのデータ書込み中にリセットが発生すると , リセット発生時に書
き込んでいる内容は保証されません。
• FR-CPU プログラミングモード中 (FLCR レジスタの WE=1) には , フラッシュメモリ
上のプログラムを実行しないでください。さらに , 同じ条件で , フラッシュメモリ
上に割込みベクタテーブルがある場合は , 割込みを発生させないようにしてくださ
い。いずれの場合も , 正常な値をフラッシュメモリから取り出せずにプログラムが
暴走します。
• フラッシュメモリに対するデータ書込み終了の確認は , RDY フラグだけではなく , ト
グルビットフラグ (TOGGLE, DQ6) もご確認してください。
フラッシュメモリが不良の場合 , データ書込みの自動アルゴリズム終了を示す RDY
フラグがセットされませんので , RDY フラグだけを参照すると , プログラムが無限
ループに陥ります。
• FR-CPU プログラミングモード中 (FLCR レジスタの WE=1) にはサブランモードお
よび低消費電力モードには遷移しないようにしてください。
● FLCR レジスタの WE=0 の状態でフラッシュメモリへのアクセスを行わないでください。
● FLCRレジスタのWE=1の状態でのフラッシュメモリに対してライト連続アクセスを行わな
いでください。その場合は , 必ず "NOP"2 命令上空けるようにしてください。
ldi
#0xAAAA,
r0
ldi
#0x5555,
r1
ldi
#0xDAAA8,
r6
ldi
#0xD5554,
r7
ldi
#0xA0A0,
r8
ldi
#0xPA,
r2
ldi
#0xAAAA,
r3
sth
r0,@r6
nop
// 必ず "NOP"2 命令以上空けてください。
nop
// 必ず "NOP"2 命令以上空けてください。
sth
nop
// 必ず "NOP"2 命令以上空けてください。
nop
// 必ず "NOP"2 命令以上空けてください。
sth
526
r1,@r7
r8,@r6
nop
// 必ず "NOP"2 命令以上空けてください。
nop
// 必ず "NOP"2 命令以上空けてください。
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sth
第 19 章 フラッシュメモリ
19.7 フラッシュメモリプログラミングの注意事項
r3,@r2
nop
// 必ず "NOP"2 命令以上空けてください。
nop
// 必ず "NOP"2 命令以上空けてください。
● CPU モード時 , フラッシュメモリへのライトアクセスはハーフワードのみ可能です。バイト
ライトアクセスは行わないでください。
● フラッシュメモリへの書込み直後のリードの値は保証できません。書込み後に読み出す場
合は以下のように必ずダミーリードを入れてからリードしてください。
CM71-10139-5
sth
r0,@r1
//FLASH 書込み
lduh
@r2,r4
// ダミー読込み
lduh
@r3,r4
// ポーリングデータ読込み
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527
第 19 章 フラッシュメモリ
19.7 フラッシュメモリプログラミングの注意事項
528
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第 20 章
シリアル書込み接続例
フラッシュメモリ品のシリアル書込み接続例を説
明します。
20.1 シリアル書込み接続例
20.2 シリアル書込み ( 非同期 ) 書込み例
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529
第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
20.1
MB91210 シリーズ
シリアル書込み接続例
MB91210 シリーズではフラッシュ ROM のシリアルオンボード書込み ( 富士通標準 )
をサポートしています。その仕様について以下に解説します。
■ 基本構成
富士通標準シリアルオンボード書込みには , 横河ディジタルコンピュータ株式会社製
AF200 フラッシュマイコンプログラマを使用します。
図 20.1-1 MB91210 シリアル書込み接続の基本構成
ホストインタフェースケーブル(AZ201)
汎用共通ケーブル(AZ210)
AF200
RS232C
フラッシュ
マイコン
プログラマ
+
メモリカード
CLK同期シリアル
フラッシュメモリ
内蔵版
ユーザシステム
スタンドアロンで動作可能
<注意事項>
AF200 フラッシュマイコンプログラマの機能・操作方法および接続用汎用共通ケーブル
(AZ210), コネクタにつきましては , 横河ディジタルコンピュータ株式会社にお問い合わ
せください。
530
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
■ 富士通標準シリアルオンボード書込みに使用する端子
端子
機能
補足説明
MD3,
MD2,
MD1,
MD0
モード端子
フラッシュマイコンプログラマから書込みモードに制御しま
す。
フラッシュシリアル書込みモード :
MD3, MD2, MD1, MD0=0, 1, 0, 0
X0,
X1
発振用端子
書込みモード時に , CPU 内部動作クロックは発振クロック周
波数の 1/2 分周クロックになっています。PLL の設定はでき
ませんのでご注意ください。
なお , シリアル書換え時に使用する発振子は 4MHz 限定とな
ります。
P10,
P11
書込みプログラム起動端子
INITX
リセット端子
−
SIN0
シリアルデータ入力端子
−
SOT0
シリアルデータ出力端子
SCK0
シリアルクロック入力端子
VCC
電源電圧供給端子
書込み電圧をユーザシステムから供給する場合にはフラッ
シュマイコンプログラマとの接続は必要ありません。
接続時にはユーザ側の電源と短絡しないようにしてくださ
い。
VSS
GND 端子
フラッシュマイコンプログラマの GND と共通にします。
P10 に "L" レベル , P11 に "H" レベルを入力してください。
UART をクロック同期モードとして使用します。
<注意事項>
P10, P11, SIN0, SOT0, SCK0 端子をユーザシステムでも使用する場合には , 下図の制御
回路が必要となります ( フラッシュマイコンプログラマの /TICS 信号により , シリアル書
込み中はユーザ回路を切り離すことができます。接続例を参照 )。
AF200
書込み制御端子
フラッシュメモリ内蔵品
書込み制御端子
10k
AF200
/TICS端子
ユーザ回路
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531
第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
■ シリアル書込み接続例
次項にシリアル書込み接続例を示しますので参照してください。
●シリアル書込み接続例 ( ユーザ電源使用時 )
●シリアル書込み接続例 ( フラッシュマイコンプログラマから電源供給時 )
●フラッシュマイコンプログラマとの最小限の接続例 ( ユーザ電源使用時 )
●フラッシュマイコンプログラマとの最小限の接続例 ( ライタから電源供給時 )
532
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
● シリアル書込み接続例 ( ユーザ電源使用時 )
ユーザ電源使用時におけるシリアル書込み接続例を下記に示します。
なお , モード端子 MD2, MD0 にはフラッシュマイコンプログラマ (AF200) の TAUX3,
TMODE よりMD2=1, MD0=0が入力されます(シリアル書換えモード:MD3, MD2, MD1,
MD0=0100B)。
図 20.1-2 フラッシュメモリ内蔵版 内部ベクタモード時 シリアル書込み接続例 ( ユーザ電源使用時 )
AF200
フラッシュマイコン
プログラマ
TAUX3
TMODE
ユーザシステム
フラッシュメモリ内蔵品
コネクタ
DX10-28S
(19)
MD3
MD2
MD1
MD0
(12)
X0
4MHz
X1
TAUX
/TICS
(23)
P10
(10)
ユーザ回路
/TRES
INITX
(5)
P11
ユーザ回路
TTXD
(13)
SIN0
TRXD
(27)
SOT0
TCK
(6)
SCK0
TVcc
(2)
VCC
GND
(7,8,
14,15,
21,22,
1,28)
3,4,9,11,16,17,18,
20,24,25,26 ピンは
開放
DX10-28S :ライトアングルタイプ
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ユーザ電源
VSS
14ピン
1ピン
DX10-28S
28ピン
15ピン
コネクタ (ヒロセ電機製 )のピン配列
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533
第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
<注意事項>
• P10, P11, SIN0, SOT0, SCK0 端子をユーザシステムでも使用する場合には , 上図の制
御回路が必要となります ( フラッシュマイコンプログラマの /TICS 信号により , シリア
ル書込み中はユーザ回路を切り離すことができます )。
AF200
書込み制御端子
フラッシュメモリ内蔵品
書込み制御端子
10k
AF200
/TICS端子
ユーザ回路
• AF200 との接続はユーザ電源が OFF の状態で行ってください。
534
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
● シリアル書込み接続例 ( フラッシュマイコンプログラマから電源供給時 )
フラッシュマイコンプログラマ (AF200) からの電源使用時におけるシリアル書込み接
続例を下記に示します。
なお , モード端子 MD2, MD0 にはフラッシュマイコンプログラマ (AF200) の TAUX3,
TMODE よりMD2=1, MD0=0が入力されます(シリアル書換えモード:MD3, MD2, MD1,
MD0=0100B)。
図 20.1-3 フラッシュメモリ内蔵版 内部ベクタモード時 シリアル書込み接続例
( ライタから電源供給時 )
AF200
フラッシュマイコン
プログラマ
ユーザシステム
フラッシュメモリ内蔵品
コネクタ
DX10-28S
TAUX3
(19)
MD3
MD2
MD1
TMODE
(12)
MD0
X0
4MHz
X1
(23)
TAUX
P10
(10)
/TICS
ユーザ回路
/TRES
INITX
(5)
P11
ユーザ回路
TTXD
(13)
SIN0
TRXD
(27)
SOT0
TCK
(6)
SCK0
Vcc
(3)
VCC
(7,8,
14,15,
21,22,
1,28)
GND
電源レギュレータ
AZ264
ユーザ電源
VSS
14ピン
2,4,9,11,16,17,18,
20,24,25,26 ピンは
開放
DX10-28S
DX10-28S :ライトアングルタイプコネクタ
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1ピン
28ピン
15ピン
(ヒロセ電機製 )のピン配列
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535
第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
<注意事項>
• P10, P11, SIN0, SOT0, SCK0 端子をユーザシステムでも使用する場合には , 上図の制
御回路が必要となります ( フラッシュマイコンプログラマの /TICS 信号により , シリア
ル書込み中はユーザ回路を切り離すことができます )。
AF200
書込み制御端子
フラッシュメモリ内蔵品
書込み制御端子
10k
AF200
/TICS端子
ユーザ回路
• AF200 との接続はユーザ電源が OFF の状態で行ってください。
• 書込み電源を AF200 から供給するときはユーザ電源と短絡しないでください。
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
● フラッシュマイコンプログラマとの最小限の接続例 ( ユーザ電源使用時 )
ユーザ電源使用時におけるフラッシュマイコンプログラマ (AF200) との最小限の接続
例を下記に示します。フラッシュメモリ書込み時に , 各端子を下記のように設定して頂
ければ , MD3, MD2, MD1, MD0, P10, P11 とフラッシュマイコンプログラマとの接続は
必要ありません ( シリアル書換えモード:MD3, MD2, MD1, MD0=0100B)。
図 20.1-4 ユーザ電源使用時
フラッシュメモリ内蔵品
MD3
AF200
フラッシュマイコン
プログラマ
ユーザシステム
シリアル書換え時 1
MD2
シリアル書換え時 0
MD1
MD0
シリアル書換え時 0
X0
4MHz
X1
シリアル書換え時 0
P10
ユーザ回路
P11
シリアル書換え時 1
ユーザ回路
コネクタ
DX10-28S
/TRES
(5)
INITX
TTXD
(13)
SIN0
TRXD
(27)
SOT0
TCK
TVcc
(6)
SCK0
(2)
VCC
GND
(7,8,
14,15,
21,22,
1,28)
ユーザ電源
VSS
14ピン
3,4,9,10,11,12,16,17,
18,19,20,23,24,25,26ピンは
開放
DX10-28S
28ピン
DX10-28S:ライトアングルタイプ
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1ピン
15ピン
コネクタ(ヒロセ電機製)のピン配列
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
<注意事項>
• SIN0, SOT0, SCK0 端子をユーザシステムでも使用する場合には , 上図の制御回路が必
要となります ( フラッシュマイコンプログラマの /TICS 信号により , シリアル書込み中
はユーザ回路を切り離すことができます )。
AF200
書込み制御端子
フラッシュメモリ内蔵品
書込み制御端子
10k
AF200
/TICS端子
ユーザ回路
• AF200 との接続はユーザ電源が OFF の状態で行ってください。
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
● フラッシュマイコンプログラマとの最小限の接続例 ( ライタから電源供給時 )
フラッシュマイコンプログラマ (AF200) からの電源供給時におけるフラッシュマイコ
ンプログラマ (AF200) との最小限の接続例を下記に示します。
フラッシュメモリ書込み時に , 各端子を下記のように設定すると , MD3, MD2, MD1,
MD0, P10, P11 とフラッシュマイコンプログラマとの接続は必要ありません ( シリアル
書換えモード:MD3, MD2, MD1, MD0=0100B)。
図 20.1-5 フラッシュマイコンプログラマから電源供給時
フラッシュメモリ内蔵品
MD3
AF200
フラッシュマイコン
プログラマ
ユーザシステム
シリアル書換え時 1
MD2
シリアル
書換え時 0
MD1
MD0
シリアル書換え時 0
X0
4MHz
X1
P10
シリアル
書換え時 0
ユーザ回路
P11
シリアル書換え時 1
ユーザ回路
コネクタ
DX10-28S
/TRES
TTXD
TRXD
TCK
(5)
(13)
(27)
(6)
INITX
SIN0
SOT0
SCK0
Vcc
(3)
VCC
GND
(7,8,
14,15,
21,22,
1,28)
電源レギュレータ
AZ264
ユーザ電源
VSS
14ピン
2,4,9,10,11,12,
16,17,18,19,20,
23,24,25,26ピンは開放
DX10-28S
28ピン
DX10-28S:ライトアングルタイプ
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1ピン
15ピン
コネクタ(ヒロセ電機製)のピン配列
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
MB91210 シリーズ
<注意事項>
• SIN0, SOT0, SCK0 端子をユーザシステムでも使用する場合には , 上図の制御回路が必
要となります ( フラッシュマイコンプログラマの /TICS 信号により , シリアル書込み中
はユーザ回路を切り離すことができます )。
AF200
書込み制御端子
10k
フラッシュメモリ内蔵品
書込み制御端子
AF200
/TICS端子
ユーザ回路
• AF200 との接続はユーザ電源が OFF の状態で行ってください。
• 書込み電源を AF200 から供給するときはユーザ電源と短絡しないでください。
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第 20 章 シリアル書込み接続例
20.1 シリアル書込み接続例
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■ AF200 フラッシュマイコンプログラマシステム構成
( 横河ディジタルコンピュータ株式会社製 )
型格
本
体
機能
AF220
/AC4P
イーサネットインタフェースモデル
/100V ∼ 220V 電源アダプタ
AF210
/AC4P
スタンダードモデル
/100V ∼ 220V 電源アダプタ
AF120
/AC4P
単キーイーサネットインタフェースモデル
/100V ∼ 220V 電源アダプタ
AF110
/AC4P
単キーモデル
/100V ∼ 220V 電源アダプタ
AZ221
ライタ専用 PC-AT 用 RS232C ケーブル
AZ210
標準ターゲットプローブ (a) 長さ:1 m
FF003
富士通製 FR フラッシュマイコン用コントロールモジュール
AZ290
リモートコントローラ
/P2
2M バイト PC Card (Option) フラッシュメモリ容量 128K バイトまで
/P4
4M バイト PC Card (Option) フラッシュメモリ容量 512K バイトまで
問い合せ先:横河ディジタルコンピュータ株式会社
電話:042-333-6224
■ 原発振クロック周波数について
フラッシュメモリ書込み時に使用可能な原発振クロックは 4.0MHz です。
■ その他の注意事項
シリアルライタを用いてフラッシュメモリ書込み時のポート状態は , 書込みに使用して
いる端子を除きリセット状態と同じです。
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第 20 章 シリアル書込み接続例
20.2 シリアル書込み ( 非同期 ) 書込み例
20.2
MB91210 シリーズ
シリアル書込み ( 非同期 ) 書込み例
■ 基本構成図
図 20.2-1 シリアル書込み ( 非同期 ) 接続の基本構成
RS232Cドライバ
ユーザシステム
RS232C
UARTによる通信
フラッシュメモリ
内蔵品
パソコンから RS232C を使い , ユーザシステムに実装されているフラッシュ内蔵マイコンの
フラッシュメモリの書換えを行うことができます。
なお , ユーザシステム上に RS232C ドライバがあり , マイコンの UART と通信できることが
条件となります。
542
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第 20 章 シリアル書込み接続例
20.2 シリアル書込み ( 非同期 ) 書込み例
MB91210 シリーズ
■ プログラマによるオンボード書換え接続例
ユーザシステム
フラッシュメモリ内蔵品
MD3
1
シリアル書換え時 1
MD2
0
シリアル書換え時 0
1
MD1
0
1
シリアル書換え時 0
MD0
0
1
0
1
P10
シリアル書換え時 0
ユーザ回路
0
P11
シリアル書換え時 0
P12
ユーザ
回路
X0
4MHz
X1
RS232C
ドライバ
INITX
SIN
SOT
UARTによる通信
RS232C
MD3, MD2, MD1, MD0 端子 , P10, P11,P12 端子は PC 側からは制御できませんので , ユー
ザシステム上で設定してください。
また, シリアル書換え中はMD3, MD2, MD1, MD0端子,
P10, P11,P12 端子の設定後 , INITX を "L" から "H" にすることによりシリアル書換え
モードとなりますので , PC からシリアル書換え可能となります。
シリアル書換え終了後 , MD2, MD1, MD0 端子は通常使われるモードに , P10, P11,P12 端
子はユーザ回路側に切り換え , INITX を "L" から "H" にすることによりユーザプログラ
ムを実行します。
<注意事項>
将来的に , 横河ディジタルコンピュータ製シリアルプログラマを用いた量産書込みを行う
場合には , 各品種のハードウェアマニュアルに記載のシリアル書込み接続例を参考に , シ
リアルクロック端子のパターンを基板上に引いておくことをお勧めいたします。
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第 20 章 シリアル書込み接続例
20.2 シリアル書込み ( 非同期 ) 書込み例
MB91210 シリーズ
■ 本プログラマがオンボード書換えに使用する端子
端子
機能
補足説明
MD3,
MD2,
MD1,
MD0
モード端子
フラッシュ書換え時に制御してください。
MD3="L" , MD2="H", MD1=MD0="L" に設定することにより
フラッシュ書換えモードになります。
P10,
P11,
P12
書込みプログラム起動端子
フラッシュ書換えモード時に P10=P11="L" に設定します。
P12 は , 原発振 4MHz 時 "L",5MHz 時 "H" に設定します。
INITX
リセット端子
MD3, MD2, MD1, MD0 端子 , P10, P11, P12 端子をフラッ
シュ書換えモードに設定してからリセットを解除してくだ
さい。
SIN0
シリアルデータ入力端子
UART を使用します。
SOT0
シリアルデータ出力端子
UART を使用します。
X0, X1
発振用端子
書込みモード時に , CPU 内部動作クロックは発振クロック
周波数の 1/2 分周になっています。PLL は使用できません
のでご注意ください。
VCC
電源電圧
VSS
GND 端子
544
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CM71-10139-5
第 20 章 シリアル書込み接続例
20.2 シリアル書込み ( 非同期 ) 書込み例
MB91210 シリーズ
■ 各端子のタイミングチャート
マイコンの各端子には , INITX 端子の入力を基準にして , 下記のようなタイミングで入
力を行ってください。
INITX の立上りに対する各信号のセットアップ時間とホールド時間の Min 値
P10, P11, P12 は書込みプログラム起動端子を , SIN はシリアルデータ入力端子を示して
おります。
"H"
INITX
5tcp
"L"
MD0
"H"
tcp
"L"
MD1
"H"
tcp
"L"
MD2
"H"
tcp
"L"
MD3
"H"
tcp
"L"
"H"
P10, P11, P12
tcp
tcp×250
"L"
SIN
"H"
tcp×3500(Min)
データ
"L"
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
545
第 20 章 シリアル書込み接続例
20.2 シリアル書込み ( 非同期 ) 書込み例
546
MB91210 シリーズ
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
付録
付録 A I/O マップ
付録 B 割込みベクタ
付録 C 各 CPU ステートにおける端子状態
付録 D 命令一覧
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
547
付録
付録 A I/O マップ
付録 A
MB91210 シリーズ
I/O マップ
メモリ空間と周辺リソースの各レジスタの対応を示します。
[ 表の見方 ]
アドレス
+0
PDR0 (R/W) B
XXXXXXXX
000000H
レジスタ
+1
+2
PDR1 (R/W) B PDR2 (R/W) B
XXXXXXXX
XXXXXXXX
+3
PDR3 (R/W) B
XXXXXXXX
ブロック
T-unit
ポートデータレジスタ
リード/ライト属性, アクセス単位
(B:バイト, H:ハーフワード, W:ワード)
リセット後のレジスタ初期値
レジスタ名(1コラムのレジスタが4n番地, 2コラムが4n+1番地・・・)
最左のレジスタ番地(ワードでアクセスした際は, 1コラム目の
レジスタがデータのMSB側となる)
<注意事項>
レジスタのビット値は , 以下のように初期値を表します。
"1":初期値 "1"
"0":初期値 "0"
"X":初期値 "X"
"-" :その位置に物理的にレジスタがない
記述されていないデータアクセス属性によるアクセスは禁止です。
548
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CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (1 / 18)
アドレス
レジスタ
+0
PDR0
(R/W) B, H, W
XXXXXXXX
PDR4
(R/W) B, H, W
XXXXXXXX
PDR8
(R/W) B, H, W
--XXXXXX
PDRC
(R/W) B, H, W
XXXXXXXX
+1
PDR1
(R/W) B, H, W
XXXXXXXX
PDR5
(R/W) B, H, W
XXXXXXXX
PDR9
(R/W) B, H, W
XXXXXXXX
PDRD
(R/W) B, H, W
XXXXXXXX
+2
PDR2
(R/W) B, H, W
XXXXXXXX
PDR6
(R/W) B, H, W
---XXXXX
PDRA
(R/W) B, H, W
XXXXXXXX
PDRE
(R/W) B, H, W
-----XXX
+3
PDR3
(R/W) B, H, W
XXXXXXXX
PDR7
(R/W) B, H, W
XXXXXXXX
PDRB
(R/W) B, H, W
XXXXXXXX
PDRF
(R/W) B, H, W
XXXXXXXX
―
―
―
―
000040H
EIRR0
(R/W) B, H, W
00000000
ENIR0
(R/W) B, H, W
00000000
000044H
DICR
(R/W) B, H, W
-------0
HRCL
(R/W, R) B
0--11111
000000H
000004H
000008H
00000CH
ブロック
ポートデータ
レジスタ
000010H
∼
00003CH
000048H
00004CH
000050H
000054H
000058H
00005CH
CM71-10139-5
TMRLR0
(W) H, W
XXXXXXXX XXXXXXXX
―
―
TMRLR1
(W) H, W
XXXXXXXX XXXXXXXX
―
―
TMRLR2
(W) H, W
XXXXXXXX XXXXXXXX
―
―
予約
ELVR0
(R/W) B, H, W
00000000 00000000
外部割込み
(INT0 ∼ INT7)
―
遅延割込み
モジュール /
ホールド
リクエスト
TMR0
(R) H, W
XXXXXXXX XXXXXXXX
TMCSR0
(R/W, R) B, H, W
----0000 00000000
TMR1
(R) H, W
XXXXXXXX XXXXXXXX
TMCSR1
(R/W, R) B, H, W
----0000 00000000
TMR2
(R) H, W
XXXXXXXX XXXXXXXX
TMCSR2
(R/W, R) B, H, W
----0000 00000000
FUJITSU MICROELECTRONICS LIMITED
リロードタイマ 0
リロードタイマ 1
リロードタイマ 2
549
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (2 / 18)
レジスタ
アドレス
+0
+1
+2
SCR0
SMR0
SSR0
000060H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
00000000
00000000
00001000
ECCR0
ESCR0
BGR10
(R/W, R, W)
(R/W) B, H, W
(R/W) B, H, W
000064H
B, H, W
00000100
10000000
000000XX
SCR5
SMR5
SSR5
000068H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
00000000
00000000
00001000
ECCR5
ESCR5
BGR15
(R/W, R, W)
(R/W) B, H, W
00006CH (R/W) B, H, W
B, H, W
00000100
10000000
000000XX
SCR6
SMR6
SSR6
000070H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
00000000
00000000
00001000
ECCR6
ESCR6
BGR16
(R/W, R, W)
(R/W) B, H, W
(R/W) B, H, W
000074H
B, H, W
00000100
10000000
000000XX
000078H
∼
0000ACH
―
―
BGR00
(R/W) B, H, W
00000000
ブロック
UART 0
RDR5/TDR5
(R/W) B, H, W
00000000
BGR05
(R/W) B, H, W
00000000
UART 5
RDR6/TDR6
(R/W) B, H, W
00000000
BGR06
(R/W) B, H, W
00000000
―
SCR1
SMR1
SSR1
0000B0H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
00000000
00000000
00001000
ECCR1
ESCR1
BGR11
(R/W, R, W)
(R/W) B, H, W
0000B4H (R/W) B, H, W
B, H, W
00000100
10000000
000000XX
SCR2
SMR2
SSR2
0000B8H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
00000000
00000000
00001000
ECCR2
ESCR2
BGR12
(R/W, R, W)
(R/W) B, H, W
0000BCH (R/W) B, H, W
B, H, W
00000100
10000000
000000XX
SCR3
SMR3
SSR3
0000C0H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
00000000
00000000
00001000
ECCR3
ESCR3
BGR13
(R/W, R, W)
(R/W) B, H, W
0000C4H (R/W) B, H, W
B, H, W
00000100
10000000
000000XX
550
+3
RDR0/TDR0
(R/W) B, H, W
00000000
―
UART 6
予約
RDR1/TDR1
(R/W) B, H, W
00000000
BGR01
(R/W) B, H, W
00000000
UART 1
RDR2/TDR2
(R/W) B, H, W
00000000
BGR02
(R/W)B, H, W
00000000
UART 2
RDR3/TDR3
(R/W) B, H, W
00000000
BGR03
(R/W) B, H, W
00000000
FUJITSU MICROELECTRONICS LIMITED
UART 3
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (3 / 18)
アドレス
レジスタ
+0
+1
+2
+3
SCR4
SMR4
SSR4
RDR4/TDR4
0000C8H (R/W, W) B, H, W (R/W, W) B, H, W (R/W, R) B, H, W
(R/W) B, H, W
00000000
00000000
00001000
00000000
ECCR4
ESCR4
BGR14
BGR04
(R/W, R, W)
(R/W) B, H, W
0000CCH (R/W) B, H, W
(R/W) B, H, W
B, H, W
00000100
10000000
00000000
000000XX
EIRR1
ENIR1
ELVR1
(R/W) B, H, W
(R/W) B, H, W
0000D0H (R/W) B, H, W
00000000
00000000
00000000 00000000
TCDT0
TCCS0
(R/W) H, W
(R/W)
B, H, W
0000D4H
―
00000000 00000000
00000000
TCDT1
TCCS1
(R/W) H, W
(R/W)
B, H, W
0000D8H
―
00000000 00000000
00000000
TCDT2
TCCS2
(R/W) H, W
(R/W) B, H, W
0000DCH
―
00000000 00000000
00000000
TCDT3
TCCS3
(R/W) H, W
(R/W) B, H, W
0000E0H
―
00000000 00000000
00000000
IPCP1
IPCP0
(R) H, W
(R) H, W
0000E4H
XXXXXXXX XXXXXXXX
XXXXXXXX XXXXXXXX
ICS01
(R/W) B, H, W
0000E8H
―
―
―
00000000
IPCP3
IPCP2
(R) H, W
0000ECH
(R) H, W
XXXXXXXX XXXXXXXX
XXXXXXXX XXXXXXXX
ICS23
(R/W)
B, H, W
0000F0H
―
―
―
00000000
IPCP5
IPCP4
(R) H, W
0000F4H
(R) H, W
XXXXXXXX XXXXXXXX
XXXXXXXX XXXXXXXX
ICS45
(R/W)
B, H, W
0000F8H
―
―
―
00000000
IPCP7
IPCP6
(R) H, W
0000FCH
(R) H, W
XXXXXXXX XXXXXXXX
XXXXXXXX XXXXXXXX
ICS67
(R/W) B, H, W
000100H
―
―
―
00000000
000104H
―
―
―
―
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
ブロック
UART 4
外部割込み
(INT8 ∼ INT15)
フリーラン
タイマ 0
フリーラン
タイマ 1
フリーラン
タイマ 2
フリーラン
タイマ 3
インプット
キャプチャ 0, 1
インプット
キャプチャ 2, 3
インプット
キャプチャ 4, 5
インプット
キャプチャ 6, 7
予約
551
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (4 / 18)
アドレス
000108H
00010CH
000110H
000114H
000118H
00011CH
レジスタ
+0
+1
+2
+3
OCCP1
(R/W) H, W
XXXXXXXX XXXXXXXX
OCCP3
(R/W) H, W
XXXXXXXX XXXXXXXX
OCCP0
(R/W) H, W
XXXXXXXX XXXXXXXX
OCCP2
(R/W) H, W
XXXXXXXX XXXXXXXX
OCS23
(R/W) B, H, W
11101100 00001100
OCS01
(R/W) B, H, W
11101100 00001100
OCCP5
(R/W) H, W
XXXXXXXX XXXXXXXX
OCCP7
(R/W) H, W
XXXXXXXX XXXXXXXX
OCCP4
(R/W) H, W
XXXXXXXX XXXXXXXX
OCCP6
(R/W) H, W
XXXXXXXX XXXXXXXX
OCS67
(R/W) B, H, W
11101100 00001100
OCS45
(R/W) B, H, W
11101100 00001100
ブロック
アウトプット
コンペア 0, 1
アウトプット
コンペア 2, 3
アウトプット
コンペア
コントロール
0∼3
アウトプット
コンペア 4, 5
アウトプット
コンペア 6, 7
アウトプット
コンペア
コントロール
4∼7
000120H
∼
000140H
000144H
000148H
00014CH
000150H
000154H
000158H
00015CH
000160H
552
―
―
WTDBL
(R/W) B
―
------00
WTBR2
(R/W) B
―
---XXXXX
WTHR
WTMR
(R/W) B, H
(R/W) B, H
---XXXXX
--XXXXXX
ADERH
(R/W) B, H, W
00000000 00000000
ADCS1
ADCS0
(R/W) B, H, W
(R/W, R) B, H, W
00000000
00000000
ADCT1
ADCT0
(R/W) B, H, W
(R/W) B, H, W
00010000
00101100
CUCR
(R/W, R) B, H, W
―
00000000
CUTR1
(R) B, H, W
00000000 00000000
―
―
WTCR
(R/W, R) B, H
00000000 000-00-0
WTBR1
WTBR0
(R/W) B
(R/W) B
XXXXXXXX
XXXXXXXX
WTSR
(R/W) B
―
--XXXXXX
ADERL
(R/W) B, H, W
00000000 00000000
ADCR1
ADCR0
(R) B, H, W
(R) B, H, W
------XX
XXXXXXXX
ADSCH
ADECH
(R/W) B, H, W
(R/W) B, H, W
---00000
---00000
CUTD
(R/W) B, H, W
10000000 00000000
CUTR2
(R) B, H, W
00000000 00000000
FUJITSU MICROELECTRONICS LIMITED
予約
リアルタイム
クロック
A/D コンバータ
サブクロック
補正ユニット
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (5 / 18)
レジスタ
アドレス
+0
+1
+2
+3
―
―
―
―
ブロック
000164H
∼
0001A4H
0001A8H
0001ACH
0001B0H
0001B4H
0001B8H
0001BCH
0001C0H
0001C4H
0001C8H
0001CCH
0001D0H
0001D4H
0001D8H
0001DCH
0001E0H
0001E4H
0001E8H
0001ECH
CANPRE
(R/W, R) B, H, W
00000000
―
PRLH0
(R/W) B, H, W
XXXXXXXX
PRLH2
(R/W) B, H, W
XXXXXXXX
PPGC0
(R/W) B, H, W
0000000X
―
PRLH4
(R/W) B, H, W
XXXXXXXX
PRLH6
(R/W) B, H, W
XXXXXXXX
PPGC4
(R/W) B, H, W
0000000X
―
PRLH8
(R/W) B, H, W
XXXXXXXX
PRLHA
(R/W) B, H, W
XXXXXXXX
PPGC8
(R/W) B, H, W
0000000X
―
PRLHC
(R/W) B, H, W
XXXXXXXX
PRLHE
(R/W) B, H, W
XXXXXXXX
PPGCC
(R/W) B, H, W
0000000X
―
CM71-10139-5
―
―
PRLL0
(R/W) B, H, W
XXXXXXXX
PRLL2
(R/W) B, H, W
XXXXXXXX
PPGC1
(R/W) B, H, W
0000000X
―
PRLL4
(R/W) B, H, W
XXXXXXXX
PRLL6
(R/W) B, H, W
XXXXXXXX
PPGC5
(R/W) B, H, W
0000000X
―
PRLL8
(R/W) B, H, W
XXXXXXXX
PRLLA
(R/W) B, H, W
XXXXXXXX
PPGC9
(R/W) B, H, W
0000000X
―
PRLLC
(R/W) B, H, W
XXXXXXXX
PRLLE
(R/W) B, H, W
XXXXXXXX
PPGCD
(R/W) B, H, W
0000000X
―
EISSR
(R/W) B, H, W
00000000 00000000
―
―
PRLH1
PRLL1
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PRLH3
PRLL3
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PPGC2
PPGC3
(R/W) B, H, W
(R/W) B, H, W
0000000X
0000000X
―
―
PRLH5
PRLL5
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PRLH7
PRLL7
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PPGC6
PPGC7
(R/W) B, H, W
(R/W) B, H, W
0000000X
0000000X
―
―
PRLH9
PRLL9
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PRLHB
PRLLB
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PPGCA
PPGCB
(R/W) B, H, W
(R/W) B, H, W
0000000X
0000000X
―
―
PRLHD
PRLLD
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PRLHF
PRLLF
(R/W) B, H, W
(R/W) B, H, W
XXXXXXXX
XXXXXXXX
PPGCE
PPGCF
(R/W) B, H, W
(R/W) B, H, W
0000000X
0000000X
―
―
FUJITSU MICROELECTRONICS LIMITED
予約
CAN クロック
プリスケーラ /
外部割込選択
予約
PPG 0 ∼ PPG 3
予約
PPG 4 ∼ PPG 7
予約
PPG 8 ∼ PPG B
予約
PPG C ∼ PPG F
予約
553
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (6 / 18)
アドレス
0001F0H
レジスタ
+0
TRG1
(R/W) B, H, W
00000000
+1
TRG0
(R/W) B, H, W
00000000
+2
REVC1
(R/W) B, H, W
00000000
+3
REVC0
(R/W) B, H, W
00000000
―
―
―
―
ブロック
PPG 0 ∼ PPG F
AP/INV
0001F4H
∼
0001FCH
DMACA0
(R/W, R) B, H, W *1
00000000 00000000 00000000 00000000
DMACB0
(R/W) B, H, W
00000000 00000000 00000000 00000000
DMACA1
(R/W, R) B, H, W *1
00000000 00000000 00000000 00000000
DMACB1
(R/W) B, H, W
00000000 00000000 00000000 00000000
DMACA2
(R/W, R) B, H, W *1
00000000 00000000 00000000 00000000
DMACB2
(R/W) B, H, W
00000000 00000000 00000000 00000000
DMACA3
(R/W, R) B, H, W *1
00000000 00000000 00000000 00000000
DMACB3
(R/W) B, H, W
00000000 00000000 00000000 00000000
DMACA4
(R/W, R) B, H, W *1
00000000 00000000 00000000 00000000
DMACB4
(R/W) B, H, W
00000000 00000000 00000000 00000000
000200H
000204H
000208H
00020CH
000210H
000214H
000218H
00021CH
000220H
000224H
予約
DMA
コントローラ
000228H
∼
00023CH
―
―
―
―
DMACR
(R/W, R) B, H, W
00000000 00000000 00000000 00000000
000240H
予約
DMA
コントローラ
000244H
∼
0003ECH
554
―
―
―
FUJITSU MICROELECTRONICS LIMITED
―
予約
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (7 / 18)
レジスタ
アドレス
0003F0H
0003F4H
0003F8H
0003FCH
000400H
000404H
000408H
00040CH
+0
+1
+2
+3
BSD0
(W) W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
BSD1
(R/W) W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
BSDC
(W) W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
BSRR
(R) W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
DDR0
DDR1
DDR2
DDR3
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
00000000
00000000
00000000
00000000
DDR4
DDR5
DDR6
DDR7
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
00000000
00000000
---00000
00000000
DDR8
DDR9
DDRA
DDRB
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
--000000
00000000
00000000
00000000
DDRC
DDRD
DDRE
DDRF
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
(R/W) B, H, W
00000000
00000000
-----000
00000000
ブロック
ビットサーチ
モジュール
データ方向
レジスタ
000410H
∼
00041CH
000420H
000424H
000428H
00042CH
―
―
―
―
予約
PFR0
(R/W) B, H, W
0000-00PFR4
(R/W) B, H, W
00000000
PFR8
(R/W) B, H, W
000----PFRC
(R/W) B, H, W
--------
PFR1
(R/W) B, H, W
00-00-0PFR5
(R/W) B, H, W
-0000000
PFR9
(R/W) B, H, W
00000000
PFRD
(R/W) B, H, W
00-00-0-
PFR2
(R/W) B, H, W
00000000
PFR6
(R/W) B, H, W
------00
PFRA
(R/W) B, H, W
-----000
PFRE
(R/W) B, H, W
-----00-
PFR3
(R/W) B, H, W
------00
PFR7
(R/W) B, H, W
00000-0PFRB
(R/W) B, H, W
-------PFRF
(R/W) B, H, W
--------
ポート
ファンクション
レジスタ
―
―
―
―
予約
000430H
∼
00043CH
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
555
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (8 / 18)
アドレス
000440H
000444H
000448H
00044CH
000450H
000454H
000458H
00045CH
000460H
000464H
000468H
00046CH
レジスタ
+0
ICR00
(R, R/W) B, H, W
---11111
ICR04
(R, R/W) B, H, W
---11111
ICR08
(R, R/W) B, H, W
---11111
ICR12
(R, R/W) B, H, W
---11111
ICR16
(R, R/W) B, H, W
---11111
ICR20
(R, R/W) B, H, W
---11111
ICR24
(R, R/W) B, H, W
---11111
ICR28
(R, R/W) B, H, W
---11111
ICR32
(R, R/W) B, H, W
---11111
ICR36
(R, R/W) B, H, W
---11111
ICR40
(R, R/W) B, H, W
---11111
ICR44
(R, R/W) B, H, W
---11111
+1
ICR01
(R, R/W) B, H, W
---11111
ICR05
(R, R/W) B, H, W
---11111
ICR09
(R, R/W) B, H, W
---11111
ICR13
(R, R/W) B, H, W
---11111
ICR17
(R, R/W) B, H, W
---11111
ICR21
(R, R/W) B, H, W
---11111
ICR25
(R, R/W) B, H, W
---11111
ICR29
(R, R/W) B, H, W
---11111
ICR33
(R, R/W) B, H, W
---11111
ICR37
(R, R/W) B, H, W
---11111
ICR41
(R, R/W) B, H, W
---11111
ICR45
(R, R/W) B, H, W
---11111
+2
ICR02
(R, R/W) B, H, W
---11111
ICR06
(R, R/W) B, H, W
---11111
ICR10
(R, R/W) B, H, W
---11111
ICR14
(R, R/W) B, H, W
---11111
ICR18
(R, R/W) B, H, W
---11111
ICR22
(R, R/W) B, H, W
---11111
ICR26
(R, R/W) B, H, W
---11111
ICR30
(R, R/W) B, H, W
---11111
ICR34
(R, R/W) B, H, W
---11111
ICR38
(R, R/W) B, H, W
---11111
ICR42
(R, R/W) B, H, W
---11111
ICR46
(R, R/W) B, H, W
---11111
+3
ICR03
(R, R/W) B, H, W
---11111
ICR07
(R, R/W) B, H, W
---11111
ICR11
(R, R/W) B, H, W
---11111
ICR15
(R, R/W) B, H, W
---11111
ICR19
(R, R/W) B, H, W
---11111
ICR23
(R, R/W) B, H, W
---11111
ICR27
(R, R/W) B, H, W
---11111
ICR31
(R, R/W) B, H, W
---11111
ICR35
(R, R/W) B, H, W
---11111
ICR39
(R, R/W) B, H, W
---11111
ICR43
(R, R/W) B, H, W
---11111
ICR47
(R, R/W) B, H, W
---11111
―
―
―
―
ブロック
割込み制御
回路
000470H
∼
00047CH
556
FUJITSU MICROELECTRONICS LIMITED
予約
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (9 / 18)
レジスタ
アドレス
+0
RSRR
000480H (R, R/W) B, H, W
X-***-00*2
CLKR
(R/W) B, H, W
000484H
00000000
ブロック
000488H
―
―
00048CH
―
OSCR
(R/W, W) B
000XX000
PLLC
(R/W, R) B, H, W
X1000101
―
+2
TBCR
(R/W, R) B, H, W
00XXXX11
DIVR0
(R/W) B, H, W
00000011
OSCCR
(R/W) B
XXXXXXX0
―
―
―
―
―
―
―
―
―
―
―
予約
PPER0
(R/W) B, H, W
00000000
PPER4
(R/W) B, H, W
00000000
PPER8
(R/W) B, H, W
--000000
PPERC
(R/W) B, H, W
00000000
PPER1
(R/W) B, H, W
00000000
PPER5
(R/W) B, H, W
00000000
PPER9
(R/W) B, H, W
00000000
PPERD
(R/W) B, H, W
00000000
PPER2
(R/W) B, H, W
00000000
PPER6
(R/W) B, H, W
---00000
PPERA
(R/W) B, H, W
00000000
PPERE
(R/W) B, H, W
-----000
PPER3
(R/W) B, H, W
00000000
PPER7
(R/W) B, H, W
00000000
PPERB
(R/W) B, H, W
00000000
PPERF
(R/W) B, H, W
00000000
ポートプルアッ
プ / プルダウン
許可レジスタ
―
―
―
―
予約
PPCR0
(R/W) B, H, W
11111111
PPCR4
(R/W) B, H, W
11111111
PPCR8
(R/W) B, H, W
--111111
PPCRC
(R/W) B, H, W
11111111
PPCR1
(R/W) B, H, W
11111111
PPCR5
(R/W) B, H, W
11111111
PPCR9
(R/W) B, H, W
11111111
PPCRD
(R/W) B, H, W
11111111
PPCR2
(R/W) B, H, W
11111111
PPCR6
(R/W) B, H, W
---11111
PPCRA
(R/W) B, H, W
11111111
PPCRE
(R/W) B, H, W
-----111
PPCR3
(R/W) B, H, W
11111111
PPCR7
(R/W) B, H, W
11111111
PPCRB
(R/W) B, H, W
11111111
PPCRF
(R/W) B, H, W
11111111
ポートプルアッ
プ / プルダウンコ
ントロールレジ
スタ
000490H
000494H
+1
STCR
(R/W) B, H, W
00110011
WPR
(W) B, H, W
XXXXXXXX
+3
CTBR
(W) B, H, W
XXXXXXXX
DIVR1
(R/W) B, H, W
00000000
―
予約
メイン発振
安定待ちタイマ
クロック制御
回路
―
PLL
コントローラ
000498H
∼
0004FCH
000500H
000504H
000508H
00050CH
000510H
∼
00051CH
000520H
000524H
000528H
00052CH
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
557
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (10 / 18)
アドレス
レジスタ
ブロック
+0
+1
+2
+3
―
―
―
―
PILR0
(R/W) B, H, W
00000000
PILR4
(R/W) B, H, W
00000000
PILR8
(R/W) B, H, W
--000000
PILRC
(R/W) B, H, W
00000000
PILR1
(R/W) B, H, W
00000000
PILR5
(R/W) B, H, W
00000000
PILR9
(R/W) B, H, W
00000000
PILRD
(R/W) B, H, W
00000000
PILR2
(R/W) B, H, W
00000000
PILR6
(R/W) B, H, W
---00000
PILRA
(R/W) B, H, W
00000000
PILRE
(R/W) B, H, W
-----000
PILR3
(R/W) B, H, W
00000000
PILR7
(R/W) B, H, W
00000000
PILRB
(R/W) B, H, W
00000000
PILRF
(R/W) B, H, W
00000000
―
―
―
―
予約
PIDR0
(R) B, H, W
XXXXXXXX
PIDR4
(R) B, H, W
XXXXXXXX
PIDR8
(R) B, H, W
--XXXXXX
PIDRC
(R) B, H, W
XXXXXXXX
PIDR1
(R) B, H, W
XXXXXXXX
PIDR5
(R) B, H, W
XXXXXXXX
PIDR9
(R) B, H, W
XXXXXXXX
PIDRD
(R) B, H, W
XXXXXXXX
PIDR2
(R) B, H, W
XXXXXXXX
PIDR6
(R) B, H, W
---XXXXX
PIDRA
(R) B, H, W
XXXXXXXX
PIDRE
(R) B, H, W
-----XXX
PIDR3
(R) B, H, W
XXXXXXXX
PIDR7
(R) B, H, W
XXXXXXXX
PIDRB
(R) B, H, W
XXXXXXXX
PIDRF
(R) B, H, W
XXXXXXXX
入力データ
ダイレクトリー
ドレジスタ
―
―
―
―
予約
000530H
∼
00053CH
000540H
000544H
000548H
00054CH
予約
ポート入力レベ
ルセレクトレジ
スタ
ポート入力レベ
ルセレクトレジ
スタ
000550H
∼
00061CH
000620H
000624H
000628H
00062CH
000630H
∼
000FFCH
558
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (11 / 18)
レジスタ
アドレス
+0
+1
+2
+3
DMASA0
(R/W) W
00000000 00000000 00000000 00000000
DMADA0
(R/W) W
00000000 00000000 00000000 00000000
DMASA1
(R/W) W
00000000 00000000 00000000 00000000
DMADA1
(R/W) W
00000000 00000000 00000000 00000000
DMASA2
(R/W) W
00000000 00000000 00000000 00000000
DMADA2
(R/W) W
00000000 00000000 00000000 00000000
DMASA3
(R/W) W
00000000 00000000 00000000 00000000
DMADA3
(R/W) W
00000000 00000000 00000000 00000000
DMASA4
(R/W) W
00000000 00000000 00000000 00000000
DMADA4
(R/W) W
00000000 00000000 00000000 00000000
001000H
001004H
001008H
00100CH
001010H
001014H
001018H
00101CH
001020H
001024H
ブロック
DMA
コントローラ
001028H
∼
006FFCH
007000H
007004H
―
FLCR
(R/W, R) B, H, W
0000X101
FLWC
(R/W) B, H, W
01011011
―
―
―
―
―
―
予約
フラッシュ
インタフェース
―
―
―
―
―
―
007008H
∼
01FFFCH
CM71-10139-5
―
FUJITSU MICROELECTRONICS LIMITED
予約
559
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (12 / 18)
アドレス
020000H
020004H
020008H
02000CH
020010H
020014H
020018H
02001CH
020020H
020024H
レジスタ
+0
+1
CTRLR0
(R/W, R) B, H, W
00000000 00000001
ERRCNT0
(R) B, H, W
00000000 00000000
INTR0
(R) B, H, W
00000000 00000000
BRPER0
(R, R/W) B, H, W
00000000 00000000
IF1CREQ0
(R/W, R) B, H, W
00000000 00000001
IF1MSK20
(R/W, R) B, H, W
11111111 11111111
IF1ARB20
(R/W) B, H, W
00000000 00000000
IF1MCTR0
(R/W, R) B, H, W
00000000 00000000
IF1DTA10
(R/W) B, H, W
00000000 00000000
IF1DTB10
(R/W) B, H, W
00000000 00000000
+2
+3
STATR0
(R/W, R) B, H, W
00000000 00000000
BTR0
(R/W, R) B, H, W
00100011 00000001
TESTR0
(R/W, R) B, H, W
00000000 r0000000*3
―
ブロック
CAN
コントローラ 0
―
IF1CMSK0
(R/W, R) B, H, W
00000000 00000000
IF1MSK10
(R/W) B, H, W
11111111 11111111
IF1ARB10
(R/W) B, H, W
00000000 00000000
CAN
コントローラ 0
―
―
IF1DTA20
(R/W) B, H, W
00000000 00000000
IF1DTB20
(R/W) B, H, W
00000000 00000000
020028H
∼
02002CH
020030H
020034H
―
―
IF1DTA20
(R/W) B, H, W
00000000 00000000
IF1DTB10
(R/W) B, H, W
00000000 00000000
―
―
IF1DTA10
(R/W) B, H, W
00000000 00000000
IF1DTB20
(R/W) B, H, W
00000000 00000000
予約
CAN
コントローラ 0
020038H
∼
02003CH
560
―
―
―
FUJITSU MICROELECTRONICS LIMITED
―
予約
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (13 / 18)
アドレス
020040H
020044H
020048H
02004CH
020050H
020054H
レジスタ
+0
+1
IF2CREQ0
(R/W, R) B, H, W
00000000 00000001
IF2MSK20
(R/W, R) B, H, W
11111111 11111111
IF2ARB20
(R/W) B, H, W
00000000 00000000
IF2MCTR0
(R/W, R) B, H, W
00000000 00000000
IF2DTA10
(R/W) B, H, W
00000000 00000000
IF2DTB10
(R/W) B, H, W
00000000 00000000
+2
+3
IF2CMSK0
(R/W, R) B, H, W
00000000 00000000
IF2MSK10
(R/W) B, H, W
11111111 11111111
IF2ARB10
(R/W) B, H, W
00000000 00000000
ブロック
CAN
コントローラ 0
―
―
IF2DTA20
(R/W) B, H, W
00000000 00000000
IF2DTB20
(R/W) B, H, W
00000000 00000000
020058H
∼
02005CH
020060H
020064H
―
―
IF2DTA20
(R/W) B, H, W
00000000 00000000
IF2DTB20
(R/W) B, H, W
00000000 00000000
―
―
IF2DTA10
(R/W) B, H, W
00000000 00000000
IF2DTB10
(R/W) B, H, W
00000000 00000000
予約
CAN
コントローラ 0
020068H
∼
02007CH
020080H
―
―
TREQR20
(R) B, H, W
00000000 00000000
―
―
TREQR10
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 0
020084H
∼
02008CH
020090H
―
―
NEWDT20
(R) B, H, W
00000000 00000000
―
―
NEWDT10
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 0
020094H
∼
02009CH
0200A0H
CM71-10139-5
―
―
INTPND20
(R) B, H, W
00000000 00000000
―
―
INTPND10
(R) B, H, W
00000000 00000000
FUJITSU MICROELECTRONICS LIMITED
予約
CAN
コントローラ 0
561
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (14 / 18)
アドレス
レジスタ
+0
+1
+2
+3
―
―
―
―
ブロック
0200A4H
∼
0200ACH
0200B0H
MSGVAL20
(R) B, H, W
00000000 00000000
MSGVAL10
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 0
0200B4H
∼
0200FCH
020100H
020104H
020108H
02010CH
020110H
020114H
020118H
02011CH
020120H
020124H
―
―
CTRLR1
(R/W, R) B, H, W
00000000 00000001
ERRCNT1
(R) B, H, W
00000000 00000000
INTR1
(R) B, H, W
00000000 00000000
BRPER1
(R, R/W) B, H, W
00000000 00000000
IF1CREQ1
(R/W, R) B, H, W
00000000 00000001
IF1MSK21
(R/W, R) B, H, W
11111111 11111111
IF1ARB21
(R/W) B, H, W
00000000 00000000
IF1MCTR1
(R/W, R) B, H, W
00000000 00000000
IF1DTA11
(R/W) B, H, W
00000000 00000000
IF1DTB11
(R/W) B, H, W
00000000 00000000
―
―
予約
STATR1
(R/W, R) B, H, W
00000000 00000000
BTR1
(R/W, R) B, H, W
00100011 00000001
TESTR1
(R/W, R) B, H, W
00000000 r0000000*3
―
―
IF1CMSK1
(R/W, R) B, H, W
00000000 00000000
IF1MSK11
(R/W) B, H, W
11111111 11111111
IF1ARB11
(R/W) B, H, W
00000000 00000000
―
CAN
コントローラ 1
―
IF1DTA21
(R/W) B, H, W
00000000 00000000
IF1DTB21
(R/W) B, H, W
00000000 00000000
020128H
∼
02012CH
562
―
―
―
FUJITSU MICROELECTRONICS LIMITED
―
予約
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (15 / 18)
アドレス
020130H
020134H
レジスタ
+0
+1
IF1DTA21
(R/W) B, H, W
00000000 00000000
IF1DTB11
(R/W) B, H, W
00000000 00000000
+2
+3
IF1DTA11
(R/W) B, H, W
00000000 00000000
IF1DTB21
(R/W) B, H, W
00000000 00000000
ブロック
CAN
コントローラ 1
020138H
∼
02013CH
020140H
020144H
020148H
02014CH
020150H
020154H
―
―
IF2CREQ1
(R/W, R) B, H, W
00000000 00000001
IF2MSK21
(R/W, R) B, H, W
11111111 11111111
IF2ARB21
(R/W) B, H, W
00000000 00000000
IF2MCTR1
(R/W, R) B, H, W
00000000 00000000
IF2DTA11
(R/W) B, H, W
00000000 00000000
IF2DTB11
(R/W) B, H, W
00000000 00000000
―
―
IF2CMSK1
(R/W, R) B, H, W
00000000 00000000
IF2MSK11
(R/W) B, H, W
11111111 11111111
IF2ARB11
(R/W) B, H, W
00000000 00000000
予約
CAN
コントローラ 1
―
―
IF2DTA21
(R/W) B, H, W
00000000 00000000
IF2DTB21
(R/W) B, H, W
00000000 00000000
020158H
∼
02015CH
020160H
020164H
―
―
IF2DTA21
(R/W) B, H, W
00000000 00000000
IF2DTB21
(R/W) B, H, W
00000000 00000000
―
―
IF2DTA11
(R/W) B, H, W
00000000 00000000
IF2DTB11
(R/W) B, H, W
00000000 00000000
予約
CAN
コントローラ 1
020168H
∼
02017CH
020180H
―
TREQR21
(R) B, H, W
00000000 00000000
020184H
∼
02018CH
CM71-10139-5
―
―
―
―
―
TREQR11
(R) B, H, W
00000000 00000000
―
FUJITSU MICROELECTRONICS LIMITED
―
予約
CAN
コントローラ 1
予約
563
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (16 / 18)
アドレス
020190H
レジスタ
+0
+1
NEWDT21
(R) B, H, W
00000000 00000000
+2
+3
NEWDT11
(R) B, H, W
00000000 00000000
ブロック
CAN
コントローラ 1
020194H
∼
02019CH
0201A0H
―
―
INTPND21
(R) B, H, W
00000000 00000000
―
―
INTPND11
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 1
0201A4H
∼
0201ACH
0201B0H
―
―
MSGVAL21
(R) B, H, W
00000000 00000000
―
―
MSGVAL11
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 1
0200B4H
∼
0200FCH
020200H
020204H
020208H
02020CH
020210H
020214H
020218H
02021CH
564
―
―
CTRLR2
(R/W, R) B, H, W
00000000 00000001
ERRCNT2
(R) B, H, W
00000000 00000000
INTR2 (R) B, H, W
00000000 00000000
BRPER2
(R, R/W) B, H, W
00000000 00000000
IF1CREQ2
(R/W, R) B, H, W
00000000 00000001
IF1MSK22
(R/W, R) B, H, W
11111111 11111111
IF1ARB22
(R/W) B, H, W
00000000 00000000
IF1MCTR2
(R/W, R) B, H, W
00000000 00000000
―
―
予約
STATR2
(R/W, R) B, H, W
00000000 00000000
BTR2
(R/W, R) B, H, W
00100011 00000001
TESTR2
(R/W, R) B, H, W
00000000 r0000000*3
―
―
CAN
IF1CMSK2
(R/W, R) B, H, W
00000000 00000000
IF1MSK12
(R/W) B, H, W
11111111 11111111
IF1ARB12
(R/W) B, H, W
00000000 00000000
―
FUJITSU MICROELECTRONICS LIMITED
コントローラ 2
―
CM71-10139-5
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (17 / 18)
アドレス
020220H
020224H
レジスタ
+0
+1
IF1DTA12
(R/W) B, H, W
00000000 00000000
IF1DTB12
(R/W) B, H, W
00000000 00000000
+2
+3
IF1DTA22
(R/W) B, H, W
00000000 00000000
IF1DTB22
(R/W) B, H, W
00000000 00000000
ブロック
CAN
コントローラ 2
020228H
∼
02022CH
020230H
020234H
―
―
IF1DTA22
(R/W) B, H, W
00000000 00000000
IF1DTB22
(R/W) B, H, W
00000000 00000000
―
―
IF1DTA12
(R/W) B, H, W
00000000 00000000
IF1DTB12
(R/W) B, H, W
00000000 00000000
予約
CAN
コントローラ 2
020238H
∼
02023CH
020240H
020244H
020248H
02024CH
020250H
020254H
―
―
IF2CREQ2
(R/W, R) B, H, W
00000000 00000001
IF2MSK22
(R/W, R) B, H, W
11111111 11111111
IF2ARB22
(R/W) B, H, W
00000000 00000000
IF2MCTR2
(R/W, R) B, H, W
00000000 00000000
IF2DTA12
(R/W) B, H, W
00000000 00000000
IF2DTB12
(R/W) B, H, W
00000000 00000000
―
―
IF2CMSK2
(R/W, R) B, H, W
00000000 00000000
IF2MSK12
(R/W) B, H, W
11111111 11111111
IF2ARB12
(R/W) B, H, W
00000000 00000000
―
―
予約
CAN
コントローラ 2
IF2DTA22
(R/W) B, H, W
00000000 00000000
IF2DTB22
(R/W) B, H, W
00000000 00000000
020258H
∼
02025CH
020260H
020264H
CM71-10139-5
―
―
IF2DTA22
(R/W) B, H, W
00000000 00000000
IF2DTB22
(R/W) B, H, W
00000000 00000000
―
―
IF2DTA12
(R/W) B, H, W
00000000 00000000
IF2DTB12
(R/W) B, H, W
00000000 00000000
FUJITSU MICROELECTRONICS LIMITED
予約
CAN
コントローラ 2
565
付録
付録 A I/O マップ
MB91210 シリーズ
表 A-1 I/O マップ (18 / 18)
アドレス
レジスタ
+0
+1
+2
+3
―
―
―
―
ブロック
020268H
∼
02027CH
020280H
TREQR22
(R) B, H, W
00000000 00000000
TREQR12
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 2
020284H
∼
02028CH
020290H
―
―
NEWDT22
(R) B, H, W
00000000 00000000
―
―
NEWDT12
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 2
020294H
∼
02029CH
0202A0H
―
―
INTPND22
(R) B, H, W
00000000 00000000
―
―
INTPND12
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 2
0202A4H
∼
0202ACH
0202B0H
―
―
MSGVAL22
(R) B, H, W
00000000 00000000
―
―
MSGVAL12
(R) B, H, W
00000000 00000000
予約
CAN
コントローラ 2
*1 : 下位 16 ビット (DTC[15:0]) は , バイト単位でアクセスすることはできません。
*2 : 要因によって異なります。
*3 : bit7 からは , RX 端子のレベルが読み出されます。
566
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
MB91210 シリーズ
付録 B
付録
付録 B 割込みベクタ
割込みベクタ
付表 B-1 に , 割込みベクタテーブルを示します。割込みベクタテーブルには ,
MB91210 シリーズの割込み要因と割込みベクタ / 割込み制御レジスタの割当てが記
載されています。
■ ベクタテーブル
ICR: 割込みコントローラ内に設けられたレジスタで割込みの各要求に対する割込み
レベルを設定します。ICR は割込み要求の各々に対応して用意されています。
TBR:EIT 用ベクタテーブルの先頭アドレスを示すレジスタです。
TBR と EIT 要因ごとに決められたオフセット値を加算したアドレスが , ベクタア
ドレスとなります。
TBR の示すアドレスから 1K バイトの領域が , EIT 用ベクタ領域となっています。
1 ベクタあたりの大きさは 4 バイトで , ベクタ番号とベクタアドレスの関係は下記のよ
うに表されます。
vctadr = TBR + vctofs
= TBR + (3FCH − 4 × vct)
vctadr: ベクタアドレス
vctofs: ベクタオフセット
vct:
CM71-10139-5
ベクタ番号
FUJITSU MICROELECTRONICS LIMITED
567
付録
付録 B 割込みベクタ
MB91210 シリーズ
表 B-1 割込みベクタ (1 / 2)
割込み要因
リセット *
モードベクタ *
システム予約
システム予約
システム予約
システム予約
システム予約
コプロセッサ不在トラップ
コプロセッサエラートラップ
INTE 命令
システム予約
システム予約
ステップトレーストラップ
NMI 要求 (ICE)
未定義命令例外
NMI 要求
外部割込み 0
外部割込み 1
外部割込み 2
外部割込み 3
外部割込み 4
外部割込み 5
外部割込み 6
外部割込み 7
リロードタイマ 0
リロードタイマ 1
リロードタイマ 2
UART 0 受信
UART 0 送信
UART 1 受信
UART 1 送信
UART 2 受信
UART 2 送信
CAN 0
CAN 1
UART 3/5 受信
UART 3/5 送信
UART 4/6 受信
UART 4/6 送信
AD コンバータ
RTC/CAN 2
ICU 0
ICU 1
568
割込み番号
10 進数 16 進数
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
割込みレベル オフセット
00
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
15 (FH) 固定
10
11
12
13
14
15
16
17
18
19
1A
1B
1C
1D
1E
1F
20
21
22
23
24
25
26
27
28
29
2A
ICR00
ICR01
ICR02
ICR03
ICR04
ICR05
ICR06
ICR07
ICR08
ICR09
ICR10
ICR11
ICR12
ICR13
ICR14
ICR15
ICR16
ICR17
ICR18
ICR19
ICR20
ICR21
ICR22
ICR23
ICR24
ICR25
ICR26
―
―
―
―
―
―
―
―
―
―
―
―
―
―
―
FUJITSU MICROELECTRONICS LIMITED
3FCH
3F8H
3F4H
3F0H
3ECH
3E8H
3E4H
3E0H
3DCH
3D8H
3D4H
3D0H
3CCH
3C8H
3C4H
3C0H
3BCH
3B8H
3B4H
3B0H
3ACH
3A8H
3A4H
3A0H
39CH
398H
394H
390H
38CH
388H
384H
380H
37CH
378H
374H
370H
36CH
368H
364H
360H
35CH
358H
354H
TBR デフォルトの
アドレス
000FFFFCH
000FFFF8H
000FFFF4H
000FFFF0H
000FFFECH
000FFFE8H
000FFFE4H
000FFFE0H
000FFFDCH
000FFFD8H
000FFFD4H
000FFFD0H
000FFFCCH
000FFFC8H
000FFFC4H
000FFFC0H
000FFFBCH
000FFFB8H
000FFFB4H
000FFFB0H
000FFFACH
000FFFA8H
000FFFA4H
000FFFA0H
000FFF9CH
000FFF98H
000FFF94H
000FFF90H
000FFF8CH
000FFF88H
000FFF84H
000FFF80H
000FFF7CH
000FFF78H
000FFF74H
000FFF70H
000FFF6CH
000FFF68H
000FFF64H
000FFF60H
000FFF5CH
000FFF58H
000FFF54H
CM71-10139-5
付録
付録 B 割込みベクタ
MB91210 シリーズ
表 B-1 割込みベクタ (2 / 2)
割込み番号
割込み要因
10 進数 16 進数
ICU 2/3
ICU 4/5/6/7
FRT 0/1/2/3
メイン発振安定待ちタイマ
タイムベースタイマオーバフロー
OCU 0/1/2/3
OCU 4/5/6/7
PPG 0
PPG 1
PPG 2/3
PPG 4/5/6/7
PPG 8/9/A/B
PPG C/D/E/F
外部割込み 8
外部割込み 9
外部割込み 10
外部割込み 11
外部割込み 12/13
外部割込み 14/15
DMA( 終了 , エラー )
遅延割込み要因ビット
システム予約 (REALOS にて使用 )
システム予約 (REALOS にて使用 )
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
システム予約
INT 命令で使用
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
∼
255
2B
2C
2D
2E
2F
30
31
32
33
34
35
36
37
38
39
3A
3B
3C
3D
3E
3F
40
41
42
43
44
45
46
47
48
49
4A
4B
4C
4D
4E
4F
50
∼
FF
割込みレベル オフセット
ICR27
ICR28
ICR29
ICR30
ICR31
ICR32
ICR33
ICR34
ICR35
ICR36
ICR37
ICR38
ICR39
ICR40
ICR41
ICR42
ICR43
ICR44
ICR45
ICR46
ICR47
―
―
―
―
―
―
―
―
―
―
―
―
―
―
―
―
―
350H
34CH
348H
344H
340H
33CH
338H
334H
330H
32CH
328H
324H
320H
31CH
318H
314H
310H
30CH
308H
304H
300H
2FCH
2F8H
2F4H
2F0H
2ECH
2E8H
2E4H
2E0H
2DCH
2D8H
2D4H
2D0H
2CCH
2C8H
2C4H
2C0H
2BCH
TBR デフォルトの
アドレス
000FFF50H
000FFF4CH
000FFF48H
000FFF44H
000FFF40H
000FFF3CH
000FFF38H
000FFF34H
000FFF30H
000FFF2CH
000FFF28H
000FFF24H
000FFF20H
000FFF1CH
000FFF18H
000FFF14H
000FFF10H
000FFF0CH
000FFF08H
000FFF04H
000FFF00H
000FFEFCH
000FFEF8H
000FFEF4H
000FFEF0H
000FFEECH
000FFEE8H
000FFEE4H
000FFEE0H
000FFEDCH
000FFED8H
000FFED4H
000FFED0H
000FFECCH
000FFEC8H
000FFEC4H
000FFEC0H
000FFEBCH
∼
∼
000H
000FFC00H
* : TBR の値を変更してもリセットベクタとモードベクタは常に固定アドレス 000FFFFCH, 000FFFF8H
が使用されます。
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569
付録
付録 C 各 CPU ステートにおける端子状態
付録 C
MB91210 シリーズ
各 CPU ステートにおける端子状態
端子の状態に対する語句は以下の意味を持ちます。
■ 各 CPU ステートにおける端子状態
• 入力可能
入力機能が使用可能な状態であることを意味します。
• 出力 Hi-Z
端子駆動用トランジスタを駆動禁止状態にし , 端子をハイインピーダンスにするこ
とを意味します。
• 出力保持
このモードになる直前に出力していた状態をそのまま出力することを意味します。
すなわち , 出力のある内蔵周辺が動作中であれば , その内蔵周辺に従って出力をし ,
ポート等として出力している場合にはその出力を保持します。
• 直前の状態を保持
このモードになる直前に出力していた状態をそのまま出力または入力であれば入
力可能を意味します。
• プルダウン
内蔵のプルダウン抵抗が有効になります。
570
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付録
付録 C 各 CPU ステートにおける端子状態
MB91210 シリーズ
表 C-1 シングルチップモード (1 / 3)
初期値
端子名
機能名
INITX
INITX
X0
X0
X1
X1
X0A
X0A
X1A
X1A
MD0
MD0
MD1
MD1
MD2
MD2
MD3
MD3
P00
P00/SIN5/INT8R
P01
P01/SOT5/INT9R
P02
P02/SCK5/INT10R
P03
P03/SIN6/INT11R
P04
P04/SOT6/INT12R
P05
P05/SCK6/INT13R
P06
P06/OUT4/INT14R
P07
P07/OUT5/INT15R
P10
P10/TIN1
P11
P11/TOT1
P12
P12/SIN3
P13
P13/SOT3
P14
P14/SCK3
P15
P15/SIN4
P16
P16/SOT4
P17
P17/SCK4
INITX =
“L” 時
入力可能
INITX =
“H” 時
入力可能
ストップ時
スリープ時
HIZ = 0
HIZ = 1
入力可能
入力可能
プルダウン
プルダウン
入力可能
入力可能
入力可能
出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
出力 Hi-Z
入力可能
P:直前状態保持
出力 Hi-Z P:直前状態保持 F:出力保持また
は Hi-Z,
入力可能 F:通常動作
出力 Hi-Z/
入力可能
内部入力保持
P20 ∼
P20 ∼ P27/
P27
PPG0, 2, 4, 6, 8, A, C, E
P30
P30/ (RX2) / (INT10C)
P31
P31/ (TX2)
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出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
出力 Hi-Z/
内部の入力は保持
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571
付録
付録 C 各 CPU ステートにおける端子状態
MB91210 シリーズ
表 C-1 シングルチップモード (2 / 3)
初期値
端子名
機能名
P32
P32/INT10
P33 ∼
P37
P33 ∼ P37/
INT11 ∼ INT15
P40 ∼
P43
P40 ∼ P43/
PPG9, B, D, F
P44 ∼
P47
P44 ∼ P47/
IN0 ∼ IN3
P50 ∼
P53
P50 ∼ P53/
PPG1, 3, 5, 7
P54
P54/IN4
P55
P55/IN5
P56
P56/IN6
P57
P57/IN7
P60
P60/OUT6
P61
P61/OUT7
P62
P62
P63
P63
P64
P64
P70
P70/RX0/INT8
P71
P71/TX0
P72
P72/RX1/INT9
P73
P73/TX1
P74 ∼
P77
P74 ∼ P77/
OUT0 ∼ OUT3
P80 ∼
P83
P80 ∼ P83/
FRCK0 ∼ FRCK3
P84
P84/TIN2
P85
P85/TOT2
572
INITX =
“L” 時
INITX =
“H” 時
ストップ時
スリープ時
HIZ = 0
HIZ = 1
出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
出力 Hi-Z/
内部入力保持
出力 Hi-Z
入力可能
P:直前状態保持
出力 Hi-Z P:直前状態保持 F:出力保持また
は Hi-Z,
入力可能 F:通常動作
入力可能
出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
出力 Hi-Z/
内部入力保持
出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
出力 Hi-Z/
内部の入力は保持
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付録
付録 C 各 CPU ステートにおける端子状態
MB91210 シリーズ
表 C-1 シングルチップモード (3 / 3)
初期値
端子名
P90 ∼
P97
機能名
INITX =
“H” 時
スリープ時
HIZ = 0
HIZ = 1
P90 ∼ P97PPG0R,
2R, 4R, 6R, 8R, AR,
CR, ER/AN0 ∼ AN7
PA0
PA0/SIN2R/AN8
PA1
PA1/SOT2R/AN9
PA2
PA2/SCK2R/AN10
PA3 ∼
PA7
PA3 ∼ PA7/
AN11 ∼ AN15
PB0 ∼
PB7
PB0 ∼ PB7/
INT0R ∼ INT7R/
AN16 ∼ AN23
PC0 ∼
PC7
PC0 ∼ PC7/
AN24 ∼ AN31
PD0
PD0/TIN0/ATGX
PD1
PD1/TOT0
PD2
PD2/SIN0
PD3
PD3/SOT0
PD4
PD4/SCK0
PD5
PD5/SIN1
PD6
PD6/SOT1
PD7
PD7/SCK1
PE0
PE0/SIN2
PE1
PE1/SOT2
PE2
PE2/SCK2
PF0 ∼
PF7
INITX =
“L” 時
ストップ時
出力 Hi-Z/
内部入力保持
出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
出力 Hi-Z
入力可能
P:直前状態保持
出力 Hi-Z P:直前状態保持 F:出力保持また
は
入力可能 F:通常動作
Hi-Z
入力可能
出力 Hi-Z/
内部入力保持
出力 Hi-Z/
割込み機能選択 ,
および ENIR で割込
み許可時入力可能
内部の入力は保持
PF0 ∼ PF7/
INT0 ∼ INT7
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573
付録
付録 D 命令一覧
付録 D
MB91210 シリーズ
命令一覧
FR ファミリーの命令一覧表を示します。その前に , 命令一覧を理解するために次の
事項について説明します。
• 命令一覧表の読み方
• アドレッシングモードの記号
• 命令フォーマット
■ 命令一覧表の読み方
ニーモニック
型
OP
CYCLE
NZVC
動作
ADD
Rj, Rj
A
AG
1
CCCC
Ri + Rj → Rj
*ADD
#s5, Rj
C
A4
1
CCCC
Ri + s5 → Ri
↓
1)
,
,
,
,
,
,
,
,
,
,
,
,
↓
3)
↓
4)
↓
5)
↓
6)
↓
7)
↓
2)
備考
1) 命令名が示されています。
- * 印は , CPU 仕様にはなくアセンブラで命令を拡張または追加した拡張命令です。
2) オペランドに指定可能なアドレッシングモードを記号で示されています。
- 記号の意味は ,「■ アドレッシングモードの記号」を参照してください。
3) 命令フォーマットが示されています。
4) 命令コードが 16 進数表示されています。
管理番号 : CM71-00103-3
574
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付録
付録 D 命令一覧
MB91210 シリーズ
5) 命令実行サイクル数を表しています。
- a: メモリアクセスサイクルであり , ウェイトサイクルにより延びる可能性があり
ます。
- b: メモリアクセスサイクルであり , ウェイトサイクルにより延びる可能性があり
ます。ただし , LD 動作の対象となるレジスタを直後の命令が参照する場合には
インターロックがかかり , 実行サイクル数が +1 増加します。
- c: 直後の命令が , R15, SSP または USP に対し , 読出しまたは書込みを行う命令で
あるとき , あるいは命令フォーマット A の命令であるとき , インターロックが
かかり , 実行サイクル数は +1 増加して 2 となります。
- d: 直後の命令が MDH/MDL を参照する場合インターロックがかかり , 実行サイク
ル数は増加して 2 となります。
ただし , DIV1 命令の直後に , 特殊レジスタ (TBR, RP, USP, SSP, MDH, MDL) を
"ST Rs,@-R15" 命令でアクセスすると , 常にインターロックが掛かって , 実行サ
イクル数は増加して 2 となります。
- a, b, c, d とも最小は 1 サイクルです。
6) フラグ変化を表しています。
フラグ変化
C
0
1
: 変化する
: 変化しない
: クリア
: セット
フラグの意味
N
Z
V
C
:
:
:
:
ネガティブフラグ
ゼロフラグ
オーバフラグ
キャリフラグ
7) 命令動作が表記されています。
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575
付録
付録 D 命令一覧
MB91210 シリーズ
■ アドレッシングモードの記号
付表 D-1 アドレッシングモードの記号説明
記号
意味
Ri
レジスタ直接 (R0 ∼ R15, AC, FP, SP)
Rj
レジスタ直接 (R0 ∼ R15, AC, FP, SP)
R13
レジスタ直接 (R13, AC)
PS
レジスタ直接 ( プログラムステータスレジスタ )
Rs
レジスタ直接 (TBR, RP, SSP, USP, MDH, MDL)
CRi
レジスタ直接 (CR0 ∼ CR15)
CRj
レジスタ直接 (CR0 ∼ CR15)
#i4
符号なし 4 ビット即値
( 命令の種類に応じて 0 ∼ 15, あるいは -16 ∼ -1)
#i8
符号なし 8 ビット即値 (-128 ∼ 255)
( 注意事項 ) -128 ∼ -1 は , 128 ∼ 255 として扱います。
#i20
符号なし 20 ビット即値 (-0x80000 ∼ 0xFFFFF)
( 注意事項 ) -0x7FFFF ∼ -1 は , 0x7FFFF ∼ 0xFFFFF として扱いま
す。
#i32
符号なし 32 ビット即値 (-0x80000000 ∼ 0xFFFFFFFF)
( 注意事項 ) -0x80000000 ∼ -1 は , 0x80000000 ∼ 0xFFFFFFFF とし
て扱います。
#s5
符号付き 5 ビット即値 (-16 ∼ 15)
#s10
符号付き 10 ビット即値 (-512 ∼ 508, 4 の倍数のみ )
#u4
符号なし 4 ビット即値 (0 ∼ 15)
#u5
符号なし 5 ビット即値 (0 ∼ 31)
#u8
符号なし 8 ビット即値 (0 ∼ 255)
#u10
符号なし 10 ビット即値 (0 ∼ 1020, 4 の倍数のみ )
@dir8
符号なし 8 ビット直接アドレス (0 ∼ 0xFF)
@dir9
符号なし 9 ビット直接アドレス (0 ∼ 0x1FE, 2 の倍数のみ )
@dir10
符号なし 10 ビット直接アドレス (0 ∼ 0x3FC, 4 の倍数のみ )
label9
符号付き 9 ビット分岐アドレス (-0x100 ∼ 0xFC, 2 の倍数のみ )
label12
符号付き 12 ビット分岐アドレス (-0x800 ∼ 0x7FC, 2 の倍数のみ )
label20
符号付き 20 ビット分岐アドレス (-0x80000 ∼ 0x7FFFF)
label32
符号付き 32 ビット分岐アドレス (-0x80000000 ∼ 0x7FFFFFFF)
@Ri
レジスタ間接 (R0 ∼ R15, AC, FP, SP)
@Rj
レジスタ間接 (R0 ∼ R15, AC, FP, SP)
@(R13,Rj)
レジスタ相対間接 (Rj:R0 ∼ R15, AC, FP, SP)
@(R14,disp10)
レジスタ相対間接 (disp10:-0x200 ∼ 0x1FC, 4 の倍数のみ )
@(R14,disp9)
レジスタ相対間接 (disp9:-0x100 ∼ 0xFE, 2 の倍数のみ )
@(R14,disp8)
レジスタ相対間接 (disp8:-0x80 ∼ 0x7F)
@(R15,udisp6)
レジスタ相対間接 (udisp6:0 ∼ 60, 4 の倍数のみ )
@Ri+
ポストインクリメント付きレジスタ間接 (R0 ∼ R15, AC, FP, SP)
@R13+
ポストインクリメント付きレジスタ間接 (R13, AC)
@SP+
スタックポップ
@-SP
スタックプッシュ
(reglist)
レジスタリスト
• extu( ): ゼロ拡張操作を示し , 上位ビットの欠けている部分に "0" を補います。
• extn( ): マイナス拡張操作を示し , 上位ビットの欠けている部分に "1" を補います。
• exts( ): 符号拡張操作を示し , () のデータの MSB が "0" ならばゼロ拡張操作をし ,
MSB が "1" ならばマイナス拡張操作をします。
576
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付録
付録 D 命令一覧
MB91210 シリーズ
■ 命令フォーマット
付表 D-2 命令フォーマット
型
命令フォーマット
MSB
LSB
16bit
A
B
OP
Rj
Ri
8
4
4
OP
i8/o8
Ri
4
8
4
C
OP
u4/m4/i4
Ri
8
4
4
ADD, ADDN, CMP, LSL, LSR, ASR 命令のみ
* C’
OP
s5/u5
Ri
7
5
4
D
E
F
CM71-10139-5
OP
u8/rel8/dir/
reglist
8
8
OP
SUB-OP
Ri
8
4
4
OP
rel11
5
11
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577
付録
付録 D 命令一覧
D.1
MB91210 シリーズ
FR ファミリーの命令一覧表
FR ファミリーの命令一覧表を下記の命令順に記載します。
■ FR ファミリーの命令一覧表
付表 D-3 加減算命令
付表 D-4 比較演算命令
付表 D-5 論理演算命令
付表 D-6 ビット操作命令
付表 D-7 乗除算命令
付表 D-8 シフト命令
付表 D-9 即値セット /16 ビット /32 ビット即値転送命令
付表 D-10 メモリロード命令
付表 D-11 メモリストア命令
付表 D-12 レジスタ間転送命令
付表 D-13 通常分岐 ( 遅延なし ) 命令
付表 D-14 遅延分岐命令
付表 D-15 その他の命令
付表 D-16 20 ビット通常分岐マクロ命令
付表 D-17 20 ビット遅延分岐マクロ命令
付表 D-18 32 ビット通常分岐マクロ命令
付表 D-19 32 ビット遅延分岐マクロ命令
付表 D-20 ダイレクトアドレッシング命令
付表 D-21 リソース命令
付表 D-22 コプロセッサ制御命令
578
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付録
付録 D 命令一覧
MB91210 シリーズ
■ 加減算命令
付表 D-3 加減算命令
*ADD
#s5, Ri
型 OP CYCLE NZVC
動作
A A6
1
CCCC Ri + Rj → Ri
C’ A4
1
CCCC Ri + s5 → Ri
ADD
#i4, Ri
C
A4
ADD2
ニーモニック
ADD
Rj, Ri
1
CCCC Ri + extu(i4) → Ri
CCCC Ri + extn(i4) → Ri
CCCC Ri + Rj + c → Ri
備考
アセンブラでは上位
1 ビットを符号と見る
ゼロ拡張
#i4, Ri
C
A5
1
ADDC Rj, Ri
A
A7
1
ADDN Rj, Ri
A
A2
1
----
Ri + Rj → Ri
*ADDN #s5, Ri
C’
A0
1
----
Ri + s5 → Ri
アセンブラでは上位
1 ビットを符号と見る
ADDN #i4, Ri
C
A0
1
----
Ri + extu(i4) → Ri
ゼロ拡張
ADDN2 #i4, Ri
C
A1
1
----
Ri + extn(i4) → Ri
マイナス拡張
SUB
Rj, Ri
A
AC
1
SUBC
Rj, Ri
A
AD
1
SUBN
Rj, Ri
A
AE
1
CCCC Ri - Rj → Ri
CCCC Ri - Rj - c → Ri
---Ri - Rj → Ri
マイナス拡張
キャリ付き加算
キャリ付き減算
■ 比較演算命令
付表 D-4 比較演算命令
ニーモニック
CMP
Rj, Ri
*CMP #s5, Ri
型 OP CYCLE NZVC
動作
A AA
1
CCCC Ri - Rj
C’ A8
1
CCCC Ri - s5
CMP
CMP2
C
C
#i4, Ri
#i4, Ri
A8
A9
1
1
CCCC Ri - extu(i4)
CCCC Ri - extn(i4)
備考
アセンブラでは上位
1 ビットを符号と見る
ゼロ拡張
マイナス拡張
■ 論理演算命令
付表 D-5 論理演算命令
ニーモニック
AND
Rj, Ri
型 OP CYCLE NZVC
A 82
1
CC-- Ri
動作
&= Rj
備考
ワード
Rj, @Ri
*
A
84
1+2a
CC--
(Ri) &= Rj
ワード
ANDH Rj, @Ri
*
A
85
1+2a
CC--
(Ri) &= Rj
ハーフワード
ANDB Rj, @Ri
OR
Rj, Ri
*
A
86
1+2a
CC--
(Ri) &= Rj
バイト
A
92
1
CC--
Ri
|= Rj
ワード
OR
Rj, @Ri
*
A
94
1+2a
CC--
(Ri) |= Rj
ワード
ORH
Rj, @Ri *
A
95
1+2a
CC--
(Ri) |= Rj
ハーフワード
ORB
EOR
Rj, @Ri *
Rj, Ri
A
96
1+2a
CC--
(Ri) |= Rj
バイト
A
9A
1
CC--
Ri
^= Rj
ワード
EOR
Rj, @Ri
*
A
9C
1+2a
CC--
(Ri) ^= Rj
ワード
EORH
Rj, @Ri *
A
9D
1+2a
CC--
(Ri) ^= Rj
ハーフワード
EORB
*
A
9E
1+2a
CC--
(Ri) ^= Rj
バイト
AND
Rj, @Ri
*: これらの命令をアセンブラで記述する場合 , Rj には R15 以外の汎用レジスタを指定してください。
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付録
付録 D 命令一覧
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■ ビット操作命令
付表 D-6 ビット操作命令
ニーモニック
BANDL #u4, @Ri
型 OP
C 80
BANDH #u4, @Ri
C
81
*BAND #u8, @Ri *1
BORL #u4, @Ri
C
90
BORH
C
91
#u4, @Ri
*BOR #u8, @Ri
BEORL #u4, @Ri
CYCLE NZVC
1+2a
----
1+2a
----
備考
----
下位 4 ビットを操作
(Ri) &= ((u4<<4)+0x0F) 上位 4 ビットを操作
(Ri) &= u8
1+2a
----
(Ri) |= u4
下位 4 ビットを操作
1+2a
----
(Ri) |= (u4<<4)
上位 4 ビットを操作
----
(Ri) |= u8
*2
BEORH #u4, @Ri
動作
(Ri) &= (0xF0+u4)
C
98
1+2a
----
(Ri) ^= u4
下位 4 ビットを操作
C
99
1+2a
----
(Ri) ^= (u4<<4)
上位 4 ビットを操作
----
(Ri) ^= u8
*BEOR #u8, @Ri *3
BTSTL #u4, @Ri
C
88
2+a
0C--
(Ri) & u4
下位 4 ビットテスト
BTSTH #u4, @Ri
C
89
2+a
CC--
(Ri) & (u4<<4)
上位 4 ビットテスト
*1: アセンブラは , u8&0x0F でビットが立っていれば , BANDL を生成し , u8&0xF0 でビットが立って
いれば , BANDH を生成します。BANDL, BANDH の両方を生成する場合もあります。
*2: アセンブラは , u8&0x0F でビットが立っていれば , BORL を生成し , u8&0xF0 でビットが立って
いれば , BORH を生成します。BORL, BORH の両方を生成する場合もあります。
*3: アセンブラは , u8&0x0F でビットが立っていれば , BEORL を生成し , u8&0xF0 でビットが立って
いれば , BEORH を生成します。BEORL, BEORH の両方を生成する場合もあります。
■ 乗除算命令
付表 D-7 乗除算命令
MULUH Rj,Ri
型 OP CYCLE NZVC
動作
A AF
5
CCC- Ri * Rj → MDH,MDL
A AB
5
CCC- Ri * Rj → MDH,MDL
A BF
3
CC-- Ri * Rj → MDL
A BB
3
CC-- Ri * Rj → MDL
DIV0S
Ri
E 97-4
1
----
DIV0U
DIV1
Ri
Ri
DIV2
DIV3
DIV4S
Ri *3
E 97-5
E 97-6
E 97-7
1
d
1
----C-C
-C-C
E 9F-6
E 9F-7
*DIV
Ri *1
1
1
36
-------C-C
ニーモニック
MUL
Rj,Ri
MULU
Rj,Ri
MULH
Rj,Ri
備考
32bit × 32bit=64bit
符号なし
16bit × 16bit=32bit
符号なし
ステップ演算
32bit/32bit=32bit
MDL / Ri → MDL ,
MDL % Ri → MDH*4
*DIVU
Ri *2
33
-C-C
MDL / Ri → MDL ,
MDL % Ri →
符号なし
MDH*4
*1:DIV0S, DIV1 × 32, DIV2, DIV3, DIV4S を生成します。命令コード長は , 72 バイトとなります。
*2:DIV0U, DIV1 × 32 を生成します。命令コード長は , 66 バイトとなります。
*3:DIV2 命令の後には , 必ず DIV3 命令を置いてください。
*4:% は剰余演算子
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付録
付録 D 命令一覧
MB91210 シリーズ
■ シフト命令
付表 D-8 シフト命令
ニーモニック
LSL Rj, Ri
型
A
OP CYCLE
NZVC
B6
1
CC-C
Ri << Rj → Ri
*LSL #u5, Ri (u5:0 ∼ 31)
LSL #u4, Ri
C’
B4
1
CC-C
Ri << u5 → Ri
C
B4
1
CC-C
Ri << u4 → Ri
LSL2 #u4, Ri
C
B5
1
CC-C
Ri << (u4+16) → Ri
LSR Rj, Ri
A
B2
1
CC-C
Ri >> Rj → Ri
*LSR #u5, Ri (u5:0 ∼ 31)
LSR #u4, Ri
C’
B0
1
CC-C
Ri >> u5 → Ri
C
B0
1
CC-C
Ri >> u4 → Ri
LSR2 #u4, Ri
C
B1
1
CC-C
Ri >> (u4+16) → Ri
ASR Rj, Ri
A
BA
1
CC-C
Ri >> Rj → Ri
*ASR #u5, Ri (u5:0 ∼ 31)
ASR #u4, Ri
C’
B8
1
CC-C
Ri >> u5 → Ri
C
B8
1
CC-C
Ri >> u4 → Ri
ASR2 #u4, Ri
C
B9
1
CC-C
Ri >> (u4+16) → Ri
動作
備考
論理シフト
論理シフト
算術シフト
■ 即値セット /16 ビット /32 ビット即値転送命令
付表 D-9 即値セット /16 ビット /32 ビット即値転送命令
ニーモニック
LDI:32
#i32, Ri
LDI:20
#i20, Ri
LDI:8
#i8, Ri
*LDI #{i8 | i20 | i32},Ri
*1
型 OP CYCLE NZVC
動作
E 9F-8
3
---i32 → Ri
C 9B
2
---i20 → Ri
上位 12 ビットはゼロ拡張
B
上位 24 ビットはゼロ拡張
C0
1
----
i8 → Ri
備考
{i8 | i20 | i32} → Ri
*1: 即値が絶対値の場合は , i8, i20, i32 の選択はアセンブラが自動的に行います。
即値が , 相対値または外部参照シンボルを含む場合は , i32 が選択されます。
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付録
付録 D 命令一覧
MB91210 シリーズ
■ メモリロード命令
付表 D-10 メモリロード命令
LD
ニーモニック
@Rj, Ri
型
A
OP
CYCLE NZVC
動作
04
b
----
(Rj) → Ri
LD
@(R13,Rj), Ri
A
00
b
----
(R13+Rj) → Ri
LD
@(R14,disp10), Ri
B
20
b
----
(R14+disp10) → Ri
LD
@(R15,udisp6), Ri
C
03
b
----
(R15+udisp6) → Ri
LD
@R15+, Ri
E
07-0
b
----
(R15) → Ri, R15+=4
LD
@R15+, Rs
E
07-8
b
----
(R15) → Rs, R15+=4
CCCC (R15) → PS, R15+=4
---(Rj) → Ri
備考
Rs: 特殊レジスタ *
LD
@R15+, PS
E
07-9
1+a+c
LDUH
@Rj, Ri
A
05
b
LDUH
@(R13,Rj), Ri
A
01
b
----
(R13+Rj) → Ri
ゼロ拡張
LDUH
@(R14,disp9), Ri
B
40
b
----
(R14+disp9) → Ri
ゼロ拡張
LDUB
@Rj, Ri
A
06
b
----
(Rj) → Ri
ゼロ拡張
LDUB
@(R13,Rj), Ri
A
02
b
----
(R13+Rj) → Ri
ゼロ拡張
LDUB
@(R14,disp8), Ri
B
60
b
----
(R14+disp8) → Ri
ゼロ拡張
ゼロ拡張
*: 特殊レジスタ Rs:TBR, RP, USP, SSP, MDH, MDL
<注意事項>
命令フォーマットの o8, u4 のフィールドには , 次のようにアセンブラが計算して値を設定
します。
- disp10/4 → o8, disp9/2 → o8, disp8 → o8 (disp10, disp9, disp8 は符号付きです。)
- udisp6/4 → u4 (udisp6 は , 符号なしです。)
582
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付録
付録 D 命令一覧
MB91210 シリーズ
■ メモリストア命令
付表 D-11 メモリストア命令
ST
ニーモニック
Ri, @Rj
型
A
OP
CYCLE NZVC
動作
備考
14
a
----
Ri → (Rj)
ワード
ST
Ri, @(R13,Rj)
A
10
a
----
Ri → (R13+Rj)
ワード
ST
Ri, @(R14,disp10)
B
30
a
----
Ri → (R14+disp10)
ワード
ST
Ri, @(R15,udisp6)
C
13
a
----
Ri → (R15+udisp6)
ST
Ri, @-R15
E
17-0
a
----
R15-=4, Ri → (R15)
ST
Rs, @-R15
E
17-8
a
----
R15-=4, Rs → (R15)
Rs: 特殊レジスタ *
ST
PS, @-R15
E
17-9
a
----
R15-=4, PS → (R15)
STH
Ri, @Rj
A
15
a
----
Ri → (Rj)
ハーフワード
STH
Ri, @(R13,Rj)
A
11
a
----
Ri → (R13+Rj)
ハーフワード
STH
Ri, @(R14,disp9)
B
50
a
----
Ri → (R14+disp9)
ハーフワード
STB
Ri, @Rj
A
16
a
----
Ri → (Rj)
バイト
STB
Ri, @(R13,Rj)
A
12
a
----
Ri → (R13+Rj)
バイト
STB
Ri, @(R14,disp8)
B
70
a
----
Ri → (R14+disp8)
バイト
*: 特殊レジスタ Rs:TBR, RP, USP, SSP, MDH, MDL
<注意事項>
命令フォーマットの o8, u4 のフィールドには , 次のようにアセンブラが計算して値を設定
します。
- disp10/4 → o8, disp9/2 → o8, disp8 → o8 (disp10, disp9, disp8 は符号付きです。)
- udisp6/4 → u4 (udisp6 は , 符号なしです。)
■ レジスタ間転送命令
付表 D-12 レジスタ間転送命令
ニーモニック
MOV Rj, Ri
型
A
OP
CYCLE
NZVC
8B
1
----
Rj → Ri
汎用レジスタ間転送
MOV Rs, Ri
A
B7
1
----
Rs → Ri
Rs: 特殊レジスタ *
MOV Ri, Rs
E
B3
1
----
Ri → Rs
Rs: 特殊レジスタ *
MOV PS, Ri
E
17-1
1
----
PS → Ri
MOV Ri, PS
E
07-1
c
CCCC
Ri → PS
動作
備考
*: 特殊レジスタ Rs:TBR, RP, USP, SSP, MDH, MDL
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付録
付録 D 命令一覧
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■ 通常分岐 ( 遅延なし ) 命令
付表 D-13 通常分岐 ( 遅延なし ) 命令
ニーモニック
JMP
@Ri
CALL label12
型
E
F
CALL
@Ri
E
RET
INT
#u8
E
D
INTE
E
RETI
E
BRA
BNO
BEQ
label9
label9
label9
D
D
D
BNE
label9
D
BC
label9
D
BNC
label9
D
BN
label9
D
BP
label9
D
BV
label9
D
BNV
label9
D
BLT
label9
D
BGE
label9
D
BLE
label9
D
BGT
label9
D
BLS
label9
D
BHI
label9
D
584
OP CYCLE NZVC
動作
97-0
2
---- Ri → PC
D0
2
---- PC+2 → RP ,
PC+2+(label12-PC-2) → PC
97-1
2
---- PC+2 → RP ,Ri → PC
97-2
2
---- RP → PC
1F
3+3a
---- SSP-=4,PS → (SSP),
SSP-=4,PC+2 → (SSP),
0 → I フラグ ,
0 →スタックフラグ (S),
(TBR+0x3FC-u8 × 4) → PC
9F-3
3+3a
---- SSP-=4,PS → (SSP),
SSP-=4,PC+2 → (SSP),
0 →スタックフラグ (S),
(TBR+0x3D8) → PC
97-3
2+2a CCCC (R15) → PC,R15+=4,
(R15) → PS,R15+=4
E0
2
---- PC+2+(label9-PC-2) → PC
E1
1
---非分岐
E2
2/1
---- if(Z==1) then
PC+2+(label9-PC-2) → PC
E3
2/1
---- if(Z==0) then
PC+2+(label9-PC-2) → PC
E4
2/1
---- if(C==1) then
PC+2+(label9-PC-2) → PC
E5
2/1
---- if(C==0) then
PC+2+(label9-PC-2) → PC
E6
2/1
---- if(N==1) then
PC+2+(label9-PC-2) → PC
E7
2/1
---- if(N==0) then
PC+2+(label9-PC-2) → PC
E8
2/1
---- if(V==1) then
PC+2+(label9-PC-2) → PC
E9
2/1
---- if(V==0) then
PC+2+(label9-PC-2) → PC
EA
2/1
---- if(V xor N==1) then
PC+2+(label9-PC-2) → PC
EB
2/1
---- if(V xor N==0) then
PC+2+(label9-PC-2) → PC
EC
2/1
---- if((V xor N) or Z==1) then
PC+2+(label9-PC-2) → PC
ED
2/1
---- if((V xor N) or Z==0) then
PC+2+(label9-PC-2) → PC
EE
2/1
---- if(C or Z==1) then
PC+2+(label9-PC-2) → PC
EF
2/1
---- if(C or Z==0) then
PC+2+(label9-PC-2) → PC
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備考
リターン
エミュレータ用
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付録
付録 D 命令一覧
<注意事項>
• CYCLE 数の「2/1」は , 分岐するとき 2, 分岐しないとき 1 であることを示します。
• 命令フォーマットの rel11, rel8 のフィールドには , 次のようにアセンブラが計算して値
を設定します。
(label12-PC-2)/2 → rel11, (label9-PC-2)/2 → rel8 (label12, label9 は符号付きです。)
• RETI 命令を実行するときは , スタックフラグ (S) が "0" であることが必要です。
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付録
付録 D 命令一覧
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■ 遅延分岐命令
付表 D-14 遅延分岐命令
OP
CYCLE NZVC
ニーモニック
JMP:D @Ri
CALL:D label12
型
E
F
9F-0
D8
1
1
-------
CALL:D @Ri
RET:D
BRA:D label9
BNO:D label9
BEQ:D label9
E
E
D
D
D
9F-1
9F-2
F0
F1
F2
1
1
1
1
1
----------------
BNE:D label9
D
F3
1
----
BC:D
label9
D
F4
1
----
BNC:D label9
D
F5
1
----
BN:D
label9
D
F6
1
----
BP:D
label9
D
F7
1
----
BV:D
label9
D
F8
1
----
BNV:D label9
D
F9
1
----
BLT:D
label9
D
FA
1
----
BGE:D label9
D
FB
1
----
BLE:D label9
D
FC
1
----
BGT:D label9
D
FD
1
----
BLS:D label9
D
FE
1
----
BHI:D
D
FF
1
----
label9
動作
Ri → PC
PC+4 → RP ,
PC+2+(label12-PC-2) → PC
PC+4 → RP ,Ri → PC
RP → PC
PC+2+(label9-PC-2) → PC
非分岐
if(Z==1) then
PC+2+(label9-PC-2) → PC
if(Z==0) then
PC+2+(label9-PC-2) → PC
if(C==1) then
PC+2+(label9-PC-2) → PC
if(C==0) then
PC+2+(label9-PC-2) → PC
if(N==1) then
PC+2+(label9-PC-2) → PC
if(N==0) then
PC+2+(label9-PC-2) → PC
if(V==1) then
PC+2+(label9-PC-2) → PC
if(V==0) then
PC+2+(label9-PC-2) → PC
if(V xor N==1) then
PC+2+(label9-PC-2) → PC
if(V xor N==0) then
PC+2+(label9-PC-2) → PC
if((V xor N) or Z==1) then
PC+2+(label9-PC-2) → PC
if((V xor N) or Z==0) then
PC+2+(label9-PC-2) → PC
if(C or Z==1) then
PC+2+(label9-PC-2) → PC
if(C or Z==0) then
PC+2+(label9-PC-2) → PC
備考
リターン
<注意事項>
• 命令フォーマットの rel11, rel8 のフィールドには , 次のようにアセンブラが計算して値
を設定します。
(label12-PC-2)/2 → rel11, (label9-PC-2)/2 → rel8 (label12, label9 は符号付きです。)
• 遅延分岐は必ず次の命令 ( 遅延スロット ) を実行してから分岐します。
• 遅延スロットに置くことができる命令は , すべての 1 サイクル , a, b, c, d サイクル命令
です。
複数サイクル命令は置けません。
586
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付録
付録 D 命令一覧
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■ その他の命令
付表 D-15 その他の命令
OP
CYCLE
NZVC
NOP
型
E
9F-A
1
----
ANDCCR #u8
D
83
c
CCCC
CCR and u8 → CCR
ORCCR
#u8
D
93
c
CCCC
CCR or u8 → CCR
STILM
#u8
D
87
1
----
D
A3
1
----
E
97-8
1
----
符号拡張 8bit → 32bit
ニーモニック
*1
動作
備考
何も変化しない
u8 → ILM
R15 += s10
ADDSP
EXTSB
#s10
Ri
EXTUB
Ri
E
97-9
1
----
ゼロ拡張 8bit → 32bit
EXTSH
Ri
E
97-A
1
----
符号拡張 16bit → 32bit
1
EXTUH
Ri
E
97-B
----
ゼロ拡張 16bit → 32bit
LDM0
(reglist)
D
8C
----
(R15) → reglist,
LDM1
(reglist)
D
8D
----
*LDM
(reglist) *2
STM0
(reglist)
D
8E
----
STM1
(reglist)
D
8F
----
ILM 即値セット
ADD SP 命令
ロードマルチ R0-R7
R15 インクリメント
(R15) → reglist,
ロードマルチ R8-R15
R15 インクリメント
----
(R15) → reglist,
ロードマルチ R0-R15
R15 インクリメント
R15 ディクリメント ,
ストアマルチ R0-R7
reglist → (R15)
R15 ディクリメント ,
ストアマルチ R8-R15
reglist → (R15)
*STM
(reglist) *3
ENTER
#u10 *4
----
R15 ディクリメント ,
----
R14 → (R15 - 4),
ストアマルチ R0-R15
reglist → (R15)
D
0F
1+a
関数の入口処理
R15 - 4 → R14,
R15 - u10 → R15
LEAVE
E
9F-9
b
----
R14 + 4 → R15,
関数の出口処理
(R15 - 4) → R14
XCHB
@Rj, Ri *5
A
8A
2a
----
Ri → TEMP
セマフォ管理用
(Rj) → Ri
バイトデータ
TEMP → (Rj)
*1: s10 はアセンブラが , s10/4 を計算して s8 にして値を設定します。s10 は符号付きです。
*2: reglist で , R0-R7 のどちらかの指定があれば , LDM0 を生成し , R8-R15 のどちらかの指定があれば , LDM1
を生成します。LDM0, LDM1 の両方を生成する場合もあります。
*3: reglist で , R0-R7 のどちらかの指定があれば , STM0 を生成し , R8-R15 のどちらかの指定があれば , STM1 を
生成します。STM1, STM0 の両方を生成する場合もあります。
*4: u10 はアセンブラが , u10/4 を計算して u8 にして値を設定します。u10 は符号なしです。
*5: この命令をアセンブラで記述する場合 , Ri には R15 以外の汎用レジスタを指定してください。
<注意事項>
• LDM0(reglist), LDM1(reglist) の実行サイクル数は , 指定されたレジスタ数が n のとき ,
a × (n-1)+b+1 サイクルとなります。
• STM0(reglist), STM1(reglist) の実行サイクル数は , 指定されたレジスタ数が n のとき ,
a × n+1 サイクルとなります。
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付録
付録 D 命令一覧
MB91210 シリーズ
■ 20 ビット通常分岐マクロ命令
付表 D-16 20 ビット通常分岐マクロ命令
ニーモニック
*CALL20 label20,Ri
動作
次の命令のアドレス→ RP,
備考
Ri: テンポラリレジスタ ( 参考 1 参照 )
label20 → PC
*BRA20
label20,Ri
label20 → PC
Ri: テンポラリレジスタ ( 参考 2 参照 )
*BEQ20
label20,Ri
if(Z==1) then label20 → PC
Ri: テンポラリレジスタ ( 参考 3 参照 )
*BNE20
label20,Ri
*BNC20
if(Z==0) then label20 → PC
label20,Ri if(C==1) then label20 → PC
label20,Ri if(C==0) then label20 → PC
↑
*BN20
label20,Ri
if(N==1) then label20 → PC
↑
*BP20
label20,Ri if(N==0) then label20 → PC
label20,Ri if(V==1) then label20 → PC
↑
↑
label20,Ri if(V==0) then label20 → PC
label20,Ri if(V xor N==1) then label20 → PC
↑
*BC20
*BV20
*BNV20
*BLT20
*BGE20
*BLE20
*BGT20
*BLS20
*BHI20
↑
↑
↑
label20,Ri if(V xor N==0) then label20 → PC
↑
label20,Ri if((V xor N) or Z==1) then label20 → PC ↑
label20,Ri if((V xor N) or Z==0) then label20 → PC ↑
label20,Ri if(C or Z==1) then label20 → PC
label20,Ri if(C or Z==0) then label20 → PC
↑
↑
参考 1 :
CALL20
1. label20-PC-2 が , -0x800 ∼ +0x7FE の場合は , 次のように命令を生成します。
CALL
label12
2. label20-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:20 #label20,Ri
CALL
@Ri
参考 2 :
BRA20
1. label20-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
BRA
label9
2. label20-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:20 #label20,Ri
JMP
@Ri
参考 3 :
Bcc20
1. label20-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
Bcc
label9
2. label20-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
Bxcc
false
;xcc は , cc の背反条件
LDI:20 #label20,Ri
JMP
@Ri
false:
588
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
付録
付録 D 命令一覧
MB91210 シリーズ
■ 20 ビット遅延分岐マクロ命令
付表 D-17 20 ビット遅延分岐マクロ命令
ニーモニック
*CALL20:D label20,Ri
動作
次の命令のアドレス +2 → RP,
備考
Ri: テンポラリレジスタ ( 参考 1 参照 )
label20 → PC
*BRA20:D
label20,Ri
label20 → PC
Ri: テンポラリレジスタ ( 参考 2 参照 )
*BEQ20:D
label20,Ri
if(Z==1) then label20 → PC
Ri: テンポラリレジスタ ( 参考 3 参照 )
*BNE20:D
label20,Ri
if(Z==0) then label20 → PC
↑
*BC20:D
label20,Ri
if(C==1) then label20 → PC
↑
*BNC20:D
label20,Ri
if(C==0) then label20 → PC
↑
*BN20:D
label20,Ri
if(N==1) then label20 → PC
↑
*BP20:D
label20,Ri
if(N==0) then label20 → PC
↑
*BV20:D
label20,Ri
if(V==1) then label20 → PC
↑
*BNV20:D
label20,Ri
if(V==0) then label20 → PC
↑
*BLT20:D
label20,Ri
if(V xor N==1) then label20 → PC
↑
*BGE20:D
label20,Ri
if(V xor N==0) then label20 → PC
↑
*BLE20:D
label20,Ri
if((V xor N) or Z==1) then label20 → PC ↑
*BGT20:D
label20,Ri
if((V xor N) or Z==0) then label20 → PC ↑
*BLS20:D
label20,Ri
if(C or Z==1) then label20 → PC
↑
*BHI20:D
label20,Ri
if(C or Z==0) then label20 → PC
↑
参考 1 :
CALL20:D
1. label20-PC-2 が , -0x800 ∼ +0x7FE の場合は , 次のように命令を生成します。
CALL:D label12
2. label20-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:20 #label20,Ri
CALL:D @Ri
参考 2 :
BRA20:D
1. label20-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
BRA:D label9
2. label20-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:20 #label20,Ri
JMP:D @Ri
参考 3 :
Bcc20:D
1. label20-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
Bcc:D
label9
2. label20-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
Bxcc
false
;xcc は , cc の背反条件
LDI:20 #label20,Ri
JMP:D @Ri
false:
CM71-10139-5
FUJITSU MICROELECTRONICS LIMITED
589
付録
付録 D 命令一覧
MB91210 シリーズ
■ 32 ビット通常分岐マクロ命令
付表 D-18 32 ビット通常分岐マクロ命令
ニーモニック
*CALL32 label32,Ri
動作
次の命令のアドレス→ RP,
備考
Ri: テンポラリレジスタ ( 参考 1 参照 )
label32 → PC
*BRA32
label32,Ri
label32 → PC
Ri: テンポラリレジスタ ( 参考 2 参照 )
*BEQ32
label32,Ri
if(Z==1) then label32 → PC
Ri: テンポラリレジスタ ( 参考 3 参照 )
*BNE32
label32,Ri
if(Z==0) then label32 → PC
↑
*BC32
label32,Ri
if(C==1) then label32 → PC
↑
*BNC32
label32,Ri
if(C==0) then label32 → PC
↑
*BN32
label32,Ri
if(N==1) then label32 → PC
↑
*BP32
label32,Ri
if(N==0) then label32 → PC
↑
*BV32
label32,Ri
if(V==1) then label32 → PC
↑
*BNV32
label32,Ri
if(V==0) then label32 → PC
↑
*BLT32
label32,Ri
if(V xor N==1) then label32 → PC
↑
*BGE32
label32,Ri
if(V xor N==0) then label32 → PC
↑
*BLE32
label32,Ri
if((V xor N) or Z==1) then label32 → PC ↑
*BGT32
label32,Ri
if((V xor N) or Z==0) then label32 → PC ↑
*BLS32
label32,Ri
if(C or Z==1) then label32 → PC
↑
*BHI32
label32,Ri
if(C or Z==0) then label32 → PC
↑
参考 1 :
CALL32
1. label32-PC-2 が , -0x800 ∼ +0x7FE の場合は , 次のように命令を生成します。
CALL
label12
2. label32-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:32 #label32,Ri
CALL
@Ri
参考 2 :
BRA32
1. label32-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
BRA
label9
2. label32-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:32 #label32,Ri
JMP
@Ri
参考 3 :
Bcc32
1. label32-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
Bcc
label9
2. label32-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
Bxcc
false
;xcc は , cc の背反条件
LDI:32 #label32,Ri
JMP
@Ri
false:
590
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
付録
付録 D 命令一覧
MB91210 シリーズ
■ 32 ビット遅延分岐マクロ命令
付表 D-19 32 ビット遅延分岐マクロ命令
ニーモニック
動作
*CALL32:D
label32,Ri 次の命令のアドレス +2 → RP,
備考
Ri: テンポラリレジスタ ( 参考 1 参照 )
label32 → PC
*BRA32:D
label32,Ri
label32 → PC
Ri: テンポラリレジスタ ( 参考 2 参照 )
*BEQ32:D
label32,Ri
if(Z==1) then label32 → PC
Ri: テンポラリレジスタ ( 参考 3 参照 )
*BNE32:D
label32,Ri
if(Z==0) then label32 → PC
↑
*BC32:D
label32,Ri
if(C==1) then label32 → PC
↑
*BNC32:D
label32,Ri
if(C==0) then label32 → PC
↑
*BN32:D
label32,Ri
if(N==1) then label32 → PC
↑
*BP32:D
label32,Ri
if(N==0) then label32 → PC
↑
*BV32:D
label32,Ri
if(V==1) then label32 → PC
↑
*BNV32:D
label32,Ri
if(V==0) then label32 → PC
↑
*BLT32:D
label32,Ri
if(V xor N==1) then label32 → PC
↑
*BGE32:D
label32,Ri
if(V xor N==0) then label32 → PC
↑
*BLE32:D
label32,Ri
if((V xor N) or Z==1) then label32 → PC ↑
*BGT32:D
label32,Ri
if((V xor N) or Z==0) then label32 → PC ↑
*BLS32:D
label32,Ri
if(C or Z==1) then label32 → PC
↑
*BHI32:D
label32,Ri
if(C or Z==0) then label32 → PC
↑
参考 1 :
CALL32:D
1. label32-PC-2 が , -0x800 ∼ +0x7FE の場合は , 次のように命令を生成します。
CALL:D label12
2. label32-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:32 #label32,Ri
CALL:D @Ri
参考 2 :
BRA32:D
1. label32-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
BRA:D label9
2. label32-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
LDI:32 #label32,Ri
JMP:D @Ri
参考 3 :
Bcc32:D
1. label32-PC-2 が , -0x100 ∼ +0xFE の場合は , 次のように命令を生成します。
Bcc:D
label9
2. label32-PC-2 が , 1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生
成します。
Bxcc
false
;xcc は , cc の背反条件
LDI:32 #label32,Ri
JMP:D @Ri
false:
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591
付録
付録 D 命令一覧
MB91210 シリーズ
■ ダイレクトアドレッシング命令
付表 D-20 ダイレクトアドレッシング命令
ニーモニック
DMOV @dir10, R13
型
D
OP CYCLE NZVC
08
b
----
(dir10) → R13
ワード
DMOV R13,
@dir10
D
18
a
----
R13 → (dir10)
ワード
DMOV @dir10,
@R13+ D
0C
2a
----
動作
備考
(dir10) → (R13),R13+=4
ワード
DMOV @R13+, @dir10
D
1C
2a
----
(R13) → (dir10),R13+=4
ワード
DMOV @dir10,
@-R15
D
0B
2a
----
R15-=4,(R15) → (dir10)
ワード
DMOV @R15+, @dir10
D
1B
2a
----
(R15) → (dir10),R15+=4
ワード
DMOVH @dir9,
R13
D
09
b
----
(dir9) → R13
ハーフワード
DMOVH R13,
@dir9
D
19
a
----
R13 → (dir9)
ハーフワード
DMOVH @dir9,
@R13+ D
0D
2a
----
(dir9) → (R13),R13+=2
ハーフワード
DMOVH @R13+, @dir9
D
1D
2a
----
(R13) → (dir9),R13+=2
ハーフワード
DMOVB @dir8,
R13
D
0A
b
----
(dir8) → R13
バイト
DMOVB R13,
@dir8
D
1A
a
----
R13 → (dir8)
バイト
DMOVB @dir8,
@R13+ D
DMOVB @R13+, @dir8
D
0E
2a
----
(dir8) → (R13),R13++
バイト
1E
2a
----
(R13) → (dir8),R13++
バイト
<注意事項>
命令フォーマットの dir8, dir9, dir10 フィールドには , 次のようにアセンブラが計算して値
を設定します。
dir8 → dir, dir9/2 → dir, dir10/4 → dir (dir8, dir9, dir10 は符号なしです。)
■ リソース命令
付表 D-21 リソース命令
ニーモニック
LDRES
@Ri+, #u4
型
C
OP
BC
a
----
(Ri) → u4 のリソース
Ri+=4
u4: チャネル番号
STRES
C
BD
a
----
u4 のリソース→ (Ri)
Ri+=4
u4: チャネル番号
#u4, @Ri+
CYCLE NZVC
動作
備考
<注意事項>
本シリーズでは , リソース命令の対象となる , チャネル番号を持つリソースを搭載してい
ないため使用できません。
592
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CM71-10139-5
付録
付録 D 命令一覧
MB91210 シリーズ
■ コプロセッサ制御命令
付表 D-22 コプロセッサ制御命令
OP
CYCLE NZVC
ニーモニック
COPOP #u4, #u8, CRj, CRi
型
E
動作
9F-C
2+a
----
演算指示
COPLD #u4, #u8, Rj, CRi
E
9F-D
1+2a
----
Rj → CRi
COPST #u4, #u8, CRj, Ri
E
9F-E
1+2a
----
CRj → Ri
COPSV #u4, #u8, CRj, Ri
E
9F-F
1+2a
----
CRj → Ri
備考
エラートラップなし
<注意事項>
- ・{CRi | CRj}:= CR0 | CR1 | CR2 | CR3 | CR4 | CR5 | CR6 | CR7 | CR8
| CR9 | CR10 | CR11 | CR12 | CR13 | CR14 | CR15
・u4:= チャネル指定
・u8:= コマンド指定
- 本シリーズでは , コプロセッサを搭載していないため使用できません。
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FUJITSU MICROELECTRONICS LIMITED
593
付録
付録 D 命令一覧
594
MB91210 シリーズ
FUJITSU MICROELECTRONICS LIMITED
CM71-10139-5
索引
索引
Numerics
0 検出
0 検出 ......................................................................195
0 検出用データレジスタ
0 検出用データレジスタ (BSD0) ........................193
16 ビット
即値セット /16 ビット /32 ビット即値
転送命令 ..........................................................581
16 ビットアウトプットコンペア
16 ビットアウトプットコンペアの動作 ............430
16ビットアウトプットコンペアの動作タイミング
..........................................................................431
16 ビットインプットキャプチャ
16 ビットインプットキャプチャの動作 ............421
16ビットインプットキャプチャの入力タイミング
..........................................................................422
16 ビットタイマレジスタ
16 ビットタイマレジスタ (TMR) のビット構成
...........................................................................399
16 ビットフリーランタイマ
16 ビットフリーランタイマ使用時の注意事項
..........................................................................414
16 ビットフリーランタイマの概要 ....................406
16ビットフリーランタイマのカウントタイミング
..........................................................................413
16 ビットフリーランタイマのクリアタイミング
..........................................................................413
16 ビットフリーランタイマの動作説明 ............412
16 ビットフリーランタイマのブロックダイヤ
グラム ..............................................................406
16 ビットフリーランタイマのレジスタ一覧
..........................................................................407
16 ビットリロードタイマ
16 ビットリロードタイマの概要 ........................394
16ビットリロードタイマのブロックダイヤグラム
..........................................................................394
16 ビットリロードタイマのレジスタ一覧 ........395
16 ビットリロードレジスタ
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................400
1 検出
1 検出 ......................................................................195
1 検出用データレジスタ
1 検出用データレジスタ (BSD1) ........................193
20 ビット
20 ビット遅延分岐マクロ命令 ............................589
20 ビット通常分岐マクロ命令 ............................588
2 サイクル転送
2 サイクル転送時のデータの動作 ......................244
ステップ / ブロック転送 2 サイクル転送 .........226
バースト 2 サイクル転送 .....................................225
32 ビット
32 ビット遅延分岐マクロ命令 ............................591
32 ビット通常分岐マクロ命令 ............................590
即値セット /16 ビット /32 ビット即値
転送命令 ..........................................................581
32 ビット←→ 16 ビットバスコンバータ
32 ビット←→ 16 ビットバスコンバータ ........... 31
8 ビット PPG
8 ビット PPG ch.0,ch.2 のブロックダイヤグラム
..........................................................................435
8 ビット PPG ch.1 のブロックダイヤグラム .... 436
8 ビット PPG ch.3 のブロックダイヤグラム .... 437
595
索引
A
A/D コントロールステータスレジスタ
A/D コントロールステータスレジスタ 0 (ADCS0)
..........................................................................480
A/D コントロールステータスレジスタ 1 (ADCS1)
..........................................................................477
A/D コンバータ
A/D コンバータ (32 チャネル ) ...............................3
A/D コンバータの電源アナログ入力の投入順序
............................................................................26
A/D コンバータの電源端子処理 ...........................25
A/D コンバータの特長 .........................................472
A/D コンバータのブロックダイヤグラム .........473
A/D コンバータのレジスタの概要 .....................474
A/D 変換
A/D 変換データ .....................................................488
ADCR
データレジスタ (ADCR1,ADCR0) ......................483
ADCS
A/D コントロールステータスレジスタ 0 (ADCS0)
..........................................................................480
A/D コントロールステータスレジスタ 1 (ADCS1)
..........................................................................477
ADCT
変換時間設定レジスタ (ADCT) ..........................484
ADECH
開始チャネル設定レジスタ (ADSCH)・
終了チャネル設定レジスタ (ADECH) .........486
ADER
アナログ入力許可レジスタ (ADER) ..................476
ADSCH
開始チャネル設定レジスタ (ADSCH)・
終了チャネル設定レジスタ (ADECH) .........486
AD ビット
シリアルコントロールレジスタ (SCR) の
AD ビット ........................................................392
AF200
AF200 フラッシュマイコンプログラマシステム構
成 ( 横河ディジタルコンピュータ株式会社製 )
..........................................................................541
B
BGR
ボーレート / リロードカウンタレジスタ (BGR)
...........................................................................353
BSD0
0 検出用データレジスタ (BSD0) ........................193
BSD1
1 検出用データレジスタ (BSD1) ........................193
BSDC
変化点検出用データレジスタ (BSDC) ..............194
BSRR
検出結果レジスタ (BSRR) ...................................194
C
CAN
CAN クロックプリスケーラ設定 .......................323
CAN の特長 ...........................................................246
CAN のブロックダイヤグラム ...........................247
596
CAN のレジスタ ................................................... 255
CAN_TX
端子 CAN_TX のソフトウェア制御 ...................319
CAN クロックプリスケーラ
CAN クロックプリスケーラ設定 .......................323
CAN コントローラ
CAN コントローラ (3 チャネル ) ...........................3
CCR
CCR (Condition Code Register) ............................... 38
CLKB
CPU クロック (CLKB) ...........................................74
CLKP
周辺クロック (CLKP) ............................................ 74
CLKR
CLKR:クロックソース制御レジスタ ................87
Condition Code Register
CCR (Condition Code Register) ............................... 38
CPU
CPU ........................................................................... 31
CPU 間の接続 ................................................383, 384
CPU 間の接続方法 ................................................371
CPU クロック (CLKB) ...........................................74
FR CPU の特長 ..........................................................2
FR-CPU ROM モード
(32/16/8 ビット , リードのみ ) .....................501
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ..............502
CPU ステート
各 CPU ステートにおける
端子状態 .......................................................... 570
CTBR
CTBR:タイムベースカウンタクリアレジスタ
............................................................................86
CUCR
補正ユニット制御レジスタ (CUCR) .................. 464
CUTD
サブタイマデータレジスタ (CUTD) .................. 466
CUTR
メインタイマデータレジスタ (CUTR) ..............468
D
DDR
データ方向レジスタ (DDR) ................................138
DICR
DICR の DLYI ビット .......................................... 189
遅延割込みモジュールレジスタ (DICR ) ..........188
DIVR
DIVR0:基本クロック分周設定レジスタ 0 ........ 91
DIVR1:基本クロック分周設定レジスタ 1 ........ 94
DLYI
DICR の DLYI ビット .......................................... 189
DMA
DMA コントローラ .................................................. 2
DMA 転送と割込み .............................................. 231
DMA による割込みクリアの発生タイミング
..........................................................................234
DMA 抑止 .............................................................. 231
スリープモード中の DMA 転送の注意 ............. 239
DMAC
DMAC の概要 ....................................................... 221
DMAC の主要機能 ............................................... 200
索引
DMAC の主要動作 ................................................222
DMAC のハードウェア構成 ................................200
DMAC のブロックダイヤグラム ........................202
DMAC のレジスタ概要 ........................................201
DMAC 割込み制御を出力できる割込み ............238
DMACA
DMACA0 ∼ DMACA4 のビット機能 ................204
DMACB
DMACB0 ∼ DMACB4 のビット機能 ................209
DMACR
DMACR のビット機能 .........................................218
DMAC 割込み制御
DMAC 割込み制御を出力できる割込み ............238
DMADA
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 の
ビット機能 ......................................................216
DMASA
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 の
ビット機能 ......................................................216
DMA コントローラ
DMA コントローラ ..................................................2
DMA 転送
DMA 転送使用時の注意事項 ..............................392
DMA 転送と割込み ..............................................231
スリープモード中の DMA 転送の注意 .............239
DMA 抑止
DMA 抑止 ..............................................................231
DQ7
データポーリングフラグ (DQ7) の制約事項 ....519
E
ECCR
拡張通信コントロールレジスタ (ECCR) ..........350
EIRR
外部割込み要因レジスタ (EIRR) のビット構成
..........................................................................176
EISSR
外部割込み入力端子選択レジスタ (EISSR) ......178
EIT
EIT からの復帰 .......................................................51
EIT の特長 ...............................................................51
EIT の割込みレベル ...............................................52
EIT ベクタテーブル ...............................................56
EIT 要因 ...................................................................51
EIT 要因受理の優先度 ...........................................59
ELVR
外部割込み要求レベル設定レジスタ (ELVR) の
ビット構成 ......................................................177
ENIR
割込み許可レジスタ (ENIR) のビット構成 .......175
ESCR
拡張ステータス / コントロールレジスタ (ESCR)
...........................................................................347
F
FIFO バッファ
FIFO バッファからの読出し ...............................310
FIFO バッファによるメッセージ受信 ...............309
FIFO バッファの構成 ...........................................309
FLCR
フラッシュコントロール / ステータスレジスタ
(FLCR) のビット構成 .................................... 497
FLWC
ウェイトレジスタ (FLWC) のビット構成 ......... 499
FR
FR CPU の特長 ..........................................................2
FR-CPU ROM モード
FR-CPU ROM モード
(32/16/8 ビット , リードのみ ) .....................501
FR-CPU プログラミングモード
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ............... 502
FR ファミリー
FR ファミリーの命令一覧表 ..............................578
H
Hold Request Cancel Request
ホールドリクエスト取下げ要求
(Hold Request Cancel Request) .......................166
HRCL
ホールドリクエスト取下げ要求レジスタ (HRCL)
のビット構成 ..................................................162
HRCR
ホールドリクエスト取下げ要求機能 (HRCR) の
使用例 .............................................................. 168
I
ICR
ICR ビット構成 ....................................................... 54
割込み制御レジスタ (ICR) のビット構成 ......... 160
ICR マッピング
ICR マッピング ....................................................... 54
ICS
インプットキャプチャレジスタ (ICS) の
ビット構成 ......................................................419
ILM
ILM ..................................................................... 41, 53
INIT
設定初期化リセット (INIT) ................................. 126
INITX 端子
ストップモード中の INITX 端子による復帰に
ついて .............................................................. 125
INT
INT 命令の動作 ....................................................... 62
INTE
INTE 命令の動作 ....................................................62
IPCP
インプットキャプチャレジスタ (IPCP) の
ビット構成 ......................................................418
I フラグ
I フラグ .................................................................... 53
L
LIN
LIN スレーブとしての UART ............................. 379
LIN スレーブの設定 .............................................391
LIN 対応 UART (7 チャネル ) ................................. 3
597
索引
LIN デバイスの接続 .............................................387
LIN バスタイミング .............................................381
LIN マスタ / スレーブ通信機能 ..........................387
LIN マスタとしての UART .................................378
動作モード 3 における LIN の使用 ....................391
LIN-Synch-Break
LIN-Synch-Break 検出割込みとフラグ ...............380
LIN-Synch-Break 割込み .......................................357
LIN-Synch-Field
LIN-Synch-Field エッジ検出割込み ....................357
LIN スレーブ
LIN スレーブとしての UART .............................379
LIN スレーブの設定 .............................................391
LIN 対応 UART
LIN 対応 UART (7 チャネル ) .................................3
LIN デバイス
LIN デバイスの接続 .............................................387
LIN マスタ
LIN マスタとしての UART .................................378
LIN マスタ / スレーブ通信
LIN マスタ / スレーブ通信機能 ..........................387
LQFP
LQFP-100 ....................................................................7
LQFP-144 ....................................................................8
M
MB91210 シリーズ
MB91210 シリーズのブロックダイヤグラム .......6
MB91210 シリーズのメモリマップ .....................11
MB91213A
MB91213A/F213A/F218S の端子配列図 ...............10
MB91F211B
MB91F211B の端子配列図 .......................................9
MB91F213A
MB91213A/F213A/F218S の端子配列図 ...............10
MB91F218S
MB91213A/F213A/F218S の端子配列図 ...............10
MD
モード端子 (MD0 ∼ MD3) について ...................25
MODR
モードレジスタ (MODR) .......................................68
Multiply & Divide register
乗除算レジスタ (Multiply & Divide register) ........44
N
NMI
NMI (Non Maskable Interrupt) ...............................166
NMI/ ホールド抑止レベル割込み処理中 ...........235
ユーザ割込み・NMI の動作 ..................................61
割込み・NMI に対するレベルマスク ..................53
Non Maskable Interrupt
NMI (Non Maskable Interrupt) ...............................166
O
OCCP
コンペアレジスタ (OCCP) のビット構成 .........426
OSCCR
OSCCR:発振制御レジスタ .................................96
598
P
PC
PC (Program Counter) .............................................. 42
PDR
ポートデータレジスタ (PDR) ............................. 137
PIDR
入力データダイレクトリードレジスタ (PIDR)
..........................................................................153
PLL
PLL 逓倍率 .............................................................. 71
PLL 逓倍率変更後の待ち時間 ..............................72
PLL 動作許可 .......................................................... 70
PLL 動作許可後の待ち時間 ..................................72
PLLC
PLLC:PLL 制御レジスタ ....................................97
PLL クロックモード
PLL クロックモード動作中の注意について ...... 26
PLL 制御レジスタ
PLLC:PLL 制御レジスタ ....................................97
PPG
8 ビット PPG ch.0,ch.2 のブロックダイヤグラム
..........................................................................435
8 ビット PPG ch.1 のブロックダイヤグラム .... 436
8 ビット PPG ch.3 のブロックダイヤグラム .... 437
PPG 出力動作 ........................................................ 448
PPG タイマのレジスタ一覧 ................................438
PPG の機能 ............................................................ 434
PPG の組合せ ........................................................ 451
PPG の動作 ............................................................ 447
PPGC
PPG 動作モード制御レジスタ (PPGC) ..............440
PPG 起動レジスタ
PPG 起動レジスタ (TRG) .................................... 445
PPG タイマ
PPG タイマのレジスタ一覧 ................................438
PPG 動作モード制御レジスタ
PPG 動作モード制御レジスタ (PPGC) ..............440
PRLL/PRLH
リロードレジスタ (PRLL/PRLH) ........................ 443
Program Counter
PC (Program Counter) .............................................. 42
Program Status
PS (Program Status) ..................................................37
PS
PS (Program Status) ..................................................37
R
RAM
メッセージ RAM とのデータ送受信 ................. 300
RDR
受信 / 送信データレジスタ (RDR/TDR) ............345
RDY
RDY ビット ...........................................................508
REALOS
ビットサーチモジュール (REALOS 使用 ) ........... 2
RETI 命令
RETI 命令の動作 ....................................................64
Return Pointer
RP (Return Pointer) ..................................................42
索引
REVC
出力反転レジスタ (REVC) ..................................446
ROM
FR-CPU ROM モード
(32/16/8 ビット , リードのみ ) .....................501
RP
RP (Return Pointer) ...................................................42
RSRR
RSRR:リセット要因レジスタ / ウォッチドッグ
タイマ制御レジスタ ........................................78
RST
動作初期化リセット (RST) ..................................127
S
SCR
SCR (System Condition code Register) ....................40
シリアルコントロールレジスタ (SCR) .............336
シリアルコントロールレジスタ (SCR) の
AD ビット ........................................................392
SMR
シリアルモードレジスタ (SMR) ........................339
SSP
SSP (System Stack Pointer) ................................43, 55
SSR
シリアルステータスレジスタ (SSR) ..................342
STCR
STCR:スタンバイ制御レジスタ .........................81
STOP 状態
STOP 状態からの復帰動作 ..................................183
外部割込みを使用した STOP 状態からの
復帰時における注意事項 ..............................182
System Condition code Register
SCR (System Condition code Register) ....................40
System Stack Pointer
SSP (System Stack Pointer) ................................43, 55
TRG
PPG 起動レジスタ (TRG) .................................... 445
U
UART
LIN スレーブとしての UART ............................. 379
LIN 対応 UART (7 チャネル ) ................................. 3
LIN マスタとしての UART ................................. 378
UART 端子直接アクセス .................................... 382
UART の動作 .........................................................370
UART の動作モード ............................................ 328
UART のブロックダイヤグラム ................329, 330
UART のボーレート選択 .................................... 363
UART のレジスタ ................................................334
UART の割込み ..................................................... 355
スレーブデバイスとしての UART .................... 389
マスタデバイスとしての UART ........................ 388
User Stack Pointer
USP (User Stack Pointer) .........................................43
USP
USP (User Stack Pointer) .........................................43
W
WPR
WPR:ウォッチドッグリセット発生延期レジスタ
............................................................................90
WTCR
タイマ制御レジスタ (WTCR) ............................. 456
T
Table Base Register
TBR (Table Base Register) .................................42, 56
TBCR
TBCR:タイムベースカウンタ制御レジスタ ....84
TBR
TBR (Table Base Register) .................................42, 56
TCCS
タイマコントロールステータスレジスタ (TCCS)
..........................................................................409
TCDT
タイマデータレジスタ (TCDT) ..........................408
TDR
受信 / 送信データレジスタ (RDR/TDR) ............345
TMCSR
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................396
TMR
16 ビットタイマレジスタ (TMR) のビット構成
..........................................................................399
TMRLR
16 ビットリロードレジスタ (TMRLR) のビット構
成 ......................................................................400
599
索引
あ
アウトプットコンペア
16 ビットアウトプットコンペアの動作 ............430
16ビットアウトプットコンペアの動作タイミング
..........................................................................431
アウトプットコンペアユニットの特長 .............424
アウトプットコンペアユニットのブロックダイヤ
グラム ..............................................................424
アウトプットコンペアユニットのレジスタ .....425
インプットキャプチャ / アウトプットコンペアと
の連動について ..............................................414
アクセスアドレス
アクセスアドレス .................................................229
アクセスモード
アクセスモード .......................................................65
フラッシュメモリのアクセスモード .................501
アクセプタンスフィルタ
受信メッセージのアクセプタンスフィルタ .....305
アドレスエラー
アドレスエラーの発生 .........................................237
アドレスレジスタ指定
アドレスレジスタ指定 .........................................228
アドレッシング
ダイレクトアドレッシング ...................................34
ダイレクトアドレッシング命令 .........................592
ダイレクトアドレッシング領域 ...........................28
アドレッシングモード
アドレッシングモードの記号 .............................576
アナログ入力
A/D コンバータの電源アナログ入力の投入順序
............................................................................26
アナログ入力許可レジスタ
アナログ入力許可レジスタ (ADER) ..................476
アルゴリズム
自動アルゴリズム実行状態 .................................502
自動アルゴリズムのコマンドシーケンス .........504
フラッシュメモリ自動アルゴリズムの概要 .....503
アンダフロー
アンダフロー動作 .................................................402
い
一時停止
一時停止状態からの起動 .....................................232
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に
設定 ) ................................................................235
インターバル
メイン発振安定待ちタイマのインターバル時間
...........................................................................112
インターバルタイマ
インターバルタイマ機能の動作 .........................116
インターバルタイマ / カウンタ
その他のインターバルタイマ / カウンタ .............3
インピーダンス
入力インピーダンス .............................................472
インプットキャプチャ
16 ビットインプットキャプチャの動作 ............421
16ビットインプットキャプチャの入力タイミング
..........................................................................422
600
インプットキャプチャ / アウトプットコンペアと
の連動について .............................................. 414
インプットキャプチャの概要 ............................416
インプットキャプチャのブロックダイヤグラム
..........................................................................416
インプットキャプチャのレジスタ一覧 ............417
インプットキャプチャレジスタ
インプットキャプチャレジスタ (ICS) の
ビット構成 ......................................................419
インプットキャプチャレジスタ (IPCP) の
ビット構成 ......................................................418
う
ウェイトレジスタ
ウェイトレジスタ (FLWC) のビット構成 ......... 499
ウォッチドッグタイマ制御レジスタ
RSRR:リセット要因レジスタ / ウォッチドッグ
タイマ制御レジスタ ........................................ 78
ウォッチドッグリセット発生延期レジスタ
WPR:ウォッチドッグリセット発生延期レジスタ
............................................................................90
内 ROM 外バスモード
バスモード 1 ( 内 ROM 外バスモード ) ............... 66
え
エッジ検出
LIN-Synch-Field エッジ検出割込み .................... 357
エラー
アドレスエラーの発生 ........................................ 237
エラー検出 ....................................................373, 377
お
オーダリング
バイトオーダリング .............................................. 45
ビットオーダリング .............................................. 45
オンボード書換え
プログラマによるオンボード書換え接続例 .... 543
本プログラマがオンボード書換えに使用する端子
..........................................................................544
か
外 ROM 外バスモード
バスモード 2 ( 外 ROM 外バスモード ) ............... 66
開始チャネル設定レジスタ
開始チャネル設定レジスタ (ADSCH)・
終了チャネル設定レジスタ (ADECH) ......... 486
回避方法
不具合の回避方法 ................................................524
外部クロック
外部クロック使用時の注意 ..................................25
外部クロックの使用 ............................................ 367
外部端子
外部端子のリセットタイミング ........................ 128
外部リセット
外部リセット端子のブロックダイヤグラム .... 128
外部割込み
外部割込み (16 チャネル ) ....................................... 3
索引
外部割込みの動作 .................................................180
外部割込みの動作手順 .........................................180
外部割込み要求レベル .........................................181
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 ..............................................182
ストップモード中の外部割込みによる復帰につい
て ......................................................................125
外部割込み制御部
外部割込み制御部のブロックダイヤグラム .....173
外部割込み制御部のレジスタ一覧 .....................172
外部割込み制御部のレジスタ詳細 .....................174
外部割込み入力端子選択レジスタ
外部割込み入力端子選択レジスタ (EISSR) ......178
外部割込み要因レジスタ
外部割込み要因レジスタ (EIRR) のビット構成
..........................................................................176
外部割込み要求レベル設定レジスタ
外部割込み要求レベル設定レジスタ (ELVR) の
ビット構成 ......................................................177
カウントクロック
カウントクロックの選択 .....................................449
書込み
データ書込み上の注意 .........................................515
フラッシュ書込みについて ...................................26
フラッシュメモリ書込み / 消去の概要 .............513
フラッシュメモリ書込み手順 .............................515
フラッシュメモリのデータ書込み方法 .............515
拡張ステータス / コントロールレジスタ
拡張ステータス / コントロールレジスタ (ESCR)
...........................................................................347
拡張通信コントロールレジスタ
拡張通信コントロールレジスタ (ECCR) ..........350
加減算
加減算命令 .............................................................579
き
擬似サブクロック
擬似サブクロックのブロックダイヤグラム .....119
機能比較
機能比較 .....................................................................4
基本クロック分周設定レジスタ
DIVR0:基本クロック分周設定レジスタ 0 ........91
DIVR1:基本クロック分周設定レジスタ 1 ........94
基本構成
基本構成 .................................................................530
基本構成図 .............................................................542
基本プログラミングモデル
基本プログラミングモデル ...................................35
く
クロック
CAN クロックプリスケーラ設定 .......................323
CPU クロック (CLKB) ............................................74
PLL クロックモード動作中の注意について ......26
外部クロックの使用 .............................................367
カウントクロックの選択 .....................................449
擬似サブクロックのブロックダイヤグラム .....119
クロック .................................................................462
クロック供給 .........................................................376
クロック供給機能の動作 .....................................117
クロック切換え手順 ............................................ 322
原発振クロック周波数について ........................ 541
サブクロックからメインクロック切換え後の
待ち時間 ............................................................ 73
周辺クロック (CLKP) ............................................ 74
ソースクロックの選択 .......................................... 69
内部クロック動作 ................................................401
内部動作クロックの生成 ...................................... 69
モード 2 でのクロック反転とスタート /
ストップビット .............................................. 375
クロック禁止レジスタ
クロック禁止レジスタ ........................................ 460
クロック生成制御部
クロック生成制御部のブロックダイヤグラム
............................................................................77
クロックソース制御レジスタ
CLKR:クロックソース制御レジスタ ................87
クロックプリスケーラレジスタ
クロックプリスケーラレジスタ ........................ 254
クロック補正ユニット
クロック補正ユニット ........................................ 461
クロック補正ユニットのレジスタ一覧 ............463
け
検出
0 検出 ..................................................................... 195
1 検出 ..................................................................... 195
LIN-Synch-Break 検出割込みとフラグ ..............380
LIN-Synch-Field エッジ検出割込み .................... 357
エラー検出 ....................................................373, 377
変化点検出 ............................................................ 196
検出結果レジスタ
検出結果レジスタ (BSRR) ..................................194
原発振クロック
原発振クロック周波数について ........................ 541
原発振入力
電源投入時の原発振入力について ...................... 25
こ
互換
ソフトウェア互換 ................................................392
コプロセッサエラートラップ
コプロセッサエラートラップ ..............................64
コプロセッサ制御
コプロセッサ制御命令 ........................................ 593
コプロセッサ不在トラップ
コプロセッサ不在トラップ ..................................64
コントロールステータスレジスタ
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................396
コントロールレジスタ
コントロールレジスタのビット構成 ................ 427
コンペアレジスタ
コンペアレジスタ (OCCP) の機能 .....................426
コンペアレジスタ (OCCP) のビット構成 ......... 426
601
索引
さ
再起動
ソフトウェア再起動 .............................................368
サイレントモード
サイレントモード .................................................315
サイレントモードとループバックモードの結合
..........................................................................317
サブクロック
擬似サブクロックのブロックダイヤグラム .....119
サブクロックからメインクロック切換え後の待ち
時間 ....................................................................73
サブセカンドレジスタ
サブセカンドレジスタ .........................................458
サブタイマデータレジスタ
サブタイマデータレジスタ (CUTD) ..................466
サブタイマデータレジスタの設定 .....................469
算術演算
算術演算 ...................................................................33
し
時 / 分 / 秒レジスタ
時 / 分 / 秒レジスタ ..............................................459
シグナルモード
シグナルモード .....................................................371
自動アルゴリズム
自動アルゴリズム実行状態 .................................502
自動アルゴリズムのコマンドシーケンス .........504
フラッシュメモリ自動アルゴリズムの概要 .....503
自動再起動
自動再起動 .............................................................369
シフト
シフト命令 .............................................................581
周辺回路
周辺回路よりの転送停止要求の発生 .................237
周辺クロック
周辺クロック (CLKP) .............................................74
終了チャネル設定レジスタ
開始チャネル設定レジスタ (ADSCH)・終了チャネ
ル設定レジスタ (ADECH) .............................486
受信
FIFO バッファによるメッセージ受信 ...............309
受信 / 送信データレジスタ (RDR/TDR) ............345
受信割込み .............................................................356
受信割込み生成とフラグセットタイミング .....359
受信動作
受信動作 .................................................................373
受信メッセージ
受信メッセージのアクセプタンスフィルタ .....305
受信メッセージの処理 .........................................308
受信メッセージオブジェクト
受信メッセージオブジェクトの設定 .................307
受信優先度
受信優先度 .............................................................305
出力反転レジスタ
出力反転レジスタ (REVC) ..................................446
消去
セクタ消去 .............................................................506
チップ消去 .............................................................505
フラッシュメモリ書込み / 消去の概要 .............513
602
フラッシュメモリのデータ消去 ( チップ消去 )
方法 .................................................................. 517
消去一時停止
消去一時停止 ........................................................ 507
フラッシュメモリのセクタ消去一時停止方法
..........................................................................521
消去再開方法
フラッシュメモリのセクタ消去再開方法 ........522
消去手順
セクタ消去手順 ....................................................518
乗除算
乗除算命令 ............................................................ 580
乗除算レジスタ
乗除算レジスタ (Multiply & Divide register) ........ 44
初期化リセット
設定初期化リセット (INIT) ................................. 126
動作初期化リセット (RST) ................................. 127
初期値
各ハードウェアの初期値 .................................... 451
シリアルオンボード書込み
富士通標準シリアルオンボード書込みに使用する
端子 .................................................................. 531
シリアル書込み
シリアル書込み接続例 ........................................ 532
シリアルコントロールレジスタ
シリアルコントロールレジスタ (SCR) ............. 336
シリアルコントロールレジスタ (SCR) の
AD ビット ....................................................... 392
シリアルステータスレジスタ
シリアルステータスレジスタ (SSR) .................. 342
シリアル通信
シリアル通信について .......................................... 24
シリアルモードレジスタ
シリアルモードレジスタ (SMR) ........................ 339
シングルチップモード
バスモード 0 ( シングルチップモード ) ..............66
す
推奨設定値
推奨設定値 ............................................................ 485
水晶発振回路
水晶発振回路について .......................................... 25
スタート
モード 2 でのクロック反転とスタート /
ストップビット .............................................. 375
スタック
割込みスタック ......................................................55
スタンバイ
同期スタンバイ動作 ............................................ 111
スタンバイ制御レジスタ
STCR:スタンバイ制御レジスタ ........................ 81
スタンバイモード
スタンバイモード ( ストップ / スリープ ) からの
復帰 .................................................................. 167
ステップ / ブロック転送
ステップ / ブロック転送 2 サイクル転送 ......... 226
ステップ転送
ステップ転送 ........................................................ 226
ステップトレーストラップ
ステップトレーストラップの動作 ...................... 63
索引
ストア
ロードとストア .......................................................33
ストップ
スタンバイモード ( ストップ / スリープ ) からの
復帰 ..................................................................167
ストップビット .....................................................373
ストップビット
モード 2 でのクロック反転とスタート /
ストップビット ..............................................375
ストップモード
ストップモード .....................................................109
ストップモード中の INITX 端子による
復帰について ..................................................125
ストップモード中の外部割込みによる
復帰について ..................................................125
ストップモード復帰後の待ち時間 .......................73
ストップモード復帰後
ストップモード復帰後の待ち時間 .......................73
スリープ
スタンバイモード ( ストップ / スリープ ) からの
復帰 ..................................................................167
スリープモード
スリープモード .....................................................107
スリープモード中の DMA 転送の注意 .............239
スレーブ
LIN スレーブとしての UART .............................379
LIN スレーブの設定 .............................................391
LIN マスタ / スレーブ通信機能 ..........................387
マスタ / スレーブ通信機能 .................................384
スレーブデバイス
スレーブデバイスとしての UART .....................389
せ
制御
コプロセッサ制御命令 .........................................593
精度
補正の精度 .............................................................469
制約事項
制約事項による不具合内容 .................................523
データポーリングフラグ (DQ7) の制約事項 ....519
セクタ
セクタ指定方法 .....................................................518
セクタ消去 .............................................................506
セクタ消去手順 .....................................................518
複数のセクタを指定するときの注意 .................518
フラッシュメモリのセクタアドレス表 .............495
フラッシュメモリのセクタ消去一時停止方法
..........................................................................521
フラッシュメモリのセクタ消去再開方法 .........522
セクタ構成
フラッシュメモリのセクタ構成 ...........................12
接続例
シリアル書込み接続例 .........................................532
プログラマによるオンボード書換え接続例 .....543
設定初期化後
設定初期化後の待ち時間 .......................................72
設定初期化リセット
設定初期化リセット (INIT) .................................126
全体コントロールレジスタ
全体コントロールレジスタ .................................256
全体コントロールレジスタ一覧 .........................249
全チャネル
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に
設定 ) ................................................................ 235
全チャネル動作許可 ............................................ 232
全チャネル動作禁止 ............................................ 236
そ
送信
送信割込み ............................................................ 356
送信割込み許可タイミング ................................391
送信割込み生成とフラグタイミング ................ 361
送信割込み要求生成タイミング ........................ 362
メッセージ送信 ....................................................302
送信データレジスタ
受信 / 送信データレジスタ (RDR/TDR) ............345
送信動作
送信動作 ................................................................ 373
送信メッセージオブジェクト
送信メッセージオブジェクトの更新 ................ 304
送信メッセージオブジェクトの設定 ................ 303
送信優先度
送信優先度 ............................................................ 302
双方向通信
双方向通信機能 ....................................................383
ソースクロック
ソースクロックの選択 .......................................... 69
即値
即値セット /16 ビット /32 ビット即値
転送命令 .......................................................... 581
測定処理
測定処理タイミング ............................................ 461
その他
その他の命令 ........................................................ 587
ソフトウェア
ソフトウェア互換 ................................................392
ソフトウェア再起動 ............................................ 368
ソフトウェア要求 ................................................224
端子 CAN_TX のソフトウェア制御 ...................319
た
タイマコントロールステータスレジスタ
タイマコントロールステータスレジスタ (TCCS)
..........................................................................409
タイマ制御レジスタ
タイマ制御レジスタ (WTCR) ............................. 456
タイマデータレジスタ
タイマデータレジスタ (TCDT) .......................... 408
タイムベースカウンタ
タイムベースカウンタ .......................................... 99
タイムベースカウンタクリアレジスタ
CTBR:タイムベースカウンタクリアレジスタ
............................................................................86
タイムベースカウンタ制御レジスタ
TBCR:タイムベースカウンタ制御レジスタ .... 84
ダイレクトアドレッシング
ダイレクトアドレッシング命令 ........................ 592
ダイレクトアドレッシング ..................................34
ダイレクトアドレッシング領域 .......................... 28
603
索引
端子機能
端子機能一覧 ...........................................................13
端子状態
各 CPU ステートにおける端子状態 ...................570
端子入力レベル
端子入力レベル .....................................................149
端子入力レベルの選択 .........................................149
端子配列図
MB91213A/F213A/F218S の端子配列図 ...............10
MB91F211B の端子配列図 .......................................9
単発モード
単発モード .............................................................488
ち
遅延
通常分岐 ( 遅延なし ) 命令 ..................................584
遅延スロット
遅延スロット付き動作 ...........................................48
遅延スロット付き動作の制限事項 .......................49
遅延スロットなし動作 ...........................................50
遅延分岐
20 ビット遅延分岐マクロ命令 ............................589
32 ビット遅延分岐マクロ命令 ............................591
遅延分岐命令 .........................................................586
遅延割込みモジュール
遅延割込みモジュールの概要 .............................186
遅延割込みモジュールのブロックダイヤグラム
..........................................................................187
遅延割込みモジュールのレジスタ一覧 .............187
遅延割込みモジュールレジスタ
遅延割込みモジュールレジスタ (DICR ) ..........188
チップ消去
チップ消去 .............................................................505
フラッシュメモリのデータ消去 ( チップ消去 )
方法 ..................................................................517
チャネルグループ
チャネルグループ .................................................241
チャネル独立
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に
設定 ) ................................................................235
直接アクセス
UART 端子直接アクセス .....................................382
つ
通常分岐
通常分岐 ( 遅延なし ) 命令 ..................................584
通信
LIN マスタ / スレーブ通信機能 ..........................387
通信 .........................................................................377
マスタ / スレーブ通信機能 .................................384
通信手順
通信手順 .................................................................385
通信モード
通信モードの設定 .................................................391
604
て
停止モード
停止モード ............................................................ 489
逓倍率
PLL 逓倍率 .............................................................. 71
PLL 逓倍率変更後の待ち時間 ..............................72
データ書込み
プログラム ( データ書込み ) ............................... 505
データ形式
転送データ形式 ............................................372, 375
データフレーム
データフレーム受信 ............................................ 305
データ方向レジスタ
データ方向レジスタ (DDR) ................................138
データポーリングフラグ
データポーリングフラグ (DQ7) の制約事項 .... 519
データレジスタ
受信 / 送信データレジスタ (RDR/TDR) ............345
データレジスタ (ADCR1,ADCR0) .....................483
テストモード
テストモード設定 ................................................315
デバイス
デバイス状態 ........................................................ 104
デバイス状態制御の概要 .................................... 103
デバイスの動作状態 ............................................ 105
デバイス状態制御
デバイス状態制御の概要 .................................... 103
電源端子
A/D コンバータの電源端子処理 .......................... 25
電源端子について ..................................................24
電源投入後
電源投入後の待ち時間 .......................................... 72
電源投入時
電源投入時について .............................................. 25
電源投入時の原発振入力について ...................... 25
電源投入時の発振安定待ち時間について ........125
転送
2 サイクル転送時のデータの動作 .....................244
DMA 転送使用時の注意事項 ..............................392
DMA 転送と割込み .............................................. 231
周辺回路よりの転送停止要求の発生 ................ 237
ステップ / ブロック転送 2 サイクル転送 ......... 226
ステップ転送 ........................................................ 226
転送アドレス ........................................................ 223
転送回数と転送終了 ............................................ 223
転送回数レジスタとリロード動作 .................... 230
転送起動 ................................................................ 232
転送シーケンスの選択 ........................................ 225
転送終了 ................................................................ 236
転送タイプ ............................................................ 222
転送データ形式 ............................................372, 375
転送モード ............................................................ 222
転送要求の受付けと転送 .................................... 233
バースト 2 サイクル転送 .................................... 225
バースト転送の動作フロー ................................243
ブロック転送 ........................................................ 226
ブロック転送の動作フロー ................................242
レジスタ間転送命令 ............................................ 583
転送回数レジスタ
転送回数レジスタとリロード動作 .................... 230
索引
転送シーケンス
転送シーケンスの選択 .........................................225
転送停止要求
周辺回路よりの転送停止要求の発生 .................237
転送モード
転送モード .............................................................222
と
同期化方法
同期化方法 .............................................................371
同期スタンバイ
同期スタンバイ動作 .............................................111
動作許可ビット
動作許可ビット .....................................................371
動作初期化リセット
動作初期化リセット (RST) ..................................127
動作モード
UART の動作モード .............................................328
動作モード .............................................................448
動作モード 3 における LIN の使用 ....................391
動作モードの概要 ...................................................65
な
内蔵周辺要求
内蔵周辺要求 .........................................................224
内蔵メモリ
内蔵メモリ .................................................................2
内部アーキテクチャ
内部アーキテクチャの概要 ...................................29
内部アーキテクチャの構造 ...................................30
内部アーキテクチャの特長 ...................................29
内部クロック
内部クロック動作 .................................................401
内部動作クロック
内部動作クロックの生成 .......................................69
に
入出力回路形式
入出力回路形式 .......................................................21
入力インピーダンス
入力インピーダンス .............................................472
入力データダイレクトリードレジスタ
入力データダイレクトリードレジスタ (PIDR)
..........................................................................153
は
バースト 2 サイクル転送
バースト 2 サイクル転送 .....................................225
バースト転送
バースト転送の動作フロー .................................243
ハードウェア
各ハードウェアの初期値 .....................................451
ハードウェア構成
DMAC のハードウェア構成 ................................200
割込みコントローラのハードウェア構成 .........156
ハードウェアシーケンスフラグ
ハードウェアシーケンスフラグ .........................508
ハーバード←→プリンストン バスコンバータ
ハーバード←→プリンストン バスコンバータ .32
バイトオーダリング
バイトオーダリング .............................................. 45
バスアイドル
バスアイドル機能 ................................................392
バスアイドル割込み ............................................ 357
バスコンバータ
32 ビット←→ 16 ビットバスコンバータ ........... 31
ハーバード←→プリンストン バスコンバータ
............................................................................32
バスモード
バスモード .............................................................. 65
バスモード 0 ( シングルチップモード ) ..............66
バスモード 1 ( 内 ROM 外バスモード ) ............... 66
バスモード 2 ( 外 ROM 外バスモード ) ............... 66
発振安定待ち時間
電源投入時の発振安定待ち時間について ........125
リセット要因と発振安定待ち時間 .................... 124
発振安定待ちタイマ
メイン発振安定待ちタイマ使用時の注意事項
..........................................................................118
メイン発振安定待ちタイマのインターバル時間
..........................................................................112
メイン発振安定待ちタイマの動作 .................... 117
メイン発振安定待ちタイマのブロックダイヤグラ
ム ......................................................................113
メイン発振安定待ちタイマのレジスタ説明 .... 114
発振安定待ち割込み
メイン発振安定待ち割込み ................................116
発振制御レジスタ
OSCCR:発振制御レジスタ ................................. 96
パリティ
パリティ ................................................................ 374
パルス
パルスの端子出力の制御 .................................... 450
パルス幅
リロード値とパルス幅の関係 ............................449
反転
モード 2 でのクロック反転とスタート /
ストップビット .............................................. 375
汎用レジスタ
汎用レジスタ .......................................................... 36
ひ
比較演算
比較演算命令 ........................................................ 579
ビット
モード 2 でのクロック反転とスタート /
ストップビット .............................................. 375
ビットオーダリング
ビットオーダリング .............................................. 45
ビット機能
DMACA0 ∼ DMACA4 のビット機能 ................ 204
DMACB0 ∼ DMACB4 のビット機能 ................ 209
DMACR のビット機能 .........................................218
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 の
ビット機能 ......................................................216
ビット構成
16 ビットタイマレジスタ (TMR) のビット構成
..........................................................................399
605
索引
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................400
ICR ビット構成 .......................................................54
インプットキャプチャレジスタ (ICS) の
ビット構成 ......................................................419
インプットキャプチャレジスタ (IPCP) の
ビット構成 ......................................................418
ウェイトレジスタ (FLWC) のビット構成 .........499
外部割込み要因レジスタ (EIRR) のビット構成
..........................................................................176
外部割込み要求レベル設定レジスタ (ELVR) の
ビット構成 ......................................................177
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................396
コントロールレジスタのビット構成 .................427
コンペアレジスタ (OCCP) のビット構成 .........426
フラッシュコントロール / ステータス
レジスタ (FLCR) のビット構成 ....................497
ホールドリクエスト取下げ要求レジスタ (HRCL)
のビット構成 ..................................................162
割込み許可レジスタ (ENIR) のビット構成 .......175
割込み制御レジスタ (ICR) のビット構成 .........160
ビットサーチモジュール
ビットサーチモジュール (REALOS 使用 ) ...........2
ビットサーチモジュールの概要 .........................190
ビットサーチモジュールのブロックダイヤグラム
..........................................................................192
ビットサーチモジュールのレジスタ一覧 .........191
ビット操作
ビット操作命令 .....................................................580
論理演算とビット操作 ...........................................34
ふ
フェッチ
モードフェッチ .....................................................129
不具合
不具合の回避方法 .................................................524
不具合内容
制約事項による不具合内容 .................................523
富士通標準
富士通標準シリアルオンボード書込みに
使用する端子 ..................................................531
フラッシュ
フラッシュ書込みについて ...................................26
フラッシュコントロール / ステータスレジスタ
フラッシュコントロール / ステータスレジスタ
(FLCR) のビット構成 .....................................497
フラッシュマイコンプログラマシステム
AF200 フラッシュマイコンプログラマシステム構
成 ( 横河ディジタルコンピュータ株式会社製 )
..........................................................................541
フラッシュメモリ
フラッシュメモリ書込み / 消去の概要 .............513
フラッシュメモリ書込み手順 .............................515
フラッシュメモリ自動アルゴリズムの概要 .....503
フラッシュメモリのアクセスモード .................501
フラッシュメモリの概要 .....................................492
フラッシュメモリのセクタアドレス表 .............495
フラッシュメモリのセクタ構成 ...........................12
フラッシュメモリのセクタ消去一時停止方法
..........................................................................521
606
フラッシュメモリのセクタ消去再開方法 ........522
フラッシュメモリのデータ書込み方法 ............515
フラッシュメモリのデータ消去 ( チップ消去 )
方法 .................................................................. 517
フラッシュメモリのブロックダイヤグラム .... 493
フラッシュメモリのメモリマップ .................... 494
フラッシュメモリのリセット方法 .................... 514
フラッシュメモリのレジスタ概要 .................... 496
フラッシュメモリプログラミングの注意事項
..........................................................................526
フリーランタイマ
16 ビットフリーランタイマ使用時の注意事項
..........................................................................414
16 ビットフリーランタイマの概要 ...................406
16ビットフリーランタイマのカウントタイミング
..........................................................................413
16 ビットフリーランタイマのクリアタイミング
........................................................................... 413
16 ビットフリーランタイマの動作説明 ........... 412
16 ビットフリーランタイマのブロックダイヤ
グラム .............................................................. 406
16 ビットフリーランタイマのレジスタ一覧
..........................................................................407
プリスケーラ
CAN クロックプリスケーラ設定 .......................323
プルアップ / プルダウン
プルアップ / プルダウン制御 ............................. 151
ポートプルアップ / プルダウン許可レジスタ
..........................................................................151
ポートプルアップ / プルダウン制御レジスタ
..........................................................................152
プログラマ
プログラマによるオンボード書換え接続例 .... 543
本プログラマがオンボード書換えに使用する端子
..........................................................................544
プログラミング
フラッシュメモリプログラミングの注意事項
..........................................................................526
プログラミングモデル
基本プログラミングモデル ..................................35
プログラム
プログラム ( データ書込み ) ............................... 505
ブロックサイズ
ブロックサイズ ....................................................227
ブロックダイヤグラム
16 ビットフリーランタイマのブロックダイヤ
グラム .............................................................. 406
16ビットリロードタイマのブロックダイヤグラム
..........................................................................394
8 ビット PPG ch.0,ch.2 のブロックダイヤグラム
..........................................................................435
8 ビット PPG ch.1 のブロックダイヤグラム .... 436
8 ビット PPG ch.3 のブロックダイヤグラム .... 437
A/D コンバータのブロックダイヤグラム ........473
CAN のブロックダイヤグラム ........................... 247
DMAC のブロックダイヤグラム .......................202
MB91210 シリーズのブロックダイヤグラム .......6
UART のブロックダイヤグラム ................329, 330
アウトプットコンペアユニットのブロックダイヤ
グラム .............................................................. 424
インプットキャプチャのブロックダイヤグラム
..........................................................................416
索引
外部リセット端子のブロックダイヤグラム
..........................................................................128
外部割込み制御部のブロックダイヤグラム
..........................................................................173
擬似サブクロックのブロックダイヤグラム
..........................................................................119
クロック生成制御部のブロックダイヤグラム
............................................................................77
遅延割込みモジュールのブロックダイヤグラム
..........................................................................187
ビットサーチモジュールのブロックダイヤグラム
..........................................................................192
フラッシュメモリのブロックダイヤグラム
..........................................................................493
ブロックダイヤグラム .................................321, 455
ポート基本ブロックダイヤグラム .....................134
メイン発振安定待ちタイマのブロックダイヤ
グラム ..............................................................113
割込みコントローラのブロックダイヤグラム
..........................................................................158
ブロック転送
ブロック転送 .........................................................226
ブロック転送の動作フロー .................................242
分岐
20 ビット遅延分岐マクロ命令 ............................589
20 ビット通常分岐マクロ命令 ............................588
32 ビット遅延分岐マクロ命令 ............................591
32 ビット通常分岐マクロ命令 ............................590
遅延分岐命令 .........................................................586
通常分岐 ( 遅延なし ) 命令 ..................................584
分岐 ...........................................................................33
分周比
分周比設定の初期化 ...............................................76
分周比の設定 ...........................................................76
へ
ベーシックモード
ベーシックモード .................................................318
ベクタテーブル
EIT ベクタテーブル ...............................................56
変化点検出
変化点検出 .............................................................196
変化点検出用データレジスタ
変化点検出用データレジスタ (BSDC) ..............194
変換時間設定レジスタ
変換時間設定レジスタ (ADCT) ..........................484
ほ
ポート
ポート 0 ..................................................................139
ポート 1 ..................................................................140
ポート 2 ..................................................................141
ポート 3 ..................................................................141
ポート 4 ..................................................................142
ポート 5 ..................................................................143
ポート 6 ..................................................................143
ポート 7 ..................................................................144
ポート 8 ..................................................................144
ポート 9 ..................................................................145
ポート A .................................................................146
ポート B ................................................................. 146
ポート C ................................................................. 146
ポート D ................................................................. 147
ポート E ................................................................. 147
ポート F ................................................................. 148
ポートの一般的な仕様 ........................................ 135
ポートプルアップ / プルダウン許可レジスタ
..........................................................................151
ポートプルアップ / プルダウン制御レジスタ
..........................................................................152
ポート基本ブロックダイヤグラム
ポート基本ブロックダイヤグラム .................... 134
ポートデータレジスタ
ポートデータレジスタ (PDR) ............................. 137
ポートプルアップ / プルダウン許可レジスタ
ポートプルアップ / プルダウン許可レジスタ
..........................................................................151
ポートプルアップ / プルダウン制御レジスタ
ポートプルアップ / プルダウン制御レジスタ
..........................................................................152
ホールド抑止レベル割込み
NMI/ ホールド抑止レベル