日本語版

同時サンプリング・バイポーラ18ビットADC内蔵
8チャンネルDAS
AD7608
特長
アプリケーション
8 入力を同時サンプル
真のバイポーラ・アナログ入力範囲: ±10 V、±5 V
アナログ単電源: 5 V、VDRIVE: 2.3 V～5.25 V
次のデータ・アクイジション機能を内蔵
アナログ入力のクランプ保護
1 MΩ のアナログ入力インピーダンスを持つ入力バッファ
折り返し防止 2 次アナログ・フィルタ
高精度リファレンス電圧とリファレンス・バッファ
全チャンネルに 200 kSPS の 18 ビット ADC
デジタル・フィルタ付きのオーバーサンプリング機能
柔軟なパラレル/シリアル・インターフェースを内蔵
SPI/QSPI™/MICROWIRE™/DSP に互換
14 ビット～18 ビットのピン・コンパチブル・ソリューション
性能
アナログ入力チャンネルの ESD 定格: 7 kV
SNR : 98 dB、THD: −107 dB
低消費電力: 100 mW
スタンバイ・モード: 25 mW
64 ピン LQFP パッケージを採用
電源ラインのモニタ/保護システム
多相モーター・コントロール
計装システムおよび制御システム
多軸ポジショニング・システム
データ･アクイジション･システム(DAS)
関連製品
外付けリファレンス電圧: ADR421、ADR431
デジタル・アイソレータ: ADuM1402、ADuM5000、
ADuM5402
電圧レギュレータ・デザイン・ツール: ADIsimPower、
Supervisor、Parametric Search
AD7608 製品ページに一覧表を表示
表 1.高分解能バイポーラ入力の同時サンプリング DAS ソリュ
ーション
Resolution
18 Bits
16 Bits
14 Bits
SingleEnded
Inputs
True
Differential
Inputs
Number of
Simultaneous
Sampling Channels
AD76081
AD7606
AD7606-6
AD7606-4
AD7607
AD7609
8
8
6
4
8
機能ブロック図
AVCC
CLAMP
CLAMP
V2
CLAMP
V2GND
CLAMP
V3
CLAMP
V3GND
CLAMP
V4
V4GND
CLAMP
CLAMP
V5
CLAMP
V5GND
CLAMP
V6
CLAMP
V6GND
CLAMP
V7
CLAMP
V7GND
CLAMP
V8
CLAMP
V8GND
CLAMP
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
SECOND
ORDER LPF
T/H
REGCAP
REGCAP
2.5V
LDO
2.5V
LDO
REFCAPB
REFCAPA
REFIN/REFOUT
SECOND
ORDER LPF
T/H
2.5V
REF
SECOND
ORDER LPF
T/H
REF SELECT
AGND
OS 2
OS 1
OS 0
SECOND
ORDER LPF
T/H
SERIAL
8:1
MUX
SECOND
ORDER LPF
T/H
18-BIT
SAR
DIGITAL
FILTER
PARALLEL/
SERIAL
INTERFACE
DOUTA
DOUTB
RD/SCLK
CS
PAR/SER SEL
VDRIVE
SECOND
ORDER LPF
T/H
PARALLEL
DB[15:0]
AD7608
SECOND
ORDER LPF
SECOND
ORDER LPF
T/H
CLK OSC
CONTROL
INPUTS
T/H
AGND
CONVST A CONVST B RESET RANGE
BUSY
FRSTDATA
08938-001
V1
V1GND
1MΩ
AVCC
図 1.
1
特許申請中。
Rev. 0
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関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
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電話 06（6350）6868
AD7608
目次
特長 ................................................................................................... 1
コンバータの詳細 ...................................................................... 19
アプリケーション ............................................................................ 1
アナログ入力 .............................................................................. 19
関連製品 ........................................................................................... 1
ADC の伝達関数 ......................................................................... 20
機能ブロック図 ................................................................................ 1
内蔵/外付けリファレンス電圧 .................................................. 21
改訂履歴 ........................................................................................... 2
代表的な接続図 .......................................................................... 22
概要 ................................................................................................... 3
パワーダウン・モード............................................................... 22
仕様 ................................................................................................... 4
変換制御 ...................................................................................... 23
タイミング仕様............................................................................ 6
デジタル・インターフェース ....................................................... 24
絶対最大定格.................................................................................. 10
パラレル・インターフェース(PAR/SER SEL = 0) ................... 24
熱抵抗 ......................................................................................... 10
シリアル・インターフェース(PAR/SER SEL = 1) ................... 25
ESD の注意 ................................................................................. 10
変換中の読出し .......................................................................... 25
ピン配置およびピン機能説明....................................................... 11
デジタル・フィルタ .................................................................. 26
代表的な性能特性 .......................................................................... 14
レイアウトのガイドライン ....................................................... 30
用語 ................................................................................................. 18
外形寸法 .......................................................................................... 32
動作原理 ......................................................................................... 19
オーダー・ガイド ...................................................................... 32
改訂履歴
4/11—Revision 0: Initial Version
Rev. 0
－ 2/32 －
AD7608
概要
AD7608は、8チャンネル同時サンプリングの18ビットA/D変換
データ・アクイジション・システム(DAS)です。このデバイス
は、アナログ入力クランプ保護機能、2次折り返し防止フィルタ、
トラック・アンド・ホールド・アンプ、18ビット電荷再分配型逐
次比較A/Dコンバータ(ADC)、柔軟なデジタル・フィルタ、2.5
Vリファレンス電圧、リファレンス・バッファ、高速なシリアル
およびパラレル・インターフェースを内蔵しています。
Rev. 0
－ 3/32 －
AD7608 は 5 V 単電源で動作し、±10 V と±5 V の真のバイポーラ
信号を入力でき、全チャンネルを最大 200 kSPS のスループッ
ト・レートでサンプリングすることができます。
入力クランプ保護回路は最大±16.5 V の電圧に耐えることができ
ます。AD7608 は、サンプリング周波数に無関係に 1 MΩ のアナ
ログ入力インピーダンスを維持することができます。単電源動
作、フィルタ内蔵、高入力インピーダンスであるため、ドライ
バ・オペアンプと外付けバイポーラ電源が不要です。AD7608 の
折り返し防止フィルタは、3 dB カットオフ周波数が 22 kHz で、
200 kSPS のサンプリングで 40 dB の折り返し除去比を提供します。
柔軟なデジタル・フィルタは、ピン駆動であり、SNR を向上させ、
3 dB 帯域幅を減少させます。
AD7608
仕様
特に指定がない限り、VREF = 2.5 V外部/内部、AVCC = 4.75 V～5.25 V、VDRIVE = 2.3 V～5.25 V; fSAMPLE = 200 kSPS、TA = TMIN～TMAX1。
表 2.
Parameter
DYNAMIC PERFORMANCE
Signal-to-Noise Ratio (SNR) 2, 3
Signal-to-(Noise + Distortion) (SINAD)2
Dynamic Range
Total Harmonic Distortion (THD)2
Peak Harmonic or Spurious Noise (SFDR)2
Intermodulation Distortion (IMD)2
Second-Order Terms
Third-Order Terms
Channel-to-Channel Isolation2
ANALOG INPUT FILTER
Full Power Bandwidth
tGROUP DELAY
DC ACCURACY
Resolution
Differential Nonlinearity2
Integral Nonlinearity2
Total Unadjusted Error (TUE)
Positive Full-Scale Error2, 5
Positive Full-Scale Error Drift
Positive Full-Scale Error Matching2
Bipolar Zero Code Error2,
6
Bipolar Zero Code Error Drift
Bipolar Zero Code Error Matching2
Negative Full-Scale Error2, 5
Negative Full-Scale Error Drift
Negative Full-Scale Error Matching2
Rev. 0
Test Conditions/Comments
fIN = 1 kHz sine wave unless otherwise noted
Oversampling by 16; ±10 V range; fIN = 130 Hz
Oversampling by 16; ±5 V range; fIN = 130 Hz
No oversampling; ±10 V range
No oversampling; ±5 V range
No oversampling; ±10 V range
No oversampling; ±5 V range
No oversampling; ±10 V range
No oversampling; ±5 V range
Min
Typ
98
95.5
89.5
88.5
88.5
88
99.5
97.5
90.9
90
90.5
89.5
91.5
90.5
−107
−108
Max
−95
Unit
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
fa = 1 kHz, fb = 1.1 kHz
fIN on unselected channels up to 160 kHz
−110
−106
−95
dB
dB
dB
−3 dB, ±10 V range
−3 dB, ±5 V range
−0.1 dB, ±10 V range
−0.1 dB, ±5 V range
±10 V range
±5 V range
23
15
10
5
11
15
kHz
kHz
kHz
kHz
µs
µs
No missing codes
18
±0.75
±2.5
±15
±40
±15
±40
±2
±7
12
30
±3.5
±3.5
10
5
3
21
±15
±40
±4
±8
12
30
±10 V range
±5 V range
External reference
Internal reference
External reference
Internal reference
±10 V range
±5 V range
±10 V range
± 5 V range
±10 V range
± 5 V range
±10 V range
±5 V range
External reference
Internal reference
External reference
Internal reference
±10 V range
±5 V range
－ 4/32 －
−0.99/+2.6
±7.5
±128
95
128
±24
±48
30
65
±128
95
128
Bits
LSB 4
LSB
LSB
LSB
LSB
LSB
ppm/°C
ppm/°C
LSB
LSB
LSB
LSB
µV/°C
µV/°C
LSB
LSB
LSB
LSB
ppm/°C
ppm/°C
LSB
LSB
AD7608
Parameter
ANALOG INPUT
Input Voltage Ranges
Analog Input Current
Test Conditions/Comments
Min
RANGE = 1
RANGE = 0
10 V; see Figure 28
5 V; see Figure 28
2.475
REF SELECT = 1
REFIN/REFOUT
Reference Temperature Coefficient
CONVERSION RATE
Conversion Time
Track-and-Hold Acquisition Time
Throughput Rate
POWER REQUIREMENTS
AVCC
VDRIVE
ITOTAL
Normal Mode (Static)
Normal Mode (Operational)8
Standby Mode
Shutdown Mode
Power Dissipation
Normal Mode (Static)
Normal Mode (Operational) 8
Standby Mode
Shutdown Mode
Unit
±10
±5
V
V
µA
µA
pF
MΩ
2.5
2.525
±1
V
µA
pF
V
7.5
2.49/
2.505
±10
LOGIC INPUTS
Input High Voltage (VINH)
Input Low Voltage (VINL)
Input Current (IIN)
Input Capacitance (CIN)7
LOGIC OUTPUTS
Output High Voltage (VOH)
Output Low Voltage (VOL)
Floating-State Leakage Current
Floating-State Output Capacitance7
Output Coding
Max
5.4
2.5
5
1
Input Capacitance 7
Input Impedance
REFERENCE INPUT/OUTPUT
Reference Input Voltage Range
DC Leakage Current
Input Capacitance7
Reference Output Voltage
Typ
ppm/°C
0.9 × VDRIVE
0.1 × VDRIVE
±2
V
V
µA
pF
0.2
±20
V
V
µA
pF
5
VDRIVE − 0.2
ISOURCE = 100 µA
ISINK = 100 µA
±1
5
Twos complement
All eight channels included; see Table 3
4
1
200
µs
µs
kSPS
5.25
5.25
V
V
16
20
5
2
22
27
8
11
mA
mA
mA
µA
80
100
25
10
115.5
142
42
58
mW
mW
mW
µW
Per channel, all eight channels included
4.75
2.3
Digital inputs = 0 V or VDRIVE
fSAMPLE = 200 kSPS
fSAMPLE = 200 kSPS
B バージョンの温度範囲は −40°C～+85°C です。
用語のセクションを参照してください。
この規定は、変換中または変換後の読出しに適用されます。 VDRIVE ＝ 5 V のパラレル・モードで、変換中の読出しにより SNR (typ)が 1.5 dB、THD が 3 dB それぞれ
低下します。
4
LSB は最下位ビットを意味します。 入力範囲が±5 V の場合、1LSB = 38.14 µV。 入力範囲が±10 V の場合、1LSB = 76.29 µV。
5
これらの仕様には全温度範囲と内蔵リファレンス・バッファの変動成分が含まれますが、外付けリファレンス電圧の変動による誤差成分は含まれません。
6
バイポーラ・ゼロ・コード誤差はアナログ入力電圧を基準として計算しています。
7
初期リリース時はサンプル・テストにより適合性を保証。
8
動作消費電力/電流の値には、オーバーサンプリング・モード動作時の成分が含まれます。
1
2
3
Rev. 0
－ 5/32 －
AD7608
タイミング仕様
特に指定がない限り、AVCC = 4.75 V～5.25 V、VDRIVE = 2.3 V～5.25 V、VREF = 2.5 V外部/内部、TA = TMIN～TMAX1。
表 3.
Limit at TMIN, TMAX
Parameter
PARALLEL/SERIAL/BYTE MODE
tCYCLE
Min
Typ
Max
Unit
5
µs
10.5
µs
µs
tWAKE-UP STANDBY
4.15
9.1
18.8
39
78
158
315
100
µs
µs
µs
µs
µs
µs
µs
µs
tWAKE-UP SHUTDOWN
Internal Reference
30
ms
External Reference
13
ms
40
ns
ns
ns
ns
ns
ns
ns
STBY rising edge to CONVST x rising edge; power-up time from
shutdown mode
STBY rising edge to CONVST x rising edge; power-up time from
shutdown mode
RESET high pulse width
BUSY to OS x pin setup time
BUSY to OS x pin hold time
CONVST x high to BUSY high
Minimum CONVST x low pulse
Minimum CONVST x high pulse
BUSY falling edge to CS falling edge setup time
ms
ns
Maximum delay allowed between CONVST A, CONVST B rising edges
Maximum time between last CS rising edge and BUSY falling edge
25
ns
Minimum delay between RESET low to CONVST x high
0
ns
0
ns
5
Description
1/throughput rate
Parallel mode, reading during or after conversion; or serial mode: VDRIVE = 3.3 V to
5.25 V, reading during a conversion using DOUTA and DOUTB lines
Serial mode reading during conversion; VDRIVE = 2.7 V
Serial mode reading after a conversion; VDRIVE = 2.3 V, DOUTA and DOUTB lines
Conversion time
Oversampling off
Oversampling by 2
Oversampling by 4
Oversampling by 8
Oversampling by 16
Oversampling by 32
Oversampling by 64
STBY rising edge to CONVST x rising edge; power-up time from
standby mode
tCONV
3.45
7.87
16.05
33
66
133
257
tRESET
tOS_SETUP
tOS_HOLD
t1
t2
t3
t4
t5
t6
50
20
20
25
25
0
2
0.5
25
10F
t7
PARALLEL/BYTE READ
OPERATION
t8
t9
4
E
A
E
A
A
E
A
A
E
A
A
E
A
A
CS to RD setup time
E
E
A
A
A
A
CS to RD hold time
E
E
A
t10
A
A
A
RD low pulse width
E
A
A
t11
16
21
25
32
15
ns
ns
ns
ns
ns
VDRIVE above 4.75 V
VDRIVE above 3.3 V
VDRIVE above 2.7 V
VDRIVE above 2.3 V
RD high pulse width
t12
22
ns
CS high pulse width (see Figure 5); CS and RD linked
Rev. 0
E
A
A
E
A
E
A
－ 6/32 －
A
E
A
A
A
AD7608
Limit at TMIN, TMAX
Parameter
Min
Typ
Max
Unit
Description
t13
t14
Delay from CS until DB[15:0] three-state disabled
E
A
A
16
ns
VDRIVE above 4.75 V
20
ns
VDRIVE above 3.3 V
25
ns
VDRIVE above 2.7 V
30
ns
VDRIVE above 2.3 V
3
Data access time after RD falling edge
E
A
16
ns
VDRIVE above 4.75 V
21
ns
VDRIVE above 3.3 V
25
ns
VDRIVE above 2.7 V
32
ns
VDRIVE above 2.3 V
A
t15
6
ns
Data hold time after RD falling edge
t16
6
ns
CS to DB[15:0] hold time
t17
22
E
A
A
E
A
A
ns
Delay from CS rising edge to DB[15:0] three-state enabled
E
A
A
SERIAL READ OPERATION
fSCLK
Frequency of serial read clock
23.5
MHz
VDRIVE above 4.75 V
17
MHz
VDRIVE above 3.3 V
14.5
MHz
VDRIVE above 2.7 V
11.5
MHz
VDRIVE above 2.3 V
Delay from CS until DOUTA/DOUTB three-state disabled/delay from CS until MSB
valid
t18
E
E
A
A
A
15
ns
VDRIVE above 4.75 V
20
ns
VDRIVE above 3.3 V
30
ns
VDRIVE = 2.3 V to 2.7 V
t19 3
Data access time after SCLK rising edge
1F
17
ns
VDRIVE above 4.75 V
23
ns
VDRIVE above 3.3 V
27
ns
VDRIVE above 2.7 V
34
ns
VDRIVE above 2.3 V
t20
0.4 tSCLK
ns
SCLK low pulse width
t21
0.4 tSCLK
ns
t22
7
t23
SCLK high pulse width
SCLK rising edge to DOUTA/DOUTB valid hold time
22
ns
CS rising edge to DOUTA/DOUTB three-state enabled
E
A
A
FRSTDATA OPERATION
t24
Delay from CS falling edge until FRSTDATA three-state disabled
E
A
ns
VDRIVE above 4.75 V
20
ns
VDRIVE above 3.3 V
25
ns
VDRIVE above 2.7 V
30
ns
ns
VDRIVE above 2.3 V
Delay from CS falling edge until FRSTDATA high, serial mode
15
ns
VDRIVE above 4.75 V
20
ns
VDRIVE above 3.3 V
25
ns
VDRIVE above 2.7 V
30
ns
VDRIVE above 2.3 V
t25
t26
Rev. 0
A
15
E
A
A
Delay from RD falling edge to FRSTDATA high
E
A
A
16
ns
20
ns
VDRIVE above 4.75 V
VDRIVE above 3.3 V
25
ns
VDRIVE above 2.7 V
30
ns
VDRIVE above 2.3 V
－ 7/32 －
A
AD7608
Limit at TMIN, TMAX
Parameter
Min
Typ
Max
Unit
t27
Description
Delay from RD falling edge to FRSTDATA low
E
A
A
19
ns
VDRIVE = 3.3 V to 5.25 V
24
ns
VDRIVE = 2.3 V to 2.7 V
Delay from 16th SCLK falling edge to FRSTDATA low
t28
t29
17
ns
VDRIVE = 3.3 V to 5.25 V
22
ns
VDRIVE = 2.3 V to 2.7 V
24
ns
Delay from CS rising edge until FRSTDATA three-state enabled
E
A
A
1
初期リリース時はサンプル・テストにより適合性を保証。すべての入力信号は tR = tF = 5 ns (VDD の 10%から 90%)で規定し、1.6V の電圧レベルからの時間とします。
CONVST x 信号間の遅延は、チャンネル・セット間での性能マッチングが 40 LSB 以下の条件を満たす最大許容時間として測定されています。
3
これらの測定ではデータ出力ピンにバッファを使っています。このバッファは出力ピンの 20 pF 負荷と等価です。
2
タイミング図
t5
CONVST A/
CONVST B
tCYCLE
CONVST A/
CONVST B
t2
t3
tCONV
t1
BUSY
t4
CS
t7
08938-002
tRESET
RESET
図 2.CONVST x タイミング—変換後の読出し
t5
CONVST A/
CONVST B
tCYCLE
CONVST A/
CONVST B
t2
t3
tCONV
t1
BUSY
t6
CS
t7
08938-003
tRESET
RESET
図 3.CONVST x タイミング—変換中の読出し
CS
t8
t9
t11
t16
t13
t14
DATA:
DB[15:0]
FRSTDATA
V1
[17:2]
INVALID
t24
t26
V1
[1:0]
V2
[17:2]
V8
[17:2]
V2
[1:0]
t27
E
Rev. 0
V8
[1:0]
t29
図 4.パラレル・モード、CSパルスとRDパルスを分離
A
t17
t15
E
A
－ 8/32 －
A
A
08938-004
RD
t10
AD7608
t12
CS, RD
t16
t13
V1
[17:2]
t17
V8
[1:0]
V8
[17:2]
V7
[1:0]
V7
[17:2]
V2
[1:0]
V2
[17:2]
V1
[1:0]
08938-005
DATA:
DB[15:0]
FRSTDATA
図 5.パラレル・モード、CSとRDを接続
E
A
E
A
A
A
CS
t21
SCLK
t19
t18
DOUTA,
DOUTB
t20
DB17
t22
DB16
DB15
DB1
t25
DB0
t29
08938-006
t28
FRSTDATA
図 6.シリアル読出し動作(チャンネル 1)
Rev. 0
t23
－ 9/32 －
AD7608
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 4.
Parameter
AVCC to AGND
VDRIVE to AGND
Analog Input Voltage to AGND1
Digital Input Voltage to AGND
Digital Output Voltage to AGND
REFIN to AGND
Input Current to Any Pin Except Supplies1
Operating Temperature Range
B Version
Storage Temperature Range
Junction Temperature
Pb/SN Temperature, Soldering
Reflow (10 sec to 30 sec)
Pb-Free Temperature, Soldering Reflow
ESD (All Pins Except Analog Inputs)
ESD (Analog Input Pins Only)
1
Rating
−0.3 V to +7 V
−0.3 V to AVCC + 0.3 V
±16.5 V
−0.3 V to VDRIVE + 0.3 V
−0.3 V to VDRIVE + 0.3 V
−0.3 V to AVCC + 0.3 V
±10 mA
熱抵抗
θJA はワーストケース条件で規定。すなわち、表面実装パッケー
ジの場合、デバイスを回路ボードにハンダ付けした状態で規定。
これらの仕様は 4 層ボードに適用します。
表 5.熱抵抗
−40°C to +85°C
−65°C to +150°C
150°C
θJA
45
Package Type
64-Lead LQFP
240 (+0)°C
260 (+0)°C
2 kV
7 kV
θJC
11
Unit
°C /W
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
最大 100 mA までの過渡電流では SCR ラッチ・アップは生じません。
Rev. 0
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
－ 10/32 －
AD7608
V1GND
V1
V2GND
V2
V3GND
V3
V4GND
V4
V5GND
64 63 62 61 60 59 58
V5
V6GND
V6
V7
V7GND
V8
V8GND
ピン配置およびピン機能説明
57 56 55 54 53 52 51 50 49
48 AVCC
AVCC 1
ANALOG INPUT
DECOUPLING CAPACITOR PIN
PIN 1
AGND 2
OS 0 3
47 AGND
46 REFGND
POWER SUPPLY
OS 1 4
45 REFCAPB
GROUND PIN
OS 2 5
44 REFCAPA
PAR/SER SEL 6
DATA OUTPUT
REFERENCE INPUT/OUTPUT
42 REFIN/REFOUT
TOP VIEW
(Not to Scale)
RANGE 8
DIGITAL INPUT
43 REFGND
AD7608
STBY 7
DIGITAL OUTPUT
41 AGND
CONVST A 9
40 AGND
CONVST B 10
39 REGCAP
38 AVCC
RESET 11
37 AVCC
RD/SCLK 12
36 REGCAP
CS 13
BUSY 14
35 AGND
FRSTDATA 15
DB0 16
34 REF SELECT
33 DB15
08938-007
DB14
DB13
DB12
DB11
DB9
DB10
AGND
DB8/DOUTB
VDRIVE
DB7/DOUTA
DB6
DB5
DB4
DB3
DB2
DB1
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
図 7.ピン配置
表 6.ピン機能の説明
1
ピン番号
タイプ
記号
説明
1、37、
38、48
P
AVCC
アナログ電源電圧 4.75 V～5.25 V。この電源電圧は内部フロントエンド・アンプと ADC コアに使用し
ます。これらの電源ピンは AGND にデカップリングする必要があります。
2、26、
35、40、
41、47
P
AGND
アナログ・グラウンド。このピンは、AD7608 上の全アナログ回路に対するグラウンド基準ポイントで
す。全アナログ入力信号と外付けリファレンス電圧信号はこれらのピンを基準とします。6 本のすべて
のピンをシステムの AGND プレーンに接続する必要があります。
5、4、3
DI
OS [2: 0]
オーバーサンプリング・モード・ピン。ロジック入力。これらの入力を使ってオーバーサンプリング比
を選択します。OS 2 は MSB コントロール・ビット、OS 0 は LSB コントロール・ビットです。オーバ
ーサンプリング動作モードの詳細についてはデジタル・フィルタのセクションを、オーバーサンプリン
グ・ビット・デコーディングについては表 8 を、それぞれを参照してください。
6
DI
PAR
/SER SEL
パラレル/シリアル・インターフェース選択入力。ロジック入力。このピンをロー・レベルにすると、
パラレル・インターフェースが選択されます。このピンをハイ・レベルにすると、シリアル・インター
フェースが選択されます。シリアル・モードでは、RD/SCLKピンはシリアル・クロック入力として機
能します。DB7/DOUTAピンとDB8/DOUTBピンは、シリアル・データ出力として機能します。シリアル・
インターフェースを選択する場合、DB[15:9]ピンとDB[6:0]ピンはGNDに接続する必要があります。
12F
E
A
A
E
A
A
スタンバイ・モード入力。このピンを使って、AD7608 の開始するパワーダウン・モード(スタンバイ・モ
ードまたはシャットダウン・モード)を設定します。パワーダウン・モードは、RANGE ピンの状態(表
7)に従って開始されます。スタンバイ・モードでは、内蔵リファレンス・レギュレータとレギュレー
タ・バッファを除くすべての回路がパワーダウンします。シャットダウン・モードでは、すべての回路
がパワーダウンします。
7
DI
8
DI
RANGE
アナログ入力範囲選択。ロジック入力。このピンの極性によって、アナログ入力チャンネルの入力範囲
が指定されます。このピンをハイ・レベルにすると、すべてのチャンネルでアナログ入力範囲が±10 V
になります。このピンをロー・レベルにすると、すべてのチャンネルでアナログ入力範囲が±5 V にな
ります。このピンのロジック変化は、アナログ入力範囲に直ちに反映されます。変換中にこのピンを変
化させることは推奨されません。詳細については、アナログ入力のセクションを参照してください。
9、10
DI
CONVST A、
CONVST B
変換開始入力 A、変換開始入力 B。ロジック入力。これらのロジック入力を使ってアナログ入力チャン
ネルの変換を開始させます。すべての入力チャンネルの同時サンプリングの場合、CONVST A と
CONVST B を接続し、シングル変換開始信号を入力します。あるいは、CONVST A を使ってアナログ
入力 V1、V2、V3、V4 の同時サンプリングを、CONVST B を使ってアナログ入力 V5、V6、V7、V8 の
同時サンプリングを、それぞれ開始することができます。これは、オーバーサンプリングをオンにして
いる場合にのみ可能です。CONVST A ピンまたは CONVST B ピンがロー・レベルからハイ・レベルへ
変化すると、対応するアナログ入力のフロントエンド・トラック・アンド・ホールド回路がホールドに
設定されます。この機能を使うと、アナログ入力のセットの間に固有な位相遅延を生じさせることがで
きます。
Rev. 0
STBY
E
A
－ 11/32 －
AD7608
ピン番号
タイプ
11
DI
12
DI
1
記号
説明
RESET
リセット入力。ハイ・レベルにすると、RESET の立上がりエッジで AD7608 がリセットされます。
tWAKE-UP 時間が経過した後、デバイスはパワーアップ後に RESET パルスを受信する必要があります。
RESET のハイ・パルス幅は、100 ns (typ)である必要があります。変換中に RESET パルスが入力される
と、その変換は中止されます。読出し中に RESET パルスが入力されると、出力レジスタ値は全ビッ
ト・ゼロにリセットされます。
RD/SCLK
パラレル・インターフェースが選択された場合パラレル・データ読出し制御入力(RD)/シリアル・イン
ターフェースが選択された場合シリアル・クロック入力(SCLK)。パラレル・モードでCSとRDが共にロ
ー・レベルになると、出力バスがイネーブルされます。パラレル・モードでは、各チャンネルの 18 ビ
ット変換結果を読出すために 2 個のRDパルスが必要とされます。最初のRDパルスではDB[17:2]が、次
のRDパルスではDB[1:0]が、それぞれ出力されます。シリアル・モードでは、このピンはデータ転送の
シリアル・クロック入力として機能します。CSの立下がりエッジで、データ出力ラインDOUTAとDOUTB
がスリーステートから抜け出して、変換結果のMSBが出力されます。SCLKクロックの立上がりエッジ
ですべての後続データビットがシリアル・データ出力DOUTAとDOUTBに出力されます。詳細について
は、変換制御のセクションを参照してください。
12F
E
A
A
E
A
A
E
A
E
A
E
A
A
A
E
A
A
A
E
A
A
E
A
13
DI
CS
E
A
A
チップ・セレクト。このアクティブ・ロー・ロジック入力により、データ転送がフレーム化されます。
パラレル・モードでCSとRDが共にロー・レベルになると、出力バスDB[15:0]がイネーブルされ、変換
結果がパラレル・データ・バス・ラインへ出力されます。シリアル・モードでは、CSを使ってシリア
ル読出し転送をフレーム化し、シリアル出力データのMSBを出力します。
E
A
E
A
A
A
E
A
A
14
DO
BUSY
ビジー出力。CONVST A と CONVST B の立上がりエッジの後でこのピンがロー・レベルへ変化して、
変換プロセスが開始されたことを表示します。BUSY 出力のハイ・レベルは、すべてのチャンネルの変
換プロセスが完了するまで維持されます。BUSY の立下がりエッジは、変換データが出力データ・レジ
スタにラッチされ、時間 t4 後に読出し可能であることを表示します。BUSY のハイ・レベル中に読出さ
れたすべてのデータは、BUSY の立下がりエッジの前に完了する必要があります。BUSY 信号がハイ・
レベルのときの、CONVST A または CONVST B の立上がりエッジは無視されます。
15
DO
FRSTDATA
デジタル出力。FRSTDATA出力信号は、パラレルまたはシリアル・インターフェースでの最初のチャン
ネルV1 の読出しタイミングを表示します。CS入力がハイ・レベルのとき、FRSTDATA出力ピンはスリ
ーステートになります。CSの立下がりエッジでFRSTDATAはスリーステートから抜け出します。パラ
レル・モードでは、V1 の変換結果に対応するRDの立下がりエッジでFRSTDATAピンがハイ・レベルに
なって、V1 の変換結果が出力データ・バス上にあることを表示します。FRSTDATA出力はRDの 3 番目
の立下がりエッジの後にロー・レベルに戻ります。シリアル・モードでは、FRSTDATAはCSの立下が
りエッジでハイ・レベルになり、このクロックによりV1 のMSBがDOUTAへ出力されます。この信号
は、CSの立下がりエッジの後の、SCLKの 18 番目の立下がりエッジでロー・レベルに戻ります。詳細
については、変換制御のセクションを参照してください。
E
A
A
E
A
A
E
A
A
E
A
A
E
A
A
E
A
22～16
DO
DB[6:0]
A
パラレル出力データビットDB6～DB0。PAR/SER SEL = 0 のとき、これらのピンはスリーステートのパ
ラレル・デジタル出力ピンとして機能します。CSとRDがロー・レベルのとき、これらのピンを使っ
て、最初のRDパルス中に変換結果のDB8～DB2 を出力し、2 番目のRDパルス中に 0 を出力しま
す。PAR/SER SEL = 1 の場合、これらのピンはGNDに接続する必要があります。
E
A
A
E
E
A
A
A
A
E
E
A
A
A
A
E
A
A
23
P
VDRIVE
ロジック電源入力。このピンに入力される電圧(2.3 V～5.25 V)により、インターフェースの動作電圧が
決定されます。このピンは通常、ホスト・インターフェース(DSP または FPGA)の電源と同じ電源に接
続されます。
24
DO
DB7/DOUTA
パラレル出力データビット 7 (DB7)/シリアル・インターフェース・データ出力ピン(DOUTA)。PAR/SER
SEL = 0 のとき、このピンはスリーステートのパラレル・デジタル出力ピンとして機能します。CSとRD
がロー・レベルのとき、このピンを使って、変換結果のDB9 を出力します。PAR/SER SEL = 1 のとき、
このピンはDOUTAとして機能し、シリアル変換データを出力します。詳細については、変換制御のセク
ションを参照してください。
E
A
A
E
A
A
A
E
A
E
A
25
DO
DB8/DOUTB
A
パラレル出力データビット 8 (DB8)/シリアル・インターフェース・データ出力ピン(DOUTB)。PAR/SER
SEL = 0 のとき、このピンはスリーステートのパラレル・デジタル出力ピンとして機能します。CSとRD
がロー・レベルのとき、このピンを使って、変換結果のDB10 を出力します。PAR/SER SEL = 1 のと
き、このピンはDOUTBとして機能し、シリアル変換データを出力します。詳細については、変換制御の
セクションを参照してください。
E
A
A
E
A
A
A
E
A
31～27
DO
DB[13:9]
A
パラレル出力データビットDB13～DB9。PAR/SER SEL = 0 のとき、これらのピンはスリーステートのパ
ラレル・デジタル出力ピンとして機能します。CSとRDがロー・レベルのとき、これらのピンを使っ
て、最初のRDパルス中に変換結果のDB15～DB11 を出力し、2 番目のRDパルス中に 0 を出力しま
す。PAR/SER SEL = 1 の場合、これらのピンはGNDに接続する必要があります。
E
A
A
E
A
E
A
A
A
E
A
E
A
A
A
E
A
32
DO/DI
DB14
A
パラレル出力データビット 14 (DB14)。PAR/SER SEL = 0 のとき、このピンはスリーステートのパラレ
ル・デジタル出力ピンとして機能します。CSとRDがロー・レベルのとき、このピンを使って、最初
のRDパルス中に変換結果のDB16 を出力し、2 番目のRDパルス中に同じ変換結果のDB 0 を出力しま
す。PAR/SER SEL = 1 の場合、このピンはGNDに接続する必要があります。
E
A
A
E
A
E
A
A
A
E
A
E
A
A
A
E
A
33
DO/DI
DB15
A
パラレル出力データビット 15 (DB15)。PAR/SER SEL = 0 のとき、このピンはスリーステートのパラレ
ル・デジタル出力ピンとして機能します。このピンを使って、最初のRDパルス中に変換結果のDB17 を
出力し、2 番目のRDパルス中に同じ変換結果のDB 1 を出力します。PAR/SER SEL = 1 の場合、このピ
E
A
A
E
A
A
Rev. 0
E
A
E
A
A
－ 12/32 －
A
A
E
AD7608
ピン番号
タイプ
34
1
記号
説明
ンはGNDに接続する必要があります。
DI
REF SELECT
内蔵/外付けリファレンス電圧選択入力。ロジック入力。このピンがハイ・レベルの場合、内蔵リファ
レンスが選択/イネーブルされます。このピンがロー・レベルの場合、内蔵リファレンスがディスエー
ブルされるので、外付けリファレンス電圧を REFIN/REFOUT ピンに接続する必要があります。
36、39
P
REGCAP
内蔵レギュレータの電圧出力に対するデカップリング・コンデンサ・ピン。これらの出力ピンは、1 μF
のコンデンサを使って個別に AGND へデカップリングする必要があります。これらの出力ピンの電圧
範囲は 2.5 V～2.7 V です。
42
REF
REFIN/
REFOUT
リファレンス電圧入力/出力。REF SELECT ピンをハイ・レベルにすると、外部で使用できる 2.5 V の内
蔵リファレンス電圧がこのピンに出力されます。あるいは、REF SELECT ピンをロー・レベルにして内
蔵リファレンス電圧をディスエーブルして、2.5 V の外付けリファレンス電圧をこの入力に接続するこ
とができます。内蔵/外付けリファレンス電圧のセクションを参照してください。内蔵または外付けの
リファレンス・オプションに対して、このピンをデカップリングする必要があります。このピンと
REFGND ピンの近くのグラウンドとの間に 10 µF のコンデンサを接続する必要があります。
43、46
REF
REFGND
リファレンス電圧のグラウンド・ピン。これらのピンは AGND へ接続する必要があります。
44、45
REF
REFCAPA、
REFCAPB
リファレンス・バッファ出力フォース/検出ピン。これらのピンを相互接続して、低 ESR の 10 μF セラ
ミック・コンデンサで AGND へデカップリングする必要があります。
49、51、
53、55、
57、59、
61、63
AI
V1～V8
アナログ入力。これらのピンはシングルエンドのアナログ入力です。これらのチャンネルのアナログ入
力範囲は、RANGE ピンにより指定されます。
50、52、
54、56、
58、60、
62、64
AI/ GND
V1GND～
V8GND
アナログ入力グラウンド・ピン。これらのピンは V1～V8 のアナログ入力ピンに対応します。すべての
アナログ入力 AGND ピンはシステムの AGND プレーンに接続する必要があります。
1
12F
ピン・タイプの分類: P =電源; AI =アナログ入力; REF =リファレンス; DI =デジタル入力; DO =デジタル出力。
Rev. 0
－ 13/32 －
AD7608
代表的な性能特性
4.0
3.5
0
–20
–40
–80
–100
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 200 kSPS
TA = 25°C
±10V RANGE
3.0
2.5
2.0
1.5
1.0
0.5
0
–0.5
–1.0
–1.5
–2.0
–2.5
–3.0
–120
–140
08938-010
250,000
250,000
262,144
100k
225,000
90k
225,000
80k
200,000
70k
200,000
60k
175,000
50k
150,000
40k
INPUT FREQUENCY (Hz)
125,000
30k
100,000
20k
75,000
10k
50,000
0
08938-008
–160
0
–3.5
–4.0
25,000
SNR (dB)
–60
INL (LSB)
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 200 kSPS
TA = 25°C
±10V RANGE
SNR = 91.23dB
SINAD = 91.17dB
THD = 108.69dB
16384 POINT FFT
fIN = 1kHz
CODE
図 8.FFT プロット、±10 V 範囲
図 11.INL、±10 V 範囲
10k
20k
30k
40k
50k
60k
70k
80k
90k
100k
INPUT FREQUENCY (Hz)
図 9.FFT プロット、±5 V 範囲
08938-011
0
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 200 kSPS
TA = 25°C
±10V RANGE
0
–160
08938-009
–140
175,000
–120
150,000
–100
125,000
–80
100,000
–60
75,000
AMPLITUDE (dB)
–40
1.0
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
–0.1
–0.2
–0.3
–0.4
–0.5
–0.6
–0.7
–0.8
–0.9
–1.0
50,000
–20
DNL (LSB)
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 200 kSPS
TA = 25°C
±5V RANGE
SNR = 90.46dB
SINAD = 90.43dB
THD = 110.74dB
16384 POINT FFT
fIN = 1kHz
25,000
0
CODE
図 12.DNL、±10 V 範囲
0
–60
–80
–100
–120
4.0
3.5
3.0
2.5
2.0
1.5
1.0
0.5
0
–0.5
–1.0
–1.5
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 200 kSPS
TA = 25°C
±5V RANGE
–2.0
–2.5
–3.0
CODE
図 13.INL、±5 V 範囲
Rev. 0
－ 14/32 －
08938-012
250,000
図 10.FFT オーバー・サンプリング、16 倍、±10 V 範囲
225,000
–3.5
–4.0
200,000
6k
175,000
5k
150,000
4k
125,000
3k
100,000
2k
INPUT FREQUENCY (Hz)
75,000
1k
50,000
0
0
–160
08938-109
–140
25,000
AMPLITUDE (dB)
–40
INL (LSB)
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 12.5 kSPS
TA = 25°C
±10V RANGE
SNR = 100.26dB
SINAD = 100.15dB
THD = –115.21dB
16384 POINT FFT
fIN = 131Hz
–20
1.0
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
–0.1
–0.2
–0.3
–0.4
–0.5
–0.6
–0.7
–0.8
–0.9
–1.0
40
16
NFS ERROR
8
0
–8
–16
–24
±10V RANGE
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–32
–40
–40
08938-013
250,000
262,144
225,000
200,000
175,000
150,000
125,000
100,000
75,000
50,000
25,000
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
fSAMPLE = 200 kSPS
TA = 25°C
±5V RANGE
PFS ERROR
24
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
08938-018
NFS/PFS CHANNEL MATCHING (LSB)
32
0
DNL (LSB)
AD7608
CODE
図 17.NFS/PFS 誤差マッチング
図 14. DNL、±5 V 範囲
10
80
8
PFS/NFS ERROR (%FS)
60
±10V RANGE
20
±5V RANGE
0
–20
6
4
–40
0
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
–2
0
20k
40k
08938-017
–60
–80
–40
AVCC, VDRIVE = 5V
fSAMPLE = 200 kSPS
TA = 25°C
EXTERNAL REFERENCE
SOURCE RESISTANCE IS MATCHED ON
THE VxGND INPUT
±10V AND ±5V RANGE
2
60k
80k
100k
120k
SOURCE RESISTANCE (Ω)
08938-019
NFS ERROR (LSB)
40
図 18.ソース抵抗対 PFS/NFS 誤差
図 15.NFS 誤差の温度特性
105
80
60
100
0
±5V RANGE
90
–20
OS × 64
OS × 32
OS × 16
OS × 8
OS × 4
OS × 2
NO OS
±10V RANGE
–40
85
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–80
–40
–25
–10
5
20
35
50
TEMPERATURE (°C)
65
80
AVCC, VDRIVE = 5V
fSAMPLE CHANGES WITH OS RATE
TA = 25°C
INTERNAL REFERENCE
±10V RANGE
80
10
08938-118
–60
100
1k
10k
100k
INPUT FREQUENCY (Hz)
図 19.様々なオーバーサンプリング・レートでの
入力周波数対 SNR、±10 V 範囲
図 16.PFS 誤差の温度特性
Rev. 0
95
－ 15/32 －
08938-119
20
SNR (dB)
PFS ERROR (LSB)
40
AD7608
105
4.0
100
90
OS × 64
OS × 32
OS × 16
OS × 8
OS × 4
OS × 2
NO OS
AVCC, VDRIVE = 5V
fSAMPLE CHANGES WITH OS RATE
TA = 25°C
INTERNAL REFERENCE
±5V RANGE
80
10
100
1k
100k
10k
INPUT FREQUENCY (Hz)
BIPOLAR ZERO CODE ERROR MATCHING (LSB)
–60
–80
105kΩ
48.7kΩ
23.7kΩ
10kΩ
5kΩ
1.2kΩ
100Ω
51Ω
0Ω
10k
±10V RANGE
–2.4
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
100k
INPUT FREQUENCY (Hz)
–25
–10
5
20
35
50
65
80
16
12
±5V RANGE
8
4
±10V RANGE
0
–4
–8
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–12
–16
–40
–25
–10
08938-021
THD (dB)
–70
–120
1k
–1.6
図 23.バイポーラ・ゼロ・コード誤差の温度特性
±10V RANGE
AVCC, VDRIVE = 5V
–50 f
SAMPLE = 200kSPS
RSOURCE MATCHED ON Vx AND VxGND INPUTS
–110
±5V RANGE
–0.8
TEMPERATURE (°C)
–40
–100
0
–4.0
–40
図 20.様々なオーバーサンプリング・レートでの
入力周波数対 SNR、±5 V 範囲
–90
0.8
–3.2
08938-120
85
1.6
5
20
35
50
65
80
TEMPERATURE (°C)
08938-024
SNR (dB)
95
2.4
08938-023
BIPOLAR ZERO CODE ERROR (LSB)
3.2
図 24.チャンネル間のバイポーラ・ゼロ・コード誤差
マッチング
図 21.様々なソース・インピーダンスでの
入力周波数対 THD、±10 V 範囲
–50
±5V RANGE
AVCC, VDRIVE = 5V
–50 f
SAMPLE = 200kSPS
RSOURCE MATCHED ON Vx AND VxGND INPUTS
–60
THD (dB)
–70
–80
105kΩ
48.7kΩ
23.7kΩ
10kΩ
5kΩ
1.2kΩ
100Ω
51Ω
0Ω
–100
–110
–120
1k
10k
INPUT FREQUENCY (Hz)
100k
–90
±10V RANGE
–100
±5V RANGE
–110
–120
–130
–140
0
08938-122
–90
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
AD7608 RECOMMENDED DECOUPLING USED
fSAMPLE = 150kSPS
–70 T = 25°C
A
INTERFERER ON ALL UNSELECTED CHANNELS
–80
–60
20
40
60
80
100
120
140
NOISE FREQUENCY (kHz)
図 25.チャンネル間アイソレーション
図 22.様々なソース・インピーダンスでの
入力周波数対 THD、±5 V 範囲
Rev. 0
－ 16/32 －
160
08938-025
CHANNEL-TO-CHANNEL ISOLATION (dB)
–40
AD7608
22
110
20
±5V RANGE
95
90
AVCC, VDRIVE = 5V
TA = 25 °C
INTERNAL REFERENCE
fSAMPLE SCALES WITH OS RATIO
fIN SCALES WITH OS RATIO
85
80
NO OS
OS × 2
OS × 4 OS × 8 OS × 16 OS × 32 OS × 64
OVERSAMPLING RATIO
AVCC, VDRIVE = 5V
10 TA = 25°C
INTERNAL REFERENCE
fSAMPLE VARIES WITH OS RATE
8
NO OS
OS2
OS4
OS8
OS16
OS32
OS64
2.5000
2.4995
AVCC = 4.75V
2.4990
2.4985
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
4
2
0
–2
–4
–6
–2
0
2
4
6
8
10
INPUT VOLTAGE (V)
08938-028
+85°C
+25°C
–40°C
–4
90
80
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
AD7608 RECOMMENDED DECOUPLING USED
fSAMPLE = 200kSPS
TA = 25°C
70
100
200
300
400
500
600
図 30.PSRR
AVCC, VDRIVE = 5V
6 fSAMPLE = 200kSPS
–6
±5V RANGE
100
700
800
AVCC NOISE FREQUENCY (kHz)
8
–8
±10V RANGE
110
0
図 27.様々な電源電圧でのリファレンス出力電圧の温度特性
–8
120
60
08938-129
2.4980
–40
130
図 28.様々な温度での入力電圧対アナログ入力電流
－ 17/32 －
900 1000 1100
08938-130
POWER SUPPLY REJECTION RATIO (dB)
AVCC = 5.25V
AVCC = 5V
REFOUT VOLTAGE (V)
12
140
2.5005
INPUT CURRENT (µA)
14
図 29.オーバーサンプリング・レート対電源電流
2.5010
Rev. 0
16
OVERSAMPLING RATIO
図 26.オーバーサンプリング比対ダイナミックレンジ
–10
–10
18
08938-027
AVCC SUPPLY CURRENT (mA)
±10V RANGE
100
08938-026
DYNAMIC RANGE (dB)
105
AD7608
用語
積分非直線性
ADC 伝達関数の両端を結ぶ直線からの最大許容誤差をいいます。
伝達関数の両端とは、ゼロスケール(最初のコード変化より½
LSB 下のポイント)とフルスケール(最後のコード変化より½
LSB 上のポイント)をいいます。
微分非直線性
ADC の 2 つの隣接コード間における 1LSB 変化の測定値と理論
値の差をいいます。
バイポーラ・ゼロ・コード誤差
ミッドスケール変化(全ビット 0 から全ビット 1 への変化)の理想
入力電圧(すなわち 0 V− ½ LSB)からの差を意味します。
バイポーラ・ゼロ・コード誤差のマッチ
任意の 2 入力チャンネル間のバイポーラ・ゼロ・コード誤差の
絶対差を意味します。
正のフルスケール誤差
バイポーラ・ゼロ・コード誤差調整後の実際の最後のコード変
化と最後のコード変化理論値(10 V − 1½ LSB (9.99988)と 5 V − 1½
LSB (4.99994))との差を意味します。正のフルスケール誤差には、
内蔵リファレンス・バッファ成分も含まれます。
正のフルスケール誤差マッチング
任意の 2 入力チャンネル間の正のフルスケール誤差の絶対差を
意味します。
負のフルスケール誤差
バイポーラ・ゼロ・コード誤差調整後の実際の最初のコード変
化と最初のコード変化理論値(-10 V − 1½ LSB (-9.99996)と-5 V −
1½ LSB (-4.99998))との差を意味します。負のフルスケール誤差
には、内蔵リファレンス・バッファ成分も含まれます。
負のフルスケール誤差マッチング
任意の 2 入力チャンネル間の負のフルスケール誤差の絶対差を
意味します。
信号対(ノイズ+歪み)比
A/D コンバータ出力での信号対(ノイズ+歪み)比の測定値です。
信号は基本波の rms 振幅で表します。ノイズは 1/2 サンプリン
グ周波数(fS/2)までの全高調波の和で表します(DC を除く)。
総合高調波歪み(THD)
高調波の rms 値総和と基本波の比です。AD7608 の場合、次式で
与えられます。
THD (dB) =
20log
V22 + V32 + V42 + V5 2 + V6 2 + V7 2 + V8 2 + V9 2
V1
ここで、
V1 は基本波の rms 振幅。
V2～V9 は、2 次～9 次の高調波の rms 振幅。
ピーク高調波またはスプリアス・ノイズ
ADC 出力スペクトル内の(DC を除いて fS/2 まで)次に大きい成分
の rms 値の、基本波 rms 値に対する比として定義されます。通常、
この仕様の値はスペクトル内の最大の高調波により決定されま
すが、高調波がノイズ・フロアに埋めこまれている ADC の場合
は、ノイズ・ピークにより決定されます。
相互変調歪み(IMD)
非線形性を持つアクティブ・デバイスに 2 つの周波数 fa および
fb を含む正弦波を入力すると、様々な和および差の周波数 mfa
± nfb を持つ歪み成分が発生します。ここで、m、n＝0、1、2、
3、...です。相互変調歪項とは、m と n が非ゼロの項をいいます。
例えば、2 次項には(fa＋fb)と(fa - fb)が含まれ、3 次項には(2fa＋
fb)、(2fa - fb)、(fa＋2fb)、(fa -2fb)が含まれます。
相互変調歪みの計算は THD の仕様に従います。すなわち、dB
で表した個々の歪み成分の rms 総和の、基本波の和の rms 振幅
に対する比になります。
電源除去比(PSRR)
電源変動はフルスケール変化に影響しますが、コンバータの直
線性には影響を与えません。PSR は、電源電圧の公称値からの
変化で発生するフルスケール変化ポイントの最大変化を表しま
す。PSR 比(PSRR)は、ADC 出力でのフルスケール周波数 f の電
力と、ADC の VDD 電源と VSS 電源に加えられた周波数 fS の 100
mVp-p 正弦波の電力との比として定義されます。
PSRR (dB) = 10 log (Pf/PfS)
ここで、
この比はデジタル化処理の量子化レベル数に依存し、レベル数
が大きいほど、量子化ノイズは小さくなります。
Pf は ADC 出力での周波数 f の電力。
PfS は AVCC 電源に加えられた周波数 fS の電力に一致します。
正弦波を入力した場合の、理想 N ビット・コンバータに対する
信号対(ノイズ+歪み)比の理論値は次式で表されます。
チャンネル間アイソレーション
チャンネル間アイソレーションは、全入力チャンネル間でのク
ロストークのレベルの大きさを表します。フルスケールの最大
160 kHz 正弦波信号をすべての非選択入力チャンネルに入力し、
1 kHz 信号を入力した選択したチャンネルで信号の減衰を測定
することにより決定します。
信号対(ノイズ+歪み)比= (6.02 N +1.76) dB
したがって、18 ビット・コンバータの場合、信号対(ノイズ+歪
み)比は 110.12 dB になります。
Rev. 0
－ 18/32 －
AD7608
動作原理
アナログ入力
アナログ入力範囲
AD7608 は真のバイポーラ・シングルエンド入力電圧を処理す
ることができます。RANGE ピンのロジック・レベルにより、
すべてのアナログ入力チャンネルのアナログ入力範囲が決定さ
れます。このピンをハイ・レベルにすると、すべてのチャンネ
ルでアナログ入力範囲が±10 V になります。このピンをロー・
レベルにすると、すべてのチャンネルでアナログ入力範囲が±5
V になります。この RANGE ピンのロジック変化は、アナログ
入力範囲に直ちに反映されますが、通常のアクイジション時間
条件の他に約 80 µs のセトリング・タイムが加わります。シス
テム信号の入力範囲に応じて RANGE ピンをワイヤー接続する
ことが推奨されます。
アナログ入力インピーダンス
AD7608 のアナログ入力インピーダンスは 1 MΩ です。これは、
AD7608 のサンプリング周波数で変化しない固定入力インピー
ダンスです。この高いアナログ入力インピーダンスにより、
AD7608 の前にドライバ・アンプが不要になるため、ソースま
たはセンサーに直接接続することができます。ドライバ・アン
プが不要になるため、バイポーラ電源(システム内のノイズ源と
なることがあります)をシグナル・チェーンから除くことができ
ます。
CLAMP
CLAMP
1MΩ
SECONDORDER
LPF
RFB
08938-029
Vx
VxGND
図 31.アナログ入力回路
図 32 に、クランプ回路の電流対電圧特性を示します。最大
±16.5 V の入力電圧に対して、クランプ回路に電流が流れません。
±16.5 V を超える入力電圧では、AD7608 のクランプ回路がター
ンオンします。
30
20
10
0
–10
–20
AVCC, VDRIVE = 5V
TA = 25 °C
–30
–40
–25
–20
–15
–10
–5
0
5
10
15
20
図 32.入力保護のクランプ特性
±16.5 V を超える入力電圧に対しては、アナログ入力チャンネ
ルに直列抵抗を接続して、電流を±10 mA に制限する必要があり
ます。アナログ入力チャンネル Vx に直列抵抗を使用するアプ
リケーションでは、アナログ入力 GND チャンネル VxGND にも
対応する抵抗が必要です(図 33 参照)。VxGND チャンネルに対
応する抵抗がないと、そのチャンネルにオフセット誤差が発生
します。
RFB
AD7608
ANALOG
INPUT
SIGNAL
R
R C
Vx
VxGND
CLAMP
CLAMP
1MΩ
1MΩ
RFB
図 33.アナログ入力での入力抵抗マッチング
Rev. 0
－ 19/32 －
25
SOURCE VOLTAGE (V)
08938-030
AD7608 は、入力クランプ保護機能、入力信号スケーリング・
アンプ、2 次折り返し防止フィルタ、トラック・アンド・ホー
ルド・アンプ、リファレンス電圧、リファレンス・バッファ、
高速 ADC、デジタル・フィルタ、高速パラレルおよびシリア
ル・インターフェースを内蔵しています。AD7608 のサンプリ
ングは CONVST x 信号を使って制御します。
RFB
1MΩ
08938-031
AD7608 は、高速低消費電力電荷再分配型の逐次比較 A/D コン
バータを採用したデータ・アクイジション・システムであり、8
チャンネルのアナログ入力の同時サンプリングが可能です。
AD7608 のアナログ入力には真のバイポーラ入力信号を入力する
ことができます。RANGE ピンを使って±10 V または±5 V の入
力範囲を選択します。AD7608 は 5 V 単電源で動作します。
アナログ入力クランプ保護機能
図 31 に、AD7608 のアナログ入力構造を示します。各 AD7608
アナログ入力にはクランプ保護回路が内蔵されています。5 V
の単電源動作ですが、このアナログ入力クランプ保護機能によ
り、±16.5 V までの入力オーバー電圧が許容されます。
INPUT CLAMP CURRENT
コンバータの詳細
AD7608
アナログ入力の折り返し防止フィルタ
AD7608 はアナログ折り返し防止フィルタ(2 次バタワース)も内蔵
しています。図 34 と図 35 に、それぞれアナログ折り返し防止
フィルタの周波数応答と位相応答を示します。±5 V 範囲では、
−3 dB 周波数は 15 kHz (typ)です。±10 V 範囲では、−3 dB 周波数
は 23 kHz (typ)です。
5
0
±5V RANGE
–15
–20
–25
–30
–35
±10V RANGE
–40
+25
+85
0.1dB
10,303Hz
9619Hz
9326Hz
3dB
24,365Hz
23,389Hz
22,607Hz
±5V RANGE
–40
+25
+85
0.1dB
5225Hz
5225Hz
4932Hz
3dB
16,162Hz
15,478Hz
14,990Hz
–40
100
1k
デバイスの変換クロックは内部で発生され、AD7608 のすべて
のチャンネルの変換時間は 4 µs です。BUSY 信号は 8 変換すべ
てが終了したときロー・レベルに戻って、変換プロセスの終了
を表示します。BUSY の立下がりエッジで、トラック・アン
ド・ホールド・アンプはトラック・モードへ戻ります。BUSY
がロー・レベルになった後に、パラレル、パラレル・バイト、
またはシリアル・インターフェースを使って出力レジスタから
新しいデータを読出すことができます。あるいは、BUSY のハ
イ・レベルの間に前の変換のデータを読出すことができます。変
換中に AD7608 からデータを読出しも、性能に影響を与えない
ので、高速なスループットを実現することができます。VDRIVE >
3.3 V のパラレル・モードで、変換中の読出しにより SNR が約
1.5 dB 低下します。
ADC の伝達関数
10k
100k
INPUT FREQUENCY (Hz)
AD7608の出力コーディングは2の補数です。デザイン上のコー
ド変化は連続する整数LSB値の中間(1/2 LSB、3/2 LSBなど)で発
生します。 AD7608の LSBサイズは FSR/262,144になります 。
AD7608の理論伝達特性を図36に示します。
図 34.アナログ折り返し防止フィルタの周波数応答
18
16
±5V RANGE
011...111
011...110
10
ADC CODE
12
±10V RANGE
8
6
2
0
–2
100
000...001
000...000
111...111
REF
2.5V
REF
2.5V
LSB =
+FS – (–FS)
218
100...010
100...001
100...000
4
–FS + 1/2LSB
1k
0V – 1LSB +FS – 3/2LSB
ANALOG INPUT
AVCC, VDRIVE = 5V
fSAMPLE = 200kSPS
TA = 25°C
10k
100k
INPUT FREQUENCY (Hz)
+FS
±10V RANGE +10V
±5V RANGE +5V
08938-033
PHASE DELAY (µs)
14
VIN
× 131,072 ×
10V
VIN
±5V CODE =
× 131,072 ×
5V
±10V CODE =
MIDSCALE
0V
0V
–FS
–10V
–5V
LSB
76.29µV
38.15µV
08938-034
–10
±10V RANGE
AVCC, VDRIVE = 5V
fSAMPLE = 200kSPS
TA = 25°C
08938-135
ATTENUATION (dB)
–5
全 8 チャンネル間での変換プロセスの終了は、BUSY の立下がり
エッジで表示されます。トラック・アンド・ホールドがトラッ
ク・モードへ戻るのはこのポイントであり、ここで次のセット
の変換に対するアクイジション・タイムが開始されます。
図 36.AD7608 の伝達特性
図 35.アナログ折り返し防止フィルタの位相応答
LSB サイズは選択したアナログ入力範囲に依存します。
トラック・アンド・ホールド・アンプ
AD7608 のトラック・アンド・ホールド・アンプにより、ADC
はフルスケール振幅の入力正弦波を正確に 18 ビット分解能で取
得することができます。このトラック・アンド・ホールド・ア
ンプは、それぞれの入力を同時に CONVST x の立上がりエッジ
でサンプルします。トラック・アンド・ホールドのアパーチ
ャ・タイム(すなわち外部 CONVST x 信号とトラック・アンド・
ホールドの実際にホールドになるタイミングとの間の遅延)は、1
個のデバイス内の 8 個の全トラック・アンド・ホールド間で、
さらにデバイス間でも一致するようにデザインされています。
このマッチングにより、システム内で複数の AD7608 デバイス
を同時にサンプルすることができます。
Rev. 0
－ 20/32 －
AD7608
AD7608 は、REF 電圧を約 4.5 V まで増幅するリファレンス・バ
ッ フ ァ を 内 蔵 し て い ま す ( 図 37 参 照 ) 。 REFCAPA ピ ン と
REFCAPB ピンを外部で接続し、10 μF のセラミック・コンデン
サを REFGND に接続して、リファレンス・バッファがクローズ
ド・ループ動作するようにする必要があります。REFIN/REFOUT
ピンに出力されるリファレンス電圧は 2.5 V です。
AD7608 を 外 付 け リ フ ァ レ ン ス ・ モ ー ド に 設 定 す る と 、
REFIN/REFOUT ピンは高入力インピーダンス・ピンになります。
複数の AD7608 デバイスを使用するアプリケーションでは、ア
プリケーションの条件に応じて次の構成が推奨されます。
外付けリファレンス電圧モード
外付けリファレンス ADR421 を 1 個使用して、全 AD7608 デバ
イスの REFIN/REFOUT ピンを駆動することができます(図 38 参
照)。この構成では、AD7608 の各 REFIN/REFOUT ピンを最小
100 nF のコンデンサでデカップリングする必要があります。
REFIN/REFOUT
SAR
REFCAPB
BUF
10µF
REFCAPA
2.5V
REF
図 37.リファレンス電圧回路
AD7608
AD7608
AD7608
REF SELECT
REF SELECT
REF SELECT
REFIN/REFOUT
REFIN/REFOUT
REFIN/REFOUT
100nF
100nF
100nF
ADR421
08938-037
REF SELECT ピンはロジック入力ピンで、このピンを使って、内
蔵リファレンス電圧または外付けリファレンス電圧を選択する
ことができます。このピンをハイ・レベルにすると、内蔵リフ
ァレンスが選択されイネーブルされます。このピンをロー・レ
ベルにすると、内蔵リファレンス電圧がディスエーブルされの
で、外付けリファレンス電圧を REFIN/REFOUT ピンへ入力する
必要があります。内蔵リファレンス・バッファは常にイネーブ
ルされています。リセット後、AD7608 は REF SELECT ピンで選
択したリファレンス・モードで動作します。内蔵および外付け
のリファレンス・オプションに対して、REFIN/REFOUT ピンを
デカップリングする必要があります。REFIN/REFOUT ピンに 10
µF のセラミック・コンデンサが必要です。
内蔵リファレンス・モード
内蔵リファレンス・モードで動作するように設定された 1 個の
AD7608 デバイスを使って、外付けリファレンス・モードで動作
するように設定された残りの AD7608 デバイスを駆動することが
できます(図 39 参照)。内蔵リファレンス・モードに設定された
AD7608 の REFIN/REFOUT ピンは、10 µF のセラミック・コンデ
ンサでデカップリングする必要があります。外付けリファレン
ス ・ モ ー ド に 設 定 さ れ た 他 の AD7608 デ バ イ ス で は 、
REFIN/REFOUT ピンを最小 100 nF のコンデンサでデカップリン
グする必要があります。
0.1µF
図 38.1 個の外付けリファレンス電圧で
複数の AD7608 REFIN ピンを駆動
VDRIVE
AD7608
AD7608
AD7608
REF SELECT
REF SELECT
REF SELECT
REFIN/REFOUT
REFIN/REFOUT
REFIN/REFOUT
+
10µF
100nF
図 39.内蔵リファレンス電圧で
複数の AD7608 REFIN ピンを駆動
Rev. 0
－ 21/32 －
100nF
08938-036
AD7608 は 2.5 V のバンド・ギャップ・リファレンス電圧を内蔵
しています。REFIN/REFOUT ピンを使うと、4.5 V の内部リフ
ァレンス電圧を発生する内蔵 2.5 V リファレンスを外部へ出力
するか、あるいはこのピンから 2.5 V の外付けリファレンス電圧
を AD7608 に入力することができます。外付けの 2.5 V リファレ
ンス電圧を内蔵バッファを使って 4.5 V まで増幅することもでき
ます。このバッファされた 4.5 V リファレンス電圧が、SAR ADC
で使用されるリファレンス電圧になります。
08938-035
内蔵/外付けリファレンス電圧
AD7608
パワーダウン・モードは、STBYピンがロー・レベルのときの
RANGEピンの状態によって選択されます。表 7 に、パワーダウ
ン・モードを選択する際の設定を示します。AD7608 をスタン
バイ・モードにすると、消費電流は最大 8 mAになり、パワーア
ッ プ 時 間 は 約 100 µs に な り ま す 。 こ れ は REFCAPAピ ン と
REFCAPBピンのコンデンサを充電する必要があるためです。ス
タンバイ・モードでは、内蔵のリファレンス電圧とレギュレー
タはパワーアップしたままで、アンプとADCコアがパワーダウ
ンします。
代表的な接続図
図 40 に、AD7608 の一般的な接続図を示します。このデバイス
には 4 本の AVCC 電源ピンがあり、4 本の各ピンは、100 nF のコ
ンデンサを各電源ピンに、10 µF のコンデンサを電源に、それぞ
れ接続してデカップリングする必要があります。AD7608 は、内
蔵リファレンス電圧または外付けリファレンス電圧で動作する
ことができます。この構成では、AD7608 が内蔵リファレンス
電圧で動作するように設定されています。ボード上で 1 個の
AD7608 デバイスを使う場合、REFIN/REFOUT ピンを 10 µF の
コンデンサでデカップリングする必要があります。複数の
AD7608 デバイスを使用するアプリケーションについては、内蔵
/外付けリファレンス電圧のセクションを参照してください。
REFCAPA ピンと REFCAPB ピンを接続して、10 µF のセラミッ
ク・コンデンサでデカップリングします。
AD7608 をシャットダウン・モードにすると、消費電流は最大
11 µA になり、パワーアップ時間は約 13 ms になります(外付け
リファレンス電圧モード)。シャットダウン・モードでは、全回
路がパワーダウンします。AD7608 がシャットダウン・モード
からパワーアップする際、所定のパワーアップ時間が経過した
後に RESET 信号を AD7608 に入力する必要があります。
VDRIVE 電源はプロセッサと同じ電源に接続されます。VDRIVE 電
圧が出力ロジック信号の電圧値を制御します。レイアウト、デ
カップリング、グラウンド接続については、レイアウトのガイ
ドラインのセクションを参照してください。
表 7.パワーダウン・モードの選択
STBY
E
Power-Down Mode
Standby
Shutdown
電源を AD7608 に供給した後、RESET 信号をデバイスに入力し
て正しい動作モードに設定されたことを確認します。
0
0
パワーダウン・モード
AD7608 にはスタンバイ・モードとシャットダウン・モードの 2
つのパワーダウン・モードがあります。 STBY ピンにより、
AD7608 が通常モードにあるか、または 2 つのパワーダウン・
モードのいずれにあるかが制御されます。
ANALOG SUPPLY
VOLTAGE 5V1
1µF
REFIN/REFOUT
100nF
100nF
REGCAP2
AVCC
VDRIVE
REFCAPA
10µF
DB0 TO DB15
+
REFCAPB
REFGND
EIGHT ANALOG
INPUTS V1 TO V8
V1
V1GND
V2
V2GND
V3
V3GND
V4
V4GND
V5
V5GND
V6
V6GND
V7
V7GND
V8
V8GND
AD7608
CONVST A, B
CS
RD
BUSY
RESET
OS 2
OS 1
OS 0
REF SELECT
PARALLEL
INTERFACE
OVERSAMPLING
VDRIVE
PAR/SER SEL
RANGE
STBY
VDRIVE
AGND
1DECOUPLING SHOWN ON THE AV
CC PIN APPLIES TO EACH AVCC PIN (PIN 1, PIN 37, PIN 38, PIN 48).
DECOUPLING CAPACITOR CAN BE SHARED BETWEEN AV CC PIN 37 AND PIN 38.
2DECOUPLING SHOWN ON THE REGCAP PIN APPLIES TO EACH REGCAP PIN (PIN 36, PIN 39).
図 40.代表的な接続図
Rev. 0
－ 22/32 －
08938-038
+
MICROPROCESSOR/
MICROCONVERTER/
DSP
10µF
DIGITAL SUPPLY
VOLTAGE +2.3V TO +5V
RANGE
1
0
AD7608
変換制御
すべてのアナログ入力チャンネルでの同時サンプリング
AD7608では、すべてのアナログ入力チャンネルの同時サンプリ
ングが可能です。両CONVST xピン(CONVST AとCONVST B)を
接続すると、すべてのチャンネルが同時にサンプルされます。1
本のCONVST x信号を使って、両CONVST x入力を制御します。
この共通CONVST x信号の立上がりエッジで、すべてのアナログ
入力チャンネルで同時サンプリングが開始されます。
AD7608 は、変換の実行に使う発振器を内蔵しています。すべ
ての ADC チャンネルの変換時間は tCONV です。BUSY 信号は、
変換中を表示します。CONVST x の立上がりエッジが入力される
と、BUSY がハイ・レベルになり、変換プロセスが完了すると
ロー・レベルに変わります。BUSY 信号の立下がりエッジを使
って、8 個の全トラック・アンド・ホールド・アンプがトラッ
ク・モードに戻されます。また、BUSY の立下がりエッジも、
パラレル・バス(DB[15:0])、または DOUTA と DOUTB のシリア
ル・データラインから新しいデータが読出し可能であることを
表示します。
2 セットのチャンネルの同時サンプリング
AD7608では、2セットのアナログ入力チャンネルの同時サンプ
ルも可能です。この機能は、電源ライン保護と計測システムで
PTトランスとCTトランスで生ずる位相差を補償する際に使うこ
とができます。50 Hzシステムでは最大9°の位相補償が、60 Hzシ
ステムでは最大10°の位相補償が、それぞれ可能です。
この機能は、2本のCONVST xピンに独立にパルスを入力して実
行しますが、オーバーサンプリングを使用していない場合にの
み可能です。CONVST Aを使って最初のセットのチャンネル
(V1～V4)の同時サンプリングを開始し、CONVST Bを使って2
番目のセットのアナログ入力チャンネル(V5～V8)の同時サンプ
リングを開始します(図41参照)。CONVST Aの立上がりエッジ
で、最初のセットのチャンネルのトラック・アンド・ホール
ド・アンプがホールド・モードになります。CONVST Bの立上
がりエッジで、2番目のセットのチャンネルのトラック・アン
ド・ホールド・アンプがホールド・モードになります。変換プ
ロセスはCONVST xの両立上がりエッジが発生した後に開始さ
れます。このため、BUSYは後の方のCONVST x信号の立上がり
エッジでハイ・レベルになります。表3で、時間t5はCONVST x
サンプリング・ポイント間の最大許容時間を表しています。
2本のCONVST x信号を別々に使用する場合にも、データ読出し
プロセスに変更はありません。
すべての未使用アナログ入力チャンネルは AGND に接続してく
ださい。それでも、すべてのチャンネルが常に変換されている
ため、未使用チャンネルの変換結果が読出されたデータに含まれ
ています。
V1 TO V4 TRACK-AND-HOLD
ENTER HOLD
V5 TO V8 TRACK-AND-HOLD
ENTER HOLD
CONVST A
t5
CONVST B
AD7608 CONVERTS
ON ALL 8 CHANNELS
BUSY
tCONV
CS, RD
V1
V2
V8
08938-039
DATA: DB[15:0]
FRSTDATA
図 41.CONVST A/CONVST B 信号を別々に使用したチャンネル・セットの同時サンプリング—パラレル・モード
Rev. 0
－ 23/32 －
AD7608
デジタル・インターフェース
AD7608 には、パラレル・インターフェースと高速シリアル・
インターフェースの 2 つのインターフェース・オプションがあ
ります。インターフェース・モードは、PAR/SER SELピンで選
択します。
E
A
A
2 つのインターフェース・モードの動作を次のセクションで説
明します。
パラレル・インターフェース (PAR/SER SEL =
0)
E
A
A
A
E
A
E
A
A
A
E
A
A
A
AD7608
INTERRUPT
BUSY 14
DIGITAL
HOST
DB[15:0] [33:24]
[22:16]
08938-040
CS 13
RD/SCLK 12
A
RDピンを使って出力変換結果レジスタからデータを読出します。
各チャンネルからフル18ビットの変換結果を読出すためには2個
の RD パルスが必要です。16個の RD パルス・シーケンスを
AD7608のRDピンに入力すると、各チャンネルから変換結果が
16ビット・パラレル出力バスへ昇順で出力されます。BUSYが
ロー・レベルになった後の最初の RD立下がりエッジで、V1変
換結果のDB[17:2]が出力され、次のRD立下がりエッジでV1変換
結果のDB[1:0]がバスに出力されます。AD7608から8個の18ビッ
ト 変 換結 果 を読 出 すた めに 16 個 の RD パ ル ス が 必要で す 。
AD7608では、RDの16番目の立下がりエッジでチャンネルV8の
変換結果のDB[1:0]が出力されます。 RD信号がロー・レベルな
ると、各チャンネルのデータ変換結果のデジタル・ホスト(DSP、
FPGA)への転送がイネーブルされます。
E
A
A
E
A
A
A
A
E
A
A
E
E
A
E
A
E
E
A
E
A
AD7608からのデータの読出しは、標準のCS信号とRD信号を使
うパラレル・データバスを経由して行うことができます。パラ
レル・バスからデータを読出すときは、PAR/SER SELピンをロ
ー・レベルにする必要があります。CS入力信号とRD 入力信号
を内部でゲーティングして変換結果をデータ・バスへ出力しま
す。 CS と RD をロー・レベルにすると、データラインDB15～
DB0は高インピーダンス状態を維持します。
A
CS信号をロー・レベルに固定して、 RD 信号を使って変換結果
をアクセスすることができます(図4参照)。新しいデータの読出
し動作は、BUSY信号がロー・レベルになった後に行うか(図2参
照)、あるいは前の変換プロセスからのデータ読出し動作を
BUSYがハイ・レベルのときに行うことができます(図3参照)。
A
A
E
A
A
E
A
A
E
A
A
E
A
A
E
A
A
システム/ボード内にAD7608 が 1 個しか存在しない場合で、か
つパラレル・バスを共用しない場合には、デジタル・ホストか
らの 1 個のコントロール信号だけでデータを読出すことができま
す。CS信号とRD信号は相互に接続することができます(図 5 参
照)。この場合、CS/RDの立下がりエッジでデータ・バスがスリ
ーステートから抜け出します。CS信号とRD信号を接続すると、
AD7608 からデータを出力して、デジタル・ホストから読出すこ
とができます。この場合、CSを使って、各データ・チャンネル
のデータ転送をフレーム化します。この場合、8 チャンネルの
データを読出すために 16 個のCSパルスが必要です。
E
A
E
A
A
A
E
A
E
A
A
A
E
図 42.AD7608 のインターフェース図—パラレル・バスを使用す
る 1 個のAD7608、CSとRDを相互接続
E
A
A
E
A
A
A
E
A
CS 入力信号の立上がりエッジでバスがスリーステートにな
り、CS入力信号の立下がりエッジでバスが高インピーダンス状
態から抜け出します。CSはデータラインをイネーブルするコン
トロール信号で、複数のAD7608デバイスで同じパラレル・デー
タ・バスを共用可能にする機能を持つのはこの信号です。
A
E
A
E
A
A
E
A
Rev. 0
A
－ 24/32 －
A
E
A
E
A
A
A
A
AD7608
シリアル・インターフェース (PAR/SER SEL =
1)
シリアル・インターフェースを使ってAD7608からデータを読出
すときは、PAR/SER SELピンをハイ・レベルにする必要があり
ます。CS信号とSCLK信号を使ってAD7608からデータを転送し
ます。AD7608には、DOUTAとDOUTBの2本のシリアル・データ出
力ピンがあります。これらのDOUTラインの片方または両方を使
ってAD7608からデータを読出すことができます。AD7608の場
合、チャンネルV1～チャンネルV4の変換結果がDOUTAに最初に
現れ、チャンネルV5～チャンネルV8の変換結果がDOUTBに最初
に現れます。
E
A
A
E
A
A
CSの立下がりエッジで、データ出力ライン(DOUTAとDOUTB)がス
リーステートから抜け出して、変換結果のMSBが出力されます。
SCLKクロックの立上がりエッジですべての後続データビット
がシリアル・データ出力DOUTAとDOUTBに出力されます。シリア
ル読出しの間CS入力をロー・レベルに維持するか、またはパル
スとして入力してSCLKで18サイクルの各チャンネル読出しを
フレーム化することができます。
E
A
A
E
A
A
図 43 に、AD7608 の 2 本のDOUTラインを使った 8 個の同時変換
結果の読出し動作を示します。この場合、SCLKで 72 サイクル
の転送を使ってAD7608 からデータをアクセスし、CSをロー・
レベルにして、SCLKの 72 サイクルでフレーム化しています。
データを 1 本のDOUTラインだけで出力することもできます。こ
の場合、DOUTAを使ってすべての変換データをアクセスするこ
とが推奨されます。これはチャンネル・データが昇順で出力さ
れるためです。AD7608 で 1 本のDOUTラインだけを使って 8 個
の変換結果すべてをアクセスするためには、SCLKで合計 144
サイクルが必要です。これらのSCLKの 144 サイクルは、1 本
のCS信号でフレーム化するか、またはSCLKの 18 サイクルの各
グループをCS信号で個々にフレーム化することができます。1
本だけのDOUTラインを使用する欠点は、変換後に読出す場合ス
ループット・レートが低下することです。未使用DOUTラインは、
シリアル・モードでは未接続のままにする必要があります。
AD7608 でDOUTBを 1 本のDOUTラインとして使用する場合、チャ
ンネル変換結果はV5、V6、V7、V8、V1、V2、V3、V4 の順で
出力されますが、FRSTDATAインジケータはV5 がDOUTBで読出
された後にロー・レベルに戻ります。
SCLK入力信号は、シリアル読出し動作のクロック・ソースに
なります。データをAD7608からアクセスするときは、CSをロ
ー・レベルにします。CSの立下がりエッジで、バスがスリー・
ステートから抜け出して、18ビット変換結果のMSBが出力され
ます。このMSBは、CSの立下がりエッジの後のSCLKの最初の
立下がりエッジで有効になります。後続の17ビットのデータは、
SCLKの立上がりエッジでAD7608から出力されます。データは、
SCLKの立下がりエッジで有効になります。各変換結果をアク
セスするためには、18サイクルのクロックをAD7608に入力する
必要があります。
FRSTDATA出力信号は、最初のチャンネルV1の読出しタイミン
グを表示します。CS入力がハイ・レベルのとき、FRSTDATA出
力ピンはスリーステートになります。シリアル・モードで
は、CSの立下がりエッジでFRSTDATAピンがスリーステートか
ら抜け出してハイ・レベルになり、V1の変換結果がDOUTAデー
タラインへ出力されたことを表示します。FRSTDATA出力は、
SCLKの18番目の立下がりエッジでロー・レベルに戻ります。
すべてのチャンネルをDOUTBで読出す場合、シリアル・データ
出力ピンにV1が出力されたとき、FRSTDATA出力はハイ・レベ
ルになりません。FRSTDATAはV1がDOUTAで使用可能になった
ときにのみ(これがV5がDOUTBで使用可能になるタイミング)ハ
イ・レベルになります。
変換中の読出し
BUSY がハイ・レベルで変換が進行中に AD7608 からデータを
読出すことができます。これはコンバータ性能に影響を与えな
いので、高速なスループット・レートを実現することができま
す。変換中に、さらにオーバーサンプリングの使用の有無に関
わらず、パラレルまたはシリアルの読出しを行うことができま
す。図 3 に、パラレルまたはシリアル・モードで BUSY がハ
イ・レベルのときの読出しタイミング図を示します。VDRIVE＝
3.3 V～5.25 V でシリアル・インターフェースを使って変換中に
読出すと、フル・スループット・レートが実現されます。
BUSY の立下がりエッジを除く任意の時間に AD7608 からデー
タを読出すことができます。これは、BUSY の立下がりエッジ
で出力データ・レジスタが新しい変換データで更新されるため
です。表 3 に示すようにこの条件では時間 t6 が発生します。
図6に、シリアル・モードでAD7608から1チャンネルのデータ
(CS信号でフレーム化)を読出す際のタイミング図を示します。
CS
72
DOUTA
V1
V2
V3
V4
DOUTB
V5
V6
V7
V8
図 43.2 本の DOUT ラインを使用する AD7608 シリアル・インターフェース
Rev. 0
－ 25/32 －
08938-041
SCLK
AD7608
デジタル・フィルタ
AD7608 はオプションのデジタル 1 次 sinc フィルタを内蔵して
います。このフィルタは低いスループット・レートを使用する
アプリケーションか、または高い信号対ノイズ比または広いダ
イナミックレンジが必要なアプリケーションで使用されます。
デジタル・フィルタのオーバーサンプリング比は、オーバーサ
ンプリング・ピン OS [2:0]を使って制御します(表 8 参照)。OS 2
は MSB コントロール・ビットで、OS 0 は LSB コントロール・
ビットです。表 8 に、様々なオーバーサンプル・レートを選択す
るオーバーサンプリング・ビットのデコーディングを示します。
OS ピンは、BUSY の立下がりエッジでラッチされます。これに
より、次の変換のオーバーサンプリング・レートが設定されま
す(図 45 参照)。オーバーサンプリング機能の他に、出力変換結
果が 18 ビット分解能にデシメートされます。
OS 比＝8 を選択するように OS ピンを設定すると、CONVST x
の次の立上がりエッジで各チャンネルの最初のサンプルが取得
され、すべてのチャンネルの残りの 7 サンプルは内部で発生さ
れたサンプリング信号で取得されます。これらのサンプルの平
均をとり SNR 性能を向上させます。表 8 に、±10 V 範囲と±5 V
範囲に対する SNR 性能 (typ)を示します。表 8 に示すように、
OS 比の増加と共に SNR が向上します。OS 比を大きくすると、
3 dB 周波数が低下するため、許容サンプリング周波数も低下し
ます。10 kSPS のサンプリング周波数が必要なアプリケーショ
ンでは、最大 16 までの OS 比を使用することができます。この
場合、アプリケーションでは SNR が向上しますが、入力 3 dB
帯域幅は約 6 kHz に制限されます。
BUSY 信号が長くなることを示します。例えば、サンプリング周
波数 10 kSPS ではサイクル時間が 100 µs になります。図 44 に、
OS × 2 と OS × 4 を示します。10 kSPS の例では、オーバーサンプ
リング・レートをさらに大きくするために十分なサイクル時間
があり、SNR 性能を大幅に向上させることができます。例えば、
初期サンプリングまたはスループット・レートが 200 kSPS で、
かつオーバーサンプリングをターンオンするアプリケーション
では、スループット・レートを下げて変換時間を長くして読出
しを可能にする必要があります。オーバーサンプリングをター
ンオンして最高速スループット・レートを実現するときは、
BUSY のハイ・レベル時間中に読出しを行うことができます。
BUSY の立下がりエッジで、出力データ・レジスタが新しい変換
データで更新されるため、変換データの読出しはこのエッジで行
わないようにする必要があります。
tCYCLE
tCONV
CONVST A,
CONVST B
19µs
9µs
4µs
BUSY
OS = 0 OS = 2 OS = 4
t4
t4
t4
CS
08938-043
RD
オーバーサンプリングをターンオンする場合、CONVST A ピン
と CONVST B ピンを相互接続して駆動する必要があります。オ
ーバーサンプリング機能をターンオンすると、変換プロセスに
対する BUSY のハイ・レベル時間が長くなります。実際の
BUSY ハイ・レベル時間は選択するオーバーサンプリング・レ
ートに依存します。オーバーサンプリング・レートが高いほど、
BUSY ハイ・レベル時間が長くなり、合計変換時間が長くなりま
す(表 3 参照)。
図 44 に、オーバーサンプリング・レートが大きくなると変換時
間が長くなり、様々なオーバーサンプリング・レートに対して
DATA:
DB[15:0]
図 44.変換後の読出しでの、オーバーサンプリングなし
オーバーサンプリング× 2、オーバーサンプリング× 4
CONVST A,
CONVST B
CONVERSION N
OVERSAMPLE RATE
LATCHED FOR CONVERSION N + 1
CONVERSION N + 1
BUSY
tOS_HOLD
08938-042
tOS_SETUP
OS x
図 45.OS ピン・タイミング
表 8.オーバーサンプル・ビットのデコーディング
OS [2:0]
000
001
010
011
100
101
110
111
1
OS Ratio
No OS
2
4
8
16
32
64
Invalid
SNR ±5 V
Range (dB)1
90.5
92.5
94.45
96.5
99.1
101.7
103
SNR ±10 V
Range (dB)1
91.2
93.4
95.7
98
100.4
102.8
103.5
3 dB BW ±5 V
Range (kHz)
15
15
13.7
10.3
6
3
1.5
フルスケール 100 Hz 入力信号で取得した SNR 値
Rev. 0
－ 26/32 －
3 dB BW ±10 V
Range (kHz)
22
22
18.5
11.9
6
3
1.5
Maximum Throughput
CONVST x Frequency (kHz)
200
100
50
25
12.5
6.25
3.125
AD7608
NO OVERSAMPLING
1377
1170 1208
1200
1001
2176
2000
1756
1500
1000
648
708
0
588
600
78
4
–4
–3
–2
–1
0
CODE
411
400
328
188
3 35
82
2
3
4
5
21 5
6
7
0
8 9
OVERSAMPLING BY 2
1759
1800
1600
1524
1397
1400
1200
1065
OVERSAMPLING BY 16
3947
4000
2000
3500
3000
2703
2500
2000
1500
1081
1000
385
500
1000
902
69
7
0
800
–2
–1
0
1
2
3
CODE
538
600
498
図 50.コードのヒストグラム—OS × 16 (6 個のコード)
400
208
1
57
15 54
–8 –7 –6 –5 –4 –3 –2 –1 0
CODE
1
2
3
4
5
9
6
6000
OVERSAMPLING BY 32
図 47.コードのヒストグラム—OS × 2 (14 個のコード)
2500
OVERSAMPLING BY 4
2224
1913
2000
5403
5000
NUMBER OF OCCURENCES
0
165
08938-045
200
1551
1500
4000
3000
2000
1460
1301
1000
0
–2
684
427
500
40
–4
64
–3
–2
–1
0
CODE
1
2
3
4
14
5
08938-046
4
–1
0
CODE
1
2
図 51.コードのヒストグラム—OS × 32 (5 個のコード)
199
–5
17
11
08938-149
1072
1000
図 48.コードのヒストグラム—OS × 4 (11 個のコード)
Rev. 0
4
4500
図 46.コードのヒストグラム— OS なし(18 個のコード)
0
2
3
図 49.コードのヒストグラム—OS × 8 (9 個のコード)
66
–9 –8 –7 –6 –5 –4 –3 –2 –1 0 1
CODE
0
2
146
NUMBER OF OCCURENCES
3
1
44
08938-148
800
457
500
852
0
NUMBER OF OCCURENCES
2500
1000
200
NUMBER OF OCCURENCES
3027
08938-044
NUMBER OF OCCURENCES
1400
OVERSAMPLING BY 8
3000
08938-047
1600
3500
NUMBER OF OCCURENCES
図 46～図 52 に、DC ヒストグラム・プロットでのコードの広が
りに対するオーバーサンプリングの効果を示します。オーバー
サンプル・レートが大きくなると、コードの広がりが小さくな
ります(図 46～図 52 では、AVCC = VDRIVE = 5 V、サンプリン
グ・レートを OS 比でスケール)。
－ 27/32 －
AD7608
7000
OVERSAMPLING BY 64
0
6489
AVCC = 5V
VDRIVE = 5V
TA = 25°C
±10V RANGE
OS BY 4
–10
–20
5000
ATTENUATION (dB)
NUMBER OF OCCURENCES
6000
4000
3000
2000
1238
–30
–40
–50
–60
–70
–80
1000
465
0
CODE
08938-150
–1
1
–100
100
10k
100k
1M
10M
FREQUENCY (Hz)
図 52.コードのヒストグラム—OS × 64 (3 個のコード)
図 54.OS × 4 のデジタル・フィルタ応答
オーバーサンプリング・モードを選択すると、ADC の後ろにデ
ジタル・フィルタ機能を接続する効果があります。様々なオー
バーサンプリング・レートと CONVST x サンプリング周波数に
より、様々なデジタル・フィルタ周波数特性が得られます。
0
AVCC = 5V
VDRIVE = 5V
TA = 25°C
±10V RANGE
OS BY 8
–10
–20
ATTENUATION (dB)
図 53～図 58 に、オーバーサンプリング×2～オーバーサンプリ
ング×64 に対するデジタル・フィルタ周波数特性を示します。
アナログ折り返し防止フィルタとオーバーサンプリング・デジ
タル・フィルタの組み合わせを使って、AD7608 の前のフィル
タ・デザインを簡素化できます。デジタル・フィルタでは、急
勾配のロールオフとリニア位相応答を組み合わせています。
–30
–40
–50
–60
–70
–80
AVCC = 5V
VDRIVE = 5V
TA = 25°C
±10V RANGE
OS BY 2
–10
–20
–90
–100
100
1k
10k
100k
1M
10M
FREQUENCY (Hz)
08938-153
0
ATTENUATION (dB)
1k
08938-152
–90
0
–30
図 55.OS × 8 のデジタル・フィルタ応答
–40
0
–50
–20
ATTENUATION (dB)
–70
1k
10k
100k
1M
FREQUENCY (Hz)
10M
08938-151
–80
–90
100
AVCC = 5V
VDRIVE = 5V
TA = 25°C
±10V RANGE
OS BY 16
–10
–60
図 53.OS × 2 のデジタル・フィルタ
–30
–40
–50
–60
–70
–80
–100
100
1k
10k
100k
1M
FREQUENCY (Hz)
図 56.OS × 16 のデジタル・フィルタ応答
Rev. 0
－ 28/32 －
10M
08938-154
–90
AD7608
0
AVCC = 5V
VDRIVE = 5V
TA = 25°C
±10V RANGE
OS BY 32
–10
–20
–20
ATTENUATION (dB)
ATTENUATION (dB)
–30
–40
–50
–60
–70
–40
–50
–60
–70
–80
–90
–90
10k
100k
1M
10M
–100
100
08938-155
1k
FREQUENCY (Hz)
1k
10k
100k
1M
FREQUENCY (Hz)
図 57.OS × 32 のデジタル・フィルタ応答
Rev. 0
–30
–80
–100
100
AVCC = 5V
VDRIVE = 5V
TA = 25°C
±10V RANGE
OS BY 64
–10
図 58.OS × 64 のデジタル・フィルタ応答
－ 29/32 －
10M
08938-156
0
AD7608
レイアウトのガイドライン
AD7608 を実装するプリント回路ボードは、アナログ部とデジタ
ル部が分離し、ボード内で異なる領域にまとめて配置されるよ
うにデザインする必要があります。
複数のデバイスがアナログ・グラウンドとデジタル・グラウン
ドの接続を必要とするシステム内で AD7608 を使用する場合に
も、この接続は 1 ヵ所で行う必要があります。すなわち、
AD7608 のできるだけ近くで星型グラウンド接続点を構成しま
す。グラウンド・プレーンへの接続はしっかり行う必要があり
ます。複数のグラウンド・ピンに対して 1 つの接続を共用する
ことは避ける必要があります。各グラウンド・ピンに対して、
グラウンド・プレーンへの個別のビアまたは複数のビアを使用
する必要があります。
08938-051
少なくとも 1 枚のグラウンド・プレーンを使う必要があります。
デジタル部とアナログ部に共通または分けて使うことができま
す。プレーンが分割されている場合、デジタルとアナログのグ
ラウンド・プレーンはできるだけ AD7608 に近い 1 箇所で接続
する必要があります。
図 59. REFIN/REFOUT、REFCAPA、REFCAPB、REGCAP の
各ピンに対する表面層のデカップリング
ノイズがチップに混入するので、デバイスの真下をデジタル・
ラインが通らないようにしてください。ノイズ混入を防止する
ため、アナログ・グラウンド・プレーンが AD7608 の下を通過
することは可能です。CONVST A、CONVST B やクロックなど
の高速なスイッチング信号は、デジタル・グラウンドでシール
ドしてボードの他の部分に対するノイズの放射を防止します。
また、これらの信号はアナログ信号パスの近くを通過しないよ
うにします。デジタル信号とアナログ信号の交差は回避する必
要があります。ボード上の近傍のパターンは、互いに右角度と
なるように配置してボードを通過するフィードスルー効果を減
少させます。
AD7608 に対する電源インピーダンスを下げるため、および電
源スパイクの振幅を小さくするために、正しいデカップリング
も重要です。デカップリング・コンデンサはこれらのピンと対
応するグラウンド・ピンの近くに(理想的には直接に)配置する必
要 が あ り ま す 。 REFIN/ REFOUT ピ ン 、 REFCAPA ピ ン 、
REFCAPB ピンに対するデカップリング・コンデンサは、対応す
る AD7608 ピンのできるだけ近くに配置し、可能な場合は、
AD7608 デバイスと同じ側のボードに配置する必要があります。
図 59 に、AD7608 ボードの表面の推奨デカップリングを示しま
す。図 60 に、裏面のデカップリングを示します。裏面のデカッ
プリングは、4 本の AVCC ピンと VDRIVE ピンに対するものです。
Rev. 0
－ 30/32 －
08938-052
AD7608 の AVCC ピンと VDRIVE ピンへの電源ラインはできるだけ
太いパターンにしてインピーダンスを下げ、電源ライン上のグ
リッチによる影響を軽減させます。可能な場合は、電源プレー
ンを使用してください。ボード上の AD7608 電源ピンと電源パタ
ーンの間はしっかり接続する必要があります。各電源ピンに対
して 1 個または複数のビアを使用してください。
図 60.裏面層のデカップリング
AD7608
デバイス間の優れた性能マッチングを保証するため、複数の
AD7608 デバイスを使用するシステムでは、AD7608 デバイス間
で対称なレイアウトを使用することが重要です。
図 61 に、2 個のデバイスを使用するレイアウトを示します。
AVCC 電源プレーンは、両デバイスの右側にあります。VDRIVE 電
源パターンは 2 個のデバイスの左側を通ります。リファレン
ス・チップは 2 個のデバイスの間に配置され、リファレンス電
圧パターンは U1 のピン 42 の上側と U2 のピン 42 の下側を通り
ます。厚いグラウンド・プレーンを使用しています。
AVCC
U2
これらの対称なレイアウト原理は、3 個以上の AD7608 デバイス
を使用するシステムに使用することができます。各 AD7608 デ
バイスは上下方向に配置し、リファレンス電圧は AD7608 デバ
イスの中間に配置し、リファレンス・パターンは図 61 と同じよ
うに上下方向に通します。
08938-053
U1
図 61.複数の AD7608 デバイスに対するレイアウト—表面層と
電源プレーン層
Rev. 0
－ 31/32 －
AD7608
外形寸法
0.75
0.60
0.45
12.20
12.00 SQ
11.80
1.60
MAX
64
49
1
48
PIN 1
10.20
10.00 SQ
9.80
TOP VIEW
(PINS DOWN)
0.15
0.05
SEATING
PLANE
0.20
0.09
7°
3.5°
0°
16
0.08
COPLANARITY
33
32
17
VIEW A
VIEW A
0.50
BSC
LEAD PITCH
0.27
0.22
0.17
ROTATED 90° CCW
COMPLIANT TO JEDEC STANDARDS MS-026-BCD
051706-A
1.45
1.40
1.35
図 62.64 ピン・ロー・プロファイル・クワッド・フラット・パッケージ[LQFP]
(ST-64-2)
寸法: mm
オーダー・ガイド
Model 1
AD7608BSTZ
AD7608BSTZ-RL
EVAL-AD7608EDZ
CED1Z
1
Temperature Range
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
Package Description
64-Lead Low Profile Quad Flat Package [LQFP]
64-Lead Low Profile Quad Flat Package [LQFP]
Evaluation Board for the AD7608
Converter Evaluation Development
Z = RoHS 準拠製品。
Rev. 0
－ 32/32 －
Package Option
ST-64-2
ST-64-2