日本語版

12ビット、170MSPS、
3.3VのA/Dコンバータ
AD9430
特長
機能ブロック図
SNR＝65dB＠fIN 最大70MHz＠170MSPS
10.6のENOB＠fIN 最大70MHz＠170MSPS (-0.5dBFS)
SFDR＝-80dBc＠fIN 最大70MHz＠170MSPS (-0.5dBFS)
優れた直線性
DNL＝±0.3LSB (typ)
INL＝±0.5LSB (typ)
2つの出力データ・オプション
デマルチプレックスされた、各々3.3VのCMOS出力＠85MSPS
インターリーブまたはパラレル・データ出力オプション
170MSPSのLVDS出力
700MHzのフルパワー・アナログ帯域幅
リファレンスとトラック・アンド・ホールド・アンプを内蔵
消費電力: 1.1W (typ)＠170MSPS
1.5Vの入力電圧範囲
3.3V電源動作
出力データ・フォーマット・オプション
データ同期入力とデータ・クロック出力を用意
クロックのデューティ・サイクル安定化機能
SENSE
VREF
AGND DRGND DRVDD AVDD
AD9430
スケーラブル
電圧リファレンス
LVDS出力
VIN+
VIN–
トラック・
アンド・
ホールド
ADC
12
12ビット
パイプライン・
コア
データ、オーバ
レンジ(LVDSまたは
2ポートCMOS)
CMOS出力
DS+
DS–
CLK+
CMOSまたは
LVDSを選択
クロック・
マネージメント
DCO+
DCO–
CLK–
S1
S2
S4
S5
メントを正しく実行するために、データ同期入力がサポー
トされており、さらにデータ・クロック出力により、正し
い出力データ・タイミングを維持することができます。
LVDSモード時には、AD9430はENCODEクロック・レート
でデータを供給します。
AD9430は最新のBiCMOSプロセス技術で製造されており、
パッケージは100ピンの表面実装プラスチック・パッケージ
(100 e-PAD TQFP)で、工業温度範囲(-40℃∼+85℃)で仕様規
定されています。
アプリケーション
ワイヤレスおよび有線ブロードバンド通信
ケーブル反転経路
通信試験装置
レーダおよび衛星通信サブシステム
パワーアンプのリニアライゼーション
製品の説明
AD9430は、使いやすく、かつ、高性能、ローパワーの12ビ
ットのモノリシック・サンプリングA/Dコンバータです。最
大210MSPSまでの変換レートで動作し、広帯域キャリアお
よびブロードバンド・システムで非常に優れたダイナミッ
ク性能を発揮するように最適化されています。完全な変換
ソリューションを提供するため、トラック・アンド・ホー
ルド(T/H)とリファレンスを含むすべての必要な機能をチッ
プ上に集積化しています。
AD9430の十分な性能動作を得るために重要なものは、3.3V
電源と差動ENCODEクロックです。デジタル出力は
TTL/CMOSまたはLVDSコンパチブルで、2の補数またはオ
フセット・バイナリのどちらかのフォーマットをサポート
します。別に用意されている出力電源ピンは、3.3Vまたは
2.5VのCMOSロジックとのインターフェースをサポートし
ます。
CMOSモード時には、2つの出力バスが変換レート最大
105MSPSまでのデマルチプレックスされたデータをサポー
トします。CMOSモード時の出力データ・ポートのアライ
製品のハイライト
1. 高性能：65MHzの入力時に66dBのSNR ＠170MSPSを維持
2. ローパワー：消費電力は、わずか1.1W＠170MSPS
3. 使いやすさ：LVDS出力のデータとクロック信号により、
現在のFPGA技術とのインターフェースが可能。リファ
レンスとサンプル・アンド・ホールド回路が内蔵されて
いるので、柔軟性の高いシステム設計が可能。3.3V単電
源の使用により、システム電源の設計が簡略化されます。
4. アウト・オブ・レンジ(OR)：入力信号が選択した入力電
圧範囲を超えたとき、OR出力ビットを表示します。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、その情報の利用または利
用したことにより引き起こされる第3者の特許または権利の侵害に関して、当社はいっさいの責任を負いません。
さらに、アナログ・デバイセズ社の特許または特許の権利の使用を許諾するものでもありません。
＊日本語データシートは、REVISIONが古い場合があります。最新の内容については英語版をご参照ください。
REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1
電話03
（5402）8200
〒105-6891
ニューピア竹芝サウスタワービル
（6350）6868
（代）〒532-0003
大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06
新大阪MTビル2号
AD9430−仕様
DC仕様（特に指定のない限り、AVDD＝3.3V、DRVDD＝3.3V；TMIN＝-40℃、TMAX＝+85℃、fIN＝-0.5dBFS、内部リファレンス、LVDS出力モード）
パラメータ
温度
試験レベル
Min
分解能
精度
ノー・ミスコード
オフセット誤差
ゲイン誤差
微分非直線性(DNL)
12
全範囲
25℃
25℃
25℃
全範囲
25℃
全範囲
VI
I
I
I
VI
I
VI
温度ドリフト
オフセット誤差
ゲイン誤差
リファレンス出力(VREF)
全範囲
全範囲
全範囲
V
V
V
リファレンス
リファレンス出力(VREF)
出力電流1
IVREF入力電流2
ISENSE入力電流2
25℃
25℃
25℃
25℃
I
IV
I
I
アナログ入力(VIN+、VIN-)3
差動入力電圧範囲(S5＝GND)
差動入力電圧範囲(S5＝AVDD)
入力コモン・モード電圧
入力抵抗値
入力容量
全範囲
全範囲
全範囲
全範囲
25℃
V
V
VI
VI
V
全範囲
全範囲
IV
IV
全範囲
全範囲
全範囲
25℃
VI
VI
VI
V
全範囲
全範囲
IV
IV
全範囲
全範囲
全範囲
25℃
IV
IV
IV
V
積分非直線性(INL)
電源(LVDSモード)
AVDD
DRVDD
電源電流
IANALOG (AVDD＝3.3V)4
IDIGITAL (DRVDD＝3.3V)4
消費電力4
電源変動除去
電源(CMOSモード)
AVDD
DRVDD
電源電流
IANALOG (AVDD＝3.3V)5
IDIGITAL (DRVDD＝3.3V)5
消費電力5
電源変動除去
AD9430BSV-170
Typ
Max
単位
ビット
保証
–3
–5
–1
–1
–1.5
–1.5
±0.3
±0.3
± 0.5
± 0.5
+3
+5
+1
+1.5
+1.5
+2.25
58
0.02
+0.12/–0.24
1.15
1.235
1.6
2.65
2.2
3.1
3.0
3.1
3.0
1.536
0.766
2.8
3
5
mV
% FS
LSB
LSB
LSB
LSB
μV/℃
%/℃
mV/℃
1.3
3.0
20
5.0
2.9
3.3
V
mA
μA
mA
V
V
V
kΩ
pF
3.3
3.3
3.5
3.6
V
V
335
55
1.29
–7.5
372
62
1.43
mA
mA
W
mV/V
3.3
3.3
3.5
3.6
V
V
335
24
1.1
–7.5
372
30
mA
mA
W
mV/V
注
1. 内部リファレンス・モード、SENSE＝フロート
2. 外部リファレンス・モード、SENSE＝DRVDD、1.23Vの外部リファレンスでVREFを駆動。
3. S5 (ピン1)＝GND。
「アナログ入力」を参照してください。
4. IAVDDとIDRVDDの測定は、10.3MHzのアナログ入力、-0.5dBFs、正弦波、定格ENCODEレートを適用し、LVDS出力モードで実施しています。IDRVDDについては、
「代表的な性能特性」と「アプリケーション」
を参照してください。消費電力は、LVDS出力モード時に定格ENCODEレートでのDC入力で測定。
5. IAVDDとIDRVDDの測定は、10.3MHzのアナログ入力、-0.5dBFs、正弦波、定格ENCODEレートを適用し、CMOS出力モードで実施しています。IDRVDDについては、
「代表的な性能特性」と「アプリケーション」
を参照してください。消費電力は、CMOS出力モード時に定格ENCODEレートでのDC入力で測定。
仕様は予告なく変更されることがあります。
2
REV.0
AD9430
MIN＝-40℃、TMAX＝+85℃、fIN＝-0.5dBFS、
AC仕様1（特に指定のない限り、AVDD＝3.3V、DRVDD＝3.3V；T
内部リファレンス、LVDS出力モード）
パラメータ(条件)
SNR
アナログ入力＠-0.5dBFS
SINAD
アナログ入力＠-0.5dBFS
AD9430BSV-170
Min
Typ
Max
温度
試験レベル
単位
10 MHz
70 MHz
100 MHz
240 MHz
25 ℃
25 ℃
25 ℃
25 ℃
I
I
V
V
63
62.5
65
65
65
61
dB
dB
dB
dB
10 MHz
70 MHz
100 MHz
240 MHz
25 ℃
25 ℃
25 ℃
25 ℃
I
I
V
V
62.5
62
65
65
65
60
dB
dB
dB
dB
10 MHz
70 MHz
100 MHz
240 MHz
25 ℃
25 ℃
25 ℃
25 ℃
I
I
V
V
10.2
10.2
10.6
10.6
10.6
9.8
ビット
ビット
ビット
ビット
10 MHz
70 MHz
100 MHz
240 MHz
25 ℃
25 ℃
25 ℃
25 ℃
I
I
V
V
–85
–80
–77
–63
–73
–72
dBc
dBc
dBc
dBc
10 MHz
70 MHz
100 MHz
240 MHz
25 ℃
25 ℃
25 ℃
25 ℃
I
I
V
V
–87
–87
–77
–63
–76
–75
dBc
dBc
dBc
dBc
有効ビット数(ENOB)
最悪高調波(2次または3次)
アナログ入力＠-0.5dBFS
最悪高調波(4次以上)
アナログ入力＠-0.5dBFS
2トーンIMD2
F1, F2 @ –7dBFS
25 ℃
V
–75
dBc
アナログ入力帯域幅
25 ℃
V
700
MHz
注
1. AC仕様はすべて、CLK+とCLK-の各入力を差動で駆動してテスト。
2. F1＝28.3MHz、F2＝29.3MHz
仕様は予告なく変更されることがあります。
REV.0
3
AD9430
デジタル仕様（特に指定のない限り、AVDD＝3.3V、DRVDD＝3.3V；TMIN＝-40℃、TMAX＝+85℃）
AD9430BSV-170
Typ
Max
パラメータ
温度
試験レベル
Min
ENCODEおよびDS入力
(CLK+、CLK-、DS+、DS-)1
差動入力電圧2
コモン・モード電圧3
入力抵抗値
入力容量
全範囲
全範囲
全範囲
25 ℃ IV
VI
VI
V
0.2
1.375
3.2
ロジック入力(S1、S2、S4、S5)
ロジック"1"電圧
ロジック"0"電圧
ロジック"1"入力電流
ロジック"0"入力電流
入力抵抗値
入力容量
全範囲
全範囲
全範囲
全範囲
25 ℃ 25 ℃ IV
IV
VI
VI
V
V
2.0
ロジック出力(CMOSモード)
ロジック"1"電圧4
ロジック"0"電圧4
全範囲
全範囲
IV
IV
DRVDD – 0.05
全範囲
全範囲
VI
VI
247
1.125
ロジック出力(LVDSモード)4、5
VOD差動出力電圧
VOS出力オフセット電圧
出力コーディング
1.5
5.5
4
1.575
6.5
0.8
190
10
30
4
単位
V
V
kΩ
pF
V
V
μA
μA
kΩ
pF
0.05
V
V
454
1.375
mV
V
2の補数またはバイナリ
注
1. ENCODEとDS入力は、チップ上では同一です。
「等価回路」を参照してください。
2. AC仕様はすべて、CLK+とCLK-の各入力を差動で駆動してテストし、
｜(CLK+) - (CLK-)｜> 200mVです。
3. ENCODE入力のコモン・モード電圧は0.9V < ENC± < 2.6Vとなるように、外部から設定できます。
4. デジタル出力ロジック・レベル：DRVDD＝3.3V、CLOAD＝5pF
5. LVDS終端抵抗＝100Ω、LVDS出力電流設定抵抗＝3.74kΩ(1%の許容誤差)
仕様は予告なく変更されることがあります。
スイッチング仕様（特に指定のない限り、AVDD＝3.3V、DRVDD＝3.3V、TMIN＝-40℃、TMAX＝+85℃）
AD9430BSV-170
Min
Typ
Max
パラメータ(条件)
温度
試験レベル
最大変換レート1
最小変換レート1
CLK+パルス幅ハイ時間(tEH)1
CLK+パルス幅ロー時間(tEL)1
DS入力セットアップ時間(tSDS)2
DS入力ホールド時間(tHDS)2
全範囲
全範囲
全範囲
全範囲
全範囲
全範囲
VI
V
IV
IV
IV
IV
出力(DEMUXモード)
有効時間(tv)
伝播遅延(tPD)
立ち上がり時間(tR) (20∼80%)
立ち下がり時間(tF) (20∼80%)
DCO伝播遅延(tCPD)
データからDCO間のタイム・スキュー(tPD - tCPD)
インターリーブ・モード(A、Bレイテンシー)
パラレル・モード(A、Bレイテンシー)
全範囲
全範囲
25 ℃ 25 ℃ 全範囲
全範囲
全範囲
全範囲
IV
IV
V
V
IV
IV
IV
IV
2
出力(LVDSモード)
有効時間(tv)
伝播遅延(tPD)
立ち上がり時間(tR) (20∼80%)
立ち下がり時間(tF) (20∼80%)
DCO伝播遅延(tCPD)
データからDCO間のタイム・スキュー(tPD - tCPD)
パイプライン・レイテンシー
全範囲
全範囲
25 ℃ 25 ℃ 全範囲
全範囲
全範囲
VI
VI
V
V
VI
IV
IV
2.0
アパーチャ遅延(tA)
25 ℃ V
1.2
ns
アパーチャ不確実性(ジッタ、tJ)
25 ℃ V
0.25
ps rms
170
40
12.5
12.5
2
2
–0.5
1.75
–0.5
1.8
0.2
3.8
1
1
3.8
0
14, 14
15, 14
3.2
0.5
0.5
2.7
0.5
14
5
5
+0.5
4.3
3.8
0.8
単位
MSPS
MSPS
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
サイクル
サイクル
ns
ns
ns
ns
ns
ns
サイクル
注
1. AC仕様はすべて、CLK+とCLK-の各入力を差動で駆動してテスト。
2. CMOSモードのみDS入力を使用。
仕様は予告なく変更されることがあります。
4
REV.0
AD9430
N–1
N
N+1
AIN
tEL
tEH
1/f S
CLK+
CLK−
tPD
N+1
N
N-13
N-14
データ出力
14サイクル
DCO+
DCO−
tCPD
図1
LVDSのタイミング図
CLK+
CLK−
DS+
DS−
tHDS
インターリーブ・データ出力
ポートA
D7−D0
スタティック
ポートB
D7−D0
スタティック
tSDS
tPD
14サイクル
無効
tV
N
N+2
無効
無効
N+1
N+3
パラレル・データ出力
ポートA
D7−D0
スタティック
無効
無効
N
N+2
ポートB
D7−D0
スタティック
無効
無効
N+1
N+3
tCPD
DCO+
スタティック
DCO−
図2
REV.0
CMOSのタイミング図
5
AD9430
絶対最大定格1
AVDD、DRVDD ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4V
アナログ入力 ‥‥‥‥‥‥‥‥‥‥−0.5V∼AVDD + 0.5V
デジタル入力 ‥‥‥‥‥‥‥‥‥‥−0.5V∼DRVDD + 0.5V
REFIN入力 ‥‥‥‥‥‥‥‥‥‥‥−0.5V∼AVDD + 0.5V
デジタル出力電流 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥20mA
動作温度範囲 ‥‥‥‥‥‥‥‥‥‥‥‥‥−55℃∼+125℃
保管温度範囲 ‥‥‥‥‥‥‥‥‥‥‥‥‥−65℃∼+150℃
最大接合部温度 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥+150℃
最大ケース温度 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥+150℃
θJA2 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥+25℃/W、+32℃/W
テスト・レベルの説明
テスト・レベル
I. 100%の製品テストを実施。
II. 25℃での100%の製品テスト、および指定温度でのサン
プルテストを実施。
III. サンプルテストのみ。
IV. パラメータは、設計および特性試験によって保証。
V. パラメータは、typ値のみ。
VI. 25℃での100%の製品テストを実施。工業温度範囲のデ
バイスについては設計および特性試験によってパラメー
タを保証、軍用デバイスについては100%の製品試験を
限界温度で実施。
注意
1 上記の絶対最大定格を超えるストレスを加えると、デバイスに永久的な損傷を与えることがあ
ります。この定格はストレス定格の規定のみを目的とするものであり、この仕様の動作セクシ
ョンに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長期間
絶対最大定格条件に置くと、デバイスの信頼度に影響を与えることがあります。
2 代表値θJA＝32℃/W（熱スラグ、ハンダ付けなし）、θJA＝25℃/W（熱スラグ、ハンダ付け）は、
固定グラウンドプレーンで自然空冷の複層ボードの仕様です。
オーダー・ガイド
モデル
温度範囲
パッケージ・オプション
AD9430BSV-170
AD9430/PCB-LVDS
AD9430/PCB-CMOS
−40℃∼+85℃
25℃
25℃
TQFP-100
評価ボード(LVDSモード)
評価ボード(CMOSモード)
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、
検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル
ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪
失を回避するために、適切なESD予防措置をとるようお奨めします。
6
WARNING!
ESD SENSITIVE DEVICE
REV.0
AD9430
ピン機能説明(CMOSモード)
ピン番号
ピン名称
機能
1
S5
2, 7, 42, 43, 65, 66, 68
3
4, 9, 12, 13, 16, 17, 20, 23, 25, 26, 30, 31,
35, 38, 41, 86, 87, 91, 92, 93, 96, 97, 100
5
DNC
S4
AGND
フルスケール調整ピン。AVDDに接続するとfs＝0.768Vp-pの差動電圧が
設定され、GNDに接続するとfs＝1.536Vp-pの差動電圧が設定されます。
接続しないでください。
インターリーブ、パラレル選択。ハイ＝インターリーブ。
アナログ・グラウンド
6
S1
8, 14, 15, 18, 19, 24, 27, 28, 29, 34, 39, 40,
88, 89, 90, 94, 95, 98, 99
10
11
21
22
32
AVDD
SENSE
VREF
VIN+
VIN–
DS+
33
36
37
44
45
46
47, 54, 62, 75, 83
48, 53, 61, 67, 74, 82
49
50
51
52
55
56
57
58
59
60
63
64
69
70
71
72
73
76
77
78
79
80
81
84
85
DS–
CLK+
CLK–
DB0
DB1
DB2
DRVDD
DRGND
DB3
DB4
DB5
DB6
DB7
DB8
DB9
DB10
DB11
OR_B
DCO–
DCO+
DA0
DA1
DA2
DA3
DA4
DA5
DA6
DA7
DA8
DA9
DA10
DA11
OR_A
出力モード選択。ロー＝デュアル・ポートCMOS、
ハイ＝LVDS。
データ・フォーマット選択。ロー＝バイナリ、
ハイ＝ 2の補数。
3.3Vアナログ電源
S2
リファレンス・モード選択ピン
1.235VリファレンスI/O：機能はSENSEに依存。
アナログ入力：正
アナログ入力 ：負
データ同期(入力) ：正。使用しない場合はローに設定します。
「タイミング図」を参照。
データ同期(入力) ：負。使用しない場合はハイに設定します。
クロック入力 ：正
クロック入力：負
Bポート出力データ・ビット(LSB)
Bポート出力データ・ビット
Bポート出力データ・ビット
3.3Vデジタル出力電源(3.0∼3.6V)
デジタル出力グラウンド
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット
Bポート出力データ・ビット(MSB)
Bポート・オーバレンジ
データ・クロック出力：負
データ・クロック出力：正
Aポート出力データ・ビット(LSB)
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット
Aポート出力データ・ビット(MSB)
Aポート・オーバレンジ
注
AGNDおよびDRGNDはコモン・グラウンド・プレーンに接続してください。
REV.0
7
AD9430
ピン機能説明(LVDSモード)
ピン番号
ピン名称
機能
1
S5
2, 42–46
3
DNC
S4
4, 9, 12, 13, 16, 17, 20, 23, 25, 26, 30, 31,
35, 38, 41, 86, 87, 91, 92, 93, 96, 97, 100
5
AGND
フルスケール調整ピン。AVDDに接続するとfs＝0.768Vp-pの差動電圧が
設定され、GNDに接続するとfs＝1.536Vp-pの差動電圧が設定されます。
接続しないでください。
CMOSモード用の制御ピン。LVDSモードの動作時は、
ローに設定します。
アナログ・グラウンド
S2
6
S1
7
LVDSBIAS
8, 14, 15, 18, 19, 24, 27, 28, 29, 33, 34, 39,
40, 88, 89, 90, 94, 95, 98, 99
10
11
21
22
32
36
37
47, 54, 62, 75, 83
48, 53, 61, 67, 74, 82
49
50
51
52
55
56
57
58
59
60
63
64
65
66
68
69
70
71
72
73
76
77
78
79
80
81
84
85
AVDD
出力モード選択。GND＝デュアル・ポートCMOS、
AVDD＝LVDS。
データ・フォーマット選択。GND＝バイナリ、
AVDD＝2の補数。
LVDS出力電流設定ピン。3.7kΩの抵抗をグラウンドに
終端接続します。
3.3Vアナログ電源
SENSE
VREF
VIN+
VIN–
GND
CLK+
CLK–
DRVDD
DRGND
D0–
D0+
D1–
D1+
D2–
D2+
D3–
D3+
D4–
D4+
DCO–
DCO+
D5–
D5+
D6–
D6+
D7–
D7+
D8–
D8+
D9–
D9+
D10–
D10+
D11–
D11+
OR–
OR+
リファレンス制御ピン、フルスケール
1.235VリファレンスI/O：機能はSENSEに依存。
アナログ入力：正
アナログ入力：負
データ同期(入力)：LVDSモードでは使用しません。GNDに接続します。
クロック入力：正(LVPECLレベル)
クロック入力：負(LVPECLレベル)
3.3Vデジタル出力電源(3.0∼3.6V)
デジタル出力グラウンド
D0負出力ビット(LSB)
D0正の出力ビット(LSB)
D1負出力ビット
D1正の出力ビット
D2負出力ビット
D2正の出力ビット
D3負出力ビット
D3正の出力ビット
D4負出力ビット
D4正の出力ビット
データ・クロック出力：負
データ・クロック出力：正
D5負出力ビット
D5正の出力ビット
D6負出力ビット
D6正の出力ビット
D7負出力ビット
D7正の出力ビット
D8負出力ビット
D8正の出力ビット
D9負出力ビット
D9正の出力ビット
D10負出力ビット
D10正の出力ビット
D11負出力ビット
D11正の出力ビット
オーバレンジ負出力ビット
オーバレンジ正の出力ビット
8
REV.0
AD9430
76 DA5
78 DA7
77 DA6
79 DA8
81 DA10
80 DA9
82 DRGND
83 DRVDD
84 DA11
86 AGND
85 OR_A
87 AGND
88 AVDD
89 AVDD
91 AGND
90 AVDD
92 AGND
93 AGND
94 AVDD
96 AGND
95 AVDD
97 AGND
99 AVDD
98 AVDD
100 AGND
ピン配置
S5
1
75 DRVDD
DNC
2
74 DRGND
S4
3
AGND
4
73 DA4
72 DA3
S2
5
S1
6
71 DA2
70 DA1
DNC
7
69 DA0
AVDD
8
AGND
9
68 DNC
67 DRGND
66 DNC
65 DNC
SENSE 10
VREF 11
AD9430
AGND 12
64 DCO+
CMOSピン配置
上面図
（縮尺は異なります）
AGND 13
AVDD 14
63 DCO62 DRVDD
AVDD 15
61 DRGND
60 OR_B
AGND 16
59 DB11
AGND 17
AVDD 18
58 DB10
57 DB9
AVDD 19
VIN+ 21
56 DB8
55 DB7
VIN-
AGND 20
DB3 49
DB4 50
DRGND 48
DB2 46
DRVDD 47
DB0 44
DB1 45
DNC 42
DNC 43
AVDD 40
AGND 41
AGND 38
AVDD 39
CLK+ 36
CLK- 37
AVDD 34
AGND 35
DS-
33
51 DB5
AGND 31
DS+ 32
AGND 25
AGND 30
53 DRGND
52 DB6
AVDD 28
AVDD 29
54 DRVDD
AGND 26
AVDD 27
22
AGND 23
AVDD 24
76 D9-
78 D1077 D9+
79 D10+
80 D11-
81 D11+
82 DRGND
84 OR83 DRVDD
86 AGND
85 OR+
87 AGND
89 AVDD
88 AVDD
91 AGND
90 AVDD
92 AGND
94 AVDD
93 AGND
96 AGND
95 AVDD
97 AGND
99 AVDD
98 AVDD
100 AGND
AD9430 CMOSデュアルモード・ピン配置
S5
1
75 DRVDD
DNC
2
74 DRGND
S4
3
AGND
4
73 D8+
72 D8-
S2
5
S1
6
71 D7+
70 D7-
LVDSBIAS
7
69 D6+
AVDD
8
AGND
9
68 D667 DRGND
66 D5+
65 D5-
SENSE 10
VREF 11
AD9430
AGND 12
64 DCO+
LVDSピン配置
上面図
（縮尺は異なります）
AGND 13
AVDD 14
63 DCO62 DRVDD
AGND 16
61 DRGND
60 D4+
AGND 17
59 D4-
AVDD 18
AVDD 19
58 D3+
57 D3-
AGND 20
56 D2+
55 D2-
AVDD 15
VIN+ 21
AD9430 LVDSモード・ピン配置
REV.0
9
D0- 49
D0+ 50
DRGND 48
DRVDD 47
DNC 46
DNC 44
DNC 45
DNC 42
DNC 43
AGND 41
AVDD 40
AVDD 39
AGND 38
37
CLK-
CLK+ 36
AVDD 34
AGND 35
AGND 26
GND 32
AVDD 33
51 D1AGND 31
AGND 25
AGND 30
53 DRGND
52 D1+
AVDD 28
AVDD 29
54 DRVDD
VIN-
AVDD 27
22
AGND 23
AVDD 24
AD9430
単位で表します。
用語の定義
アナログ帯域幅
基本周波数のスペクトル・パワー(FFT解析によって測定)が3dB減
衰するアナログ入力周波数です。
3次高調波歪み
基本波のrms信号振幅と3次高調波成分のrms値との比で、
dBcの
単位で表します。
アパーチャ遅延
ENCODEコマンドの立ち上がりエッジの50%ポイントからアナログ入
力がサンプリングされる瞬間までの遅延時間です。
積分非直線性
最小自乗曲線近似で求めた「最良直線」を利用して測定された、
基準線から伝達関数の偏差を1 LSBの分数で表したものです。
アパーチャ不確実性(ジッタ)
アパーチャ遅延のサンプル間変動分です。
最小変換レート
最も低いアナログ信号周波数のSNRが保証制限値よりも3dBだけ
降下するときのENCODEレートです。
クロストーク
隣接する干渉チャンネルがフルスケール信号によって駆動されると
きに、
低レベル(-40dBFS)の信号によって駆動されている1つのチャ
ンネルに混入する結合です。
最大変換レート
パラメータ・テストを実施するENCODEレートです。
出力伝播遅延
ENCODEコマンドの差動交差から、
すべての出力データ・ビットが有
効なロジック・レベル範囲内に入るまでの遅延時間です。
差動アナログ入力抵抗値、差動アナログ入力容量、および
差動アナログ入力インピーダンス
各アナログ入力ポートで測定される実数および複素数のインピーダ
ンスです。抵抗値は静的に測定され、
容量と差動入力インピーダン
スはネットワーク・アナライザで測定されます。
ノイズ(ADC内部の任意の範囲に対する)
V NOISE = Z × 0 . 001 ×
⋅ 10
差動アナログ入力電圧範囲
フルスケール応答を発生させるためにコンバータに印加しなければ
ならないピーク・ツー・ピークの差動電圧です。
ピーク差動電圧の計
算は、
ある1本のピンの電圧を観測し、
位相が180度異なる別のピン
の電圧からこの電圧値を減算する方法によって実施します。
ピー
ク・ツー・ピーク差動電圧の計算は、
入力の位相を180度回転したう
えで、
再びピーク測定して実施します。その後、
両方のピーク測定値
の差を計算します。
Zは入力インピーダンス、FSは当該周波数に対するデバイスのフル
スケール、SNRは特定の入力レベルに対する値、SignalはdB単位
で表されるフルスケールよりも低いADC内部の信号レベルです。数
値には、
熱的ノイズと量子化ノイズの両方が含まれます。
電源変動除去比
入力オフセット電圧の変動と電源電圧の変動との比です。
微分非直線性
理想的な1 LSBステップから任意のコード幅が外れる偏差です。
信号対ノイズおよび歪み比(SINAD)
rms信号振幅(フルスケールより1dB低く設定)と、
高調波を含み、
DC
成分を除く他のすべてのスペクトル成分の和のrms値との比です。
有効ビット数
有効ビット数(ENOB)は、
次式を利用してSNRの測定値から計算し
ます。
ENOB =
信号対ノイズ比(高調波成分を除く)
rms信号振幅(フルスケールより1dB低く設定)と、
最初の5つの高調
波とDC成分を除く他のすべてのスペクトル成分の和のrms値との
比です。
SNR MEASURED – 1.7 6 dB
6 .0 2
ENCODEパルス幅／デューティ・サイクル
パルス幅「ハイ」は、
定格性能を達成するためにENCODEパルス
をロジック1の状態に維持しておく必要のある最小時間です。パル
ス幅「ロー」は、ENCODEパルスをローの状態に維持しておく必
要のある最小時間です。本書の「tENCHの変更に伴うタイミングの関
係」
を参照してください。指定のクロック・レート時に、
これらの仕様は
許容可能なENCODEデューティ
・サイクルを規定します。
スプリアスフリー・ダイナミックレンジ(SFDR)
rms信号振幅と最も高いスプリアス・スペクトル成分のrms値との比
です。最も高いスプリアス成分は高調波である場合もあれば、
高調
波でない場合もあります。dBc (すなわち、
信号レベルの低下に応じ
た劣化)、
またはdBFS (常にコンバータのフルスケールに戻して関連
付け)の単位で表します。
2トーン波相互変調歪み除去
2つの入力信号のいずれか一方のトーンのrms値と最悪の3次相互
変調歪み積のrms値との比であり、
dBcの単位で表します。
フルスケール入力パワー
dBmの単位で表します。次式を利用して、
計算します。
Power
FULLSCALE
= 10 log
V 2 FULLSCALE
Z INPUT
0 . 001
FS dBm – SNR dBc – Signal dBFS
10
RMS
2トーン波SFDR
2つの入力信号のいずれか一方のトーンのrms値と最も高いスプリ
アス成分のrms値との比です。最も高いスプリアス成分はIMD積で
ある場合もあれば、
IMD積でない場合もあります。dBc (すなわち、
信
号レベルの低下に応じた劣化)、
またはdBFS (常にコンバータのフル
スケールに戻して関連付け)の単位で表します。
ゲイン誤差
ゲイン誤差は、
ADCの理想的なフルスケール入力電圧範囲と測定
値との差です。
2次高調波歪み
基本波のrms信号振幅と2次高調波成分のrms値との比で、
dBcの
10
REV.0
AD9430
その他の最悪スプリアス
rms信号振幅と最悪のスプリアス成分(2次および3次高調波
成分を除く)のrms値との比であり、dBcの単位で表します。
フルスケール
K
S5 = 0 —> K = 1.24
S5 = 1 —> K = 0.62
過渡応答時間
過渡応答時間は、負のフルスケールより10%高いポイント
から正のフルスケールより10%低いポイントへの過渡が発
生した後で、ADCがアナログ入力を再び収集するまでの所
要時間として定義します。
0.1μF
VREF
– +
A1
1V
200Ω
1kΩ
ディスエーブル
A1
アウト・オブ・レンジ復帰時間
アウト・オブ・レンジ復帰時間は、正のフルスケールより
10%高いポイントから負のフルスケールより10%高いポイン
トへの過渡、または負のフルスケールより10%低いポイン
トから正のフルスケールより10%低いポイントへの過渡が
発生した後で、ADCがアナログ入力を再び収集するまでの
所要時間です。
SENSE
VDD
図6
VREF、SENSE I/O
DRVDD
DX
は
等価回路
AVDD
図7
12kΩ
DRVDD
12kΩ
CLK+
または
DS+
CLK–
または
DS–
150Ω
150Ω
V
V
DX–
DX+
V
V
10kΩ
10kΩ
図3
ENCODEおよびDS入力
図8
AVDD
3.5kΩ
3.5kΩ
20kΩ
20kΩ
VIN–
VIN+
図4
アナログ入力
VDD
S1, S2,
S4, S5
30kΩ
図5
REV.0
データ出力(CMOSモード)
S1-S5入力
11
データ出力(LVDSモード)
AD9430−代表的な性能特性
0
0
SNR = 65.2dB
SINAD = 65.1dB
H2 = –88.8dBc
H3 = –88.1dBc
SFDR = 87dBc
–10
–20
–30
–20
–30
dB
–40
dB
SNR = 62.99dBfs
SINAD = 61.45dBfs
H2 = –66.8dBc
H3 = –82.5dBc
SFDR = 66.1dBc
–10
–40
–50
–50
–60
–60
–70
–70
–80
–80
–90
–90
–100
–100
0
TPC 1
10
20
30
40
MHz
50
60
70
80 85
0
FFT: fS＝170MSPS、AIN＝10.3MHz＠-0.5dBFS、
LVDSモード
TPC 4
0
20
30
40
MHz
50
60
70
80 85
FFT: fS＝170MSPS、AIN＝10.3MHz＠-0.5dBFS、
シングルエンド入力、0.76Vの入力範囲、LVDSモード
100
SNR = 65.1dB
SINAD = 64.9dB
FUND = –0.50dBFS
H2 = –88.6dBc
H3 = –94.6dBc
SFDR = 85.9dBc
–10
–20
–30
3次
90
80
SFDR
dB
–40
dB
10
–50
2次
70
–60
60
–70
–80
50
–90
40
–100
0
TPC 2
10
20
30
40
MHz
50
60
70
80 85
0
FFT: fS＝170MSPS、AIN＝65MHz＠-0.5dBFS、
LVDSモード
TPC 5
100
150
200
250
AIN – MHz
300
350
400
高調波歪み(2次と3次)およびSFDR対AIN周波数、
fS＝170MSPS、LVDSモード
100
0
SNR = 64.93dB
SINAD = 64.85dB
FUND = –0.44dBFS
H2 = –92.1dBc
H3 = –90.1dBc
SFDR = 75.6dBc
–10
–20
–30
90
3次
2次
80
–40
SFDR
dB
dB
50
–50
70
–60
60
–70
–80
50
–90
–100
0
TPC 3
10
20
30
40
50
MHz
60
70
40
80 85
0
FFT: fS＝170MSPS、AIN＝65MHz＠-0.5dBFS、
差動、1.5Vp-pの入力範囲、CMOSモード
TPC 6
12
50
100
150
200
250
AIN – MHz
300
350
400
高調波歪み(2次と3次)およびSFDR対AIN周波数、
fS＝170MSPS、CMOSモード
REV.0
AD9430
85
0
SFDR = 75dBc
–10
80
SFDR
–20
75
–30
70
dB
dB
–40
–50
SNR
65
–60
SINAD
–70
60
–80
55
–90
–100
0
TPC 7
10
20
30
40
50
MHz
60
70
50
80 85
10
TPC 10
2トーン波相互変調歪み(28.3MHzおよび29.3MHz、
LVDSモード、fS＝170MSPS)
20
30
40
50
60
70
正のENCODEデューティ・サイクル - %
90
SINADおよびSFDR対ENCODEパルス幅ハイ
(AIN＝10.3MHz＠-0.5dBFS、170MSPS、LVDSモード)
1.2
RO = 13Ω TYP
85
1.0
SFDR
VREF – V
80
dB
75
70
65
0.8
0.6
0.4
SINAD
60
0.2
55
0
50
0
50
100
150
200
0
250
1
2
3
MHz
TPC 8
80
100
20
TPC 9
REV.0
ゲイン誤差 − %
40
150
0
100
VREFOUT対ILOAD
160
180
ENCODE – MSPS
200
.5
外部リファレンス
使用時のゲイン誤差(%)
0
–.5
–1.5
10
140
8
–1.0
出力電源電流、
CMOSモード
120
7
1.0
IDRVDD (出力電源電流) - mA
アナログ電源電流、
LVDSモード
50
6
1.5
60
出力電源電流、
LVDSモード
5
2.0
アナログ電源電流、
CMOSモード
300
IAVD D (アナログ電源電流) -mA
TPC 11
SINADおよびSFDR対ENCODEレート
(AIN＝10.3MHz＠-0.5dBFS、LVDSモード)
250
4
IREF – mA
400
200
90
1.4
95
350
80
–2.0
–50
220
TPC 12
IAVDDおよびIDRVDD対ENCODEレート
(AIN＝10.3MHz＠-0.5dBFS)、170MSPSグレード、
CLOAD＝5pF
13
–30
–10
10
30
温度 − ℃
50
70
90 95
フルスケール・ゲイン誤差対温度(AIN＝10.3MHz＠
-0.5dBFS、170MSPS、LVDSモード)
AD9430
1.250
1
0.75
1.245
0.25
1.240
LSB
VREF – V
0.5
1.235
0
–0.25
–0.5
1.230
–0.75
1.225
2.5
–1
2.7
2.9
TPC 13
3.1
3.3
AVDD − V
3.5
3.7
0
3.9 4.0
VREF出力電圧対AVDD
TPC 16
95
500
1000
1500
2000
コード
2500
3000
3500
4000
代表的なDNLプロット(AIN＝10.3MHz＠-0.5dBFS、
170MSPS、LVDSモード)
100
3次
90
90
2次
SFDR –dBFS
80
85
SFDR
70
80
dB
dB
60
75
50
40
70
SFDR –dBc
30
SNR
20
SINAD
10
65
60
–50
TPC 14
–30
–10
10
30
温度 - ℃
50
70
80dBの基準線
0
–100
90 95
SNR、SINAD、SFDR対温度(AIN＝10.3MHz＠
-0.5dBFS、170MSPS)
TPC 17
1
–90
–80
–70 –60 –50 –40 –30
アナログ入力レベル-dBFS
–20
–10
0
SFDR対AIN入力レベル、10.3MHz、AIN＠170MSPS、
LVDSモード
0
0.75
–20
NPR = 56.95dB
ENCODE = 170MSPS
ノッチ＠19MHz
0.5
–40
ノイズ入力レベル-dB
LSB
0.25
0
–0.25
–0.5
–60
–80
–100
–120
–0.75
–1
–140
0
TPC 15
500
1000
1500
2000
コード
2500
3000
3500
2.65
4000
代表的なINLプロット(AIN＝10.3MHz＠-0.5dBFS、
170MSPS、LVDSモード)
TPC 18
14
21.25
MHz
42.5
ノイズ・パワーのプロット比
REV.0
AD9430
90
4.5
SFDR
80
TPDF (データ立ち下がり)
70
SNR
TCPD (クロック出力立ち上がり)
4.0
TPDR (データ立ち上がり)
60
SINAD
ns
dB
50
3.5
40
30
3.0
20
10
0
0.000
0.500
1.000
1.500
2.000
2.5
–40
2.500
0
–20
20
TPC 19
40
60
80
100
温度 - ℃
フルスケール範囲−V
SNR、SINAD、SFDR対フルスケール範囲
TPC 21
伝播遅延対温度、CMOSモード
900
4.5
1.4
800
1.3
VDIF – mV
ns
4.0
3.5
TPD
3.0
700
1.2
600
1.1
500
1.0
400
0.9
VOS − V
VOS
VOD
300
0.8
200
0.7
100
0.6
TCPD
2.5
–40
–20
TPC 20
REV.0
0
20
40
温度−℃
60
80
0
0
100
0.5
2
4
6
8
10
12
14
LVDS出力電流設定抵抗の再設定値 -kΩ
伝播遅延対温度、LVDSモード
TPC 22
15
LVDS出力振幅、コモン・モード電圧対RSET、
LVDSBIASに終端接続
AD9430
図9に示すように、MC100LVEL16はENCODE入力の駆動回
路で良好に動作します。この低電圧PECLデバイスでは、
AC結合がオプションになっている点に注意してください。
アプリケーション・ノート
動作理論
AD9430のアーキテクチャは、高速性と使いやすさを実現す
るために最適化されています。アナログ入力は、12ビッ
ト・コアによる量子化の前に信号をサンプリングする内蔵
の高帯域幅トラック・アンド・ホールド回路を駆動します。
使いやすさを考慮して、AD9430にはリファレンス、および
TTL、CMOSまたはLVPECLレベルを受け入れる入力ロジッ
クが内蔵されています。デジタル出力ロジックレベルは、
S2ピンを使用して標準の3V CMOSまたはLVDS (ANSI-644互
換)のユーザ選択が可能です。
0.1μF
AD9430
CLK+
PECL
ゲート
CLK–
0.1μF
510Ω
ENCODE入力
一般的に高速A/Dコンバータは、ユーザーが用意するサンプ
リング・クロックの品質にきわめて敏感です。トラック・
アンド・ホールド回路は本質的にはミキサなので、クロッ
ク上で発生するノイズ、歪み、またはタイミング・ジッタ
がすべて、A/D出力で必要な信号と結合してしまいます。こ
のため、AD9430のENCODE入力の設計には細心の注意が払
われており、ユーザーに対しても同様にクロック・ソース
に十分な配慮を行うことが推奨されます。
AD9430には、クロックのデューティ・サイクルをENCODE
の立ち上がりエッジ(差動による駆動の場合はENCODEの立
ち下がりエッジ)にロックし、内部でタイミングを最適化す
る安定化回路が内蔵されています。そのため、性能を劣化
させることなく入力でのデューティ・サイクルを幅広い範
囲に設定することが可能です。それでも、入力の立ち上が
りエッジで発生するジッタは依然として最も留意すべき要
素であり、ジッタが内部安定化回路によって低減されるこ
とはありません。この回路は常にオンに維持され、ディス
エーブルにすることはできません。
ENCLOCK入力は内部で1.5V (nominal)にバイアスされ、差
動またはシングルエンドの信号をサポートします。最良の
ダイナミック性能を確保するには、差動信号を推奨します。
図9
510Ω
LVEL16によるENCODE入力の駆動
アナログ入力
AD9430のアナログ入力は、差動バッファ入力です。最良の
ダイナミック性能を得るには、VIN+とVIN-のインピーダン
スのマッチングが必要です。アナログ入力は優れた広帯域
性能が得られるように最適化されており、各入力を差動で
駆動することが必要です。アナログ入力をシングルエンド
信号で駆動すると、SNRおよびSINAD性能が大幅に劣化し
ます。シングルエンド／差動変換が必要なアプリケーショ
ンでは、Minicircuits社のADT1-1WTなどの広帯域トランス
を利用すると、最適な差動アナログ入力を供給できます。
両方のアナログ入力は、チップ内蔵の抵抗分圧器によって
2.8V（nominal）に自己バイアスされます(「等価回路」を参
照)。
AD9430のアナログ入力回路部の設計においては、入力のオ
ーバドライブ時でのデータの損害や消失を防止するために、
細心の注意が払われています。入力範囲は1.5VDIFFp-p（nominal）です。差動入力範囲は768mVp-p×2（nominal）です。
表 I 出力選択コーディング
S1
(データ・フォーマット選択)
S2
S4
(LVDS/CMOSモード選択)1 (I/P選択)
S5
(フルスケール選択)2
モード
1
0
X
X
X
X
X
X
X
0
0
1
X
X
X
X
X
X
X
1
0
2の補数
オフセット・バイナリ
デュアルモードCMOSインターリーブ
デュアルモードCMOSパラレル
LVDSモード
フルスケール＝ 0.768V
フルスケール＝ 1.536V
X
X
1
0
X
X
X
X＝無関係
注
1. S4はCMOSモードのみに使用されます(S2＝0)。S1-S5はすべて、30kΩのプルダウン抵抗を内蔵。
2. S5はフルスケール調整ピンです(「アナログ入力」を参照)。
インターリーブ・モード時には、ポートA上の出力データがポートB上の出力データ変化から1/2出力クロック・サイクル分だけオフセットされます。
インターリーブ・モード
パラレル・モード
16
REV.0
AD9430
クロック出力(DCO、DCO)
ENCODE入力は2分周され(CMOSモード時)、DCOとDCOの各ピ
ンでチップからクロックが出力されます。このクロックはオフチップの
ラッチ動作が可能で、
スキューの小さなクロック動作ソリューションが
提供されます(タイミング図を参照)。スイッチング・
トランジェントの性能
への悪影響を制限するために、
チップ内蔵のクロック・バッファが5pF
を超える容量を駆動してはいけません。出力クロックは、
CMOSモー
ドの選択時(S2＝0)にはCMOSレベルであり、LVDSモードの選択
時(S2＝VDD)にはLVDSレベルである点に注意してください(LVDS
モード時には、
レシーバに100Ωの差動終端抵抗を接続する必要が
あります)。LVDSモード時の出力クロックは、
ENCODEレートでスイッ
チします。
S5 = GND
VIN+
768mV 2.8V
2.8V
VIN–
図10
電圧リファレンス
安定した高精度の1.23V電圧リファレンス(VREF)がAD9430に内
蔵されています。アナログ入力のフルスケール範囲は、VREFの電
圧に直線的に比例します。VREF、SENSE、
およびGROUNDに外
部抵抗ネットワークを追加することにより、
VREF (および入力フルス
ケールも同様)を変更することが可能です(図12を参照)。VREFの
調整範囲が±5%であれば、目立った性能劣化は起こりません。
SENSEピンをVDDに接続する(内部電圧リファレンスをディスエーブ
ルにする)方法によって、
外部リファレンスを使用して、
外付けリファレ
ンス電圧でVREFを駆動できる点にも着目してください。内部および
外部リファレンス・アプリケーションでは、
VREFピンとグラウンドの間に
0.1μFのコンデンサを接続することを推奨します。
差動アナログ入力範囲
S5 = AVDD
VIN+
2.8V
768mV 2.8V
VIN– = 2.8V
図11
シングルエンド・アナログ入力範囲
K
フルスケール
S5 = 0 —> K = 1.24
S5 = 1 —> K = 0.62
デジタル出力
S2ピンを使用して、
チップ上のオフチップ・
ドライバをCMOSまたは
LVDSコンパチブルの出力レベルに設定できます。
C M O Sデジタル出 力 ( S 2＝0 )は、消 費 電 力を低 減するために
TTL/CMOSコンパチブルになっています。出力が個別の電源
(DRVDD)からバイアスされるので、外部ロジックとのインターフェー
スが容易です。出力は、振幅がグラウンド電位からDRVDDまで
(DC負荷のない場合)のCMOSデバイス出力です。出力のパターン
配線を短く維持することで(CLOADのトータル容量が5pFより小さい場
合は1インチ未満)、
ADCが駆動する容量性負荷を最小限に抑える
ことを推奨します。CMOSモードの動作時には、
スイッチング・
トランジ
ェントの性能への悪影響を低減するために、
値の小さな(20Ω)直列
ダンピング抵抗をデータ・ラインに配置することも推奨します。
– +
1V
A1
200Ω
SENSE
1kΩ
A1
ディスエーブル
図12
VDD
電圧リファレンス等価回路の簡略図
NPR試験
ノイズ・パワー比試験とは、信号が一般的に「ノイズと同
様な」周波数スペクトルを含むQAM信号であるケーブル・
システムのリターン経路を特性評価する目的でよく利用さ
れる試験です。AD9430のNPR性能は研究室で特性評価され、
19MHzのアナログ入力時にNPRの実効値が56.9dBであるこ
とが実証されています。この数値は、13.6dBのバックオフ
時における11ビットADCの理論上のNPR最大値である
57.1dBと十分に適合しています。FFTを利用して、ノッチ内
部信号のrmsノイズ・パワーをノッチ外部のrmsノイズ・レ
ベルと比較します。試験に必要なノッチ深さを設定できる
高次の阻止帯域フィルタと同様に、ノッチ内部で十分なサ
ンプル数を保証するうえで十分に長い記録長が試験の要求
条件になります。
LVDS出力
3.4ΩのRSET抵抗をピン7 (LVDSBIAS)とグラウンド間
S2＝VDDとし、
に接続すると、LVDS出力が供給されます。RSET抵抗電流(∼
1.2/RSET)はチップ上で比率設定され、各出力の電流が3.5mA
（nominal、
10×IRSET)に等しい値に設定されます。100Ωの差動終
端抵抗をLVDSレシーバ入力に接続すると、
レシーバ側で350mV
（nominal）
の電圧振幅レベルが得られます。LVDSモード時には、
ノイズの多い環境で優れたスイッチング性能を確保するための
LVDS機能を備えたカスタムASICやFPGAのLVDSレシーバとのイ
ンターフェース動作が可能になります。100Ωの終端抵抗をレシーバ
に可能な限り近接させて実装する、
シングルのポイント
・ツー・ポイント
のネット
・
トポロジーを推奨します。
さらに、
パターン配線長を1、
2インチ
程度に保ち、差動出力のパターン配線を可能な限り等しい長さに
維持することも推奨します。
REV.0
0.1μF
VREF
17
AD9430
AD9430評価ボード
AD9430評価ボードを利用すると、AD9430を容易にテスト
できます。テストにはクロック・ソース、アナログ入力信
号、3.3V電源が必要です。クロック・ソースはボード上で
バッファされ、ADC、ボード実装DAC、ラッチ用のクロッ
ク、およびデータ・レディー信号が供給されます。デジタ
ル出力と出力クロックは、P3とP4の2個の40ピン・コネクタ
から供給されます。ボードはいくつかの異なる動作モード
が可能で、以下の設定で出荷されます。
・オフセット・バイナリ
・内部電圧リファレンス
・CMOSパラレル・タイミング
・フルスケール調整＝ロー
電圧リファレンス
AD9430には、1.23Vの電圧リファレンスが内蔵されています。
E24-E27とE25-E26の各ジャンパをオープンの状態に維持す
ると、AD9430はデフォルトとして内部リファレンスを使用
します。オプションの抵抗R3を実装すると、フルスケール
を大きくすることが可能です。必要な抵抗値はプロセスに応
じて異なるので、そのアプリケーションに合わせて調整する
ことが必要です。同様にR4を実装して、フルスケールを小
さくすることも可能です。この場合も同じように、抵抗値の
調整が必要です。外部リファレンスを使用するときには、
SENSEピンを3.3Vに接続します(E26-E25のジャンパ配線を行
います)。E27-E24のジャンパ配線を行うと、ADCのVREFピ
ンが電源コネクタのEXT_VREFピンに接続されます。
電源コネクタ
電源は、切り離し可能な12ピン電源端子板(4ピン端子板×3
個)経由でボードに供給されます。
データ・フォーマットの選択
データ・フォーマットの選択によって、ADCの出力デー
タ・フォーマットを設定します。DFS (E1-E2)をローに設定
すると、出力フォーマットがオフセット・バイナリになりま
す。DFSをハイ(E1-E3)に設定すると、出力フォーマットは2
の補数になります。
表 II
AVDD3.3V
DRVDD3.3V
VDL3.3V
EXT_VREF*
VCLK/V_XTAL
VAMP
電源コネクタ
ADC用のアナログ電源(∼350mA)
ADC用の出力電源(∼28mA)
サポート・ロジックとDAC用の電源(∼350mA)
オプションの外部リファレンス入力
クロック・バッファ/オプションのXTAL用の電源
オプション・アンプ用の電源
I/P
出力タイミングはE11-E13で設定します。E12-E11でS4をロ
ーに設定し、パラレル出力タイミング・モードになります。
また、E11-E13でS4をハイに設定し、インターリーブ・タイ
ミング・モードになります。
* LVEL16クロック・バッファには、E47ジャンパのAVDDまたはVCLKから電源を供給できます
(AVDD、DRVDD、およびVDLは最低限必要な電源接続です)。
アナログ入力
評価ボードは、グラウンドを中心電位とする1.3Vp-pのアナ
ログ入力信号をSMBコネクタJ4から入力します。この信号は、
R16によって50Ωでグラウンドに終端されます。あるいは、
入力をR13とR14によってトランスT1の二次側に終端するこ
とも可能です。T1は、シングルエンド/差動変換を行う広帯
域のRFトランスであり、ADCを差動で駆動することが可能
なので、偶数次の高調波成分が最小限に抑えられます。オプ
ションとして、2番目のトランスT2を必要に応じてT1の後段
に実装できます。これを利用すると、高いアナログ入力周波
数(＞100MHz)に対して、多少(∼1-2dB)の性能上の利点が確
保されます。T2を実装する場合には、パッドで2本の短絡配
線パターンを切断する必要があります。アナログ信号は、
ADC入力においてR41、C12およびR42、C13によってローパ
ス・フィルタリングされます。
タイミング制御
PCBのタイミング制御部でクロックの反転が可能なので、ラ
ッチ・クロック動作と出力タイミングの柔軟性が得られま
す。バッファ・クロックはすべてXORによってバッファさ
れ、そのクロックに該当するジャンパ位置を移動することで
クロックを反転できます。
データ出力
ADCのデジタル出力は、4個のLVT574によってボード上でラ
ッチされます。ラッチ出力は、2個の40ピン・コネクタのP23
(チャンネルA)のピン11-33、およびP3 (チャンネルB)のピン
11-33から供給されます。ラッチ出力クロック(データ・レデ
ィー)はP23 (チャンネルA)のピン37、およびP3 (チャンネル
B)のピン37から供給されます。必要に応じて、データ・レデ
ィー・クロックをタイミング制御部で反転させることが可能
です。
ゲイン
フルスケールは、E17-E19で設定します。E17-E18でS5をロ
ー、フルスケール＝1.5V差動に設定します。また、E17-E19
でS5をハイ、フルスケール＝0.75V差動に設定します。
Δ: 4.6nS
C1 FREQ
84.65608MHz
ENCODE
ENCODEクロックは、SMBコネクタJ5を通して50Ωでグラウ
ンドに終端されます。入力は高速差動レシーバ(LVEL16)に
AC結合され、レシーバは性能の最適化に必要な低ジッタ、
高速エッジ・レート動作を行います。J5入力は、0.5Vp-pよ
り大きいことが必要です。EL16に供給される電源は、ジャ
ンパE47で設定します。AVDDからバッファに供給される電
源はE47-E45で設定し、VCLK/V_XTALからバッファに供給
される電源はE47-E46で設定します。
1
2
CH1
図13
18
2.00VΩ
CH2
2.00VΩ M 5.00nS
CH2
データ出力およびクロック＠80ピン・コネクタ
REV.0
AD9430
オプションのアンプ
ゲインが要求される低周波数アプリケーション用に広帯域
差動アンプ(AD8350)を実装できるように、トランスT2のフ
ットプリントを変更することが可能です。この場合、動作
のためにピン2を切り離し、開放状態に維持する必要がある
点に注意してください。インピーダンス・マッチングのた
めに、入力トランスT1を4:1に変更することも必要であり、
ADC入力のフィルタリングによって性能が改善されます
(AD8350のデータシートを参照)。SNR/SINAD性能は
61dB/60dBにすることが可能ですが、性能は約30MHzで劣化
し始めます。
DAC出力
ボード上に実装されている2チャンネルDACのAD9753によ
って、各チャンネルが再構成されます。AD9753はデバッグ
支援目的なので、ADCの性能測定に使用してはいけません。
AD9753は、50Ωの終端抵抗を内蔵した電流出力DACです。
図14は、フルスケール・アナログ入力に対するDACの出力
を示します。スコープの設定は、低帯域幅です。
C1 FREQ
10.33592MHz
C1 PK-PK
448mV
配線パターンの切断
1
AD8350
CH1
M 25.0nS CH1
2.00mVΩ
図14
248mV
1
DAC出力
ENCODE用XTAL
オプションのXTAL発振器をボード上に実装してPCBのクロ
ック・ソースとして使用できます。XTALの電源は、電源コ
ネクタのVCLK/VXTALピンから供給されます。発振器を使用
する場合は、最良の結果を得るために終端が正しく行われて
いることを確認してください。ボードのテストは、Valpey
Fisher VF561およびVectron JN00158-163.84で行われています。
VF561を用いたテストの結果を下の図に示します。
配線パターンの
切断
図16
トラブルシューティング
ボードが正しく動作していないと考えられる場合には、以
下のチェックを行ってください。
・ICの各ピンが通電状態であることを確認します。
・すべてのジャンパが所望の動作モードに対応した正しい
位置に配線されていることをチェックします。
・VREFが1.23Vであることを確認します。
・ENCODEクロックとアナログ入力を低速(10MSPS/1MHz)
で実行してみて、574、DAC、ADCの出力を交互にトグル
しながらモニタします。
0
ENCODE 163.84MHz
ANALOG 65.02MHz
SNR 63.93dB
SINAD 63.87dB
FUND –0.45dBFS
2ND –85.62dBc
3RD –91.31dBc
4TH –90.54dBc
5TH –90.56dBc
6TH –91.12dBc
THD –82.21dBc
SFDR 83.93dBc
SAMPLES 8k
NOISEFLR –100.44dBFS
WORSTSP –83.93dBc
–10
–20
–30
dB
–40
–50
–60
–70
AD9430 PCB上でのAD8350の使用
AD9430評価ボードは、アナログ・デバイセズ社のお客様用
の設計例として提供されます。弊社では、特定の目的に対
する商業可能性または適合性に関して、明示、法定、もし
くは暗示を問わず、保証を行うことは一切ありません。
–80
–90
–100
0
図15
20
40
MHz
80
60
FFT-クロック・ソースとしてVF561XTALを使用
3.3V
+
信号発生器
REFIN
バンドパス・
フィルタ
3.3V
–
AVDD GND
アナログ
J4
+
3.3V
–
DRVDD GND
+
VDL GND
AD9430評価ボード
10MHz
REFOUT
信号発生器
クロック
J5
図17
REV.0
評価ボードの接続
19
–
データの
取り込みと処理
AD9430
表III 評価ボードの部品表
番号
数量
1
47
2
3
4
5
6
7
1
2
1
1
7
9
参照記号
デバイス
パッケージ
値
備考
C1, C3–C11, C15–C17,
C19–C29, C31–C48, C58–C62
C2
C12, C13
C14
C18
C30, C49, C63–C67
E3–E1–E2
E19–E17–E18
E13–E11–E12
E26–E25–E27–E24
E46–E47–E45
E35–E33–E34
E32–E30–E31
E29–E23–E28
E22–E16–E21
J1, J2, J3, J4, J5, J6
P3, P23
P 4, P21, P22
コンデンサ
0603
0.1μ F
コンデンサ
コンデンサ
コンデンサ
コンデンサ
コンデンサ
3ピン・ヘッダ/ジャンパ
3ピン・ヘッダ/ジャンパ
3ピン・ヘッダ/ジャンパ
4ピン・ヘッダ
3ピン・ヘッダ/ジャンパ
3ピン・ヘッダ/ジャンパ
3ピン・ヘッダ/ジャンパ
3ピン・ヘッダ/ジャンパ
3ピン・ヘッダ/ジャンパ
SMB
40ピン・ヘッダ
4ピン電源コネクタ
0603
0603
0603
0603
CAPL
10 pF
20 pF
0.01μF
1μF
10 μF
C43, C47
未実装
未実装
未実装
抵抗
8
9
10
6
2
3
11
10
12
13
3
14
14
15
16
17
18
5
4
1
1
7
19
20
4
8
21
2
R1, R5, R13, R14, R16,
R25, R27, R28, R41, R42
R2, R3, R4
R6–R8, R10, R15, R21–R24,
R33–R36, R38
R9, R11, R12, R30, R37
R17, R18, R19, R20
R26
R29
R31, R32, R39, R40, R43,
R44, R45
RZ1, RZ2, RZ3, RZ4
RZ5, RZ6, RZ7, RZ8,
RZ9, RZ10, RZ11, RZ12
T 1, T2
22
23
24
25
26
1
1
1
4
1
U1
U2
U3
U 4, U5, U6, U7
U9
SMB
J2は未実装
Z5.531.3425.0
Wieland
0603
25.602.5453.0
50Ω
抵抗
抵抗
0603
0603
3.9 kΩ
100 Ω
Wieland
R1, R13, R14は
未実装
R3、R4は未実装
R15, R21–R24は
未実装
抵抗
抵抗
抵抗
抵抗
抵抗
0603
0603
0603
0603
0603
0Ω
510 Ω
2 kΩ
390 Ω
1 kΩ
抵抗パック220Ω
抵抗パック22Ω
SO16RES
SO16RES
742C163221JTR
742C163220JTR
CTS
CTS
トランス
CD542
T2は未実装
AD9430BSV
M C100LVEL16D
74LVC86
74LVT574
AD9753AST
TQFP100
SO8NB
SO14NB
SO20
LQFP48
Minicircuits
ADT1–1WT
ADC
クロック・バッファ
XOR
ラッチ
DAC
20
ポストの切り
離しが可能な
コネクタ
C30は未実装
REV.0
J4
アナログ
C6
0.1μF
GND
GND
VCC
VCC
GND
VCC
GND
VCC
GND
E1
E4
E8
E11
E14
E19
1
4
2
5
3
6
PRI SEC
VDL
R14
29Ω
GND
GND
GND
COUT
E7
E20
GND
ENCODE
J5
EXT_VREF
VCC
COUTAB
COUTA
C5
0.1μF
VCC
E24
E46
E45
R17
510Ω
R10
510Ω
VEE
5
GND
C8
0.1μF
Q
QN
8
VCC
6
7
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
GND
R20
510Ω
GND
C10
0.1μF
11
8
6
3
R36
100Ω
R35
100Ω
R34
100Ω
R33
100Ω
DRB
CLKLATB
DRA
CLKLATA
デバイス下側のグラウンド・パッド
PLB
GND
U3
74LVC86
U3
74LVC86
U3
74LVC86
U3
74LVC86
GND
C13
20pF
データ同期J1
C36
0.1μF
R42
25Ω
GND
GND
VCC
GND
GND
GND
VCC
VCC
GND GND
GND
VCC
VCC
C12
GND
20pF
C1
0.1μF
3 DN
4 VBB
D
U2
MC100LVEL 16 2
E47
C47
0.1μF
R6
100Ω
9
10
4
5
1
2
12
13
R2
VCC
3.9kΩ GND
E21
GND
R41
25Ω
C11 0.1μF
R7
100Ω
E22 COUTAB
E28
GND
E16
E26
GND
VCC
GND
E29 COUTAB
VCC
R8
100Ω
COUTA
R10
100Ω
E31
E23
E30
E32
E34
COUTA
GND
VCC
GND
C43
0.1μF
E29
E27
VCLK
4
1
2
5
6
3
PRI SEC
T2
ADT1-1WT
T2 (オプション)
R3、R4
(オプション)
R4
R3
GND
R11
R9
R27
50Ω
GND
R13、R14 (オプション)
C2
10pF
C3
0.1μF
R39
1kΩ
R40
1kΩ
H2
MTHOLES
H2
COUTB
MTHOLES
H3
MTHOLES
H4
MTHOLES
DRVDD
C7 R13
0.1μF 25Ω
E2
E5
E3
E6
E9
E10
E12
E13
E18
E19
GND
GND
DRVDD
GND
AVDD (VCC)
VCLK/ V_XTAL
EXT_VREF
GND
VDL
E17
T1
ADT1-1WT
P21
P4
P22
PTMICA04 PTMICA04 PTMICA04
R16
50Ω
1
2
3
4
1
2
3
4
VCC
P1
P2
P3
P4
P1
P2
P3
P4
E35
R1
50Ω
00
R12
U1
AD9430
+
C30
10μF
GND GND
C4
0.1μF
VCC
C9 E36
R19
510Ω0.1μF
R1は未実装
J2
GND
GND
R5
50Ω
GND
VCC
VCC
VCC
GND
GND
E33
CLK–
VCC
VCC
GND
CLK+
GND
VAMP
GND
VCC
VCC
GND
GND
VCC
VCC
GND
GND
GND
VCC
VCC
VCC
GND
GND
GND
VCC
21
GND
1
2
3
4
DRVDD
GND
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
REV.0
評価ボードの回路図
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
図18a
DRVDD
GND
P1
P2
P3
P4
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DRVDD
GND
COUT
COUTB
DRVDD
GND
GND
DRVDD
GND
8
7
6
5
4
3
2
1
8
7
6
5
4
3
2
1
8
7
6
5
4
3
2
1
8
7
6
5
4
3
2
1
R8
R7
R6
R5
R4
R3
R2
R1
RZ4 220
R8
R7
R6
R5
R4
R3
R2
R1
RZ3 220
R8
R7
R6
R5
R4
R3
R2
R1
RZ2 220
R8
R7
R6
R5
R4
R3
R2
R1
RZ1 220
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
GND
GND
GND
GND
GND
GND
GND
GND
10
9
8
7
6
5
4
3
2
1
10
9
8
7
6
5
4
3
2
1
10
9
8
7
6
5
4
3
2
1
10
9
8
7
6
5
4
3
2
1
LVT574
GND
D7
D6
D5
D4
D3
D2
D1
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
VCC
CLOCK
U7
OUT_EN
D0
CLOCK
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
VCC
LVT574
GND
D7
D6
D5
D4
D3
D2
D1
D0
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
CLOCK
U6
OUT_EN
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
VCC
LVT574
GND
D7
D6
D5
D4
D3
D2
D1
D0
OUT_EN
U5
LVT574
GND
D7
D6
D5
D4
D3
D2
D1
D0
VCC
CLOCK
U4
OUT_EN
VDL
4
3
2
1
11
12
13
14
15
16
17
18
19
20
11
12
13
14
15
16
17
18
19
20
11
12
13
14
15
16
17
18
19
20
11
8
7
6
5
4
3
2
1
8
7
6
5
4
3
2
1
8
7
6
5
4
3
2
1
R8
R7
R6
R5
R4
R3
R2
R1
RZ5 22
CLKLATB
VDL
R8
R7
R6
R5
R4
R3
R2
R1
RZ6 22
CLKLATA
VDL
R8
R7
R6
R5
R4
R3
R2
R1
RZ7 22
CLKLATA
VDL
R8
R7
R6
R5
R4
R3
R2
R1
RZ8 22
CLKLATA
12 DM5 8
13 DM6 7
14 DM7 6
15 DM8 5
16
17
18
19
20
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
DYB
DYA
DY0
DY1
DY2
DY3
DY4
DY5
DY6
DY7
DY8
DY9
DY10
DY11
DRY
DXB
DXA
DX0
DX1
DX2
DX3
DX4
DX5
DX6
DX7
DX8
DX9
DX10
DX11
DRX
GND
GND
P39
P37
P35
P33
P31
P29
P27
P25
P23
P21
P19
P17
P15
P13
P11
P9
P7
P5
P3
P1
P39
P37
P35
P33
P31
P29
P27
P25
P23
P21
P19
P17
P15
P13
P11
P9
P7
P5
P3
P1
C4OMS
P3
P40
P38
P36
P34
P32
P30
P28
P26
P24
P22
P20
P18
P16
P14
P12
P10
P8
P6
P4
P2
C4OMS
P23
P40
P38
P36
P34
P32
P30
P28
P26
P24
P22
P20
P18
P16
P14
P12
P10
P8
P6
P4
P2
GND
GND
DRB
GND
DY11
DY10
DY9
DY8
DY7
DY6
DY5
DY4
DY3
DY2
DY1
DY0
DYA
DYB
DRY
GND
GND
DRA
GND
DX11
DX10
DX9
DX8
DX7
DX6
DX5
DX4
DX3
DX2
DX1
DX0
DXA
DXB
DRX
AD9430
AD9430
VCC
+
C64
10μF
C16
0.1μF
C17
0.1μF
C19
0.1μF
C21
0.1μF
C20
0.1μF
C23
0.1μF
C24
0.1μF
C25
0.1μF
C22
0.1μF
C27
0.1μF
C26
0.1μF
C29
0.1μF
C28
0.1μF
C31
0.1μF
C42
0.1μF
C41
0.1μF
C32
0.1μF
C35
0.1μF
GND
VDL
+
C67
10μF
C44
0.1μF
C15
0.1μF
C37
0.1μF
GND
DRVDD
VCLK
C60
0.1μF
C59
0.1μF
VREF
C58
0.1μF
GND
+
GND
+
C63
10μF
GND
GND
VCLK
OPIN B
GND
OPIN B
GND
OUT–
C14
0.1μF
P1
R21
100Ω
VCLK
8
7
6
5
R22
100Ω VCLK
GND
AD8350
R23
100Ω
オプションのアンプ
P2
IN+
1
R24
100Ω
オプションのXTAL
2
OPIN
J6
R25
50Ω
GND
E4Z
GND
GND
E40
E41
R28
50Ω
R44
C33
GND 0.1μF
GND
C38
0.1μF
OPIN
C18
1μF R29 GND
392Ω
VOL
GND
GND
1kΩ
E39
R26
2kΩ
E37
E38
VOL
GND
R43
1kΩ
DRA
R32
1kΩ
GND
VOL
C46
0.1μF
C45
0.1μF
37
38
39
40
41
42
43
44
45
46
RZ12
R8
8
10
R7
7
36
11
R6
6
35
12
R5
5
34
13
R4
4
33
14
R3
3
5
32
15
R2
2
6
31
16
R1
1
R37
2
0Ω
3
4
GND
GND
R45
1kΩ
9
1
GND
R31
1kΩ
47
48
GND
VOL
U10
C34
VOL 0.1μF
GND
J3
R30
0Ω
4
GND VAMP
GND
VOL
3
OUT+
VCC 6
5
OUTPUT B
4
OUTPUT
U8
AD9753
2
15
8
28
R6
6
DX9
3
R3
11
14
9
27
R5
5
DX8
4
R4
12
13
26
R4
4
5
R5
13
DX7
12
10
11
25
R3
3
DX6
6
R6
14
11
12
R2
2
DX5
7
R7
15
10
R1
1
DX4
8
R8
16
9
24
7
DX10
23
R7
21
10
20
29
19
7
18
8
16
R2
17
R1
16
R8
1
15
DYA
DY0
DY1
DY2
DY3
RZ10
DX11
14
DYB
22
RZ9
13
30
9
DY4
DY5
DY6
DY7
DY8
DY9
DY10
DY11
22
22
RZ11
DX3
1
R1
16
DX2
2
R2
15
DX1
3
R3
14
DX0
4
R4
13
DXA
5
R5
12
DXB
6
R6
11
7
R7
10
8
R8
9
GND
GND
C48
0.1μF
GND
GND
GND
1
E/D
2
NC
3
GND
VF561
XTAL用抵抗R38
C40
0.1μF
C49
10μF
GND GND
R15
100Ω
R38
100Ω
VAMP
C14
0.01μF
C66
10μF
VCC
C62
0.1μF
IN–
C61
0.1μF
ENBL
C65
10μF
22
+
VOL
GND
C39
0.1μF
22
図18b
評価ボードの回路図
22
REV.0
AD9430
図19
PCBの上側シルクスクリーン面
図20
図21
REV.0
図22
PCBの上面配線
PCBの分離電源プレーン
図23
PCBのグラウンド層
図24
23
PCBの裏面配線
PCBの裏側シルクスクリーン面
AD9430
外形寸法
TDS07/2002/1000
サイズはmmと（インチ）で示します。
100ピンTQFP (露出ヒートシンク付き)
(TQFP-100)
1.20 (0.0472)
MAX
0.75 (0.0295)
0.60 (0.0236)
0.45 (0.0177)
16.00 (0.6299) SQ
14.00 (0.5511) SQ
100
1
76
76
75
75
BOTTOM VIEW
実装面
100
1
上面図
(ピンは下側)
導電性
ヒートシンク
50
25
26
50
49
1.05 (0.0413)
1.00 (0.0394)
0.95 (0.0374)
0.15 (0.0059)
0.05 (0.0020)
0.50 (0.0197)
BSC
0.27 (0.0106)
0.22 (0.0087)
0.17 (0.0067)
25
49
26
6.50 (0.2559) NOM
7°
0°
寸法管理は、ミリメータ。括弧内のインチ寸法は、参考目的にミリメートル値を丸め処理してあるため、
設計目的には適しません。
PRINTED IN JAPAN
注
1. 特に注記のない限り、中心値はtypです。
2. AD9430には導電性のヒート・スラグが実装されており、熱の消散を助け、工業温度範囲の全域で信頼性の高いデバイス動作を
保証するうえでも効果的です。スラグはパッケージの底部に露出しており、チップのグラウンドに電気的に接続されています。
導電性スラグと接触するパッケージ部分の真下に、PCBの信号パターン配線を走らせたり、ヴァイアを配置したりしないことを
推奨します。スラグをグラウンド・プレーンに接続するとデバイスの接合部温度が低下するので、高温環境で効果的です。
このデータシートはエコマーク認定の再生紙を使用しています。
24
REV.0