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日本語参考資料
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クワッド、16ビット、125 MSPS
シリアル LVDS 1.8 V A/Dコンバータ
AD9653
データシート
機能ブロック図
VIN+A
VIN–A
VIN+B
PIPELINE
ADC
VIN–B
RBIAS
VREF
16
16
DRVDD
SERIAL
LVDS
D0+A
D0–A
D1+A
D1–A
SERIAL
LVDS
D0+B
D0–B
SERIAL
LVDS
SERIAL
LVDS
D1+B
D1–B
FCO+
FCO–
D0+C
D0–C
D1+C
D1–C
SERIAL
LVDS
D0+D
D0–D
SERIAL
LVDS
D1+D
D1–D
DCO+
DCO–
SERIAL
LVDS
DIGITAL
SERIALIZER
DIGITAL
SERIALIZER
SENSE
AD9653
1V
REF
SELECT
SERIAL
LVDS
AGND
PIPELINE
ADC
VCM
SERIAL PORT
INTERFACE
16
DIGITAL
SERIALIZER
CLOCK
MANAGEMENT
CLK–
VIN+D
VIN–D
DIGITAL
SERIALIZER
CLK+
PIPELINE
ADC
16
SYNC
VIN+C
VIN–C
SCLK/DTP
医用超音波および MRI
高速画像処理
直交無線レシーバ
ダイバーシティー無線レシーバ
テスト装置
PDWN
PIPELINE
ADC
CSB
アプリケーション
図 1.
概要
AD9653 はサンプル&ホールド回路内蔵クワッド 16 ビット 125
MSPS の A/D コンバータ(ADC)であり、低価格、低消費電力、
小型、使い易さについて最適化されています。このデバイスは、
最大 125 MSPS の変換レートで動作し、小型パッケージが重要
となるアプリケーションで優れたダイナミック性能と低消費電
力を持つように最適化されています。
この ADC は、フル性能動作のために 1.8 V の単電源と
LVPECL/ CMOS/LVDS 互換のサンプル・レート・クロックを必
要とします。多くのアプリケーションに対して、外付けのリフ
ァレンス電圧またはドライバなしで済みます。
この ADC は該当する LVDS シリアル・データレートを得るた
めに、サンプル・レート・クロックを自動的に逓倍します。こ
のデバイスには、出力でデータを取り込むためのデータ・クロ
ック出力(DCO)と新しい出力バイトを通知するためのフレー
ム・クロック出力(FCO)が設けてあります。個別チャンネル・
パワーダウンをサポートしており、すべてのチャンネルをディ
スエーブルしたときの消費電力は 2 mW 以下です。ADC は、柔
軟性を高め、システム・コストを下げるためにデザインされた、
プログラマブルな出力クロック、データ・アライメント、デジ
タル・テスト・パターンの生成などの複数の機能を持っていま
す。
Rev. 0
AVDD
SDIO/OLM
電源動作: 1.8 V
低消費電力: 125 MSPS でチャンネルあたり 164 mW
SNR = 70 MHz で 76.5 dBFS (2.0 V p-p 入力振幅)
SNR = 70 MHz で 77.5 dBFS (2.6 V p-p 入力振幅)
SFDR = 90 dBc (ナイキスト周波数まで、2.0 V p-p 入力振幅)
DNL = ±0.7 LSB; INL = ±3.5 LSB (2.0 V p-p 入力振幅)
シリアル LVDS (ANSI-644、デフォルト)および低消費電力の縮
小レンジ・オプション(IEEE 1596.3 と同じ)
650 MHz のフル・パワー・アナログ帯域幅
2 V p-p の入力電圧範囲(2.6 V p-p までサポート)
シリアル・ポート制御
フルチップおよび個別のチャンネル・パワーダウン・モード
柔軟なビット指向
組込みおよびカスタムのデジタル・テスト・パターン生成
マルチチップ同期とクロック分周器
プログラマブルな出力クロックとデータ・アライメント
スタンバイ・モード
10538-001
特長
使用可能なデジタル・テスト・パターンとしては、決定論的パ
ターン、疑似ランダム・パターン、シリアル・ポート・インタ
ーフェース(SPI)を介して入力するユーザー定義のテスト・パタ
ーンなどがあります。
AD9653 は、RoHS 準拠の 48 ピン LFCSP パッケージを採用して
います。
仕様は−40°C～+85°C の工業用温度範囲で規定されています。こ
のデバイスは、米国特許により保護されています。
製品のハイライト
1. 小型フットプリント。4 個の ADC を小型の省スペース・パッ
ケージに収容
2. 125 MSPS でチャンネルあたり 164 mW の低消費電力、消費電
力調整オプション付き。
3. AD9253 14 ビット・クワッドおよび AD9633 12 ビット・クワッ
ド ADC とピン互換
4. 使い安い。最大 500 MHz の周波数で動作するデータ・クロッ
ク出力(DCO)を持ち、ダブル・データレート(DDR)動作をサ
ポート。
5. 柔軟性。SPI 制御は、特定のシステム条件を満たす広範囲で
柔軟な機能を提供します。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様
は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。
※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
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大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD9653
データシート
目次
特長 ................................................................................................... 1
消費電力とパワーダウン・モード ........................................... 27
アプリケーション ............................................................................ 1
デジタル出力とタイミング ....................................................... 27
概要 ................................................................................................... 1
出力テスト・モード................................................................... 30
機能ブロック図 ................................................................................ 1
シリアル・ポート・インターフェース(SPI)................................ 31
製品のハイライト ............................................................................ 1
SPI を使う設定 ............................................................................ 31
改訂履歴 ........................................................................................... 2
ハードウェア・インターフェース ........................................... 32
仕様 ................................................................................................... 3
SPI を使わない設定 .................................................................... 32
DC 仕様 ......................................................................................... 3
SPI からアクセス可能な機能..................................................... 32
AC 仕様 ......................................................................................... 5
メモリ・マップ .............................................................................. 33
デジタル仕様 ................................................................................ 7
メモリ・マップ・レジスタ・テーブルの読出し .................... 33
スイッチング仕様 ........................................................................ 8
メモリ・マップ・レジスタ・テーブル.................................... 34
タイミング仕様 ............................................................................ 9
メモリ・マップ・レジスタの説明 ........................................... 37
絶対最大定格.................................................................................. 11
アプリケーション情報................................................................... 39
熱抵抗 ......................................................................................... 11
デザイン・ガイドライン ........................................................... 39
ESD の注意 ................................................................................. 11
電源とグラウンドの推奨事項 ................................................... 39
ピン配置およびピン機能説明....................................................... 12
エクスポーズド・パッド・サーマル・ヒート・スラグの推奨
事項.............................................................................................. 39
代表的な性能特性 .......................................................................... 14
VREF = 1.0 V ................................................................................. 14
VREF = 1.3 V ................................................................................. 17
VCM............................................................................................. 39
等価回路 ......................................................................................... 21
SPI ポート.................................................................................... 39
動作原理 ......................................................................................... 22
クロストーク性能....................................................................... 39
アナログ入力に対する考慮....................................................... 22
外形寸法 .......................................................................................... 40
リファレンス電圧 ...................................................................... 23
オーダー・ガイド....................................................................... 40
リファレンス電圧のデカップリング........................................ 39
クロック入力の考慮事項 .......................................................... 25
改訂履歴
5/12—Revision 0: Initial Version
Rev. 0
－ 2/40 －
AD9653
データシート
仕様
DC 仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、−1.0 dBFS で 2.0 V p-p フルスケール差動入力、VREF = 1.0 V、DCS オフ。
表 1.
Parameter1
RESOLUTION
Temperature
ACCURACY
No Missing Codes
Offset Error
Offset Matching
Gain Error
Gain Matching
Differential Nonlinearity (DNL)
Full
Full
Full
Full
Full
Full
25°C
Full
25°C
Integral Nonlinearity (INL)
Min
16
−0.49
−0.14
−12.3
1.0
Typ
Max
Unit
Bits
0.17
0.39
2.37
5.8
0.95
±3.5
% FSR
% FSR
% FSR
% FSR
LSB
LSB
LSB
LSB
3.5
ppm/°C
Guaranteed
−0.3
+0.2
−5
1.1
−0.77
±0.7
−7.26
8.18
TEMPERATURE DRIFT
Offset Error
Full
INTERNAL VOLTAGE REFERENCE
Output Voltage (1.0 V Mode)
Load Regulation at 1.0 mA (VREF = 1.0 V)
Input Resistance
Full
Full
25°C
INPUT-REFERRED NOISE
VREF = 1.0 V
25°C
2.7
LSB rms
ANALOG INPUTS
Differential Input Voltage (VREF = 1.0 V)
Common-Mode Voltage
Common-Mode Range
Differential Input Resistance
Differential Input Capacitance
Full
Full
25°C
25°C
25°C
2
0.9
V p-p
V
V
kΩ
pF
POWER SUPPLY
AVDD
DRVDD
IAVDD2
IDRVDD (ANSI-644 Mode)2
IDRVDD (Reduced Range Mode)2
Full
Full
Full
Full
25°C
TOTAL POWER CONSUMPTION
DC Input
Sine Wave Input (Four Channels Including Output Drivers, ANSI-644 Mode)
Sine Wave Input (Four Channels Including Output Drivers, Reduced Range Mode)
Power-Down
Standby3
Full
Full
25°C
25°C
Full
1
0.98
1.0
2
7.5
0.5
1.01
1.3
2.6
7
1.7
1.7
V
mV
kΩ
1.8
1.8
305
60
45
1.9
1.9
330
64
V
V
mA
mA
mA
607
657
630
2
356
649
708
mW
mW
mW
mW
mW
392
完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新
版は英文をご覧ください）を参照してください。
2
全 4 チャンネルに低周波数のフルスケール正弦波を入力して測定。
3
SPI 経由で制御可能。
Rev. 0
－ 3/40 －
AD9653
データシート
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、−1.0 dBFS で 2.6 V p-p フルスケール差動入力、VREF = 1.3 V、0°C～85°C、DCS オ
フ。
表 2.
Parameter1
RESOLUTION
Temperature
Min
Typ
Max
16
Unit
Bits
ACCURACY
No Missing Codes
Offset Error
Offset Matching
Gain Error
Gain Matching
Differential Nonlinearity (DNL)
Integral Nonlinearity (INL)
25°C
25°C
25°C
25°C
25°C
25°C
25°C
Guaranteed
−0.3
+0.2
−5
1.1
±0.8
±5.0
% FSR
% FSR
% FSR
% FSR
LSB
LSB
TEMPERATURE DRIFT
Offset Error
25°C
3.5
ppm/°C
INTERNAL VOLTAGE REFERENCE
Output Voltage (1.3 V Programmable Mode)
Load Regulation at 1.0 mA (VREF = 1.3 V)
Input Resistance
25°C
25°C
25°C
1.3
6.5
7.5
V
mV
kΩ
INPUT-REFERRED NOISE
VREF = 1.3 V
25°C
2.1
LSB rms
ANALOG INPUTS
Differential Input Voltage (VREF = 1.3 V)
Common-Mode Voltage
Common-Mode Range
Differential Input Resistance
Differential Input Capacitance
25°C
25°C
25°C
25°C
25°C
2.6
0.9
2.6
7
V p-p
V
V
kΩ
pF
POWER SUPPLY
AVDD
DRVDD
IAVDD2
IDRVDD (ANSI-644 Mode)2
IDRVDD (Reduced Range Mode)2
25°C
25°C
25°C
25°C
25°C
1.8
1.8
314
60
45
V
V
mA
mA
mA
TOTAL POWER CONSUMPTION
DC Input
Sine Wave Input (Four Channels Including Output Drivers, ANSI-644 Mode)
Sine Wave Input (Four Channels Including Output Drivers, Reduced Range Mode)
Power-Down
Standby3
25°C
25°C
25°C
25°C
25°C
614
673
646
2
371
mW
mW
mW
mW
mW
1
0.6
1.3
完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新
版は英文をご覧ください）を参照してください。
2
全 4 チャンネルに低周波数のフルスケール正弦波を入力して測定。
3
SPI 経由で制御可能。
Rev. 0
－ 4/40 －
AD9653
データシート
AC 仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、−1.0 dBFS で 2.0 V p-p フルスケール差動入力、VREF = 1.0 V、DCS オフ。
表 3.
Parameter1
Temperature
SIGNAL-TO-NOISE RATIO (SNR)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
Full
25°C
25°C
SIGNAL-TO-NOISE-AND-DISTORTION RATIO (SINAD)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
Full
25°C
25°C
EFFECTIVE NUMBER OF BITS (ENOB)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
Full
25°C
25°C
SPURIOUS-FREE DYNAMIC RANGE (SFDR)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
Full
25°C
25°C
WORST HARMONIC (SECOND OR THIRD)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
Full
25°C
25°C
Min
Typ
Max
75.5
78
77.8
76.5
73.9
71.5
dBFS
dBFS
dBFS
dBFS
dBFS
74.6
78
77.7
76.1
73.6
70.3
dBFS
dBFS
dBFS
dBFS
dBFS
12.1
12.7
12.6
12.4
11.9
11.4
Bits
Bits
Bits
Bits
Bits
78
96
93
89
87
77
dBc
dBc
dBc
dBc
dBc
−78
−98
−93
−89
−87
−77
dBc
dBc
dBc
dBc
dBc
−85
−96
−98
−94
−89
−83
dBc
dBc
dBc
dBc
dBc
Unit
WORST OTHER HARMONIC OR SPUR
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
Full
25°C
25°C
TWO-TONE INTERMODULATION DISTORTION (IMD)—AIN1 AND AIN2 = −7.0 dBFS
fIN1 = 70.5 MHz, fIN2 = 72.5 MHz
25°C
−90
dBc
CROSSTALK2
25°C
dB
25°C
91
87
POWER SUPPLY REJECTION RATIO (PSRR)4
AVDD
DRVDD
25°C
25°C
31
79
dB
dB
ANALOG INPUT BANDWIDTH, FULL POWER
25°C
650
MHz
CROSSTALK (OVERRANGE CONDITION)
3
1
dB
完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新
版は英文をご覧ください）を参照してください。
2
クロストークは、片方のアナログ・チャンネルに-1.0 dBFS を入力し、隣接チャンネルは入力なしで、70 MHz で測定。
3
オーバーレンジ状態は、入力がフルスケールより 3 dB 上にある状態と定義します。
4
PSRR は、10 MHz の正弦波を電源ピンに加えて、FFT で出力スプリアスを測定することにより測定します。 PSRR は、ピン電圧に対するスプリアス電圧振幅の比とし
て計算され、dB で表示されます。
Rev. 0
－ 5/40 －
AD9653
データシート
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、−1.0 dBFS で 2.6 V p-p フルスケール差動入力、VREF = 1.3 V、0°C～85°C、DCS オ
フ。
表 4.
Parameter1
SIGNAL-TO-NOISE RATIO (SNR)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
25°C
25°C
25°C
80
79.4
77.5
74.4
71.7
dBFS
dBFS
dBFS
dBFS
dBFS
SIGNAL-TO-NOISE-AND-DISTORTION RATIO (SINAD)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
25°C
25°C
25°C
79.8
79.2
76.1
74
69.9
dBFS
dBFS
dBFS
dBFS
dBFS
EFFECTIVE NUMBER OF BITS (ENOB)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
25°C
25°C
25°C
13
12.9
12.3
12
11.3
Bits
Bits
Bits
Bits
Bits
SPURIOUS-FREE DYNAMIC RANGE (SFDR)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
25°C
25°C
25°C
94
94
82
86
75
dBc
dBc
dBc
dBc
dBc
WORST HARMONIC (SECOND OR THIRD)
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
25°C
25°C
25°C
−94
−94
−82
−87
−75
dBc
dBc
dBc
dBc
dBc
WORST OTHER HARMONIC OR SPUR
fIN = 9.7 MHz
fIN = 15 MHz
fIN = 70 MHz
fIN = 128 MHz
fIN = 200 MHz
25°C
25°C
25°C
25°C
25°C
−100
−99
−96
−86
−84
dBc
dBc
dBc
dBc
dBc
TWO-TONE INTERMODULATION DISTORTION (IMD)—AIN1 AND AIN2 = −7.0 dBFS
fIN1 = 70.5 MHz, fIN2 = 72.5 MHz
25°C
−90
dBc
CROSSTALK2
25°C
91
dB
CROSSTALK (OVERRANGE CONDITION)3
25°C
87
dB
POWER SUPPLY REJECTION RATIO (PSRR)4
AVDD
DRVDD
25°C
25°C
31
79
dB
dB
ANALOG INPUT BANDWIDTH, FULL POWER
25°C
650
MHz
Temperature
1
Min
Typ
Max
Unit
完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新
版は英文をご覧ください）を参照してください。
2
クロストークは、片方のアナログ・チャンネルに-1.0 dBFS を入力し、隣接チャンネルは入力なしで、70 MHz で測定。
3
オーバーレンジ状態は、入力がフルスケールより 3 dB 上にある状態と定義します。
4
PSRR は、10 MHz の正弦波を電源ピンに加えて、FFT で出力スプリアスを測定することにより測定します。 PSRR は、ピン電圧に対するスプリアス電圧振幅の比とし
て計算され、dB で表示されます。
Rev. 0
－ 6/40 －
AD9653
データシート
デジタル仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V。
表 5.
Parameter1
Temp
Min
CLOCK INPUTS (CLK+, CLK−)
Logic Compliance
Differential Input Voltage2
Input Voltage Range
Input Common-Mode Voltage
Input Resistance (Differential)
Input Capacitance
Full
Full
Full
25°C
25°C
0.2
AGND − 0.2
LOGIC INPUTS (PDWN, SYNC, SCLK)
Logic 1 Voltage
Logic 0 Voltage
Input Resistance
Input Capacitance
Full
Full
25°C
25°C
1.2
0
LOGIC INPUT (CSB)
Logic 1 Voltage
Logic 0 Voltage
Input Resistance
Input Capacitance
Full
Full
25°C
25°C
1.2
0
LOGIC INPUT (SDIO)
Logic 1 Voltage
Logic 0 Voltage
Input Resistance
Input Capacitance
Full
Full
25°C
25°C
1.2
0
LOGIC OUTPUT (SDIO)3
Logic 1 Voltage (IOH = 800 μA)
Logic 0 Voltage (IOL = 50 μA)
Full
Full
DIGITAL OUTPUTS (D0±x, D1±x), ANSI-644
Logic Compliance
Differential Output Voltage (VOD)
Output Offset Voltage (VOS)
Output Coding (Default)
DIGITAL OUTPUTS (D0±x, D1±x), LOW POWER,
REDUCED SIGNAL OPTION
Logic Compliance
Differential Output Voltage (VOD)
Output Offset Voltage (VOS)
Output Coding (Default)
Typ
Max
Unit
3.6
AVDD + 0.2
V p-p
V
V
kΩ
pF
AVDD + 0.2
0.8
V
V
kΩ
pF
AVDD + 0.2
0.8
V
V
kΩ
pF
AVDD + 0.2
0.8
V
V
kΩ
pF
CMOS/LVDS/LVPECL
0.9
15
4
30
2
26
2
26
5
1.79
0.05
V
V
Full
Full
290
1.15
LVDS
345
1.25
Twos complement
400
1.35
mV
V
Full
Full
160
1.15
LVDS
200
1.25
Twos complement
230
1.35
mV
V
1
完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新
版は英文をご覧ください）を参照してください。
2
LVDS と LVPECL に対してのみ規定。
3
これは、同じ接続を共用する 13 本の SDIO/OLM ピンに対して規定。
Rev. 0
－ 7/40 －
AD9653
データシート
スイッチング仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V。
表 6.
Parameter1, 2
Temp
Min
CLOCK3
Input Clock Rate
Conversion Rate
Clock Pulse Width High (tEH)
Clock Pulse Width Low (tEL)
Full
Full
Full
Full
20
20
OUTPUT PARAMETERS3
Propagation Delay (tPD)
Rise Time (tR) (20% to 80%)
Fall Time (tF) (20% to 80%)
FCO Propagation Delay (tFCO)
DCO Propagation Delay (tCPD)4
DCO to Data Delay (tDATA)4
DCO to FCO Delay (tFRAME) 4
Lane Delay (tLD)
Data to Data Skew (tDATA-MAX − tDATA-MIN)
Wake-Up Time (Standby)
Wake-Up Time (Power-Down)5
Pipeline Latency
APERTURE
Aperture Delay (tA)
Aperture Uncertainty (Jitter, tJ)
Out-of-Range Recovery Time
Max
Unit
1000
125
4.00
4.00
MHz
MSPS
ns
ns
Full
25°C
25°C
Full
2.3
300
300
2.3
tFCO + (tSAMPLE/16)
(tSAMPLE/16)
(tSAMPLE/16)
90
±50
250
375
16
ns
ps
ps
ns
ns
ps
ps
ps
ps
ns
μs
Clock cycles
25°C
25°C
25°C
1
135
1
Full
Full
Full
Full
Full
Full
Full
1.5
(tSAMPLE/16) − 300
(tSAMPLE/16) − 300
1
Typ
3.1
(tSAMPLE/16) + 300
(tSAMPLE/16) + 300
±200
ns
fs rms
Clock cycles
完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新
版は英文をご覧ください）を参照してください。
2
標準 FR-4 材上で測定。
3
SPI 経由で制御可能。変換レートは分周後のクロック・レートです。
4
tSAMPLE/16 は 2 つの LVDS データ・レーン内のビット数に基づきます。tSAMPLE = 1/fS。
5
ウェイクアップ時間は、パワーダウン・モードから通常動作へ戻るために要する時間として定義されます。
Rev. 0
－ 8/40 －
AD9653
データシート
タイミング仕様
表 7.
Parameter
SYNC TIMING
REQUIREMENTS
tSSYNC
tHSYNC
Description
Limit
Unit
SYNC to rising edge of CLK+ setup time
SYNC to rising edge of CLK+ hold time
0.24
0.40
ns typ
ns typ
SPI TIMING REQUIREMENTS
tDS
tDH
tCLK
tS
tH
tHIGH
tLOW
tEN_SDIO
See Figure 75
Setup time between the data and the rising edge of SCLK
Hold time between the data and the rising edge of SCLK
Period of the SCLK
Setup time between CSB and SCLK
Hold time between CSB and SCLK
SCLK pulse width high
SCLK pulse width low
Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling
edge (not shown in Figure 75)
Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising
edge (not shown in Figure 75)
2
2
40
2
2
10
10
10
ns min
ns min
ns min
ns min
ns min
ns min
ns min
ns min
10
ns min
tDIS_SDIO
タイミング図
SPI レジスタ設定値については、メモリ・マップ・レジスタの説明のセクションと表 23 を参照してください。
N–1
VIN±x
N
tA
CLK–
N+1
tEL
tEH
CLK+
DCO–
tCPD
DDR
DCO+
SDR
DCO
FCO–
tFRAME
tFCO
FCO+
D0–A
BITWISE
MODE
D0+A
tPD
tDATA
D10
N – 16
D08
N – 16
D06
N – 16
D04
N – 16
D02
N – 16
LSB
N – 16
MSB
N – 16
D13
N – 16
D11
N – 16
D09
N – 16
D07
N – 16
D05
N – 16
D03
N – 16
D01
N – 16
LSB
N – 17
D07
N – 16
D06
N – 16
D05
N – 16
D04
N – 16
D03
N – 16
D02
N – 16
D01
N – 16
LSB
N – 16
D08
N – 17
MSB
N – 16
D14
N – 16
D13
N – 16
D12
N – 16
D11
N – 16
D10
N – 16
D09
N – 16
D08
N – 16
D12
N – 17
D10
N – 17
D08
N – 17
D06
N – 17
D04
N – 17
D02
N – 17
LSB
N – 17
MSB
N – 17
D13
N – 17
D11
N – 17
D09
N – 17
D07
N – 17
D05
N – 17
D03
N – 17
D01
N – 17
D07
N – 17
D06
N – 17
D05
N – 17
D04
N – 17
D03
N – 17
D02
N – 17
D01
N – 17
MSB
N – 17
D14
N – 17
D13
N – 17
D12
N – 17
D11
N – 17
D10
N – 17
D09
N – 17
D14
N – 16
tLD
D1–A
D1+A
D12
N – 16
D14
N – 17
FCO–
FCO+
D0–A
D0+A
D1–A
D1+A
図 2.16 ビット DDR/SDR、2 レーン、1×フレーム・モード(デフォルト)
Rev. 0
－ 9/40 －
10538-002
BYTEWISE
MODE
AD9653
データシート
N–1
VIN±x
N
tA
tEH
CLK–
N+1
tEL
CLK+
tCPD
DCO–
DDR
DCO+
SDR
DCO
tFCO
FCO–
tFRAME
FCO+
tPD
D0–A
BITWISE
MODE
tDATA
D0+A
D14
N – 17
D12
N – 17
D10
N – 17
D08
N – 17
D06
N – 17
D04
N – 17
D02
N – 17
LSB
N – 17
MSB
N – 17
D13
N – 17
D11
N – 17
D09
N – 17
D07
N – 17
D05
N – 17
D03
N – 17
D01
N – 17
D07
N – 17
D06
N – 17
D05
N – 17
D04
N – 17
D03
N – 17
D02
N – 17
D01
N – 17
MSB
N – 17
D14
N – 17
D13
N – 17
D12
N – 17
D11
N – 17
D10
N – 17
D09
N – 17
D14
N – 16
D12
N – 16
D10
N – 16
D08
N – 16
D06
N – 16
D04
N – 16
D02
N – 16
LSB
N – 16
MSB
N – 16
D13
N – 16
D11
N – 16
D09
N – 16
D07
N – 16
D05
N – 16
D03
N – 16
D01
N – 16
LSB
N – 17
D07
N – 16
D06
N – 16
D05
N – 16
D04
N – 16
D03
N – 16
D02
N – 16
D01
N – 16
LSB
N – 16
D08
N – 17
MSB
N – 16
D14
N – 16
D13
N – 16
D12
N – 16
D11
N – 16
D10
N – 16
D09
N – 16
D08
N – 16
tLD
D1–A
D1+A
FCO–
FCO+
D0–A
D0+A
D1–A
D1+A
10538-003
BYTEWISE
MODE
図 3.16 ビット DDR/SDR、2 レーン、2×フレーム・モード
N–1
VIN±x
tA
N
tEH
CLK–
tEL
CLK+
DCO–
tCPD
DCO+
FCO–
tFCO
tFRAME
FCO+
D0+x
tDATA
tPD
MSB
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
LSB
MSB
D14
D13
N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 N – 16
図 4.ワード幅 DDR、1 レーン、1×フレーム、16 ビット出力モード
CLK+
tHSYNC
10538-005
tSSYNC
SYNC
図 5.SYNC の入力タイミング条件
Rev. 0
－ 10/40 －
10538-004
D0–x
AD9653
データシート
絶対最大定格
表 8.
Parameter
Electrical
AVDD to AGND
DRVDD to AGND
Digital Outputs
(D0±x, D1±x, DCO+, DCO−, FCO+,
FCO−) to AGND
CLK+, CLK− to AGND
VIN+x, VIN−x to AGND
SCLK/DTP, SDIO/OLM, CSB to AGND
SYNC, PDWN to AGND
RBIAS to AGND
VREF, SENSE to AGND
Environmental
熱抵抗
Rating
表 9.熱抵抗
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to +2.0 V
Package Type
48-Lead LFCSP
7 mm × 7 mm
(CP-48-13)
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to +2.0 V
Operating Temperature
Range (Ambient, VREF = 1.0 V)
Operating Temperature
Range (Ambient, VREF = 1.3 V)
−40°C to +85°C
Maximum Junction
Temperature
Lead Temperature
(Soldering, 10 sec)
Storage Temperature
Range (Ambient)
150°C
1
0.0
1.0
2.5
θJA1
23.7
20.0
18.7
θJB
7.8
N/A
N/A
θJC
7.1
N/A
N/A
Unit
°C/W
°C/W
°C/W
厚いグラウンド・プレーンを持つ 4 層 PCB の θJA(シミュレーションによる)。
エクスポーズド・パッドは PCB へハンダ付け。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知
されないまま放電することがあります。本製品は
当社独自の特許技術である ESD 保護回路を内蔵
してはいますが、デバイスが高エネルギーの静電
放電を被った場合、損傷を生じる可能性がありま
す。したがって、性能劣化や機能低下を防止する
ため、ESD に対する適切な予防措置を講じるこ
とをお勧めします。
0°C to 85°C
300°C
−65°C to +150°C
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
Rev. 0
Air Flow
Velocity
(m/sec)
－ 11/40 －
AD9653
データシート
48
47
46
45
44
43
42
41
40
39
38
37
VIN+C
VIN–C
AVDD
AVDD
SYNC
VCM
VREF
SENSE
RBIAS
AVDD
VIN–B
VIN+B
ピン配置およびピン機能説明
AD9653
TOP VIEW
(Not to Scale)
36
35
34
33
32
31
30
29
28
27
26
25
VIN+A
VIN–A
AVDD
PDWN
CSB
SDIO/OLM
SCLK/DTP
DRVDD
D0+A
D0–A
D1+A
D1–A
NOTES
1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE
PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART.
THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR
PROPER OPERATION.
10538-006
D1–C
D1+C
D0–C
D0+C
DCO–
DCO+
FCO–
FCO+
D1–B
D1+B
D0–B
D0+B
13
14
15
16
17
18
19
20
21
22
23
24
VIN+D 1
VIN–D 2
AVDD 3
AVDD 4
CLK– 5
CLK+ 6
AVDD 7
DRVDD 8
D1–D 9
D1+D 10
D0–D 11
D0+D 12
図 6.48 ピン LFCSP のピン配置、上面図
表 10.ピン機能の説明
ピン番号
記号
説明
0
AGND、エク
スポーズド・
パッド
エクスポーズド・パッド(アナログ・グラウンド)。パッケージ底面のエクスポーズド・サーマル・パッド
は、デバイスのアナログ・グラウンドになります。このエクスポーズド・パッドはグラウンドへ接続す
る必要があります。
1
VIN+D
ADC D アナログ入力―真。
2
VIN−D
ADC D アナログ入力―相補。
3、4、7、34、39、
45、46
AVDD
1.8 V アナログ電源ピン。
5、6
CLK−、CLK+
DRVDD
差動エンコード・クロック。PECL、LVDS、または 1.8 V CMOS 入力。
8、29
9、10
D1−D、D1+D
チャンネル D デジタル出力。
11、12
D0−D、D0+D
チャンネル D デジタル出力。
13、14
D1−C、D1+C
チャンネル C デジタル出力。
15、16
D0−C、D0+C
チャンネル C デジタル出力。
17、18
DCO−、DCO+
データ・クロック出力。
19、20
FCO−、FCO+
フレーム・クロック出力。
21、22
D1−B、D1+B
チャンネル B デジタル出力。
23、24
D0−B、D0+B
チャンネル B デジタル出力。
25、26
D1−A、D1+A
チャンネル A デジタル出力。
27、28
30
D0−A、D0+A
SCLK/DTP
チャンネル A デジタル出力。
31
SDIO/OLM
SPI データ入力および出力双方向 SPI データ／出力レーン・モード。
32
CSB
SPI チップ・セレクト・バー。アクティブ・ローのイネーブル、30 kΩ プルアップ内蔵。
33
PDWN
デジタル入力、30 kΩ プルダウン内蔵。PDWN ハイ・レベル=デバイスをパワーダウン。PDWN ロー・レ
ベル=デバイスは通常動作。
35
VIN−A
ADC A アナログ入力―相補。
36
VIN+A
ADC A アナログ入力―真。
37
VIN+B
ADC B アナログ入力―真。
38
VIN−B
ADC B アナログ入力―相補。
40
RBIAS
アナログ電流バイアスの設定。このピントとグラウンドとの間に 10 kΩ (1%許容誤差)抵抗を接続。
41
SENSE
リファレンス電圧モード選択。
Rev. 0
デジタル出力ドライバ電源。
SPI クロック入力／デジタル・テスト・パターン。
－ 12/40 －
AD9653
データシート
ピン番号
記号
説明
42
VREF
リファレンス電圧入力／出力。
43
VCM
アナログ入力同相モード電圧。
44
SYNC
デジタル入力。クロック分周器への SYNC 入力。
47
VIN−C
ADC C アナログ入力―相補。
48
VIN+C
ADC C アナログ入力―真。
Rev. 0
－ 13/40 －
AD9653
データシート
代表的な性能特性
VREF = 1.0 V
0
0
125MSPS
9.7MHz AT –1dBFS
SNR = 77.1dB (78.1dBFS)
SFDR = 96.8dBc
–15
–30
AMPLITUDE (dBFS)
–45
–60
–75
–90
–60
–75
2
3
–90
5
+
2
–105
4
3
6
5
+
6
4
–105
–120
–120
–135
0
6
12
18
24
30
36
42
48
54
0
10538-007
–135
60
FREQUENCY (MHz)
12
6
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
図 10.シングル・トーン 16k FFT
fIN = 70 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
図 7.シングル・トーン 16k FFT
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
0
0
125MSPS
15MHZ AT –1dBFS
SNR = 76.8dB (77.8dBFS)
SFDR = 95.2dBc
–15
–30
–45
–60
–75
–90
2
+
4
3
6
–105
125MSPS
128MHz AT –1dBFS
SNR = 73.2dB (74.2dBFS)
SFDR = 86.6dBc
–15
AMPLITUDE (dBFS)
–30
AMPLITUDE (dBFS)
–45
10538-010
AMPLITUDE (dBFS)
–30
125MSPS
70MHz AT –1dBFS
SNR = 75.6dB (76.6dBFS)
SFDR = 85.5dBc
–15
–45
–60
–75
+
2
–90
4
3
–105
5
6
5
–120
–135
0
6
12
18
24
30
36
42
48
54
0
10538-008
–135
60
FREQUENCY (MHz)
18
24
30
36
42
48
54
60
図 11.シングル・トーン 16k FFT
fIN = 128 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
0
0
–30
–30
AMPLITUDE (dBFS)
–45
–60
–75
3
2
–90
4
+ 5
6
–45
–60
2 +
–90
–120
–120
6
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
10538-009
–105
–135
3
–75
–105
0
125MSPS
200.5MHz AT –1dBFS
SNR = 70.7dB (71.7dBFS)
SFDR = 76.6dBc
–15
5
6
4
48
54
–135
0
6
12
18
24
30
36
42
60
FREQUENCY (MHz)
図 9.シングル・トーン 16k FFT
fIN = 64 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
図 12.シングル・トーン 16k FFT
fIN = 200.5 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
－ 14/40 －
10538-012
125MSPS
64MHz AT –1dBFS
SNR = 75.7dB (76.7dBFS)
SFDR = 87.2dBc
–15
AMPLITUDE (dBFS)
12
FREQUENCY (MHz)
図 8.シングル・トーン 16k FFT
fIN = 15 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
Rev. 0
6
10538-011
–120
AD9653
データシート
120
120
SFDRFS
100
100
SNR/SFDR (dBFS/dBc)
80
SNR/SFDR (dBFS/dBc)
SFDR (dBc)
SNRFS
60
SFDR
40
20
80
SNR (dBFS)
60
40
SNR
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
INPUT AMPLITUDE (dBFS)
0
10538-013
–20
–100
0
20
40
60
80
100
120
140
160
180
200
INPUT FREQUENCY (MHz)
図 13.入力振幅(AIN)対 SNR/SFDR
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
10538-016
20
0
図 16.fIN 対 SNR/SFDR
fSAMPLE = 125 MSPS、クロック分周器= 8、VREF = 1.0 V
0
100
–15
95
SNR/SFDR(dBFS/dBc)
AMPLITUDE (dBFS)
–30
–45
–60
–75
2F1 + F2
2F2 + F1
–90
F2 – F1
2F1 – F2
F2 – F1
F1 + F2
SFDR (dBc)
90
85
80
+
–105
SNR (dBFS)
75
0
6
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
70
–40
10538-014
–135
–20
0
20
40
60
80
TEMPERATURE (C)
図 14.2 トーン 16k FFT
fIN1 = 70.5 MHz、fIN2 = 72.5 MHz、fSAMPLE = 125 MSPS
VREF = 1.0 V
10538-017
–120
図 17.SNR/SFDR の温度特性
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
0
4.5
3.0
1.5
–40
INL (LSB)
SFDR/IMD3(dBc/dBFS)
–20
SFDR (dBc)
IMD3 (dBc)
–60
0
–1.5
–3.0
–80
SFDR (dBFS)
–4.5
図 18.INL
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
－ 15/40 －
10538-018
60000
54000
48000
42000
36000
30000
OUTPUT CODE
図 15.入力振幅(AIN)対 2 トーン SFDR/IMD3
fIN1 = 70.5 MHz、fIN2 = 72.5 MHz、fSAMPLE = 125 MSPS
VREF = 1.0 V
Rev. 0
24000
–10
18000
–30
12000
–50
INPUT AMPLITUDE (dBFS)
10538-015
–70
0
IMD3 (dBFS)
–120
–90
6000
–100
AD9653
データシート
100
0.8
SFDR (dBc)
0.6
80
SNR/SFDR (dBFS/dBc)
DNL (LSB)
0.4
0.2
0
–0.2
–0.4
SNR (dBFS)
60
40
–0.6
20
0
20
10538-019
OUTPUT CODE
40
60
80
100
120
SAMPLE RATE (MSPS)
10538-022
60000
54000
48000
42000
36000
30000
24000
18000
6000
12000
0
–0.8
図 22.サンプル・レート対 SNR/SFDR
fIN = 9.7 MHz、VREF = 1.0 V
図 19.DNL
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
160000
100
2.7 LSB RMS
SFDR (dBc)
140000
80
SNR/SFDR (dBFS/dBc)
NUMBER OF HITS
120000
100000
80000
60000
SNR (dBFS)
60
40
40000
20
CODE
0
20
10538-020
N – 12
N – 11
N – 10
N–9
N–8
N–7
N–6
N–5
N–4
N–3
N–2
N–1
N
N+1
N+2
N+3
N+4
N+5
N+6
N+7
N+8
N+9
N + 10
N + 11
N + 12
N + 13
0
90
DRVDD
80
PSRR (dB)
70
60
50
40
AVDD
30
20
0
70
10538-021
10
10
図 21.PSRR の周波数特性
fSAMPLE = 125 MSPS、VREF = 1.0 V
Rev. 0
80
100
120
図 23.サンプル・レート対 SNR/SFDR
fIN = 64 MHz、クロック分周器= 4、VREF = 1.0 V
100
FREQUENCY (MHz)
60
SAMPLE RATE (MSPS)
図 20.入力換算ノイズ・ヒストグラム
fSAMPLE = 125 MSPS、VREF = 1.0 V
1
40
－ 16/40 －
10538-023
20000
AD9653
データシート
VREF = 1.3 V
0
0
125MSPS
9.7MHz AT –1dBFS
SNR = 79.1dB (80.1dBFS)
SFDR = 93.5dBc
–30
–45
–60
–75
–90
3
2
+
–75
+
5
6
4
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
–135
10538-024
6
0
6
0
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
図 24.シングル・トーン 16k FFT
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
10538-027
–120
–135
図 27.シングル・トーン 16k FFT
fIN = 70 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
0
0
125MSPS
15MHz AT –1dBFS
SNR = 78.3dB (79.3dBFS)
SFDR = 94.5dBc
–30
–30
–45
–60
–75
–90
3
+
2
–105
6
125MSPS
128MHz AT –1dBFS
SNR = 73.5dB (74.5dBFS)
SFDR = 86.7dBc
–15
AMPLITUDE (dBFS)
–15
4
5
–45
–60
–75
+
2
–90
3
4
–105
5 6
0
6
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
–135
10538-025
–135
0
6
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
図 25.シングル・トーン 16k FFT
fIN = 15 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
10538-028
–120
–120
図 28.シングル・トーン 16k FFT
fIN = 128 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
0
0
125MSPS
64MHz AT –1dBFS
SNR = 76.9dB (77.9dBFS)
SFDR = 82.6dBc
–30
–30
–45
–60
–75
3
2
–90
4 6
+ 5
–45
–60
–75
–120
–120
18
24
30
36
42
48
54
60
6
FREQUENCY (MHz)
4
–135
10538-026
–135
12
2 +
5
–105
6
3
–90
–105
0
125MSPS
200.5MHz AT –1dBFS
SNR = 71.1dB (72.1dBFS)
SFDR = 73.7dBc
–15
AMPLITUDE (dBFS)
–15
0
6
12
18
24
30
36
42
48
54
60
FREQUENCY (MHz)
図 26.シングル・トーン 16k FFT
fIN = 64 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
Rev. 0
3
2
–90
–105
–120
AMPLITUDE (dBFS)
–60
6
5
4
–105
AMPLITUDE (dBFS)
–45
図 29.シングル・トーン 16k FFT
fIN = 200.5 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
－ 17/40 －
10538-029
AMPLITUDE (dBFS)
–30
125MSPS
70MHz AT –1dBFS
SNR = 76.7dB (77.7dBFS)
SFDR = 82.1dBc
–15
AMPLITUDE (dBFS)
–15
AD9653
データシート
0
0
80MSPS
15MHz AT –1dBFS
SNR = 79.0dB (80.0dBFS)
SFDR = 90.5dBc
–30
–45
–60
–75
3
–90
–105
5
+
4
6
2
–60
–75
2F1 + F2
2F2 + F1
–90
F2 – F1
F1 + F2
2F2 – F1
+ 2F1 – F2
–105
0
4
8
12
16
20
24
28
32
36
40
FREQUENCY (MHz)
–135
10538-030
–135
0
SFDR/IMD3 (dBc/dBFS)
–60
3
+
5
–105
6
30
36
42
48
54
60
–20
–45
–90
24
0
80MSPS
15MHz AT –1dBFS
SNR = 76.7dB (77.7dBFS)
SFDR = 82.1dBc
–75
18
図 33.2 トーン 16k FFT
fIN1 = 70.5 MHz、fIN2 = 72.5 MHz、fSAMPLE = 125 MSPS
VREF = 1.3 V
0
–30
12
FREQUENCY (MHz)
図 30.シングル・トーン 16k FFT
fIN = 15 MHz、fSAMPLE = 80 MSPS、VREF = 1.3 V
–15
6
10538-033
–120
–120
AMPLITUDE (dBFS)
–45
2
–40
SFDR (dBc)
IMD3 (dBc)
–60
–80
SFDR (dBFS)
4
–100
–120
0
4
8
12
16
20
24
28
32
36
40
FREQUENCY (MHz)
10538-031
IMD3 (dBFS)
–135
–120
–90
–70
–50
–30
10538-034
AMPLITUDE (dBFS)
–30
–15
AMPLITUDE (dBFS)
–15
–10
INPUT AMPLITUDE (dBFS)
図 34.入力振幅(AIN)対 2 トーン SFDR/IMD3
fIN1 = 70.5 MHz、fIN2 = 72.5 MHz、fSAMPLE = 125 MSPS
VREF = 1.3 V
図 31.シングル・トーン 16k FFT
fIN = 64.5 MHz、fSAMPLE = 80 MSPS、VREF = 1.3 V
100
120
SFDRFS
SFDR (dBc)
90
100
80
SNR/SFDR (dBFS/dBc)
SNRFS
60
SFDR
40
20
SNR
60
50
40
30
10
–80
–70
–60
–50
–40
–30
–20
–10
0
0
10538-032
–90
INPUT AMPLITUDE (dBFS)
0
20
40
60
80
100
120
140
INPUT FREQUENCY (MHz)
160
180
200
図 35.fIN 対 SNR/SFDR
fSAMPLE = 125 MSPS、クロック分周器= 8、VREF = 1.3 V
図 32.入力振幅(AIN)対 SNR/SFDR
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
Rev. 0
SNR (dBFS)
20
0
–20
–100
70
10538-035
SNR/SFDR (dBFS/dBc)
80
－ 18/40 －
AD9653
データシート
200000
94
2.1 LSB RMS
180000
92
NUMBER OF HITS
SNR/SFDR (dBFS/dBc)
160000
SFDR (dBc)
90
88
86
84
140000
120000
100000
80000
60000
82
40000
SNR (dBFS)
20000
80
CODE
図 36.SNR/SFDR の温度特性
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
10538-039
N+9
N+8
N+7
N+6
N+5
N+4
N+3
N+2
N
N+1
N–1
N–2
N–3
N–4
N + 10
TEMPERATURE (°C)
N–5
80
N–6
60
N–7
40
N–8
20
10538-036
0
N–9
0
78
図 39.入力換算ノイズ・ヒストグラム
fSAMPLE = 125 MSPS、VREF = 1.3 V
100
4.5
90
DRVDD
1.5
70
PSRR (dB)
80
INL (LSB)
3.0
0
–1.5
60
50
40
AVDD
–3.0
30
–4.5
20
0
1
図 37.INL
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
10
FREQUENCY (MHz)
70
10538-040
OUTPUT CODE
10538-037
60000
54000
48000
42000
36000
30000
24000
18000
12000
6000
0
10
図 40.PSRR の周波数特性
fSAMPLE = 125 MSPS、VREF = 1.3 V
100
0.8
SFDR (dBc)
0.6
SNR/SFDR (dBFS/dBc)
80
DNL (LSB)
0.4
0.2
0
–0.2
–0.4
–0.6
SNR (dBFS)
60
40
20
OUTPUT CODE
20
60
80
100
SAMPLE RATE (MSPS)
図 41.サンプル・レート対 SNR/SFDR
fIN = 9.7 MHz、VREF = 1.3 V
図 38.DNL
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
Rev. 0
40
－ 19/40 －
120
10538-041
0
10538-038
60000
54000
48000
42000
36000
30000
24000
18000
12000
6000
0
–0.8
AD9653
データシート
100
SFDR (dBc)
SNR/SFDR (dBFS/dBc)
80
SNR (dBFS)
60
40
0
20
40
60
80
100
120
SAMPLE RATE (MSPS)
10538-042
20
図 42.サンプル・レート対 SNR/SFDR
fIN = 64 MHz、クロック分周器= 4、VREF = 1.3 V
Rev. 0
－ 20/40 －
AD9653
データシート
等価回路
AVDD
AVDD
350Ω
SCLK/DTP, SYNC,
AND PDWN
30kΩ
10538-047
10538-043
VIN±x
図 43.等価アナログ入力回路
図 47. SCLK/DTP、SYNC、PDWN 入力の等価回路
AVDD
10Ω
CLK+
AVDD
15kΩ
0.9V
AVDD
15kΩ
10538-044
10538-048
10Ω
CLK–
375Ω
RBIAS
AND VCM
図 48. RBIAS と VCM の等価回路
図 44.クロック入力等価回路
AVDD
AVDD
400Ω
SDIO/OLM
30kΩ
31kΩ
10538-049
10538-045
CSB
350Ω
図 45. SDIO/OLM 入力等価回路
図 49. CS入力等価回路
DRVDD
AVDD
V
D0–x, D1–x
V
V
D0+x, D1+x
375Ω
V
VREF
10538-050
10538-046
7.5kΩ
図 46.デジタル出力等価回路
Rev. 0
図 50.VREF 等価回路
－ 21/40 －
AD9653
データシート
動作原理
AD9653 は、マルチステージのパイプライン化 ADC です。各ス
テージは、前ステージのフラッシュ誤差を訂正するように十分
重なるようになっています。各ステージからの量子化された出
力は、デジタル補正ロジックで結合されて最終的に 16 ビットに
なります。シリアライザは、この変換したデータを 16 ビット出
力で送信します。パイプライン化されたアーキテクチャにより、
新しい入力サンプルに対して最初のステージが動作すると同時
に、残りのステージは先行しているサンプルに対して動作する
ことができます。サンプリングはクロックの立上がりエッジで
行われます。
最終ステージ以外のパイプラインの各ステージは、スイッチ
ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC
とステージ間残留アンプ(例えば乗算 D/A コンバータ(MDAC))に
より構成されています。この残留アンプは、再生された DAC
出力とパイプライン内の次のステージに対するフラッシュ入力
の差を増幅します。各ステージ内で冗長な 1 ビットを使って、
フラッシュ誤差のデジタル補正を可能にしています。最終ステ
ージはフラッシュ ADC のみで構成されています。
出力ステージのブロックで、データの整列、誤差補正、出力バ
ッファへの出力が行われます。その後、データはシリアル化さ
れ、フレームと出力クロックに同期化されます。
アナログ入力に対する考慮
AD9653 のアナログ入力は、差動入力信号処理用にデザインさ
れた差動のスイッチド・キャパシタ回路になっています。この
回路は広い同相モード範囲をサポートすると同時に、優れた性
能を維持することができます。電源電圧の 1/2 での入力同相モ
ード電圧は信号依存誤差を最小化するため、最適性能を提供し
ます。
さらに、Q の小さいインダクタまたはフェライト・ビーズを各
入力に接続して、アナログ入力の大きな差動容量を小さくする
ことにより、ADC の最大帯域幅を実現することができます。こ
のような低 Q インダクタまたはフェライト・ビーズの使用は、
コンバータのフロント・エンドを高い IF 周波数で駆動する際に
必要となります。差動コンデンサまたは 2 個のシングルエン
ド・コンデンサを入力に接続して、受動整合回路を設けること
ができます。これにより入力に最終的にローパス・フィルタが
形成されて、不要な広帯域幅ノイズが制限されます。詳細につ
いては、AN-742 アプリケーション・ノート、AN-827 アプリケ
ーション・ノート、アナログ・ダイアログ資料「TransformerCoupled Front-End for Wideband A/D Converters」(ボリューム 39、
2005 年 4 月)を参照してください。一般に、正確な値はアプリケ
ーションに依存します。
入力同相モード
AD9653 のアナログ入力は内部で DC バイアスされていません。
そのため、AC 結合のアプリケーションでは、ユーザーが外部
からこのバイアスを与える必要があります。最適性能を得るた
めには VCM = AVDD/2 となるようにデバイスを設定することが
推奨されますが、デバイスは広い範囲で適切な性能で機能しま
す(図 52 と図 53 参照)。
同相モード・リファレンス電圧が内蔵されており、VCM ピンに
出力されています。VCM ピンは、0.1μF のコンデンサにより
GND にバイパスする必要があります(アプリケーション情報参
照)。
最大 SNR 性能は、ADC を差動構成で最大スパンに設定したと
きに得られます。AD9653 の場合、入力振幅はリファレンス電
圧に依存します(表 11 参照)。
110
SFDR (dBc)
100
H
SNR/SFDR (dBFS/dBc)
90
CPAR
H
VIN+x
CSAMPLE
S
S
S
S
CSAMPLE
VIN–x
H
CPAR
70
60
50
10538-051
40
30
20
0.5
図 51.スイッチド・キャパシタ入力回路
0.6
0.7
0.8
0.9
1.0
1.1
1.2
1.3
COMMON-MODE VOLTAGE (V)
クロック信号により、入力回路がサンプル・モードとホール
ド・モードの間で交互に切り替えられます(図 51 参照)。入力回
路がサンプル・モードになったとき、信号ソースはサンプル・
コンデンサを充電して、クロック・サイクルの 1/2 以内に安定
する必要があります。各入力に小さい抵抗を直列に接続すると、
駆動源側の出力ステージから発生するピーク過渡電流を減少さ
せることに役立ちます。
－ 22/40 －
図 52.同相モード電圧対 SNR/SFDR
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.0 V
10538-052
H
Rev. 0
SNRFS (dBFS)
80
AD9653
データシート
110
内蔵リファレンス電圧の接続
AD9653 内部のコンパレータが SENSE ピンの電位を検出して、
リファレンスを表 11 に示す 3 つのモードのいずれかに設定しま
す。SENSE をグラウンドに接続すると、リファレンス・アン
プ・スイッチが内蔵抵抗分圧器に接続されて(図 54 参照)、
VREF ピン電圧 VREF が 1.0 V に設定されます。SENSE を外付け
抵抗分圧器に接続すると(図 55 参照)、VREF は次式の値になりま
す。
SFDR (dBc)
SNR/SFDR (dBFS/dBc)
90
SNRFS (dBFS)
80
70
60
50
73&' = 0.5 × 1 +

40
30
0.7
0.8
0.9
1.0
1.1
1.2
1.3
COMMON-MODE VOLTAGE (V)
ここで、
7 kΩ ≤ (R1 + R2) ≤ 10 kΩ
10538-053
20
0.6
3 

3 
VIN+A
VIN–A
図 53.同相モード電圧対 SNR/SFDR
fIN = 9.7 MHz、fSAMPLE = 125 MSPS、VREF = 1.3 V
ADC
CORE
差動入力構成
AD9653 を能動的または受動的に駆動する方法は複数あります
が、最適性能は、アナログ入力を差動で駆動したときに得られ
ます。差動ダブル・バラン構成で AD9653 を駆動すると、優れ
た性能とベースバンド・アプリケーションで ADC に対する柔
軟なインターフェースが実現できます(図 56 参照)。
SNR が重要なパラメータとなるアプリケーションでは、差動ト
ランス結合が推奨される入力構成です(図 57 参照)。これは、大
部分のアンプのノイズ性能は、AD9653 の真の性能を実現する
ために不十分であるためです。
どの構成でも、シャント・コンデンサ C の値は入力周波数に依
存するため、小さくするか、削除する必要があります。
AD9653 入力をシングルエンドで駆動することは推奨できませ
ん。
VREF
1.0µF
0.1µF
SELECT
LOGIC
SENSE
0.5V
10538-054
100
AD9653
図 54.1.0 V 内蔵リファレンス電圧の構成
VIN+A
VIN–A
リファレンス電圧
ADC
CORE
AD9653 には、安定かつ正確なリファレンス電圧が内蔵されて
います。VREF は、内蔵 1.0 V リファレンスから、または外部供
給の 1.0 V～1.3 V リファレンス電圧から供給するか、あるいは
内蔵リファレンス電圧に外付け抵抗分圧器を接続してリファレ
ンス電圧をユーザー設定することができます。種々のリファレ
ンス・モードを内蔵リファレンス電圧の接続のセクションと外
部リファレンス電圧による動作のセクションにまとめます。
VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ
い 0.1 μF のセラミック・コンデンサとの並列接続により外部で
グラウンドにバイパスする必要があります。
VREF
1.0µF
+
0.1µF
SELECT
LOGIC
R2
SENSE
R1
AD9653
10538-055
0.5V
図 55.プログラマブルな内蔵リファレンス電圧の構成
表 11.リファレンス構成の一覧
Selected Mode
Fixed Internal Reference
Programmable Internal Reference
Fixed External Reference
1
SENSE Voltage (V)
AGND to 0.2
Tie to external R-divider
(see Figure 55)
AVDD
Resulting VREF (V)
1.0 internal
0.5 × (1 + R2/R1), example: R1 = 3.5 kΩ, R2
= 5.6 kΩ for VREF = 1.3 V1
1.0 to 1.3 applied to external VREF pin1
VREF = 1.3 V での通常動作は、0°C～85°C の温度範囲でサポートされています。
Rev. 0
－ 23/40 －
Resulting Differential Span
(V p-p)
2.0
2 × VREF
2.0 to 2.6
AD9653
データシート
0.1µF
0.1µF
R
VIN+x
33Ω
33Ω
C
*C1
2V p-p
C
ADC
5pF
33Ω
0.1µF
R
VCM
VIN–x
ET1-1-I3
33Ω
C
*C1
200Ω
0.1µF
C
0.1µF
*C1 IS OPTIONAL
10538-056
R
図 56.ベースバンド・アプリケーション向けの差動ダブル・バラン入力構成
ADT1-1WT
1:1 Z RATIO
R
*C1
VIN+x
33Ω
2V p-p
49.9Ω
C
ADC
5pF
R
33Ω
VIN–x
VCM
*C1
0.1µF
0.1μF
*C1 IS OPTIONAL
10538-057
200Ω
図 57.ベースバンド・アプリケーション向けの差動トランス結合構成
0
ゲイン・マッチングを改善するために、AD9653 の内蔵リファ
レンス電圧を使って複数のコンバータを駆動する場合、他のコ
ンバータによるリファレンス電圧への負荷を考慮する必要があ
ります。図 58 と図 59 に内蔵リファレンスが負荷から受ける影
響を示します。
–1
–2
VREF ERROR (%)
INTERNAL VREF = 1.3V
0
–0.5
–1.0
INTERNAL VREF = 1.0V
–4
–5
–6
–7
–2.0
–8
–2.5
–9
0
–3.0
0.5
1.0
1.5
2.0
2.5
LOAD CURRENT (mA)
–3.5
3.0
10538-059
VREF ERROR (%)
–1.5
–3
図 59.負荷電流対 VREF = 1.3 V 誤差
–4.0
–5.0
0
0.5
1.0
1.5
2.0
2.5
LOAD CURRENT (mA)
図 58.負荷電流対 VREF = 1.0 V 誤差
Rev. 0
3.0
10538-058
–4.5
外部リファレンス電圧による動作
ADC のゲイン精度を向上させる場合または温度ドリフト特性を
改善する場合、外部リファレンス電圧の使用が必要となること
があります。図 60 と図 61 に、それぞれ 1.0 V モードと 1.3 V モ
ードについて、代表的な内蔵リファレンスのドリフト特性を示
します。
－ 24/40 －
AD9653
データシート
4
換されます。
RF バラン構成は 125 MHz～1 GHz のクロック周波数に、RF ト
ランスは 20 MHz～200 MHz のクロック周波数に、それぞれ推
奨されます。トランス／バランの 2 次側に互いに逆向きに接続
されたショットキ・ダイオードが、AD9653 に入力されるクロ
ックを約 0.8 Vp-p 差動に制限します。
この機能は、クロックの大きな電圧振幅が AD9653 の別の部分
に混入することを防止すると同時に、低ジッタ性能にとって重
要な、信号の高速な立上がり時間と立下がり時間を維持します。
ただし、ダイオード容量は 500 MHz より上の周波数で効いてき
ます。適切な信号制限ダイオードの選択には注意が必要です。
2
VREF ERROR (mV)
0
–2
–4
–6
10
35
85
60
TEMPERATURE (°C)
0.1µF
CLOCK
INPUT
CLK+
ADC
0.1µF
CLK–
10
SCHOTTKY
DIODES:
HSMS2822
0.1µF
図 62.トランス結合の差動クロック(最大 200 MHz)
5
VREF ERROR (mV)
0.1µF
100Ω
50Ω
図 60.VREF = 1.0 V ドリフト(typ)
XFMR
10538-062
–15
Mini-Circuits®
ADT1-1WT, 1:1 Z
10538-060
–8
–40
0
0.1µF
CLOCK
INPUT
–5
0.1µF
CLK+
50Ω
ADC
0.1µF
0.1µF
CLK–
–10
0
20
40
60
TEMPERATURE (°C)
80
図 61.VREF = 1.3 V ドリフト(typ)
SENSE ピンを AVDD に接続すると、内蔵リファレンス電圧が
ディスエーブルされて、外部リファレンス電圧の使用が可能に
なります。内蔵リファレンス・バッファに対して、等価 7.5 kΩ
を持つ外部リファレンスが負荷になります(図 50 参照)。内蔵リ
ファレンス・バッファは、ADC コアに対して正側と負側のフル
スケール・リファレンスを発生します。
SENSE ピンをフローティングのままにすることは推奨できませ
ん。
クロック入力の考慮事項
最適性能を得るためには、AD9653 のサンプル・クロック入力
CLK+と CLK-を差動信号で駆動する必要があります。信号は、
一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピ
ンに AC 結合されます。これらのピンは内部でバイアスされる
ため(図 44 参照)、外付けバイアスは不要です。
クロック入力オプション
AD9653 は非常に柔軟なクロック入力構造を持っています。ク
ロック入力としては、CMOS、LVDS、LVPECL、または正弦波
信号が可能です。使用する信号タイプによらず、クロック・ソ
ース・ジッタは、ジッタについての考慮事項のセクションで説
明するように、最も大きな問題です。
図 62 と図 63 に、AD9653 をクロック駆動する 2 つの望ましい
方法を示します(CLK ドライバの前で最大 1 GHz のクロック・
レート)。ジッタの少ないクロック・ソースは、RF バランまた
は RF トランスを使ってシングルエンド信号から差動信号に変
Rev. 0
10538-063
図 63.バラン結合の差動クロック(最大 1 GHz)
低ジッタ・クロックが使用できない場合、もう１つのオプショ
ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合
することです ( 図 64 参照 ) 。 AD9510/AD9511/AD9512/
AD9513/AD9514/AD9515/AD9516/AD9517 クロック・ドライバ
は、優れたジッタ性能を提供します。
3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック
入力ピンへ AC 結合する方法です ( 図 65 参照 ) 。
AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/
AD9517 クロック・ドライバは、優れたジッタ性能を提供しま
す。
アプリケーションによっては、サンプル・クロック入力をシン
グルエンド 1.8 V CMOS 信号で駆動できる場合があります。こ
のようなアプリケーションでは、CLK+ピンを CMOS ゲートで
直接駆動し、CLK-ピンは 0.1 μF コンデンサによりグラウンドへ
バイパスします( 図 66 参照)。
0.1µF
0.1µF
CLOCK
INPUT
CLK+
0.1µF
CLOCK
INPUT
－ 25/40 －
AD951x
PECL DRIVER
100Ω
ADC
0.1µF
CLK–
50kΩ
50kΩ
240Ω
240Ω
図 64.差動 PECL サンプル・クロック(最大 1 GHz)
10538-064
–20
10538-061
–15
–40
SCHOTTKY
DIODES:
HSMS2822
AD9653
データシート
84
0.1µF
0.1µF
CLOCK
INPUT
0.1µF
AD951x
LVDS DRIVER
100Ω
ADC
80
0.1µF
SNR (dBFS)
CLK–
50kΩ
10538-065
CLOCK
INPUT
82
CLK+
50kΩ
図 65.差動 LVDS サンプル・クロック(最大 1 GHz)
SNRFS (DCS ON)
78
SNRFS (DCS OFF)
76
74
VCC
CLOCK
INPUT
50Ω1
1kΩ
72
AD951x
CMOS DRIVER
OPTIONAL
0.1µF
100Ω
1kΩ
CLK+
70
40
ADC
45
50
55
60
DUTY CYCLE (%)
10538-076
0.1µF
CLK–
150Ω
RESISTOR IS OPTIONAL.
図 67.DCS のオン／オフ対 SNR、VREF = 1.0 V
10538-066
0.1µF
84
図 66.シングルエンド 1.8 V CMOS 入力クロック
(最大 200 MHz)
82
SNRFS (DCS ON)
80
クロック・デューティ・サイクル
代表的な高速 ADC では両クロック・エッジを使って、様々な
内部タイミング信号を発生しているため、クロックのデューテ
ィ・サイクルの影響を大きく受けます。一般に、ダイナミック
性能特性を維持するためにはクロック・デューティ・サイクル
の許容誤差は±5%以内である必要があります。
AD9653 は、非サンプリング・エッジ(立下がり)の再タイミング
を行って、公称 50%のデューティ・サイクルを持つ内部クロッ
ク信号を発生するデューティ・サイクル・スタビライザ(DCS)
を内蔵しています。この機能により、クロック入力デューテ
ィ・サイクルが 50%から規定の±5%以上変化した場合に、性能
低下が抑えられます。図 67 と図 68 に示すように、DCS をオン
にすると、ノイズ性能と歪み性能はデューティ・サイクルの広
い範囲でほぼ平坦です。
SNR (dBFS)
入力クロック・ドライバ
AD9653 は、入力クロックを 1～8 分周できる入力クロック分周
器を内蔵しています。
AD9653 のクロック分周器は外部 SYNC 入力を使って同期させ
ることができます。レジスタ 0x109 のビット 0 とビット 1 を使
うと、各 SYNC 信号で、またはレジスタが書込まれた後の最初
の SYNC 信号で、クロック分周器を再同期することができます。
有効な SYNC により、クロック分周器は初期状態にリセットさ
れます。この同期機能を使うと、複数のデバイスに位相の一致
したクロック分周器を持たせることができるので、同時入力サ
ンプリングが保証されます。
SNRFS (DCS OFF)
78
76
74
70
40
45
50
55
DUTY CYCLE (%)
60
10538-077
72
図 68.DCS のオン／オフ対 SNR、VREF = 1.3 V
それでも、入力での立上がりエッジのジッタは問題であり、内
部安定化回路で容易に減少させることはできません。デューテ
ィ・サイクル制御ループは、公称 20 MHz 以下のクロック・レ
ートでは機能しません。このループは時定数を持っているため、
クロック・レートがダイナミックに変わるときは、これをアプ
リケーションで考慮する必要があります。ダイナミックにクロ
ック周波数が増減した後に、DCS ループが入力信号に再ロック
するまで、1.5 µs～5 µs の待ち時間が必要です。
ジッタについての考慮事項
高速な高分解能 ADC は、クロック入力の品質に敏感です。与
えられた入力周波数(fA)でジッタ(tJ)のみにより発生する SNR 性
能の低下は次式で計算されます。


1

 2π × G ×U 
+ 
"

SNR の低下= 20 log10 
この式で、rms アパーチャ・ジッタは、クロック入力、アナロ
グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ
ースの 2 乗和平方根を表します。IF アンダーサンプリング・ア
プリケーションは、特にジッタに敏感です(図 69)。
Rev. 0
－ 26/40 －
AD9653
データシート
ジッタが AD9653 のダイナミックレンジに影響を与えるケース
では、クロック入力はアナログ信号として扱う必要があります。
クロック・ドライバの電源は ADC 出力ドライバの電源と分離
して、クロック信号がデジタル・ノイズから変調を受けないよ
うにする必要があります。低ジッタの水晶制御オシレータは最
適なクロック源です。クロックが別のタイプのソース(ゲーティ
ング、分周、またはその他の方法)から発生される場合、最終ス
テップで元のクロックを使って再タイミングする必要がありま
す。
ジッタ性能の詳細については、ADC にも関係するため、AN501 アプリケーション・ノートと AN-756 アプリケーション・ノ
ートを参照してください。
130
RMS CLOCK JITTER REQUIREMENT
120
110
16 BITS
90
14 BITS
SNR (dB)
100
デジタル出力とタイミング
80
12 BITS
70
10 BITS
60
0.125ps
0.25ps
0.5ps
1.0ps
2.0ps
8 BITS
50
40
1
10
100
ANALOG INPUT FREQUENCY (MHz)
10538-067
30
1000
図 69.入力周波数およびジッタ対理論 SNR
消費電力とパワーダウン・モード
図 70 に示すように、AD9653 で消費される電力はサンプル・レ
ートに比例します。デジタル消費電力は主に DRVDD 電源と
LVDS 出力ドライバのバイアス電流で決まるため、あまり変わ
りません。
0.60
0.55
ANALOG CORE POWER (W)
PDWN ピンをロー・レベルにすると、AD9653 は通常動作モー
ドに戻ります。PDWN はデジタル出力ドライバ電源(DRVDD)を
基準にしているため、この電源電圧を超えることはできません。
パワーダウン・モードでの低消費電力は、リファレンス電圧、
リファレンス・バッファ、バイアス回路、クロックをシャット
ダウンすることにより、実現されています。パワーダウン・モ
ードに入ると、内蔵コンデンサは放電するため、通常動作に戻
るときには再充電する必要があります。このため、ウェイクア
ップ時間はパワーダウン・モードに留まる時間に関係し、パワ
ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな
ります。SPI ポート・インターフェースを使うときは、ADC を
パワーダウン・モードまたはスタンバイ・モードにする必要が
あります。スタンバイ・モードにすると、高速なウェイクアッ
プ時間が必要な場合、内蔵リファレンス回路を動作させたまま
にしておくことができます。これらの機能の詳細については、
メモリ・マップのセクションを参照してください。
0.50
0.45
VREF = 1.3V
AD9653 の差動出力は、デフォルトのパワーアップ時に ANSI644 LVDS 規格に準拠します。この機能は、SPI を介して低消費
電力(IEEE 1596.3 規格と同様の縮小信号オプション)に変更する
ことができます。LVDS ドライバの電流は内部で発生され、各
出力での出力電流公称値は 3.5 mA に設定されます。LVDS レシ
ーバ入力に接続される 100 Ω の差動終端抵抗は、レシーバ側で
公称 350 mV (差動 700 mV p-p)の振幅を発生させます。
縮小レンジ・モードで動作する場合、出力電流は 2 mA に減少
します。これにより、レシーバの 100 Ω 終端での振幅は 200 mV
(差動 400 mV p-p )になります。
AD9653 の LVDS 出力によりカスタム ASIC や FPGA 内にある
LVDS レシーバとのインターフェースが可能になり、ノイズの
多い環境で優れたスイッチング性能を得ることができます。100
Ω の終端抵抗をできるだけレシーバの近くに接続した 1 対１回
路の使用が推奨されます。遠端でレシーバ終端がない場合、ま
たは差動パターン配線が良くない場合には、タイミング誤差が
発生します。このようなタイミング誤差を防止するため、パタ
ーン長を 24 インチ以下に抑え、差動出力パターンを同じ長さで
互いに近い配置にすることが推奨されます。適切なパターン長
と配置の FCO とデータ・ストリームの例を図 71 に示します。
図 72 に縮小レンジ・モードでの LVDS 出力タイミング例を示
します。
VREF = 1.0V
0.40
0.35
0.30
0.20
20
40
60
80
SAMPLE RATE (MSPS)
100
120
10538-068
0.25
SPI ポートによるか、または PDWN ピンをハイ・レベルにする
と、AD9653 はパワーダウン・モードになります。この状態で、
ADC の消費電力は 2 mW (typ)になります。パワーダウン時は、
出力ドライバはハイ・インピーダンス状態になります。
Rev. 0
－ 27/40 －
D0 500mV/DIV
D1 500mV/DIV
DCO 500mV/DIV
FCO 500mV/DIV
4ns/DIV
図 71.ANSI-644 モード(デフォルト)での
LVDS 出力タイミング例
10538-069
図 70.fSAMPLE 対アナログ・コア消費電力、fIN = 9.7 MHz、
4 チャンネル
AD9653
データシート
500
EYE: ALL BITS
ULS: 8000/414024
EYE DIAGRAM VOLTAGE (mV)
400
300
200
100
0
–100
–200
–300
–400
–500
4ns/DIV
–0.8ns
10538-070
D0 400mV/DIV
D1 400mV/DIV
DCO 400mV/DIV
FCO 400mV/DIV
–0.4ns
0ns
0.4ns
–0.8ns
12k
図 72.縮小レンジ・モードでの LVDS 出力タイミング例
TIE JITTER HISTOGRAM (Hits)
10k
ANSI-644 規格(デフォルト)データ・アイを使用した LVDS 出力
例と、標準 FR-4 材上でパターン長を 24 インチ以下とした場合
のタイム・インターバル誤差(TIE)ジッタのヒストグラム例を図
73 に示します。
500
EYE: ALL BITS
ULS: 7000/400354
300
6k
4k
2k
200
100
0k
–800ps –600ps –400ps –200ps
0
–100
0ps
200ps
400ps
600ps
10538-072
EYE DIAGRAM VOLTAGE (mV)
400
8k
図 74.標準 FR-4 材料上でパターン長を 24 インチ以上にした
ANSI-644 モードの LVDS 出力のデータ・アイ、外付け 100 Ω
遠端終端のみ
–200
–300
–400
–500
–0.8ns
–0.4ns
0ns
0.4ns
0.8ns
7k
TIE JITTER HISTOGRAM (Hits)
6k
5k
4k
3k
2k
0
200ps
250ps
300ps
350ps
400ps
450ps
500ps
10538-071
1k
図 73.標準 FR-4 材料上でパターン長を 24 インチ以下にした
ANSI-644 モードの LVDS 出力のデータ・アイ、外付け 100 Ω
遠端終端のみ
Rev. 0
図 74 には、標準 FR-4 材上でパターン長を 24 インチ以上にした
場合の例を示します。TIE ジッタ・ヒストグラムに、エッジが
理想位置からずれることによるデータ・アイ開口の減少が反映
されていることに注意してください。パターン長が 24 インチを
超える場合に、波形がデザイン上のタイミング条件を満たすか
否かはユーザーの判断によります。追加の SPI オプションを使
うと、4 つの出力すべての内部終端を大きくして(電流を増やし
て)、長いパターンを駆動することができます。これは、レジス
タ 0x15 を設定して実現することができます。これにより、デー
タ・エッジの立上がり時間と立下がり時間がシャープになり、
ビット・エラーが少なくなりますが、このオプションを使うと
DRVDD 電源の消費電力が大きくなります。
出力データのデフォルト・フォーマットは 2 の補数です。出力
コーディング・フォーマットの例を表 12 に示します。出力デー
タ・フォーマットをオフセット・バイナリへ変更するときは、
メモリ・マップのセクションを参照してください。
各 ADC からのデータはシリアル化されて、DDR モードで 2 レ
ーンの別々のチャンネルから出力されます。各シリアル・スト
リームのデータレートは等しく 16 ビット×サンプル・クロッ
ク・レートで、最大 500 Mbps/レーン[(16 ビット×125 MSPS)/(2
× 2) = 500 Mbps/レーン]です。最小変換レートは 20 MSPS(typ)
です。この機能のイネーブルについては、メモリ・マップのセ
クションを参照してください。
－ 28/40 －
AD9653
データシート
AD9653 からのデータのキャプチャに役立てるため、2 個の出力
クロックが用意されています。DCO は出力データのクロックと
して使われ、デフォルトの動作モードに対してサンプリング・
クロック(CLK)レートの 4 倍です。データは AD9653 からクロッ
ク駆動により出力され、ダブル・データレート(DDR)でのキャ
プチャをサポートする DCO の立上がりエッジと立下がりエッ
ジでキャプチャすることができます。FCO は新しい出力バイト
の開始を知らせるために使い、1×フレーム・モードではサンプ
リング・クロック・レートに一致します。詳細については、タ
イミング図のセクションを参照してください。
SPI を使用する場合、DCO の位相をデータ・エッジに対して
60°単位で増加させることができます。この機能を使うと、必要
に応じてシステムのタイミング・マージンを調整することがで
きます。図 2 に示すデフォルトの DCO+と DCO−のタイミング
は、出力データ・エッジに対して 90°です。
図 2 に示すデフォルト・モードでは、データ出力シリアル・ス
トリーム内で MSB が先頭です。データ出力シリアル・ストリ
ーム内で LSB が先頭になるように SPI を使って変更することが
できます。
12 種類のデジタル出力テスト・パターン・オプションがあり、
これらは SPI を使って開始させることができます。この機能は、
レシーバ・キャプチャとタイミングを確認する際に便利です。
出力ビット・シーケンシング・オプションについては、表 13 を
参照してください。幾つかのテスト・パターンは、2 種類のシ
リアル・シーケンシャル・ワードを持っているため、選択した
テスト・パターンに応じて種々の方法で切り替えることができ
ます。幾つかのパターンはデータ・フォーマット選択オプショ
ンに準拠していないことに注意してください。さらに、カスタ
ムのユーザー定義テスト・パターンを 0x19、0x1A、0x1B、
0x1C の各レジスタ・アドレスへ割り当てることができます。
表 12.デジタル出力コーディング
Input (V)
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
Condition (V)
<−VREF − 0.5 LSB
−VREF
0V
+VREF − 1.0 LSB
>+VREF − 0.5 LSB
Offset Binary Output Mode
0000 0000 0000 0000
0000 0000 0000 0000
1000 0000 0000 0000
1111 1111 1111 1111
1111 1111 1111 1111
Twos Complement Mode
1000 0000 0000 0000
1000 0000 0000 0000
0000 0000 0000 0000
0111 1111 1111 1111
0111 1111 1111 1111
表 13.柔軟な出力テスト・モード
Output Test
Mode Bit
Sequence
0000
0001
Pattern Name
Off (default)
Midscale short
Digital Output Word 1
N/A
1000 0000 0000 0000 (16-bit)
Digital Output Word 2
N/A
N/A
Subject to
Data Format
Select
N/A
Yes
0010
+Full-scale short
0000 0000 0000 0000 (16-bit)
N/A
Yes
0011
−Full-scale short
0000 0000 0000 0000 (16-bit)
N/A
Yes
0100
0101
Checkerboard
PN sequence long
1010 1010 1010 1010 (16-bit)
N/A
0101 0101 0101 0100 (16-bit)
N/A
No
Yes
0110
PN sequence short
N/A
N/A
Yes
0111
1000
1001
1010
1011
One-/zero-word toggle
User input
1-/0-bit toggle
1× sync
One bit high
111 1111 1111 1100 (16-bit)
Register 0x19 to Register 0x1A
1010 1010 1010 1000 (16-bit)
0000 0001 1111 1100 (16-bit)
1000 0000 0000 0000 (16-bit)
0000 0000 0000 0000 (16-bit)
Register 0x1B to Register 0x1C
N/A
N/A
N/A
No
No
No
No
No
1100
Mixed frequency
1010 0001 1001 1100 (16-bit)
N/A
No
Rev. 0
－ 29/40 －
Notes
Offset binary code
shown
Offset binary code
shown
Offset binary code
shown
PN23
ITU 0.150
X23 + X18 + 1
PN9
ITU 0.150
X9 + X5 + 1
Pattern associated
with the external
pin
AD9653
データシート
PN シーケンス・ショート・パターンは、各 29 − 1 すなわち 511
ビットごとに繰り返す擬似ランダム・ビット・シーケンスを発
生します。PN シーケンスの説明と発生方法は、ITU-T 0.150
(05/96)規格のセクション 5.1 に記載されています。シード値は
全ビット 1 です(初期値については表 14 を参照)。出力は、MSB
ファースト・フォーマットのシリアル PN9 シーケンスをパラレ
ル表現したものです。先頭の出力ワードは、MSB に位置合わせ
した PN9 シーケンスの先頭 14 ビットです。
PN シーケンス・ロング・パターンは、各 223 − 1 すなわち
8,388,607 ビットごとに繰り返す擬似ランダム・ビット・シーケ
ンスを発生します。PN シーケンスの説明と発生方法は、ITU-T
0.150 (05/96)規格のセクション 5.6 に記載されています。シード
値は全ビット 1 であり(初期値については表 14 を参照)、AD9653
では ITU 規格に対してビット・ストリームを逆にしています。
出力は、MSB ファースト・フォーマットのシリアル PN23 シー
ケンスをパラレル表現したものです。先頭の出力ワードは、
MSB に位置合わせした PN23 シーケンスの先頭 14 ビットです。
表 14.PN シーケンス
Sequence
PN Sequence Short
PN Sequence Long
Initial
Value
First Three Output Samples
(MSB First) Twos
Complement
0x1FE0
0x1FFF
0x1DF1, 0x3CC8, 0x294E
0x1FE0, 0x2001, 0x1C00
SDIO/OLM ピン
SPI 動作モードが不要なアプリケーションでは、CSB ピンを
AVDD に接続し、SDIO/OLM ピンにより表 15 に従って出力レー
ン・モードを制御します。
CSB ピンを AVDD へ接続した場合、AD9653 の DCS がデフォル
トでオンになり、デバイスを SPI モードにしない限りオン状態
を維持するので、SPI から制御されることに注意してください。
DCS の詳細については、クロック・デューティ・サイクルのセ
クションを参照してください。
SDIO/OLM ピンを使用しないアプリケーションでは、CSB を
AVDD へ接続する必要があります。1 レーン・モードを使用す
る場合、変換レートを 62.5 MSPS 以下にして、1 Gbps の最大出
力レートを満たすようにしてください。
OLM Pin Voltage
AVDD (Default)
GND
Rev. 0
Output Mode
Two-lane. 1× frame, 16-bit serial output
One-lane. 1× frame, 16-bit serial output
表 16.デジタル・テスト・パターンのピン設定
Selected DTP
Normal Operation
DTP
DTP Voltage
10 kΩ to AGND
AVDD
Resulting
D0±x and D1±x
Normal operation
1000 0000 0000 0000
SPI ポートからコマンドを与えると、その他およびカスタムの
テスト・パターンも観測することができます。オプションの詳
細については、メモリ・マップのセクションを参照してくださ
い。
これらの追加デジタル出力タイミング機能の、SPI を介する変
更方法については、メモリ・マップのセクションを参照してく
ださい。
表 15.出力レーン・モードのピン設定
SCLK/DTP ピン
SCLK/DTP ピンを使って、SPI 動作モードが不要なアプリケーシ
ョンに対してデジタル・テスト・パターン(DTP)を選択します。
デバイスのパワーアップ時にこのピンと CSB ピンをハイ・レベ
ルにすると、シングル・デジタル・テスト・パターンをイネー
ブルすることができます。SCLK/DTP を AVDD に接続すると、
ADC チャンネルはパターン 1000 0000 0000 0000 をシフト出力し
ます。FCO と DCO は通常通りに動作しますが、すべてのチャ
ンネルは繰り返しテスト・パターンをシフト出力します。この
パターンを使うと、FCO、DCO、出力データの間のタイミング
調整を行うことができます。このピンは、GND へ接続した 10
kΩ 抵抗を内蔵しています。このピンは解放のままにしておくこ
とができます。
CSB ピン
SPI 動作モードが不要なアプリケーションでは、CSB ピンを
AVDD へ接続する必要があります。CSB をハイ・レベルに接続
すると、SCLK と SDIO のすべての情報が無視されます。
CSB ピンを AVDD へ接続した場合、AD9653 の DCS がデフォル
トでオンになり、デバイスを SPI モードにしない限りオン状態
を維持するので、SPI から制御されることに注意してください。
DCS の詳細については、クロック・デューティ・サイクルのセ
クションを参照してください。
RBIAS ピン
ADC の内部コア・バイアス電流を設定するときは、グラウンド
と RBIAS ピンとの間に 1%許容誤差の 10.0 kΩ 抵抗を接続して
ください。
出力テスト・モード
出力テスト・オプションを表 13 に示します。これらは、アドレ
ス 0x0D の出力テスト・モード・ビットから制御されます。出
力テスト・モードをイネーブルすると、ADC のアナログ・セク
ションがデジタル・バックエンド・ブロックから切り離され、
テスト・パターンが出力フォーマッティング・ブロックを通し
て実行されます。テスト・パターンのいくつかは出力フォーマ
ッティングが行われ、行われないものもあります。レジスタ
0x0D のビット 4 またはビット 5 をセットすることにより、PN
シーケンス・テストの PN ジェネレータをリセットすることが
できます。これらのテストはアナログ信号の有無によらず(有り
の場合、アナログ信号は無視されます)実行することができます
が、エンコード・クロックは必要です。詳細については、アプ
リケーション・ノート AN-877「SPI を使った高速 ADC へのイ
ンターフェース」を参照してください。
－ 30/40 －
AD9653
データシート
シリアル・ポート・インターフェース(SPI)
AD9653 シリアル・ポート・インターフェース(SPI)を使うと、
ADC 内部に用意されている構造化されたレジスタ・スペースを
介してコンバータの特定の機能または動作を設定することがで
きます。SPI を使うと、アプリケーションに応じて、柔軟性と
カスタマイズ性が向上します。シリアル・ポートを介してアド
レスがアクセスされ、ポートを介して読み書きすることができ
ます。メモリは、バイトで構成されており、さらにフィールド
に分割できます。これについてはメモリ・マップのセクション
に記載してあります。詳細については、アプリケーション・ノ
ート AN-877「SPI を使った高速 ADC へのインターフェース」
を参照してください。
CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせ
により、フレームの開始が指定されます。シリアル・タイミン
グの例とその定義を図 75 と表 7 に示します。
CSB を使用するその他のモードもあります。CSB はロー・レベ
ルに固定することができ、これによりデバイスが常時イネーブ
ルされます。これはストリーミングと呼ばれます。CSB をバイ
ト間でハイ・レベルに維持して外部タイミングを延ばすことが
できます。CSB をハイ・レベルに固定すると、SPI 機能はハ
イ・インピーダンス・モードになります。このモードではすべ
ての SPI ピンは 2 つ目の機能になります。
命令フェーズでは、16 ビット命令が送信されます。命令フェー
ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに
より指定されます。
命令フェーズでは、ワード長の他に、シリアル・フレームが読
出し動作または書込み動作のいずれであるかを指定します。こ
れにより、シリアル・ポートをチップへの書込みまたは内蔵メ
モリ値の読出しに使うことができます。マルチバイト・シリア
ル・データの先頭バイトの先頭ビットは、発行されているのが
読出しコマンドまたは書込みコマンドのいずれであるかを表示
します。命令がリードバック動作の場合、リードバックを実行
すると、シリアル・データ入力／出力(SDIO)ピンの方向がシリ
アル・フレーム内の該当するポイントで入力から出力へ変わり
ます。
すべてのデータは 8 ビット・ワードで構成されます。データは、
MSB ファースト・モードまたは LSB ファースト・モードで送信
することができます。MSB ファースト・モードはパワーアップ
時のデフォルトであり、SPI ポート設定レジスタを使って変え
ることができます。この機能およびその他の詳細については、
アプリケーション・ノート AN-877「SPI を使った高速 ADC へ
のインターフェース」を参照してください。
SPI を使う設定
この ADC の SPI は、SCLK ピン、SDIO ピン、CSB ピンの 3 本
のピンにより定義されます( 表 17 参照)。SCLK (シリアル・クロ
ック)ピンは、ADC に対する読出し／書込みデータの同期に使
用されます。SDIO (シリアル・データ入力／出力)ピンは 2 つの
機能で共用されるピンであり、内部 ADC メモリ・マップ・レジ
スタに対するデータの送受信に使われます。CSB (チップ・セレ
クト・バー)はアクティブ・ローのコントロール信号であり、読
出しサイクルと書込みサイクルをイネーブル／ディスエーブル
します。
表 17.シリアル・ポート・インターフェース・ピン
Pin
SCLK
SDIO
CSB
Function
Serial clock. The serial shift clock input, which is used to
synchronize serial interface reads and writes.
Serial data input/output. A dual-purpose pin that typically serves
as an input or an output, depending on the instruction being sent
and the relative position in the timing frame.
Chip select bar. An active low control that gates the read and
write cycles.
tHIGH
tDS
tS
tDH
tCLK
tH
tLOW
CSB
SDIO DON’T CARE
DON’T CARE
R/W
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
図 75.シリアル・ポート・インターフェースのタイミング図
Rev. 0
－ 31/40 －
D2
D1
D0
DON’T CARE
10538-073
SCLK DON’T CARE
AD9653
データシート
ハードウェア・インターフェース
表 17 に示すピンにより、ユーザーの書込みデバイスと AD9653
のシリアル・ポートとの間の物理インターフェースが構成され
ています。SCLK ピンと CSB ピンは、SPI インターフェースを
使用するときは入力として機能します。SDIO ピンは双方向で、
書込みフェーズでは入力として、リードバック時は出力として、
それぞれ機能します。
SPI インターフェースは、FPGA またはマイクロコントローラか
ら制御できるように十分な柔軟性を持っています。SPI 設定の
一方法は、AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。
コンバータのフル・ダイナミック性能が必要な区間では、SPI
ポートをアクティブにしないようにしておく必要があります。
SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同
期しているため、これらの信号からのノイズがコンバータ性能
を低下させることがあります。内蔵 SPI バスを他のデバイスに
対して使うことが便利な場合には、このバスと AD9653 との間
にバッファを設けて、クリティカルなサンプリング区間にコン
バータ入力でこれらの信号が変化することを防止することが必
要になります。
SPI インターフェースを使用しない場合には、幾つかのピンは
共用ピンとして機能します。デバイス・パワーオン時にピンを
DRVDD またはグラウンドに接続すると、それらのピンは特定
の機能として使われます。表 15 と表 16 に、AD9653 でサポート
しているストラップ接続可能な機能を示します。
SPI からアクセス可能な機能
表 18 に、SPI からアクセスできる一般的な機能の簡単な説明を
示します。これらの機能は、アプリケーション・ノート AN-877
「SPI を使った高速 ADC へのインターフェース」で詳しく説明
しています。AD9653 デバイスに固有な機能は次の表 19 外部メ
モリ・マップ・レジスタ・テーブルに説明します。
表 18.SPI を使ってアクセスできる機能
Feature Name
Power Mode
Clock
Offset
Test I/O
SPI を使わない設定
SPI コントロール・レジスタにインターフェースしないアプリ
ケーションでは、SDIO/OLM ピン、SCLK/DTP ピン、PDWN ピ
ンは、独立した CMOS 互換のコントロール・ピンとして機能し
ます。デバイスがパワーアップすると、これらのピンは出力レ
ーン・モード、デジタル・テスト・パターン、パワーダウン機
Rev. 0
能制御用のスタティック・コントロール・ラインとして使用さ
れるものと見なされます。このモードでは、CSB ピンを AVDD
に接続する必要があります。この接続により、シリアル・ポー
ト・インターフェースがディスエーブルされます。
CSB ピンを AVDD へ接続した場合、AD9653 の DCS がデフォル
トでオンになり、デバイスを SPI モードにしない限りオン状態
を維持するので、SPI から制御されることに注意してください。
DCS の詳細については、クロック・デューティ・サイクルのセ
クションを参照してください。
デバイスが SPI モードの場合、PDWN ピン(イネーブル時)はア
クティブのままになります。パワーダウンの SPI 制御の場合、
PDWN ピンはデフォルト状態に設定する必要があります。
Output Mode
Output Phase
－ 32/40 －
Description
Allows the user to set either power-down mode or
standby mode
Allows the user to set the clock divider, set the clock
divider phase, and enable the sync
Allows the user to digitally adjust the converter offset
Allows the user to set test modes to have known data
on output bits
Allows the user to set the output mode
Allows the user to set the output clock polarity
AD9653
データシート
メモリ・マップ
メモリ・マップ・レジスタ・テーブルの読出し
メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの
ロケーションがあります。メモリ・マップは大まかに、チップ
設定レジスタ(アドレス 0x00～アドレス 0x02)、デバイス・イン
デックス・レジスタと転送レジスタ(アドレス 0x05 とアドレス
0xFF)、セットアップ、コントロール、テストなどのグローバル
ADC ファンクション・レジスタ(アドレス 0x08～アドレス
0x109)の 3 つのセクションに分かれています。
メモリ・マップ・レジスタ・テーブル( 表 19 参照)には、各 16
進アドレスに対するデフォルトの 16 進値が記載してあります。
先頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になりま
す。例えば、アドレス 0x05 のデバイス・インデックス・レジス
タは、16 進デフォルト値 0x3F を持ちます。これは、アドレス
0x05 で、ビット[7:6] = 0 かつ残りのビット[5:0] = 1 を意味しま
す。この設定値は、デフォルトのチャンネル・インデックス設
定値です。デフォルト値により、両 ADC チャンネルは次の書込
みコマンド受信になります。この機能およびその他の詳細につ
いては、アプリケーション・ノート AN-877「SPI を使った高速
ADC へのインターフェース」を参照してください。このアプリ
ケーション・ノートでは、レジスタ 0x00～レジスタ 0xFF によ
り制御される機能を詳しく説明しています。残りのレジスタは、
メモリ・マップ・レジスタの説明のセクションに記載してあり
ます。
未使用ロケーション
表 19 に記載されていないすべてのアドレスとビット・ロケーシ
ョンは、このデバイスでは現在サポートされていません。有効
アドレス・ロケーションの未使用ビットには 0 を書込む必要が
あります。アドレス・ロケーションの一部が未使用の場合にの
み、これらのロケーションへの書込みが必要です(例えばアドレ
ス 0x05)。アドレス・ロケーション全体が未使用で表 19 に記載
されていない場合(たとえばアドレス 0x13)、このアドレス・ロ
ケーションに対しては書込みを行わないでください。
Rev. 0
デフォルト値
AD9653 のリセット後、クリティカルなレジスタにはデフォル
ト値がロードされます。レジスタのデフォルト値は、メモリ・
マップ・レジスタ・テーブル(表 19)に記載してあります。
ロジック・レベル
ロジック・レベルは次のように定義します。
• 「ビットをセットする」は、「ビットをロジック 1 に設定す
る」または「ビットにロジック 1 を書込む」と同じ意味で
す。
• 「ビットをクリアする」は、「ビットをロジック 0 に設定す
る」または「ビットにロジック 0 を書込む」と同じ意味で
す。
チャンネル固有のレジスタ
信号モニタ・スレッショールドのような幾つかのチャンネル・
セットアップ機能は、各チャンネルごとに異なる設定が可能で
す。これらの場合、チャンネル・アドレス・ロケーションは、
内部で各チャンネルにコピーされます。これらのレジスタとビ
ットは、表 19 でローカルと表示されています。これらのローカ
ル・レジスタとビットをアクセスするときは、該当するデー
タ・チャンネル・ビット(A、B、C、または D)と、レジスタ
0x05 のクロック・チャンネル DCO ビット(ビット 5)と FCO ビッ
ト(ビット 4)をセットします。すべてのビットがセットされると、
後続の書込みがすべてのチャンネルのレジスタと DCO/FCO ク
ロック・チャンネルに対して有効になります。読出しサイクル
では、1 チャンネル(A、B、C、または D)のみを設定して、4 個
のレジスタの内の 1 つを読出す必要があります。SPI 読出しサイ
クルで全ビットがセットされると、デバイスはチャンネル A の
値を返します。表 19 でグローバルと表示されているレジスタと
ビットは、デバイス全体またはチャンネル間で独立な設定が許
容されていないチャンネル機能に対して有効です。レジスタ
0x05 内の設定は、グローバルなレジスタとビットに影響を与え
ません。
－ 33/40 －
AD9653
データシート
メモリ・マップ・レジスタ・テーブル
AD9653 では 3 線式インターフェースと 16 ビット・アドレッシ
ングを採用しているため、レジスタ 0x00 のビット 0 とビット 7
は 0 に、ビット 3 とビット 4 は 1 に、それぞれ設定されます。
レジスタ 0x00 のビット 5 がハイ・レベルに設定されると、SPI
はソフト・リセットを開始し、すべてのユーザー・レジスタが
デフォルト値に戻され、ビット 2 は自動的にクリアされます。
表 19.
ADDR
(Hex)
Parameter Name
Chip Configuration Registers
0x00
SPI port
configuration
0x01
Chip ID (global)
0x02
Chip grade (global)
Bit 7
(MSB)
0=
SDO
active
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
LSB first
Soft
reset
1=
16-bit
address
1=
16-bit
address
Soft
reset
LSB first
Bit 0
(LSB)
0=
SDO
active
8-bit chip ID, Bits[7:0]
AD9653 0xB5 = quad, 16-bit, 125 MSPS serial LVDS
Open
Speed grade ID[6:4]
110 = 125 MSPS
Open
Open
Open
Open
Default
Value
(Hex)
Comments
0x18
The nibbles
are mirrored
so that LSBfirst or MSBfirst mode
registers
correctly. The
default for
ADCs is 16-bit
mode.
0xB5
Unique chip
ID used to
differentiate
devices; read
only.
Unique
speed grade ID
used to
differentiate
graded
devices; read
only.
Device Index and Transfer Registers
0x05
Device index
Open
Open
Clock
Channel
DCO
Clock
Channel
FCO
Data
Channel
D
Data
Channel
C
Data
Channel
B
Data
Channel
A
0x3F
Bits are set to
determine
which device
on chip
receives the
next write
command. The
default is all
devices on
chip.
0xFF
Transfer
Open
Open
Open
Open
Open
Open
Open
Initiate
override
0x00
Set sample
rate override.
0x00
Determines
various
generic modes
of chip
operation.
0x01
Turns duty
cycle stabilizer
on or off.
Global ADC Function Registers
0x08
Power modes
(global)
Open
Open
External
powerdown
pin
function
0 = full
powerdown
1=
standby
Open
Open
0x09
Clock (global)
Open
Open
Open
Open
Open
Rev. 0
－ 34/40 －
Open
Open
Power mode
00 = chip run
01 = full powerdown
10 = standby
11 = reset
Open
Duty
cycle
stabilize
0 = on
1 = off
AD9653
データシート
ADDR
(Hex)
0x0B
Parameter Name
Clock divide
(global)
Bit 7
(MSB)
Open
Bit 6
Open
Bit 5
Open
Bit 4
Open
Bit 3
Open
Bit 2
Open
Open
Open
Open
Chop
mode
0 = off
1 = on
Reset
PN long
gen
Reset PN
short gen
0x0C
Enhancement
control
Open
0x0D
Test mode (local
except for PN
sequence resets)
User input test mode
00 = single
01 = alternate
10 = single once
11 = alternate once
(affects user input test
mode only,
Bits[3:0] = 1000)
0x10
Offset adjust
(local)
0x14
Output mode
Open
LVDSANSI/
LVDS-IEEE
option
0 = LVDSANSI
1 = LVDSIEEE
reduced
range link
(global)
see
Table 20
0x15
Output adjust
Open
Open
0x16
Output phase
Open
0x18
VREF
Open
Rev. 0
Bit 0
(LSB)
Bit 1
Clock divide ratio[2:0]
000 = divide by 1
001 = divide by 2
010 = divide by 3
011 = divide by 4
100 = divide by 5
101 = divide by 6
110 = divide by 7
111 = divide by 8
Open
Open
Output test mode[3:0] (local)
0000 = off (default)
0001 = midscale short
0010 = positive FS
0011 = negative FS
0100 = alternating checkerboard
0101 = PN 23 sequence
0110 = PN 9 sequence
0111 = one/zero word toggle
1000 = user input
1001 = 1-/0-bit toggle
1010 = 1× sync
1011 = one bit high
1100 = mixed bit frequency
8-bit device offset adjustment [7:0] (local)
Offset adjust in LSBs from +127 to −128 (twos complement format)
Open
Open
Output driver
termination[1:0]
00 = none
01 = 200 Ω
10 = 100 Ω
11 = 100 Ω
Open
Open
Comments
0x00
0x00
Enables/
disables chop
mode.
0x00
When set, the
test data is
placed on the
output pins in
place of
normal data.
0x00
Device offset
trim.
Open
Output
invert
(local)
Open
Output
format
0=
offset
binary
1 = twos
complement
(global)
0x01
Configures the
outputs and
the format of
the data.
Open
Open
Open
Output
drive
0 = 1×
drive
1 = 2×
drive
0x00
Determines
LVDS or other
output
properties.
0x03
On devices
that use global
clock divide,
determines
which phase of
the divider
output is used
to supply the
output clock.
Internal
latching is
unaffected.
0x04
Selects
internal VREF.
Values shown
are for VREF =
1.0 V (1.3 V).
Input clock phase adjust[6:4]
(value is number of input clock
cycles of phase delay)
see Table 21
Open
Default
Value
(Hex)
Output clock phase adjust[3:0]
(0000 through 1011)
see Table 22
Open
－ 35/40 －
VREF adjustment
digital scheme[2:0]
000 = 1.0 V p-p (1.3 V p-p)
001 = 1.14 V p-p (1.48 V p-p)
010 = 1.33 V p-p (1.73 V p-p)
011 = 1.6 V p-p (2.08 V p-p)
100 = 2.0 V p-p (2.6 V p-p)
AD9653
データシート
ADDR
(Hex)
0x19
Parameter Name
USER_PATT1_LS
B (global)
Bit 7
(MSB)
B7
Bit 6
B6
Bit 5
B5
Bit 4
B4
Bit 3
B3
Bit 2
B2
Bit 1
B1
Bit 0
(LSB)
Default
Value
(Hex)
B0
0x00
Comments
User Defined
Pattern 1 LSB.
0x1A
USER_PATT1_M
SB (global)
B15
B14
B13
B12
B11
B10
B9
B8
0x00
User Defined
Pattern 1
MSB.
0x1B
USER_PATT2_LS
B (global)
B7
B6
B5
B4
B3
B2
B1
B0
0x00
User Defined
Pattern 2 LSB.
0x1C
USER_PATT2_M
SB (global)
B15
B14
B13
B12
B11
B10
B9
B8
0x00
User Defined
Pattern 2
MSB.
0x21
Serial output data
control (global)
LVDS
output
LSB
first
Open
Select
2× frame
Serial output number
of bits
00 = 16 bits
0x30
Serial stream
control.
Default causes
MSB first and
the native bit
stream.
0x22
Serial channel
status (local)
Open
Open
Open
Channel
output
reset
0x00
Used to power
down
individual
sections of a
converter.
0x100
Sample rate
override
Open
Sample rate
override
enable
0x00
Sample rate
override
(requires
transfer
register,
0xFF).
0x101
User I/O Control 2
Open
0x102
User I/O Control 3
0x109
Sync
Rev. 0
SDR/DDR one-lane/two-lane,
bitwise/bytewise[6:4]
000 = SDR two-lane, bitwise
001 = SDR two-lane, bytewise
010 = DDR two-lane, bitwise
011 = DDR two-lane, bytewise
100 = DDR one-lane, wordwise
Open
Open
Open
0
0
Open
Open
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SDIO
pulldown
0x00
Disables SDIO
pull-down.
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VCM
powerdown
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0x00
VCM control.
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Sync
next only
Enable
sync
0x00
－ 36/40 －
Channel
powerdown
Sample rate
000 = 20 MSPS
001 = 40 MSPS
010 = 50 MSPS
011 = 65 MSPS
100 = 80 MSPS
101 = 105 MSPS
110 = 125 MSPS
AD9653
データシート
メモリ・マップ・レジスタの説明
レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい
ては、アプリケーション・ノート AN-877「SPI を使った高速
ADC へのインターフェース」を参照してください。
デバイス・インデックス(レジスタ 0x05)
マップ内には、各チャンネルに対して独立に設定可能な機能が
ある一方で、すべてのチャンネルに対して、選択に無関係にグ
ローバルに適用される機能もあります(コンテキストに依存)。
レジスタ 0x05 の先頭の 4 ビットを使って、対象となるデータ・
チャンネルを選択することができます。出力クロック・チャン
ネルも、レジスタ 0x05 で選択することができます。独立な機能
リストの一部をこれらのデバイスに使用することができます。
転送(レジスタ 0xFF)
レジスタ 0x100 以外の全レジスタは、書込まれたときに更新さ
れます。この転送レジスタのビット 0 をハイ・レベルにセット
すると、サンプル・レート・オーバーライド・レジスタ(アドレ
ス 0x100)内の設定値が初期化されます。
ビット[7:6]—オープン
ビット 5—外部パワーダウン・ピン機能
セットすると、外部 PDWN ピンがスタンバイ・モードを開始し
ます。クリアすると、外部 PDWN ピンがパワーダウン・モード
を開始します。
ビット[4:2]—オープン
ビット[7:1]—オープン
ビット 0—デューティ・サイクル・スタビライザ
デフォルト状態はビット 0 = 1 で、デューティ・サイクル・スタ
ビライザがオフ。
デバイスが SPI モードにない場合は、デューティ・サイクル・
スタビライザがオンであることに注意してください。詳細につ
いては、SPI を使わない設定のセクションを参照してください。
Rev. 0
ビット 7—オープン
ビット 6—LVDS-ANSI/LVDS-IEEE オプション
このビットをセットすると、LVDS-IEEE (縮小レンジ)オプショ
ンが選択されます。デフォルト設定値は LVDS-ANSI です。表
20 に示すように、LVDS-ANSI または LVDS-IEEE 縮小レンジ・
リンクを選択すると、ドライバ終端を選択することができます。
ドライバ電流が自動的に選択されて、適切な出力振幅が得られ
ます。
表 20.LVDS-ANSI/LVDS-IEEE オプション
0
1
Output Mode
LVDS-ANSI
LVDS-IEEE
reduced range
link
Output Driver
Termination
Output Driver
Current
User selectable
Automatically
selected to give
proper swing
Automatically
selected to give
proper swing
User selectable
ビット 2—出力の反転
このビットをセットすると、出力ビット・ストリームが逆にな
ります。
ビット 1—オープン
ビット 0—出力フォーマット
デフォルトでは、このビットがセットされて、データ出力が 2
の補数フォーマットになります。このビットをリセットすると、
出力モードがオフセット・バイナリに変更されます。
出力調整(レジスタ 0x15)
ビット[7:6]—オープン
ビット[5:4]—出力ドライバ終端
これらのビットを使うと、内部終端抵抗を選択することができ
ます。
クロック(レジスタ 0x09)
ビット 2—チョップ・モード
出力モード(レジスタ 0x14)
ビット[5:3]—オープン
ビット[1:0]—パワー・モード
通常の動作(ビット[1:0] = 00)では、全 ADC チャンネルがアクテ
ィブになります。
パワーダウン・モード(ビット[1:0] = 01)では、デジタル・デー
タ・パス・クロックがディスエーブルされ、デジタル・デー
タ・パスがリセットされます。出力はディスエーブルされます。
スタンバイ・モード(ビット[1:0] = 10)では、デジタル・デー
タ・パス・クロックと出力がディスエーブルされます。
デジタル・リセット(ビット[1:0] = 11)時、SPI ポート以外の全デ
ジタル・データ・パス・クロックとチップ上の出力(該当する場
合)がリセットされます。SPI は常にユーザー制御下にあること
に注意してください。すなわち、パワーオン・リセット以外に
リセットで自動的にディスエーブルされることはありません。
ビット[7:3]—オープン
ビット[1:0]—オープン
Output
Mode,
Bit 6
パワー・モード(レジスタ 0x08)
エンハンスメント・コントロール(レジスタ 0x0C)
ホモダインやダイレクト・コンバージョン・レシーバのような
オフセット電圧と他の低周波ノイズに敏感なアプリケーション
の場合、AD9653 の初段ステージでのチョッピングは、ビット 2
をセットしてイネーブルできる機能です。周波数領域では、チ
ョッピングはオフセットと他の低周波ノイズを fCLK/2 に変換す
るので、これをフィルタで除去することができます。
ビット[3:1]—オープン
ビット 0—出力駆動
出力調整レジスタのビット 0 は、FCO 出力と DCO 出力の LVDS
ドライバの駆動強度を制御します。デフォルト値では駆動強度
1×が設定されます。レジスタ 0x05 の該当するチャンネル・ビッ
トをセットし、次にビット 0 をセットすると、駆動強度を 2×に
設定することができます。これらの機能は、出力ドライバ終端
の選択と一緒に使用することはできません。終端の選択は、出
力ドライバ終端と出力駆動を選択した場合の FCO と DCO の 2×
ドライバ強度より優先します。
－ 37/40 －
AD9653
データシート
出力位相(レジスタ 0x16)
ビット 7—オープン
ビット[6:4]—入力クロック位相調整
表 21.入力クロック位相調整オプション
Input Clock Phase Adjust,
Bits[6:4]
Number of Input Clock Cycles of Phase
Delay
000 (Default)
001
010
011
100
101
110
111
0
1
2
3
4
5
6
7
ビット[3:0]—出力クロック位相調整
表 22.出力クロック位相調整オプション
Output Clock (DCO),
Phase Adjust, Bits[3:0]
0000
0001
0010
0011 (Default)
0100
0101
0110
0111
1000
1001
1010
1011
DCO Phase Adjustment (Degrees
Relative to D0±x/D1±x Edge)
0
60
120
180
240
300
360
420
480
540
600
660
シリアル出力データ・コントロール(レジスタ 0x21)
シリアル出力データ・コントロール・レジスタを使って、デー
タ・キャプチャ・ソリューションに応じて AD9653 の種々の出
力データ・モードを設定します。表 23 に、AD9653 で使用可能
な種々のシリアル化オプションを示します。
サンプル・レート・オーバーライド(レジスタ 0x100)
このレジスタは、ユーザーがサンプル・レートをダウングレー
ドさせることができるようにデザインされています。転送レジ
スタ(レジスタ 0xFF)のビット 0 にハイ・レベルが書込まれるま
で、このレジスタ内の設定値は初期化されません。
ユーザーI/O コントロール 2 (レジスタ 0x101)
ビット[7:1]—オープン
ビット 0—SDIO プルダウン
ビット 0 をセットして、SDIO ピンの内部 30 kΩ プルダウンをデ
ィスエーブルすることができます。この機能を使うと、多くの
デバイスが SPI バスに接続されているとき、負荷を制限するこ
とができます。
ユーザーI/O コントロール 3 (レジスタ 0x102)
ビット[7:4]—オープン
ビット 3—VCM パワーダウン
ビット 3 をハイ・レベルにすると、内蔵 VCM ジェネレータを
パワーダウンさせることができます。この機能は、外部リファ
レンスを供給する際に使います。
ビット[2:0]—オープン
表 23.SPI レジスタ・オプション
Register 0x21
Contents
0x30
0x20
0x10
0x00
0x34
0x24
0x14
0x04
0x40
Rev. 0
Serialization Options Selected
Serial Output Number of
Bits (SONB)
Frame Mode
Serial Data Mode
16-bit
1×
DDR two-lane, bytewise
16-bit
1×
DDR two-lane, bitwise
16-bit
1×
SDR two-lane, bytewise
16-bit
1×
SDR two-lane, bitwise
16-bit
2×
DDR two-lane, bytewise
16-bit
2×
DDR two-lane, bitwise
16-bit
2×
SDR two-lane, bytewise
16-bit
2×
SDR two-lane, bitwise
16-bit
1×
DDR one-lane, wordwise
－ 38/40 －
DCO Multiplier
4 × fS
4 × fS
8 × fS
8 × fS
4 × fS
4 × fS
8 × fS
8 × fS
8 × fS
Timing Diagram
Figure 2 (default setting)
Figure 2
Figure 2
Figure 2
Figure 3
Figure 3
Figure 3
Figure 3
Figure 4
AD9653
データシート
アプリケーション情報
VCM
1 つのシステムとして、AD9653 のデザインとレイアウトを開始
する前に、特定のピンに必要とされる特別な回路接続とレイア
ウト条件についての次のガイドラインをお読みください。
電源とグラウンドの推奨事項
電源を AD9653 に接続する際、2 個の 1.8 V 電源を使うことが推
奨されます。1 つはアナログ用 1.8 V 電源 (AVDD)、もう 1 つは
デジタル出力用 1.8 V 電源(DRVDD)です。AVDD と DRVDD に
は、複数の異なるデカップリング・コンデンサを使って高周波
と低周波をカバーする必要があります。これらコンデンサは
PCB レベルの入り口の近くで、かつ最短パターンでデバイス・
ピンの近くに配置してください。
AD9653 を使うときは、1 枚の PC ボード・グラウンド・プレー
ンで十分です。適切なデカップリングと PCB のアナログ、デジ
タル、クロックの各セクションの適切な分割により、最適性能
を容易に実現することができます。
エクスポーズド・パッド・サーマル・ヒート・ス
ラグの推奨事項
AD9653の最適な電気性能と熱性能を得るためには、ADCの下側
のエクスポーズド・パッドをアナログ・グラウンド(AGND)に接
続することが必要です。AD9653のエクスポーズド・パッド(ピ
ン0)をPCBの連続した銅プレーンに直接接触させる必要があり
ます。銅プレーンには、PCB裏面を通しての最小熱抵抗パスを
実現するために複数のビァを設ける必要があります。これらの
ビァは、ハンダで埋めるかプラグを挿入する必要があります。
ADC と PCB との接触面積と接着を最大にするため、PCB をシ
ルクスクリーンで覆い、PCB の連続な銅プレーンを複数の均一
なセクションに分割してください。これにより、リフロー処理
時に ADC と PCB の間に複数の接続ポイントができます。これ
に対して分割のない 1 つの連続プレーンを使うと接続ポイント
が 1 箇所になってしまいます。PCB レイアウト例については、
図 76 を参照してください。チップ・スケール・パッケージのパ
ッケージと PCB レイアウトの詳細については、アプリケーショ
ン・ノート AN-772「リード・フレーム・チップ・スケール・パ
ッケージ（LFCSP）の設計および製造ガイド」を参照してくだ
さい。
SILKSCREEN PARTITION
PIN 1 INDICATOR
VCM ピンは、0.1 μF のコンデンサでグラウンドへバイパスする
必要があります。
リファレンス電圧のデカップリング
VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ
い 0.1 μF のセラミック・コンデンサとの並列接続により外部で
グラウンドにバイパスする必要があります。
SPI ポート
コンバータのフル・ダイナミック性能が必要な区間では、SPI
ポートをアクティブにしないようにしておく必要があります。
SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同
期しているため、これらの信号からのノイズがコンバータ性能
を低下させることがあります。内蔵 SPI バスを他のデバイスに
対して使うことが便利な場合には、このバスと AD9653 との間
にバッファを設けて、クリティカルなサンプリング区間にコン
バータ入力でこれらの信号が変化することを防止することが必
要になります。
クロストーク性能
AD9653 は、入力対をチップのいずれかのコーナーに配置した
48 ピン LFCSP パッケージを採用しています。ピン配置について
は図 6 を参照してください。ボード上でクロストーク性能を最
適にするためには、隣接チャンネル間にグラウンドに接続した
ビア(詰込済み)を配置してください(図 77 参照)。
VIN
CHANNEL A
GROUNDED
FILLED VIAS
FOR ADDED
CROSSTALK
ISOLATION
VIN
CHANNEL B
VIN
CHANNEL D
PIN 1
VIN
CHANNEL C
10538-074
図 77.クロストーク性能を最適化するレイアウト
図 76.代表的な PCB レイアウト
Rev. 0
－ 39/40 －
10538-075
デザイン・ガイドライン
AD9653
データシート
外形寸法
0.30
0.23
0.18
PIN 1
INDICATOR
37
36
48
1
0.50
BSC
TOP VIEW
0.80
0.75
0.70
0.45
0.40
0.35
EXPOSED
PAD
24
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
5.65
5.60 SQ
5.55
13
BOTTOM VIEW
PIN 1
INDICATOR
0.20 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-WKKD.
02-14-2011-B
7.10
7.00 SQ
6.90
図 78.48 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
7 mm x 7 mm ボディ、極薄クワッド
(CP-48-13)
寸法: mm
オーダー・ガイド
Model1
AD9653BCPZ-125
AD9653BCPZRL7-125
AD9653-125EBZ
1
Temperature Range
−40°C to +85°C
−40°C to +85°C
Package Description
48-Lead Lead Frame Chip Scale Package (LFCSP_WQ)
48-Lead Lead Frame Chip Scale Package (LFCSP_WQ)
Evaluation Board
Z = RoHS 準拠製品。
Rev. 0
－ 40/40 －
Package Option
CP-48-13
CP-48-13

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