注文コード No. N※7032 No. N※7032 D1301 LC8766C8B /B2B/96B CMOS LSI ROM128/112/96K バイト，RAM 4096 バイト内 蔵 バイト， 8 ビット 1 チップマイクロコンピュータ 概要 LC8766C8B/B2B/96B は 、 最 小 バ ス サ イ ク ル 100ns で 動 作 す る CPU 部 を 中 心 に し て 、 128K/112K/96K バイト ROM，4096 バイト RAM，蛍 光 表 示 管 (VFD)自 動 表 示 コントローラ・ドライ バ，16 ビ ットタイ マ／カウンタ（８ ビット×２ に分 割 可 ），16 ビットタイマ／PWM （８ビ ット×２ に分 割 可 ） ，時 計 用 ベースタイ マ，高 速 クロックカウン タ，システム クロック分 周 機 能 ， 自 動 転 送 機 能 付 き 同 期 式 SIO，非 同 期 ／同 期 式 SIO，８ビット 12 チャネル AD コンバータ，小 信 号 検 出 ，15 要 因 10 ベクタ割 り込 み機 能 等 を 1 チップに集 積 した８ビットマイクロコンピュータです。 特長 ■ROM ・ 131072×８ビット ・ 114688×８ビット ・ 98304×８ビット (LC8766C8B) (LC8766B2B) (LC876696B) ■RAM ・ 4096×９ビット (LC8766C8B/B2B/96B) ■ 最 小 バスサイクルタイム ・ 100ns（10MHz） （注 ）バスサイクルタイムは ROM の読 み出 し速 度 を表 します。 ■ 最 小 命 令 サイクルタイム ・ 300ns（10MHz） Ver:1.03 D1301 D1301 HK MC ◎SK No.7032-1/24 LC8766C8B/B2B/96B ■ポート ・ ノーマル耐 圧 入 出 力 ポート １ビット単 位 で入 出 力 指 定 可 能 20（P1n,P70～P73,P8n） ・ 最 大 15V 耐 圧 入 出 力 ポート ４ビット単 位 で入 出 力 指 定 可 能 ８（P0n） （ただし、N チャネルオープンドレイン出 力 時 はビット単 位 で入 力 できます。） １ビット単 位 で入 出 力 指 定 可 能 ８（P3n） ２（XT1,XT2） ・ ノーマル耐 圧 入 力 ポート ・ 蛍 光 表 示 管 (VFD)駆 動 ポート デジット用 大 電 流 出 力 ９（S0/T0～S8/T8） デジット／セグメント用 大 電 流 出 力 ７（S9/T9～S15/T15） デジット／セグメント用 出 力 ８（S16～S23） セグメント用 出 力 28（S24～S51） 兼用機能 入 出 力 ポート 12（PFn,PG0～3） 入 力 ポート 24（PCn,PDn,PEn） ２（CF1,CF2） ・ 発 振 専 用 ポート １（ RES ） ・ リセット端 子 ６（VSS1～2,VDD1～4） ・電源端子 １（VP） ・蛍光表示管駆動専用電源端子 ■ VFD 自 動 表 示 コントローラ ①プログラマブルなセグメント／デジット出 力 パターン セ グ メン ト／ デ ジッ ト 用 波 形 出 力 の 切 り 換 え が 可 能 （ デジ ッ ト 用 波 形 出 力 可 能 端 子 数 ： ９ ～24 本） 大 電 流 が必 要 な VFD に対 して並 列 駆 動 可 能 ②16 段 階 ディマー機 能 内 蔵 ■ 小 信 号 検 出 （マイク信 号 等 ） ① 一 定 レベル以 上 の振 幅 を持 つパルスをカウント ② ２ビットのカウンタ ■ タイマ ・ タイマ０：キャプチャレジスタ付 きの 16 ビットのタイマ／カウンタ モード０：８ビットプログラマブルプリスケーラ付 ８ビットタイマ（８ビットキャプチャレジスタ付 ） ×２チャネル モード１：８ビットプログラマブルプリスケーラ付 ８ビットタイマ（８ビットキャプチャレジスタ付 ） ＋８ビットカウンタ（８ビットキャプチャレジスタ付 ） モード２：８ビットプログラマブルプリスケーラ付 16 ビットタイマ（16 ビットキャプチャレジスタ付 ） モード３：16 ビットカウンタ（16 ビットキャプチャレジスタ付 ） No.7032-2/24 LC8766C8B/B2B/96B ・ タイマ１：PWM／トグル出 力 可 能 な 16 ビットのタイマです モード０：８ビットタイマ（トグル出 力 付 ）×２チャネル モード１：８ビット PWM×２チャネル モード２：16 ビットタイマ（トグル出 力 付 ）（下 位 ８ビットからもトグル出 力 可 能 ） モード３：16 ビットタイマ（トグル出 力 付 ）（下 位 ８ビットは PWM として使 用 可 能 ） ・ ベースタイマ ①クロックは、サブクロック（32.768kHz 水 晶 発 振 ） ，システム クロック，タイ マ０ のプリ スケーラ 出 力 から選 択 できる。 ②５種 類 の時 間 での割 り込 み発 生 が可 能 ■ 高 速 クロックカウンタ ①最 高 20MHz のクロックをカウントできる。（メインクロック 10MHz 使 用 時 ） ②リアルタイム出 力 ■シリアルインタフェース ・SIO0：８ビット同 期 式 シリアルインタフェース ① LSB 先 頭 ／MSB 先 頭 切 り替 え可 能 ② ８ビットボーレートジェネレータ内 蔵 （最 大 転 送 クロック周 期 4/3tCYC） ③ 連 続 自 動 データ通 信 （１～256 ビット） ・SIO1：８ビット非 同 期 ／同 期 式 シリアルインタフェース モード０：同 期 式 ８ビットシリアル IO（２線 式 または３線 式 ，転 送 クロック 2～512tCYC） モ ー ド １ ： 非 同 期 シ リ ア ル IO （ 半 二 重 ， デ ー タ ８ ビ ッ ト ， ス ト ッ プ ビ ッ ト １ ， ボ ー レ イ ト 8 ～ 2048tCYC） モード２：バスモード１（スタートビット，データ８ビット，転 送 クロック 2～512tCYC） モード３：バスモード２（スタート検 出 ，データ８ビット，ストップ検 出 ） ■ ADC：８ビット×12 チャネル ■ リモコン受 信 回 路 （P73/INT3/T0IN 端 子 と共 用 ） ①ノイズ除 去 機 能 （ノイズ除 去 フィルタの時 定 数 選 択 1/32/128tCYC） ■ ウォッチドッグタイマ ①RC 外 付 けによるウォッチドッグタイマ ②割 り込 み，リセットの選 択 可 能 ■ 割 り込 み：15 要 因 ，10 ベクタ ① 割 り 込 み は 低 レ ベ ル (L) ， 高 レベ ル (H)， 最 高 レ ベ ル (X)の３ レベ ル の 多 重 割 り 込 み 制 御 。 割 り 込 み 処 理 中 に、 同 一 レベ ルま たは 下 位 のレベ ルの 割 り 込 み 要 求 が 入 っても 、受 け 付 けら れま せん。 No.7032-3/24 LC8766C8B/B2B/96B ② ２つ以 上 のベクタアドレスへの割 り込 み要 求 が同 時 に発 生 した場 合 、レベルの高 いものが優 先 されます。また、同 一 レベルでは、飛 び先 ベクタアドレスの小 さい方 の割 り込 みが優 先 され ま す。 No. ベクタ 選 択 レベル 割 り込 み要 因 1 00003H X または L INT0 2 0000BH X または L INT1 3 00013H H または L INT2/T0L 4 0001BH H または L INT3/ベースタイマ 5 00023H H または L T0H 6 0002BH H または L T1L/T1H 7 00033H H または L SIO0 8 0003BH H または L SIO1 9 00043H H または L ADC/MIC 10 0004BH H または L VFD 自 動 表 示 コントローラ/ポート０ ・優 先 レベル X>H>L ・同 一 レベルではベクタアドレス小 さいもの優 先 ■ サブルーチンスタックレベル：最 大 2048 レベル（スタックは RAM の中 に設 定 ） ■高速乗除算命令 ・ 16 ビット×８ビット （実 行 時 間 ・ 24 ビット×16 ビット （実 行 時 間 ・ 16 ビット÷８ビット （実 行 時 間 ・ 24 ビット÷16 ビット （実 行 時 間 5tCYC） 12tCYC） 8tCYC） 12tCYC） ■発振回路 ・ RC 発 振 回 路 （内 蔵 ） ・ CF 発 振 回 路 ・水晶発振回路 ：システムクロック用 ：システムクロック用 ，Rf 内 蔵 ：低 速 システムクロック用 ，Rd，Rf 外 付 け ■ システムクロック分 周 機 能 ・低消費電流動作可能 最 小 命 令 サイクルタイムで 300ns, 600ns, 1.2μs, 2.4μs, 4.8μs, 9.6μs, 19.2μs, 38.4μs, 76.8μs の選 択 可 能 （メインクロック 10MHz 使 用 時 ） ■ スタンバイ機 能 ・ HALT モード：命 令 実 行 停 止 ，周 辺 回 路 動 作 継 続 （VFD 表 示 機 能 およびシリアル転 送 の一 部 機 能 は停 止 します） ① 発 振 の停 止 は自 動 的 には行 いません。 ② システムリセットまたは割 り込 みの発 生 により解 除 。 ・ HOLD モード：命 令 実 行 停 止 ，周 辺 回 路 動 作 停 止 ①CF 発振，RC 発振，水晶発振のいずれも自動的 に停止します。 ②HOLD モードを解 除 するには、次 の３つの方 法 があります。 1） リセット端 子 に「L」レベルを入 力 する。 2） INT0, INT1, INT2 の少 なくとも１つの端 子 に指 定 されたレベルを入 力 する。 3） ポート０で割 り込 み要 因 が成 立 する。 ・X’tal HOLD モード：命 令 実 行 停 止 ，ベースタイマ以 外 の周 辺 回 路 動 作 停 止 ① CF 発 振 ，RC 発 振 は、自 動 的 に停 止 します。 No.7032-4/24 LC8766C8B/B2B/96B ② 水 晶 発 振 は、突 入 時 の状 態 を維 持 します。 ③ X’tal HOLD モードを解 除 するには、次 の４つの方 法 があります。 1) リセット端 子 に、’L’レベルを入 力 する。 2) INT0, INT1, INT2 の少 なくとも１つの端 子 に指 定 されたレベルを入 力 する。 3) ポート０で割 り込 み要 因 が成 立 する。 4) ベースタイマ回 路 で割 り込 み要 因 が成 立 する。 ■出荷形態 ・ QIP100E ■ 開 発 ツール ・ エバチップ ・ エミュレータ ・ フラッシュ ROM 版 ：LC876095 ：EVA62S＋ECB876600＋SUB876500＋POD100QFP ：LC87F66C8A No.7032-5/24 P16/T1 PWM L P17/T1 PWMH/B UZ P30 P31 P32 P33 P34 P35 P36 P37 RES XT1/ AN10 XT2/ AN11 VS S1 CF1 CF2 VDD1 P80/ AN0 P81/ AN1 P82/ AN2 P83/ AN3 P84/ AN4 P85/ AN5 P86/ AN6 P87/ AN7/M IC IN P70/ INT0/ T0 LC P/ AN8 P71/ INT1/ T0 HCP/ AN9 P72/ INT2/ T0 IN/ NKIN P73 /I NT 3/ T0I N S0/ T0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 S47/PF7 S46/PF6 S45/PF5 S44/PF4 S43/PF3 S42/PF2 S41/PF1 S40/PF0 VDD4 S39/PE7 S38/PE6 S37/PE5 S36/PE4 S35/PE3 S34/PE2 S33/PE1 S32/PE0 S31/PD7 S30/PD6 S29/PD5 S28/PD4 S27/PD3 S26/PD2 S25/PD1 S24/PD0 S23/PC7 S22/PC6 S21/PC5 S20/PC4 VP LC8766C8B/B2B/96B ピン配 置 図 S48/PG0 S49/PG1 S50/PG2 S51/PG3 P00 P01 P02 P03 VS S2 VDD2 P04 P05 P06 P07 P10/SO0 P11/SI0/ SB0 P12/SC K0 P13/SO1 P14/SI1/ SB1 P15/SC K1 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 S19/PC3 S18/PC2 S17/PC1 S16/PC0 VDD3 S15/T15 S14/T14 S13/T13 S12/T12 S11/T11 S10/T10 S9/T9 S8/T8 S7/T7 S6/T6 S5/T5 S4/T4 S3/T3 S2/T2 S1/T1 QIP100E SANYO : QIP10 0E 外 形 図 3151A (unit : mm) SANYO : QIP100E(14 × 20) No.7032-6/24 LC8766C8B/B2B/96B システムブロック図 割 り込 み制 御 IR スタンバイ制 御 RC X’tal ROM クロック ジェネレータ CF PLA PC バスインタフェ ース ACC SIO0 ポート 0 B レジスタ SIO1 ポート 1 C レジスタ タイマ 0 ポート 3 （ 高 速 ク ロ ッ ク カ ウ ン タ） ALU タイマ 1 ポート 7 ベースタイマ ポート 8 PSW VFD 表 示 コントローラ ADC RAR INT0～ 3 ノイズ除 去 フィル タ 小信号検出 RAM スタックポイン タ ウォッチドッグ タイマ No.7032-7/24 LC8766C8B/B2B/96B 端子機能表 端子名 入出力 機能説明 オプション VSS1,VSS2 － 電 源 の－端 子 なし VDD1,VDD2 VDD3,VDD4 － 電 源 の＋端 子 なし VP － 電 源 の－端 子 なし PORT0 P00～P07 入出力 ･８ビットの入 出 力 ポート ･４ビット単 位 の入 出 力 指 定 可 能 ･４ビット単 位 のプルアップ抵 抗 ON／OFF 可 能 ･HOLD 解 除 入 力 ･ポート０割 り込 み入 力 ･N チャネルオープンドレイン出 力 時 は 15V 耐 圧 あり PORT1 入出力 ･８ビットの入 出 力 ポート ･１ビット単 位 の入 出 力 指 定 可 能 ･１ビット単 位 のプルアップ抵 抗 ON/OFF 可 能 ･兼 用 機 能 P10：SIO0 データ出 力 P11：SIO0 データ入 力 ／バス入 出 力 P12：SIO0 クロック入 出 力 P13：SIO1 データ出 力 P14：SIO1 データ入 力 ／バス入 出 力 P15：SIO1 クロック入 出 力 P16：タイマ１PWML 出 力 P17：タイマ１PWMH 出 力 ／ブザー出 力 あり PORT3 P30～P37 入出力 ･８ビットの入 出 力 ポート ･１ビット単 位 の入 出 力 指 定 可 能 ･１ビット単 位 のプルアップ抵 抗 ON／OFF 可 能 ･N チャネルオープンドレイン出 力 時 は 15V 耐 圧 あり PORT7 入出力 ･４ビットの入 出 力 ポート ･１ビット単 位 の入 出 力 指 定 可 能 ･１ビット単 位 のプルアップ抵 抗 ON／OFF 可 能 ･兼 用 機 能 P70：INT0 入 力 ／HOLD 解 除 入 力 ／タイマ 0L キャプチャ入 力 ／ウォッチドッグタイマ用 出 力 P71：INT1 入 力 ／HOLD 解 除 入 力 ／タイマ 0H キャプチャ入 力 P72：INT2 入 力 ／HOLD 解 除 入 力 ／タイマ０イベント入 力 ／タイマ 0L キャプチャ入 力 ／高 速 クロックカウンタ入 力 P73： INT3 入 力 （ ノイズフ ィ ルタ付 入 力 ） ／タイマ０イベン ト入 力 ／タイマ 0H キャプチャ入 力 AD 変 換 入 力 ポート：AN8(P70)，AN9(P71) ･インタラプト受 付 形 式 なし P10～P17 P70～P73 INT0 立 ち 上 が り 立 ち 下 が り 立 ち 上＆ が り ○ ○ × 立 ち 下 が り Ｈ レ ベ ル Ｌ レ ベ ル ○ ○ INT1 ○ ○ × ○ ○ INT2 ○ ○ ○ × × INT3 ○ ○ ○ × × No.7032-8/24 LC8766C8B/B2B/96B 端子名 PORT8 入出力 入出力 P80～P87 機能説明 オプション ･８ビットの入 出 力 ポート ･１ビット単 位 の入 出 力 指 定 可 能 ･兼 用 機 能 AD 変 換 入 力 ポート：AN0 ～AN7 小 信 号 検 出 入 力 ポート：MICIN(P87) なし S0/T0～S6/T6 出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ デジット用 大 電 流 出 力 （セグメント出 力 として使 用 可 ） あり S7/T7～S8/T8 出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ デジット用 大 電 流 出 力 （セグメント出 力 として使 用 可 ） なし S9/T9～ S15/T15 出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ セグメント／デジット用 大 電 流 出 力 なし S16～S23 入出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ セグメント／デジット用 出 力 ･兼 用 機 能 高 耐 圧 入 力 ポート：PC0～PC7 なし S24～S31 入出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ セグメント用 出 力 ･兼 用 機 能 高 耐 圧 入 力 ポート：PD0～PD7 なし S32～S39 入出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ セグメント用 出 力 ･兼 用 機 能 高 耐 圧 入 力 ポート：PE0～PE7 あり S40～S47 入出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ セグメント用 出 力 ･兼 用 機 能 高 耐 圧 入 出 力 ポート： PF0～PF7 あり S48～S51 入出力 ･蛍 光 表 示 管 (VFD)表 示 コントローラ セグメント用 出 力 ･兼 用 機 能 高 耐 圧 入 出 力 ポート： PG0～PG3 なし RES XT1 入力 リセット端 子 なし 入力 ･32.768kHz 水 晶 発 振 子 用 入 力 端 子 ･兼 用 機 能 汎 用 入 力 ポート 使 用 しない場 合 は VDD1 に接 続 してください。 AD 変 換 入 力 ポート：AN10 なし XT2 入出力 ･32.768kHz 水 晶 発 振 子 用 出 力 端 子 ･兼 用 機 能 汎 用 入 力 ポート 使 用 しない場 合 は、発 振 仕 様 にしてオープンにしてくださ い。 AD 変 換 入 力 ポート：AN11 なし CF1 入力 セラミック発 振 子 用 入 力 端 子 なし CF2 出力 セラミック発 振 子 用 出 力 端 子 なし No.7032-9/24 LC8766C8B/B2B/96B ポート出 力 形 態 ポートの出 力 形 態 とプルアップ／プルダウン抵 抗 の有 無 を以 下 に示 します。 尚 、入 出 力 ポートでのデータの読 み込 みは、ポートが出 力 モード時 でも可 能 です。 ポート名 オプション 切替単位 オプション 種類 P00～P07 １ビット単 位 出力形式 プルアップ抵 抗 プルダウン 抵抗 － １ CMOS プログラマブル（ 注 １） ２ 15V 耐 圧 Nch-オープンドレイン なし － P10～P17 １ビット単 位 １ CMOS プログラマブル － ２ Nch-オープンドレイン プログラマブル － P30～P37 １ビット単 位 １ CMOS プログラマブル － ２ 15V 耐 圧 Nch-オープンドレイン なし － なし Nch-オープンドレイン プログラマブル － P70 － P71～P73 － なし CMOS プログラマブル － P80～P87 － なし Nch-オープンドレイン なし － １ 高 耐 圧 Pch-オープンドレイン － 固定 ２ 高 耐 圧 Pch-オープンドレイン － なし － なし 高 耐 圧 Pch-オープンドレイン － 固定 S32～S47 １ビット単 位 １ 高 耐 圧 Pch-オープンドレイン － 固定 ２ 高 耐 圧 Pch-オープンドレイン － なし S48～S51 － なし 高 耐 圧 Pch-オープンドレイン － なし S0/T0～ １ビット単 位 S6/T6 S7/T7～ S15/T15, S16～S31 XT1 － なし 入力専用 なし － XT2 － なし 32.768kHz 水 晶 発 振 子 用 出 力 なし － 注１ *1 ポ ート０ の プ ロ グラ マ ブ ル プ ルア ッ プ 抵 抗 は、４ ビ ッ ト単 位 （ P00 ～03 ，P04 ～07 ） の 制 御 に な り ます。 VDD1 端 子 に入 るノイズを小 さくし、バックアップ時 間 を長 くするために、次 のように接 続 してくだ さい。 VSS1 端 子 と VSS2 端 子 は必 ず電 気 的 にショートしてください。 LSI VDD1 電源 バックアップ用 *2 VDD2 VDD3 VFD 用 電源 VDD4 VSS1 *2 VSS2 内 部 メモリの保 持 電 源 は VDD1 ですが、VDD2 をバックアップしない場 合 、HOLD バックアップ 時 のポ ー トの‘ H’ レベ ル 出 力 は 不 定 と な り、 入 力 バッ フ ァに 貫 通 電 流 が 流 れ て バッ クア ッ プ 時 間 が短 くなります。 HOLD バックアップ時 はポートの状 態 が‘L’レベルになるように設 定 してください。 No.7032-10/24 LC8766C8B/B2B/96B １．絶 対 最 大 定 格 ／ Ta=25℃，VSS1=VSS2=0V 項目 記号 最大電源電圧 VDDMAX 適 用 端 子 ・備 考 条件 VDD[ V] min. 規格 typ. max. -0.3 ～ +7.0 -0.3 ～ VDD+0.3 VP VDD-45 ～ VDD+0.3 VDD-45 ～ VDD+0.3 -0.3 ～ VDD+0.3 -0.3 ～ 15 VDD-45 ～ VDD+0.3 VDD,VDD2,VDD3, VDD1=VDD2=V VDD4 DD3 unit V =VDD4 入力電圧 VI(1 ) ･XT1 ,XT2 ･CF1 ･ RES VI(2 ) 出力電圧 VO (1 ) S0/T0～S15/T15 入出力電圧 VIO (1) ･ﾎ ﾟｰﾄ 1 ･ﾎ ﾟｰﾄ 7 ･ﾎ ﾟｰﾄ 8 ･CMOS 出 力 のﾎ ﾟｰﾄ 0,3 VIO (2) ｵｰﾌ ﾟﾝﾄﾞﾚｲﾝ 出 力 の ﾎﾟ ｰﾄ 0 ,3 ピーク出力 VIO (3) S16～S51 IOP H(1) ﾎﾟ ｰﾄ 0 ,1,3 電流 高 レ ベ ル 出 力 電 流 低 レ ベ ル 出 力 電 流 ･CMOS 出 力 mA -10 ･適 用 １端 子 当 り IOP H(2) ﾎﾟ ｰﾄ 71,72 ,73 適 用 １端 子 当 り -3 IOP H(3) S0/T0～S15/T15 適 用 １端 子 当 り -30 IOP H(4) S16～S51 適 用 １端 子 当 り -15 合計出力 ΣIOAH(1) ﾎﾟ ｰﾄ 0 適用全端子合計 -30 電流 ΣIOAH(2) ﾎﾟ ｰﾄ 1 ,3 適用全端子合計 -30 ΣIOAH(3) ﾎﾟ ｰﾄ 7 適用全端子合計 -5 ΣIOAH(4) S0/T0～S15/T15 適用全端子合計 -65 ΣIOAH(5) S16～S27 適用全端子合計 -60 ΣIOAH(6) S28～S39 適用全端子合計 -60 -60 ΣIOAH(7) S40～S51 適用全端子合計 ピーク出力 IOP L (1) ﾎﾟ ｰﾄ 02,03 適 用 １端 子 当 り 30 電流 IOP L (2) ･ﾎ ﾟｰﾄ 00,01,04-07 適 用 １端 子 当 り 20 IOP L (3) ﾎﾟ ｰﾄ 7 ,8 適 用 １端 子 当 り 5 合計出力 ΣIOAL(1) ﾎﾟ ｰﾄ 00,01 ,02,03 適用全端子合計 60 電流 ΣIOAL(2) ･ﾎ ﾟｰﾄ 04,05,06 ,07 適用全端子合計 50 適用全端子合計 20 Ta=-30～+70℃ 446 mW ℃ ･ﾎ ﾟｰﾄ 1,3 ･ﾎ ﾟｰﾄ 1,3 ΣIOAL(3) ･ﾎ ﾟｰﾄ 7 ･ﾎ ﾟｰﾄ 8 許容消費電力 Pdmax QIP100E 動作周囲温度 Topr -30 ～ +70 保存周囲温度 Tstg -55 ～ +125 No.7032-11/24 LC8766C8B/B2B/96B ２．許 容 動 作 範 囲 ／ Ta=-30～+70℃，VSS1=VSS2=0V 項目 記号 動作電源 電圧 VDD(1) メモリ保持電源 VHD 電圧 プルダウン電源 VP 電圧 高レベル VIH(1) 入力電圧 VIH(2) VIH(3) VIH(4) VIH(5) VIH(6) VIH(7) 低レベル 入力電圧 VIL(1) VIL(2) VIL(3) VIL(4) VIL(5) VIL(6) VIL(7) 適 用 端 子 ・備 考 VDD1 ･CMOS 出力の ﾎﾟｰﾄ 0,3 ･ﾎﾟｰﾄ 8 ｵｰﾌﾟﾝﾄﾞﾚｲﾝ出力の ﾎﾟｰﾄ 0,3 ･ﾎﾟｰﾄ 1 ･ﾎﾟｰﾄ 71,72,73 ･ﾎﾟｰﾄ 70 ﾎﾟｰﾄ入力/ 割り込み側 S16～S51 ﾎﾟｰﾄ 87 小信号入力側 ﾎﾟｰﾄ 70 ｳｫｯﾁﾄﾞｯｸﾞﾀｲﾏ側 ･XT1,XT2 ･CF1 ･ RES ･CMOS 出力の ﾎﾟｰﾄ 0,3 ･ﾎﾟｰﾄ 8 ｵｰﾌﾟﾝﾄﾞﾚｲﾝ出力の ﾎﾟｰﾄ 0,3 ･ﾎﾟｰﾄ 1 ･ﾎﾟｰﾄ 71,72,73 ･ﾎﾟｰﾄ 70 ﾎﾟｰﾄ入力/ 割り込み側 S16～S51 ﾎﾟｰﾄ 87 小信号入力側 ﾎﾟｰﾄ 70 ｳｫｯﾁﾄﾞｯｸﾞﾀｲﾏ側 ･XT1,XT2 ･CF1 ･ RES FmCF(2) CF1,CF2 （注 1） ･HOLD モード時 ･RAM,レジスタ保持 XT1,XT2 min. 4.5 規格 typ. max. 6.0 2.0 6.0 4.5～6.0 -35 VDD 出力ディセーブル 4.5～6.0 0.3VDD +0.7 VDD 出力ディセーブル 4.5～6.0 13.5 出力ディセーブル 4.5～6.0 0.3VDD +0.7 0.3VDD +0.7 出力 Pch Tr.オフ 4.5～6.0 出力ディセーブル 出力ディセーブル VP FmCF(1) CF1,CF2 FmRC FsX’tal VDD[ V] VDD1=VDD2=VDD3 0.294μs≦tCYC≦200μs =VDD4 命令ｻｲｸﾙﾀｲﾑ tCYC 外部システム FEXCF(1) CF1 クロック 周波数 発振周波数範 囲（注１） 条件 VDD VDD 4.5～6.0 0.33VDD +1.0 0.75VDD 4.5～6.0 0.9VDD VDD 4.5～6.0 0.75VDD VDD 出力ディセーブル 4.5～6.0 VSS 0.15VDD +0.4 出力ディセーブル 4.5～6.0 VSS 出力ディセーブル 4.5～6.0 VSS 0.15VDD +0.4 0.1VDD +0.4 出力 Pch Tr.オフ 出力ディセーブル 4.5～6.0 4.5～6.0 -35 VSS 0.2VDD 0.25VDD 出力ディセーブル 4.5～6.0 VSS 4.5～6.0 VSS 0.8VDD -1.0 0.25VDD 4.5～6.0 4.5～6.0 0.294 0.1 200 10 4.5～6.0 0.2 20 ･CF2 端子オープン ･システムクロック分周 1/1 ･外部システムクロックの DUTY50±5% ･CF2 端子オープン ･システムクロック分周 1/2 10MHz セラミック発振時 図１参照 4MHz セラミック発振時 図１参照 内蔵 RC 発振 2.768kHz 水晶発振時 図２参照 VDD 4.5～6.0 10 4.5～6.0 4 4.5～6.0 4.5～6.0 0.3 unit V 1.0 32.768 μs MHz MHz 2.0 kHz 発 振 定 数 は表 １，表 ２参 照 のこと。 No.7032-12/24 LC8766C8B/B2B/96B ３．電 気 的 特 性 ／ Ta=-30～+70℃，VSS1=VSS2=0V 項目 高レベル入力 記号 IIH(1) 電流 適 用 端 子 ・備 考 ｵｰﾌﾟﾝﾄﾞﾚｲﾝ出力 のﾎﾟｰﾄ 0,3 条件 ･出力ディセーブル 規格 VDD[ V] min. typ. max. unit 4.5～6.0 5 μA 4.5～6.0 1 4.5～6.0 60 ･VIN=13.5V (出力 Tr.のｵﾌﾘｰｸ電流 を含む) IIH(2) ･ﾎﾟｰﾄ 0,1,3,7,8 ･出力ディセーブル ･ﾌﾟﾙｱｯﾌﾟ抵抗オフ ･VIN=VDD (出力 Tr.のｵﾌﾘｰｸ電流 を含む) IIH(3) ﾌﾟﾙﾀﾞｳﾝ抵抗無し ･入力ポート仕様時 の S16～S51 ･VIN=VDD (ﾎﾟｰﾄ C,D,E,F,G) IIH(4) RES VIN=VDD 4.5～6.0 1 IIH(5) XT1,XT2 ･入力ポート仕様時 4.5～6.0 1 15 ･VIN=VDD IIH(6) IIH(7) 低レベル入力 IIL(1) CF1 VIN=VDD 4.5～6.0 4.5～6.0 4.2 4.5～6.0 -1 P87/AN7/MICIN VIN=VBIS+0.5V 小信号入力側 (VBIS はバイアス電圧) ﾎﾟｰﾄ 0,1,3,7,8 ･出力ディセーブル 電流 8.5 15 -8.5 -4.2 ･ﾌﾟﾙｱｯﾌﾟ抵抗オフ ･VIN=VSS (出力 Tr.のｵﾌﾘｰｸ電流 を含む) IIL(2) RES VIN=VSS 4.5～6.0 -1 IIL(3) XT1,XT2 ･入力ポート仕様時 4.5～6.0 -1 IIL(4) CF1 VIN=VSS 4.5～6.0 -15 IIL(5) P87/AN7/MICIN VIN=VBIS-0.5V 4.5～6.0 -15 小信号入力側 (VBIS はバイアス電圧) ･VIN=VSS 高レベル出力 VOH(1) CMOS 出力の IOH=-1.0mA 4.5～6.0 VDD-1 電圧 VOH(2) ﾎﾟｰﾄ 0,1,3 IOH=-0.1mA 4.5～6.0 VDD-0.5 VOH(3) ﾎﾟｰﾄ 7 IOH=-0.4mA 4.5～6.0 VDD-1 VOH(4) S0/T0～S15/T15 IOH=-20mA 4.5～6.0 VDD-1.8 ･IOH=-1.0mA 4.5～6.0 VDD-1 IOH=-5.0mA 4.5～6.0 VDD-1.8 ･IOH=-1.0mA 4.5～6.0 VDD-1 VOH(5) V ･全端子の１本当りの IOH は 1mA 以下の時 VOH(6) S16～S51 VOH(7) ･全端子の１本当りの IOH は 1mA 以下の時 低レベル出力 VOL(1) ﾎﾟｰﾄ 02,03 電圧 VOL(2) ﾎﾟｰﾄ 0,1,3 VOL(3) VOL(4) ﾎﾟｰﾄ 7,8 IOL=30mA 4.5～6.0 1.5 1.5 IOL=10mA 4.5～6.0 IOL=1.6mA 4.5～6.0 0.4 IOL=1mA 4.5～6.0 0.4 No.7032-13/24 LC8766C8B/B2B/96B 項目 プルアップ 記号 適 用 端 子 ・備 考 条件 規格 VDD[ V] min. typ. max. unit 40 70 kΩ Rpu ﾎﾟｰﾄ 0,1,3,7 VOH=0.9VDD 4.5～6.0 15 IOFF(1) ﾌﾟﾙﾀﾞｳﾝ抵抗 ･出力 Pch Tr.オフ 4.5～6.0 -1 無しの ･VOUT=VSS ･S0/T0～S15/T15 ･出力 Pch Tr.オフ 4.5～6.0 -30 ･S16～S51 ･VOUT=VDD-40V Rinpd S16～S51 出力 Pch Tr.オフ 4.5～6.0 Rpd ﾌﾟﾙﾀﾞｳﾝ抵抗有りの ･出力 Pch Tr.オフ 5.0 ･S0/T0～S15/T15 ･VOUT=3V ･S16～S51 ･Vp=-30V MOS Tr.抵抗 出力オフリーク 電流 IOFF(2) 高耐圧入力端子 μA 200 kΩ の｢L｣レベル ホールド Tr. 高耐圧 プルダウン抵抗 ヒステリシス VHIS(1) 電圧 ･ﾎﾟｰﾄ 1,7 60 100 4.5～6.0 0.1VDD 4.5～6.0 0.1VDD 4.5～6.0 10 200 V ･ RES VHIS(2) ﾎﾟｰﾄ 87 の 小信号入力側 端子容量 CP 全端子 ･f=1MHz pF ･被測定端子以外は、 VIN=VSS ･Ta=25℃ 入力感度 Vsen ﾎﾟｰﾄ 87 の 4.5～6.0 0.12VDD Vpp 小信号入力側 No.7032-14/24 LC8766C8B/B2B/96B ４．シリアル入 出 力 特 性 ／ Ta=-30～+70℃，VSS1=VSS2=0V 項目 入 力 ク ロ ッ ク 記号 適 用 端 子 ・備 考 SCK0(P12) 条件 図６参照 規格 VDD[ V] min. 周期 tSCK(1) 4.5～6.0 4/3 低レベル tSCKL(1) 4.5～6.0 2/3 パルス幅 tSCKLA(1) 4.5～6.0 2/3 高レベル tSCKH(1) 4.5～6.0 2/3 パルス幅 tSCKHA(1) 4.5～6.0 3 SCK1(P15) 図６参照 typ. max. unit tCYC 周期 tSCK(2) 4.5～6.0 2 低レベル tSCKL(2) 4.5～6.0 1 tSCKH(2) 4.5～6.0 1 ･CMOS 出力選択時 4.5～6.0 4/3 ･図６参照 4.5～6.0 1/2 4.5～6.0 3/4 パルス幅 シ リ ア ル ク ロ ッ ク 高レベル パルス幅 出 力 ク ロ ッ ク 周期 tSCK(3) 低レベル tSCKL(3) パルス幅 tSCKLA(2) 高レベル tSCKH(3) 4.5～6.0 1/2 パルス幅 tSCKHA(2) 4.5～6.0 2 周期 tSCK(4) 低レベル tSCKL(4) SCK0(P12) SCK1(P15) ･CMOS 出力選択時 4.5～6.0 ･図６参照 4.5～6.0 1/2 4.5～6.0 1/2 tSCK 2 tCYC tSCK パルス幅 高レベル tSCKH(4) パルス幅 シ リ ア ル 入 力 データセット tsDI アップ時間 データホールド thDI SI0CLK の立ち上がりに 4.5～6.0 0.03 4.5～6.0 0.03 μs SB0(P11),SB1(P14) 対して規定する。 ･図６参照 時間 出力遅延時間 tdDO シ リ ア ル 出 力 SI0(P11),SI1(P14), SO0(P10),SO1(P13), SI0CLK の立ち下がりに SB0(P11),SB1(P14) 対して規定する。 4.5～6.0 1/3tCYC +0.05 ｵｰﾌﾟﾝﾄﾞﾚｲﾝ出力時は、 出力変化開始ま での時間として規定する。 ･図６参照 No.7032-15/24 LC8766C8B/B2B/96B ５．パルス入 力 条 件 ／ Ta= -30～+70℃，VSS1= VSS2=0 V 項目 記号 適 用 端 子 ・備 考 高・低レベル tPIH(1) INT0(P70), パルス幅 tPIL(1) INT1(P71), INT2(P72) 規格 条件 ･割り込み要因フラグを VDD[ V] min. 4.5～6.0 1 4.5～6.0 2 4.5～6.0 64 4.5～6.0 256 4.5～6.0 1 4.5～6.0 1/12 4.5～6.0 200 typ. max. unit tCYC セットできる。 ･タイマ０へのイベント 入力ができる。 tPIH(2) ﾉｲｽﾞ除去ﾌｨﾙﾀの tPIL(2) 時定数が 1/1 の ･割り込み要因フラグを セットできる。 場合の INT3(P73) ･タイマ０へのイベント tPIH(3) ﾉｲｽﾞ除去ﾌｨﾙﾀの ･割り込み要因フラグを tPIL(3) 時定数が 1/32 の 入力ができる。 セットできる。 場合の INT3(P73) ･タイマ０へのイベント tPIH(4) ﾉｲｽﾞ除去ﾌｨﾙﾀの ･割り込み要因フラグを tPIL(4) 時定数が 1/128 の 入力ができる。 セットできる。 場合の INT3(P73) ･タイマ０へのイベント MICIN(P87) 小信号検出カウンタをカウ 入力ができる。 tPIH(5) tPIL(5) tPIH(6) ントできる。 NKIN(P72) tPIL(6) tPIL(7) 高速クロックカウンタをカウ ントできる。 RES リセットできる。 μs ６．ＡＤ変 換 特 性 ／ Ta=-30～+70℃，VSS1=VSS2=0V 項目 記号 適 用 端 子 ・備 考 条件 規格 VDD[ V] 分解能 N AN0(P80)～AN7(P87) 絶対精度 ET AN8(P70),AN9(P71) 変換時間 tCAD AN10(XT1),AN11(XT2) AD 変換時間=32×tCYC 4.5～6.0 4.5～6.0 （注２） （注３） AD 変換時間=64×tCYC 4.5～6.0 (ADCR2=1 の時) （注３） VAIN 4.5～6.0 typ. max. unit ±1.5 LSB 97.92 μs 8 4.5～6.0 (ADCR2=0 の時) アナログ入 力 min. 15.62 bit (tCYC= (tCYC= 0.488μs) 3.06μs) 18.82 97.92 (tCYC= (tCYC= 0.294μs) 1.53μs) VSS VDD V 1 μA 電圧範囲 アナログポート IAINH VAIN=VDD 4.5～6.0 入力電流 IAINL VAIN=VSS 4.5～6.0 -1 （注 2） 絶 対 精 度 は量 子 化 誤 差 （ ±1/2 lsb）を除 く。 （注 3） 変 換 時 間 は、変 換 をスタートさせる命 令 が出 てからアナログ入 力 値 に対 する完 全 なデジタル変 換 値 がレジスタに設 定 されるまでの時 間 をいう。 No.7032-16/24 LC8766C8B/B2B/96B ７．消 費 電 流 特 性 ／ Ta=-30～+70℃，VSS1=VSS2=0V 項目 通常動作時消費 電流 （注４） HALT モード 消費電流（注４） 記号 IDDOP(1) 適 用 端 子 ・備 考 条件 VDD1=VDD2=VDD3 ･FmCF=10MHz =VDD4 セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 10MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 規格 VDD[ V] min. typ. max. unit 4.5～6.0 9 30 mA IDDOP(2) ･CF1=20MHz 外部クロック ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは CF1 側 ･内蔵 RC 発振は停止 ･1/2 分周時 4.5～6.0 10 31 IDDOP(3) ･FmCF=4MHz セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 4MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 4.5～6.0 4 17 IDDOP(4) 4.5～6.0 ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは内蔵 RC 発振 ･1/2 分周時 1 10 IDDOP(5) 4.5～6.0 ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 32.768kHz 側 ･内蔵 RC 発振は停止 ･1/2 分周時 40 140 μA IDDHALT(1) VDD1=VDD2=VDD3 ･HALT モード ･FmCF=10MHz =VDD4 セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 10MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 4.5～6.0 4 12 mA IDDHALT(2) ･HALT モード ･CF1=20MHz 外部クロック ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは CF1 側 ･内蔵 RC 発振は停止 ･1/2 分周時 4.5～6.0 4.8 13 IDDHALT(3) ･HALT モード ･FmCF=4MHz セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 4MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 4.5～6.0 1.8 6 No.7032-17/24 LC8766C8B/B2B/96B 項目 HALT モード 記号 適 用 端 子 ・備 考 条件 IDDHALT(4) VDD1=VDD2=VDD3 ･HALT モード 消費電流（注４） =VDD4 規格 VDD[ V] min. typ. max. unit 4.5～6.0 500 1600 μA 4.5～6.0 25 100 4.5～6.0 0.05 25 4.5～6.0 20 90 ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは内蔵 RC 発振 ･1/2 分周時 IDDHALT(5) ･HALT モード ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 32.768kHz 側 ･内蔵 RC 発振は停止 ･1/2 分周時 HOLD モード IDDHOLD(1) VDD1 消費電流 ･HOLD モード μA ･CF1=VDD またはオープ ン（外部クロック時） 時計 HOLD モード 消費電流 IDDHOLD(2) VDD1 ･時計 HOLD モード ･CF1=VDD またはオープ ン（外部クロック時） ･FsX’tal=32.768kHz 水晶発振時 （ 注 4） 消 費 電 流 は出 力 Tr.および内 蔵 プルアップ抵 抗 に流 れる電 流 を含 まない。 No.7032-18/24 LC8766C8B/B2B/96B メイン・システム・クロック発 振 回 路 特 性 例 メイン・システム・クロック発 振 回 路 特 性 例 は 、弊 社 指 定 の発 振 特 性 評 価 用 基 板 を 用 いて、 発 振 子 メーカによって安 定 に発 振 することを確 認 された回 路 定 数 と、この回 路 定 数 を外 付 けしたときの 特 性 例 です。 表 １ セラミック発 振 子 を使 用 したメイン・システム・クロック発 振 回 路 特 性 例 回路定数 公称周波数 10MHz 4MHz メーカ名 発振子名 C1 [pF] CSTLS10M0G53-B0 (15) 村田製作所 CSTCC10M0G53-R0 (15) 京セラ SSR10.00CR-S24 (24) CSTLS4M00G53-B0 (15) 村田製作所 CSTCR4M00G53-R0 (15) KBR-4.0MSB 33 KBR-4.0MKC (33) 京セラ PBRC4.00GR 33 PBRC4.00HR (33) C2 [pF] (15) (15) (24) (15) (15) 33 (33) 33 (33) Rd1 [Ω] 100 100 100 330 330 1k 1k 1k 1k 動作電 圧範囲 [v] 4.5～6.0 4.5～6.0 4.5～6.0 4.5～6.0 4.5～6.0 4.5～6.0 4.5～6.0 4.5～6.0 4.5～6.0 発振安定時間 [mS] typ max 0.03 0.02 0.15 0.03 0.05 0.1 0.1 0.1 0.1 0.25 0.15 0.6 0.15 0.25 0.4 0.4 0.4 0.4 備考 C1,C2 内蔵品 C1,C2 内蔵品 C1,C2 内蔵品 C1,C2 内蔵品 C1,C2 内蔵品 C1,C2 内蔵 C1,C2 内蔵 発 振 安 定 時 間 は、ＶＤＤが 動 作 電 圧 下 限 を上 回 ってか ら、発 振 が安 定 す るまでに必 要 な時 間 です。（ 図 ４参 照 ） サブ・システム・クロック発 振 回 路 特 性 例 サブ・システム・クロック発 振 回 路 特 性 例 は、弊 社 指 定 の発 振 特 性 評 価 用 基 板 を用 いて、発 振 子 メーカによって安 定 に発 振 することを確 認 された回 路 定 数 と、この回 路 定 数 を外 付 けしたときの特 性 例 です。 表 ２ 水 晶 発 振 子 を使 用 したサブ・システム・クロック発 振 回 路 特 性 例 回路定数 公称周波数 メーカ名 発振子名 C3 C4 [pF] [pF] 18 18 32.768kHz ｾｲｺｰｴﾌﾟｿﾝ MC-306 9 9 Rf [Ω] 10M 10M Rd2 [Ω] 620k 620k 動作電圧範囲 [v] 4.5～6.0 発振安定時間 [S] typ max 1.1 0.9 3.0 3.0 備考 適用 CL 値 12.5pF 適用 CL 値 7.0pF 発 振 安 定 時 間 は、サブクロック発 振 回 路 を開 始 さ せる命 令 を実 行 後 、発 振 が安 定 するまでに必 要 な時 間 と、ＨＯＬＤモードを解 除 後 、発 振 が安 定 するまでに必 要 な時 間 です。（図 ４参 照 ） No.7032-19/24 LC8766C8B/B2B/96B (注 意 ) ・回 路 パターンの影 響 を受 けるので、発 振 に関 わる部 品 はできるだけパターン長 を伸 ばさな いように近 くに配 置 すること。 CF1 CF2 XT1 XT2 Rd1 Rf Rd2 CF C1 C2 C3 C4 X’ta l 図１ ＣＦ発 振 回 路 図２ ＸＴ発 振 回 路 0.5VDD 図３ ＡＣタイミング測 定 点 No.7032-20/24 LC8766C8B/B2B/96B VDD 動 作 VDD 下 限 電源 0V リセット時 間 RES 内 蔵 RC 発 振 tmsC F CF1,C F2 tmsXta l XT1,XT2 動 作 モー ド 不定 リセット 命令実行 リセット時 間 と発 振 安 定 時 間 HOLD 解 除 信 号 HOLD 解 除 信 号 なし HOLD 解 除 信 号 VALID 内 蔵 RC 発 振 tmsC F CF1,C F2 tmsXta l XT1,XT2 動 作 モー ド HOLD HALT ＨＯＬＤ解 除 信 号 と発 振 安 定 時 間 図４ 発振安定時間 No.7032-21/24 LC8766C8B/B2B/96B VDD RRE S （ 注 意 ）電 源 が動 作 電 源 電 圧 の下 限 を上 回 ったあ とに 200μs までは必 ずリセットがかかるよう に C RES ，R RES の値 を決 めること。 RES CRE S 図 ５ リセット回 路 SIOC LK DATAIN DI0 DI1 DI2 DI3 DI4 DATAOUT DO0 DO1 DO2 DO3 DO4 DO5 DI6 DI7 DI8 DO6 DO7 DO8 データ RAM 転 送 期 間 (SIO0 のみ ) tSC K tSC KL tSC KH SIOC LK tsD I thDI DATAIN tdDO DATAOUT データ RAM 転 送 期 間 (SIO0 のみ) tSC KLA tSC KHA SIOC LK tsD I thDI DATAIN tdDO DATAOUT 図 ６ シリアル入 出 力 波 形 No.7032-22/24 LC8766C8B/B2B/96B tP IL tP IH 図 ７ パルス入 力 タイミング波 形 No.7032-23/24 LC8766C8B/B2B/96B PS No.7032-24/24