スタンダードIC 12ビットシリアルイン / パラレルアウト ドライバ BU2099FV BU2099FVは12bitシリアルインパラレルアウトドライバです。 CLOCKの立上がりで読み込んだシフトデータをLCKの立上がりで、Q0∼Q11にパラレル出力します。 また出力をシフトデータに関係なく“H”にするOE端子も装備しています。 ●用途 ラジカセ、電話機、ミニコンポ、カーオーディオ等 ●特長 1）低消費電力である。 2）出力はNchオープンドレイン：（Qx） 。 3）高耐圧出力（＋25V）：（Qx） 。 4）カスケード接続可能。 5）低電圧動作可能。（2.7V∼5.5V） ●絶対最大定格（Ta＝25℃） Parameter Symbol Limits Unit VDD −0.3∼＋7.0 V 電源電圧 許容損失1 Pd1 400＊1 許容損失2 Pd2 650＊2 動作温度範囲 Topr 保存温度範囲 入力電圧範囲 出力電圧範囲（Qx） VO 出力電流（Qx） IO mW mW −25∼＋75 ℃ Tstg −55∼＋125 ℃ VIN VSS−0.3∼VDD＋0.3 V V VSS∼＋25.0 mA 25.0 注）最大定格とは、端子に、この範囲の電圧を印加しても破壊しない限界を示す値であり、動作を保 証するものではありません。 ＊1 IC単体使用時、Ta＝25℃以上で使用する場合は、1℃につき4.0mWを減じる。 ＊2 ガラスエポキシ基板70mm×70mm×1.6mm使用時。 Ta＝25℃以上で使用する場合は、1℃につき6.5mWを減じる。 ●推奨動作条件（VSS＝0V） Parameter 電源電圧 Symbol Min. Typ. Max. Unit VDD 2.7 ― 5.5 V 1 BU2099FV スタンダードIC ●ブロックダイアグラム VSS 1 20 VDD N.C. 2 19 OE DATA 3 18 SO 17 Q11 16 Q10 15 Q9 14 Q8 13 Q7 CONTOROL CIRCUIT CLOCK 4 LCK 5 Q0 6 Q1 7 Q2 8 Q3 9 12 Q6 Q4 10 11 Q5 12BIT SHIFT REGESTER 12BIT STORAGE RAGESTER OUTPUT BUFFER（Open Drain) L. P. F ●各端子説明 Pin No. 端子名 I/O 1 VSS ― GND 端子説明 2 N.C. ― 無接続 3 DATA I シリアルデータ入力 4 CLOCK I シフトレジスタのシフトクロック（立上がりエッジトリガ） 5 LCK I ストレージレジスタのラッチクロック（立上がりエッジトリガ） 6∼17 Q0∼Q11 O パラレルデータ出力（Nch Open Drain FET） （Qx） L H 出力FET ON OFF 18 SO O シリアルデータ出力 19 OE I アウトプットイネーブルコントロール入力 20 VDD ― 注 ：OEはVSSへプルダウンされています。 2 ラッチデータ 電源 BU2099FV スタンダードIC ●入出力回路図 IN BUFFER （DATA，CLOCK，LCK，OE） VDD VDD VDD IN （OE端子のみ） GND， （VSS） GND， （VSS） GND， （VSS） OUTPUT1（Q0∼Q11） OUT GND（VSS） OUTPUT2（SO） VDD OUT GND（VSS） 3 BU2099FV スタンダードIC ●電気的特性 直流特性（特に指定のない限り VSS＝0V，Ta＝25℃） Parameter Symbol “H”入力電圧 VIH “L”入力電圧 VIL “L”出力電圧1 （Qx） VOL1 Min. Typ. Max. Unit 2.1 ― ― V 3 ― 3.5 ― ― V 5 ― ― ― 0.9 V 3 ― ― ― 1.5 V 5 ― ― ― 1.0 V 3 IOL1＝5mA ― ― 1.0 V 5 IOL1＝10mA ― ― 1.5 V 5 IOL1＝15mA ― ― 2.0 V 5 IOL1＝20mA＊1 ― ― 0.3 V 3 IOL2＝0.5mA ― ― 0.4 V 5 IOL2＝1.5mA VDD−0.3 ― ― V 3 IOH＝−100μA VDD−0.5 ― ― V 5 IOH＝−400μA VDD（V） Conditions Test circuit Fig.1 Fig.1 Fig.2 Fig.2 “L”出力電圧2 （SO） VOL2 “H”出力電圧（SO） VOH “H”出力ディス エーブル電流（Qx） IOZH ― ― 10 μA 5 VO＝25.0V Fig.2 “L”出力ディス エーブル電流（Qx） IOZL ― ― −5.0 μA 5 VO＝0V Fig.2 IPULLDOWN（OE） IPD ― ― 60 μA 3 ― ― 150 μA 5 1.1 ― 2.4 V ― 低電源電圧リセット 動作静止電流 VCLR IDD ― ― 200 μA 5 OE＝VDD Fig.2 ― ― VIN＝VSS or VDD OUTPUT：OPEN Fig.7 Fig.3 ＊1：・Ta＝50℃以下では、全てのQxをON（“L”出力）できますが、それ以上の温度において、全てのQxをON（“L”出力）した時、パッケージ許 容損失を超える場合がありますので注意してください。（Ta＝75℃時、IOL1＝20mA流すと、8出力まで可能） ・下記の式で求められる本ICの総電力消費（Pd）は、パッケージ許容損失（例：Ta＝75℃時325mW）以下でご使用ください。 〈パッケージ許容損失熱軽減特性（Fig.9）を参照。 〉 Pd＝Σ（IOL1Q1・VOL1Q1＋IOL1Q2・VOL1Q2＋ ……・IOL1Q11・VOL1Q11＋0.005（＊2））［W］ 条件 ・各Qx端子の入力電流をIOL1Qx、出力電圧をVOL1Qxとする。 ・VOL1Qxについては、 IOL1Qx≦10mA時 1.0V 10mA＜IOL1Qx≦15mA時 1.5V 15mA＜IOL1Qx≦20mA時 2.0V としてください。 ・＊2：出力以外のIC内部で消費される電力。 4 BU2099FV スタンダードIC スイッチング特性（特に指定のない限り VSS＝0V，Ta＝25℃） Parameter Symbol 最小クロックパルス幅 （CLOCK） tW 最小ラッチパルス幅 （LCK） tW（LCK） Min. Typ. Max. Unit 1000 ― ― ns 3 500 ― ― ns 5 1000 ― ― ns 3 500 ― ― ns 5 400 ― ― ns 3 200 ― ― ns 5 400 ― ― ns 3 200 ― ― ns 5 400 ― ― ns 3 200 ― ― ns 5 400 ― ― ns 3 200 ― ― ns 5 tPLH ― ― 500 ns 3 tPHL ― ― 250 ns 5 ― 360 ― ns 3 ― 170 ― ns 5 ― 260 ― ns 3 ― 175 ― ns 5 ― 115 ― ns 3 ― 85 ― ns 5 ― 175 ― ns 3 ― 65 ― ns 5 ― 30 ― ns ― ― 20 ― ns ― セットアップ時間 （LCK→CLOCK） tS セットアップ時間 （CLOCK→LCK） tS2 セットアップ時間 （DATA→CLOCK） tSU ホールド時間 （CLOCK→DATA） tH 出力遅延時間 （SO） VDD（V） Conditions Test circuit ― Fig.4 ― Fig.4 ― Fig.4 ― Fig.4 ― Fig.4 ― Fig.4 ― Fig.4 〈参考値〉 tPLZ（LCK） 伝達遅延時間 （LCK→QX） tPZL（LCK） tPLZ 出力ディスエーブル 時間（QE→QX） tPZL ノイズパルス除去 有効時間（LCK） tI RL＝5kΩ CL＝10pF Fig.4 RL＝5kΩ CL＝10pF RL＝5kΩ CL＝10pF Fig.4 RL＝5kΩ CL＝10pF Fig.4 ― ― 5 BU2099FV スタンダードIC ●測定回路図 VDD ＋25V RL＝10kΩ GND （VSS） P.G VIH VIL GND Fig. 1 入力電圧測定回路 VDD ＋25V A SW4 12 1 SW3 SW2 A 1 2 IOH IOL2 3 2 GND （VSS） 1 V SW1 P.G V GND （VSS） GND （VSS） GND （VSS） GND （VSS） 測定条件 IOZH ：全データ“H”をシフト、Q0∼11に出力し、SW2；1、SW3；1∼12にして1pinずつ電流測定 IOZL ：全データ“L”をシフト、Q0∼11に出力し、SW2；2、SW3；1∼12にして1pinずつ電流測定 VOL1：全データ“L”をシフト、Q0∼11に出力し、SW1；ON、SW2；3でIOL1流入させ、SW3；1∼12にして1pinずつ電圧測定 VOL2：SOに“L”データを出力し、SW4：2でIOL2を流入させ電圧測定 VOH ：SOに“H”データを出力し、SW4：1でIOHを流入させ電圧測定 Fig. 2 出力電圧、ディスエーブル電流測定回路 6 GND GND （VSS） （VSS） BU2099FV スタンダードIC VDD A VDD VDD SW1 SW2 VDD SW3 VDD SW4 GND （VSS） 測定条件 IDD：SW1∼4で3、4、5、19pinをVDDまたはVSSに相互に切り換えて、電流測定。 Fig. 3 動作静止電流測定回路 ＋25V VDD RL＝5kΩ CL＝10pF GND （VSS） ＋25V GND （VSS） RL＝5kΩ P.G Fig. 4 スイッチング特性測定回路 CL＝10pF GND （VSS） 7 BU2099FV スタンダードIC tW 90％ CLOCK 90％ 10％ tSU tW 90％ 50％ 10％ VDD 90％ 50％ 50％ 10％ GND（VSS） tH 90％ VDD 90％ DATA GND（VSS） tS tW（LCK） 90％ 50％ 10％ 50％ LCK tS2 VDD 90％ GND（VSS） tPLZ VDD 50％ OE 50％ GND（VSS） tPLZ（LCK） tPZL（LCK） tPZL VEXT QX 50％ 10％ 50％ 10％ GND（VSS） tPLH tPHL VDD 50％ SO 50％ GND（VSS） Fig. 5 スイッチング特性測定波形 8 BU2099FV スタンダードIC ●動作説明 12bitシフトレジスタの内容は、LCKの立上がりエッジで12bitのストレージレジスタにストアされ、対応するQ0∼ Q11に出力されます。SOには、クロックの立下がりに同期してシフトレジスタの最終段データを出力されます。 DATAから入力されたデータは12クロック目の立下がりよりSOから出力されます。 VDD CLOCK DATA 1 0 2 1 3 0 4 0 5 1 6 1 7 0 8 0 9 10 0 0 11 0 12 1 13 14 1 1 15 1 16 1 LCK OE SO 0 1 Q11 0 1 Q10 1 0 Q9 0 0 Q8 0 1 Q7 1 1 Q6 0 1 0 Q5 1 0 0 Q4 0 0 0 Q3 0 0 0 0 1 0 0 Q2 Q1 0 1 1 0 1 Q0 1 0 0 1 1 0 0 注1）出力にプルアップ抵抗を接続した時のものです。 注2）VDD立上がり時、 シフトレジスタ及びストレージレジスタは、all“ H”に設定されています。 Fig. 6 9 BU2099FV スタンダードIC ●真理値表 INPUT CLOCK DATA LCK OE L × × H × × × × × Function シフトレジスタの初段は“L”、他はそれぞれ前段のデータをストア。 （ストレージレジスタ及び、出力の状態はホールド） シフトレジスタの初段は“H”、他はそれぞれ前段のデータをストア。 （ストレージレジスタ及び、出力の状態はホールド） シフトレジスタは変化しない。 SO出力はOEにコントロールされることなくCLOCK入力の立下りエッジ に同期してシフトレジスタの最終段データを出力します。 × × × × × × × × × H × × × L シフトレジスタの内容がストレージレジスタにストアされる。 ストレージレジスタは変化しない。 Q0∼Q11出力は非選択（プルアップ時all“H”出力） Q0∼Q11出力がイネーブルとなり、ストレージレジスタに記憶されている データを出力します。 注：本ICのQ0∼Q11出力はNchオープンドレイン出力で、シフトレジスタの転送データが“L”の時には、対応する出力FETはON（導通状態）し、転送 データが“H”の時には、出力FETはOFF（非導通）と なります。 ●低電源電圧リセット VDD 最小15ms VCLR GND Fig. 7 ・VDDがVCLR（最小1.1V、最大2.4V）以下になった時シフトレジスタ及び ストレージレジスタは、all“H”に設定されます。 10 BU2099FV スタンダードIC ●カスケード接続例 OE IN VDD VDD GND GND DATA IN SERIAL OUT CLOCK Q11 LCK Q23 Q10 Q22 Q0 Q9 Q12 Q21 Q1 Q8 Q13 Q20 Q2 Q7 Q14 Q19 Q3 Q6 Q15 Q18 Q4 Q5 Q16 Q17 Fig. 8 ●電気的特性曲線 POWER DISSIPATION：Pd［mW］ 800 SSOPB20（70mm×70mm×1.6mm ガラスエポキシ基板使用時） 700 600 500 400 SSOPB20（IC単体） 300 200 100 0 −25 0 25 50 75 100 125 AMBIENT TEMPERATURE：Ta［℃］ Fig. 9 ●外形寸法図（Unit：mm） 10 4.4±0.2 1 0.15±0.1 1.15±0.1 11 0.1 6.4±0.3 6.5±0.2 20 0.65 0.22±0.1 0.3Min. 0.1 SSOP-B20 11