AK2303LV

ASAHI KASEI
[AK2303LV]
AK2303LV
AK2303LV
2
PCM
A-Law
-law
-law
PCM
A/D
2ch
D/A
A-law/
4.096MHz 2.048MHz
+6
–
-18dB/1.0dB
MS0117-J-03
1
2012/01
ASAHI KASEI
[AK2303LV]
目
項
目
頁
ブロック図……………………………………
3
パッケージ・ピン配置………………………
4
端子条件………………………………………
5
端子機能………………………………………
6
回路構成………………………………………
8
機能説明………………………………………
9
PCMインタフェース…………………………
10
LongFrame/ShortFrame/GCI…..….
10
ミュート………………………………………
15
ゲイン調整……………………………………
16
リセット………………………………………
17
パワーダウン…………………………………
18
シリアルインタフェース……………………
20
モード設定……………………………………
23
レジスタ………………………………………
24
絶対最大定格…………………………………
27
推奨動作条件…………………………………
27
電気的特性……………………………………
27
-
MS0117-J-03
次
CODEC…….......................…………….
28
PCMインタフェース…………………..
31
シリアルインタフェース………………
34
推奨外部回路例………………………………
36
パッケージ……………………………………
38
2
2012/01
ASAHI KASEI
[AK2303LV]
ブロック図
GST0
VFTN0
GA0T
AAF0
GA0R
SMF0
CODEC
AMPT0
VR0
VFR0
GSR0
CH0
GA1T
AAF1
GA1R
SMF1
CODEC
CH1
BGREF
Register
3
MODE
TEST
ALAWN
MUTE1
MUTE0
A/u_SEL
Register
Power on Reset
PWDN
Internal
TXVlm1
TXVlm0
RXVlm1
PLL
VDD
VSS
MS0117-J-03
FS1
AMPR1
RXVlm0
LPC
DX
DR
FS
BCLK
AMPT1
VREF
FS0
AMPR0
GST1
VFTN1
VR1
VFR1
GSR1
PCM I/F
Serial
I/F
SCLK
DATA
CSN
2012/01
ASAHI KASEI
[AK2303LV]
パッケージ・ピン配置
TEST
VFTN1
GST1
GSR1
VFR1
VR1
ALAWN
AVDD
DVDD
FS
BCLK
DX
DR
MUTE1
MS0117-J-03
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
4
VREF
MODE
VFTN0
GST0
GSR0
VFR0
AVSS
DVSS
VR0
LPC
CSN
DATA
SCLK
MUTE0
2012/01
ASAHI KASEI
[AK2303LV]
端子条件
端子
番号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
端子名
I/O
端子タイプ
TEST
VFTN1
GST1
GSR1
VFR1
VR1
ALAWN
AVDD
DVDD
FS
BCLK
DX
DR
MUTE1
MUTE0
SCLK
I
I
O
O
I
O
I
－
－
I
I
O
I
I
I
I
DATA
I/O
CMOS
最大
AC 負荷
最小
DC 負荷
パワーダウン
時出力状態
備考
AVSS に接続。(*2)
Analog
Analog
Analog
Analog
Analog
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
CMOS
50pF
50pF
10kΩ(*1)
10kΩ(*1)
Hi-Z
Hi-Z
50pF
10kΩ
Hi-Z
15pF
Hi-Z
15pF
Hi-Z
( Input )
18
19
CSN
I
CMOS
LPC
O
Analog
20
21
22
23
24
25
26
27
VR0
DVSS
AVSS
VFR0
GSR0
GST0
VFTN0
O
－
－
I
O
O
I
Analog
50pF
10kΩ
Hi-Z
Analog
Analog
Analog
Analog
50pF
50pF
10kΩ(*1)
10kΩ(*1)
Hi-Z
Hi-Z
MODE
I
28
VREF
O
外付容量
0.22uF 以上
AVDD または AVSS
に接続。(*2)
外付容量
1.0uF 以上
Analog
*1) 最小 DC 負荷は帰還抵抗込の値です。
*2) これらのピンから隣接するアナログピンにノイズを載せないようにAVDDまたはAVSSに接続してください。
MS0117-J-03
5
2012/01
ASAHI KASEI
[AK2303LV]
端子機能
端子番号 端子名称
1
TEST
I/O
I
2
VFTN1
I
3
GST1
O
4
GSR1
O
5
VFR1
I
6
VR1
O
7
8
9
10
ALAWN
AVDD
DVDD
FS
I
I
11
BCLK
I
12
DX
O
13
DR
I
14
MUTE1
I
15
MUTE0
I
16
17
18
19
SCLK
DATA
CSN
LPC
I
I/O
I
O
MS0117-J-03
機
能
テストモード設定入力。 （常に AVSS に接続してください。
）
0:通常動作、1:テストモード
CH1 入力ゲイン調整用オペアンプの反転差動入力。
VFTP1 端子と外部抵抗で入力アンプを構成しゲイン調整を行います。
CH1 入力ゲイン調整用オペアンプの出力｡
外部抵抗で入力アンプを構成しゲイン調整を行います。
CH1 出力ゲイン調整用オペアンプの出力。
外部抵抗で反転アンプを構成しゲイン調整を行います。
CH1 出力ゲイン調整用オペアンプの反転入力。
外部抵抗で反転アンプを構成しゲイン調整を行います。
CH1 アナログ出力。
CH0 の PCM データをアナログ信号に変換した出力です。
A-law／μ-law 符号則選択入力。
0：A-law
1：μ-law
アナログ回路用正電源端子。
デジタル回路用正電源端子。
PCM データ送受同期信号入力。
PCM データ入出力タイミングを制御します。 BCLK と同期した 8kHz
の信号を入力して下さい。全パワーダウン時以外は常に入力して下さい。
PCM データ転送レート制御クロック入力。
2.048MHz または 4.096MHz のクロックを入力します。このクロックレート
をクロックレート設定レジスタ(CLKSEL)に設定してください。
全パワーダウン時以外は常に入力して下さい。
PCM データ出力端子。
CH0, CH1 の PCM データを多重化して出力します。データ転送レートは
BCLK で設定されます。詳細は PCM インタフェースの項目(Page.9~)を参
照して下さい。この端子は送信データが存在する 16 ビット期間以外は、ハ
イ•インピーダンスとなります。
PCM データの入力端子。
CH0, CH1 の PCM データを多重化して入力します。 データ転送レートは
BCLK で設定されます。詳細は PCM インタフェースの項目(Page.9~)を参
照して下さい。
CH1 の ミュート設定入力。
1：ミュート, 0：通常動作
CH0 の ミュート設定入力。
1：ミュート, 0：通常動作
シリアルインタフェースのクロック入力端子。
シリアルインタフェースのデータ入出力端子。
シリアルインタフェースのチップセレクト入力端子。 0：非選択 1：選択
PLL のループフィルタ用端子。
0.22 uF 以上の容量を外付して下さい。
6
2012/01
ASAHI KASEI
端子番号 端子名称
20
VR0
[AK2303LV]
I/O
O
21
22
23
DVSS
AVSS
VFR0
I
24
GSR0
O
25
GST0
O
26
VFTN0
I
27
MODE
I
28
VREF
O
MS0117-J-03
機
能
CH0 アナログ出力。
CH0 の PCM データをアナログ信号に変換した出力です。
デジタル回路用負電源端子。
アナログ回路用負電源端子。
CH0 出力ゲイン調整用オペアンプの反転入力。
外部抵抗で反転アンプを構成しゲイン調整を行います。
CH0 出力ゲイン調整用オペアンプの出力。
外部抵抗で反転アンプを構成しゲイン調整を行います。
CH0 入力ゲイン調整用オペアンプの出力｡
外部抵抗で入力アンプを構成しゲイン調整を行います。
CH0 入力ゲイン調整用オペアンプの反転差動入力。
VFTP1 端子と外部抵抗で入力アンプを構成しゲイン調整を行います。
モード入力。 1:汎用モード、0:限定モード
限定モードでは、レジスタ値はボリューム以外初期値に固定されます。
アナロググランド電源出力端子。
1.0 uF 以上の容量を外付して下さい。
7
2012/01
ASAHI KASEI
[AK2303LV]
回路構成
ブロック
AMPT0,1
AMPR0,1
AAF0,1
CODEC
(CH0,CH1)
A/D
CODEC
(CH0,CH1)
D/A
SMF0,1
BGREF
GA0T GA0R
GA1T GA1R
SERIAL I/F
PLL
PCM I/F
MS0117-J-03
機 能
備考
送信用システム 0dB（伝送 0 レベルポイント）のゲイン調整用オペアンプです。
外付けの抵抗でシングルエンドのゲインアンプを構成します。ただし、帰還抵抗は
10 kΩ以上です。各端子の構成は次のようになっています。ゲインは 0dB を目安
に設定して下さい。
VFTNx：オペアンプ反転入力
GSTx：オペアンプ出力
ｘ-- ( channel x; 0 or 1)
受信用システム 0dB（伝送 0 レベルポイント）のゲイン調整用オペアンプです。
通常、反転アンプとして使用し、外付けの抵抗でゲインアンプを構成します。ただ
し、帰還抵抗は 10kΩ以上です。各端子の構成は次のようになっています。ゲイン
は 0dB を目安に設定して下さい。
VFRx：オペアンプ反転入力
GSRx：オペアンプ出力
折り返し雑音防止用フィルタです。
2 次の RC ローパスフィルタで構成されており、
A/D コンバータのサンプリング周波数帯における雑音を除去します。
入力されたアナログ信号を圧伸則に従い 8 ビットの PCM データに変換します。圧
伸則として、ITU-T G.711 に準拠した A-Law またはμ-Law をサポートします。
A-Law では偶数ビットの反転もおこないます。
圧伸則の選択は、レジスタ ALAWN もしくはピン ALAWN でおこないます。
レジスタとピンの関係については P25 を参照して下さい。
"H": μ-Law
"L": A-Law
また、帯域制限用フィルタを内蔵しています。
DR 端子より取り込まれた 8 ビットの PCM データを圧伸則に従い伸張し再生しま
す。圧伸則として、ITU-T G.711 に準拠したＡ-Law とμ-Law をサポートします。
A-Law では偶数ビットの反転もおこないます。
圧伸則の選択は、レジスタ ALAWN もしくはピン ALAWN でおこないます。
"H": μ-Law
"L": A-Law
D/A コンバータの出力から帯域内の周波数成分を取り出すためのフィルタです。
温度補償されたバンドギャップ電圧発生器により、安定なアナロググランド電圧を
供給します。([email protected] 時) 安定化の為、1.0 uF の容量を接続下さい。
信号レベルを変更する回路です。+6～-18dB（1dBstep、25 段階）のゲイン調整が
可能です。ゲイン設定はレジスタで行います。
内部レジスタへのデータ入力を行います。1 ワード=16bit。
構成は命令コード 4bit、アドレス 3bit、ダミー1bit、データ 8bit となっています。
SCLK,DATA,CSN 端子で制御します。
BCLK から、内部動作に必要な所定のクロック周波数を発生します。ループフィル
タ用の外付容量（0.22 uF 以上）を LPC 端子に接続します（対 VSS）。
BCLK で定められるデータレート(4.096,2.048MHz)で PCM データを入出力しま
す。PCM インタフェースには LongFrame,ShortFrame,GCI の３つのモードがあ
ります。モード設定はレジスタ PCMIF で行います。
PCMIF = “L”
LongFrame or Short Frame
PCMIF = “H”
GCI
LF,SF は内部回路で自動判定します。PCM データは 2 チャンネル分が多重化され
DX,DR 端子から入出力されます。
Long/Short Frame を選択時、BCLK とデータレートは一致しますが、GCI モード
を選択した場合、GCI のデータレートは設定した BCLK のクロックレートの 1/2
になります。
8
2012/01
ASAHI KASEI
[AK2303LV]
機能説明
AK2303LV はシリアルインターフェースを介して、内部レジスタにアクセスする事が出来ます。
各レジスタについての説明は次項を参照して下さい。
◆レジスタマップ
Bit
11
Bit
10
Bit
9
Bi
t
8
Bit
7
Bit
6
Bit
5
Bit
4
Bit
3
Bit
2
Bit
1
Bit
0
A2
A1
A0
*
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
*
0
0
0
GA0R4
GA0R3
GA0R2
GA0R1
GA0R0
0
0
1
*
0
0
0
GA1R4
GA1R3
GA1R2
GA1R1
GA1R0
0
1
0
*
0
0
0
GA0T4
GA0T3
GA0T2
GA0T1
GA0T0
0
1
1
*
0
0
0
GA1T4
GA1T3
GA1T2
GA1T1
GA1T0
1
0
0
*
ALAWN
SEL2B
PCMIF
MTCH1
MTCH0
PD
PDCH1
PDCH0
1
0
1
*
CLKSEL1
CLKSEL0
-
TS4
TS3
TS2
TS1
TS0
1
1
0
*
Reserved
1
1
1
*
Reserved
MS0117-J-03
9
2012/01
ASAHI KASEI
[AK2303LV]
■ PCM インタフェース
AK2303LV は以下の３つの PCM データインタフェースをサポートしています。
・Long Frame Sync(LF)
・Short Frame Sync(SF)
・GCI
各チャンネルの PCM データは多重化され共通の端子(DR,DX)から順次入出力されます。
いずれの場合もデータは MSB ファーストで入出力されます。B1 及び B2 データの PCM インターフェース上
のタイムスロットの位置をレジスター設定によって選択できます。
◆PCM インターフェースの選択
Long Frame/Short Frame または GCI のどちらか一方を選択します。
以下を参照して PCMIF レジスタを設定して下さい。
PCM インタフェース選択レジスタ（アドレス：100 Bit：5）
PCMIF
PCM インタフェース
0
LF or SF
1
GCI
備考
LF/SF は FS 信号で自動判定（次項参照）
∗ レジスタ初期化時はLF/SFモード(PCMIF=0)が選択されます。
● LONG FRAME (LF) / SHORT FRAME (SF)
◆LF/SFの判定方法
AK2303LVは入力されたFSの”H”期間によりLong Frame, Short Frameかを自動的に判断します。
FS=”H”の期間
フレーム構成
BCLKの2周期以上
LF
BCLKの1周期
SF
◆インタフェースタイミング
各チャンネルの PCM データは、フレーム同期信号 FS に同期して、1 フレーム区間(125μs)毎にそれぞれ 8 ビ
ットずつ B1 を最初に、そして B2 がその後から DX,DR 端子より入出力されます。1 フレーム区間には最大 32
個のタイムスロット(BCLK=4.096MHz 時、但し B1/B2 の 16bit を 1 Time slot とカウントします。)があり、
タイムスロット数＝BCLK/128k です。
B1/B2 のタイムスロットはレジスターを通して指定できます。この場合、
B1/B2 は 16bit 一組での指定となり、B1/B2 は常に隣り合って入出力されることになります。(p11:Time Slot
Assignment 参照)
◆フレーム同期信号（Frame Sync：FS）
8kHz の基準入力信号です。1 フレーム(125us 毎)に 8 ビットの PCM データが入出力されます。BCLK と同期
していることが必要です。
MS0117-J-03
10
2012/01
ASAHI KASEI
[AK2303LV]
◆BCLK
PCMインターフェース用のデータ搬送クロックであるBCLKの周波数はレジスタにて選択されます。
BCLK 周波数選択レジスタ（アドレス：101 Bit：7,6）
CLKSEL[1:0]
BCLK 周波数
00
Reserved
01
Reserved
10
2.048MHz
11
4.096MHz
∗ レジスタ初期化時はBCLK=2.048MMHz(CLKSEL[1:0]=10)が選択されます。
備考
Default 値
◆PCMデータ入出力チャネル(B1 or B2)の指定
PCMインターフェース上のタイムスロット（Time slot#0～31(最大)）にB1、B2入出力チャネルを割り当て、ま
たアナログチャネルのCH0,CH1をB1,B2チャンネルのどちらのPCMデータに割り当てるかを指定することに
より、4線アナログチャネルとPCMインターフェース上データスロットの指定を行います。
B1、B2入出力チャンネル・タイムスロット選択（アドレス：101 Bit：4～0）
TS[4:0]
Time slot
B1
B2
備考
初期値
00000
0
Time-slot#0 の前半 8Bit
Time-slot#0 の後半 8Bit
00001
1
Time-slot#1 の前半 8Bit
Time-slot#1 の後半 8Bit
00010～
11110
X
Time-slot#X の前半 8Bit
Time-slot#X の後半 8Bit
11111
31
Time-slot#31 の前半 8Bit
Time-slot#31 の後半 8Bit
Time slot Assignment
FS
TS#0
Time slot#
ex)
Default 時
B1
TS#1
TS#2
TS#3
TS#31(max)
DR/X
B2
B1
DR/X
ex)
B1
TS[4:0]=2 設定時
B2
チャンネル選択
CH0,CH1 入出力チャンネル選択（アドレス：100 Bit：6）
Analog
SEL2B
B1
B2
備考
0
1
CH0
CH1
CH1
CH0
初期値
PCM
Interface
Interface
Channe0
B1
B2
Channel 1
SEL2B
◆Frame Timing
MS0117-J-03
11
2012/01
ASAHI KASEI
[AK2303LV]
LongFrame
FS
BCLK
B1 ch
DX
DR
Don’t
care
B2 ch
1
2
3
4
5
6
7
1
2
3
4
5
6
7
SEL2B=0 ⇒
SEL2B=1 ⇒
8
8
1
2
3
4
5
6
7
1
2
3
4
5
6
7
8
B1-CHANNEL (CH0)
B1-CHANNEL (CH1)
8
Don’t care
B2-CHANNEL (CH1)
B2-CHANNEL (CH0)
ShortFrame
FS
BCLK
B1 ch
DX
DR
Don’t
care
B2 ch
1
2
3
4
5
6
7
1
2
3
4
5
6
7
SEL2B=0 ⇒
SEL2B=1 ⇒
8
8
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
B1-CHANNEL (CH0)
B1-CHANNEL (CH1)
Don’t care
B2-CHANNEL (CH1)
B2-CHANNEL (CH0)
！注意事項 ＜重要＞
・ BCLK を 2.048MHz に設定した場合、Time slot を 15 以上に設定すると動作の保証が出来ません。
・ PCM I/F の Time slot”0”上に他の PCM データを挿入する場合は、power on 時に本 LSI の出力と衝突する事態が想
定されます。このため、power on する前に Mute ピンで Mute 設定を行ってください。power on し、TS 設定を終えた後で
Mute を解除し衝突を起さないようにして下さい。
・ 全パワーダウン時以外は FS と BCLK を停止しないで下さい。
MS0117-J-03
12
2012/01
ASAHI KASEI
[AK2303LV]
● GCI （General Circuit Interface）
◆インタフェースタイミング
各チャンネルの PCM データは、フレーム同期信号 FS に同期して、1 フレーム区間(125μs)毎にそれぞれ 8 ビ
ットずつ DX,DR 端子より入出力されます。
◆フレーム同期信号（Frame Sync：FS）
8kHz の基準入力信号です。1 フレーム(125us 毎)に 8 ビットの PCM データが入出力されます。BCLK と同期
していることが必要です。FS は PLL の入力となり、これをもとに内部の動作クロックが生成されます。
◆BCLK
BCLKの周波数はPCMデータレートの2倍です。入力BCLK周波数は4.096MHz、2.048MHzです。
FS
BCLK
B1 ch
DX
DR
Don’t
care
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
⇒
⇒
B1-CHANNEL (CH0)
B1-CHANNEL (CH1)
SEL2B=0
SEL2B=1
MS0117-J-03
B2 ch
1
Don’t
care
B2-CHANNEL (CH1)
B2-CHANNEL (CH0)
13
2012/01
ASAHI KASEI
[AK2303LV]
◆GCI データ入出力チャネル(B1 or B2)の指定
PCMインターフェース上のタイムスロット（Time slot#0～15(最大)）にB1、B2入出力チャネルを割り当て、ま
たアナログチャネルのCH0,CH1をB1,B2チャンネルのどちらのPCMデータに割り当てるかを指定することによ
り、4線アナログチャネルとPCMインターフェース上データスロットの指定を行います。
B1、B2入出力チャンネル・タイムスロット選択（アドレス：101 Bit：4～0）
TS[4:0]
Time slot
B1
B2
備考
初期値
00000
0
Time-slot#0 の前半 8Bit
Time-slot#0 の後半 8Bit
00001
1
Time-slot#1 の前半 8Bit
Time-slot#1 の後半 8Bit
00010～
01110
X
Time-slot#X の前半 8Bit
Time-slot#X の後半 8Bit
01111
15
Time-slot#15 の前半 8Bit
Time-slot#15 の後半 8Bit
Time slot Assignment
FS
TS#0
Time slot#
ex)
Default 時
B1
TS#1
TS#2
TS#3
TS#15(max)
DR/X
B2
B1
DR/X
ex)
B1
TS[4:0]=2 設定時
B2
チャンネル選択
CH0,CH1 入出力チャンネル選択（アドレス：100 Bit：6）
Analog
SEL2B
B1
B2
備考
0
1
CH0
CH1
CH1
CH0
初期値
PCM
Interface
Interface
Channe0
B1
B2
Channel 1
SEL2B
！注意事項 ＜重要＞
・ BCLK を 2.048MHz に設定した場合、Time slot を７以上、BCLK を 4.096MHz に設定した場合、Time slot
を 15 以上に設定すると動作の保証が出来ません。
・ Power on 時の Default 値と異なる Time slot を指定する場合で、PCM I./F 上の Default 値の TS に別の PCM データ
が存在する場合、本 LSI の出力と衝突する事態が想定されます。この場合、Mute ピンで Mute 設定を行い、TS 設定を終
えた後で Mute を解除し衝突を起さないようにして下さい。
・ 全パワーダウン時以外は FS と BCLK を停止しないで下さい。
MS0117-J-03
14
2012/01
ASAHI KASEI
[AK2303LV]
■ミュート
各チャンネル独立に PCM 出力をミュートすることが可能です。
以下を参照して MTCH0,MTCH1 レジスタ又はピンを設定して下さい。
レジスタとピンの関係については、P28 を参照して下さい。
ミュートレジスタの設定 （Address: 100 Bit: 4,3）
MTCH0,1
動作
DX 端子
VRX0, VRX1 端子
備考
0
信号出力
PCM データ出力
CODEC アナログ出力
初期値
1
ミュート
High-Impedance
アナロググランド
◆ 動作例
SF モード
CH0 ミュート（MTCH0 = ”1”, MTCH1= ”0”）
FS
BCLK
DX
Don’t care
DR
LF モード
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
Don’t care
CH0 ミュート（MTCH0 = ”1”, MTCH1= ”0”）
FS
BCLK
DX
Don’t care
DR
GCI モード
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
Don’t care
CH0 ミュート（MTCH0 = ”1”, MTCH1= ”0”）
FS
BCLK
DX
Don’t care
DR
B1-CHANNEL (CH0)
Don’t
care
B2-CHANNEL (CH1)
VRX0 : CODEC CH0 のアナログ出力は常にアナロググランドレベルです。
VRX1 : CODEC CH1 のアナログ出力は DR 端子から入力された CH1 の PCM データに応じた
レベルです。
MS0117-J-03
15
2012/01
ASAHI KASEI
[AK2303LV]
■ゲイン調整
ボリューム GA0T,GA0R,GA1T,GA1R のゲインは、各ボリュームに対応するレジスタで設定可能です。
調整範囲は+6～-18dB（1.0dBstep、25 段階）です。
ボリューム設定レジスタ (Address: 011∼000, Bit: 4∼0)
GanT4
GanT3
GAnT2
GAnT1
GAnT0
GanR4
GanR3
GAnR2
GAnR1
GAnR0
ゲイン
[dB]
0
0
0
0
0
+6
0
0
0
0
1
+5
0
0
0
1
0
+4
0
0
0
1
1
+3
0
0
1
0
0
+2
0
0
1
0
1
+1
0
0
1
1
0
0
0
0
1
1
1
-1
0
1
0
0
0
-2
0
1
0
0
1
-3
0
1
0
1
0
-4
0
1
0
1
1
-5
0
1
1
0
0
-6
0
1
1
0
1
-7
0
1
1
1
0
-8
0
1
1
1
1
-9
1
0
0
0
0
-10
1
0
0
0
1
-11
1
0
0
1
0
-12
1
0
0
1
1
-13
1
0
1
0
0
-14
1
0
1
0
1
-15
1
0
1
1
0
-16
1
0
1
1
1
-17
1
1
---
---
---
-18
MS0117-J-03
16
備考
初期値
2012/01
ASAHI KASEI
[AK2303LV]
■リセット
◆ パワーオンリセット
AK2303LV は電源投入時に内部リセットパルスが発生し、全ての回路がリセットされます。
内部レジスタは初期値に設定されます。
リセット終了後、CODEC CH0/CH1 の回路は、FS の入力開始と共に初期化が開始されます。
パワーオンリセット～初期化終了までに要する時間は 150ms（typ）,330ms(max)です。
※ 内部リセットパルス発生期間は 20ms(typ),200ms(max)です。
◆パワーオンリセットを有効とするための電源立ち上げ時間
電源立ち上げ時間が 50ms(=5τ)以内であれば､パワーオンリセットは確実に動作します。
電源立ち上げ時間が 50ms より大きくなる場合は、パワーオンリセットが実行されません。
この場合、レジスタは初期化されません。全てのレジスタに設定したい値を書き込んでから、動作を
開始してください。
◆ パワーオン時の推奨動作手順
電源立ち上げ後AK2303LVを動作させる際、以下の様な手順で動作を開始されることを推奨致します。
パワーアップ
200ms ウェイト
*電源立ち上げ時間
=50ms(=5τ)の場合
シリアルI/Fを介して
内部レジスタを設定
・FS=”L”
・BCLK=”L”
・MUTE 0/1=”L”
（電源立ち上げ後、FS及びBCLKを固定
しておくと、固定期間中はCODECは
外部との入出力を行いません）
・CODEC 動作開始前に内部レジスタを設
定します。
FS及びBCLK
の供給開始
・CODEC初期化開始。
250ms ウェイト
CODEC正常動作開始
MS0117-J-03
・CODEC初期化完了。
・MUTE 0/1=”H”
17
2012/01
ASAHI KASEI
[AK2303LV]
■パワーダウン
パワーダウン設定を行うと AK2303LV の消費電力が低減されます。
パワーダウン時は、アナログ回路への電流供給およびデジタル回路へのクロック供給が停止され、該当する回路
は動作停止状態となります。
パワーダウンは次の２つの形式があります。
・全回路パワーダウン
・ブロック別パワーダウン
※ パワーダウン時においては、該当するブロックの出力端子はハイインピーダンスとなります（p.5参照）。
◆パワーダウン設定方法
全回路または一部の回路のパワーダウンはレジスタ設定で行います。
パワーダウンの設定方法と設定時の動作
対象回路
レジスタ
全回路
PD
CODEC
CH0
PDCH0
CODEC
CH1
PDCH1
設定値と動作
パワーダウン時動作の注意事項
・レジスタは初期化されません。
・シリアル I/F は使用可能です。
・FS,BCLK を供給する必要はありません。
”0”：動作
”1”：パワーダウン
・常に FS と BCLK を入力して下さい（p.10,11 参照）。
・CODEC CHn(n=0,1) をパワーダウンしても、
以下の回路は動作しています。
①AMPTn, AMPRn (n=0,1)入出力
（詳細は次項の表を参照して下さい）
注）PD, PDCHn(n=0,1)レジスタの初期値は”0”です。
◆パワーダウンからの復帰：CODEC
CODEC CH0/CH1 をパワーダウンから復帰する場合、AK2303LV は CODEC の初期化を行います。
初期化終了までに要する時間は 130ms(typ)です。
MS0117-J-03
18
2012/01
ASAHI KASEI
[AK2303LV]
◆パワーダウン設定とパワーダウンブロック
全 BLOCK
CODEC
CH0
CODEC
CH1
設定レジスタ
PD
PDCH0
PDCH1
AMPT0
OFF
GA0T
OFF
OFF
OFF
AAF0
OFF
OFF
OFF
CODEC CH0
OFF
OFF
OFF
SMF0
OFF
OFF
OFF
GA0R
OFF
AMPR0
OFF
AMPT1
OFF
GA1T
OFF
OFF
OFF
AAF1
OFF
OFF
OFF
CODEC CH1
OFF
OFF
OFF
SMF1
OFF
OFF
OFF
GA1R
OFF
AMPR1
OFF
Channel 1
Channel 0
パワーダウン回路
PCM I/F
OFF
PLL
OFF
BGREF
OFF
CODEC
CH0&1
PDCH0
PDCH1
OFF
SERIAL I/F
MS0117-J-03
19
2012/01
ASAHI KASEI
[AK2303LV]
■シリアルインタフェース
SCLK,DATA,CSN の 3 端子を使用して内部レジスタ設定用データの書き込み／読み出しを行います。
1 ワードは 16 ビットで構成です。MSB 側から 4 ビットが制御コードで、書き込み／読み出しを指定します。
次の 3 ビットは内部レジスタのアドレスを指定します。LSB 側 8 ビットがレジスタに設定するデータです。
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
I3
I2
I1
I0
A2
A1
A0
*
D7
D6
D5
D4
D3
D2
D1
D0
制御コード
(4bit)
アドレス
(3bit)
内部レジスタ設定用データ
(8bit)
*
*）データ読み出し時のI/O切替タイミング調整用 Dummy Bitです。
◆制御コード
I3
I2
I1
I0
動作内容
1
1
1
0
読み出し
1
1
1
1
書き込み
その他のコード
読み出し／書き込み動作は実行されません。
◆ SCLKとデータ書き込み／読み出し動作
①
②
③
DATA端子への入力データは、SCLKの立ち上がりで内部シフトレジスタに取り込まれます。
SCLKの立ち上がりエッジは、CSNの立ち下がり以降の入力エッジからカウントされます。
CSN="L"の時、16パルス以上のSCLK入力に対し、以下の動作が行われます。
【書き込み】SCLK の16パルス目の立ち上がりで、データは内部レジスタにロードされます。
【読み出し】SCLK の16パルス目の立ち下がりで、DATA端子は入力端子に切り替わります。
◆CSNとデータ書き込みキャンセル／データ読み出し期間
①
SCLK の16パルス目の立ち上がりより前にCSNを立ち上げると、書き込みはキャンセルされます｡
②
SCLK の16パルス目の立ち下がりより前にCSNを立ち上げると、その時点で読み出しは中止されま
す｡
◆連続したデータ書き込み／読み出し動作 （連続アクセス）
①
②
連続アクセス動作を行う際には、次のアクセスの前に、CSNを必ず一度立ち上げて下さい。
CSN=”L”のまま、連続アクセスを行った場合、2回目以降のアクセスは無効となります。
MS0117-J-03
20
2012/01
ASAHI KASEI
[AK2303LV]
◆データ書き込みタイミング
連続SCLK使用時
連続する16bitのDATAとＳＣＬＫでアクセスする方法です
SCLK16 パルス以降なら、
どこで立ち上げてもよい
必ず一度立ち上げる
CSN
SCLK
DATA
1
Z
1
2
3
1
1
4
1
書き込み
命令
SCLK一時停止時
5
0
6
0
7
0
9
8
D7
*
16
Z
D0
アドレス”000”
への書き込み
データ
アドレス
”000”
1
2
1
3
1
1
4
8
1
D7
書き込み
命令
SCLK 16 パルス目
の 立 ち 上が り で書
き込み実行
9
15
16
Z
D1 D0
書き込みデータ
DATAとＳＣＬＫを何回かに分けて書き込む方法です
SCLKを一度”H”または”L”で停止しても、再度ＳＣＬＫの入力を開始すれば、先のデータに続けて書き込み
を行うことができます。SCLKを停止する位置は任意です。
SCLK16 パルス以降なら、
どこで立ち上げてもよい
必ず一度立ち上げる
CSN
SCLK
DATA
1
Z
1
2
1
3
1
4
1
書き込み
命令
5
0
6
0
7
0
9
8
16
D7
*
アドレス”000”
への書き込み
データ
アドレス
”000”
Z
D0
SCLK 16 パルス目
の 立 ち 上が り で 書
き込み実行
書き込みキャンセル
SCLK16 パルス目の立ち上がり
より手前で CSN が”H”となる
CSN
SCLK
DATA
1
Z
1
2
1
3
1
4
1
5
0
6
0
7
0
8
D7
*
16
Z
D0
アドレス”000”
への書き込み
データ
アドレス
”000”
書き込み
命令
9
書き込みは
実行されません
DATA 端子：入力状態
(Hi-Z)
Z
CSNを”L”のまま続けてアクセスした場合です
！注意 連続アクセス
CSN
SCLK
DATA
1
Z
1
2
1
3
1
書き込み
命令
4
1
5
0
6
0
アドレス
”000”
7
0
8
9
D7
*
16
1
Z
D0
書き込みデータ
1
3
1
書き込み
命令
書き込みは
実行されます
MS0117-J-03
1
2
21
4
1
8
9
D7
15
16
D1 D0
Z
書き込みデータ
書き込みは
実行されません
2012/01
ASAHI KASEI
[AK2303LV]
◆データ読み出しタイミング
連続SCLK使用時
連続する16bitのDATAとＳＣＬＫでアクセスする方法です
SCLK16 パルス以降なら、
どこで立ち上げてもよい
必ず一度立ち上げる
CSN
SCLK
DATA
1
Z
1
2
3
1
1
4
0
5
A2
読み出し
命令
6
7
A1 A0
8
9
D7
Z
16
1
Z
D0
3
1
1
4
8
9
0
15
16
D1 D0
D7
読み出し
命令
Z
読み出しデータ
データ読み出し期間
次のうち、どちらか早いエッジまで
CSN の立ち上がり or SCLK 16 パルス目の立ち下がり
SCLK 8 パルス目の立ち下がりから読み出し開始
SCLK一時停止時
1
読み出しデータ
アドレス
2
DATAとＳＣＬＫを何回かに分けて読み出す方法です
SCLKを一度”H”または”L”で停止しても、再度ＳＣＬＫの入力を開始すれば、先のデータに続けて読み出し
を行うことができます。SCLKを停止する位置は任意です。
SCLK16 パルス以降なら、
どこで立ち上げてもよい
必ず一度立ち上げる
CSN
SCLK
DATA
1
Z
1
2
1
3
1
4
0
5
A2
6
7
A1 A0
8
9
Z
D0
D7
Z
アドレス”000”から
の読み出しデータ
アドレス
読み出し
命令
16
SCLK 8 パルス目の立ち下がりから読み出し開始
CSNを”L”のまま続けてアクセスした場合です
！注意 連続アクセス
CSN
SCLK
DATA
1
Z
1
2
1
3
1
4
0
読み出し
命令
5
0
6
0
7
0
8
Z
9
D7
1
16
Z
D0
読み出しデータ
アドレス
”000”
1
2
1
3
1
4
8
9
15
16
Z
0
読み出し
命令
読み出しは
実行されます
読み出しは
実行されません
★注意 制御コードの不一致
CSN
SCLK
DATA
Z
1
2
3
4
I3
I2
I1
I0
5
6
A2 A1 A0
制御コード以外の命令 アドレス
0bbb
10bb
110b
(b=0 or 1)
MS0117-J-03
7
8
9
16
Z
書き込み／読み出し
は実行されません
Z
22
DATA 端子：入力状態
(Hi-Z)
2012/01
ASAHI KASEI
[AK2303LV]
■モード設定
AK2303LVは、MODEピン入力値により汎用モードと限定モード２つのモードを持ちます。
MODEピンの接続
MODE = ”H”(AVDD)
設定されるモード
汎用モード：
1.アクセス可能なレジスタ全て設定可能です。多様なシステム要求仕様に対応し
ます。
2.強電磁界ノイズや過度の電源変動等による内部レジスタの意図せぬ書き換わ
りに対して各レジスタへの定期的な値の再設定等のシステムサイドでのフェ
イル•セーフ対策をとることを推奨します。
MODE = ”L” (AVSS) 限定モード：
1.アドレス ”100” 及び “101” のレジスタ値が初期値に固定されます。
2. ALAWN, MUTE0, MUTE1 設定は、ピン入力のみが有効です。
3.強電磁界ノイズや過度の電源変動等による内部レジスタの意図せぬ書き換わ
りが ボリューム以外では生じません。 （ボリュームに対しては対策が必要
です。）
尚、MODEピンへの入力は、このピン経由で隣接するアナログピンへの影響を抑えるためAVDDまたは
AVSSへ直接接続してください。
MS0117-J-03
23
2012/01
ASAHI KASEI
[AK2303LV]
レジスタ
◆ レジスタマップ
Bit
11
Bit
10
Bit
9
Bi
t
8
Bit
7
Bit
6
Bit
5
Bit
4
Bit
3
Bit
2
Bit
1
Bit
0
A2
A1
A0
*
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
*
0
0
0
GA0R4
GA0R3
GA0R2
GA0R1
GA0R0
0
0
1
*
0
0
0
GA1R4
GA1R3
GA1R2
GA1R1
GA1R0
0
1
0
*
0
0
0
GA0T4
GA0T3
GA0T2
GA0T1
GA0T0
0
1
1
*
0
0
0
GA1T4
GA1T3
GA1T2
GA1T1
GA1T0
1
0
0
*
ALAWN
SEL2B
PCMIF
MTCH1
MTCH0
PD
PDCH1
PDCH0
1
0
1
*
CLKSEL1
CLKSEL0
-
TS4
TS3
TS2
TS1
TS0
1
1
0
*
Reserved
1
1
1
*
Reserved
＊）Dummy Bit です。
注）上記表中の ”0”, Reserved 以外のレジスタは全て“書き込み／読み出し”可能です。
注） ”0”, Reserved 以外の設定ビットは他のビット同様、書き込んだ値が、読み出し時には読み出されます。
また、”0”のビットへの書き込みは出来ません。 また、読み出し時には ”0”が出力されます。
注）MODE入力ピンが ”L” の時、レジスタアドレス ”100” 及び“101” の値は初期値に固定されます。
◆ レジスタの初期化
パワーオンリセット時にレジスターの初期化を行いに行きますが、確実にかからないことも想定されますので、
電源立ち上げ時、電源瞬断など異常状態に陥った後は、必ず全てのレジスタの値を設定して下さい。それ以外で
はレジスタの初期化はなされません。
◆ レジスタ機能
アドレス
000
001
010
MS0117-J-03
Bit
0
1
2
3
4
5
6
7
0
1
2
3
4
5
6
7
0
1
2
3
4
レジスタ名
GA0R0
GA0R1
GA0R2
GA0R3
GA0R4
－
－
－
GA1R0
GA1R1
GA1R2
GA1R3
GA1R4
－
－
－
GA0T0
GA0T1
GA0T2
GA0T3
GA0T4
初期値
0
1
1
0
0
機
能
参照頁
ボリューム GA0R のゲイン設定
0
1
1
0
0
ボリューム GA1R のゲイン設定
0
1
1
0
0
ボリューム GA0T のゲイン設定
24
2012/01
ASAHI KASEI
アドレス
010
011
100
101
[AK2303LV]
Bit
5
6
7
0
1
2
3
4
5
6
7
0
1
レジスタ名
－
－
－
GA1T0
GA1T1
GA1T2
GA1T3
GA1T4
－
－
－
PDCH0
PDCH1
初期値
2
PD
0
3
4
MTDX0
MTDX1
0
0
5
PCMIF
0
6
SEL2B
0
7
ALAWN
1
0
1
2
3
4
5
6
TS0
TS1
TS2
TS3
TS4
－
CLKSEL0
0
0
0
0
0
0
0
7
CLKSEL1
1
0
1
1
0
0
0
0
機
能
参照頁
ボリューム GA1T のゲイン設定
CODEC CH0,1 パワーダウン設定
0: Power ON 1: Power OFF
全パワーダウン設定
0: Power ON 1: Power OFF
ミュート：VR0.VR1,DX 端子
0: 信号出力 1: MUTE
PCM インタフェース選択
0: LF/SF 1: GCI
PCM 出力チャネル選択
0: CH0→B1 1: CH1→B1
A/μ-law 選択
0: A-law
1: µ-law
タイムスロット指定
4.096Mbits/s時： 0 ～ 31
2.048Mbits/s時： 0 ～ 15
1.024Mbits/s時： 0 ～ 7
BCLK 入力クロック周波数設定 ＊
CLKSEL[1:0]＝
00：( Reserved )
01：( Reserved )
10：2.048MHz
11：4.096MHz
Reserved
0
1
2
3
4
5
6
7
0
111
Reserved
1
2
3
4
5
6
7
＊： CLKSEL[1:0] の 設定と BCLK 入力への実際の周波数は必ず一致させてください。
110
MS0117-J-03
25
2012/01
ASAHI KASEI
[AK2303LV]
＜ ピン設定と内部設定レジスタとの関係 ＞
MUTE 0
MUTE 1
ミュート設定レジスタ
MTCH
0
( default: 0 )
R
MTCH
1
内部 MUTE0 信号
内部 MUTE1 信号
( default: 0 )
( 1:Mute )
R
ALAWN
内部 A-law 信号
S
ALAWN
( default: 1 )
( 0: A-law, 1:μ-law )
A-law /μ-law 設定レジスタ
MODE
Power-On Reset
回路
内部 Reset 信号
SEL2B, PCMIF, PD, PDCH1, PDCH0
CLSEL0, TS[4:0]
R
( default: 0 )
S
CKSEL1
( default: 1 )
MS0117-J-03
26
2012/01
ASAHI KASEI
[AK2303LV]
絶対最大定格
パラメータ
記号
min
AVDD
-0.3
電源電圧
DVDD
アナログ/デジタル電源
AVSS
-0.1
VSS 電圧
DVSS
VTD
-0.3
デジタル端子印加電圧
VTA
-0.3
アナログ端子印加電圧
IIN
-10
入力電流（電源ピンを除く）
Tstg
-55
保存温度
注）この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
max
6.5
単位
V
0.1
V
VDD+0.3
VDD+0.3
10
125
V
V
ｍＡ
℃
推奨動作条件
パラメータ
電源電圧 アナログ/デジタル電源
動作温度範囲
フレームシンク周波数
注）電圧は全て接地端子基準：VSS＝0V
記号
VDD
Ta
FS
min
3.0
-40
typ
3.3
max
3.6
85
8
単位
V
℃
kHz
電気的特性
特記のない限り、規格値は VDD = +3.3V±0.3V、Ta = -40～+85℃、FS=8ｋHz において保証されます。
■ ＤＣ特性
項目
記号
PDD1
消費電力
（BCLK 2048kHz 時）
VOH
デジタル高レベル
出力電圧(CMOS)
VOL
デジタル低レベル
出力電圧(CMOS)
VIH
デジタル高レベル
入力電圧(CMOS)
VIL
デジタル低レベル
入力電圧(CMOS)
入力漏洩電流
Iｉ
Ci
入力容量
出力漏洩電流
Io
条件
PDCH0,1=0,0
出力端子はすべて無負荷
IOH＝-1.6mA
typ
Max
35
V
0.4
0.7VDD
-10
+10
5
-10
-
27
V
V
0.3VDD
トライステート時
単位
mW
0.8VDD
IOL＝1.6mA
パワーダウン時消費電力 PDDd
MS0117-J-03
min
2.5
V
μA
pF
+10
uA
-
mW
2012/01
ASAHI KASEI
[AK2303LV]
◆CODEC
仕様条件
電源電圧；VDD 3.3V±0.3V
内部ゲイン；0dB 設定時
■絶対ゲイン特性
項 目
アナログ入力レベル
測定条件
0dBm0@1020Hz 入力
0dBm0@1020Hz 入力
3.14dBm0 相当値
(内部ゲイン 0dB 設定時)
* Typ 条件： VDD=3.3V, Ta=25℃ 参考値
■伝送レベル特性
項 目
測定条件
送信伝送レベル特性
基準レベル:
-55dBm0～-50dBm0
（Ａ→Ｄ）
-50dBm0～-40dBm0
-10dBm0
1020Hz Tone -40dBm0～ 3dBm0
受信伝送レベル特性
基準レベル:
-55dBm0～-50dBm0
（Ｄ→Ａ）
-50dBm0～-40dBm0
-10dBm0
1020Hz Tone -40dBm0～ 3dBm0
最大入出力レベル
■伝送損失周波数特性
項 目
伝送損失周波数特性
（Ａ→Ｄ）
伝送損失周波数特性
（Ｄ→Ａ）
max
－
－
測定条件
基準:
0.05kHz
0dBm0@1020Hz
0.06kHz
0.2kHz
0.3～3.0kHz
3.4kHz
4.0kHz
基準:
0～3.0kHz
0dBm0@1020Hz
3.4kHz
4.0kHz
－
－
単位
Vrms
+0.15
+0.25
0.531
（Typ 条件）* -0.15
-0.25
絶対出力ゲイン
typ
0.531
（Typ 条件）* -0.15
-0.25
絶対入力ゲイン
アナログ出力レベル
min
dB
dB
Vrms
+0.15
+0.25
0.762
dB
Vrms
min
-1.2
-0.4
-0.2
-1.2
-0.4
-0.2
typ
－
－
－
－
－
－
max
1.2
0.4
0.2
1.2
0.4
0.2
min
－
－
-1.8
-0.15
-0.8
－
-0.15
-0.8
－
typ
－
－
－
－
－
－
－
－
－
max
-30
-26
0
0.15
0
-14
0.15
0
-14
min
25
30
36
25
30
36
－
－
－
typ
－
－
－
－
－
－
－
－
－
max
－
－
－
－
－
－
-46
-46
-42
単位
dB
dB
単位
dB
dB
■歪み特性
項 目
信号対総合電力歪比
（Ａ→Ｄ）
信号対総合電力歪比
（Ｄ→Ａ）
1020Hz Tone
1020Hz Tone
測定条件
-40dBm0～-45dBm0
-30dBm0～-40dBm0
0dBm0～-30dBm0
-40dBm0～-45dBm0
-30dBm0～-40dBm0
0dBm0～-30dBm0
送信単一周波歪み比
受信単一周波歪み比
相互変調歪み
-6dBm@860Hz,1380Hz
注）μ-Law 時は C-message,A-Law 時は Psophometric フィルタ使用。
MS0117-J-03
28
単位
dB
dB
dB
dB
dB
2012/01
ASAHI KASEI
■遅延歪み特性
項 目
送信絶対遅延特性
送信遅延歪み周波数特性
（Ａ→Ｄ）
f =1600Hz 基準
受信絶対遅延特性
受信遅延歪み周波数特性
（Ｄ→Ａ）
f =1600Hz 基準
[AK2303LV]
測定条件
-40
-30
－
－
－
－
－
－
－
－
max
360
220
145
75
105
155
240
－
－
90
125
175
測定条件
μ-law, C-message
A-law, Psophometric
μ-law, C-message
A-law, Psophometric
GSTx= 0 Vrms, DR = DX
f=0～100kHz
変調レベル:
VDD=3.3V/±66mVop
f=0～10kHz
min
－
－
－
－
typ
5
-85
5
-85
max
10
-80
10
-80
－
－
-53
40
－
－
変調レベル:同上
40
－
－
－
－
－
－
－
－
-30
-40
-32
dB
f =1600Hz
f =500Hz～600Hz
f =600Hz～1000Hz
f =1000Hz～2600Hz
f =2600Hz～2800Hz
f =2800Hz～3000Hz
f =1600Hz
f =500Hz～1000Hz
f =1000Hz～1600Hz
f =1600Hz～2600Hz
f =2600Hz～2800Hz
f =2800Hz～3000Hz
min
－
－
－
－
－
－
typ
－
－
－
－
－
－
単位
μｓ
単位
dBrnC0
dBm0p
dBrnC0
dBm0p
dBm0
μｓ
μｓ
μｓ
■ノイズ特性
項 目
無通話時雑音 A→D
（注１）
無通話時雑音 D→A
（注２）
単一周波数雑音
電源雑音除去比
Transmit
電源雑音除去比
Receive
帯域外スプリアス
（注３）
0dBm0,
0.3～3.4kHz
PCM CODE 入力
注１）アナログ入力 = アナロググランドレベル。
注２）ディジタル入力 (DR) = +0 CODE
注３）設計保証値。
4.6～7.6kHz
7.6～8.4kHz
8.4～100kHz
dB
dB
■チャンネル間漏話
項 目
送信側→受信側
受信側→送信側
送信側→送信側
受信側→受信側
測定条件
0dBm0@GSTx, Idle PCM code
0dBm0 code level, GSTx = 0 Vrms
0dBm0@GSTx, GSTx = 0 Vrms
0dBm0 code level, Idle PCM code
min
－
－
－
－
typ
－
－
－
－
max
-75
-75
-75
-75
単位
dB
dB
dB
dB
■同一チャンネル内漏話
項 目
送信側→受信側
受信側→送信側
測定条件
0dBm0@GSTx, Idle PCM code
0dBm0 code level, GSTx = 0 Vrms
min
－
－
typ
－
－
max
-75
-75
単位
dB
dB
MS0117-J-03
29
2012/01
ASAHI KASEI
[AK2303LV]
■ 送信オペアンプ特性
項 目
出力負荷抵抗
出力負荷容量
出力振幅
■ 受信信号出力特性
項 目
出力電圧(AGND レベル)
出力負荷抵抗
出力負荷容量
最大出力振幅
■ 受信オペアンプ特性
項 目
出力負荷抵抗
出力負荷容量
最大出力振幅
測定条件
min
typ
max
単位
10
－
－
－
2.25
－
50
kΩ
pF
Vp-p
推奨外部回路例（P35 参照） GSTn(n=0,1)
(VDD: 3.3V±0.3V)
min
typ
max
単位
PCM ゼロ code 入力時
測定条件
－
10
1.5
－
VRn(n=0,1)
－
2.25
50
－
V
kΩ
pF
Vp-p
min
10
－
－
typ
－
－
2.25
max
－
50
－
単位
kΩ
pF
Vp-p
測定条件
推奨外部回路例（P35 参照） GSRn(n=0,1)
◆ボリューム
■出力特性
項 目
ステップ誤差
測定端子
測定条件
0dB 設定時を基準とする。
Min
typ
-1
-
max
単位
+1(*1) dB
(*1)かつ単調性保証
MS0117-J-03
30
2012/01
ASAHI KASEI
[AK2303LV]
◆PCM インタフェース (Lomg Frame, Short Frame, GCI)
特記なき場合、Ta=-40 to +85℃, VDD = 3.3V±0.3V, VSS = 0V and FS 8kHz においての定義となります。すべ
てのタイミングパラメータは VOH = 0.8VDD 及び VOL = 0.4V にて測定されます。
■AC 特性
パラメータ
FS Frequency
BCLK Frequency
記号
Min
Typ
Max
1/tPF
－
8
－
kHz
2048
－
4096
kHz
注 1） 1/tPB
単位 参照図
BCLK Pulse Width High
tWBH
80
ns
BCLK Pulse Width Low
tWBL
80
ns
Rising Time: (BCLK,FS0,FS1,DX0,DX1,DR0,DR1)
tR
40
ns
Falling Time: (BCLK,FS0,FS1,DX0,DX1,DR0,DR1)
tF
40
ns
Hold Time: BCLK Low to FS High
tHBF
40
ns
Setup Time: FS High to BCLK Low
tSFB
70
ns
Setup Time: DR to BCLK Low
tSDB
40
ns
Hold Time: BCLK Low to DR
tHBD
40
ns
Delay Time: BCLK High to DX valid
2）
注
tDBD
60
図１
図２
図３
ns
Long Frame
Hold Time: 2nd period of BCLK Low to FS Low
tHBFL
Delay Time: FS or BCLK High, whichever is later,to DX
tDZFL
valid
注 2）
Delay
Time:
BCLK
Low
to
DX
High-Z
tDZCL
注 1）
FS Pulse Width Low
40
ns
60
ns
図１
10
60
ns
tWFSL
1
BCLK
Hold Time: BCLK Low to FS Low
tHBFS
40
ns
Setup Time: FS Low to BCLK Low
tSFBS
40
ns
tDZCS
10
Short Frame
Delay Time: BCLK Low to DX High-Z
注 2）
60
ns
4096
kHz
60
ns
図２
GCI
BCLK Frequency
注1） 1/tPBG
2048
－
Delay Time: Second BCLK Low to DX High-Z
tDZCG
10
Setup Time: DR to Second BCLK High
tSDBG
40
ns
Hold Time: Second BCLK High to DR
tHBDG
40
ns
図３
注１）レジスタ CKSEL[1:0]に基づく値により 2048, 4096kHz のいずれかを選択。
注２）150pF の負荷容量及び２つの LSTTL 駆動時。
MS0117-J-03
31
2012/01
ASAHI KASEI
[AK2303LV]
tFB
tRB
tWBL
tWBH
tPB
BCLK
tHBFL
tSFB
FS
tHBF
tDZFL
DX
MSB
2
3
4
MSB
2
5
6
7
8
5
6
7
8
tHBD
tSDB
DR
tDZC
tDBD
3
4
FS
tPF
tWFSL
図 1 PCM Interface Timing
tFB
tRB
tWBL
tWBH
< Long Frame >
tPB
BCLK
tSFB
tHBFS
FS
tHBF
DX
tSFBS
tDBD
tDBD
MSB
2
3
4
tSDB
DR
MSB
2
3
4
32
6
7
8
tHBD
図 2 PCM Interface Timing
MS0117-J-03
5
tDZCS
5
6
7
8
< Short Frame >
2012/01
ASAHI KASEI
[AK2303LV]
FS
tPBG
1
2 3 4
5
6 7 8
tWBH
9 10 11 12 13 14 15 16
BCLK
tDBD
DX
MSB
2
tWBL
tDZCG
3
4
5
6
7
6
7
8
MSB
2
3
4
5
6
7
MSB
2
3
4
5
6
7
8
tHBDG
tSDBG
DR
MSB
2
3
4
5
8
8
BCLK
tSFB
tHBFS
tWFSL
FS
tHBF
DX
tDZFL
1
2
3
図 3 PCM Interface Timing
MS0117-J-03
33
< GCI >
2012/01
ASAHI KASEI
[AK2303LV]
◆シリアルインタフェース
■AC characteristics
パラメータ
記号
Min
1/tPSCL
SCLK Frequency
Typ
Max
4.096
K
単位 参照図
MHz
SCLK Pulse Width High
tWSH
40
ns
SCLK Pulse Width Low
tWSL
40
ns
CSN Pulse Width Low
tWCL
16
SCL
K
Hold Time: SCLK High to CSN Low
tHCS
80
ns
Setup Time: CSN Low to SCLK High
tSCS
40
ns
Rising Time: CSN,SCLK
tR
100
ns
Falling Time: CSN,SCLK
tF
100
ns
図４
WRITE
Setup Time: DATA to SCLK High
tSDC
40
ns
Hold Time: SCLK High to DATA
tHDC
40
ns
Hold Time: SCLK Low to CSN High
tHCS2
0
ns
Delay Time: SCLK Low to DATA pin drive
tDDD
0
ns
Delay Time: SCLK Low to DATA valid
tDVD
Delay Time: SCLK Low to DATA High-Z
tDZSD
Delay Time: CSN High to DATA High-Z
CSN Pulse Width High
図４
READ
MS0117-J-03
34
60
ns
0
60
ns
tDZCD
0
60
ns
tWCH
40
図５
図６
ns
2012/01
ASAHI KASEI
[AK2303LV]
tWCL
CSN
tWSH
tHCS
tF
tPSCLK
tWSL
tR
tHCS2
SCLK
tHDC
tSCS
DATA
tSDC
I3
I2
I0
A2
A0
*
図 4 Serial Interface Timing
D7
D6 - D1
D0
< WRITE >
tWCL
CSN
tWSH
tHCS
tF
tPSCLK
tWSL
tR
tHCS2
SCLK
tHDC
tSCS
tDVD
tSDC
tDDD
Z
DATA
I3
I2
I0
A2
A0
D7
図 5 Serial Interface Timing
D6 - D1
D0
< READ >
tWCH
CSN
SCLK
tDZSD
DATA
D1
D0
tDZCD
Z
I1
図 6 Serial Interface Timing
MS0117-J-03
35
I0
D0
Z
< READ >
2012/01
ASAHI KASEI
[AK2303LV]
推奨外部回路例
◎アナログ信号入力回路（AMPT0,1）
AK2303LV のアナログ信号入力部には各チャンネル毎に、システムの 0dB（伝送レベル 0 レベルポイント）
のゲイン調整用のアンプが入っています。このアンプは、内部の VREF 電圧を基準として動作する反転アン
プとして使用できます。ただし、帰還抵抗 10kΩ以上で使用して下さい。ゲインは 0dB を目安に使用して下
さい。
■入力回路例
AK2303LV
GSTn
R2
C1
R1
(n=0,1
)
VFT
n
AMPTn
C1=0.47μF
R1=R2=33kΩ
◎アナログ信号出力回路(AMPR0,1)
AK2303LV のアナログ信号出力部には各チャンネル毎に、システムの 0dB（伝送レベル 0 レベルポイント）
のゲイン調整用のアンプが入っています。このアンプは、内部の VREF 電圧を基準として動作する反転アン
プとして使用できます。ただし、帰還抵抗 10kΩ以上で使用して下さい。ゲインは 0dB を目安に使用して下
さい。
AK2303LV
BGREF
GSR
(n=0,1
)
R1
VFR
R1=R2=33kΩ
R2
VRn
MS0117-J-03
GAnＲ
36
2012/01
ASAHI KASEI
[AK2303LV]
◎基準電圧安定回路
基準電圧(VREF)安定化のため、AVSS との間に 1.0μF 以上のコンデンサを接続して下さい。
基板実装時には、外来ノイズの影響を受け難くするため、極力 AK2303LV の近くに配置してください。
AK2303LV
VREF
AVSS
C
+
◎PLL 外付容量
PLL 安定化のため、AVSS との間に 0.22μF 以上のコンデンサを接続して下さい。
AK2303LV
C
LPC
AVSS
◎電源回路
電源は VDD と VSS 間にコンデンサを接続して下さい。
A K 2303LV
AVDD
C 1= 0.1µF
+
C1
C2
C 2= 10µF
AVSS
D VD D
+
C1
C2
D V SS
MS0117-J-03
37
2012/01
ASAHI KASEI
28
[AK2303LV]
SSOP
XXXXXXXXX: Date Code Identifier (9 digits)
AK2303LV
AKM
AK2303LVM
XXXXXXXXX
MS0117-J-03
38
2012/01
ASAHI KASEI
[AK2303LV]
28pin SSOP (Unit: mm)
2.1MAX
10.40MAX
28
15
5.30
7.90±0.20
A
14
1
0.65
0.32±0.08
0.22±0.05
0.1±0.1
0.60±0.15
Detail A
0.10
1.30
Seating Plane
NOTE: Dimension "*" does not include mold flash.
MS0117-J-03
39
0-8°
2012/01
ASAHI KASEI
Date (Y/M/D)
11/10/17
Revision
02
12/01/25
03
[AK2303LV]
Reason
Page
1, 38,
39
Contents
: (28pin VSOP) → (28pin SSOP)
38
z
z
z
z
z
z
MS0117-J-03
40
2012/01