ASAHI KASEI [AK2301BX] AK2301BX 3.3V Linear PCM CODEC LSI with PLL & Voltage Detector 概 特 要 AK2301Bは、8kHzサンプリングのPCMデータを DSPなどで音声処理をするアプリケーションに適し た、14ビットリニアデータ（16ビットフォーマット） でインターフェースする単チャンネルPCMコーデッ クです。 帯域制限フィルタ、A/D及びD/A変換の他に外付け フィルタ構成用の単体オペアンプ、内部PCMコーデッ ク用クロック及び外付けAudioデバイス用クロック生 成PLL, Voltage Detectorを内蔵し、実装スペース、実 装工数及び消費電力の削減に最適です。 ■ ■ ■ ■ ■ ■ ■ ■ パッケージ ■ ■ 32ピンQFN ■ 5.2mm*6.2mm / 0.9mm(H) 長 単チャンネル・PCMコーデック／フィルタ内蔵 PCMコーデック及びオーディオ用クロック生成 用PLL内蔵 (MCLK: 26MHz, PLL出力: 256KHz/ 512KHz /11.29MHz/12.288MHz) PCMインタフェース:14bitリニアデータ(16bitフ ォーマット・シリアルインターフェース) Long Frame / Short Frameに対応 PCMデータ転送レート:256KHz/512kHz CODEC入出力ゲイン調整用オペアンプ内蔵 Voltage Detector 内蔵(2.7V検出/遅延回路) I2Sフォーマット変換機能内蔵 +3.0～+3.6V単一電源 低消費電流 小型パッケージ ブロック図 20kΩ 1μF TEST1 GST 10kΩ 100pF VFTN VFTP 1μF 10kΩ codec A/D AAF TEST2 Digital Filter MUTEN AMPT 100pF SLEEP 20kΩ PCM IF DX DR VR 1μF 40kΩ codec D/A SMF FS Digital Filter BCLK VFR 100pF 1μF PLLOUT GSR AMPR MCLK(26MHz) PLL SDTO PLLCAP I2S I/F 0.068μF PCMN PLLSEL TAGND FS64 AGND 1μF Voltage Detector (MIN 2.0V) VREF 1μF VREF DPOW RIN1N RIN2N Delay Circuit CO ROUTN DVSS DVDD VSS VDD <MS0599-J-00> ：SLEEP時動作ブロック 1 2007/2 ASAHI KASEI [AK2301BX] 目 項 次 目 頁 - ブロック図……………………………………1 - 端子条件………………………………………3 - 端子機能………………………………………4 - 絶対最大定格…………………………………6 - 推奨動作条件…………………………………6 - 電気的特性……………………………………6 - パッケージ外形寸法図…………………… 12 - パッケージ・ピン配置…………………… 13 - マーキング仕様…………………………… 13 - 回路構成………………………………………14 - 機能説明………………………………………15 - PCMコーデック…………………………15 - PCMインターフェース…………………16 - Long Frame / Short Frame……………17 - PLL ……………………………………… 18 - SLEEP / PCMN / MUTEN端子設定 と出力状態………………………………18 - I2S ……………………………………… 19 - スリープ/立ち上げ/モード切替 シーケンス…………………………… 20 - <MS0599-J-00> 外付け推奨回路図(例) …………………… 2 22 2007/2 ASAHI KASEI [AK2301BX] 端子条件 端子 番号 端子名 I/O 端子タイプ 最大 容量負荷 17 18 VFTN VFTP I I Analog Analog 16 GST O Analog 50pF 7 GSR O Analog 40pF 8 VFR I Analog 9 VR O Analog 40pF 最小 抵抗負荷 備考 AC負荷(*1) 10kΩ(*2) AC負荷(*1) 8kΩ(*2) 出力状態はP.18参照 AC負荷(*1) 8kΩ 出力状態はP.18参照 出力状態はP.18参照 6 VDD - 21 VSS - 5 DVDD - 22 DVSS - 4 2 1 3 30 29 FS BCLK DX DR MUTEN SLEEP I I O I I I CMOS CMOS CMOS CMOS CMOS CMOS 20 VREF O Analog 23 PLLCAP O Analog 19 TAGND O Analog 27 MCLK I CMOS 26 PLLOUT O CMOS 24 PLLSEL I CMOS 28 31 PCMN FS64 I I CMOS CMOS 32 SDTO O CMOS 13 RIN1N I CMOS 12 RIN2N I CMOS 25 ROUTN O Open Drain 10 CO O Analog 遅延用抵抗＆コンデンサ 11 DPOW I 14 TEST1 I CMOS VSS接続 15 TEST2 I CMOS VSS接続 出力状態はP.18参照 50pF 外付容量：1.0uF以上 外付け容量以外の接続不可 外付容量 0.068uF±40% 外付容量:1.0uF以上 150uA負荷max 出力状態はP.18参照 20pF 出力状態はP.18参照 50pF. 出力状態はP.18参照 40pF *1)AC負荷：AGNDに対する負荷です。 *2)最小負荷抵抗は帰還抵抗込の値です。 <MS0599-J-00> 3 2007/2 ASAHI KASEI [AK2301BX] 端子機能 タイプの詳細 NIN: ノーマルインプット NOUT:ノーマルアウトプット AIN: アナログインプット AOUT:アナログアウトプット OOUT: オープンドレインアウトプット PWR: 電源・グランド 端子番号 端子名称 タイプ 17 VFTN AIN 18 VFTP AIN 16 GST AOUT 7 GSR AOUT 8 VFR AIN 9 VR AOUT 6/5 21/22 VDD/DVDD PWR VSS/DVSS PWR 4 FS NIN 2 BCLK NIN 1 DX NOUT 3 DR 30 MUTEN 29 SLEEP 20 VREF 23 PLLCAP <MS0599-J-00> 機 能 A/Dへの入力ゲイン調整用オペアンプの反転差動入力。 VFTP端子と外部抵抗で、差動またはシングルエンド入力アンプを構成しゲ イン調整を行います。 A/Dへの入力ゲイン調整用オペアンプの正転差動入力。 VFTN端子と外部抵抗で、差動またはシングルエンド入力アンプを構成しゲ イン調整を行います。 A/D入力ゲイン調整用オペアンプの出力｡ 外部抵抗で差動入力アンプを構成しゲイン調整を行います。 D/A出力ゲイン調整用オペアンプの出力。 外部抵抗で反転アンプを構成しゲイン調整を行います。VR出力を使って作 動出力を構成することも出来ます。 D/A出力ゲイン調整用オペアンプの反転入力。 外部抵抗で反転アンプを構成しゲイン調整を行います。 D/Aアナログ出力。 GSR出力を使って作動出力を構成することも出来ます。 正電源端子。 負電源端子。 PCMデータ送受同期信号入力。 PCMデータ入出力タイミングを制御します。BCLKと同期した8kHz の信号 を入力して下さい。 PCMデータ転送レート制御クロック入力。(256kHz/512kHz) BCLKはPLLOUTのクロックに同期している必要があります。 PCMデータ出力端子。 BCLKに同期してA/DされたPCMデータを出力します。この端子は送信デー タが存在する14ビット期間以外は、L出力となります。 PCMデータの入力端子。(PCMNピン’0’の時) BCLKに同期してPCMデータを入力します。 NIN オーディオデータ入力端子。(PCMNピン’1’の時) この端子に入力されたオーディオデータをI2S変換回路を通じて、SDTO端子 に出力します。 ミュート設定端子。 NIN ‘0’でミュートが起動されます。(P.18参照下さい。) リセット信号入力端子。 ‘1’でSLEEP状態となります。電源立ち上げ時などにLSIの初期化に用いま NIN す。初期化後安定動作に至るまでの間、異音出力を抑えるために、MUTEN を併用してください。(P.20 シーケンス図を参照下さい。) アナロググランド電源出力端子。 AOUT 1.0 uF以上の容量を外付して下さい。 PLL用 容量接続端子。 AOUT 0.068uF±40% 温度特性込みの容量を外付して下さい。 4 2007/2 ASAHI KASEI 端子番号 端子名称 19 TAGND 27 MCLK 26 PLLOUT 24 PLLSEL [AK2301BX] タイプ 機 能 TX入力アンプ用Analog Ground供給端子。 最大負荷電流150uA。1.0uF以上の容量を外付けしてください。 PLLマスタークロック入力端子。(26MHz入力) NIN PLLアウトプット端子。（256KHz/512KHz/11.29MHz/12.288MHz） NOUT P.18参照 PLLモード切替端子 NIN P.18参照 AOUT インターフェースモード切替端子。 ‘0’でPCMCODECモード。(I2S変換回路の動作は止まります。) P.18を参照下さい。 I2Sモード切替端子。 ‘1’で64fsモード。’0’で32fsモード。 I2Sデータアウトプット端子。 Votage Detector電圧検出入端子。 VDDに接続して下さい。 本端子が2.7V(Typ.)を下回ると、ROUTN端子がLになります。 Voltage Detector 検出端子。 DPOW端子が2.7V(Typ.)を下回るとL出力。 ＊プルアップ電圧はVDD+0.3V以下になるようにして下さい。 遅延回路外付け容量＆抵抗端子。 ＊プルアップ電圧はVDD+0.3V以下になるようにして下さい。 28 PCMN NIN 31 FS64 NIN 32 SDTO NOUT 11 DPOW AIN 25 ROUTN OOUT 10 CO AOUT 13 RIN1N NIN Reset信号入力端子1 12 RIN2N NIN Reset信号入力端子2 14 TEST1 NIN 15 TEST2 出荷テスト用端子。 VSSに接続してください。 出荷テスト用端子。 NIN VSSに接続してください。 ＊MCLKを停止する場合は必ずSLEEPを’1’にして下さい。 <MS0599-J-00> 5 2007/2 ASAHI KASEI [AK2301BX] 絶対最大定格 パラメータ 記号 min max 電源電圧 VDD -0.3 4.6 アナログ/デジタル電源 VTD -0.3 VDD+0.3 デジタル端子印加電圧 VTA -0.3 VDD+0.3 アナログ端子印加電圧 IIN -10 10 入力電流（電源ピンを除く） Tstg -55 125 保存温度 注）この値を超えた条件で使用した場合、デバイスを破壊することがあります。 またこの範囲内全てでの通常動作は保証されません。 単位 V V V ｍＡ ℃ 推奨動作条件 パラメータ 記号 min typ max 単位 VDD 3.0 3.3 3.6 V 電源電圧 アナログ/デジタル電源 Ta -40 85 動作温度範囲 ℃ MCLK -1.0% 26 +1.0% MHz マスタークロック周波数*) 注）電圧は全て接地端子基準：VSS＝0V *)CODECの諸特性は、MCLKから内蔵PLLにて作成される256KHz/512KHz(PLLOUT)に同期している 8kHz(FS)での定義となります。 BCLKはPLLOUTのクロックに同期している必要があります。 MCLKを停止する場合は、必ずSLEEPを’1’にして下さい。 電気的特性 特記のない限り、規格値はVDD = +3.0 V~+3.6V、Ta = -40～+85℃、MCLK=26MHzにおいて保証されます。 ■ ＤＣ特性 項目 消費電流1 （注1） 消費電流2 記号 IDD1 IDD2 条件 出力端子はすべて無負荷 デジタル高レベル 出力電圧 デジタル低レベル 出力電圧 デジタル高レベル 入力電圧 デジタル低レベル 入力電圧 VOH SLEEP=’1’, FS64,MUTEN,PCMN,BCLK ,DR=’0’ IOH＝-1.6mA VOL IOL＝1.6mA 入力漏洩電流 ILL VIH min Typ Max 単位 9 13.5 mA 1.5 2.2 mA 0.8VDD V 0.4 0.7VDD VIL -10 V 0.3VDD V +10 μA VRG 1.4 1.5 1.6 アナロググランド ±150uA 出力電圧 （注１）FS64=0,MUTEN=1,PCMN=0,PLLSEL=1(BCLK=512kHz),SLEEP=0,出力端子は全て無負荷。 VFTN/Pより1020Hz@0dBm0入力、DRより1020Hz@0dBm0 Code入力し、測定。 <MS0599-J-00> 6 V V 2007/2 ASAHI KASEI [AK2301BX] ■AC特性 ◆PCMインターフェース (Lomg Frame, Short Frame) 特記なき場合、Ta=-40 to +85℃, VDD = 3.0~3.6V, VSS = 0V, FS=8kHzにおいての定義となります。全ての 出力ピンのタイミングパラメータはVOH = 0.8VDD及びVOL = 0.4Vにて測定されます。全ての入力ピンのタ イミングパラメーターはVIH = 0.7VDD及びVIL = 0.3VDDにて測定されます。 記号 Min Typ Max FS Frequency fPF -1.0% 8 +1.0% kHz BCLK Frequency fPB - 32FS/ 64FS - kHz 0.4/ fPB - パラメータ tWBH tWBL tRB tFB BCLK Pulse Width (High/Low) Rising/Falling Time: (BCLK,FS, DX,DR) 単位 参照図 0.6/ fPB Sec 40 ns Hold Time: BCLK Low to FS High tHBF 60 ns Setup Time: FS High to BCLK Low tSFB 60 ns Setup Time: DR to BCLK Low tSDB 60 ns Hold Time: BCLK Low to DR tHBD 60 ns 注1） Delay Time: BCLK High to DX valid tDBD 60 図1, 2 ns Long Frame nd Hold Time: 2 period of BCLK Low to FS Low tHBFL Delay Time: FS or BCLK High, whichever is later,to DX valid 注1） tDZFL FS Pulse Width Low tWFSL 1 BCLK Hold Time: BCLK Low to FS Low tHBFS 60 ns Setup Time: FS Low to BCLK Low tSFBS 60 ns 記号 Min BCLK Pulse Width (High/Low) tWBH tWBL 60 ns Setup Time: DR to BCLK High tSDB 60 ns Hold Time: BCLK High to DR tHBD 60 ns 60 ns 60 ns 図1 Short Frame 図2 （注１）50pFの負荷容量、及び0.2mA駆動時 ◆I2Sインターフェース パラメータ 注2) Delay Time: BCLK lLow to DX valid Typ tDBD Max 60 単位 参照図 図3 ns （注2）50pFの負荷容量、及び0.2mA駆動時 ◆PLL パラメータ MCLK Pulse Width (High/Low) 記号 Min tMWH tMWL 11.5 tPLLWH PLLOUT Pulse Width (High/Low) 注3) tPLLWL （注3）20pFの負荷容量、及び0.2mA駆動時。 0.5 × VDDで定義 <MS0599-J-00> 7 Typ 0.4 × 0.5 × tPLLCYC tPLLCYC Max 単位 参照図 ns 図4 ns 2007/2 ASAHI KASEI [AK2301BX] Interface Timing tFB tRB tWBL tWBH 1/fFB BCLK tSFB FS tHBF tHBFL tDZFL DX tDBD MSB 2 3 4 MSB 2 6 7 14 5 6 7 14 tHBD tSDB DR 5 3 4 FS 1/fPF tWFSL 図1. Long Frame tFB tRB tWBL tWBH 1/fPB BCLK tSFB tHBFS FS tSFBS tHBF DX tDBD MSB tDBD 2 3 4 tSDB DR MSB 2 3 5 6 7 14 5 6 7 14 tHBD 4 図2. Short Frame tWBL tWBH BCLK tSDB tHBD DR tDBD SDTO 図3. I2S Interface MCLK VIH VIL tmwh tmwl tPLLCYC PLLOUT 0.5VDD tTPLLWH tTPLLWL 図4. PLL <MS0599-J-00> 8 2007/2 ASAHI KASEI [AK2301BX] ◆CODEC ＊送受信用オペアンプのゲインは0dB設定にて測定しています。 また、FS=8kHzからずれた場合の諸周波数特性は 使用FS ´ 測定条件周波数 = 実効周波数 で、補 8k[Hz] 正して下さい。FS(8KHz)は、MCLKから内蔵PLLにて作成された256KHz/512KHzに同期している必要があ ります。従って、実際はMCLK (26MHz)の周波数偏差にて実効周波数が決まります。 ■絶対ゲイン特性 項 目 測定条件 min typ max 単位 アナログ入力レベル 0dBm0@1020Hz 入力 0.531 Vrms VFTP,VFTN → 絶対入力ゲイン － -0.6 0.6 dB DX 絶対入力レベル 3.14dBm0入力 0.762 Vrms アナログ出力レベル 0dBm0@1020Hz 入力 0.531 Vrms DR → 絶対出力ゲイン － -0.6 0.6 dB VR 最大入出力レベル 3.14dBm0相当値 Vrms 0.762 ■伝送損失周波数特性 項 目 伝送損失周波数特性 （Ａ→Ｄ） VFTP,VFTN → DX 伝送損失周波数特性 （Ｄ→Ａ） DR → VR 測定条件 基準: 0.05kHz 0dBm0@1020Hz 0.06kHz 0.2kHz 0.3～3.0kHz 3.4kHz 4.0kHz 基準: 0～3.0kHz 0dBm0@1020Hz 3.4kHz 4.0kHz Min 30 26 0 -0.15 0 14 -0.15 0 14 typ － － － － － － － － － max － － 1.8 0.15 0.8 － 0.15 0.8 － 単位 Min typ max 0dBm0 70 75 dB 0dBm0 70 75 dB dB dB ■歪み特性 項 目 信号対総合電力歪比 （Ａ→Ｄ） VFTP,VFTN → DX 信号対総合電力歪比 （Ｄ→Ａ） DR → VR <MS0599-J-00> 測定条件 単位 1020Hz Tone C-message 1020Hz Tone C-message 9 2007/2 ASAHI KASEI [AK2301BX] ■ノイズ特性 項 目 無通話時雑音 A→D（注１） VFTP,VFTN → DX 無通話時雑音 D→A（注２） DR → VR,GSR 電源雑音除去比 Transmit 測定条件 min typ max 単位 C-message － 8 13 dBrnC0 C-message － 5 10 dBrnC0 変調レベル: VDD=3.3V/±66mVop f=0～10kHz － 55 － dB － 55 － dB min typ max 単位 － － -75 dB － － -75 dB min typ max 単位 電源雑音除去比 変調レベル:同上 Receiver 注１）アナログ入力 = アナロググランドレベル。 注２）ディジタル入力 (DR) = +0 CODE ■同一チャンネル内漏話 項 目 送信側→受信側 VFTN → VR,GSR 受信側→送信側 DR → DX 測定条件 VFTN 0dBm0@1020Hz DR = 0-Code DR=0dBm0@1020Hz code level VFTP,VFTN = 0 Vrms ■ 送信オペアンプ特性:AMPT 項 目 測定条件 出力負荷抵抗 出力負荷容量 AC負荷、帰還抵抗含む 10 － － － － 50 kΩ pF 利得 反転増幅 -12 － 6 dB Min typ max 単位 ■ 受信信号出力特性:VR 項 目 測定条件 出力電圧(AGNDレベル) PCM +0 code入力時 － 1.5 － V 出力負荷抵抗 出力負荷容量 AC負荷 8 － － － － 40 kΩ pF Min 8 － typ － － max － 40 単位 kΩ pF 70 75 － dB -12 － 6 dB － 2.15 － Vp-p ■ 受信オペアンプ特性:AMPR 項 目 測定条件 出力負荷抵抗 AC負荷、帰還抵抗含む 出力負荷容量 0dB設定、1020Hz@0dBm0入力 SINAD VR,GSR差動出力時 C-message 利得 反転増幅 最大出力振幅 <MS0599-J-00> 3.14dBm0デジタルコードDR入力時 10 2007/2 ASAHI KASEI [AK2301BX] ■Voltage Detector & Delay circuit DPOW = VDDとする 項 目 検出電圧 ヒステリシス幅 最小動作電圧（注１） 測定条件 min 2.60 0.07 typ 2.70 0.108 max 2.80 0.20 2.0 単位 V V V CO端子L→Hしきい値電圧 VDD = 3.0V 0.42 VDD CO端子ヒステリシス幅 VDD = 3.0V 0.12 VDD CO端子L出力電流 VDS = 0.5V,VDD = 2.0V オープンドレイン出力電流 VDS = 0.5V,VDD = 2.0V （ROUTN端子） （注１）ROUTNよりLが出力できる電圧値 <MS0599-J-00> 11 1.0 mA 1.0 mA 2007/2 ASAHI KASEI [AK2301BX] パッケージ外形寸法図 32pin QFN 6.20±0.1 3- A 22 0. 0. 55 ± 0.1 1 6.00±0.05 5 0.0 ± B 1.00 0.50 5.00±0.05 5.20±0.15 3-C0.2 9± 0.1 0.50 C0.7 S 0.90 ±0.05 AB S 0.05 <MS0599-J-00> S 0.02TYP(目標値) 0.005MIN 0.04MAX 0.05 M +0.03 0.22 -0.05 0.22±0.05 1 0.1 1.00 0.60±0.10 12 2007/2 ASAHI KASEI [AK2301BX] パッケージ・ピン配置 ROUTN PLLSEL PLLCAP DVSS VSS VREF TAGND VFTP VFTN 25 24 23 22 21 20 19 18 17 32ピンQFN PLLOUT 26 16 GST MCLK 27 15 TEST2 PCMN 28 14 TEST1 SLEEP 29 13 RIN1N MUTEN 30 12 RIN2N FS64 31 11 DPOW SDTO 32 10 CO 5 6 7 8 9 DVDD VDD GSR VFR VR 4 FS 3 2 BCLK DR 1 DX Top View TEST1,2,は出荷テスト用端子。 通常使用時はVSSへ接続。 マーキング仕様 (1) 1ピン表示 (2) デートコード: (3) 製品名 (4) AKMロゴ YYWWX（5桁） YY : 西暦下２桁 WW : 週通し番号 1～52 X : 管理番号 : 2301BX : AKM (4) AK M (3) 2301BX Y Y WWX (2) (1) <MS0599-J-00> 13 2007/2 ASAHI KASEI [AK2301BX] 回路構成 ブロック AMPT AMPR AAF CODEC A/D CODEC D/A SMF BGREF PCM I/F PLL Voltage Detector I2S I/F <MS0599-J-00> 機 能 送信用システム0dB（伝送0レベルポイント）のゲイン調整用オペアンプです。 外付けの抵抗で差動もしくはシングルエンドのゲインアンプを構成します。ただ し、帰還抵抗は10 kΩ以上にして下さい。各端子の構成は次のようになっています。 VFTN：オペアンプ反転入力 VFTP：オペアンプ正転入力 GST：オペアンプ出力 受信用システム0dB（伝送0レベルポイント）のゲイン調整用オペアンプです。 反転アンプとして使用し、外付けの抵抗でゲインアンプを構成します。ただし、外 付けの負荷と帰還抵抗を合わせて8kΩ以上の負荷になるようにして下さい。各端子 の構成は次のようになっています。 VFR：オペアンプ反転入力 GSR：オペアンプ出力 折り返し雑音防止用フィルタです。2次のRCローパスフィルタで構成されており、 A/Dコンバータのサンプリング周波数帯における雑音を除去します。 入力されたアナログ信号を圧伸則に従い14ビットのPCMデータに変換します。 また、帯域制限用フィルタを内蔵しています。 DR端子より取り込まれた14ビットのPCMデータをAnalog信号に変換します。 D/Aコンバータの出力は、その後SMFに通され高周波成分が抑えられ出力されま す。 D/Aコンバータの出力から帯域内の周波数成分を取り出すためのフィルタです。 温度補償されたバンドギャップ電圧発生器により、安定なアナロググランド電圧を 発生します。(1.5V typ) 安定化の為、VREFピンには1.0 uF以上の容量を接続して 下さい。ただし、このピンには外部負荷を接続しないで下さい。また、AMPTを差 動入力として使用する場合に必要となるAGNDレベルをTAGNDピンから出力し ます。これにも安定化の為に1.0uF以上の容量を接続してください。 BCLKで定められるデータレート(256kHz/512kHz)で14ビットPCMデータ(2’s compliment)を16ビットシリアルフォーマットで入出力します。PCMインタフェー スはLongFrameとShortFrameの2つのモードに対応できますが、この2つのモード はLSIが自動判定します。 PCMデータはDX,DR端子から入出力されます。 26MHzのマスタークロックから、PCMコーデックに必要な内部クロックと 256KHzまたは512KHzまたは11.29MHzまたは12.288MHzのクロックを生成し出 力します。 DPOW端子が、検出電圧(約2.7V)以下になるとROUTN端子がLになります。 電源電圧及びDPOW端子が最小動作電圧を下回ると、ROUTN外付けプルアップ電 圧が出力されます。解除電圧と検出電圧の差がヒステリシス電圧です。 (Typ.0.108V) DPOW端子に解除電圧よりも高い電圧が印加されると、CO端子に接続される外付 けコンデンサへの充電が始まり、外付け遅延抵抗との時定数により、ROUTN端子 が遅延動作を行います。 PCMN端子が’1’の時、BCLK,DRを用いて、DRデータを遅延させSDTO端子からデ ータを出力し、オーディオフォーマットをI2S互換に変換します。 14 2007/2 ASAHI KASEI [AK2301BX] 機能説明 ■PCMコーデック ◆A/D AMPTより入力されたアナログ信号は、折り返し雑音防止用フィルタ（AAF）を通してから、14ビットのPCM データに変換されます。変換されたPCMデータは、9ページの伝送損失周波数特性(A/D)にあるような帯域制 限フィルタを通してから、DX端子よりBCLKの立ち上がりに同期してMSBから順に出力されます。この時出 力されるPCMデータは2’s compliment形式で、+フルスケールが3.14dBm0として定義され、アナログ入力側 で0.762Vrmsの入力が3.14dBm0のデジタルコードに変換されます。 ◆D/A DR端子よりBCLKに同期して入力されたPCMデータは、9ページの伝送損失周波数特性(D/A)の様な特性を持 ったデジタルフィルタを通してから、アナログ信号に変換され、さらにSMF(fc=39kHz typ)にて高調波成分 を取り除いてVR端子より出力されます。入力するPCMデータの信号は、出力時と同様に2’s compliment形式 で、+フルスケールが3.14dBm0として定義されます。出力されるアナログ信号のレベルは、3.14dBm0入力 時に0.762Vrmsとなります。 ◆PCMデジタルコード対応表 入出力の信号レベルと、それに対応した14bitのlinearCODEを下表に示します。 入出力信号レベル ＋フルスケール(3.14dBm0) PCM 0dBm0 CODEのピーク値 PCM +0CODE －フルスケール <MS0599-J-00> 14bit linear CODE (MSB First) 01 1111 1111 1111 01 0110 0100 1010 00 0000 0000 0000 10 0000 0000 0000 15 2007/2 ASAHI KASEI [AK2301BX] ■ PCMインタフェース AK2301Bは以下の２つのPCMデータインタフェースをサポートしています。 ・Long Frame Sync(LF) ・Short Frame Sync(SF) PCMデータは端子(DR,DX)から順次入出力されます。 いずれの場合も2’s compliment形式の2進数を16ビットMSBファーストでインターフェースします。 ただし、内部コーデックは14ビットで動作しているために、下位2ビットの出力は、”L”固定となります。 また入力については、下位2ビットはDon’t Careとなります。 ◆PCMインタフェースの選択 Long Frame/ Short frame はFSからLSIが自動的に判定します。 ● LONG FRAME (LF) / SHORT FRAME (SF) ◆LF/SFの判定方法 AK2301Bは、以下のように入力されたFSの”H”期間によりLong Frame, Short Frameかを自動的に判断しま す。 FS=”H”の期間 フレーム構成 BCLKの2周期以上 LF BCLKの1周期 SF ◆インタフェースタイミング PCMデータは、フレーム同期信号FSに同期して、1フレーム区間(125μs)毎にそれぞれ14ビットずつDX,DR 端子より入出力されます。1フレーム区間には最大4個のタイムスロット(BCLK=512kHz時)がありますが、本 LSIはそのうちの最初のタイムスロットを使ってPCMデータを入出力します。 <MS0599-J-00> 16 2007/2 ASAHI KASEI [AK2301BX] ◆フレーム同期信号（Frame Sync：FS） 8kHzの基準入力信号です。1フレーム(125us毎)に14ビットのPCMデータが入出力されます。BCLKと同期し ていることが必要です。 ◆データ搬送クロック信号（Bit Clock:BCLK） PCMデータがこのBCLKに同期して入出力されます。BCLKは256kHzと512kHzです。また、フレーム信号 であるFSに同期していることが必要です。 さらに、BCLKはMCLKと同期している必要があります。内部PCMコーデックはMCLKに同期したPLLにて 作成されたクロックで動作しています。従って、PLLOUT出力の256KHzまたは512KHzをBCLKに入力して 下さい。 LongFrame FS BCLK DX DR Don’t care 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 1 2 3 4 5 6 7 ９ 10 11 12 13 14 L L ９ 10 11 12 13 14 Don’t care ９ 10 11 12 13 14 L ９ 10 11 12 13 14 Don’t care ShortFrame FS BCLK DX DR Don’t care 8 8 L ！注意事項 ＜重要＞ MCLKを停止する時は、必ずSLEEPを’1’にして下さい。 MCLKを停止且つSLEEPが0の状態は、LSIの消費電流が増加します。（LSI内部で貫通電流が流れ、寿命が 短くなる原因になります。） <MS0599-J-00> 17 2007/2 ASAHI KASEI [AK2301BX] ■PLL MCLK（周波数：26.0MHz）より入力されたクロックを下記の表に従って、 1) Codecへのクロック出力 2) PLLOUTからの外部へのクロック出力 を行います。 モード名 PCMN PLLSEL PLL内部発振 周波数(MHz) Codecへの 出力（=1/3） PCM 0 0 12.288 PCM 0 1 Audio 1 Audio 1 Fs 4.096MHz PLLOUT 出力周波数 （fs） 32 8.00kHz 12.288 4.096MHz 64 8.00kHz 0 11.29 3.7632MHz 256 44.1kHz 1 12.288 4.096MHz 256 48.0kHz ■SLEEP / PCMN / MUTEN端子設定と出力状態 SLEEP PCMN MUTEN VR/GSR 1 ＊ ＊ 0 1 ＊ Analog Ground Analog Ground 0 0 1 0 0 0 DX SDTO TAGND/GST PLLOUT L L Hi-Z H L 通常出力 通常出力 11.29MHz/12.288Mz 通常出力 通常出力 L 通常出力 256KHz/512KHz Analog Ground L L 通常出力 256KHz/512KHz [DX端子] SLEEP=0,PCMN=0の時、DATA出力中にMUTENが1から0に変化した場合は、次のFSまで待ってMUTE状態 に(DX=L)に移行します。 SLEEPが0から1に変化した場合、PCMNが0から1に変化した時は、直ちにMUTE状態(DX=L)となります。 [SDTO端子] SLEEPが0から1に変化した場合、PCMNが0から1に変化した場合、直ちにMUTE状態(SDTO=L)となります。 [VR端子] SLEEPが0から1に変化した場合、PCMNが0から1に変化した場合、MUTENが1から0に変化した場合は、直 ちにDACデジタルフィルタに0コードが入力されミュート状態(VR=Analog Ground)に移行します。 <MS0599-J-00> 18 2007/2 ASAHI KASEI [AK2301BX] ■I2Sインタフェース 下記のようなFS(LRCK)のシリアルインターフェースをI2S互換のインターフェースに変換します。 タイミングチャートは以下の通りです。 本LSIへの入力は、BCLK(BICK)とDRとFS64であり、SDTOを出力します。 DRをBCLK(BICK)に同期した内部のフリップフロップで遅延させることによりI2S互換のインターフェース を実現します。 FS64 = "0" (BICK = 32fs) FS(LRCK) 0 1 2 1 3 3 1 4 1 5 0 1 2 1 3 3 1 4 1 5 0 1 2 1 3 3 1 4 1 5 0 1 2 BCLK(BICK) DR 1 5 0 1 4 1 3 2 1 0 1 5 1 4 1 3 Lch Data SDTO 1 1 5 0 1 4 1 3 2 1 0 1 5 1 4 1 3 2 1 0 1 5 1 4 2 1 0 1 5 1 4 3 2 1 0 1 5 Rch Data 3 2 1 1 5 0 1 4 1 3 3 1 3 Lch Data Rch Data 17クロック遅延 FS64 = "1" (BICK = 64fs) FS(LRCK) 0 1 1 4 2 1 5 1 6 1 7 3 1 Don't Care Don't Care 0 1 1 4 2 1 5 1 6 1 7 3 1 Don't Care Don't Care 0 1 1 4 2 1 5 1 6 1 7 3 1 Don't Care Don't Care BCLK(BICK) DR 1 5 1 4 1 3 1 0 1 5 1 4 1 3 Lch Data SDTO 1 5 1 4 1 3 1 0 1 0 1 5 1 4 1 3 1 0 1 5 1 4 1 3 1 1 5 Rch Data Don't Care Don't Care 1 5 1 4 1 3 1 0 Don't Care Lch Data Don't Care 0 Don't Care Don't Care 1 5 Rch Data 33クロック遅延 <MS0599-J-00> 19 2007/2 ASAHI KASEI [AK2301BX] ■スリープ・立ち上げ・モード切替シーケンス SLEEP=1でLSI内部の初期化が行われます。 電源投入時、CODECの内部回路が安定するまでに、異音が発生する可能性があります。SLEEPとMUTENを 用いて、下記のシーケンスを行うことにより、発生する異音を低減することが出来ます。異音を完全に無く す場合は外部で対応して下さい。 ◆シーケンス 電源立ち上げ / 立ち下げ SLEEP ON/OFF 電源立ち上げ時 電源立ち下げ時 SLEEP ON→OFF時 AK2301B 状態 SLEEP OFF→ON時 SLEEP PCM Mute PCM PCM Mute PCM SLEEP PLL状態 Power Down 通常（MCLKにロック） 通常（MCLKにロック） Power Down PLLOUT L出力 512kHz 512kHz L出力 2 : MCLK=26MHz 7 : MCLK=停止 1 VDD VDD 10 ms SLEEP 8 ROUTN 3 6 PCM Mute SLEEP 4 min.1ms (T.B.D) PCMN 5 min. 50ms (T.B.D) MUTEN (H.F.) min. 5ms (T.B.D) Audioはミュート状態 Audio ミュート PCM Audio Audioはミュート状態 MCLK max.20ms FS,BCLK PLLCAP (PLLOUT) DX 立ち上げ時 電源 SLEEP PCMN MUTEN 1 2 3 4 H H H H 1 1 0 1 0 0 0 0 立ち下げ時 5 6 7 8 H H H L 0 1 1 1 0 0 0 0 <MS0599-J-00> 0 0 0 1 Audio ミュート ミュート ミュート ミュート ミュート 0 0 0 0 ミュート ミュート ミュート ミュート 20 MCLK FS/BCLK (1fs/32or64fs) 停止 26MHz 26MHz 26MHz PLLOUT （出力） 停止 停止 256/512kHz 256/512kHz 26MHz 26MHz 停止 停止 256/512kHz 停止 停止 停止 PCM 停止 停止 停止 停止 停止 PCM PCM 2007/2 ASAHI KASEI [AK2301BX] PCM Mode ⇔ Audio切替時 PCM → Audio切替時 AK2301B 状態 Audio → PCM切替時 PCM Mute PCM Audio Audio PCM Mute PCM PLL状態 通常（MCLKにロック） 通常（MCLKにロック） 通常（MCLKにロック） 通常（MCLKにロック） PLLOUT 512kHz 11.29M/12.288MHz 11.29M/12.288MHz 512kHz SLEEP (0) VDD SLEEP PCM Mute (0) 1 PCMN PCM min. 5ms MUTEN (H.F.) Audio ミュート 6 min. 50ms ミュート min. 100us 通常 通常 2 5 Audio min. 50ms ミュート PCMN切替時はL固定としてください DR PCMN切替時はL固定としてください MCLK min.5ms FS,BCL K (PLLCAP) DX PCM Mode →Audio 1 2 3 PCMN MUTEN 0 1 1 1 0 0 Audio→ PCM Mode 4 5 6 <MS0599-J-00> 0 0 0 Audio ミュート ミュート ミュート 通常 0 0 1 ミュート ミュート ミュート MCLK 26MHz 26MHz 26MHz PLLOUT （出力） 256/512kHz 11.29/12.288MHz 11.29/12.288MHz FS/BCLK (1fs/32or64fs) PCM AUDIO AUDIO 26MHz 26MHz 26MHz 11.29/12.288MHz 256/512kHz 256/512kHz AUDIO PCM PCM 21 2007/2 ASAHI KASEI [AK2301BX] 外付け推奨接続図（例） 送話側端子 受話側端子 GST 20kohm 1uF 1uF VR 100pF 10kohm load 10kohm 1uF VFTN 40kohm 10kohm 1uF VFR VFTP 100pF 40kohm 100pF 20kohm TAGND 1uF GSR 10kohm load 1uF VSS 電源部、及びP L L 安定化容量 遅延回路用抵抗＆容量 VREF 500k 1uF CO 0.1uF VREF Delay circuit VSS PLLCAP VSS PLL 0.068uF VSS VDD 10uF 0.1uF VSS ・ 各外付け容量は、出来るだけLSIの直近に接続するようにして下さい。（特にVREF） <MS0599-J-00> 22 2007/2 ASAHI KASEI [AK2301BX] 重要な注意事項 ● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更することが あります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業 担当、あるいは弊社特約店営業担当にご確認下さい。 ● 本書に掲載された情報・図面の使用に起因した第三者の所有する特許権、工業所有権、その他の権利に対 する侵害につきましては、当社はその責任を負うものではありませんので、ご了承下さい。 ● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、輸 出する際に同法に基づく輸出許可が必要です。 ● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、直 接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高 い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意 をお取り下さい。 ● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責 任を一切負うものではありませんのでご了承下さい。 ● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害 等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。 <MS0599-J-00> 23 2007/2