AK2331

[AK2331]
AK2331
DAC型 8bit 4ch電子ボリューム
特 長
□ 8bit の乗算型 D/A コンバータを 4ch 内蔵
□ 外部 1、内部 3 系統の D/A コンバータ基準電圧に対応
□ 低歪み(Typ:-60dB)、Rail-to-rail 動作のバッファアンプを内蔵
□ 個別電源の 3 線シリアル方式により、3V 制御、5V 動作に対応
□ 動作電圧：
2.6～5.5V
□ 動作温度：
-40～+85℃
□ パッケージ：
16pin QFNJ （3.0 x 3.0 x 0.70mm, 0.5mm pitch）
概 要
AK2331は、8bitの乗算型D/Aコンバータ 4chを１チップに集積化した電子ボリュームです。
D/Aコンバータの基準電圧は、各ch毎に外部１系統(VREF端子レベル)、内部３系統(VSS, AVDD, AVDD/2)
から選択でき、通常のD/Aコンバータ、入力端子(VIN0～7)からの信号をアッテネートする電子ボリュームとし
て使用できます。また、D/Aコンバータの後段にはバッファアンプを内蔵しており、Rail-to-railの出力と
歪率:-60dBの信号が得られます。
動作設定は、4bitのアドレス、8bitのデータからなるシリアル入力(SDATA)を、CSN、SCLK信号に同期させる
３線シリアル方式を採用し、また電源をD/Aコンバータ部とは個別(DVDD)に設けることで、3Vでのシリアル制
御、5VでのD/Aコンバータ動作が可能となります。さらに内部で生成したAVDD/2レベルをD/Aコンバータを
迂回しバッファアンプを介してVOUT0～3端子に出力したり、バッファアンプをパワーダウンする等の設定が可
能です。
パッケージには、3.0mm角 0.70mm高の小型低背の16pin QFNJを採用し、高密度実装を実現いたします。
MS0939-J-00
2008/03
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[AK2331]
目 次
特 長 ..................................................................................................................... 1
概 要 ..................................................................................................................... 1
目 次 ..................................................................................................................... 2
ブロック図 ................................................................................................................ 3
ピン配置 ................................................................................................................. 3
ブロック機能説明 ...................................................................................................... 4
ピン機能説明 ........................................................................................................... 5
絶対最大定格 .......................................................................................................... 6
推奨動作条件 .......................................................................................................... 6
消費電流 ................................................................................................................ 6
デジタル DC 特性 ..................................................................................................... 7
システムリセット ......................................................................................................... 7
アナログ特性 ........................................................................................................... 8
デジタル AC タイミング ..............................................................................................11
レジスタ機能説明.....................................................................................................12
外部接続回路推奨例 ...............................................................................................15
パッケージ ..............................................................................................................16
重要な注意事項 ......................................................................................................17
MS0939-J-00
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[AK2331]
ブロック図
ピン配置
VREF
AVDD
VSS
DVDD
ピン配置 (Top-view)
12
11
10
9
VOUT2
14
7
SCLK
VOUT3
15
6
CSN
VIN3
16
5
RSTN
1
2
MS0939-J-00
3
4
VIN1
SDATA
VOUT1
8
VOUT0
13
VIN0
VIN2
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[AK2331]
ブロック機能説明
ブロック
Control
Register
機 能
コントロールレジスタは、4bitのアドレス、8bitのデータからなるシリアルデータ(SDATA)を、
CSN、SCLK信号に同期して入力することでレジスタデータを設定する回路です。
電源立ち上げ時には、RSTN端子よりシステムリセットを実行すると全てのレジスタは初期化
されます。またSRSTレジスタにより同様のリセット(ソフトリセット)を掛けることが可能です。
（レジスタの説明を参照）
Channel
& Address
Decoder
コントロールレジスタで設定されたデータをデコードし、該当するD/Aコンバータ、基準電圧
を設定します。
8-bit Latch0 to 3
コントロールレジスタからのレジスタデータを保持する回路です。
8-bit DAC0 to 3
前段でラッチされたデータにより設定される、8bitのD/Aコンバータです。
Buffer
Rail-to-rail動作するバッファアンプです。
MS0939-J-00
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[AK2331]
ピン機能説明
ピン
番号
ピン
名称
ﾋﾟﾝ
ﾀｲﾌﾟ
ｼｽﾃﾑ
ﾘｾｯﾄ時
ﾋﾟﾝ状態
5
RSTN
DI
Z
リセット端子
6
CSN
DI
Z
シリアルインターフェイス用チップセレクト入力端子
7
SCLK
DI
Z
シリアルインターフェイス用クロック入力端子
8
SDATA
DI
Z
シリアルインターフェイス用入力端子
9
DVDD
PWR
-
10
VSS
PWR
-
11
AVDD
PWR
-
12
VREF
AI
Z
1
VIN0
AI
L
4
VIN1
AI
L
13
VIN2
AI
L
16
VIN3
AI
L
2
VOUT0
AO
Z
3
VOUT1
AO
Z
14
VOUT2
AO
Z
15
VOUT3
AO
Z
注）
機 能
デジタルVDD電源端子
2.6～5.5Vの電源に接続してください。またVSS端子間に0.1µF以上の
バイパスコンデンサを接続してください。
VSS電源端子
常時、0Vの電圧を印可してください。
アナログVDD電源端子
2.6～5.5Vの電源に接続してください。またVSS端子間に0.1µF以上の
バイパスコンデンサを接続してください。
DVDD ≤ AVDDの関係が維持されるよう電圧を印可してください。
D/Aコンバータ基準電圧入力端子
D/Aコンバータ入力端子
D/Aコンバータ・バッファアンプ出力端子
A: Analog, D: Digital, PWR: Power, I: Input, O: Output, Z: High-Z
MS0939-J-00
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[AK2331]
絶対最大定格
項 目
記号
Min.
Max.
単位
AVDD
-0.3
6.5
V
DVDD
-0.3
6.5
V
グランドレベル
VSS
0
V
入力印可電圧
VIN
-0.3
入力印可電流（電源ピンを除く）
IIN
-10
0
AVDD+0.3
DVDD+0.3
+10
mA
保存温度
Tstg
-55
130
℃
電源電圧
V
注） 電圧は全てVSS端子に対する値です。
注意： この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は、保証されません。
推奨動作条件
項 目
動作温度
動作電源電圧
アナログ出力負荷容量
記号
条 件
Min.
Typ.
Max.
単位
+85
℃
Ta
-40
AVDD
2.6
5.0
5.5
V
2.6
5.0
5.5
V
100
pF
Typ.
Max.
単位
1
20
µA
0.6
1.2
mA
0.75
1.5
mA
DVDD
DVDD ≤ AVDD
AOC
注） 電圧は全てVSS端子に対する値です。
消費電流
項 目
記号
条 件
Min.
DVDD=AVDD=5V
VIN=AVDD,DACREF:VSS
（システムリセット時）
DVDD=AVDD=5V
IDD1
VIN=AVDD, DACREF:VSS
消費電流
VOUT[3:0]=0x80
DVDD=AVDD=5V
VIN=AVDD
IDD2
DACREF:AVDD/2
VOUT[3:0]=0x00
注） DACREFは、DAC基準電圧の内部設定レベルを示す。
消費電流の条件として、VIN端子入力電流を含まない。また、無負荷とする。
SIDD
MS0939-J-00
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[AK2331]
デジタルDC特性
項 目
記号
条 件
Min.
Typ.
高レベル入力電圧
VIH
CSN, SCLK, SDATA, RSTN 0.8DVDD
低レベル入力電圧
VIL
高レベル入力電流
IIH
低レベル入力電流
IIL
CSN, SCLK, SDATA, RSTN
VIH=DVDD
CSN, SCLK, SDATA, RSTN
VIL=0V
CSN, SCLK, SDATA, RSTN
Max.
単位
V
0.2DVDD
V
1
µA
µA
-1
システムリセット
項 目
ハードウェアリセット
信号入力幅
記号
条 件
tRSTN
RSTN端子
ソフトウェアリセット
注1)
Min.
Typ.
Max.
1
単位
備考
µs
注1)
注2)
SRSTﾚｼﾞｽﾀ
電源投入後、35ms以上経過してからハードウェアリセット動作(レジスタの初期化)を必ず行なって下さい。
1µs以上の“Low”パルス入力でリセットが掛かります。またこの時のデジタル入力(DI)端子は、RSTN:High、
CSN:High、SCLK:Low、とご設定ください。
tRSTN
VIH
RSTN
VIL
注2)
SRST[7:0]レジスタに0xAA:10101010データを書き込むと、ソフトウェアリセットが実行されます。
この設定により、全てのレジスタは初期値となります。
詳細については、“レジスタ機能説明”の項をご参照ください。
MS0939-J-00
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[AK2331]
アナログ特性
特記なき場合、AVDD=4.5～5.5V、VSS=0V、AVDD≥VIN、VREF= 0V～AVDD、Ta=-40～+85℃
DACREFは、DAC基準電圧の内部設定レベルを示す。
項 目
記号
条 件
VREF端子ﾘｰｸ電流
IVREF
VIN=AVDD=5V
VREF=0V
VREF端子入力電圧範囲
VVREF
VIN=AVDD=5V
分解能
RES
微分非直線性誤差
DNL
非直線性誤差
注１）
INL
VAO1
ﾊﾞｯﾌｧｱﾝﾌﾟ出力電圧範囲
VAO2
AVDD2O[7:0]設定時、
AVDD/2出力電圧
出力振幅ﾚﾍﾞﾙ
歪率(S/N+D)
VAO3
FIN
SINAD
Min.
Typ.
0.2
Max.
単位
10
µA
AVDD-0.2
V
8
VIN=AVDD=5V
-1
DACREF:VSS
|IAO|= 0µA
-1.5
VOUT[7:0]=0x02～0xFF
|IAO|= 0µA
VIN=AVDD, DACREF:VSS
VOUT[7:0]=0x00
|IAO|= 0µA
VIN=AVDD, DACREF:VSS AVDD-0.1
VOUT[7:0]=0xFF
|IAO|≤ 1mA
VIN=AVDD, DACREF:VSS
VOUT[7:0]=0x00
|IAO|≤ 1mA
VIN=AVDD, DACREF:VSS AVDD-0.4
VOUT[7:0]=0xFF
AVDD=5V
2.45
|IAO|≤ 1mA
AVDD=5V
DACREF: AVDD/2
2.7
VIN=3Vp-p, 10kHz
VOUT[7:0]=0xFF
RL=22kΩ, CL=100pF
AVDD=5V
DACREF: AVDD/2
VIN=3Vp-p, 1kHz
56
VOUT[7:0]=0x0A～0xFF
RL=22kΩ, CL=100pF
30kHz LPF使用
VOUT[7:0]=0x10↔0xEF
出力が最終値の1/2LSBに
なるまで。 RS=2.2kΩ,
RL=22kΩ,CL=1000pF
bit
+1
LSB
+1.5
LSB
0.1
V
V
0.4
V
V
2.5
2.55
V
3.0
Vp-p
60
dB
300
µs
DAC出力ｾﾄﾘﾝｸﾞ時間
tLDD
VIN端子入力ｲﾝﾋﾟｰﾀﾞﾝｽ
RIN
135
kΩ
ROUT
20
Ω
VOUT端子出力ｲﾝﾋﾟｰﾀﾞﾝｽ
注１）
“02”設定時の出力電圧と”FF”設定時の出力電圧を結ぶ理想直線に対する、入出力曲線の誤差
（エンドポイント法）。
MS0939-J-00
2008/03
-8-
[AK2331]
特記なき場合、AVDD=2.6～3.3V、VSS=0V、AVDD≥VIN、VREF= 0V～AVDD、Ta=-40～+85℃
DACREFは、DAC基準電圧の内部設定レベルを示す。
項 目
分解能
記号
条 件
RES
Typ.
Max.
8
VIN=AVDD=3V
DACREF:VSS
非直線性誤差
INL |IAO|= 0µA
注２）
VOUT[7:0]=0x02～0xFF
|IAO|≤ 600µA
VIN=AVDD
DACREF:VSS
VOUT[7:0]=0x00
ﾊﾞｯﾌｧｱﾝﾌﾟ出力電圧範囲
VAO4
|IAO|≤ 600µA
VIN=AVDD
DACREF:VSS
OUT[7:0]=0xFF
AVDD=3V
DACREF: AVDD/2
VIN=1.8Vp-p, 1kHz
歪率(S/N+D)
SINAD
VOUT[7:0]=0x0A～0xFF
RL=22kΩ, CL=100pF
30kHz LPF使用
微分非直線性誤差
注２）
Min.
DNL
単位
bit
-1
+1
LSB
-1.5
+1.5
LSB
0.4
V
AVDD-0.4
45
V
55
dB
“02”設定時の出力電圧と”FF”設定時の出力電圧を結ぶ理想直線に対する、入出力曲線の誤差。
MS0939-J-00
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[AK2331]
注３）
DACとして使用する場合の負荷条件（セトリング時間測定時の負荷条件）
R
RS=2.2kΩ
_
+
CL=1000pF
RL=22kΩ
VOUT0…３
LSI
注４）
アッテネータとして使用する場合の負荷条件（歪率測定時の負荷条件）
R
_
+
CL=100pF
RL=22kΩ
VOUT0…３
LSI
MS0939-J-00
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[AK2331]
デジタルACタイミング
１） シリアルインターフェイス タイミング
AK2331は、CSN, SCLK, SDATAの３線同期式シリアルインターフェイスにより、データの書き込みを行ない
ます。
SDATA(シリアルデータ)は、レジスタアドレス（MSBファースト,A3～A0）とコントロールデータ（MSBファースト,
D7～D0）で構成されます。
① CSN(チップセレクト)は、通常”High”に設定します。
CSNを”Low”に設定すると、シリアルインターフェイスがアクティブとなります。
② 書き込みは、CSNが”Low”区間で、12個のSCLKクロックの立ち上がりに同期して、アドレス、データの順に
取り込みます。
③ 書き込みは、CSNの”Low”区間に12クロックがSCLKより入力されることを想定しています。
12クロックを上回ったり下回るクロックが入力されると、データが正しく設定されませんのでご注意ください。
tCSLH
tCSS
tCSHH
CSN
tWH
tWL
SCLK
tDS
SDATA
tDH
A3
A2
A1
A0
D7
D6
D1
D0
tLDD
DAC output
立ち上がり、立下り時間
tR
tF
SCLK
VIH
VIL
項目
CSN setup time
SDATA setup time
SDATA hold time
SCLK high time
SCLK low time
CSN low hold time
CSN high hold time
DAC output settling time
SCLK rising time
SCLK falling time
記号
tCSS
tDS
tDH
tWH
tWL
tCSLH
tCSHH
tLDD
条件
VOUT[7:0]=0x10↔
0xEF 出 力 が 最 終 値
の1/2LSBになるまで
RS=2.2kΩ,
RL=22kΩ,
CL=1000pF
tR
tF
Min.
100
100
100
500
500
100
100
Typ.
Max.
単位
ns
ns
ns
ns
ns
ns
ns
300
µs
100
100
ns
ns
注） デジタル入力のタイミングは、立ち上がり・立ち下がり信号の0.5DVDDの値を基準とします。
MS0939-J-00
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[AK2331]
レジスタ機能説明
1) レジスタの構成
アドレス
データ
設定内容
D7
D6
D5
D4
D3
D2
D1
D0
VOUT0ﾚｼﾞｽﾀ
VOUT07
VOUT06
VOUT05
VOUT04
VOUT03
VOUT02
VOUT01
VOUT00
1
VOUT1ﾚｼﾞｽﾀ
VOUT17
VOUT16
VOUT15
VOUT14
VOUT13
VOUT12
VOUT11
VOUT10
1
0
VOUT2ﾚｼﾞｽﾀ
VOUT27
VOUT26
VOUT25
VOUT24
VOUT23
VOUT22
VOUT21
VOUT20
0
1
1
VOUT3ﾚｼﾞｽﾀ
VOUT37
VOUT36
VOUT35
VOUT34
VOUT33
VOUT32
VOUT31
VOUT30
0
1
0
0
未使用
−
−
−
−
−
−
−
−
0
1
0
1
未使用
−
−
−
−
−
−
−
−
0
1
1
0
未使用
−
−
−
−
−
−
−
−
0
1
1
1
未使用
−
−
−
−
−
−
−
−
1
0
0
0
VREFﾚｼﾞｽﾀ
DA3REF1
DA3REF0
DA2REF1
DA2REF0
DA1REF1
DA1REF0
DA0REF1
DA0REF0
1
0
0
1
未使用
−
−
−
−
−
−
−
−
1
0
1
0
AVDD/2ﾚｼﾞｽﾀ
−
−
−
−
AVDD2O3
AVDD2O2
AVDD2O1
AVDD2O0
1
0
1
1
BUFONﾚｼﾞｽﾀ
−
−
−
−
BUFON3
BUFON2
BUFON1
BUFON0
1
1
0
0
ｿﾌﾄｳｴｱﾘｾｯﾄ
1
1
0
1
VOUT0～VOUT3
制御レジスタ
－
－
－
－
CTRL3
CTRL2
CTRL1
CTRL0
1
1
1
0
未使用
−
−
−
−
−
−
−
−
1
1
1
1
未使用
−
−
−
−
−
−
−
−
A3
A2
A1
A0
0
0
0
0
0
0
0
0
0
0
SRST[7:0]
注） “−”で示すデータにアクセスした場合、LSIの動作に影響はありません。
2) レジスタの説明
2.1) VOUTレジスタ
アドレス
データ
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
0
VOUT07
VOUT06
VOUT05
VOUT04
VOUT03
VOUT02
VOUT01
VOUT00
↓
0
↓
0
↓
1
↓
1
↓
↓
↓
↓
↓
↓
↓
↓
VOUT37
VOUT36
VOUT35
VOUT34
VOUT33
VOUT32
VOUT31
VOUT30
0
0
0
0
0
0
0
0
初期値
D7
D6
D5
D4
D3
D2
D1
D0
VOUT0～3出力
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
VOUT = (VIN-VREF)・0/256 + VREF
VOUT = (VIN-VREF)・1/256 + VREF
0
0
0
0
0
0
1
0
VOUT = (VIN-VREF)・2/256 + VREF
↓
1
↓
1
↓
1
↓
1
↓
1
↓
1
↓
1
↓
0
↓
VOUT = (VIN-VREF)・254/256 + VREF
1
1
1
1
1
1
1
1
VOUT = (VIN-VREF)・255/256 + VREF
注） レジスタ値のDAC出力へ反映タイミングは、VOUT0～VOUT3制御レジスタによって制御されます。
MS0939-J-00
2008/03
- 12 -
[AK2331]
2.2) VREFレジスタ
アドレス
A3
A2
A1
1
0
データ
0
初期値
A0
D7
D6
D5
D4
D3
D2
D1
D0
0
DA3REF1
DA3REF0
DA2REF1
DA2REF0
DA1REF1
DA1REF0
DA0REF1
DA0REF0
0
0
0
0
0
0
0
0
DA3REF1
～
DA0REF1
DA3REF0
～
DA0REF0
DAC基準電圧
0
0
VSS (内部)
0
1
AVDD (内部)
1
0
AVDD/2 (内部)
1
1
VREF (外部)
2.3) AVDD/2レジスタ
アドレス
A3
A2
A1
１
0
1
初期値
データ
備考
データ
A0
D7
D6
D5
D4
D3
D2
D1
D0
0
－
－
－
－
AVDD2O3
AVDD2O2
AVDD2O1
AVDD2O0
－
－
－
－
0
0
0
0
機 能
設定項目
備考
0
1
DACをバイパスし、
AVDD2O3
～
内部AVDD/2出力
DAC出力
AVDD/2レベルをバッファを
AVDD2O0
介して出力する
注） 内部で生成されるAVDD/2レベルは、このレジスタによりVOUT0～3端子に出力できます。
2.4) BUFONレジスタ
アドレス
A3
A2
1
0
1
初期値
データ
BUFON3
～
BUFON0
A1
データ
A0
D7
D6
D5
D4
D3
D2
D1
D0
1
－
－
－
－
BUFON3
BUFON2
BUFON1
BUFON0
－
－
－
－
0
0
0
0
設定項目
DACバッファ動作
機 能
0
バッファをパワーダウンし、
Hi-Zを出力する
MS0939-J-00
1
備考
バッファ出力
2008/03
- 13 -
[AK2331]
2.5) ソフトウェアリセットレジスタ
アドレス
A3
A2
A1
A0
1
1
0
0
データ
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
SRST[7:0]
初期値
0
0
0
0
0
SRST[7:0]レジスタに0xAA:10101010を設定することで、ソフトウェアリセットが実行されます。
この設定により、全てのレジスタは初期値となります。
このレジスタは、ソフトウェアリセット完了後は“0”となります。
2.6) VOUT3～VOUT0制御レジスタ
アドレス
データ
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
1
1
0
1
－
－
－
－
CTRL3
CTRL2
CTRL1
CTRL0
－
－
－
－
0
0
0
0
初期値
データ
CTRL3
～
CTRL0
設定項目
VOUT0～VOUT3
出力制御
機 能
0
1
VOUT［7:0］データを出力
VOUT［7:0］データを保持
備考
CTRLレジスタ設定によって、各DACデータをラッチするタイミングを一致させることが出来ます。
CTRLレジスタに“0”が設定されている場合はVOUT［7:0］データ設定後、直ちにDAC出力にVOUT［7:0］データが
反映されます。
CTRLレジスタに“1”が設定されている場合は、VOUT［7:0］データの設定を行ってもDAC出力には反映されずデ
ータを保持するため、各DAC出力は“1”に設定時のVOUT［7:0］データを出力し続けます。“0”が設定されたタイミ
ングで、設定されているVOUT［7:0］データがDAC出力に反映されます。
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[AK2331]
外部接続回路推奨例
1) 電源安定化容量
電源に含まれるリップル、ノイズ等を除去するため、VDD-VSS端子間に下図の様にコンデンサをご接続くだ
さい。コンデンサは両端子間の最短距離に配置すると効果的です。
AVDD
DVDD
C1=0.1µF (Ceramic cap)
C2
C1
C2=4.7µF (Electrolytic cap)
VSS
LSI
2) VIN0～3外付け容量
VIN端子にアナログ信号を入力する場合、入力信号のDCオフセットとLSI内部の動作点を調整するために
コンデンサを接続ください。これにより約fc=120Hzのハイパス・フィルタが構成されます。
VIN0∼3
C
C=0.01µF
LSI
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[AK2331]
パッケージ
１）マーキング図
2331
XYYZK
●
品番
日付コード
2331
X：製造時期 西暦年号下１桁
Y：製造時期 週
Z：製造ロット 識別コード
K：組立地記号
２）外形寸法図
パッケージタイプ：16pin QFNJ
（3.0 x 3.0 x 0.70mm, 0.5mm pitch）
3.00±0.10
1.80
B
1.50±0.05
1.50
12
1.50±0.05
0.75
5
16
0.30±0.07
4
0.10 S A B
1.80
13
8
A
1.50
3.00±0.10
9
1
0.22±0.05
CO.3
0.05 M S A B
0.05 S
0.12～ 0.23
0.50
0.00～ 0.05
A部
0.70
0.75MAX
0.05MAX
S
0.17～ 0.27
【 A部詳細図】
注） パッケージ裏面中央の露出パッド（Exposed Pad）は、オープンまたはVSSに接続して下さい。
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[AK2331]
重要な注意事項
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