FPP コンフィギュレーション手法によ る HardCopy デバイスでの UniPHY Nios II シーケンサの初期化 この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際 には、最新の英語版で内容をご確認ください。 AN-650-1.0 このアプリケーション・ノートでは、HardCopy® デバイス・マイグレーション用の UniPHY Nios® II シーケンサを初期化するために、Altera® FPGA コンフィギュレーショ ンで一般的に使用されるファースト・パッシブ・パラレル（FPP）コンフィギュレー ション・インタフェースの再利用について説明します。 HardCopy デバイスで Nios II シーケンサを初期化する別の方法があります。リソース を節約し、ボード作成のやり直しを回避する Nios II シーケンサを初期化するために、 既存の FPGA コンフィギュレーション・インタフェースを再使用することを推奨しま す。 f Nios II シーケンサ初期値設定方法について詳しくは、「外部メモリ・インタフェー ス・ハンドブック Vol 3」の「 HardCopy Migration」の章を参照してください。 f 各 FPGA ファミリの FPP コンフィギュレーション手法について詳しくは、それぞれのデ バイス・ハンドブックのコンフィギュレーションの章を参照してください。 このアプリケーション・ノートには以下の項が含まれています。 ■ 1-2 ページの「Nios II シーケンサについて」 ■ 1-2 ページの「機能の説明」 ■ ■ 1-3 ページの「MAX II コントローラ」 ■ 1-5 ページの「シーケンサ ROM コントローラ」 1-7 ページの「FPGA におけるデザイン検証」 ■ 1-8 ページの「ソフトウェアとハードウェア要求」 ■ 1-9 ページの「Nios II シーケンスの命令コードの変換」 ■ 1-9 ページの「PFL メガファンクションによるプログラミング・フラッシュ・ メモリ」 ■ 1-10 ページの「MAX II コントローラおよびシーケンサ ROM コントローラの検 証」 © 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. 2011 年 3 月 Altera Corporation Subscrib 1–2 Nios II シーケンサについて Nios II シーケンサについて Nios II シーケンサは、UniPHY IP（Intellectual Property）の性能を向上させる、そして キャリブレーション・プロセスがより堅牢なものにするために、RTL（レジスタ転送 レベル）シーケンサを交換する UniPHY IP に統合されています。Nios II システムの ブートアップは、UniPHY IP アドレスに Nios II シーケンサの統合後に必要とされてい ます。Nios II 命令コードは、キャリブレーション・プロセスを開始するためのシステ ム・ブートアップ時に、Nios II システムにロードする必要があります。命令コード は FPGA 内部のメモリに保存され、FPGA のパワーアップ時に初期化されます。しか し、RAM は HardCopy デバイスの電源投入時に初期化できません。したがって、Nios II 命令コードは、HardCopy デバイスの RAM に格納することはできません。HardCopy デバイスの ROM に命令コードを格納することができますが、その後変更することは できません。将来的に命令コードを変更する柔軟性を提供するには、外部の不揮発 性メモリに Nios II 命令コードを格納し、UniPHY IP の ROM ローダで Nios II シーケン サを初期化する必要があります。 機能の説明 リファレンス・デザインの 2 つの主要なブロックは、MAX II コントローラとシーケ ンサ ROM コントローラがあります。 図 1 には、リファレンス・デザインの MAX II コントローラおよびシーケンサ ROM コ ントローラの接続を示します。 図 1. MAX II コントローラおよびシーケンサ ROM コントローラの接続 pll_ref_clk global_reset_n HardCopy PLL pll_locked reset_n Sequencer hc_rom_config_rom_address flash_data ROM_loader_address[11..0] read_data_valid hc_rom_config_rom_rden ROM_loader_rden hc_rom_config_init_busy flash_read_complete ROM_loader_busy Max II Controller maxii_clk ROM_loader_busy_or_pll_locked sel ROM_loader_datain[31..0] ROM_loader_init soft_reset_n Sequencer ROM Controller Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション hc_rom_config_datain ROM Loader Sequencer ROM External Memory Flash hc_rom_config_init soft_reset_n UniPHY 2011 年 3 月 Altera Corporation 1–3 機能の説明 MAX II コントローラ FPGA FPP コンフィギュレーション手法では、MAX II コントローラは、フラッシュ・ デバイスでのプログラミング・ファイルを読み込み、コンフィギュレーション・イ ンタフェースのピンを介して FPGA を設定します。 このリファレンス・デザインでは、MAX II コントローラはフラッシュ・デバイスか らの Nios II 命令コードを読み取るためにユーザー・モードになっています。その後、 コード・リードは Nios II シーケンサを初期化するためにシーケンサ ROM コントロー ラへ送信されます。MAX II コントローラのリファレンス・デザインは、16 ビットの データ・バスおよび 20 ビットのアドレス・バス付きの 512-MB の Numonyx P30 Flash とのみ適用されます。コントローラは、50 MHz で動作します。 図 2 には、MAX II コントローラのトップ・レベルを示しています。 図 2. MAX II コントローラのトップ・レベルのブロック図 Max II Controller Top Level FPGA_COMPLETE FPGA_PLL_LOCK_OR_BUSY FPGA_INTERFACE_SEL[2:0] FPGA_DATA_VALID FPGA_COMPLETE FPGA_PLL_LOCK_OR_BUSY FPGA_INTERFACE_SEL[2:0] FPGA_DATA_VALID P30_WE P30_ADV P30_RST clk P30_DQ_I[15:0] P30_DQ_O[15:0] FLASH_DATA[15:0] LOAD DQ_SEL shiftout P30_DQ_I P30_DQ_O P30_DQ P30_DQ[15..0] DQ_SEL Bidirectional Buffer State_Machine load P30_ADD[24:0] P30_CE P30_OE P30_WE P30_ADV P30_RST P30_ADD[24:0] P30_CE P30_OE D Data[15:0] clk ToFPGA_CLK CLK_50MHZ clk Q FPGA_DATA_ONE_BIT Reg Shift_reg To or from sequencer ROM controller To or from P30 flash 2011 年 3 月 Altera Corporation Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 1–4 機能の説明 表 1 に、MAX II コントローラの入力ポートおよび出力ポートの機能について説明し ます。 表 1. MAX II コントローラの入力ポートと出力ポートの説明 MAX II コントローラの入力 ポートと出力ポート名 CLK_50MHZ 説明 外部オシレータからクロックをソースします。 このポートは 2 つの機能があります。 ■ FPGA_PLL_LOCK_OR_BUSY ■ 初期ステージ ■ 1—MAX II コントローラのステート・マシンの実行を開始 する。 ■ 0— アイドル状態。 ステート・マシンの進行時 ■ 1— シーケンサ ROM コントローラはビジー状態になりま す。16 ビットのデータをシフト・アウトした後にアイドル 状態のままになります。 ■ 0— シーケンサ ROM コントローラはアイドル状態になりま す。次の 16 ビット・データをシフトします。 FPGA_COMPLETE すべての 4096 x 32 ビットのデータが完全にシフトされるシーケ ンサ ROM コントローラに通知します。 FPGA_DATA_ONE_BIT 1 ビット・フラッシュのデータ・バス。 16 ビット・データがシフトし始めたことをシーケンサ ROM コ ントローラに通知します。 FPGA_DATA_VALID ■ 立ち上がりエッジ —16 ビット・データの最初のビットの送信 を開始したことを示す。 ■ 立ち下がりエッジ —16 ビット・データの最後のビットが完全 に送信されることを示す。 FPGA_INTERACE_SEL 複数のインタフェースから Nios II 命令コードをロードするため のインターフェースを選択します。 ToFPGA_CLK データ同期のための FPGA のコントローラへのクロック。 P30* P30 フラッシュ付きのインタフェースのポートです。 MAX II コントローラーでは、HardCopy PLL がロックされるとき、また FPGA_PLL_LOCK_OR_BUSY 信号が High のとき、フラッシュ・データの読み出しが開始さ れます。複数のインタフェースのデザインでは、次のサイクルで FPGA_PLL_LOCK_OR_BUSY 信号が Low のときに、コントローラはフラッシュ・データの 後続のページを読み出すことを続けています。コントローラが初期化される Nios II シーケンサのインタフェースを選択する FPGA_INTERAFACE_SEL 信号を発行します。 I/O ピンの制限のため、コントローラは、HardCopy デバイスのシーケンサ ROM コン トローラにデータをシフトする前に 16 ビットのフラッシュ・データをシリアル化し ます。FPGA_DATA_VALID 信号は、データ・リードが有効であることを示すために、 データのシフトからシーケンサ ROM コントローラへの全ての単一のフラッシュ・ データのリード中に、16 クロック・サイクルまでに High のままになります。フラッ シュ・データ（4096 x 32 ビット）のページ全体を読み出した後、FPGA_COMPLETE 信 号が High になり、シーケンサ ROM コントローラに MAX II コントローラがデータの 単一のページの読み出が完了されたことを示します。 Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 2011 年 3 月 Altera Corporation 1–5 機能の説明 シーケンサ ROM コントローラ シーケンサ ROM コントローラは MAX II コントローラ付きのインタフェースに使用さ れるブロックです。ROM ローダが UniPHY シーケンサ ROM へのコードのロードを開 始する前には、MAX II コントローラから Nios II 命令コードをデシリアライズします。 シーケンサ ROM コントローラは、4 つの主要ブロックで構成されています。 ■ デシリアライズ RAM I/O 数の制限の結果としては、フラッシュ・デバイスから読み取られた Nios II 命 令コードは、HardCopy デバイスに送信する前に、MAX II コントローラによってシ リアライズされます。シーケンサ ROM コントローラは DeserializeRAM ブロックに シングル・ビット・データを格納します。すべてのシングル・ビット・データ （合計の 4096×32 ビット）が格納されている場合、ROM ローダが DeserializeRAM ブロックから UniPHY シーケンサ ROM に 32 ビットのフォーマットでデータを ロードします。 ■ ROM_loader Init ジェネレータ MAX II コントローラーは完全にコードを読み出した後、Init ジェネレータは DeserializeRAM ブロックからの命令コードをロードするために、RAM ローダを要 求します。 ■ soft_reset コントロール・ブロック このコントロール・ブロックは、UniPHY シーケンサをリセットする soft_reset_n 信号を生成します。PHY がリセット状態にあるために soft_reset_n 信号は MAX II コントローラからシーケンサ ROM へのデータ・トランザクション 間が Low にあることを保証します。MAX II コントローラからシーケンサ ROM へ のデータ・トランザクションの完了時に soft_reset_n 信号が High にプルされま す。Nios II シーケンサは、すべてのデータがシーケンサ ROM において準備ができ ている場合、シーケンサ ROM からデータを取得するために開始されます。 ■ ROM_loader_busy_or_pll_locked コントロール・ブロック このブロックは、MAX II コントローラに ROM_loader_busy_or_pll_locked 信号を 生成します。MAX II コントローラは PLL がロックされるフラッシュ・データを読 み出すために開始されます。それは、ROM ローダがシーケンサ ROM に 1 つの ページからデータのロードが完了したら、後続のページからデータの読み出しを 開始するために、MAX II コントローラを要求します。 2011 年 3 月 Altera Corporation Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 1–6 機能の説明 図 3 に、シーケンサ ROM コントローラのインターコネクトを示しています。 図 3. シーケンサ ROM コントローラ・ブロック図 Sequencer ROM Controller DeserializeRAM (4096 x 32) q data DATA0 wren flash_read_data_valid maxii_clk ROM_loader_datain[31..0] rdaddress[11..0] ROM_loader_address[11..0] rden ROM_loader_rden wraddress[16..0] wraddress generator maxii_read_complete afi_clk or pll_ref_clk ROM_loader init generator ROM_loader_init ROM_loader_busy ROM_loader_busy_or_pll_locked control block ROM_loader_busy_or_pll_locked PLL_Locked reset_n soft_reset control block soft_reset_n 表 2 には、シーケンサ ROM コントローラ用の信号の説明を示します。 表 2. シーケンサ ROM コントローラ信号の説明 信号 説明 DATA0 MAX II コントローラからのシリアル・フラッシュ・デー タ。 flash_read_data_valid 信号は、読み出しデータの有効性を示します。信号は、 読み出しデータが有効であることを示し、High に設定し ます。 maxii_clk MAX II コントローラからのリード・クロック。 maxii_read_complete 4096×32 ビットのフラッシュ・データの 1 ページの読み 出しが終了したことを示す MAX II コントローラからの信 号です。 ROM_loader_busy_or_pll_locked 信号は、PLL がロックされていること、または ROM ロー ダがビジーであることを示すために、MAX II コントロー ラに送信されます。 ROM_loader_datain[31..0] ROM ローダへのパラレル・データ。 ROM_loader_address[31..0] ROM ローダからのリード・アドレス。 ROM_loader_rden ROM ローダからのリード・イネーブル信号です。 ROM_loader_init シーケンサ ROM コントローラからデータの読み出しを 開始する ROM ローダを要求する ROM ローダへの信号。 PLL は、PLL からの信号をロックされています。 ROM_loader_busy 信号は、ROM ローダのステータスを示します。信号は、 ROM ローダがデータを読み出していることを示し、High に設定します。 PLL_locked PLL からの PLL ロック信号です。 reset_n グローバル・リセット信号です。 Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 2011 年 3 月 Altera Corporation 1–7 FPGA におけるデザイン検証 表 2. シーケンサ ROM コントローラ信号の説明 信号 説明 soft_reset_n PLL をリセットせずに UniPHY シーケンサをリセットす るリセット信号です。 afi_clk or pll_ref_clk UniPHY または PLL 基準クロックからの信号を使用する オプションです。 FPGA におけるデザイン検証 MAX II コントローラおよびシーケンサ ROM コントローラは、Stratix IV GX チェックア ウト・ボードで DDR3 SDRAM の完全なシステムで検証されます。シーケンサ ROM コ ントローラは DDR3 SDRAM UniPHY IP で作成されたリファレンス・デザインに統合さ れています。DDR3 SDRAM リファレンス・デザインは、FPGA にハーフ・レート・コ ントローラと 72 ビット・インタフェースで 400 MHz で動作します。 図 4 には、MAX II コントローラとシーケンサ ROM コントローラと一緒に DDR3 SDRAM UniPHY の完全なシステム接続を示します。 図 4. FPGA での UniPHY IP 付きの MAX II コントローラおよびシーケンサ ROM コントローラの接続 pll_ref_clk global_reset_n FPGA PLL pll_locked reset_n Flash Sequencer hc_rom_config_rom_address flash_data read_data_valid hc_rom_config_rom_rden ROM_loader_rden hc_rom_config_init_busy flash_read_complete ROM_loader_busy Max II Controller maxii_clk ROM_loader_busy_or_pll_locked sel DDR3 DIMM ROM_loader_address[11..0] ROM_loader_datain[31..0] ROM_loader_init soft_reset_n Sequencer ROM Controller hc_rom_config_datain ROM Loader Sequencer ROM hc_rom_config_init soft_reset_n UniPHY FPGA PLL がロックされている時、MAX II コントローラはフラッシュ・デバイスから UniPHY シーケンサ ROM に Nios II 命令コードのロードが開始されます。Nios II 命令 コードが正常に外部フラッシュから UniPHY シーケンサ ROM にロードされたとき、 soft_reset_n 信号は、Nios II シーケンサがシーケンサ ROM から命令コードを読み出す ことができるようにディアサートされます。DDR3 SDRAM UniPHY リファレンス・デ ザインは、Nios II シーケンサがブートアップされると、キャリブレーションが開始 されます。 MAX II デバイスと FPGA 間には、その他の接続が必要ありません。MAX II コントロー ラとシーケンサ ROM コントローラ・インタフェース信号は、8 つの FPGA のコン フィギュレーション・データ・ピン (DATA[0..7]) を介して接続されます。 表 3 には、コンフィギュレーション・データ・ピンを介して FPGA と MAX II デバイ ス間の接続を示します。 2011 年 3 月 Altera Corporation Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 1–8 FPGA におけるデザイン検証 表 3. FPGA および MAX II デバイスの接続のための FPGA コンフィギュレーション・データ・ピンとインタ フェース信号 FPGA コンフィギュ レーション・データ・ ピン インタフェース信号 説明 DATA0 flash_read_complete 4096×32 ビットのフラッシュ・データの 1 ページの 読み出しが終了したことを示す MAX II コントローラ からの信号です。 DATA1 flash_data MAX II コントローラからのシリアル・フラッシュ・ データ。 DATA2 flash_data_valid 信号は、読み出しデータの有効性を示します。信号 は、読み出しデータが有効であることを示し、High に設定します。 DATA[3..5] sel[0..2] 複数のインタフェースのために MAX II コントローラ からインタフェース選択の信号です。Nios II シーケ ンサ・インタフェースがブートアップするように選 択します。 DATA6 ROM_loader_busy_or_pll_locked PLL がロックされているか、または ROM ローダがビ ジーであることを示すために MAX II コントローラに シーケンサ ROM コントローラによって発行された 信号です。 DATA7 maxii_clk MAX II コントローラからクロックを読み出す信号で す。 1 DATA[0] 兼用ピンは、コンパイル前に、デバイスの設定で Regular I/O として使用する ように設定されていることを確認してください。 ソフトウェアとハードウェア要求 リファレンス・デザインは、次のコンポーネントから構成されています。 ■ UniPHY_HCX_Migration_DDR3_Example_Design.zip— シーケンサ ROM が統合される DDR3 SDRAM UniPHY のリファレンス・デザイン。 ■ MaxII_Controller.qar—Nios II シーケンサに Nios II 命令コードを伝えるために使用さ れる MAX II コントローラ。 ■ MaxIIPFL.qar—フラッシュメモリにNios II命令コードをプログラムするために使用 される PFL（パラレル・フラッシュ・ローダ）メガファンクション。 このリファレンス・デザインは、次のソフトウェアおよびハードウェアを必要とし ます。 ■ Quartus® II ソフトウェア・バージョン 11.0 ■ FPP コンフィギュレーション・インタフェース付きの Stratix IV FPGA チェックアウ ト・ボード (F1517) ■ Stratix IV デバイス : EP4SGX230KF40C3 ■ MAX II デバイス : EPM2210F324C3 (JTAG ポートの接続付き ) ■ Numonyx P30 フラッシュ・デバイス ■ DDR3 SDRAM DIMM (MT9JSF12872AY-1G1BZES) Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 2011 年 3 月 Altera Corporation 1–9 FPGA におけるデザイン検証 Nios II シーケンスの命令コードの変換 UniPHY Nios II シーケンスの命令コードを変換するには、以下の手順に従います。 1. リファレンス・デザインのフォルダから、IntelFormatConversionScript.tcl スクリプ トを開きます。.tcl スクリプトでは、デザインに応じて、以下のコマンドで変数 を変更します。 ■ set fileid [open "<project directory>/<variable_name>_sequencer_rom.hex" r+] ■ set new_fileid [open "<project directory>/Converted_<variable_name>_sequencer_rom.hex" w+] 2. UniPHY Nios II シーケンサの命令コードが <variable_name>_sequencer_rom.hex ファ イルとして格納されます。Intel フォーマットで .hex ファイルに <variable_name> の <variable_name>_sequencer_rom.hex ファイルを変換する .tcl スクリプトを実行 します。 命令コードの 4 バイト .hex ファイルが各行のフラッシュに書き込まれているの で、変換は 1 つのアドレス・インクリメントから 4 つのアドレス・インクリメン トにアドレス指定方法の変更をイネーブルします。 3. Quartus II ソフトウェアによって、Intel フォーマットの Converted_<variable_name>_sequencer_rom.hex ファイルを .pof ファイル・フォー マットに変換します。 a. File メニューの Convert Programming Files を選択します。 b. Configuration device の CFI_512Mb オプションを選択します。 c. Mode には、Fast Passive Parallel x8 を選択します。 d. 出力 .pof ファイルの名前を変更します。 e. SOF Data を削除します。Select Add Hex Data を選択して、 Converted_<variable_name>_sequencer_rom.hex ファイルに追加します。 f. Generate をクリックします。 変換は、フラッシュ・デバイスをプログラムする必要があります。 PFL メガファンクションによるプログラミング・フラッシュ・メモリ PFL メガファンクションは、JTAG インタフェースで MAX II デバイスを介してフラッ シュ・メモリ・デバイスをプログラムするために使用されます。リファレンス・デ ザインは、PFL メガファンクションを使用して、フラッシュ・メモリ・プログラミン グ・モードに提供されています。リファレンス・デザインは MaxIIPFL.qar ファイル にあります。リファレンス・デザインは、Stratix IV チェックアウト・ボードで使用 される 512 M ビットのコモン・フラッシュ・インタフェース（CFI）パラレル・フ ラッシュに適用可能です。 1 2011 年 3 月 メガファンクションについて詳しくは、「 Parallel Flash Loader Megafunction User Guide」 を参照してください。 Altera Corporation Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 1–10 FPGA におけるデザイン検証 フラッシュ・メモリ・デバイスをプログラムするには、以下のステップに従います。 1. MaxIIPFL.qar ファイルを解凍して、デザインをリコンパイルします。 2. Quartus II Programmer を開き、MaxIIPFL.pof ファイルを追加し、MaxIIPFL.pof ファ イルにシーケンサ ROM .pof を添付します。 図 5 には、デザイン・セットアップ用の Quartus II Programmer インタフェースを 示します。 . 図 5. フラッシュ・メモリ・プログラミングのデザイン・セットアップ 3. JTAG インタフェースを介して MAX II デバイス付きの MaxIIPFL.qar リファレンス・ デザインで提供されるフラッシュ・デバイスに変換したシーケンサ ROM .pof ファイルをプログラムします。 MAX II コントローラおよびシーケンサ ROM コントローラの検証 MAX II コントローラおよびシーケンサ ROM コントローラを検証するには、以下のス テップに従います。 1. MaxII_Controller.qar ファイルを解凍して、デザインをリコンパイルします。 2. コンパイル完了後に、Quartus II Programmer で MAX II デバイスをプログラムしま す。 3. UniPHY_HCX_Migration_DDR3_Example_Design.zip file ファイルを抽出して、デザイ ンをリコンパイルします。 4. FPGA をコンフィギュレーションします。 5. Tools メニューの SignalTap II Logic Analyzer を選択して、デザインを検証します。 Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 2011 年 3 月 Altera Corporation 1–11 改訂履歴 6. Tools メニューの In-System Sources and Probes Editor を選択して、global_reset_n 信号をコントロールします。デザインを開始するには、global reset を選択して ます。 改訂履歴 表 4 に、本資料の改訂履歴を示します。 表 4. 改訂履歴 日付 2010 年 12 月 2011 年 3 月 バー ジョン 1.0 Altera Corporation 変更内容 初版。 Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 1–12 改訂履歴 Stratix IV GX FPGA の推奨プロトコル・コンフィギュレーション 2011 年 3 月 Altera Corporation