2. エンハンスド・コンフィギュレーション・デバイス （EPC4、EPC8 & EPC16）データシート この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 CF52002-2.2 特長 ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ Altera Corporation 2005 年 10 月 EPC4、EPC8、および EPC16 デバイスを含むエンハンスド・コンフィ ギュレーション・デバイス アルテラ Stratix® シリーズ、Cyclone™ シリーズ、APEX™ II、APEX 20K （APEX 20K、APEX 20KC、および APEX 20KE を含む） 、Mercury™、 ® ® ACEX 1K、および FLEX 10KFLEX 10KE および FLEX® 10KA デバ イス用シングル・チップ・コンフィギュレーション・ソリューション コンフィギュレーション・データ・ストレージ用の 4、8、および 16 メガビット・フラッシュ・メモリを内蔵 ● オンチップ復元機能により、有効コンフィギュレーション集積 度がほぼ倍増 標準フラッシュ・ダイおよびコントローラ・ダイをシングル・スタッ ク・チップ・パッケージに集積 外部フラッシュ・インタフェースにより、フラッシュのパラレル・プ ログラミングと外部プロセッサによる未使用メモリ領域へのアクセ スをサポート ● 外部フラッシュ・インタフェースを介したフラッシュ・メモリ・ ブロック / セクタ保護機能 ● EPC16 および EPC4 デバイスでのサポート システム全体で最大 8 つのコンフィギュレーションにより、リモート およびローカル・リコンフィギュレーション対応のページ・モード をサポート ● Stratix シリーズのリモート・システム・コンフィギュレーショ ン機能と互換 バイト幅コンフィギュレーション・モードのファースト・パッシブ・ パラレル（FPP）、DCLK サイクルあたり 8 ビットのデータ出力をサ ポート アルテラ FPGA の真の n ビット同時コンフィギュレーション（n = 1、 2、4 および 8）のサポート 2 ms または 100 ms のパワー・オン・リセット（POR）時間をピンで 選択可能 コンフィギュレーション・クロックによるプログラマブル入力ソー スおよび周波数合成のサポート ● 複数のコンフィギュレーション・クロック・ソースのサポート （内部オシレータおよび外部クロック入力ピン）。 ● 最大周波数 100 MHz の外部クロック・ソース ● 内部オシレータはデフォルトでは 10 MHz。33 MHz、50 MHz、 66 MHz のより高い周波数にプログラム可能 2–1 機能の説明 ユーザ・プログラマブルな分周カウンタによるクロック合成の サポート 100 ピン・プラスチック・クワッド・フラット・パック (PQFP) および 88 ピン Ultra FineLine BGA® パッケージで供給 ● 100 ピン PQFP パッケージでサポートされるすべてのデバイス 間でのバーティカル・マイグレーション 3.3 V の電源電圧（コアおよび I/O） IEEE std. 1532 のイン・システム・プログラマビリティ（ISP）仕様に 準拠したハードウェア Jam STAPL（Standard Test and Programming Language）による ISP のサポート JTAG（Joint Test Action Group）バウンダリ・スキャンのサポート nINIT_CONF ピンにより、プライベート JTAG 命令で FPGA コンフィ ギュレーションを開始可能 常時イネーブル状態の nINIT_CONF の内部プルアップ抵抗 ユーザがプログラマブルな nCS および OE ピン上の内部ウィーク・プ ルアップ抵抗 外部フラッシュ・インタフェースのアドレス・ラインおよびコント ロール・ライン上の内部ウィーク・プルアップ抵抗、データ・ライ ン上のバス・ホールド 消費電力を低減するスタンバイ・モード ● ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ FPGA コンフィギュレーション手法と最新の機能について詳しくは、 「コ ンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章 を参照してください。 機能の説明 アルテラのエンハンスド・コンフィギュレーション・デバイスは、高集 積度 FPGA のための高速かつ高度なコンフィギュレーション・ソリュー ションを実現するシングル・デバイスです。エンハンスド・コンフィギュ レーション・デバイスの中核部は、コンフィギュレーション・コントロー ラとフラッシュ・メモリの 2 つの主要ブロックに分割されます。フラッ シュ・メモリは、1 個または複数のアルテラ FPGA で構成されるシステ ム用のコンフィギュレーション・データを格納するのに使用されます。 フラッシュ・メモリの未使用部分はプロセッサ・コードまたはデータの 格納に使用でき、FPGA コンフィギュレーション完了後に外部フラッ シュ・インタフェースを介してアクセス可能です。 アルテラはエンハンスド・コンフィギュレーション・デバイスの供給元 の追加を発表しました。詳しくは、プロセス変更通知 PCN0506: Addition of Intel Flash Memory As Source For EPC4, EPC8 & EPC16 Enhanced Configuration Devices およびホワイトペーパー「Using Intel Flash Memory Based EPC4, EPC8, and EPC16」を参照してください。 2–2 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート EPC デバイスは 3 種類のフラッシュ・メモリをサポートしています。表 2–1 に、すべての EPC デバイスでサポートされているフラッシュ・メモ リを示します。 表 2–1. エンハンスド・コンフィギュレーション・デバイス・ フラッシュ・メモリ デバイス EPC16 フラッシュ・メモリ Intel フラッシュ (1) Sharp フラッシュ EPC8 Intel フラッシュ (1) Sharp フラッシュ EPC4 Intel フラッシュ (1) Micron フラッシュ 表 2–1 の注： (1) プロセス変更通知 PCN0506: Addition of Intel Flash Memory As Source for EPC4, EPC8 & EPC16 Enhanced Configuration Devices を参照してください。 外部フラッシュ・インタフェースは現在、EPC4 および EPC16 デ バイスでサポートされています。EPC8 デバイスでのこの機能の 使用についてはお問い合わせください。 エンハンスド・コンフィギュレーション・デバイスには、3.3 V コアと I/O インタフェースがあります。コントローラ・チップは、さまざまな インタフェースと機能を実装した同期システムです。図 2-1 に、エンハ ンスド・コンフィギュレーション・デバイスのブロック図を示します。 コントローラ・チップは以下の 3 つの独立したインタフェースを備えて います。 ■ コントローラとアルテラ FPGA 間のコンフィギュレーション・インタ フェース ■ フラッシュ・メモリのイン・システム・プログラマビリティ（ISP） を可能にするコントローラ上の JTAG インタフェース ■ コントローラが外部プロセッサまたは Nios® エンベデッド・プロセッ サを実装する FPGA と共有する外部フラッシュ・インタフェース（ISP およびコンフィギュレーション後に使用可能なインタフェース） Altera Corporation 2005 年 10 月 2–3 コンフィギュレーション・ハンドブック Volume 2 機能の説明 図 2-1. エンハンスド・コンフィギュレーション・デバイスのブロック図 JTAG/ISP Interface Enhanced Configuration Device Shared Flash Interface Flash Controller FPGA Shared Flash Interface エンハンスド・コンフィギュレーション・デバイスは、複数のコンフィ ギュレーション手法を備えています。従来のシングル・デバイスまたは シリアル・デバイス・チェイン用のパッシブ・シリアル (PS) コンフィ ギュレーション手法のサポートに加え、同時コンフィギュレーションお よびパラレル・コンフィギュレーションを備えています。同時コンフィ ギュレーション手法では、最大 8 つの PS デバイス・チェインを同時にコ ンフィギュレーションできます。FPP コンフィギュレーション手法では、 8 ビットのデータが各サイクルで FPGA にクロックされます。これらの 手法により、従来の手法よりもコンフィギュレーション時間が大幅に短 縮されます。 さらに、エンハンスド・コンフィギュレーション・デバイスは、ダイナ ミック・コンフィギュレーション、すなわちページ・モード機能を備え ています。この機能により、コンフィギュレーション・メモリに格納さ れている新しいイメージで、システム内のすべての FPGA をダイナミッ クにリコンフィギュレーションすることができます。最大 8 つの異なる システム・コンフィギュレーションまたはページをメモリに格納し、そ れを PGM[2..0] ピンを使用して選択できます。8 ページのうち 1 ページ を選択し、リコンフィギュレーション・サイクルを開始することにより、 システムをダイナミックにリコンフィギュレーションできます。 2–4 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート このページ・モード機能を外部フラッシュ・インタフェースと組み合わ せて、システム・コンフィギュレーション・データのリモートおよびロー カル・アップデートが可能です。エンハンスド・コンフィギュレーショ ン・デバイスは、Stratix リモート・システム・コンフィギュレーション 機能と互換性があります。 Stratix リモート・システム・コンフィギュレーションについて詳し くは、 「Stratix デバイス・ハンドブック」の「Using Remote System Configuration with Stratix & Stratix GX Devices」の章を参照してく ださい。 その他のユーザ・プログラマブル機能は、以下のとおりです。 ■ コンフィギュレーション・データのリアルタイム復元 プログラマブル・コンフィギュレーション・クロック (DCLK) ■ フラッシュ ISP ■ プログラマブル・パワー・オン・リセット遅延 (PORSEL) ■ FPGA コンフィギュレーション FPGA コンフィギュレーションは、コンフィギュレーション・コントロー ラ・チップにより管理されています。このプロセスには、フラッシュ・ メモリからのコンフィギュレーション・データの読み出し、必要な場合 の復元、適切な DATA[] ピンを介したコンフィギュレーション・データ の送信、およびエラー状態の処理が含まれます。 POR の後、コントローラはフラッシュ・メモリからオプション・ビット を読み出して、ユーザ定義コンフィギュレーション・オプションを決定 します。これらのオプションには、コンフィギュレーション手法、コン フィギュレーション・クロック速度、復元、およびコンフィギュレーショ ン・ページの設定が含まれます。オプション・ビットは、フラッシュ・ アドレス位置 0x8000（ワード・アドレス）に格納され、512 ビットま たは 32 ワードのメモリを占有します。これらのオプション・ビットは、 内部フラッシュ・インタフェースおよびデフォルトの 10 MHz 内部オシ レータを使用して読み出されます。 コンフィギュレーション設定の取得後、nSTATUS および CONF_DONE ラ インをモニタして、FPGA がコンフィギュレーション・データを受け入 れることが可能かどうかを確認します。FPGA がデータを受け入れ可能 な（nSTATUS が High、CONF_DONE が Low）場合、コントローラは DCLK および DATA[] 出力ピンを使用してデータ転送を開始します。コント ローラは、POR またはリセット後に PGM[2..0] ピンをサンプリングす ることによって、FPGA に送信されるコンフィギュレーション・ページ を選択します。 Altera Corporation 2005 年 10 月 2–5 コンフィギュレーション・ハンドブック Volume 2 機能の説明 コンフィギュレーション・ユニットの機能は、コンフィギュレーション 手法に応じて、復元データを FPGA に送信することです。エンハンスド・ コンフィギュレーション・デバイスは、n = 1、2、4、または 8（n は DATA[n] ライン上で DCLK サイクルごとに送信されるビット数）で、4 つ の同時コンフィギュレーション・モードをサポートします。値 n = 1 は、 従来の PS コンフィギュレーション手法に対応しています。値 n = 2、4、 および 8 は、それぞれ 2、4、または 8 つの異なる PS コンフィギュレー ション・チェインの同時コンフィギュレーションに対応しています。さ らに、FPGA は DATA の 8 ビットが DCLK サイクルごとに FPGA にクロッ クされる FPP モードでコンフィギュレーションできます。コンフィギュ レーション・バス幅 (n) に応じて、回路は非圧縮コンフィギュレーショ ン・データを有効な DATA[n] ピンにシフトします。未使用の DATA[] ピ ンは Low にドライブします。 コンフィギュレーション回路は、コンフィギュレーション・データを FPGA に送信するほか、送信可能なデータが不足しているときにコン フィギュレーションを中断する役割も果します。これはフラッシュ読み 出し帯域幅がコンフィギュレーション書き込み帯域幅よりも狭いときに も発生します。コンフィギュレーションは、フラッシュからのデータの 読み出しまたはデータの圧縮を待っているときに、FPGA への DCLK を 停止することによって中断されます。このテクニックは「DCLK の中断」 と呼ばれています。 エンハンスド・コンフィギュレーション・デバイス・フラッシュ・メモ リは、90 ns（約 10 MHz のアクセス・タイムを特長としています。その ため、フラッシュ読み出し帯域幅は約 160 Mbps（16 ビット・フラッ シュ・データ・バス DQ[] で 10 MHz）に制限されています。ただし、ア ルテラ FPGA でサポートされるコンフィギュレーション速度はこれより もはるかに高速であり、広いコンフィギュレーション書き込み帯域幅が 得られます。例えば、100 MHz の Stratix FPP コンフィギュレーション には、800 Mbps（8 ビット DATA[] バスで 100 MHz）のレートのデータ が必要です。これは、フラッシュ・メモリがサポート可能な 160 Mbps よりもはるかに高く、コンフィギュレーション時間の制限要因となって います。圧縮後は同じ容量のコンフィギュレーション・データがフラッ シュ・メモリに占めるスペースが減少するため、圧縮によって有効なフ ラッシュ読み出し帯域幅が増加します。Stratix コンフィギュレーション・ データの圧縮率は、約 2 であり、有効な読み出し帯域幅は 2 倍の約 320 Mbps になります。 2–6 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 最後に、コンフィギュレーション・コントローラはコンフィギュレーショ ン中のエラーも管理します。コンフィギュレーション・データの最終ビッ トが送信された 64DCLK サイクル以内に、FPGA が CONF_DONE 信号を デアサートしないと、CONF_DONE エラーが発生します。CONF_DONE エ ラーが検出されると、コントローラは OE ラインを Low にパルスし、そ れによって nSTATUSがLowにプルダウンされ、新たなコンフィギュレー ション・サイクルが開始されます。 FPGA がコンフィギュレーション・データで障害を検出すると、CRC (Cyclic Redundancy Check) エラーが発生します。この障害は、コンフィ ギュレーション信号のシグナル・インテグリティの劣化など、ボード上 でのノイズのカップリングが原因で発生する場合があります。FPGA に よってこのエラーが通知される（nSTATUS ラインを Low にドライブし て）と、コントローラはコンフィギュレーションを停止します。FPGA で Auto-Restart Configuration After Error オプションがイネーブルされ ている場合、FPGA はリセット・タイムアウト期間後に nSTATUS 信号を 解放し、コントローラは FPGA のリコンフィギュレーションを試みます。 FPGA コンフィギュレーション・プロセスの完了後、コントローラは DCLK を Low に、DATA[] ピンを High にドライブします。さらに、コント ローラはフラッシュ・メモリへの内部インタフェースをトライ・ステー トにし、フラッシュ・アドレスおよびコントロール・ライン上の内部 ウィーク・プルアップをイネーブルにし、フラッシュ・データ・ライン 上のバス・キープ回路をイネーブルにします。 以下の項では、エンハンスド・コンフィギュレーション・デバイスでサ ポートされる FPP、PS、および同時コンフィギュレーションの各コン フィギュレーション手法について簡単に説明します。 これらの手法を使用したアルテラ FPGA のコンフィギュレーションにつ いて詳しくは、 「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。 Altera Corporation 2005 年 10 月 2–7 コンフィギュレーション・ハンドブック Volume 2 機能の説明 コンフィギュレーション信号 表 2–2 に、エンハンスド・コンフィギュレーション・デバイスとアルテ ラ FPGA 間のコンフィギュレーション信号接続をリストします。 表 2–2. コンフィギュレーション信号 エンハンスド・ アルテラ コンフィギュ レーション・ FPGA ピン デバイス・ピン 説明 DATA[] DATA[] コン フィ ギュ レ ーシ ョン・デバ イス から FPGA に送信されるコンフィギュレーショ ン・データで、DCLK の立ち上がりエッジで ラッチされます。 DCLK DCLK コンフィギュレーション・デバイスが生成 したクロック。FPGA はこのクロックを使用 し て DATA[] ピ ンに 供 給さ れ るコ ン フィ ギュレーション・データをラッチします。 nINIT_CONF nCONFIG コンフィギュレーション・デバイスからの オープン・ドレイン出力であり、コンフィギュ レーションの開始（INIT_CONF）JTAG 命令 を使用して、FPGA リコンフィギュレーショ ンを開始するのに使用されます。INIT_CONF JTAG 命令が必要ない場合、この接続は不要で す。 nINIT_CONF が nCONFIG に接続されて いない場合、nCONFIG は直接またはプルアッ プ抵抗を介して VCC に接続しなければなりま せん。 OE nSTATUS オープン・ドレインの双方向コンフィギュ レーション・ステータス信号で、POR 時お よびコンフィギュレーション時にエラーを 通知 する ため に、いず れか のデ バイ スに よって Low にドライブされます。OE の Low パルスで、エンハンスド・コンフィギュレー ション・デバイス・コントローラがリセッ トされます。 nCS CONF_DONE FPGA に よっ て ドラ イ ブさ れ るコ ン フィ ギュレーション完了出力信号。 2–8 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート ファースト・パッシブ・パラレル・コンフィギュレーション Stratix シリーズおよび APEX II デバイスは、FPP モードのエンハンスド・ コンフィギュレーション・デバイスを使用してコンフィギュレーション できます。このモードでは、エンハンスド・コンフィギュレーション・ デバイスは、FPGA の DATA[7..0] 入力ピンに接続される DATA[7..0] ピン上で、DCLK サイクルごとに 1 バイトのデータを送信します。Stratix シリーズおよび APEX II FPGA は、DCLK サイクルごとにバイト幅のコ ンフィギュレーション・データを受信します。図 2-2 に、FPP コンフィ ギュレーション・モードのエンハンスド・コンフィギュレーション・デ バイスを示します。この図では、外部フラッシュ・インタフェースは使 用されておらず、そのため大部分のフラッシュ・ピンが未接続になって います（注に記載したいくつかの例外があります )。プルアップ抵抗値、 電源電圧、および MSEL ピン設定を含むコンフィギュレーション・イン タフェース接続の詳細については、「コンフィギュレーション・ハンド ブック」の該当する FPGA ファミリの章を参照してください。 図 2-2. FPP コンフィギュレーション Enhanced Configuration Device VCC (1) VCC (1) Stratix Series or APEX II Device n (6) MSEL (3) WE#C WE#F RP#C RP#F DCLK A[20..0] DATA[7..0] OE (3) RY/BY# nCS (3) CE# nINIT_CONF (2) OE# (3) DCLK DATA[7..0] nSTATUS CONF_DONE nCONFIG (1) VCC N.C. nCEO N.C. N.C. N.C. N.C. N.C. DQ[15..0] nCE WP# BYTE# (5) TM1 GND TMO VCC (1) VCCW PORSEL PGM[2..0] (4) (4) EXCLK (4) GND C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) Altera Corporation 2005 年 10 月 A0-F A1-F A15-F A16-F 2–9 コンフィギュレーション・ハンドブック Volume 2 機能の説明 図 2-2 の注： (1) VCC は、コンフィギュレーション・デバイスと同じ電源電圧に接続されていなければなりません。 (2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスに装備されており、常時アクティ ブな内部プルアップ抵抗があります。これは nINIT_CONF/nCONFIG ラインには、外部プルアップ抵抗が不 要であることを意味します。nINIT_CONF ピンは、その機能を使用しない場合は接続する必要はありませ ん。nINIT_CONF を使用しない場合、nCONFIG は直接または抵抗を介して VCC にプルアップする必要があ ります。 (3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プル アップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンで外部プルアップ抵抗を 使用する必要はありません。内部プルアップ抵抗は Quartus® II ソフトウェアではデフォルトで使用されて います。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pull-ups on configuration device オプションをチェックします。 (4) PORSEL、PGM[]、および EXCLK ピンの接続については、表 2–8 を参照してください。 (5) 100 ピン PQFP パッケージでは、以下のピンを外部で接続する必要があります。C-A0 から F-A0、C-A1 か ら F-A1、C-A15 から F-A15、C-A16 から F-A16、および BYTE# から VCC さらに、100 ピン PQFP および 88 ピン Ultra FineLine BGA パッケージの両方で以下のピン接続を行う必要があります。 C-RP# から F-RP#、 C-WE# から F-WE#、TM1 から VCC、TM0 から GND、および WP# から VCC 。 (6) FPP コンフィギュレーション・モードを選択するために、FPGA MSEL[] 入力ピンに接続します。詳しくは、 「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。 シングル・エンハンスド・コンフィギュレーション・デバイスを FPP モードで使用して、複数の FPGA をコンフィギュレーションできます。 このモードでは、複数の Stratix シリーズおよび / または APEX II FPGA はデイジー・チェインで一緒にカスケード接続されます。 最初の FPGA がコンフィギュレーションを完了すると、その nCEO ピン がアサートされて、2 番目の FPGA の nCE ピンがアクティブになり、そ れによって 2 番目のデバイスがコンフィギュレーション・データのキャ プチャを開始します。このセットアップでは、FPGA の CONF_DONE ピ ンがまとめて接続されているため、すべてのデバイスが初期化され、同 時にユーザ・モードに入ります。エンハンスド・コンフィギュレーショ ン・デバイスまたは FPGA の 1 個がエラーを検出した場合、nSTATUS ピ ンがまとめて接続されているため、チェイン全体でコンフィギュレー ションが停止します（そして同時に再スタートします） 。 アルテラ FPGA はコンフィギュレーション・チェインでカスケー ド接続できますが、エンハンスド・コンフィギュレーション・デ バイスは、大きなデバイス / チェインをコンフィギュレーション するためにカスケード接続することはできません。 マルチ・デバイス FPP コンフィギュレーションのコンフィギュレーショ ン回路図および詳細については、 「コンフィギュレーション・ハンドブッ ク」の該当する FPGA ファミリの章を参照してください。 2–10 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート パッシブ・シリアル・コンフィギュレーション Stratix シリーズ、Cyclone シリーズ、APEX II、APEX 20KC、APEX 20KE、 APEX 20K、および FLEX 10K デバイスは、PS モードのエンハンスド・ コンフィギュレーション・デバイスを使用してコンフィギュレーション することができます。このモードは FPP モードと同様ですが、FPGA に は DCLK サイクルあたり 1 ビットのデータ (DATA[0]) しか送信されませ ん。残りの DATA[7..1] 出力ピンは、このモードでは使用されず Low にドライブされます。 シングル FPGA またはシングル・シリアル・チェインの PS コンフィギュ レーションに対するコンフィギュレーション回路図は、 （エンハンスド・コ ンフィギュレーション・デバイスからの DATA[0] 出力のみ FPGA DATA0 入力ピンに接続され、残りの DATA[7..1] はフロート状態のままであるこ とを除いて）FPP 回路図と同じです。 マルチ・デバイス PS コンフィギュレーションのコンフィギュレーショ ン回路図および詳細については、 「コンフィギュレーション・ハンドブッ ク」の該当する FPGA ファミリの章を参照してください。 同時コンフィギュレーション エンハンスド・コンフィギュレーション・デバイスは、PS モードで複数 の FPGA（または、FPGA チェイン）の同時コンフィギュレーションを サポートしています。同時コンフィギュレーションとは、エンハンスド・ コンフィギュレーション・デバイスが DATA[n-1..0] ピン（n= 1、2、4 または 8）上で n ビットのコンフィギュレーション・データを同時に出 力すること、および各 DATA[] ラインが異なる FPGA（チェイン）をシ リアルにコンフィギュレーションすることをいいます。同時シリアル・ チェイン数は、Quartus II ソフトウェアでユーザが定義し、1 から 8 の任 意の数を指定できます。例えば、3 つの同時チェインでは 4 ビット PS モードを選択し、最下位 DATA ビットを FPGA または FPGA チェインに 接続することができます。最上位 DATA ビット（DATA[3]）は接続しな いでおきます。同様に、5、6、または 7 ビットの同時チェインでは、8 ビット PS モードを選択できます。 図 2-3 に、エンハンスド・コンフィギュレーション・デバイスを使用し て、複数の FPGA を同時に PS モードでコンフィギュレーションするた めの回路図を示します。 プルアップ抵抗値、電源電圧、および MSEL ピンの設定など、コンフィ ギュレーション・インタフェース接続について詳しくは、 「コンフィギュ レーション・ハンドブック」の該当する FPGA ファミリの章を参照して ください。 Altera Corporation 2005 年 10 月 2–11 コンフィギュレーション・ハンドブック Volume 2 機能の説明 図 2-3. PS モードでの複数 FPGA の同時コンフィギュレーション（n=8） VCC (1) (3) FPGA0 n (6) MSEL Enhanced Configuration Device VCC (1) WE#C RP#C DCLK DATA0 (3) DCLK DATA0 nSTATUS CONF_DONE nCONFIG DATA1 nCE N.C. n MSEL DCLK DATA0 nSTATUS CONF_DONE nCONFIG DQ[15..0] N.C. VCCW DCLK DATA0 nSTATUS CONF_DONE nCONFIG WP# BYTE# (5) TM1 PORSEL PGM[2..0] (4) (4) EXCLK (4) TMO GND nCE N.C. N.C. N.C. VCC (1) FPGA7 MSEL CE# OE# (1) VCC nCEO n N.C. DATA 7 GND (6) N.C. RY/BY# nINIT_CONF (2) GND nCE N.C. RP#F A[20..0] nCS (3) FPGA1 (6) OE (3) nCEO WE#F nCEO GND C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) A0-F A1-F A15-F A16-F 図 2-3 の注： (1) VCC は、コンフィギュレーション・デバイスと同じ電源電圧に接続します。 (2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスに装備されており、常時アクティ ブな内部プルアップ抵抗があります。これは nINIT_CONF/nCONFIG ラインには、外部プルアップ抵抗が必 要ないことを意味します。nINIT_CONF ピンは、その機能を使用しない場合は接続する必要はありません。 nINIT_CONFを使用しない場合、nCONFIGは直接または抵抗を介してVCC にプルアップする必要があります。 (3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プル アップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンで外部プルアップ抵抗を 使用する必要はありません。内部プルアップ抵抗は Quartus II ソフトウェアではデフォルトで使用されてい ます。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pull-ups on configuration device オプションをチェックします。 (4) PORSEL、PGM[]、および EXCLK ピンの接続については、表 2–8 を参照してください。 (5) 100 ピン PQFP パッケージでは、以下のピンを外部で接続する必要があります。C-A0 から F-A0、C-A1 か ら F-A1、C-A15 から F-A15、C-A16 から F-A16、および BYTE# から VCC さらに、100 ピン PQFP および 88 ピン Ultra FineLine BGA パッケージの両方で以下のピン接続を行う必要があります。 C-RP# から F-RP#、 C-WE# から F-WE#、TM1 から VCC、TM0 から GND、および WP# から VCC 。 (6) FPGA MSEL[]入力ピンを PS コンフィギュレーション・モードを選択するように接続します。詳しくは、 「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。 2–12 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–3 に、エンハンスド・コンフィギュレーション・デバイスでサポー トされる同時 PS コンフィギュレーション・モードの概要を示します。 表 2–3. PS モードでのエンハンスド・コンフィギュレーション・ デバイス モード名 モード（n =） 使用する出力 (1) 未使用出力 パッシブ・シリアル・ モード 1 DATA0 DATA[7..1]はLow にドライブします。 マルチ・デバイス・ パッシブ・シリアル・ モード 2 DATA[1..0] DATA[7..2] は Low にドライブします。 マルチ・デバイス・ パッシブ・シリアル・ モード 4 DATA[3..0] DATA[7..4]はLow にドライブします。 マルチ・デバイス・ パッシブ・シリアル・ モード 8 DATA[7..0] - 表 2–3 の注： (1) これは各コンフィギュレーション・モードの有効な DATA 出力数です。 同時コンフィギュレーションのコンフィギュレーション回路図および詳 細については、 「コンフィギュレーション・ハンドブック」の「アルテ ラ・エンハンスド・コンフィギュレーション・デバイス」の章または該 当する FPGA ファミリの章を参照してください。 外部フラッシュ・インタフェース エンハンスド・コンフィギュレーション・デバイスは、外部 FPGA また はフラッシュ・メモリにアクセスするプロセッサをサポートします。フ ラッシュ・メモリの未使用領域は、外部デバイスがコードまたはデータ を格納するのに使用できます。このインタフェースは、リモート・コン フィギュレーション機能を実装するシステム内でも使用できます。特定 のコンフィギュレーション・ページ内のコンフィギュレーション・デー タは、外部フラッシュ・インタフェースを介してアップデートでき、シ ステムは新しい FPGA イメージでリコンフィギュレーション可能です。 このインタフェースは、Nios ブート・コードやアプリケーション・コー ドを格納するのにも役立ちます。 Stratix リモート・コンフィギュレーション機能について詳しくは、 「Stratix デバイス・ハンドブック」の「Using Remote System Configuration with Stratix & Stratix GX Devices」の章を参照してください。 Altera Corporation 2005 年 10 月 2–13 コンフィギュレーション・ハンドブック Volume 2 機能の説明 フラッシュ・メモリのアドレス、データ、およびコントロール・ポート は、内部でエンハンスド・コンフィギュレーション・デバイス・コント ローラおよび外部デバイス・ピンに接続されます。フラッシュ・インタ フェースが使用可能な場合、外部ソースはこれらの外部デバイス・ピン をドライブしてフラッシュ・メモリにアクセスできます。 外部フラッシュ・インタフェースは、コンフィギュレーション・コント ローラ・チップとの共有バス・インタフェースです。コンフィギュレー ション・コントローラはプライマリ・バス・マスタです。バス・アービ トレーション・サポートがないため、外部デバイスはコントローラがフ ラッシュへの内部インタフェースをトライ・ステートにしたときにのみ フラッシュ・インタフェースにアクセスできます。コントローラと外部 デバイスによる同時アクセスは競合を引き起こし、コンフィギュレー ション障害やプログラミング障害が発生します。 内部フラッシュ・インタフェースは外部フラッシュ・インタフェース・ ピンに直接接続されるため、コントローラ・フラッシュ・アクセス・サ イクルは外部フラッシュ・インタフェース・ピンをトグルします。外部 デバイスはこのようなタイミングでは、フラッシュ・インタフェースを トライ・ステートにしてフラッシュ・インタフェース・ピンでの遷移を 無視できなければなりません。 外部フラッシュ・インタフェース信号は、イン・システム・プロ グラミングおよびコンフィギュレーション時に競合の原因とな るため、複数のエンハンスド・コンフィギュレーション・デバイ ス間では共有できません。このような場合、エンハンスド・コン フィギュレーション・デバイス内のコントローラ・チップはフ ラッシュ・メモリにアクティブにアクセスします。したがって、 エンハンスド・コンフィギュレーション・デバイスは共有フラッ シュ・バス・インタフェースをサポートしていません。 エンハンスド・コンフィギュレーション・デバイス・コントローラ・チッ プは、以下の場合にフラッシュ・メモリにアクセスします。 ■ FPGAコンフィギュレーション — フラッシュからのコンフィギュレー ション・データの読み出し ■ JTAGベースのフラッシュ・プログラミング — フラッシュへのコンフィ ギュレーション・データの格納 ■ POR 時 — フラッシュからのオプション・ビットの読み出し 2–14 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート これらの動作では、外部 FPGA/ プロセッサはフラッシュ・メモリへの インタフェースをトライ・ステートにする必要があります。コンフィギュ レーションおよびプログラミング後、エンハンスド・コンフィギュレー ション・デバイスのコントローラは、内部インタフェースをトライ・ス テートにしてアイドル・モードに移行します。外部フラッシュ・インタ フェースを介してフラッシュにアクセスするためにコンフィギュレー ション・サイクルを中断するように外部デバイスは FPGA の nCONFIG 入力を Low に保持することができます。nSTATUS-OE ラインを Low に 保持して、コンフィギュレーション・デバイスをリセット状態に維持す ることによって、外部フラッシュ・アクセスが可能になります。 外部フラッシュ・インタフェース機能のソフトウェア・サポートについ て詳しくは、 「コンフィギュレーション・ハンドブック Volume 2」の 「アルテラ・エンハンスド・コンフィギュレーション・デバイス」の章を 参照してください。フラッシュ・コマンド、タイミング、メモリ構成、 および書き込み保護機能について詳しくは、下記のドキュメントを参照 してください。 ■ Micron フラッシュ・ベースの EPC4 については、www.micron.com の Micron Flash Memory MT28F400B3 Data Sheet を参照してください。 ■ Sharp フラッシュ・ベースの EPC16 については、 www.sharpsma.com の Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices を 参照してください。 ■ Intel Advanced Boot Block Flash Memory (B3) 28F008/800B3, 28F016/160B3, 28F320B3, 28F640B3 Datasheet については、 www.intel.com にアクセスしてください。 図 2-4 に、外部フラッシュ・インタフェースを使用した FPP コンフィギュ レーション回路を示します。 Altera Corporation 2005 年 10 月 2–15 コンフィギュレーション・ハンドブック Volume 2 機能の説明 図 2-4. 外部フラッシュ・インタフェース付き FPP コンフィギュレーション VCC Enhanced Configuration Device VCC Stratix Series or APEX II Device n MSEL N.C. PLD or Processor WE#C WE#F RP#C RP#F DCLK DATA[7..0] A[20..0] (2) OE RY/BY# (5) nCS CE# nINIT_CONF OE# DCLK DATA[7..0] nSTATUS CONF_DONE nCONFIG nCEO WE# RP# A[20..0] RY/BY# CE# OE# DQ[15..0] nCE 注 (1) DQ[15..0] VCC VCC WP# BYTE# (3) TM1 GND TMO VCCW PORSEL PGM[2..0] (4) (4) EXCLK (4) GND C-A0 (3) C-A1 (3) C-A15 (3) C-A16 (3) A0-F A1-F A15-F A16-F 図 2-4 の注： (1) EPC8 エンハンスド・コンフィギュレーション・デバイスでの外部フラッシュ・インタフェース・サポート についてはお問い合わせください。 (2) EPC16 デバイスのピン A20、EPC8 デバイスのピン A20 および A19、EPC4 デバイスのピン A20、A19、お よび A18 はフロート状態でなければなりません。これらのピンは非接続ピンですので、どの信号にも接続し ないでください。 (3) 100 ピン PQFP パッケージでは、以下のピンを外部で接続する必要があります。C-A0 から F-A0、C-A1 か ら F-A1、C-A15 から F-A15、C-A16 から F-A16、および BYTE # から VCC。さらに、100 ピン PQFP およ び 88 ピン Ultra FineLine BGA パッケージの両方で以下のピン接続を行う必要があります。C-RP# から FRP#、C-WE# から F-WE#、TM1 から VCC、TM0 から GND、および WP# から VCC 。 (4) PORSEL、PGM[]、および EXCLK ピンの接続については、表 2–8 を参照してください。 (5) RY/BY# ピンは、Sharp フラッシュ・ベースの EPC8 および EPC16 にのみ装備されています。 2–16 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート ダイナミック・コンフィギュレーション（ページ・モード） ダイナミック・コンフィギュレーション（またはページ・モード）機能 により、エンハンスド・コンフィギュレーション・デバイスは、システ ム内のすべての FPGA に対する最大 8 つの異なるデザイン・セットを格 納できます。次に、エンハンスド・コンフィギュレーション・デバイス が FPGA コンフィギュレーションに使用するページ（コンフィギュレー ション・ファイル・セット）を選択できます。 ダイナミック・コンフィギュレーション、すなわちページ・モード機能 により、出荷時のデフォルトであるフェイル・セーフ・コンフィギュレー ションとアプリケーション・コンフィギュレーションの最低 2 ぺージを 格納できます。フェイル・セーフ・コンフィギュレーション・ぺージは システム製造時にプログラムでき、アプリケーション・コンフィギュレー ション・ページはリモートまたはローカル・アップデートをサポートで きます。これらのリモート・アップデートはシステムの機能と性能を追 加または強化できます。ただし、リモート・アップデート機能ではコン フィギュレーション・データを破損するリスクを伴います。このような 破損時には、システムは自動的にフェイル・セーフ・コンフィギュレー ションに切り替えて、システムのダウンタイムを回避することができま す。 エンハンスド・コンフィギュレーション・デバイスのページ・モード機 能は、Stratix リモート・システム・コンフィギュレーション機能と連携 して、システムに対するインテリジェント・リモート・アップデートを 可能にします。 Stratix FPGA のリモート・アップデートについて詳しくは、「Stratix デ バイス・ハンドブック」の「Using Remote System Configuration with Stratix & Stratix GX Devices」の章を参照してください。 3 本の PGM[2..0] 入力ピンは、コンフィギュレーションに使用するペー ジを管理します。これらのピンは OE が High になったときに、各フィ ギュレーション・サイクルの初めにサンプリングされます。ページ・モー ドの選択によって、PGM[2..0] ピンをスイッチングし、nCONFIG をア サートすることによって、FPGA の機能をダイナミックにリコンフィ ギュレーションできます。ページ 0 はデフォルト・ページとして定義さ れ、PGM[2] ピンが最上位ビット (MSB) です。 PGM[2..0] 入力ピンは、この機能の使用の有無に関係なく、ボー ド上でフロート状態にしてはなりません。この機能を使用しない 場合は、PGM[2..0] ピンを GND に接続してデフォルトのペー ジ 000 を選択してください。 Altera Corporation 2005 年 10 月 2–17 コンフィギュレーション・ハンドブック Volume 2 機能の説明 エンハンスド・コンフィギュレーション・デバイス・ページは、メモリ 内でダイナミックにサイズ調整される領域です。各ページの開始アドレ スと長さは、最初のプログラミング中にフラッシュ・メモリのオプショ ン・ビット・スペースにプログラムされます。以降のすべてのコンフィ ギュレーション・サイクルでは、PGM[] ピンがサンプリングされ、オプ ション-ビット情報を使用して、対応するコンフィギュレーション・ペー ジの初めにジャンプします。各ページには、エンハンスド・コンフィギュ レーション・デバイスに接続されているシステム内のすべての FPGA に 対するコンフィギュレーション・ファイルがなければなりません。 例えば、システムに 3 つのコンフィギュレーション・ページが必要で、2 個の FPGA が含まれる場合、各ページは 2 つの SRAM オブジェクト・ ファイル（.sof）を格納し、コンフィギュレーション・デバイスには合 計 6 つの SOF が含まれます。 さらに、すべてのエンハンスド・コンフィギュレーション・デバイスの コンフィギュレーション手法（PS、FPP、および同時 PS）は、ページ・ モード機能でサポートされます。シングルエ・ンハンスド・コンフィギュ レーション・デバイスを使用してコンフィギュレーション可能なページ 数やデバイス数は、フラッシュ・メモリのサイズによってのみ制限され ます。 Quartus II ソフトウェアを使用したページ・モード機能の実装およびプ ログラミング・ファイル生成のステップについて詳しくは、「コンフィ ギュレーション・ハンドブック Volume 2」の「アルテラ・エンハンス ド・コンフィギュレーション・デバイス」の章を参照してください。 リアルタイム復元 エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレー ション・データのオンチップ・リアルタイム復元をサポートしています。 FPGA コンフィギュレーション・データは、Quartus II ソフトウェアに よって圧縮され、エンハンスド・コンフィギュレーション・デバイスに 格納されます。コンフィギュレーション時に、エンハンスド・コンフィ ギュレーション・デバイス内部の復元エンジンは、コンフィギュレーショ ン・データを復元または展開します。この機能により、エンハンスド・ コンフィギュレーション・デバイスの有効コンフィギュレーション集積 度は、EPC4、EPC8、EPC16 ではそれぞれ最大 7、15、または 30 M ビッ トに増加します。 2–18 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート エンハンスド・コンフィギュレーション・デバイスは、FPGA へのパラレ ル 8 ビット・データ・バスもサポートしており、コンフィギュレーション 時間を短縮します。ただし、FPGA データの送信時間はフラッシュ読み出 し帯域幅によって制限される場合もあります。例えば、FPP（バイト幅 データ / サイクル）モードにおいてコンフィギュレーション速度 66 MHz で APEX II デバイスをコンフィギュレーションする場合、FPGA 書き込み 帯域幅は 8 ビット × 66 MHz = 528 Mbps となります。ただし、フラッシュ・ リード・インタフェースは約 10 MHz に制限されます（フラッシュのアク セス時間が約 90 ns であるため） 。これは、16 ビット × 10 MHz = 160 Mbps のフラッシュ読み出し帯域幅に相当します。そのため、コンフィギュレー ション時間はフラッシュ読み出し時間によって制限されます。 コンフィギュレーション・データが圧縮される場合、フラッシュから読 み出す必要があるデータ量は約 50% 低減されます。16 ビットの圧縮デー タが 30 ビットの非圧縮データを生成する場合、フラッシュ読み出し帯域 幅は 30 ビット × 10 MHz = 300 Mbps に増加し、全体のコンフィギュレー ション時間が短縮されます。 Compression Modeをオンにすると、 Quartus IIソフトウェアのConfiguration Device Options ウィンドウで、コントローラの復元機能をイネーブルにする ことができます。 エンハンスド・コンフィギュレーション・デバイスでサポートさ れる復元機能は、Stratix II FPGA および Cyclone シリーズでサポー トされている復元機能とは異なります。エンハンスド・コンフィ ギ ュ レ ー シ ョ ン・デ バ イ ス を 使 用 し て Stratix II FPGA ま た は Cyclone シリーズをコンフィギュレーションする場合、アルテラで はコンフィギュレーション時間を短縮するためにのみ、Stratix II FPGAまたはCycloneシリーズで復元をイネーブルにすることを推 奨しています。 アルテラ・デバイスに使用されている圧縮アルゴリズムは、FPGA コン フィギュレーション・ビットストリーム向けに最適化されています。 FPGA には、 （高性能化と配線性向上のために）何層かの配線構造がある ため、大量のリソースが未使用になります。これらの未使用配線および ロジック・リソース、そして初期化されていないメモリ構造のために、 大量のコンフィギュレーション RAM ビットがディセーブル状態になり ます。アルテラ独自の圧縮アルゴリズムには、このようなビットストリー ムの質という利点があります。 圧縮の効果に関する一般的な指針は、デバイスのロジック / 配線利用率 が向上するほど圧縮率が低下することです（ここで、圧縮率とは元のビッ トストリーム・サイズを圧縮後のビットストリーム・サイズで除算した ものです）。 Altera Corporation 2005 年 10 月 2–19 コンフィギュレーション・ハンドブック Volume 2 機能の説明 さまざまなロジック利用率を持つ一連のデザインをベースにした Stratix デザインでは、最小圧縮率が 1.9 であり、これらのデザインに対して約 47% のサイズ縮小が観察されました。表 2–4 に、一連の Stratix デザイン での圧縮率の例を示します。これらの数値は、圧縮ビットストリームを 格納するのに十分なコンフィギュレーション・メモリを割り当てる際の、 目安となる指針（仕様ではなく）として役立ちます。 表 2–4. Stratix 圧縮率 注 (1) 最小 平均 ロジック利用数 98% 64% 圧縮率 1.9 2.3 % サイズ削減 47% 57% 表 2–4 の注： (1) これらの数値は暫定仕様です。これらは仕様ではなく、指針となることを意 図したものです。 プログラマブル・コンフィギュレーション・クロック コンフィギュレーション・クロック（DCLK）の速度は、ユーザがプログ ラム可能です。プログラマブル・オシレータまたは外部クロック入力ピ ン（EXCLK）の 2 つのクロック・ソースのうち 1 つは、コンフィギュレー ション・クロックの合成に使用できます。コンフィギュレーション・ク ロック周波数は、クロック・ディバイダ回路を使用してさらに合成可能 です。このクロックは N カウンタで分周して、DCLK 出力を生成できま す。N ディバイダは、1 から 16 の間のすべての整数ディバイダだけでな く、1.5 ディバイダおよび 2.5 ディバイダもサポートしています。非整数 除数以外のすべてのクロック分周のデューティ・サイクルは、50% です （非整数ディバイダでは、デューティ・サイクルは 50% にはなりません）。 クロック・ディバイダ・ユニットのブロック図については、図 2-5 を参 照してください。 2–20 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 図 2-5. クロック・ディバイダ・ユニット Configuration Device Clock Divider Unit External Clock (Up to 100 MHz) Divide by N 10 MHz 33 MHz 50 MHz 66 MHz DCLK Internal Oscillator DCLK周波数は、FPGAがサポートする最大DCLK周波数によって制限され ています。 FPGA がサポートする最大 DCLK 入力周波数は、 「コンフィギュレーショ ン・ハンドブック」の該当する FPGA ファミリの章で規定されています。 コントローラ・チップは、4 つの異なる周波数を出力可能なプログラマ ブル・オシレータを備えています。表 2–5 に示すように、様々な設定に より、10 MHz、33 MHz、50 MHz、および 66 MHz の周波数でクロック 出力を生成します。 表 2–5. 内部オシレータ周波数 周波数設定 Altera Corporation 2005 年 10 月 最小 (MHz) 標準 (MHz) 最大 (MHz) 10 6.4 8.0 10.0 33 21.0 26.5 33.0 50 32.0 40.0 50.0 66 42.0 53.0 66.0 2–21 コンフィギュレーション・ハンドブック Volume 2 機能の説明 クロック・ソース、オシレータ周波数、およびクロック・ディバイダ (N) 設定は、Quartus II ソフトウェアで、Device Settings ウィンドウまたは Convert Programming Files ウィンドウ内の Configuration Device Options にアクセスすることによって行うことができます。同じウィン ドウを使用して、内部オシレータか外部クロック (EXCLK) 入力ピンを コンフィギュレーション・クロック・ソースとして選択できます。デフォ ルト設定では、除算係数 1 の 10 MHz 設定で、内部オシレータをクロッ ク・ソースとして選択します。 コンフィギュレーション・クロック・ソース、周波数、およびディバイ ダの設定方法について詳しくは、 「コンフィギュレーション・ハンドブッ ク Volume 2」の「アルテラ・エンハンスド・コンフィギュレーション・ デバイス」の章を参照してください。 フラッシュ・イン・システム・プログラミング（ISP） エンハンスド・コンフィギュレーション・デバイス内部のフラッシュ・ メモリは、JTAG インタフェースおよび外部フラッシュ・インタフェー スを介してイン・システムでプログラムできます。エンハンスド・コン フィギュレーション・デバイスのコンフィギュレーション・コントロー ラにより、JTAG ベースのプログラミングが容易になります。外部フラッ シュ・インタフェース・プログラミングでは、フラッシュをコントロー ルするために外部プロセッサまたは FPGA を必要とします。 エンハンスド・コンフィギュレーション・デバイスのフラッシュ・ メモリは、100,000 消去サイクルをサポートしています。 JTAG ベースのプログラミング IEEE Std. 1149.1 JTAG バウンダリ・スキャンは、エンハンスド・コンフィ ギュレーション・デバイスに実装されており、配線および機能のテスト を容易にします。エンハンスド・コンフィギュレーション・デバイスは ISP モードもサポートしています。エンハンスド・コンフィギュレーショ ン・デバイスは、IEEE Std. 1532 ドラフト 2.0 規格に準拠しています。 コンフィギュレーション・コントローラの JTAG ユニットはフラッシュ・ メモリと直接通信します。コントローラは、ISP 命令を処理し、必要な フラッシュ動作を実行します。エンハンスド・コンフィギュレーション・ デバイスは、10 MHz の最大 JTAG TCK 周波数をサポートしています。 2–22 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート JTAG ベースの ISP 時には、外部フラッシュ・インタフェースは使用でき ません。JTAG インタフェースがフラッシュ・メモリをプログラムする 前、オプションの JTAG 命令 (PENDCFG) を使用して、FPGA の nCONFIG ピンを（nINIT_CONF ピンを介して）アサートすることができます。こ れにより、FPGA をリセット状態に維持し、内部フラッシュ・アクセス を終了させます。この機能により、JTAG ISP と外部 FPGA/ プロセッサ が同時にフラッシュにアクセスするときに、フラッシュ・ピンでの競合 を防止します。コンフィギュレーション開始（nINIT_CONF）JTAG 命 令がアップデートされると、nINIT_CONF ピンが解放されます。結果と して、FPGA はフラッシュに格納されている新しいコンフィギュレー ション・データによりコンフィギュレーションされます。 この機能は、Programmer options ウィンドウ（Options メニュー）の Initiate configuration after programming オプションをイネーブルにす ることにより、Quartus II ソフトウェアのプログラミング・ファイルに 追加できます。 外部フラッシュ・インタフェース経由のプログラミング この方法により、（16 ビット・データ・バスを使用した）フラッシュ・ メモリのパラレル・プログラミングが可能です。外部プロセッサまたは FPGA はフラッシュ・コントローラとして機能し、(UART、Ethernet、 PCI などの通信リンクを介して ) プログラミング・データにアクセスし ます。外部フラッシュ・インタフェースは、プログラム、消去、および 検証動作に加えて、ブロック / セクタ保護命令もサポートしています。 保護コマンド、領域、ロック・ビットの情報については、該当するフラッ シュ・データシートを参照してください。 ■ Micron フラッシュ・ベースの EPC4 については、www.micron.com の Micron Flash Memory MT28F400B3 Data Sheet を参照してください。 ■ Sharp フラッシュ・ベースの EPC16 については、 www.sharpsma.com の Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices を 参照してください。 ■ Intel Advanced Boot Block Flash Memory (B3) 28F008/800B3, 28F016/160B3, 28F320B3, 28F640B3 Datasheet については、 www.intel.com にアクセスしてください。 Altera Corporation 2005 年 10 月 2–23 コンフィギュレーション・ハンドブック Volume 2 ピンの説明 外部フラッシュ・インタフェース・プログラミングは、コンフィギュレー ション・コントローラが（内部インタフェースをトライ・ステートにし て）フラッシュ・アクセスを放棄している場合にのみ使用できます。コ ントローラが（コンフィギュレーションまたは JTAG ベースの ISP 時に） フラッシュ・アクセスを放棄していない場合、外部プログラミングの開 始前に、コントローラをリセット状態に保持する必要があります。FPGA nCONFIG ラインをロジックLow レベルに保持することによって、コント ローラをリセットできます。これにより、nSTATUS-OE ラインを Low に 保持することによって、コントローラをリセット状態に保持し、外部フ ラッシュ・アクセスを可能にします。 エンハンスド・コンフィギュレーション・デバイスの最初のプロ グラミングが、イン・システムで外部フラッシュ・インタフェー スを介して実行される場合、コントローラは FPGA nCONFIG ラ インを Low にドライブすることによってリセット状態を維持し、 フラッシュ・インタフェースでの競合を防止する必要がありま す。 ピンの説明 表 2–6 から 2–8 では、エンハンスド・コンフィギュレーション・デバイ スのピンについて説明します。これらの表には、コンフィギュレーショ ン・インタフェース・ピン、外部フラッシュ・インタフェース・ピン、 JTAGインタフェース・ピン、およびその他のピンが含まれています。 表 2–6. コンフィギュレーション・インタフェース・ピン ( 1 / 2 ) ピン名 ピン・タイプ 説明 DATA[7..0] 出力 これはコンフィギュレーション・データ出力バスです。DATA は DCLK の 各立ち下がりエッジで変化します。DATA は、DCLK の立ち上がりエッジで FPGA にラッチされます。 DCLK 出力 エンハンスド・コンフィギュレーション・デバイスからの DCLK 出力ピン は、FPGA コンフィギュレーション・クロックとして動作します。DATA は、FPGA により DCLK の立ち上がりエッジでラッチされます。 nCS 入力 nCS ピンは、エンハンスド・コンフィギュレーション・デバイスへの入力 で、すべてのコンフィギュレーション・データが FPGA に送信された後、 エラー検出のために FPGA の CONF_DONE 信号に接続されます。FPGA は、 nCONFIG がアサートされているときには、常に nCS および OE を Low にドラ イブします。 このピンには、 Disable nCS and OE pull-ups on configuration device オプションにより、Quartus II ソフトウェアでディセーブル / イネー ブルできるプログラマブルな内部ウィーク・プルアップ抵抗が含まれてい ます。 2–24 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–6. コンフィギュレーション・インタフェース・ピン ( 2 / 2 ) ピン名 ピン・タイプ 説明 nINIT_CONF オープン・ドレイン nINIT_CONF ピンは、プライベート JTAG 命令により、エンハンスド・コ 出力 ンフィギュレーション・デバイスからコンフィギュレーションを開始する FPGA 上の nCONFIG ピンに連絡できます。このピンには、常時アクティ ブな内部ウィーク・プルアップ抵抗があります。nINIT_CONF ピンは、そ の機能を使用しない場合は接続する必要はありません。nINIT_CONF を使 用しない場合、nCONFIG は直接または抵抗を介して VCC にプルアップす る必要があります。 OE 双方 向オ ープ ン・ このピンは POR が完了していない場合は、Low にドライブされます。ユー ドレイン ザが選択可能な 2 ms または 100 ms カウンタは、初期パワーアップ中に電 圧レベルを安定させるために、OE の解放を延期します。POR 時間は外部 で OE を Low に保持することによって延長可能です。OE は、FPGA の nSTATUS 信号に接続されます。エンハンスド・コンフィギュレーション・ デバイス・コントローラが OE を解放した後、FPGA コンフィギュレーショ ン・プロセスの開始前に、nSTATUS-OE ラインが High になるのを待ちま す。 このピンには、Disable nCS and OE pull-ups on configuration device オプションにより、Quartus II ソフトウェアでディセーブル / イネーブルで きるプログラマブルな内部ウィーク・プルアップ抵抗が含まれています。 Altera Corporation 2005 年 10 月 2–25 コンフィギュレーション・ハンドブック Volume 2 ピンの説明 表 2–7. 外部フラッシュ・インタフェース・ピン ( 1 / 3 ) ピン名 A[20..0] ピン・タイプ 説明 入力 これらのピンは、フラッシュ・メモリの読み出しおよび書き込み動作のた めのアドレス入力です。ライト・サイクル中、アドレスは内部でラッチさ れます。 外部フラッシュ・インタフェースを使用しないときには、これらのピンは フロート状態にしておきます（以下にいくつかの例外を示します）。これ らのフラッシュ・アドレス、データ、およびコントロール・ピンは、内部 でコンフィギュレーション・コントローラに接続されています。 100 ピン PQFP パッケージでは、4 本のアドレス・ピン（A0、A1、A15、 および A16）は内部でコントローラに接続されていません。外部フラッ シュ・インタフェースを使用しない場合でも、ボード上で C-A[] ピンと F-A[] ピン間でこれらのループ・バック接続を行う必要があります。その 他のアドレス・ピンはすべて内部でパッケージに接続されます。 88 ピン Ultra FineLine BGA パッケージでは、すべてのアドレス・ピンは内 部で接続されています。 EPC16 デバイスのピン A20、EPC8 デバイスのピン A20 および A19、EPC4 デバイスのピン A20、A19、および A18 はノン・コネクトです。これらの ピンはボード上でフロート状態になっている必要があります。 DQ[15..0] 双方向 これはフラッシュ・メモリとコントローラ間のフラッシュ・データ・バ ス・インタフェースです。コントローラまたは外部ソースは、フラッシュ・ コマンドおよびデータ・ライト・バス・サイクル中に、DQ[15..0] をド ライブします。データ・リード・サイクル中、フラッシュ・メモリは DQ[15..0] をコントローラまたは外部デバイスにドライブします。 外部フラッシュ・インタフェースを使用しないときは、これらのピンを ボード上でフロート状態にしておきます。 CE# 入力 アサート時にフラッシュ・メモリをアクティブにする、アクティブ Low フ ラッシュ入力ピン。このピンが High のときはデバイスを選択解除して、消 費電力をスタンバイ・レベルにまで低減します。このフラッシュ入力ピン は、内部でコントローラに接続されています。 外部フラッシュ・インタフェースを使用していないときは、このピンを ボード上でフロート状態にしておきます。 2–26 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–7. 外部フラッシュ・インタフェース・ピン ( 2 / 3 ) ピン名 ピン・タイプ 説明 入力 アサート時にフラッシュをリセットする、アクティブ Low フラッシュ入力 ピン。High のときは通常動作が可能です。Low のときにはフラッシュ・メ モリへの書き込み動作を禁止し、電源遷移中にデータを保護します。 RP# (1) このフラッシュ入力は、内部でコントローラに接続されていません。その ため、外部フラッシュ・インタフェースを使用しない場合でも、ボード上 で C-RP# と F-RP# 間で外部ループ・バック接続を行う必要があります。 外部フラッシュ・インタフェースを使用するときは、ループ・バックと共 に外部デバイスを RP# ピンに接続します。 OE# 入力 アクティブ Low フラッシュ・コントロール入力で、フラッシュ・リード・ サイクル中に、コントローラまたは外部デバイスによってアサートされま す。アサートされると、フラッシュ出力ピンのドライバをイネーブルにし ます。 外部フラッシュ・インタフェースを使用していないときは、このピンを ボード上でフロート状態にしておきます。 WE# (1) 入力 アクティブ Low フラッシュ・ライト・ストローブで、フラッシュ・ライ ト・サイクル中にコントローラまたは外部デバイスによってアサートされ ます。アサートされると、フラッシュ・メモリへの書き込みをコントロー ルします。フラッシュ・メモリでは、アドレスとデータは WE# パルスの立 ち上がりエッジでラッチされます。 このフラッシュ入力は、内部でコントローラに接続されていません。その ため、外部フラッシュ・インタフェースを使用しない場合でも、ボード上 で C-WE# と F-WE# 間で外部ループ・バック接続を行う必要があります。 外部フラッシュ・インタフェースを使用するときは、ループ・バックと共 に外部デバイスを WE# ピンに接続します。 WP# 入力 このピンは通常、ボード上の VCC またはグランドに接続されています。コ ントローラは競合を引き起こす可能性があるためこのピンをドライブし ません。 ブロック消去 / プログラミング時間を短縮するために、VCC への接続が推 奨されており、これによって Quartus II ソフトウェアを使用したデバイス のプログラミング時に必要なフラッシュ・ボトム・ブート・ブロックのプ ログラミングが可能になります。 外部フラッシュ・インタフェースを使用していないときでも、このピンは VCC に接続しておく必要があります。 VCCW 電源 ブロック消去、全チップ消去、ワード書き込み、またはロック・ビット・ コンフィギュレーション電源。 外部フラッシュ・インタフェースを使用していないときでも、このピンは 3.3 V の VCC 電源に接続します。 Altera Corporation 2005 年 10 月 2–27 コンフィギュレーション・ハンドブック Volume 2 ピンの説明 表 2–7. 外部フラッシュ・インタフェース・ピン ( 3 / 3 ) ピン名 RY/BY# ピン・タイプ 説明 出力 フラッシュは書き込みまたは消去動作が完了するとこのピンをアサート します。このピンはコントローラに接続されていません。 RY/BY# は、Sharp フラッシュ・ベースの EPC8 および EPC16 でのみ使用可能です。(2) 外部フラッシュ・インタフェースを使用していないときは、このピンをフ ロート状態にしておきます。 BYTE# 入力 これはフラッシュ・バイト・イネーブル・ピンで、100 ピン PQFP パッ ケージのエンハンスド・コンフィギュレーション・デバイスにのみ装備さ れています。 外部フラッシュ・インタフェースを使用していないとき（コントローラが 16 ビット・モードでフラッシュを使用する場合）でも、このピンは VCC に 接続しておく必要があります。 表 2–7 の注： (1) これらのピンは、フラッシュ・メモリの製造テスト中に 12 V にドライブできます。コントローラは 12 V レベルを許容できないため、パッケージ内部ではコントローラからこれらのピンに接続されません。代わ りに、2 本の別々のピンとして使用できます。ボード・レベルで 2 本のピンを接続する（例えば、プリン ト基板（PCB）上で、 コントローラのC-WE#ピンをフラッシュ・メモリのF-WE#ピンに接続）必要があります。 (2) 詳しくは、プロセス変更通知 PCN0506: Addition of Intel Flash Memory As Source For EPC4, EPC8 & EPC16 Enhanced Configuration Devices およびホワイトペーパー「Using Intel Flash Memory Based EPC4, EPC8 and EPC16」を参照してください。 表 2–8. JTAG インタフェース・ピンおよびその他の必要なコントローラ・ピン ( 1 / 2 ) ピン名 TDI ピン・タイプ 入力 説明 これは JTAG データ入力ピンです。 JTAG 回路が使用されていない場合は、このピンを VCC に接続します。 TDO 出力 これは JTAG データ出力ピンです。 JTAG 回路が使用されていない場合は、このピンを接続しないでください （フロート状態にしておきます）。 TCK 入力 これは JTAG クロック・ピンです。 JTAG 回路が使用されていない場合は、このピンを GND に接続します。 TMS 入力 これは JTAG モード・セレクト・ピンです。 JTAG 回路が使用されていない場合は、このピンを VCC に接続します。 2–28 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–8. JTAG インタフェース・ピンおよびその他の必要なコントローラ・ピン ( 2 / 2 ) ピン名 ピン・タイプ 説明 入力 これら 3 本の入力ピンは、8 ページのコンフィギュレーション・データの うち 1 ページを選択し、システム内の FPGA をコンフィギュレーションし ます。 PGM[2..0] エンハンスド・コンフィギュレーション・デバイス POF の生成時に、ボー ド上のこれらのピンを接続して、Quartus II ソフトウェアで指定される ページを選択します。PGM[2] は MSB です。デフォルトの選択はページ 0、PGM[2..0]=000 です。これらのピンはフロート状態にしてはなりま せん。 EXCLK 入力 オプションの外部クロック入力ピンは、コンフィギュレーション・クロッ ク（DCLK）の生成に使用できます。 外部クロック・ソースを使用していない場合は、このピンを有効なロジッ ク・レベル（High または Low）に接続し、入力バッファがフロートしない ようにします。 PORSEL 入力 このピンはパワーアップ中に、2 ms または 100 ms の POR カウンタ遅延 を選択します。 PORSEL が Low のとき POR 時間は 100 ms になり、 PORSEL が High のとき POR 時間は 2 ms になります。 TM0 入力 通常動作では、このテスト・ピンは GND に接続しなければなりません。 TM1 入力 通常動作では、このテスト・ピンは VCC に接続します。 このピンは有効なロジック・レベルに接続する必要があります。 パワー・オン・ リセット POR 回路は、電源電圧レベルが安定するまでシステムをリセット状態に 維持します POR 時間は、VCC ランプ時間とユーザがプログラマブルな POR 遅延カウンタで構成されています。電源が安定し、POR カウンタ がカウント・アウトすると、POR 回路は OE ピンを解放します。POR 時 間は OE を Low にドライブすることにより、外部デバイスでさらに延長 できます。 POR が完了するまで、JTAG または ISP 命令は実行しないでくだ さい。 エンハンスド・コンフィギュレーション・デバイスは、プログラマブル POR 遅延設定をサポートしています。POR 遅延はデフォルトの 100 ms 設定に設定するか、高速パワーアップが必要なシステムには POR 遅延を 2 ms に短縮できます。PORSEL 入力ピンは、この POR 遅延をコントロー ルし、ロジック High レベルでは 2 ms 遅延を選択し、ロジック Low レ ベルでは 100 ms 遅延を選択します。 Altera Corporation 2005 年 10 月 2–29 コンフィギュレーション・ハンドブック Volume 2 電源シーケンス エンハンスド・コンフィギュレーション・デバイスは以下の条件でリセッ ト状態に入ることができます。 ■ POR リセットは、VCC が上昇中の初期パワーアップ時、または VCC が 安定した後、VCC が最小動作条件以下に低下した場合に開始されま す。 ■ FPGA は、 nSTATUS を Low にドライブして、リコンフィギュレーショ ンを開始しますが、これは FPGA が CRC エラーを検出するかまたは FPGA の nCONFIG 入力ピンがアサートされた場合に発生します。 ■ コントローラはコンフィギュレーション・エラーを検出すると、OE をアサートしてアルテラ FPGA のリコンフィギュレーションを開始 します（例えば、すべてのコンフィギュレーション・データの送信 後に、CONF_DONE が Low のままの場合）。 電源シーケンス アルテラでは、エンハンスド・コンフィギュレーション・デバイスの POR が終了する前に、FPGA の VCCINT 電源がパワーアップすることを 要求しています。 CONF_DONE 信号が Low にドライブされた後、エンハンスド・コンフィ ギュレーション・デバイスの OE 信号が High になるように、パワーアッ プをコントロールする必要があります。FPGA がパワーアップされる前 に EEPC デバイスが POR を終了する場合、CONF_DONE 信号はプルアッ プ抵抗によって High になります。エンハンスド・コンフィギュレーショ ン・デバイスが POR を終了すると、OE が解放され、プルアップ抵抗に よって High にプルアップされます。エンハンスド・コンフィギュレー ション・デバイスは、OE の立ち上がりエッジで nCS 信号をサンプリン グし、CONF_DONE で High レベルを検出するとアイドル・モードに入り ます。DATA および DCLK 出力は、この状態ではトグルされず、コンフィ ギュレーションは開始されません。パワーダウンされた後で正常にパ ワーアップされた場合、エンハンスド・コンフィギュレーション・デバ イスはこのモードを抜け出します。 エンハンスド・コンフィギュレーション・デバイスを正しくコン フィギュレーション・モードに移行させるには、エンハンスド・ コンフィギュレーション・デバイスがPORを終了する前に、FPGA のパワーアップを完了させる必要があります。 ピン選択可能な POR タイム機能は、このパワーアップ・シーケンスを確 実に実行するのに役立ちます。エンハンスド・コンフィギュレーション・ デバイスには 2 つの POR 設定があり、PORSEL が High レベルに設定さ れている場合は 2 ms、PORSEL が Low レベルに設定されている場合は 100 ms になります。多くのマージンが必要な場合は、コンフィギュレー ションを試みる前に FPGA がパワーアップできるように 100 ms 設定を 選択することができます。 2–30 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート あるいは、電源監視回路または電源正常信号を使用して、両方の電源が 安定するまで FPGA の nCONFIG ピンを Low にアサートしたままにする ことも可能です。これにより、正常なコンフィギュレーションを行うた めの正しいパワーアップ・シーケンスが確実に実行されます。 プログラミング およびコンフィ ギュレーション・ ファイル・ サポート Quartus II 開発ソフトウェアは、エンハンスド・コンフィギュレーショ ン・デバイスにプログラミング・サポートを提供し、EPC4、EPC8、 EPC16 デバイス用の POF ファイルを自動的に生成します。マルチ・デバ イス・プロジェクトでは、ソフトウェアは複数のStratixシリーズ、Cyclone シリーズ、APEX II、APEX20K、Mercury、ACEX 1K、および FLEX 10K FPGA 用の SOF ファイルを組み合わせて、エンハンスド・コンフィギュ レーション・デバイスのための 1 つのプログラミング・ファイルにする ことができます。 プログラミング・ファイルの生成について詳しくは、「コンフィギュ レーション・ハンドブック」の「アルテラ・エンハンスド・コンフィ ギュレーション・デバイス」の章または「ソフトウェア設定」のセク ションを参照してください。 エンハンスド・コンフィギュレーション・デバイスは、業界標準の 4 ピ ン JTAG インタフェースを介してイン・システムでプログラムできます。 エンハンスド・コンフィギュレーション・デバイスの ISP 機能により、 容易にプロトタイプ作成や FPGA 機能のアップデートを行うことができ ます。 イン・システムでのエンハンスド・コンフィギュレーション・デバイス のプログラミング後、エンハンスド・コンフィギュレーション・デバイ スの JTAG INIT_CONF 命令（表 2–9）を含めることによって、FPGA コ ンフィギュレーションを開始することができます。 エンハンスド・コンフィギュレーション・デバイスの ISP 回路は、IEEE Std. 1532規格に準拠しています。IEEE Std.1532は複数のベンダ製デバイ ス間で同時 ISP を可能にする標準規格です。 表 2–9. エンハンスド・コンフィギュレーション・デバイスの JTAG 命令 ( 1 / 3 ) JTAG 命令 OPCODE 注 (1) 説明 SAMPLE/PRELOAD 00 0101 0101 通常のデバイス動作中に、エンハンスド・コンフィギュレーション・デ バイス・ピンの状態のスナップショットをキャプチャして検査すること ができ、またデバイス・ピンへの最初のデータ・パターン出力を許可し ます。 EXTEST Altera Corporation 2005 年 10 月 00 0000 0000 出力ピンにテスト・パターンを強制的に与え、入力ピンでテスト結果を 取り込むことによって外部回路との接続とボード・レベルの配線がテス トできます。 2–31 コンフィギュレーション・ハンドブック Volume 2 プログラミングおよびコンフィギュレーション・ファイル・サポート 表 2–9. エンハンスド・コンフィギュレーション・デバイスの JTAG 命令 ( 2 / 3 ) JTAG 命令 OPCODE 注 (1) 説明 BYPASS 11 1111 1111 TDIピンとTDOピンの間に1ビットのバイパス・レジスタを配置すること によって、デバイスに通常の動作をさせながら BST データが選択された デバイスをバイパスして、隣接したデバイスに同期転送されるようにす ることができます。 IDCODE 00 0101 1001 デバイス IDCODE レジスタを選択し、これを TDI ピンと TDO ピンの間 に配置することによって、デバイス IDCODE が TDO にシリアルにシフ ト・アウトされるようにすることができます。すべてのエンハンスド・ コンフィギュレーション・デバイス用のデバイス IDCODE は、以下のと おりです。 0100A0DDh USERCODE 00 0111 1001 USERCODE レジスタを選択し、これを TDI ピンと TDO ピンの間に配置 することによって、USERCODE が TDO にシリアルにシフト・アウトさ れるようにすることができます。32 ビットの USERCODE は、プログラ マブルなユーザ定義パターンです。 INIT_CONF 00 0110 0001 この機能は FPGA の nCONFIG ピンに接続されている nINIT_CONF ピン に、Low パルスを出力する事で、FPGA のリコンフィギュレーション・プ ロセスを開始させます。この命令がアップデートされた後、JTAG ステー ト・マシンが Run-Test/Idle 状態に移行すると、nINIT_CONF ピンに Low パルスが出力されます。nINIT_CONF ピンが解放され、nCONFIG は JTAG ステート・マシンが Run-Test/Idle 状態を抜けた後で、抵抗で High にプルアップされます。nCONFIG が High になった後、FPGA コン フィギュレーションが開始されます。結果として、FPGA はフラッシュに 格納されている新しいコンフィギュレーション・データにより ISP を介 し て コ ン フ ィ ギ ュ レ ー シ ョ ン さ れ ま す。こ の 機 能 は、Programmer options ウィンドウ（Options メニュー）の Initiate configuration after programming オプションをイネーブルにすることによって、Quartus II ソフトウェアのプログラミング・ファイル (POF、JAM、JBC) に追加で きます。 2–32 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–9. エンハンスド・コンフィギュレーション・デバイスの JTAG 命令 ( 3 / 3 ) JTAG 命令 PENDCFG OPCODE 注 (1) 説明 00 0110 0101 このオプション機能は、エンハンスド・コンフィギュレーション・デバ イスの JTAG ベース ISP 中に、nINIT_CONF ピンを Low に保持するため に使用できます。この機能は、外部フラッシュ・インタフェースが外部 FPGA/ プロセッサにコントロールされている場合に役立ちます。 この機能により、コントローラと外部デバイスの両方が同時にフラッ シュにアクセスするときに、フラッシュ・ピンでの競合を防止します。 エンハンスド・コンフィギュレーション・デバイスのコントローラは、 外部 FPGA/ プロセッサがフラッシュへのインタフェースをトライ・ス テートにした後でフラッシュ・メモリにアクセスできます。これは nCONFIG ピンをドライブし、外部 FPGA/ プロセッサを「リセット状態」 に保持する nINIT_CONF を使用して FPGA をリセットすることにより 確実に実行できます。コンフィギュレーション開始（INIT_CONF）JTAG 命令が発行されると、nINIT_CONF ピンが解放されます。 表 2–9 の注： (1) エンハンスド・コンフィギュレーション・デバイス・インストラクション・レジスタの長さは 10 で、バウ ンダリ・スキャンの長さは 174 です。 エンハンスド・コンフィギュレーション・デバイス JTAG サポートにつ いて詳しくは、アルテラ・ウェブサイトで提供されている BDSL ファイ ルを参照してください。 エンハンスド・コンフィギュレーション・デバイスは、サードパーティ 製フラッシュ・プログラマまたは外部フラッシュ・インタフェースを使 用したオン・ボード・プロセッサでもプログラムできます。プログラミ ング・ファイル (POF) は、Quartus II の Convert Programming Files ユー ティリティを使用して、プログラマまたはプロセッサで使用するための Intel HEX フォーマット・ファイル（.hexout）に変換可能です。 Quartus II ソフトウェア、アルテラ・プログラミング・ユニット (APU)、 および適切なコンフィギュレーション・デバイス・プログラミング・ア ダプタを使用して、エンハンスド・コンフィギュレーション・デバイス をプログラムすることもできます。表 2–10 に、各エンハンスド・コン フィギュレーション・デバイスで使用するプログラミング・アダプタを 示します。 表 2–10. プログラミング・アダプタ ( 1 / 2 ) デバイス EPC16 Altera Corporation 2005 年 10 月 パッケージ アダプタ 88 ピン Ultra FineLine BGA PLMUEPC-88 100 ピン PQFP PLMQEPC-100 2–33 コンフィギュレーション・ハンドブック Volume 2 IEEE Std. 1149.1 (JTAG) バウンダリ・スキャン 表 2–10. プログラミング・アダプタ ( 2 / 2 ) デバイス IEEE Std. 1149.1 (JTAG) バウンダリ・ スキャン 図 2-6. パッケージ アダプタ EPC8 100 ピン PQFP PLMQEPC-100 EPC4 100 ピン PQFP PLMQEPC-100 エンハンスド・コンフィギュレーション・デバイスは、IEEE Std.1149.11990 の標準規格に準拠した JTAG BST 回路を内蔵しています。JTAG バ ウンダリ・スキャンは、コンフィギュレーション前または後で実行でき ますが、コンフィギュレーション中には実行できません。 図 2-6 は、JTAG 信号に対するタイミングの規格を示したものです。 JTAG タイミング波形 TMS TDI tJCP tJCH tJCL tJPSU tJPH TCK tJPZX tJPXZ tJPCO TDO tJSSU Signal to be Captured tJSH tJSZX tJSCO tJSXZ Signal to be Driven 表 2–11 は、エンハンスド・コンフィギュレーション・デバイスのタイミ ング・パラメータとその値を示したものです。 表 2–11. JTAG タイミング・パラメータと値 ( 1 / 2 ) シンボル tJCP パラメータ 最小 最大 単位 TCK クロックの周期 100 ns tJCH TCK クロックの High 時間 50 ns tJCL TCK クロックの Low 時間 50 ns 2–34 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–11. JTAG タイミング・パラメータと値 ( 2 / 2 ) シンボル パラメータ 最小 tJPSU JTAG ポートのセットアップ・タイム 20 tJPH JTAG ポートのホールド・タイム 45 tJPCO tJPZX 最大 単位 ns ns JTAG ポートの「Clock-to-Output」遅延 25 ns JTAG ポートのハイ・インピーダンスから有効出力まで 25 ns tJPXZ JTAG ポートの有効出力からハイ・インピーダンスまで 25 ns tJSSU キャプチャ・レジスタのセットアップ・タイム 20 ns tJSH キャプチャ・レジスタのホールド・タイム 45 ns tJSCO アップデート・レジスタの「Clock-to-Output」遅延 25 ns tJSZX アップデート・レジスタのハイ・インピーダンスから 有効出力まで 25 ns tJSXZ アップデート・レジスタの有効出力からハイ・インピー ダンスまで 25 ns 図 2-7 は、エンハンスド・コンフィギュレーション・デバイス使用時の コンフィギュレーション・タイミング波形を示しています。 タイミング情報 図 2-7. エンハンスド・コンフィギュレーション・デバイス使用時のコンフィギュレーション・ タイミング波形 nINIT_CONF or VCC/nCONFIG tLOE OE/nSTATUS nCS/CONF_DONE tCE tHC tLC (1) DCLK (2) DATA Driven High bit/byte bit/byte 1 2 bit/byte n tOE User I/O Tri-State Tri-State User Mode INIT_DONE 図 2-7 の注： (1) エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレーション後に DCLK を Low にドライ ブします。 (2) エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレーション後に DATA[] を High にド ライブします。 Altera Corporation 2005 年 10 月 2–35 コンフィギュレーション・ハンドブック Volume 2 タイミング情報 表 2–12 は、エンハンスド・コンフィギュレーション・デバイス使用時の タイミング・パラメータを定義しています。 フラッシュ・メモリ（外部フラッシュ・インタフェース）タイミング情 報については、アルテラ・ウェブサイト（www.altera.co.jp）の該当す るフラッシュ・データシートを参照してください。 ■ Micron フラッシュ・ベースの EPC4 については、Micron MT28F400B3 Data Sheet Flash Memory Used in EPC4 Devices を参照してください。 ■ Sharp フラッシュ・ベースの EPC16 については、Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices を参照してください。 ■ Intel フラッシュ・ベースの EPC4 およびEPC16 については、 Intel Flash 28F016B3 を参照してください。 表 2–12. エンハンスド・コンフィギュレーション・デバイスのコンフィギュレーション・ パラメータ ( 1 / 2 ) シンボル パラメータ fDCLK DCLK 周波数 tDCLK DCLK の周期 tHC DCLK デューティ・サイクル High 時間 tLC DCLK デューティ・サイクル Low 時間 tCE 条件 最小 40% デューティ・ サイクル 標準 最大 単位 66.7 MHz 15 ns 40% デューティ・ サイクル 6 ns 40% デューティ・ サイクル 6 ns OE から最初の DCLK 遅延 40 ns tOE OE から最初の DATA 利用可能 40 ns tOH DCLK 立ち上がりエッジから DATA 変化 (1) ns tCF (2) OE アサートから DCLK ディセーブル遅延 277 ns tDF (2) OE アサートから DATA ディセーブル遅延 277 ns tRE (3) DCLK 立ち上がりエッジから OE 60 ns tLOE リセットを保証する OE アサート時間 60 ns fECLK EXCLK 入力周波数 tECLK EXCLK 入力周期 10 ns tECLKH EXCLK入力デューティ・サイクルHigh時間 40% デューティ・ サイクル 4 ns 2–36 コンフィギュレーション・ハンドブック Volume 2 100 40% デューティ・ サイクル MHz Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–12. エンハンスド・コンフィギュレーション・デバイスのコンフィギュレーション・ パラメータ ( 2 / 2 ) シンボル パラメータ 条件 tECLKL EXCLK入力デューティ・サイクルLow時間 40% デューティ・ サイクル tECLKR EXCLK 入力立ち上がり時間 100 MHz tECLKF EXCLK 入力立ち下がり時間 100 MHz tPOR (4) POR 時間 最小 標準 最大 4 単位 ns 3 ns 3 ns 2 ms 1 2 3 ms 100 ms 70 100 120 ms 表 2–12 の注： (1) tOH を計算するには、以下の等式を使用します。tOH = 0.5 (DCLK 周期 ) - 2.5 ns (2) このパラメータは FPGA による CRC エラー検出に使用されます。 (3) このパラメータは、エンハンスド・コンフィギュレーション・デバイスによる CONF_DONE エラー検出に 使用されます。 (4) FPGA VCCINT ランプ時間は、2 ms の POR の場合は 1 ms 未満、また 100 ms の POR の場合は 70 ms 未満で なければなりません。 動作条件 表 2–13 から 2–17 は、エンハンスド・コンフィギュレーション・デバイ スの絶対最大定格、推奨動作条件、DC 動作条件、電源電流値、および ピン・キャパシタンス・データについての情報を示したものです。 表 2–13. エンハンスド・コンフィギュレーション・デバイスの絶対最大定格 シンボル パラメータ 条件 最小 最大 単位 4.6 V VCC 電源電圧 GND に対して -0.2 VI DC 入力電圧 GND に対して -0.5 IMAX DC VCC またはグランド電流 IOUT ピンあたりの DC 出力電流 PD 消費電力 TSTG 保存温度 バイアスなし TAMB 周囲温度 バイアス時 TJ 接合温度 Altera Corporation 2005 年 10 月 3.6 V 100 mA 25 mA 360 mW -65 150 C -65 135 C 135 C -25 バイアス時 2–37 コンフィギュレーション・ハンドブック Volume 2 動作条件 表 2–14. エンハンスド・コンフィギュレーション・デバイスの推奨動作条件 シンボル VCC パラメータ 条件 最小 最大 単位 3.3V 動作用の電源電圧 3.0 3.6 V VI 入力電圧 –0.3 VCC + 0.3 V VO 出力電圧 0 VCC V TA 動作温度 一般用 0 70 C 工業用 –40 85 C GND に対して TR 入力立ち上がり時間 20 ns TF 入力立ち下がり時間 20 ns 表 2–15. エンハンスド・コンフィギュレーション・デバイスの DC 動作条件 シンボル パラメータ 条件 最小 標準 最大 単位 3.3 3.6 V VCC + 0.3 V 0.8 V VCC コアへの供給電圧 3.0 VIH 入力 High レベル電圧 2.0 VIL 入力 Low レベル電圧 VOH 3.3 V モード TTL 出力 High レベル電圧 IOH = –4 mA 3.3 V モード COMS 出力 High レベル電圧 IOH = –0.1 mA VOL 2.4 V VCC – 0.2 V 出力 Low レベル電圧 TTL IOL = –4 mA DC 0.45 V 0.2 V 出力 Low レベル電圧 CMOS IOL = –0.1 mA DC II 入力リーク電流 VI = VCC または グランド –10 10 µA IOZ トライ・ステート出力オフ状態電流 VO = VCC または グランド –10 10 µA RCONF コンフィギュレーション・ピン 2–38 コンフィギュレーション・ハンドブック Volume 2 内部プルアップ （OE、nCS、nINIT、 CONF） 6 kΩ Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート 表 2–16. エンハンスド・コンフィギュレーション・デバイス ICC 供給電流値 標準 最大 単位 ICC0 シンボル 電流（スタンバイ） パラメータ 条件 最小 50 150 µA ICC1 VCC 供給電流（コンフィギュレーション時） 60 90 mA IC C W VC C W 供給電流 (1) (1) 表 2–16 の注： (1) VCCW 供給電流の情報については、www.altera.co.jp で該当するフラッシュ・メモリ・データシートを参照 してください。 表 2–17. エンハンスド・コンフィギュレーション・デバイスのキャパシタンス シンボル CIN COUT パラメータ 最大 単位 入力ピン・キャパシタンス 10 pF 出力ピン・キャパシタンス 10 pF パッケージ 条件 最小 EPC16 エンハンスド・コンフィギュレーション・デバイスは、88 ピン Ultra FineLine BGA パッケージおよび 100 ピン PQFP パッケージの両方 で供給されます。0.8 mm ボール・ピッチの Ultra FineLine BGA パッケー ジは、ボード・スペースの効率を最大限に向上させます。ボードは、シ ングルPCBレイヤを使用してこのパッケージ用にレイアウトすることが できます。EPC8 および EPC4 デバイスは 100 ピン PQFP パッケージで供 給されます。 エンハンスド・コンフィギュレーション・デバイスは、100 ピン PQFP パッケージでバーティカル・マイグレーションをサポートしています。 図 2-8 に、88 ピン Ultra FineLine BGA パッケージの PCB 配線を示しま す。アルテラ・ウェブサイトには、このレイアウト用の Gerber ファイル があります。 Altera Corporation 2005 年 10 月 2–39 コンフィギュレーション・ハンドブック Volume 2 パッケージ 図 2-8. 88 ピン Ultra FineLine BGA パッケージ用の PCB 配線 注 (1) NC VCC A20 A11 A15 A14 A13 A12 GND DCLK DATA7 NC OE C-WE# A16 A8 A10 A9 DQ15 PGM0 DQ14 DQ7 DATA5 DATA6 F-WE# RY/BY# nINIT CONF PGM1 DQ13 DQ6 DQ4 DQ5 DATA4 TM1 VCC DQ12 C-RP# VCC VCC DATA3 (2) TCK TDI TDO (2) (4) GND F-RP# (5) (2) WP# (2) VCCW A19 DQ11 VCC DQ10 DQ2 DQ3 DATA2 (3) TMS NC NC PGM2 PORSEL DQ9 DQ8 DQ0 DQ1 DATA1 VCC nCS A18 A17 A7 A6 A3 A2 A1 VCC GND DATA0 NC GND EXCLK A5 A4 A0 CE# GND OE# TM0 GND NC 図 2-8 の注： (1) 外部フラッシュ・インタフェース機能が使用されていない場合、フラッシュ・ピンは内部でコントローラ・ ユニットに接続されているため、未接続にしておく必要があります。外部接続が必要なピンは、WP#、WE#、 および RP# のみです。フラッシュを外部メモリ・ソースとして使用している場合、フラッシュ・ピンはピン 説明セクションでの記述どおり接続する必要があります。 (2) F-RP# および F-WE# はフラッシュ・ダイのピンです。C-RP# および C-WE# はコントローラ・ダイのピンで す。C-WE# と F-WE# は、PCB 上で互いに接続する必要があります。F-RP# と C-RP# も PCB 上で互いに接 続する必要があります。 (3) WP#（書き込み保護ピン）は、フラッシュ・ボトム・ブート・ブロックをプログラムできるよう High レベ ル (3.3 V) に接続する必要があります。これは Quartus II ソフトウェアを使用してデバイスをプログラムす る場合に必要です。 (4) RY/BY# は、Sharp フラッシュ・ベースのエンハンスド・コンフィギュレーション・デバイスにのみ装備さ れています。 (5) ピン D3 は Intel フラッシュ・ベース EPC16 用の NC ピンです。 2–40 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート パッケージ・レイアウトの推奨事項 100 ピン PQFP パッケージの Sharp フラッシュ・ベース EPC16 および EPC8 コンフィギュレーション・デバイスは、他のアルテラ 100 ピン PQFP デバイス（Micron フラッシュ・ベース EPC4、Intel フラッシュ・ベース EPC16、EPC8、および EPC4 を含む）とはパッケージ寸法が異なります。 図 2-9 に、すべてのデバイス間でバーティカル・マイグレーションを可 能にするエンハンスド・コンフィギュレーション・デバイス用 100 ピン PQFP の PCB フットプリント仕様を示します。これらのフットプリント 寸法は、ベンダ供給のパッケージ外形図に基づきます。 Altera Corporation 2005 年 10 月 2–41 コンフィギュレーション・ハンドブック Volume 2 パッケージ 図 2-9. 100 ピン PQFP パッケージ用エンハンスド・コンフィギュレーション・デバイスの PCB フットプリント仕様 注 (1)、(2) 0.65-mm Pad Pitch 0.325 mm 19.3 mm 0.410 mm 25.3 mm 2.4 mm 0.5 1.5 1.0 2.0 mm 図 2-9 の注： (1) 正面および背面に対しては、公称フット長より 0.5 mm 長くして使用します。 (2) 最大フット幅に対して 0.3 mm 長くして使用しています。 パッケージの形状と図面については、 「アルテラ・デバイス・パッケージ 情報データシート」を参照してください。 2–42 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月 エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート デバイス・ ピン配置 ピン配置情報については、アルテラ・ウェブサイト（www.altera.co.jp） をご覧ください。 製品コード 表 2–18 に、EPC4、EPC8、および EPC16 エンハンスド・コンフィギュ レーション・デバイスの製品コードを示します。 表 2–18. エンハンスド・コンフィギュレーション・デバイスの 製品コード Altera Corporation 2005 年 10 月 デバイス パッケージ 温度 製品コード EPC4 100 ピン PQFP 民生用 EPC4QC100 EPC4 100 ピン PQFP 工業用 EPC4QI100 EPC8 100 ピン PQFP 民生用 EPC8QC100 EPC8 100 ピン PQFP 工業用 EPC8QI100 EPC16 100 ピン PQFP 民生用 EPC16QC100 EPC16 100 ピン PQFP 工業用 EPC16QI100 EPC16 88 ピン UBGA 民生用 EPC16UC88 2–43 コンフィギュレーション・ハンドブック Volume 2 製品コード 2–44 コンフィギュレーション・ハンドブック Volume 2 Altera Corporation 2005 年 10 月