Stratix IV デバイスにおけるディシジョン・ フィードバック・イコライゼーション この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際 には、最新の英語版で内容をご確認ください。 アプリケーション・ノート AN-612-1.1 このアプリケーション・ノートでは、Stratix® IV デバイスのイコライザにおける ディシジョン・フィードバック・イコライゼーション (DFE) 機能について説明しま す。DFE 機能を使用してシンボル間干渉（ISI）を補償することで、高周波信号対ノ イズ比を向上させることができます。DFE 機能により、ノイズ増幅なしで高周波成 分を増幅することができます。 f AN612_RefDesign.zip 内の関連するリファレンス・デザインを使用して、DFE 機能 の検証および実装を行います。圧縮フォルダにある「Stratix IV DFE Reference Design User Guide」では、このリファレンス・デザインの使用方法について段階を 追って説明します。 バックプレーンまたは伝送媒体を介して伝送される信号は、フィルタリングおよび 減衰からの影響を受けています。これらの影響はレシーバのエラーの潜在的なソース です。これらのエラーは主に減少した信号対ノイズ比および ISI の形で現れます。こ れらの影響を補正するために、Stratix IV トランシーバはこれらのエラー・ソースを 無効にするか、または削減するためのプログラマブル・イコライザ・ブロックを備 えており、レシーバがエラーなしで機能できるようにします。 ダイナミック・リコンフィギュレーション・コントローラ（ALTGX_RECONFIG） は、DFE タップ設定をステップ実行するための Avalon® メモリ・マップド・ユー ザー・インタフェースを備えています。ユーザーは各設定の受信データの BER を監 視することで最適な設定を判断する必要があります。データ・レートおよびデータ・ パターンは、複数の DFE 設定に 0 の BER が発生する場合があります。EyeQ 機能 を使用して、0 の BER を持つすべての DFE 設定のアイ幅を検出することができま す。そして、最も幅の広いアイを持つ DFE 設定を選択します。 DFE 機能の実装 DFE 機能には 3 つの部分があります。 101 Innovation Drive San Jose, CA 95134 www.altera.com ■ DFE ハードウェア —これは DFE 機能を提供するハード化されたIPです。このDFE ハードウェアのインスタンスは、クロック・マルチプライヤ・ユニット（CMU） チャネルを除く各受信チャネルに存在します。 ■ DFE ソフト IP— このブロックは、ALTGX_RECONFIG メガファンクションの一部 であり、ユーザーと DFE ハードウェア間のブリッジとして機能します。この IP は Avalon メモリ・マップド・インタフェースを提供し、間接レジスタのセット に接続することができます。これらのレジスタにより、DFE ハードウェアに接続 することができます（2 ページの「DFE ソフト IP のイネーブル」を参照）。 ■ DFE ユーザー・デザイン —このソフト IP はDFE ハードウェアを制御するためのイ ンタフェースを提供します。最小限の機能を提供する場合、ユーザー・デザイン には DFE 設定を制御するステート・マシーン、および BER の入力パターンを生 成とチェックするいくつかの方法が含まれています。 © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. 2011 年 1 月 Altera Corporation Subscribe DFE 機能の実装 2 1 DFE ユーザー・デザインの完全な詳細は、このアプリケーション・ノート の範囲外です。 図 1 に、Stratix IV デバイスにおける完全な DFE 実装の上位レベルの図を示します。 図 1. Stratix IV デバイスにおける DFE 機能の使用 FPGA PLD Fabric RX Channel 0 DFE Hardware BER Check RX data 0: known ALTGX_RECONFIG dfe_ctrl User Design DFE Soft-IP RX Channel n BER Check DFE Hardware RX data n: known DFE ソフト IP のイネーブル DFE ソフト IP は ALTGX_RECONFIG メガファンクション内に実装されています。 図 2 に、ALTGX_RECONFIG 階層のブロック図を示します。 図 2. ALTGX_RECONFIG メガファンクション内の DFE ソフト IP ALTGX_RECONFIG Inputs Channel and PLL Reconfiguration Control Logic Eye Monitor Soft IP alt_dprio Outputs Avalon DFE Soft IP reconfig_mode_sel[3:0] Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 2011 年 1 月 Altera Corporation DFE 機能の実装 3 DPE ソフト IP を使用するには、MegaWizard™ Plug-In Manager を使用して ALTGX_RECONFIG メガファンクションを生成する必要があります。MegaWizard Plug-In Manager で、Decision Feedback Equalization control オプションを選択し ます（図 3）。これで、Avalon インタフェースおよび reconfig_mode_sel[3:0] ポー トがイネーブルされます。DFE 機能にアクセスする場合、reconfig_mode_sel[3:0] ビットを 4'b1100 に設定します。 図 3. ALTGX_RECONFIG MegaWizard Plug-In Manager ユーザー・デザインは、提供されたコントロール信号を使用して ALT_RECONFIG ブロック内の DFE ソフト IP に接続します。 表 1 に、入力ポートのコントロール信号を示します。 表 1. 入力ポートのコントロール信号 ( １ / ２ ) 入力ポート 2011 年 1 月 Altera Corporation 説明 ctrl_writedata[15:0] DFE 機能またはアイ・モニタ IP 用の Avalon メモリ・ マップ・インタフェースの一部である Write データバス ctrl_read DFE 機能またはアイ・モニタ IP 用の Avalon メモリ・ マップ・インタフェースの一部であるリード・トランザ クションの開始 Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション DFE 機能の実装 4 表 1. 入力ポートのコントロール信号 ( ２ / ２ ) 入力ポート 説明 ctrl_write DFE 機能またはアイ・モニタ IP 用の Avalon メモリ・ マップ・インタフェースの一部であるライト・トランザ クションの開始 ctrl_address[15.0] DFE 機能またはアイ・モニタ IP 用の Avalon メモリ・ マップ・インタフェースの一部であるアドレス・ポート Reconfig_mode_sel[3:0] ALTGX_RECONFIG メガファンクションのリコンフィ ギュレーション・モードの選択に使用されます。モード および機能は次のとおりです。 ■ 1011 = アイ・モニタにリコンフィギュレーション ■ 1100 = DFE 機能にリコンフィギュレーション 表 2 に、出力ポートのコントロール信号を示します。 表 2. 出力ポートのコントロール信号 出力ポート ctrl_readdata[15:0] ctrl_waitrequest Busy 説明 DFE 機能またはアイ・モニタ IP 用の Avalon メモリ・ マップ・インタフェースの一部である Read データバス DFE 機能またはアイ・モニタ IP 用の Avalon メモリ・ マップ・インタフェースの一部である Backpressure 信 号です。 この信号がアサートされる場合、read、write、 readdata、および writedata バスの値は一定でなければ なりません。 ファンクションが制御動作を完了したことを示します。 busy が High のときに、すべてのアサートされたコント ロール信号は無視されます。 DFE ソフト IP インタフェースの記述 ユーザー・ロジックは、reconfig_mode_sel[3:0] コントロール・ビットを 4'b1100 に設定することで DFE ソフト IP にアクセスします。ctrl_* および busy 信号は、 Avalon メモリ・マップ・インタフェースで DFE ソフト IP 内のレジスタにアクセス するのに使用されます。図 4 に、ctrl_* および busy 信号による read および write トランザクションを示します。 f Avalon メモリ・マップド・インタフェースについて詳しくは、「Avalon Interface Specification」を参照してください。 Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 2011 年 1 月 Altera Corporation DFE 機能の実装 5 図 4. Avalon メモリ・マップド・リードおよびライト・トランザクション DFE レジスタ・メモリ・マップ Avalon メモリ・マップ・インタフェースにより、16 ビット幅のレジスタ・セットに 接続することができます。DFE ソフト IP は Avalon メモリ・マップ・リクエストを alt_dprio リクエストに変換します。表 3 に、DFE レジスタのメモリ・マップを示し ます。 1 表 3 に記載されていないビットは予約済みとされており、リード・オンリとして扱わ れます。 表 3. Avalon メモリ・マップ・インタフェース上の DFE レジスタ・マップ ( １ / ２ ) Avalon メモリ・マップ・アドレス 説明 コントロール・レジスタおよびステータス・レジスタです。 ■ Bit 0: start コマンドは、プログラムされたコマンドを alt_dprio に発行し ます。このビットを書き込むと、すべてのエラー・ビットが自動的にク リアされます。 ■ Bit 1: read/~write は、コマンドがリード動作またはライト動作のいずれ かを選択します。 ■ Bit 13: エラー・ステータスです。プログラムされたチャネル・アドレス が無効な場合、このビットは 1'b1 に設定されます。このビットに 1'b1 を書き込むと、エラーがクリアされます。 ■ Bit 14: エラー・ステータスです。ログラムされたワード・アドレスが無 効な場合、このビットは 1'b1 に設定されます。このビットに 1'b1 を書 き込むと、エラーがクリアされます。 ■ Bit 15: ビジー・ステータスです。この値をポーリングすることで、 dprio リクエストが完了したかどうかを確認できます。このアクティブ High ビットがアサートされると、ディアサートされるまで、すべての レジスタはリード・オンリになります。 0×0 0×1 2011 年 1 月 Altera Corporation Channel address [15:0] です。これは、書き込まれるチャネルを指定しま す。これは、logical_channel_address 入力ポートと一致しなければなり ません。 Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション DFE 機能の実装 6 表 3. Avalon メモリ・マップ・インタフェース上の DFE レジスタ・マップ ( ２ / ２ ) Avalon メモリ・マップ・アドレス 説明 0×2 DFE settings register address [15:0] です。これは、リードまたはライ トされる DFE コントロール・レジスタを指定します。このメモリ・マッ プについて詳しくは、「DFE 設定レジスタのマッピング」を参照してくだ さい。 0×3 Data [15:0] です。ライトの場合、このデータをライトする必要がありま す。リードの場合、レジスタに含まれるデータは、ビジー・ステータスが Low になるときのみ有効です。間接的なレジスタ・リード動作は、このレ ジスタの内容を上書きします。 DFE 設定レジスタのマッピング 表 4 に、DFE 設定レジスタのマップを示します。DFE レジスタ 0×2 にアクセスする ことで、Avalon メモリ・マップ・インタフェースを使用して DFE 設定レジスタ・ マップに間接的にアクセスすることができます。 1 表 4 に記載されていないビットは予約済みとされており、リード・オンリとして扱わ れます。これらのビットは、ライトの時に 0 に書き込む必要があります。 表 4. DFE 設定レジスタ DFE 設定レジスタのアドレス 説明 ■ Bit [0]: DFE の第 2 のタップ極性 (1'b0 = 正極 ; 1'b1 = 負極 ) ■ Bit [1]: DFE の第 3 のタップ極性 ■ Bit [0]: DFE がイネーブル ■ Bit [3:1]: DFE の第 3 のタップ設定 ■ Bit [2:0]: DFE の第 1 のタップ設定 ■ Bit [5:3]: DFE の第 2 のタップ設定 0×0 0×1 0×2 DFE 設定レジスタ・ビットのアクセス 間接レジスタ・マッピングを介して DFE 設定レジスタにアクセスするには、次の手 順を実行します。 1. DFE レジスタ 0×0 （コントロールおよびステータス・レジスタ）に Avalon メモ リ・マップ・リードを発行して、ビジー状態をチェックします。クリア・ステー タス・ビットは、アイドル状態を表します。 2. DFE レジスタ 0×1 （チャネル・アドレス・レジスタ）に Avalon メモリ・マッ プ・ライトを発行して、目的のチャネルを選択します。 3. DFE レジスタ 0×2 （DFE 設定レジスタ・アドレス）に Avalon メモリ・マップ・ ライトを発行して、目的の DFE 設定レジスタを選択します。 4. DFE レジスタ 0×3 （データ・レジスタ）に Avalon メモリ・マップ・ライトを発 行して、目的の DFE 設定レジスタにライトしようとするデータを提供します。 5. DFE レジスタ 0×0（コントロールおよびステータス・レジスタ）にリード、また はライトの特定、そしてスタート・コマンドを発行するために、Avalon メモリ・ マップ・ライトを発行します。 Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 2011 年 1 月 Altera Corporation DFE 設定の選択 7 6. DFE レジスタ 0×0（コントロールおよびステータス・レジスタ）をポーリングし て、ビジー信号がディアサートされるのを待ちます。ステータスがビジー状態か ら脱出する場合、以下になります。 ■ ライトの場合、データが正常に書き込まれたと見なされます。 ■ リードの場合、データ・レジスタの内容は更新され、読み出し可能になりま す。 1 ビジー・ステータスがアサートされているときに発生したすべてのライト は無視されます。すべてのレジスタはリード・オンリになります。 次の操作が同じレジスタおよび同じチャネルで行う場合、ステップ 2 およびステッ プ 3 を繰り返す必要はありません。 DFE 設定の選択 DFE 機能を使用するとき、レシーバ（バックプレーンの後）での最小ピーク・ トゥ・ピーク電圧のエンベロープ値は 500 mV 以上でなければなりません。キャリ ブレーション時に使用するパターンは、リンク上で予想される実際のデータと同様 でなければなりません。図 5 に示す DFE 設定の検索アルゴリズムに従って様々な DFE 設定を試みることにより、最適な DFE 結果を見つけることができます。アルテ ラは、DFE 機能を RX イコライゼーションと共に使用することを推奨しています。 RX イコライゼーション設定の使用は最低限に抑える必要があります。 2011 年 1 月 Altera Corporation Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション DFE 設定の選択 8 図 5. DFE 設定を選択するためのフロー図 Start (with RX equalizaiton = 0) Increment RX equalization by 1 Set RX equalization Increment 1st tap setting and note BER Set 1st tap setting No Yes Completed 1st tap settings BER = 0 Yes Set 1st tap to setting with the lowest BER Set the 2nd tap setting Increment 2nd tap setting and note BER No Yes No BER = 0 Completed 2nd tap settings Yes Set 1st and 2ns tap to setting with the lowest BER Set the 3nd tap setting Increment 3rd tap setting and note BER No No BER = 0 Completed 3rd tap settings Yes Increment RX equalization by 1 DFE Done Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 2011 年 1 月 Altera Corporation DFE ブロック・アクセスの実装 9 DFE タップの設定時間の見積もり DFE タップ設定の検索を自動化する場合、一反復の DFE タップ設定にかかる時間の 見積もりは以下となります。すべての 3 つのタップ設定を横断する必要があるワー スト・ケースが想定されます。この計算で使用されるデータ・レートは 6.5 Gbps で す。95％の信頼性レベルで 1×10-12 の BER を達成するために、BER は 3×1012 ビッ トに対して確認されます。 ■ 1 つの DFE タップ設定をプログラムするための時間 = 32 s ■ すべての DFE タップ設定をプログラムするための時間は以下のとおりです。 ■ 第 1 のタップ = 32 × 8 = 256 s ■ 第 2 のタップ = 32 × 16 = 512 s (8 つの設定、極性反転＝ 16) ■ 第 3 のタップ = 32 × 16 = 512 s (8 つの設定、極性反転＝ 16) ■ 1つのタップ設定のBERをチェックするための時間 = 153 ps × 3 × 1012 = 7.7 分間 ■ 8 + 16 + 16 のタップ設定の BER をチェックするための時間＝ 5.1 時間 ■ 一反復の DFE 設定を実行し、BER をチェックするための時間は約 5.1 時間です。 このサイクルは、RX イコライゼーション設定ごとに繰り返されます。ワースト・ ケースでは、16 個の RX イコライゼーション設定をすべて試みる必要があり、約 82 時間かかります。 DFE ブロック・アクセスの実装 Stratix IV GX デバイスの DFE ブロックにアクセスするには、次の手順を実行しま す。 1. altgxb インスタンス・ファイルに DFE 関連のパラメータを追加することで、 DFE ハードウェアを追加します。 2. Eye Q オプションをイネーブルして、alt_reconfig インスタンスを生成します。 3. -wiz_overide コマンドを実行することで、ALT_RECONFIG モジュールに DFE ソフト IP を追加します。 4. DFE 機能をテストするために、FPGA コアに BERT を設計します。 5. DFE レジスタに接続するためのユーザー IP を設計します。 2011 年 1 月 Altera Corporation Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 付録 A 10 付録 A DFE 機能の詳細については、以下のセクションで説明しています。 DFE の原理 リニア・イコライザの目的は、帯域幅不足によるバックプレーンの減衰を補償する ことです。DFE 機能は、受信したデータの履歴に基づいて入力信号を積極的にシフ トすることによって動作します。 DFE 機能の目的は ISI によるポストカーソルを打ち消すことです。DFE 機能の利点 は、ノイズ・パワーを増やすことなく受信データの最高周波数成分のパワーを増強 することです。レシーバのリニア・イコライゼーションと共に DFE 機能を使用する ことができます。 図 6 に、理論的な DFE 方式を示します。 図 6. 理論的な DFE 方式 EQUALIZER SAMPLER Vin V TO CDR -1 Z C1 Z -1 C2 Z -1 C3 次に、図 6 に示す情報について説明しています。 ■ 各 Z-1 ユニットは、1UI の遅延を表します。 ■ T0 の時点でサンプラに到着する信号は以下のとおりです。 V(T0) = Vin(T0) - C1 × D(T-1) - C2 × D(T-2) ) - C3 × D(T-3) ここで、Vin(T0) は時点 T0 でのイコライザ の出力であり、D(Tn) は時点 Tn での定 量化される信号（データ）です。 C1 × D(T-1) コンポーネントは、T-1 時点での信号のポストカーソルを補正し、T0 時 点での信号に漏れています。C2 × D(T-2) コンポーネントは、T-2 時点での信号のポ ストカーソルを補正します。そして C3 × D(T-3) コンポーネントは、T-3 時点での信 号のポストカーソルを補正します。 Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 2011 年 1 月 Altera Corporation 改訂履歴 11 n が無限大になるときにのみポストカーソルの振幅がゼロに近づくため、理論的に 言えば、無限のタップが必要になります。ただし、ポストカーソルが指数関数的減 衰するため、最初の 3 つのコンポーネントは効果の 95％を占めます。このデザイン では、3 つのタップ設定が選択されます。これらの 3 つのタップ設定は C1、C2 お よび C3 です。 タップ設定の DFE ゲイン タップごとには、個別に制御される 7 つの設定があります。このゲイン値は、電圧 エンベロープが 500mV 以上の場合に正確です。第 2 および第 3 のタップは逆極性で あるため、負のゲインを生成します。 改訂履歴 表 5 に、このアプリケーション・ノートの改訂履歴を示します。 表 5. 改訂履歴 日付 バージョン 変更内容 2011 年 1 月 1.1 1 ページにリファレンス・デザインへのリンクを追加 2010 年 12 月 1.0 初版 2011 年 1 月 Altera Corporation Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 12 Stratix IV デバイスにおけるディシジョン・フィードバック・イコライゼーション 改訂履歴 2011 年 1 月 Altera Corporation