8 Arria Vデバイスのダイナミック・リコンフィ ギュレーション 2013.05.06 AV53007 署名 フィードバック トランシーバ・リコンフィギュレーション・コントローラは、いくつかのダイナミック・リコ ンフィギュレーション・モードを提供します。アプリケーションの必要性に応じて、最適なリ コンフィギュレーション・モードを選択することができます。すべてのダイナミック・リコン フィギュレーション・モードは、トランシーバのリコンフィギュレーション・コントローラ PHY IPを通して実装されます。 関連情報 Arria V Device Handbook: Known Issue Arria Vデバイス・ハンドブックの章にプランニングされる更新を一覧表示します。 ダイナミック・リコンフィギュレーションの機能 以下の表は、使用可能なダイナミック・リコンフィギュレーションの機能を示しています。 表8-1: リコンフィギュレーションの機能 リコンフィギュレーションの機 能 オフセット・キャンセ レーション 説明 カウンタ・オフセットは、 アナログ回路のプロセス動 作に応じて異なります。レ シーバを使用する場合、こ の機能は必須です。 影響のあるブロック CDR Arria V GZデバイスでは、オフセット・ キャンセレーションはRXバッファでも 使用可能です。 DCDキャリブレーション クロック・ネットワーク・ TXバッファおよびクロック・ネットワー スキューによるデューティ・ ク・スキュー サイクル歪みを補正します。 Arria V GZデバイスはDCDキャリブレー ションをサポートしていません。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 8-2 AV53007 2013.05.06 ダイナミック・リコンフィギュレーションの機能 リコンフィギュレーションの機 能 説明 影響のあるブロック アナログ・コントロール リンクを立ち上げる間にト TXおよびRXバッファのアナログ回路 ランスミッタ（TX）または のリコンフィギュレー レシーバ・バッファ（RX） ション 設定を調節することでシグ ナル・インテグリティを微 調整します。 ループバック・モード Pre-CDRおよびPost-CDRリ バース・シリアル・ループ バックをダイナミックにイ ネーブルまたはディセーブ ルします。 PMA CPRIおよびSATA/SASアプリ TXローカル・クロック・ディバイダ ケーションなどの自動ネゴ シエーション目的でデータ・ レート（/1、/2、/4、/8）を 増大または低減させます。 TX PLL CPRIなどのマルチ・デー タ・レートのサポートがあ るプロトコル用にTX PLL設 定をリコンフィギュレーショ ンします。 データ・レートの変更 マルチ・データ・レート・ • TX PLL サポート用に複数のTX PLL • fPLL（ALTERA_PLL_RECONFIGメガ 間を切り替えます。 ファンクションを使用してfPLLデー タ・レートをリコンフィギュレーショ ンします） チャネル・リコンフィギュ CDR レーション—あるデータ・ レートから別のデータ・レー トにRX CDRをリコンフィ ギュレーションします。 オンチップ・シグナル・ EyeQは、レシーバのゲイ クオリティ・モニタリン ン、ノイズ・レベル、およ び受信バッファ後のジッタ グ を含む受信データを解析す Arria V GZデバイスでサ るデバッグおよび診断ツー ポートされています。 ルです。 Altera Corporation CDR Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック AV53007 2013.05.06 オフセット・キャンセレーション リコンフィギュレーションの機 能 説明 連続時間リニア・イコラ シグナル・クオリティを劣 イゼーション 化させるバックプレーンの 損失や離散を補正します。 Arria V GZデバイスでサ この機能は、必要に応じて ポートされています。 または連続的に実装できま す。 8-3 影響のあるブロック RX PMA ディシジョン・フィード 帯域幅不足によるバックプ RX PMA レーン減衰の補正をサポー バック・イコライゼー ション トします。必要に応じてま たは連続的に実装できます。 Arria V GZデバイスでサ ポートされています。 関連情報 • 28 nm FPGAでのバックプレーン・アプリケーション • AN661: Implementing Fractional PLL Reconfiguration with ALTERA_PLL and ALTERA_PLL_RECONFIG Megafunctions fPLLのデータ・レートのリコンフィギュレーションについての情報です。 オフセット・キャンセレーション オフセット・キャンセレーションは、すべてのArriaVデバイスのCDRで必要です。オフセット・ キャンセレーションは、Arria V GZデバイスではRXバッファのみで使用可能です。 すべてのトランシーバ・チャネルにはオフセット・キャンセレーション回路があり、プロセス動 作に伴うオフセットの変動を補正します。オフセット・キャンセレーション回路は、トランシー バ・リコンフィギュレーション・コントローラ内にあるオフセット・キャンセレーション・コン トロール・ロジックIPによって制御されます。ユーザー・モードでトランシーバ・リコンフィ ギュレーション・コントローラをリセットしても、オフセット・キャンセレーション・プロセス をトリガすることはできません。 オフセット・キャンセレーションのキャリブレーションが完了すると、reconfig_busyステータ ス信号がデアサートされて、プロセスの完了が表示されます。 また、トランシーバ・リコンフィギュレーション・コントローラで使用されるクロック （mgmt_clk_clk）はトランシーバ・キャリブレーションで使用されます。PCIe ExpressのIPコア 用のハードIPがイネーブルされていない場合は、75～125 MHzである必要があります。PCIe Express用のハードIPがイネーブルされている場合、周波数範囲は75～100 MHzです。クロック （mgmt_clk_clk）がフリー・ランニングではない場合、クロックが安定するまでリコンフィ ギュレーション・コントローラをリセット（mgmt_rst_reset）状態に維持します。 Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック Altera Corporation 8-4 トランスミッタのデューティ・サイクル歪み（DCD）のキャリブレーション AV53007 2013.05.06 トランスミッタのデューティ・サイクル歪み（DCD）のキャリブレー ション デューティ・サイクル・キャリブレーション機能は、デューティ・サイクル歪みを最小限に抑え るようにトランスミッタを調整します。 CMUで生成されるトランスミッタ・クロックはクロック・ネットワークを横断して、デュー ティ・サイクル歪み（DCD）に導かれます。トランシーバ・リコンフィギュレーション・コン トローラに統合されているDCDキャリブレーションIPを使用して、DCDを低減します。 以下の条件のいずれかが満たされている場合、TXジッタ性能を向上させるには、ArriaVGXおよ びGTデバイスでDCDキャリブレーションIPをイネーブルします。 • データ・レート ≥ 4915.2 Mbpsである。 • クロック・ネットワーク・スイッチング（TX PLLスイッチング）およびデータ・レート≥ 4915.2 Mbpsである。 以下のDCDキャリブレーション・モードがサポートされています： • パワーアップ・モードでのDCDキャリブレーション • ユーザー・モードでのマニュアルDCDキャリブレーション DCDキャリブレーションは、接続されているトランシーバ・チャネルのCalibrate duty cycle during powerupオプションがイネーブルされている場合、デバイスのコンフィギュレーション後のユー ザー・モードに入る前に自動的に実行されます。以下の条件の場合、ユーザー・モードの間にオ プションとしてDCDキャリブレーションを手動でトリガできます： • 低いデータ・レートから高データ・レート（≥ 4.9152 Gbps）にトランシーバをリコンフィ ギュレーションする。 • クロック・ネットワーク･スイッチング(TX PLL スイッチング)を実行して、データ・レート を≥ 4915.2 Mbpsに切り替える。 トランシーバが4.9152 Gbps未満で動作している場合には、DCDキャリブレーションをイネーブ ルする必要はありません。 注: デバイスの左右両側のトランシーバ・チャネルでDCDキャリブレーションIPをイネーブルす る場合、デバイスの片側につき少なくとも1つのトランシーバ・リコンフィギュレーション・ コントローラを使用してください。これは、パワーアップ・モードおよびマニュアルDCD モードの両方についても適用されます。 DCDキャリブレーションおよびオフセット・キャンセレーションがイネーブルされている場合、 リコンフィギュレーション・コントローラからのreconfig_busyステータス信号がデアサートさ れて、両方のプロセスが完了したことを示します。DCDキャリブレーションがイネーブルされ ていない場合、reconfig_busy信号のデアサートは、オフセット・キャンセレーション・プロセ スの完了を示します。 注: Arria V GZデバイスは、DCDキャリブレーションを必要としません。 Altera Corporation Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック AV53007 2013.05.06 PMAアナログ・コントロールのリコンフィギュレーション 8-5 関連情報 • AN 676: Using the Transceiver Reconfiguration Controller for Dynamic Reconfiguration in Arria V and Cyclone V Devices • アルテラ・トランシーバPHY IPコアのユーザー・ガイド PMAアナログ・コントロールのリコンフィギュレーション オフセット・キャリブレーションが完了して、リセット・シーケンスが処理された後に、アナロ グ・コントロール設定をダイナミックにリコンフィギュレーションできます。 reconfig_busyス テータス信号がLowの場合、アナログ・コントロールの後続のリコンフィギュレーションを続け ることができます。reconfig_busy信号がHighの場合、リコンフィギュレーション動作が実行中 であることを示しています。 以下のトランシーバ・アナログ・コントロールをリコンフィギュレーションできます。 • • • • トランスミッタ・プリエンファシス 差動出力電圧（VOD） レシーバ・イコライザ・コントロール DCゲイン設定 アナログ・コントロール設定をリコンフィギュレーションするには、リコンフィギュレーショ ン・コントローラ内のPMAアナログ設定のリコンフィギュレーション・コントロールIPに対し てリード動作とライト動作を実行します。 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイド リコンフィギュレーション・コントローラでのリード動作およびライト動作について ループバック・モードのダイナミック・リコンフィギュレーション トランシーバ・リコンフィギュレーション・コントローラの適切なビットを書き込むことによっ て、Pre-CDRおよびPost-CDRリバース・シリアル・ループバック・モードをイネーブルできま す。 以下のループバック・パスを使用することができます： • Post-CDRリバース・シリアル・ループバック・パス—RXは入力データをキャプチャし て、CDRに供給します。CDR出力からの受信データはTXドライバに供給されて、TXドライ バを通してTXピンに送信されます。このパスでは、RXおよびCDRをテストできます。このパ スにおいて、メイン・タップのみ、またはメイン・タップとプリエンファシス第1ポストタッ プの両方を使用するようにTXドライバをプログラムできます。Post-CDRリバース・シリア ル・ループバック・モードのイネーブルまたはディセーブルは、トランシーバ・リコンフィ ギュレーションPHY IPのPMAアナログ・リコンフィギュレーションIPを通してなされます。 Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック Altera Corporation 8-6 AV53007 2013.05.06 トランシーバPLLのリコンフィギュレーション • Pre-CDRリバース・シリアル・ループバック・パス—RXは入力データをキャプチャして、 バッファを通してTXドライバに戻します。このパスでは、RXおよびTXのバッファのクオリ ティのクイック・チェックを実行できます。Pre-CDRリバース・シリアル・ループバック・ モードをイネーブルまたはディセーブルします。 注: シリアル・ループバックは、Avalonインタフェースまたはコントロール・ポートを使用して トランシーバPHY IPに直接実装できます。 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイドのトランシーバ・リコンフィギュレー ション・コントローラの章 トランシーバPLLのリコンフィギュレーション PLLリコンフィギュレーション・レジスタを使用して、TX PLLまたはクロック・データ・リカバ リ（CDR）回路への基準クロック入力を切り替えることができます。 例えば、基準クロックを100 MHzから125 MHzに切り替えることができます。また、トランシー バ・チャネルに接続しているトランスミッタPLLをリコンフィギュレーションすることによって データ・レートを2.5 Gbpsから5 Gbpsに変更することもできます。 注: 基準クロックの切り替えは、専用REFCLKピンのみでサポートされています。 トランシーバ・リコンフィギュレーションPHY IPは、PLLリコンフィギュレーションを実行する Avalon ® -MMユーザー・インタフェースを提供します。 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイドのトランシーバ・リコンフィギュレー ション・コントローラの章の「PLLリコンフィギュレーション」の項 PLLリコンフィギュレーションの実行について トランシーバ・チャネルのリコンフィギュレーション チャネル・リコンフィギュレーションを使用して、トランシーバPHY IPコアのチャネルをダイ ナミックにリコンフィギュレーションできます。ダイナミックに変更できる設定は、データ・ レートおよびインタフェース幅です。 以下の方法によってチャネルをリコンフィギュレーションできます。 • レシーバ・チャネルのCDRをリコンフィギュレーションする。 • スタティックPCSサブ・ブロックをすべてイネーブルおよびディセーブルする。 • トランシーバ・ブロック内の代替PLLを選択して、トランシーバ・クロック生成ブロックに異 なるクロックを供給する。 • 分周係数1、2、4、または8のTXローカル・クロック・ディバイダをリコンフィギュレーショ ンする。 Altera Corporation Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック AV53007 2013.05.06 トランシーバ・インタフェースのリコンフィギュレーション 8-7 すべてのトランスミッタ・チャネルはクロック・ディバイダを備えています。これらのクロッ ク・ディバイダをリコンフィギュレーションする場合は、トランシーバ・チャネルの機能モード がリコンフィギュレーションされたデータ・レートをサポートしていることを確認してくださ い。例えば、クロック・ディバイダをリコンフィギュレーションすることで、6.25 Gbpsから3.125 Gbpsにデータ・レートを変更できます。 トランシーバ・インタフェースのリコンフィギュレーション PCS-PLDおよびPMA-PCSインタフェースを含むFPGAファブリック・トランシーバ・チャネルの データ幅をリコンフィギュレーションすることで、トランシーバ・インタフェースをリコンフィ ギュレーションできます。 例えば、カスタムPHYIPをリコンフィギュレーションして、8B/10Bエンコーダ/デコーダをイネー ブルまたはディセーブルできます。クロックが遷移をサポートしている場合、トランシーバ・ チャネルをリコンフィギュレーションできる機能モードの数に制約はありません。カスタムPHY IPを1つの機能モードから別の機能モードに切り替える場合、プロトコル要件に従って、FPGA ファブリック-トランシーバ・チャネルのデータ幅をリコンフィギュレーションするか、PCSサ ブ・ブロックをイネーブルまたはディセーブルする、あるいはその両方を実行する必要がありま す。 チャネル・リコンフィギュレーションは、リコンフィギュレーションに含まれるチャネル（ユ ニークなロジカル・チャネル・アドレスで指定されているトランシーバ・チャネル）のみに影響 して、同じトランシーバ・リコンフィギュレーション・コントローラで制御されている他のトラ ンシーバ・チャネルには影響しません。PLLリコンフィギュレーションは、通信で現在使用され ているPLLのすべてのチャネルに影響します。 Transmitter OnlyコンフィギュレーションからReceiver Onlyコンフィギュレーションへ、およびそ の逆のチャネル・リコンフィギュレーションは実行できません。 Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック Altera Corporation 8-8 AV53007 2013.05.06 縮小.mifのリコンフィギュレーション 図 8-1: トランシーバ・ブロックでのトランシーバ・チャネルおよびCMU PLLリコンフィギュレーショ ン 以下の図は、トランシーバ・チャネルおよびPLLリコンフィギュレーション・モードを使用して ダイナミックにリコンフィギュレーションする機能ブロックを示しています。 Full Duplex Transceiver Channel TX Channel clock mux Logical transmitter PLL select PLL A refclk0 Local Divider refclk1 clock mux TX PMA and PCS PLL B RX Channel clock mux RX CDR RX PMA and PCS Blocks that can be reconfigured in channel and CMU PLL reconfiguration mode 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイドのトランシーバ・リコンフィギュレー ション・コントローラの章の「チャネルおよびPLLリコンフィギュレーション」の項 トランシーバ・チャネルおよびPLLリコンフィギュレーションについて 縮小.mifのリコンフィギュレーション トランシーバ・チャネル内で影響するブロックのみをリコンフィギュレーションすることによる リコンフィギュレーション時間の短縮について説明します。 このリコンフィギュレーション・モードは、チャネルの変更した設定のみに影響して、リコン フィギュレーション時間を大幅に短縮します。例えば、SATA/SASアプリケーションでは、プロ トコルの仕様を満たす上で、オート・レートのネゴシエーションが短時間で完了する必要があり ます。縮小.mif方法は、これらの仕様を満たすようなチャネルのリコンフィギュレーションに役 立ちます。縮小.mifファイルはマニュアルで生成できます。または、xcvr_diffmifgen.exeユーティ リティを使用して生成できます。 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイド 縮小.mifの生成について Altera Corporation Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック AV53007 2013.05.06 オンチップ・シグナル・クオリティ・モニタリング（EyeQ） 8-9 オン・チップ・シグナル・クオリティ・モニタリング（EyeQ） ビット・エラー・レート（BER）のアイ・カウンタは、受信データのクオリティを測定するため に使用されます。EyeQはデバッグおよび診断のツールで、レシーバのゲイン、ノイズ・レベル、 およびリカバリ・クロック・ジッタを含む受信データのリカバリ・パスを解析します。EyeQは、 垂直方向のアイの高さを測定して、BERのアイ・カウンタのプロットを効果的に実現します。 EyeQはArria V GZデバイスではサポートされていますが、Arria V GXおよびGTデバイスではサ ポートされていません。 EyeQは、フェーズ・インタポレータ（PI）とサンプラ（SMP）を使用して、水平方向のアイ開口 部を推定します。ロジック・ジェネレータによる制御で、PIはサンプリング・クロックを生成 し、SMPはレシーバ出力からデータをサンプリングします。SMPは、CRCまたはBERエラー用に モニタされるパラレル・データを出力します。PIの出力クロック・フェーズがわずかに正の方向 にシフトする場合は、レシーバが正常に動作していればデータ・エラー・レートはHighからLow へ、そしてさらにHighに向かいます。バリッド・データのステップ数は、アイの幅として定義さ れます。バリッド・データを生み出すステップがない場合、アイの幅は0と等しく、これはアイ が閉じていることを意味します。 トランシーバ・リコンフィギュレーション・コントローラは、EyeQ機能をイネーブルするため のAvalon-MMユーザー・インタフェースを提供します。 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイドのトランシーバ・リコンフィギュレー ション・コントローラの章 EyeQ機能のイネーブルについて アダプティブ・イコライゼーション アダプティブ・イコライゼーション（AEQ）は、データ・レートやバックプレーン損失に伴う問 題を解決します。 高速インタフェース・システムは、データ・レートやバックプレーン損失を補正するためにさま ざまなイコライゼーション設定を必要とします。レシーバ・チャネル・イコライゼーションのマ ニュアル・チューニングでは、試行錯誤を通して最適な設定を探し出し、コンパイル中にそれら の値をロックします。システム特性が変動する場合には、このマニュアル・スタティック手法は わずらわしく非効率です。AEQは、受信信号と内部生成基準信号の間での周波数コンテンツ比較 に基づいて、アクティブなレシーバ・チャネルのイコライゼーション・フィッタを自動的に調整 します。 アダプティブ・イコライゼーションはArria V GZデバイスではサポートされていますが、Arria V GXおよびGTデバイスではサポートされていません。 トランシーバ・リコンフィギュレーション・コントローラは、AEQ機能をイネーブルするための Avalon-MMユーザー・インタフェースを提供します。 Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック Altera Corporation 8-10 ディシジョン・フィードバック・イコライゼーション AV53007 2013.05.06 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイドのトランシーバ・リコンフィギュレー ション・コントローラの章の「AEQ」の項 さまざまなオプションのイネーブル、およびAEQハードウェアを制御するためのそれらの使用に ついて ディシジョン・フィードバック・イコライゼーション デシジョン・フィードバック・イコライゼーション（DFE）は、不十分な帯域幅に由来するバッ クプレーン減衰を補正する上で役立ちます。 DFEは、チャネルによって受信ビットに課されるISI（Intersymbol Interference）を推測し、その ビットがCDR回路によってサンプリングされるときに打ち消すことで動作します。DFEの利点 は、ノイズ・パワーを上昇させずに、受信データの最大周波数のコンポーネントのパワーを向上 させる点にあります。DFEは、トランスミッタ・プリエンファシスおよびレシーバ・リニア・イ コライゼーションと併用されます。 デシジョン・フィードバック・イコライゼーションはArria V GZデバイスではサポートされてい ますが、Arria V GXおよびGTデバイスではサポートされていません。 関連情報 アルテラ・トランシーバPHY IPコアのユーザー・ガイドのトランシーバ・リコンフィギュレー ション・コントローラの章の「DFE」の項 DFEについて サポートされていないリコンフィギュレーション・モード 以下のリコンフィギュレーション・モードはサポートされていません。 • receiver-onlyチャネルとtransmitter-onlyチャネルの間での切り替え • 結合モードから非結合モードへの切り替え、または異なるxNレーン・カウントの結合モード への切り替え（例えば、結合x2から結合x4への切り替え） • あるPHY IPと別のPHY IPの間での切り替え（例えば、確定的レイテンシPHY IPとカスタム PHY IPの間での切り替え） • PMAダイレクト・モードと非PMAダイレクト・モードの間での切り替え • TX PLLリコンフィギュレーションは、TX PLLが結合チャネルに接続されている場合はサポー トされません。 トランシーバをコンフィギュレーションするためにネイティブPHYIPを使用している場合のみ、 PHYからPHY IPリコンフィギュレーションが可能です。例えば、SDIモードおよびカスタム独自 IPモードをコンフィギュレーションするためにネイティブPHYIPを使用している場合（ネイティ ブPHY IPを使用している場合も）、これら2つのモードをネイティブPHY IPにリコンフィギュ レーションできます。モードの切り替えは、SDIとカスタム独自IPの両方のモードでのPCSサブ・ ブロックのイネーブルおよびディセーブルに応じてなされます。 Altera Corporation Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック AV53007 2013.05.06 改訂履歴 8-11 改訂履歴 日付 バージョン 変更内容 2013年5月 2013.05.06 • TX DCDキャリブレーション情報を更 新。 • fPLLリコンフィギュレーションにつ いてAN661のリンクを追加。 • ナレッジ・ベースの既知の文書の問 題へのリンクを追加。 2012年11月 2012.11.19 • 内容を修正、再構成し、テンプレー トを更新。 • トランシーバ・インタフェース・リ コンフィギュレーションを更新。 • 縮小.mifのリコンフィギュレーション を追加。 • Arria GZデバイスでのオンチップ・シ グナル・クオリティ・モニタリング （EyeQ）を追加。 • Arria GZデバイスでのアダプティブ・ イコライゼーション • Arria GZデバイスでのデシジョン・ フィードバック・イコライゼーショ ン • サポートされていない機能をリスト 化。 2012年6月 1.2 • 「トランシーバPLLのリコンフィギュ レーション」および「トランシーバ のチャネルおよびインタフェースの リコンフィギュレーション」の項を 追加。 • 「オフセット・キャンセレーション およびTXデューティ・サイクル歪み のキャリブレーション」の項を更新。 • 表7–1を更新。 Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック Altera Corporation 8-12 AV53007 2013.05.06 改訂履歴 日付 2011年11月 Altera Corporation バージョン 1.1 変更内容 • 表7–1を追加。 • 「トランシーバ・リコンフィギュレー ション・コントローラ」および「チャ ネルおよびPLLのリコンフィギュレー ション」の項を削除。 • 「オフセット・キャンセレーション」 および「PMAアナログ設定のリコン フィギュレーション」の項を更新。 • 「ループバック・モードのイネーブ ルおよびディセーブル」の項を追加。 Arria Vデバイスでのダイナミック・リコンフィギュレーション フィードバック