Stratix IV デバイスのシリアル・デジ タル・インタフェースのリファレン ス・デザイン この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際 には、最新の英語版で内容をご確認ください。 AN-600-1.2 （Serial Digital Interface）SDI リファレンス・デザインでは、Altera® SDI MegaCore® ファ ンクションとオーディオ・ビデオ開発キット Stratix® IV GX Edition を使用してビデオ・ データを送受信する方法を示しています。このリファレンス・デザインは、トリプ ル・スタンダード SDI MegaCore ファンクションの 3 つのインスタンスを使用してい ます。トリプル・スタンダード SDI MegaCore ファンクションは、標準精細（SDSDI）、高精細（HD- SDI）、および 3 Gbps（3G- SDI）の標準で構成されています。 このアプリケーション・ノートでは、別のバリアントの Stratix IV GX エディションの オーディオ・ビデオ開発キットで SDI リファレンス・デザインを使用する方法につ いて説明します。Stratix IV GX エディションのオーディオ・ビデオ開発キットは、 Stratix IV GX FPGA 開発ボードおよび SDI の高速メザニン・カード（HSMC）で構成さ れています。 f Stratix IV GX エディションのオーディオ・ビデオ開発キットについて詳しくは、Audio Video Development Kit, Stratix IV GX Edition User Guide を参照してください。Stratix IV GX FPGA 開発ボードについて詳しくは、Stratix IV GX FPGA Development Board Reference Manual を参照してください。また、SDI HSMC について詳しくは、SDI HSMC Reference Manual を参照してください。SDI MegaCore ファンクションについて詳しく は、SDI MegaCore Function User Guide を参照するか、または販売代理店にお問い合わ せください。 © 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. 2010 年 12 月 Altera Corporation Subscrib 1–2 機能の説明 機能の説明 このリファレンス・デザインは、さまざまな速度の SDI 動作を制御、テスト、およ び監視できる汎用プラットフォームを提供します。図 1 には、SDI リファレンス・デ ザインのハイ・レベル・ブロック図を示します。 図 1. SDI リファレンス・デザインのハイ・レベル・ブロック図 Stratix IV GX Device SDI MegaCore Function (Receiver Only) Transceiver Reconfiguration Control Logic SDI Protocol Blocks From SDI Transmitter Transceiver Triple-Standard Receiver (Starting Channel Number = 0) SDI MegaCore Function (Receiver and Transmitter) User Control Logic 20 Loopback FIFO Buffer VCXO (on SDI HSMC) SDI Parallel Data 20 Serial Refclk SDI Protocol Blocks Transceiver SDI Protocol Blocks Transceiver To SDI Receiver SDI Serial Data From SDI Transmitter (Starting Channel Number = 4) SDI MegaCore Function (Transmitter Only) Pattern Generator Triple-Standard Duplex Loopback Design 20 SDI Protocol Blocks Transceiver To SDI Receiver Triple-Standard Test Pattern Transmitter (Starting Channel Number = 8) 以下の項では、リファレンス・デザインのさまざまな点について説明します。 トリプル・スタンダード・レシーバ トリプル・スタンダード SDI レシーバ MegaCore ファンクションは、SD-SDI、HDSDI、および 3G-SDI レシーバのインタフェースを提供します。 トリプル・スタンダード・トランスミッタ トリプル・スタンダード SDI トランスミッタ MegaCore ファンクションは、 2.970-Gbps 1080p、1.485-Gbps 1080i、または 270-Mbps のデータ・ストリームを出力 します。トランスミッタは、パターン・ジェネレータからの入力を読み込みます。 トリプル・スタンダード・デュープレックス・ループバック・デザイン トリプル・スタンダード SDI デュープレックス MegaCore ファンクションは、全二重 の SD-SDI、HD-SDI、および 3G-SDI を提供し、レシーバ・ツー・トランスミッタの ループバックを示しています。受信されたデータは、デコード、バッファリング、 再コーディングされ、そして最後に、送信されます。インタフェースは、2.970Gbps、1.485-Gbps、または 270-Mbps のレートに設定されています。 Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation 1–3 機能の説明 FIFO バッファのループバック レシーバは FIFO バッファを介してトランスミッタにデコードされたレシーバのデー タを送信します。レシーバがロックされているときに、受信データを FIFO バッファ に書き込まれます。FIFO バッファがハーフ・フルになると、トランスミッタは、読み 出し、エンコーディング、およびデータの送信を開始します。 VCXO （電圧制御クリスタル・オシレータ） VCXO デバイスは SDI HSMC に配置されている PLL （Phase-Locked Loop）ベースの同 期クロック・ジェネレータ（ICS810001）です。このデバイスは、直列にカスケード 接続された 2 つの内部周波数逓倍のステージが含まれています。最初のステージは、 最適化された VCXO PLL より 基準クロックのジッタ減衰を提供し、ビデオ・レート変 換のために必要な複雑な PLL の増加比率をサポートします。第二番目のステージは、 低ジッタ、高周波のビデオ出力クロックを提供する FemtoClock™ の周波数逓倍器です。 148.5-MHz VCXO の出力クロックは、3 つすべての SDI インスタンスの rx_serial_ref_clk と tx_serial_ref_clk クロックに接続します。 図 2 には、デュープレックス・ループバック FIFO デザインと VXCO のためのブロッ ク図を示します。 図 2. デュープレックス・ループバック FIFO デザインと VXCO のブロック図 27mhz_gen rx_std rx_status rx_serial_refclk SDI Receiver FIFO rx_data Serial Data (Input) sdi_in sd_genclk_27mhz sd_data_27mhz clk_148_5Mhz SDI Transmitter data rx_data_valid_out wrreq rx_clk wrclk q tx_data sdi_out rdclk tx_pclk gxb_tx_clkout rx_serial_refclk Serial Data (Output) tx_serial_refclk HD/3G SD rx_std or tx_std User Control Logic SD HD 3G 148.5 MHz 27 MHz 50 MHz XTAL (on Stratix IV FPGA Board) 74.25 MHz 27 MHz ref PLL PLL Data Unlocked 148.5 MHz Data Locked VCXO (on SDI HSMC) 148.5 MHz 27 Mhz XTAL (on SDI HSMC) 2010 年 12 月 Altera Corporation Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 1–4 機能の説明 パターン・ジェネレータ パターン・ジェネレータは、2.970-Gbps 1080p、1.485-Gbps 1080i、または 270-Mbps のテスト・パターンを出力します。テスト・パターンは、100% のカラー・バー、 75% 振幅カラー・バー、または SDI パソロジカル・チェック・フィールド・フレー ムになることがあります。 トランシーバ・リコンフィギュレーション・コントロール・ロジック リコンフィギュレーション・コントロール・ロジック・ブロックはデュープレック ス・コアでレシーバおよびデザインでの外部レシーバのリコンフィギュレーション を処理します。 ロジック・ブロックには、以下のサブ・ブロックで構成されています。 ■ Sdi_tr_reconfig_multi_siv このトップ・レベルのデザインは、最大 4 つのレシーバ・ポートへのアービト レーション・ロジックが含まれています。このブロックはまた、 ALTGX_RECONFIG メガファンクションを制御するステート・マシンがあります。 ■ Alt4gxb_gxb_reconfig このブロックでは、Dynamic Partial Reconfigurable I/O（DPRIO）に必要とされる ALTGX_RECONFIG インスタンスです。ALTGX トランシーバを再プログラムするの はこの ALTGX_RECONFIG インスタンスだけです。 ■ ROM ROM は、ビデオ規格の各 ALTGX 設定情報を保持します。4 つの ROM が含まれ、 最大 4 つのチャネルをリコンフィギュレーションすることができます。 ■ Sdi_mif_intercept このブロックは、ROM から読み出されたデータをインターセプトします。HD へ の再プログラミングが要求されている場合、このブロックは、ALTGX のリコン フィギュレーション・ブロックに送信する前に、ROM から読み出されたデータを 変更します。このブロックは、HD のセットアップ用の ROM を持っている必要が なくなります。 f ALTGX_RECONFIG について詳しくは Stratix IV Device Handbook を参照してください。 DPRIO について詳しくは、SDI MegaCore Function User Guide の章、または AN 587: DPRIO and Multiple Instances SDI を参照してください。 ユーザー・コントロール・ロジック このユーザー・コントロール・ロジックは、SDI レシーバのみとデュプレックス・イ ンスタンスから CDR レシーバ・クロックの RX_CLK を受信し、VCXO のデバイスへの コントロール・ビットでレシーバ・クロックを送信します。 27mhz_gen このモジュールは、SD-SDI のデータを受信するために 27-MHz のパラレル・クロッ クを生成します。SD-SDI 用の sd_data_27mhz パラレル・データをクロックする sd_genclk_27mhz 出力クロックを使用してください。 27mhz_gen モジュールは、以下のコンポーネントで構成されます。 Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation 1–5 使用法 ■ data_valid_monitor モジュール —pll をコントロールするユーザー・ロジック ■ phase_adjust モジュール —pll ベースの data_validout 信号をコントロールするモ ジュール ■ refpll27—FIFO バッファからのる sd_data_27mhz データをクロックする sd_genclock_27mhz クロックを生成する pll ■ FIFO バッファ 図 3 には、27mhz_gen モジュールのブロック図を示します。 図 3. 27mhz_gen モジュールのブロック図 27Mhz_Gen Module sd_genclk_27Mhz data_valid_monitor data_valid_out phase_adjust phase_up phase_down phase_shift refpll27 phase_step phase_up_down fifo0 rdclk sd_data_27Mhz inclk wrclk data serial_refclk rx_clk rx_data 使用法 この項では、Stratix IV GX オーディオ・ビデオ開発ボードでの SDI リファレンス・デ ザインを実証するための要件と関連する手順について説明します。この項では、以 下のトピックが含まれています。 ■ ハードウェアおよびソフトウェア要件 ■ ハードウェア設定 ■ リファレンス・デザインの実行 ■ リファレンス・デザインの使用 ハードウェアおよびソフトウェア要件 デモンストレーションでは、以下のハードウェアとソフトウェアが要求されます。 ■ Stratix IV GX エディションのオーディオ・ビデオ開発キット —Stratix IV GX FPGA 開 発ボードおよび SDI HSMC ■ SDI MegaCore ファンクション ■ Quartus® II ソフトウェア、バージョン 10.0 SP1 Stratix IV GX エディションのオーディオ・ビデオ開発キットを得るには、日本アルテ ラまたは販売代理店にお問い合わせください。 2010 年 12 月 Altera Corporation Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 1–6 使用法 ハードウェア設定 図 4 には、Stratix IV GX FPGA 開発ボードは、SDI HSMC に接続する方法を示していま す。ハイライトされた部分は LED を示しています。 図 4. SDI HSMC に接続する Stratix IV GX FPGA 開発ボード プッシュ・ボタン S2 は、CPU リセット・ボタンとして機能しています。表 1 に、 Stratix IV GX FPGA 開発ボード上の各 LED の機能について説明します。 表 1. Stratix IV GX FPGA 開発ボード上の LED ( その１ ) LED D6, D7 説明 内蔵パターン・ジェネレータの信号規格 [D6, D7] : 00 = SD-SDI, 01 = HD-SDI, 11 = 3G-SDI D8 使用されていない D9 使用されていない D10, D11 SDI IN2 が信号規格を受信 [D10, D11] : 00 = SD-SDI, 01 = HD-SDI, 11 = 3G-SDI D12, D13 SDI IN1 が信号規格を受信 [D12, D13] : 00 = SD-SDI, 01 = HD-SDI, 11 = 3G-SDI D16 SDI IN2 のリット状態 D17 SDI IN2 フレーム・ロック D18 SDI IN2 TRS ロック D19 SDI IN2 アラインメント・ロック D20 SDI IN1 のリット状態 D21 SDI IN1 フレーム・ロック Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation 1–7 使用法 表 1. Stratix IV GX FPGA 開発ボード上の LED ( その２ ) LED 説明 D22 SDI IN1 TRS ロック D23 SDI IN1 アラインメント・ロック 表 2 には、SDI HSMC 上の各 LED の機能について説明します。 表 2. SDI HSMC 上の LED DIP 説明 D1 SDI IN2 が SDI 信号規格を受信 赤 色 = SD-SDI, 橙色 = HD-SDI, 緑色 = 3G-SDI D3 SDI OUT2 が SDI 信号規格を送信 赤 色 = SD-SDI, 橙色 = HD-SDI, 緑色 = 3G-SDI D5 SDI OUT1 が SDI 信号規格を送信 赤 色 = SD-SDI, 橙色 = HD-SDI, 緑色 = 3G-SDI D6 SDI IN1 が SDI 信号規格を受信 赤 色 = SD-SDI, 橙色 = HD-SDI, 緑色 = 3G-SDI 表 3 には、各デュアル・イン・ライン・パッケージ（DIP）スイッチの機能を説明し ます。 表 3. SW3 DIP スイッチ DIP スイッチ 8, 7,6,5 説明 使用されていない 4 1 = パソロジカル SDI チェックフィールド・パターンを選択 3 1= 100% カラー・バー 0= 75% カラー・バー 2, 1 パターン・ジェネレータの信号規格を変更 00 = SD-SDI, 01 = HD-SDI, 11 = 3G-SDI 2010 年 12 月 Altera Corporation Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 1–8 使用法 リファレンス・デザインの実行 リファレンス・デザインを実行するには、最初のボードを設定する必要があります。 ボードを設定するには、以下の手順を実行します。 1. ボードの接続を設定します。 a. FPGA 開発ボード上の HSMA ポートに SDI HSMC を接続します（6 ページの図 4 を参照してください）。 b. FPGA 開発ボードの背面にある DIP スイッチ（SW4）、PCI Express のコントロー ル DIP スイッチ（SW5）、および JTAG コントロール DIP スイッチ（SW6）のス イッチ・コントロール用のボード設定を指定します。表 4 にスイッチ・コン トロール設定に設定と整合しなければなりません。 c. 電源への FPGA 開発ボード（J4）を接続します。 表 4. SW DIP スイッチ・コントロール設定 スイッチ デフォ ルト 回路信号名 説明 MAX_DIP 予約 OFF ON: エンベデッド USB-Blaster ディセーブル OFF SW4 1 2 USB_DISABLEn 3 LCD_PWRMON 4 OFF: エンベデッド USB-Blaster イネーブル ON: MAX II EPM2210 System Controller からド ライブされた LCD （パワーモニあり） OFF: FPGA からドライブされた LCD（パワー モニタなし） ON ON: ファンは ON に強制 FAN_FORCE_ON 5 CLK_SEL 6 OFF: MAX1619 デバイスによって制御される ファン ON ON: 100 MHz クロック・セレクト OFF: SMA 入力クロック・セレクト ON: オン・ボードのオシレータ・イネーブル CLK_ENABLE 7 S4VCCH_SEL 8 S4VCCA_SEL ON ON OFF: オン・ボードのオシレータ・ディセー ブル ON: 1.4 V （デフォールト） ON OFF: 1.5 V ON: 3.3 V （デフォールト） ON OFF: 2.5 V SW5 1 2 3 PCIE_PRSNT2n_× 1 ON: イネーブル ×1 の存在を検出 PCIE_PRSNT2n_× 4 ON: イネーブル ×4 の存在を検出 PCIE_PRSNT2n_× 8 ON: イネーブル ×8 の存在を検出 OFF OFF: ディセーブル ×1 の存在を検出 OFF OFF: ディセーブル ×4 の存在を検出 OFF OFF: ディセーブル ×8 の存在を検出 Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation 1–9 使用法 表 4. SW DIP スイッチ・コントロール設定 スイッチ 4 回路信号名 説明 デフォ ルト MAX_EN 予約 OFF ON: バイパス MAX II CPLD EPM2210 System Controller ON SW6 1 EPM2210_JTAG_E N 2 HSMA_JTAG_EN 3 HSMB_JTAG_EN 4 PCIE_JTAG_EN OFF: MAX II CPLD EPM2210 System Controller イ ン・チェイン ON: バイパス HSMA OFF OFF: HSMA イン・チェイン ON: バイパス HSMB ON OFF: HSMB イン・チェイン ON: バイパス PCI Express ON OFF: 予約 2. QuartusII ソフトウェアを起動します。 d. File メニューの Open Project をクリックし、\<directory>\s4gxsdi.qpf に移動して、 Open をクリックします。 e. Processing メニューで、Start Compilation をクリックします。 3. Quartus II の生成された SRAM オブジェクト・ファイル（.sof） 、 \<directory>\s4gxsdi.sof をダウンロードします。 f. USB-Blaster™ ダウンロード・ケーブルを USB Type-B Connector （J7）の基板に接 続します。 g. Tools メニューで , Programmer をクリックして、基板に \<directory>\s4gxsdi.sof をダウンロードします。ソフトウェアが自動的にコンパイル時にファイルを 検出し、ポップ・アップ・ウィンドウに表示されます。ボードにファイルを ダウンロードするには Start をクリックします。ファイルがポップ・アップ・ ウィンドウに表示されない場合は、Add File をクリックし、 \<directory>\a2gxsdi.sof に移動し、Open をクリックします。 1 このデザインは揮発性です。このデザインをボードに電源が投入されるた びにリロードする必要があります。 ボードを設定したら、以下の項で説明されているさまざまなバリアントを実行する ことができます。 パラレル・ループバック パラレル・ループバックのデモを実行するには、以下の手順を実行します。 1. SDI IN2（BNC J2）のレシーバ入力に SDI 信号発生器を接続します。 2. SDI OUT2（BNC J1）のトランスミッタ出力の SDI 信号アナライザを接続します。 2010 年 12 月 Altera Corporation Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 1–10 使用法 3. パラレル・ループバックのデモが実行されます。LED は、以下の条件を示してい ます。 ■ ■ LED D10 と D11 はレシーバ・シグナルの規格を示しています。 ■ レシーバのフレーム・フォーマットがポート 2 で安定している場合、LED D17 が点灯されます。 ■ 受信ラインのフォーマットがポート 2 で安定している場合、LED D18 が点灯さ れます。 LED D19 は、レシーバのワードがポート 2 でアラインメントされたときに点灯しま す。 図 5 には、LED の条件を示しています。 図 5. パラレル・ループバックのデモ用の LED の条件 D6 D7 D8 D9 D10 D11 D12 D13 D16 D17 D18 D19 D20 D21 D22 D23 さらに、SDI HSMC の LED は、以下の条件を示しています。 ■ LED D1 は、レシーバ・シグナルの規格がポート 2 で検出されたときに点灯しま す。 ■ LED D3 は、トランスミッタ・シグナルの規格をポート 2 で検出されたときに点 灯します。 テスト・パターン・トランスミッタ テスト・パターン・トランスミッタのデモを実行するには、以下の手順を実行しま す。 1. トランスミッタ出力の SDI OUT1（BNC J8）に SDI 信号アナライザを接続します。 LED は、以下の条件を示しています。 ■ LED D6 および D7 はトランスミッタのポート 1 を通して送信する内部パターン・ ジェネレータ信号規格を示します（10 ページの図 6 を参照してください） 。 図 6. テスト・パターン・トランスミッタのデモ用の LED の条件 D6 D7 D8 D9 D10 D11 D12 D13 D16 D17 D18 D19 D20 D21 D22 D23 ■ LED D5 は、SDI HSMC に、ポート 1 のトランスミッタの信号規格を示すために点 灯します。 2. SDI 信号アナライザの結果を確認します。 Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation 1–11 使用法 レシーバ レシーバのデモを実行するには、以下の手順を実行します。 1. SDI IN1（BNC J9）のレシーバ入力に SDI 信号発生器を接続します。 2. レシーバのデモが実行されます。LED は、以下の条件を示しています。 ■ LED D12 と D13 は、レシーバ信号の規格を示しています。 ■ レシーバのフレーム・フォーマットがポート 1 で安定している場合、LED D21 が点灯されます。 ■ 受信ラインのフォーマットがポート 1 で安定している場合 LED D22 が点灯され ます。 ■ LED D23 は、レシーバのワードがポート 1 でアラインメントされたときに点灯 します。 図 7 に、LED の条件を示しています。 図 7. レシーバのデモ用の LED の条件 D6 D7 D8 D9 D10 D11 D12 D13 D16 D17 D18 D19 D20 D21 D22 D23 さらに、SDI HSMC 上の LED D6 は、レシーバの信号規格をポート 1 で検出された ときに点灯されます。 シリアル・ループバック シリアル・ループバックのデモを実行するには、以下の手順を実行します。 1. レシーバ入力 SDI IN1（BNC J9）にトランスミッタ出力 SDI OUT1（BNC J8）を 接続します。 2. シリアルループバックのデモが実行されます。LED は、以下の条件を示していま す。 2010 年 12 月 ■ LED D6 と D7 は、トランスミッタのポート 1 を介して伝送する内部パターン・ ジェネレータの信号規格を示しています。 ■ LED D12 と D13 のフラッシュは、レシーバ信号の規格を示します。 ■ レシーバのフレーム・フォーマットがポート 1 で安定している場合、LED D21 が点灯されます。 ■ 受信ラインのフォーマットはポート1で安定している場合LEDはD22が点灯され ます。 ■ LED D23 は、レシーバの単語がポート 1 でアラインメントされたときに点灯し ます。 Altera Corporation Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 1–12 使用法 図 8 に、LED の条件を示しています。 図 8. テスト・パターン・トランスミッタのデモ用の LED の条件 D6 D7 D8 D9 D10 D11 D12 D13 D16 D17 D18 D19 D20 D21 D22 D23 さらに、SDI HSMC 上の LED は、以下の条件を示しています。 ■ LED D5 は、トランスミッタの信号の規格がポート 1 で検出されたときに点灯さ れます。 ■ LED D6 は、レシーバ信号の規格はポート 1 で検出されたときに点灯されます。 リファレンス・デザインの使用 SD-SDI 規格を使用している場合は、SD-SDI のデータを受信するために、27-MHz ク ロックを生成する 27mhz_gen モジュールでリファレンス・デザインを使用します。 図 9 に、SD- SDI のパラレル・データを受信するために 27 MHz のクリーンなクロッ クを生成する 27mhz_gen モジュールを使用する方法を示しています。27mhz_gen モ ジュールから 27-MHz のクロックと SD-SDI パラレル・データは SDI 全二重インスタ ンスのトランスミッタに接続し、監視のためのサードパーティに送信します。 図 9. リファレンス・デザインによる 27mhz_gen モジュール Serial Data (Output) SDI Duplex 27mhz_gen sdi_tx Serial Data (Input) sdi_rx rx_clk rx_clk sd_genclk_27mhz tx_pclk rxdata rxdata sd_data_27mhz txdata rx_data_valid_out tx_serial_refclk 2 ‘b00 tx_std rx_std rx_status rx_data_valid_out clk_148_5Mhz rx_std rx_status rx_serial_refclk rx_serial_refclk 148.5 MHz SD-SDI 規格を使用している場合は、GENERATE_SD_27MHZ_CLK のパラメータをコント ロールするために以下のコードを入力します。 GENERATE_SD_27MHZ_CLK =1'b1 通常の SDI の動作を使用している場合は、GENERATE_SD_27MHZ_CLK のパラメータを コントロールするために次のコードを入力します。 Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation 1–13 結論 GENERATE_SD_27MHZ_CLK =1'b0 1 定通常の SDI の動作用にコンパイルする場合は、以下のラインからバック・スラッ シュを削除します。 //define clk_148_p 結論 このアプリケーション・ノートでは、Stratix IV GX FPGA 開発ボードと SDI HSMC で SDI リファレンス・デザインを使用する方法を提供しています。アルテラ FPGA デザ インへの統合する SDI MegaCore ファンクションを評価するために議論された異なる バリアントを使用することができます。 2010 年 12 月 Altera Corporation Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 1–14 改訂履歴 改訂履歴 表 5 に、このアプリケーション・ノートの改訂履歴を示します。 表 5. 改訂履歴 日付 バー ジョン 変更内容 ■ 27mhz_gen モジュールに関する情報を追加。 2010 年 12 月 1.2 2010 年 7 月 1.1 3 ページの図 2 およびデザイン・ファイルを更新。 2009 年 12 月 1.0 初版。 ■ デザイン・ファイルを更新。 Stratix IV デバイスのシリアル・デジタル・インタフェースのリファレンス・デザイン 2010 年 12 月 Altera Corporation