Stratix V デバイスのコンフィギュレーション、デザインのセ

9.Stratix V デバイスのコンフィギュレーション、デザインのセ
キュリティ、およびリモート・システム・アップグレード
December 2010
AIIGX51008-4.0
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際
には、最新の英語版で内容をご確認ください。
SV51010-1.3
この章では、Stratix® V でサポートされているコンフィギュレーション手法、必要な
コンフィギュレーション手法の実行方法、およびピン設定について説明します。ま
た、この章では、デバイスをコンフィギュレーションするさまざまな方法を検討し
て、Stratix V デバイスのデザイン・セキュリティおよびリモート・システム・アップ
グレード機能を説明しています。
この章は、以下の項で構成されています。
■
9-2 ページの「コンフィギュレーション機能」
■
9-2 ページの「パワー・オン・リセット回路およびコンフィギュレーション・ピ
ン電源電圧」
■
9-4 ページの「コンフィギュレーション・シーケンス」
■
9-7 ページの「コンフィギュレーション手法」
■
9-9 ページの「ファースト・パッシブ・パラレル・コンフィギュレーション」
■
9-17 ページの「アクティブ・シリアル・コンフィギュレーショ（シリアル・コン
フィギュレーション・デバイス）」
■
9-30 ページの「パッシブ・シリアル・コンフィギュレーション」
■
9-37 ページの「JTAG コンフィギュレーション」
■
9-41 ページの「デバイス・コンフィギュレーション・ピン」
■
9-45 ページの「コンフィギュレーション・データの復元」
■
9-47 ページの「リモート・システム・アップグレード」
■
9-58 ページの「デザイン・セキュリティ」
Stratix V デバイスは、SRAM セルを使用してコンフィギュレーション・データを格納
します。SRAM は揮発性のため、電源が投入されるたびに Stratix IV デバイスにコン
フィギュレーション・データをダウンロードする必要があります。Stratix IV デバイ
スは、4 種類のコンフィギュレーション手法のいずれか 1 つを使用してコンフィギュ
レーションできます。
■
ファスト・パッシブ・パラレル（FPP）(×8、×16、および ×32)
■
アクティブ・シリアル（AS）(×1 および ×4)
■
パッシブ・シリアル（PS）
■
JTAG
すべてのコンフィギュレーション手法では、外部コントローラ（MAX®II デバイスま
たはマイクロプロセッサなど）、コンフィギュレーション・デバイス、またはダウン
ロード・ケーブルを使用します。コンフィギュレーション機能について詳しくは、92 ページの「コンフィギュレーション機能」を参照してください。
© 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off.
and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at
www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but
reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any
information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Subscrib
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–2
よびリモート・システム・アップグレード
コンフィギュレーション機能
Stratix V デバイスは、圧縮復元、デザイン・セキュリティ、およびリモート・システ
ム・アップグレード機能を提供しています。Stratix V デバイスは、圧縮されたコン
フィギュレーション・ビットストリームを受信して、このデータをリアルタイムで
復元することができるため、必要なメモリおよびコンフィギュレーション時間を低
減します。コンフィギュレーション・ビットストリーム暗号化を使用した Stratix V
のデザイン・セキュリティは、ユーザーのデザインを保護します。リモート・シス
テム・アップグレード機能を使用して、Stratix V デザインに対して遠隔地からのリア
ルタイム・システム・アップグレードを行うことができます。
表 9-1 に、各コンフィギュレーション手法で使用可能なコンフィギュレーション機
能をリストします。
表 9-1. Stratix V デバイスのコンフィギュレーション機能
コンフィギュレーション
手法
復元
デザイン・セキュリティ
リモート・システム・
アップグレード
v (1)
v (1)
—
AS (×1, ×4)
v
v
v
PS
v
v
—
JTAG
—
—
—
FPP (×8, ×16, ×32)
表 9-1 の注 :
(1) これらのコンフィギュレーション手法では、ホスト・システムは異なる DCLK-to-DATA[] の比を調
整 しなければなりません。詳しくは、 9-9 ページの「ファースト・パッシブ・パラレ
ル・コンフィギュレーション」を参照してください。
パワー・オン・リセット回路およびコンフィギュレーション・ピ
ン電源電圧
以降の項では、パワー・オン・リセット (POR) 回路およびコンフィギュレーション・
ピン電源電圧について説明します。
POR 遅延の仕様
POR 遅延は、POR 回路によりモニターされたすべての電源品が nSTATUS が High にリ
リースされて、デバイスがコンフィギュレーションを開始するときに、最小推奨動
作電圧に達する時間の間の遅延と定義されます。
f POR 遅延について詳しくは、
「Stratix V デバイスのホット・ソケットおよびパワー・オ
ン・リセット」の章を参照してください。
表 9-2 には、ファストおよび標準の POR 遅延の仕様をリストします。
表 9-2. ファストおよび標準の POR 遅延の仕様 ( 注 1)
POR 延長
ファスト
標準
最小値
最大値
4 ms
12 ms
100 ms
300 ms
表 9-2 の注 :
(1) 7 ページの表 9-4 で説明されるように MSEL 設定に基づいて POR 遅延を選択することができま
す。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
パワー・オン・リセット回路およびコンフィギュレーション・ピン電源電圧
9–3
パワー・オン・リセット回路
POR 回路は、電源投入時に電源電圧レベルが安定するまでシステム全体をリセット
状態に維持します。電源投入後に POR 回路によってモニターされているすべての電
源電圧がデバイスの POR トリップ・ポイントを上回るまで、nSTATUS を解放しませ
ん。電源投入時に、任意の POR 回路によってモニターされているすべての電源電圧
がホット・ソケット回路のスレッショルド・レベルよりも下回る場合にブラウン・
アウトが発生します
f POR 回路によってモニターされいてる電源電圧について詳しくは、
「Stratix V デバイス
のホット・ソケットおよびパワー・オン・リセット」の章を参照してください。
VCCPGM ピン
Stratix V デバイスは、すべての専用コンフィギュレーション・ピンおよび兼用ピンの
ための電源 VCCPGM を提供しています。サポートされているコンフィギュレーション
電圧は、1.8、2.5、および 3.0 V です。
すべての専用コンフィギュレーション入力ピン、専用コンフィギュレーション出力
ピン、専用コンフィギュレーション双方向ピン、およびコンフィギュレーションに
使用する兼用ピンに電力を供給するために、VCCPGM ピンを使用します。コンフィ
ギュレーション入力バッファは、Stratix V デバイスで電源ラインを通常の I/O バッ
ファと共有する必要がなくなります。
コンフィギュレーション中、コンフィギュレーション入力ピンの動作電圧は、I/O バ
ンク電源 VCCIO から独立しています。したがって、VCCIO のコンフィギュレーション電
圧の制約は Stratix V デバイスでは必要ありません。
f コンフィギュレーション・ピンについて詳しくは、「Stratix V デバイスのファミリ・
ピンの接続ガイドライン」を参照してください。
VCCPD ピン
Stratix V デバイスには、専用のプログラミング電源 VCCPD がありますが、これは I/O
プリドライバおよび JTAG I/O ピン（TCK、TMS、TDI、TDO および TRST）に電源を供給
するために 3.0 V または 2.5 V に接続する必要があります。
1
VCCIO は、VCCIO と等しいかそれ以上でなければなりません。VCCIO は 3.0 V に設定される
場合、VCCPD は 3.0 V にパワーアップする必要があります。バンクの VCCIO は 2.5 V ま
たは以下に駆動される場合、VCCPD は 2.5 V にパワーアップする必要があります。こ
れは VCCPD と VCCIO ピンが含まれているすべてのバンクに適用されます。
コンフィギュレーション・ピン電源電圧について詳しくは、9-41 ページの「デバイ
ス・コンフィギュレーション・ピン」を参照してください。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–4
よびリモート・システム・アップグレード
コンフィギュレーション・シーケンス
次の項では、FPP、AS、および PS 手法用の一般的なコンフィギュレーション・プロ
セスについて説明します。
電源投入
設定プロセスを開始するには、適切な電圧レベルに POR 回路によってモニターされ
るすべての電源電圧を完全にパワーアップする必要があります。コンフィギュレー
ションの成功を確認するように、電源電圧は指定されたランプアップ時間仕様内に
一定に上昇しなければなりません。
1
VCCPGM および VCCPD が含まれているすべての電源電圧は、ランプアップ時間仕様内の 0 V
から希望の電圧レベルまで上昇しなければなりません。これらの電源がこの規定時
間内に上昇しない場合、Stratix V デバイスは正しくコンフィギュレーションされませ
ん。システムが指定されたランプアップ時間仕様内に電源を上昇していない場合は、
すべての電源が安定するまで nCONFIG を Low に保持する必要があります。
f ランプアップ時間仕様について詳しくは、「Stratix V デバイスのホット・ソケットお
よびパワー・オン・リセット」の章を参照してください。
リセット
電源投入後には、Stratix V デバイスで POR が実行されます。POR 遅延は、MSEL の設
定によって異なります。POR の間、デバイスはリセットされ、nSTATUS が Low に保
持され、コンフィギュレーション RAM ビット、およびすべてのユーザー I/O ピンが
トライ・ステートになります。デバイスが正常に POR を終了すると、デバイスがコ
ンフィギュレーションされるまですべてのユーザー I/O ピンはトライ・ステートを維
持します。
nCONFIG が Low のとき、デバイスはリセット状態です。デバイスはリセット状態を終
了するとき、オープン・ドレインの nSTATUS ピンをリリースするように、nCONFIG が
ロジック High レベルにあります。nSTATUS が解放されると、プルアップ抵抗によっ
て High にプルアップされてそして、デバイスはコンフィギュレーション・データを
受信可能な状態になります。すべてのユーザー I/O ピンは、コンフィギュレーション
の実行前および実行中にトライ・ステートとなります。電源投入時およびコンフィ
ギュレーション中に nIO_pullup が Low にドライブされた場合、ユーザー I/O ピンお
よび兼用 I/O ピンはウィーク・プルアップ抵抗を持ち、（POR 後の）コンフィギュ
レーションの実行前および実行中にオンになります。nIO_pullup が High にドライブ
された場合、ウィーク・プルアップ抵抗はディセーブルされます。
遅延仕様について詳しくは、9-2 ページの「POR 遅延の仕様」を参照してください。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション・シーケンス
9–5
コンフィギュレーション
コンフィギュレーション・ステージが開始されるようにロジック High レベルで
nCONFIGおよびnSTATUSの両方をディアサートする必要があります。PS およびFPP コン
フィギュレーション手法では、デバイスは、DATA ピンでコンフィギュレーション・
データを受信し、DCLK ピンでクロック・ソースを受信します。このコンフィギュ
レーション・データは、DCLK の立ち上がりエッジで Stratix V デバイスにラッチされ
ます。AS コンフィギュレーション手法では、AS_DATA[] ピンでコンフィギュレー
ション・データを受信し、DCLK ピンでクロック・ソースを駆動します。そしてその
コンフィギュレーション・データは、DCLK の立ち下がりエッジで Stratix V デバイス
にラッチされます。
Stratix V デバイスは、すべてのコンフィギュレーション・データを正常に受信する
と、プルアップ抵抗で High にプルアップされた CONF_DONE ピンを解放します。
CONF_DONE の Low から High への遷移は、コンフィギュレーションが完了し、デバイス
の初期化を開始できることを示します。FPP および PS コンフィギュレーション手法
では、コンフィギュレーションの終了時に DCLK をフローティング状態にしないよう
にする必要があります。これらを High か Low のいずれかボードで都合が良い方にド
ライブしなければなりません。
1
FPP および PS コンフィギュレーション手法では、DCLK には最大周期はありません。こ
れは DCLK を無制限に Low に保持することによってコンフィギュレーションを停止で
きることを意味します。コンフィギュレーションを再開するには、外部ホストは最
初の DCLK の立ち上がりエッジを送信する前に、DATA[] ピンにデータを供給しなけれ
ばなりません。
コンフィギュレーション・エラー
AS コンフィギュレーション手法では、Auto-restart configuration after error オプション
(Quartus® II ソフトウェアの Device and Pin Options ダイアログ・ボックスの General タ
ブで選択可能 ) がオンの場合、Stratix V デバイスは指定された時間（tSTATUS で示さ
れる）の後に nSTATUS を解放し、コンフィギュレーションを再試行します。このオ
プションがオフになっている場合、または外部コントローラ付きの PS か FPP コン
フィギュレーション手法を使用する場合は、コンフィギュレーションを再開するに
はシステムが nSTATUS でエラーを監視し、nCONFIG で Low から High への信号を送信
する必要があります。
初期化
Stratix V デバイスでは、初期化は、CONF_DONE が High に達してから開始されます。
FPP および PS コンフィギュレーション手法では、両方の非圧縮および圧縮コンフィ
ギュレーション・データはデバイスの初期化を開始するために、Stratix V デバイスに
最後のコンフィギュレーション・バイトが送信されると２つの DCLK 立ち下がりエッ
ジが必要です。
初期化クロック・ソースは内部オシレータの CLKUSR または DCLK からです。デフォ
ルトでは、内部オシレータが初期化用のクロック・ソースです。内部オシレータを
使用する場合、Stratix V デバイスは、自身で初期化を正しく実行するのに必要なク
ロック・サイクルを供給します。
表 9-3 には、初期化クロック・ソース・オプション、適用可能なコンフィギュレー
ション手法、および最大周波数をリストします。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–6
よびリモート・システム・アップグレード
表 9-3. 初期化クロック・ソース・オプションおよび最大周波数
初期化クロック・
ソース・オプション
内蔵オシレータ
CLKUSR
コンフィギュレーショ
ン手法
最大周波数
AS、PS、FPP
12.5 MHz
AS、PS、FPP (2)
125 MHz
クロック・サイクルの最小
数 (1)
17,408(3)
表 9-3 の注 :
(1) デバイスの初期化に必要なクロック・サイクルの最小数です。
(2) 初期化時計ソースとして CLKUSR をイネーブルするには、Quartus II ソフトウェアの Device and Pin
Options ダイアログ・ボックスの General パネルから Enable user-supplied start-up clock (CLKUSR) オプ
ションをオンにしてください。
(3) この情報は暫定仕様です。
1
初期化クロック・ソースとしてオプションの CLKUSR ピンが使用されて、nCONFIG が
デバイスの初期化中に Low にプルダウンされてコンフィギュレーションを再開する
場合は、nSTATUS が Low そして High になるまで、CLKUSR または DCLK がトグルし続
けるようにする必要があります。
CLKUSR には、複数のデバイスの初期化を同期させたり、初期化を遅らせるといった
柔軟性を得ることが提供されています。初期化中に CLKUSR ピンにクロックを供給し
ても、コンフィギュレーション・プロセスには影響しません。CONF_DONE が High に
遷移した後、tCD2CU の規定時間後に CLKUSR または DCLK がイネーブルされます。この
期間の経過後、Stratix V デバイスは正しく初期化を実行して tCD2UMC パラメータで指
定されたユーザー・モードに入るためにクロック・サイクルの最小数を必要としま
す。　ユーザー・モード
初期化が完了すると、Stratix V デバイスはユーザー・モードに入ります。オプション
の INIT_DONE ピンをイネーブルすることによって、初期化ステージの終了をモニ
ターすることができます。イネーブルされている場合、INIT_DONE の Low から High
への遷移は、デバイスが初期化を完了すること、およびユーザー・モードに入った
ことを示します。このモードでは、デザインが実行されます。ユーザー I/O ピンに
ウィーク・プルアップ抵抗がなくなり、デザインで割り当てられたとおりに機能し
ます。
1
コンフィギュレーション・ステージまたはユーザー・モード動作中に、nCONFIG ピン
で Low パルスを設定することによって、リコンフィギュレーションを始めることが
できます。パルスは最小 tCFG Low パルス幅を満たす必要があります。nCONFIG が Low
にプルダウンされると、nSTATUS と CONF_DONE も Low にプルダウンし、すべての I/O
ピンがトライ・ステートになります。nCONFIG および nSTATUS がロジック High レベ
ルに復帰すると、リコンフィギュレーションが開始されます。nCONFIG および
nSTATUS がロジック High レベルに復帰すると、リコンフィギュレーションが開始され
ます。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション手法
9–7
コンフィギュレーション手法
以下の項では、Stratix V デバイスのコンフィギュレーション手法について説明しま
す。
MSEL ピンの設定
表 9-4 に示すように、コンフィギュレーション手法を選択するには、Stratix V デバイ
スの MSEL ピンを High または Low にドライブします。MSEL 入力バッファは、VCCPGM
電源で駆動されます。アルテラでは、MSEL ピンを VCCPGM および GND を接続すること
を推奨しています。POR およびリコンフィギュレーション中、MSEL ピンがロジック
Low またはロジック High と判定されるには、それぞれ LVTTL VIL レベルまたは VIH レ
ベルであることが必要です。
1
不正なコンフィギュレーション手法の検出の問題を回避するために、MSEL ピンを
VCCPGM および GND にプルアップ抵抗またはプルダウン抵抗なしで接続してください。
MSEL ピンをマイクロプロセッサや他のデバイスでドライブしてはなりません。
表 9-4 に 、Stratix V デバイスのコンフィギュレーション手法をリストします。
表 9-4. Stratix V デバイスのコンフィギュレーション手法 ( その１ )
圧縮復元機能
デザイン・セ
キュリティ機能
コンフィギュ
レーション電圧
規格 (V) (2)
ディセーブル
ディセーブル
1.8/2.5/3.0
ディセーブル
イネーブル
1.8/2.5/3.0
ディセーブル
オプション (1)
1.8/2.5/3.0
ディセーブル
ディセーブル
1.8/2.5/3.0
ディセーブル
ディセーブル
1.8/2.5/3.0
ディセーブル
オプション (1)
1.8/2.5/3.0
ディセーブル
ディセーブル
1.8/2.5/3.0
ディセーブル
ディセーブル
1.8/2.5/3.0
ディセーブル
オプション (1)
1.8/2.5/3.0
PS
オプション (1)
オプション (1)
1.8/2.5/3.0
AS (×1, ×4) (3)
オプション (1)
オプション (1)
3.0
コンフィギュレーション
手法
FPP ×8
FPP ×16
FPP ×32
2011 年 5 月
Altera Corporation
POR 遅延 (5)
MSEL[4..0]
ファスト
10100
スタンダード
11000
ファスト
10101
スタンダード
11001
ファスト
10110
スタンダード
11010
ファスト
00000
スタンダード
00100
ファスト
00001
スタンダード
00101
ファスト
00010
スタンダード
00110
ファスト
01000
スタンダード
01100
ファスト
01001
スタンダード
01101
ファスト
01010
スタンダード
01110
ファスト
10000
スタンダード
10001
ファスト
10010
スタンダード
10011
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–8
よびリモート・システム・アップグレード
表 9-4. Stratix V デバイスのコンフィギュレーション手法 ( その２ )
コンフィギュレーション
手法
圧縮復元機能
デザイン・セ
キュリティ機能
コンフィギュ
レーション電圧
規格 (V) (2)
POR 遅延 (5)
MSEL[4..0]
JTAG ベースのコンフィギュ
レーション (4)
ディセーブル
ディセーブル
—
—
(6)
表 9-4 の注 :
(1) この機能をイネーブルすること、またはディセーブルすることを選択できます。
(2) コンフィギュレーション中にすべてのコンフィギュレーション・ピンをパワー・アップする VCCPGM 電源に適用された VCCPGM で
す。
(3) AS コンフィギュレーション手法は、リモート・システム・アップデート機能をサポートします。リモート・システム・アップ
デート機能について詳しくは、9-47 ページの「リモート・システム・アップグレード」を参照してください。
(4) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つまり MSEL ピンの設定は無
視されます。JTAG ベースのコンフィギュレーションは、デザイン・セキュリティまたは復元機能をサポートしません。
(5) POR 遅延の仕様について詳しくは、9-2
ページの「POR 遅延の仕様」を参照してください。
(6) MSEL ピンをフローティング状態のままにしなく、VCCPGM または GND に直接接続してください。これらのピンは、生産時に使用さ
れる JTAG 以外のコンフィギュレーション手法をサポートします。アルテラは、JTAG コンフィギュレーションしか使用しない場
合は、MSEL ピンを GND に接続することを推奨しています。
ロウ・バイナリ・ファイル・サイズ
POR 遅延仕様について詳しくは、9-2 ページの「POR 遅延の仕様」を参照してくださ
い。
表 9-5 に、Stratix V デバイスの非圧縮ロウ・バイナリ・ファイル（.rbf）のサイズを
リストします。
表 9-5. Stratix V デバイスの非圧縮 .rbf のサイズ ( 注 1)
ファミリ
Stratix V GX
Stratix V GT
Stratix V GS
Stratix V E
デバイス
コンフィギュレーション .rbf サイズ ( ビット )
5SGXA3
139,255,840
5SGXA4
139,255,840
5SGXA5
266,599,584
5SGXA7
266,599,584
5SGXA9
387,394,048
5SGXAB
387,394,048
5SGXB5
266,798,896
5SGXB6
266,798,896
5SGTC5
266,035,472
5SGTC7
266,035,472
5SGSD2
93,080,448
5SGSD3
93,080,448
5SGSD4
209,935,224
5SGSD5
209,935,224
5SGSD6
266,798,896
5SGSD8
266,798,896
5SEE9
387,394,048
5SEEB
387,394,048
表 9-5 の注 :
(1) これらの値は暫定仕様です。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
ファースト・パッシブ・パラレル・コンフィギュレーション
9–9
表 9-5 のデータは、デザインをコンパイルする前のファイル・サイズの見積りにの
み使用してください。16 進（.hex）フォーマットや表形式テキスト・ファイル（.ttf）
フォーマットなど、コンフィギュレーション・ファイル形式ごとにファイル・サイ
ズが異なります。コンフィギュレーション・ファイルのタイプおよびファイル･サイ
ズについては、Quartus II ソフトウェアを参照してください。ただし、Quartus II ソフ
トウェアの特定のバージョンでは、同じデバイスを対象としたデザインの非圧縮コ
ンフィギュレーション・ファイルのサイズは同じになります。圧縮を使用した場合、
圧縮率はデザインに依存するため、ファイル・サイズはコンパイルするたびに変わ
る可能性があります。
f デバイスのコンフィギュレーション・オプションの設定またはコンフィギュレー
ション・ファイルの生成について詳しくは、「 Device Configuration Options」および
「Configuration Handbook Vol 2」の「 Configuration File Formats」の章を参照してくださ
い。
ファースト・パッシブ・パラレル・コンフィギュレーション
外部ホストを使用した FPP コンフィギュレーションは、Stratix V デバイスをコンフィ
ギュレーションする最速の方法です。FPP には、複数のデータ幅の 8 ビット、16
ビット、および 32 ビットでサポートされています。Stratix V デバイスの FPP コン
フィギュレーションは、MAXII デバイス、またはマイクロプロセッサなどのインテリ
ジェント・ホストを使用して実行できます。外部ホストでは、フラッシュ・メモリな
どのストレージ・デバイスからターゲットの Stratix V デバイスへのコンフィギュ
レーション・データの転送を制御することができます。コンフィギュレーション・
データは、.rbf、.hex、または .ttf フォーマットで保存できます。したがって、データ
をフラッシュ・メモリからフェッチしてデバイスに送信するといったコンフィギュ
レーション・ステージを制御するデザインを MAX II デバイスに格納する必要があり
ます。
MAX II デバイスの MAX II パラレル・フラッシュ・ローダ（PFL）機能は、TAG インタ
フェースを介して CFI フラッシュ・メモリ・デバイスをプログラムする効率的な方法
を提供します。また、PFL はフラッシュ・メモリ・デバイスからコンフィギュレー
ション・データを読み出すためにコントローラとして動作して、Stratix V デバイスを
コンフィギュレーションします。PFL 機能では、PS および FPP 両方のコンフィギュ
レーション手法がサポートされます。
f PFL について詳しくは、
「 Parallel Flash Loader Megafunction User Guide」を参照してくだ
さい。
1
2011 年 5 月
Altera Corporation
FPP コンフィギュレーションには、両方の非圧縮および圧縮コンフィギュレーショ
ン・データはデバイスの初期化を開始するために、CONF_DONE が High になると２つ
の DCLK 立ち下がりエッジが必要です。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–10
よびリモート・システム・アップグレード
FPP コンフィギュレーション用の DCLK-to-DATA[] の比
FPP コンフィギュレーションでは、デザイン、セキュリティ、圧縮、またはその両
方の機能を有効に異なる DCLK-to-DATA[] の比を必要とします。表 9-6 は、それぞれ
の組み合わせの DCLK-to-DATA[] の比を示しています。
表 9-6. DCLK-to-DATA[] の比 ( 注 1)
コンフィギュ
レーション手法
FPP ×8
FPP ×16
FPP ×32
デザイン・セキュリ
ティ
復元
DCLK-to-DATA[] の
比
ディセーブル
ディセーブル
1
ディセーブル
イネーブル
1
イネーブル
ディセーブル
2
イネーブル
イネーブル
2
ディセーブル
ディセーブル
1
ディセーブル
イネーブル
2
イネーブル
ディセーブル
4
イネーブル
イネーブル
4
ディセーブル
ディセーブル
1
ディセーブル
イネーブル
4
イネーブル
ディセーブル
8
イネーブル
イネーブル
8
表 9-6 の注 :
(1) DCLK-to-DATA[] の比に応じて、ホストは、r 倍を bps、または WPS のデータ・レートの DCLK 周波数
を送信する必要があります。例えば、FPP ×16 の DCLK-to-DATA[] の比が 2 の場合、DCLK の周波数は、
WPS の 2 倍のデータ・レートをする必要があります。Stratix V デバイスは、コンフィギュレーショ
ン・データを復号化して復元するのに追加クロック・サイクルを使用します。
1
DCLK-to-DATA[] の比は 1 より大きい場合、コンフィギュレーションの終了時に最終
データが Stratix V デバイスにラッチされた後でのみ DCLK (DCLK-to-DATA[] の比 – 1) ク
ロック・サイクルが停止できます。
図 9-1 に、シングル・デバイス・コンフィギュレーションでの Stratix V デバイスと
MAX II デバイス間のコンフィギュレーション・インタフェース接続を示します。
図 9-1. 外部ホストを使用したシングル・デバイス FPP コンフィギュレーション
Memory
ADDR DATA[7..0]
VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
Stratix V Device
MSEL[4..0]
(3)
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
GND
nCEO
N.C. (2)
DATA[31..0] (4)
nCONFIG
DCLK
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
ファースト・パッシブ・パラレル・コンフィギュレーション
9–11
図 9-1. 外部ホストを使用したシングル・デバイス FPP コンフィギュレーション
図 9-1 の注 :
(1) Stratix V デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスお
よび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、
VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。
(2) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユー
ザー I/O ピンとして使用できます。
(3) MSEL ピンの設定は、各データ幅、コンフィギュレーション電圧規格および POR 時間によって異なり
ます。MSEL を接続するには、 7 ページの表 9-4 を参照してください。.
(4) FPP ×8 を使用する場合、DATA[7..0] を使用してください。FPP ×16 を使用する場合、DATA[15..0] を
使用してください。
FPP マルチ・デバイスのコンフィギュレーション
FPP マルチ装置構成のために、コンフィギュレーション・データの異なるセット ( 複
数の SRAM オブジェクト・ファイル [.sof]）、または同じコンフィギュレーション・
データ ( 単一の .sof) ですべてのデバイスを設定できます。いずれの場合も、
nCONFIG、nSTATUS、DCLK、DATA[]、CONF_DONE ピンは、チェイン内のすべてのデバイ
スに接続されます。DCLK ラインとデータ・ラインがデバイス 4 個ごとにバッファリ
ングされるようにします。これは、シグナル・インテグリティを確実にし、クロッ
ク・スキュー問題を回避することを確保します。
すべてのデバイスの CONF_DONE および nSTATUS ピンは連結されているため、すべて
のデバイスは同時に初期化され、ユーザー・モードに入ります。いずれかのデバイ
スがエラーを検出した場合、チェイン全体のコンフィギュレーションを停止して、
全てのデバイスをリコンフィギュレーションする必要があります。例えば、最初の
デバイスが nSTATUS でエラーを示すと、nSTATUS ピンを Low にプルダウンしてチェ
インをリセットします。この動作はシングル・デバイスでエラーを検出するのに似て
います。
1
FPP マルチ・デバイス・コンフィギュレーションには、チェイン内の全てのデバイス
は同じデータ幅でなければなりません。FPP ×32 を使用する場合、チェイン内のすべ
てのデバイスは、FPP ×32 のコンフィギュレーション手法を使用する必要がありま
す。そして、FPP ×8 を使用する場合、FPP ×8 をサポートしている他の FPGA デバイス
で Stratix V デバイスを使用することができます。
図 9-2 は、両方のデバイスが異なるコンフィギュレーション・データ（複数の .sof）
のセットを受信するとき、MAX II デバイスを使用して複数のデバイスを設定する方
法を示しています。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–12
よびリモート・システム・アップグレード
図 9-2. 両方のデバイスが異なるコンフィギュレーション・データのセットを受信するときのマルチ・デバイ
ス PS コンフィギュレーション
Memory
VCCPGM (1) VCCPGM (1)
ADDR DATA[7..0]
10 kΩ
10 kΩ
Stratix V Device 1
MSEL[4..0]
Stratix V Device 2
nCE
(2)
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
MSEL[4..0]
(2)
CONF_DONE
nSTATUS
nCEO
nCEO
nCE
N.C.
GND
DATA[31..0] (4)
DATA[31..0] (4)
nCONFIG
nCONFIG
DCLK
DCLK
図 9-2 の注 :
(1) Stratix V デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスおよび外部ホスト上の I/O の
VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、VCCPGM ですべてのコンフィギュレーション・システム
I/O を電源投入することを推奨しています。
(2) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用で
きます。
(3) MSEL ピンの設定は、各データ幅と POR 遅延によって異なります。MSEL を接続するには、 7
さい。
ページの表 9-4 を参照してくだ
(4) FPP ×8 を使用する場合、DATA[7..0] を使用してください。FPP ×16 を使用する場合、DATA[15..0] を使用してください。チェ
イン内の全てのデバイスは同じデータ幅でなければなりません。
図 9-2 には、複数デバイスのコンフィギュレーション・チェイン内の最初のデバイ
スがコンフィギュレーションを完了した後、その nCEO ピンは Low にドライブされ、
2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイスがコンフィギュ
レーションを開始することを示します。チェイン内の 2 番目のデバイスは、1 クロッ
ク・サイクル以内にコンフィギュレーションを開始するため、2 番目のデバイスへの
データの転送先は MAX II デバイスまたはマイクロプロセッサには分かりません。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
ファースト・パッシブ・パラレル・コンフィギュレーション
9–13
図 9-3 に、両方の Stratix V デバイスが同じコンフィギュレーションデータ（単一の
.sof）を受信する時の複数デバイスの FPP コンフィギュレーション設定を示します。
図 9-3. 外部ホストによる両方デバイスが同じデータを受信するときのマルチ・デバイス FPP コンフィギュ
レーション
Memory
VCCPGM (1) VCCPGM (1)
ADDR DATA[7..0]
10 kΩ
Stratix V Device 1
10 kΩ
MSEL[4..0]
Stratix V Device 2
(3)
MSEL[4..0]
CONF_DONE
External Host
(MAX II Device or
Microprocessor)
nSTATUS
nCE
(3)
CONF_DONE
nCEO
nSTATUS
nCE
N.C. (2)
GND
nCEO
N.C. (2)
GND
DATA[31..0] (4)
DATA[31..0] (4)
nCONFIG
nCONFIG
DCLK
DCLK
図 9-3 の注 :
(1) Stratix V デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスおよび外部ホスト上の I/O の
VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、VCCPGM ですべてのコンフィギュレーション・システム
I/O を電源投入することを推奨しています。
(2) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用で
きます。
(3) MSEL ピンの設定は、各データ幅と POR 遅延によって異なります。MSEL を接続するには、 7
さい。
ページの表 9-4 を参照してくだ
(4) FPP ×8 を使用する場合、DATA[7..0] を使用してください。FPP ×16 を使用する場合、DATA[15..0] を使用してください。チェ
イン内の全てのデバイスは同じデータ幅でなければなりません。
図 9-3 には、両方の nCE ピンは GND に接続されているため、コンフィギュレーショ
ンはチェイン内の両方のデバイスは同時に開始と完了され、同時にユーザー・モー
ドに入ります。
1
単一の .sof による FPP マルチ・デバイスをコンフィギュレーションするには、すべて
Stratix V のデバイスは、同じパッケージと集積度でなければなりません。
FPP コンフィギュレーション・タイミング
図 9-4 に、MAX II デバイスを外部ホストとして使用するときの、FPP コンフィギュ
レーションのタイミング波形を示します。この波形は、DCLK-to-DATA[] の比は 1 の場
合を示します。
1
2011 年 5 月
Altera Corporation
この波形は、DCLK-to-DATA[] の比は 1 の場合を示します。圧縮復元機能やデザイン・
セキュリティ機能がイネーブルされているとき、FPP ×8、FPP ×16、および FPP ×32 の
DCLK-to-DATA[] の比は異なります。それぞれの DCLK-to-DATA[] の比については、10
ページの表 9-6 を参照してください。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–14
よびリモート・システム・アップグレード
図 9-4. DCLK-to-DATA[] の比は 1 の場合の FPP コンフィギュレーション・タイミング波形 ( 注 1), (2)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (3)
tSTATUS
tCF2ST0
t
(7)
CLK
CONF_DONE (4)
tCF2CD
tST2CK
tCH tCL
(5)
DCLK
tDH
DATA[31..0](6)
Word 0 Word 1 Word 2 Word 3
Word n-2 Word n-1
User Mode
Word n
tDSU
High-Z
User I/O
User Mode
INIT_DONE (8)
tCD2UM
図 9-4 の注 :
(1) DCLK-to-DATA[] の比が 1 の場合、このタイミンッグ波形を使用してください。
(2) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、nCONFIG、nSTATUS、および
CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプルダウンされると、リコンフィギュレーション・サイクルが
開始します。
(3) 電源投入後、Stratix V デバイスは POR 遅延時間の間、nSTATUS を Low に保持します。
(4) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DON は Low になります。
(5) コンフィギュレーション後、DCLK をフローティング状態のままにしないでください。High または Low のいずれかの都合の良い
レベルにドライブができます。
(6) FPP ×16 を使用する場合、DATA[15..0] を使用してください。FPP ×8 を使用する場合、DATA[7..0] を使用してください。コン
フィギュレーション後、DATA[31..0] はユーザー I/O ピンとして使用できます。このピンの状態は Dual-Purpose Pin の設定に
よって異なります。
(7) コンフィギュレーションの成功を確認するため、全体のコンフィギュレーション・データを Stratix V デバイスに送信してくだ
さい。CONF_DONE は、Stratix V デバイスがすべてのコンフィギュレーション・データを受信した時に High にリリースされます。
CONF_DONE が High になると、初期化を開始するために、DCLK の 2 つの追加の立ち下がりエッジを送信してユーザー・モードに入
ります。
(8) INIT_DONE をイネーブルするオプション・ビットがデバイスにコンパイルされた後、INIT_DONE ピンは Low になります。
表 9-7 には、DCLK-to-DATA[] の比が 1 のときに、FPP コンフィギュレーション用の
Stratix V デバイスのタイミング・パラメータをリストしています。
表 9-7. デバイスの FPP タイミンッグ波形 ( 注 1), (2) ( その１ )
シンボル
パラメータ
最小値
最大値
単位
tCF2CD
nCONFIG low to CONF_DONE low
—
600
ns
tCF2ST0
nCONFIG low to nSTATUS low
—
600
ns
tCFG
nCONFIG low pulse width
2
—
μs
tSTATUS
nSTATUS low pulse width
268
1,506(3)
μs
tCF2ST1
nCONFIG high to nSTATUS high
—
1,506(4)
μs
tCF2CK
nCONFIG high to first rising edge on DCLK
1,506
—
μs
tST2CK
nSTATUS high to first rising edge of DCLK
2
—
μs
tDSU
DATA[] setup time before rising edge on DCLK
5.5
—
ns
tDH
DATA[] hold time after rising edge on DCLK
0
—
ns
tCH
DCLK high time
0.45 × 1/fMAX
—
s
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
ファースト・パッシブ・パラレル・コンフィギュレーション
9–15
表 9-7. デバイスの FPP タイミンッグ波形 ( 注 1), (2) ( その２ )
シンボル
パラメータ
最小値
最大値
単位
0.45 × 1/fMAX
—
s
1/fMAX
—
s
DCLK frequency (FPP ×8/×16)
—
125
MHz
DCLK frequency (FPP ×32)
—
100
MHz
tR
入力 rise time
—
40
ns
tF
入力 fall time
—
40
ns
tCD2UM
CONF_DONE high to user mode (5)
175
437
μs
tCD2CU
CONF_DONE high to CLKUSR enabled
—
—
tCD2UMC
CONF_DONE high to user mode with CLKUSR option on
—
—
tCL
DCLK low time
tCLK
DCLK period
fMAX
4 × 最大
DCLK 周期
tCD2CU +
(17,408 × CLKUSR
周期 )(6)
表 9-7 の注 :
(1) この情報は暫定仕様です。
(2) これらタイミング・パラメータは、圧縮復元機能およびデザイン・セキュリティ機能が使用されていないときに利用してく
ださい。
(3) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合に適
用されます
(4) この値は、ユーザーが nSTATUS の Low パルス幅を保持して、コンフィギュレーションを遅延しない場合に適用されます。
(5) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(6) 初期化クロック・ソースとして CLKUSR ピンをイネーブルするには、およびピンの最大周波数仕様を取得するには、 9-5
ページの「初期化」を参照してください。
図 9-5 に、MAX II デバイスまたはマイクロプロセッサを外部ホストとして使用すると
きの、FPPS コンフィギュレーションのタイミング波形を示します。この波形は、
DCLK-to-DATA[] の比が 1 より大きいのタイミングを示します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–16
よびリモート・システム・アップグレード
図 9-5. DCLK-to-DATA[] の比 >1 のときの FPP コンフィギュレーション・タイミンッグ波形 ( 注 1), (2)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (3)
CONF_DONE (4)
DCLK (6)
tSTATUS
tCF2ST0
tCF2CD
tCL
tST2CK
(8)
tCH
1
2
r
1
2
r
(7)
1
r
1
(5)
2
tCLK
Word 0
DATA[31..0] (8)
tDSU
User I/O
tDH
Word 1
Word (n-1) Word n
Word 3
User Mode
tDH
User Mode
High-Z
INIT_DONE (9)
tCD2UM
図 9-5 の注 :
(1) DCLK-to-DATA[] の比が >1 のとき、このタイミング波形およびパラメータを使用してください。使用するシステムの DCLK-toDATA[] の比を確認するには、 10 ページの表 9-6 を参照してください
(2) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、nCONFIG、nSTATUS、および
CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプルダウンされると、リコンフィギュレーション・サイクル
が開始します。
(3) 電源投入後、Stratix V デバイスは POR 遅延時間の間、nSTATUS を Low に保持します。
(4) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(5) コンフィギュレーション後、DCLK をフローティング状態のままにしないでください。
(6) r は、DCLK-to-DATA[] の比を示します。復元機能やデザイン・セキュリティ機能のイネーブル設定に基づく DCLK-to-DATA[]
の比については、 10 ページの表 9-6 を参照してください。
(7) 必要な場合、DCLK は Low に保持して休止することができます。DCLK がリスタートしたら、外部ホストは最初の DCLK の立ち
上がりエッジを送信する前に、DATA[31..0] ピンにデータを供給しなければなりません。
(8) コンフィギュレーションの成功を確認するため、全体のコンフィギュレーション・データを Stratix V デバイスに送信してくだ
さい。CONF_DONE は、Stratix V デバイスがすべてのコンフィギュレーション・データを受信した時に High にリリースされます。
CONF_DONE が High になると、初期化を開始するために、DCLK の 2 つの追加の立ち下がりエッジを送信してユーザー・モードに入
ります。
(9) INIT_DONE をイネーブルするオプション・ビットがデバイスにコンパイルされた後、INIT_DONE ピンは Low になります。
表 9-8 には、DCLK-to-DATA[] の比が 1 より大きいのときに、FPP コンフィギュレー
ション用の Stratix V デバイスのタイミング・パラメータをリストしています。
表 9-8. DCLK-to-DATA[] の比 >1 のときの Stratix V デバイスの FPP タイミング・パラメータ ( 注 1), (2) ( そ
の１ )
シンボ
ル
パラメータ
最小値
最大値
単位
tCF2CD
nCONFIG low to CONF_DONE low
—
600
ns
tCF2ST0
nCONFIG low to nSTATUS low
—
600
ns
tCFG
nCONFIG low pulse width
2
—
μs
tSTATUS
nSTATUS low pulse width
268
1,506(3)
μs
tCF2ST1
nCONFIG high to nSTATUS high
—
1,506(3)
μs
tCF2CK
nCONFIG high to first rising edge on DCLK
1,506
—
μs
tST2CK
nSTATUS high to first rising edge of DCLK
2
—
μs
tDSU
DATA[] setup time before rising edge on DCLK
5.5
—
ns
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
9–17
表 9-8. DCLK-to-DATA[] の比 >1 のときの Stratix V デバイスの FPP タイミング・パラメータ ( 注 1), (2) ( そ
の２ )
シンボ
ル
パラメータ
最小値
最大値
単位
tDH
DATA[] hold time after rising edge on DCLK
3 × 1/fDCLK(6)
—
s
tCH
DCLK high time
0.45 × 1/fMAX
—
s
tCL
DCLK low time
0.45 × 1/fMAX
—
s
tCLK
DCLK period
1/fMAX
—
s
DCLK frequency (FPP ×8/×16)
—
125
MHz
DCLK frequency (FPP ×32)
—
100
MHz
fMAX
入力 rise time
—
40
ns
tF
入力 fall time
—
40
ns
tCD2UM
CONF_DONE high to user mode (4)
175
437
μs
tCD2CU
CONF_DONE high to CLKUSR enabled
4 × 最大 DCLK 周
期
—
—
tCD2UMC
CONF_DONE high to user mode with CLKUSR option on
tCD2CU +
(17,408 × CLKUSR
周期 )(5)
—
—
tR
表 9-8 の注 :
(1) この情報は暫定仕様です。
(2) これらタイミング・パラメータは、圧縮復元機能およびデザイン・セキュリティ機能が使用されていないときに利用してく
ださい。
(3) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合に適
用されます。
(4) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(5) 初期化クロック・ソースとして CLKUSR ピンをイネーブルするには、およびピンの最大周波数仕様を取得するには、 9-5
ページの「初期化」を参照してください。
(6) fDCLK は、システムが動作している DCLK 周波数です。
アクティブ・シリアル・コンフィギュレーショ（シリアル・コン
フィギュレーション・デバイス）
AS コンフィギュレーション手法は、1 ビットのデータ幅 (AS ×1 モード）または 4
ビットのデータ幅 (AS ×4 モード ) でサポートされています。AS ×1 モードでは、
Stratix V デバイスはシリアル・コンフィギュレーション・デバイスを使用してコン
フィギュレーションされます。AS ×4 モーでは、Stratix V デバイスはクワッド・コン
フィギュレーション・デバイス (EPCQ) を使用してコンフィギュレーションされま
す。AS ×4 モードは、AS ×1 モードより 4 倍速いコンフィギュレーション時間を提供
します。
EPCS および EPCQ デバイスは、それぞれシンプルな 4 ピンまたは 6 ピン・インタ
フェースとスモール・フォーム・ファクタを特長とする不揮発性メモリを備えた低
コスト・デバイスです。これらの特長により、AS コンフィギュレーション手法は理
想的な低コストのコンフィギュレーション・ソリューションとなります。
1
2011 年 5 月
Altera Corporation
EPCS ピンを制御する場合、nCONFIG ピンを Low に保持し、
nCE ピンを High にプルアッ
プします。これにより、機器がリセットされ、AS コンフィギュレーション・ピンが
トライ・ステートにされます。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–18
よびリモート・システム・アップグレード
f EPCS および EPCQ デバイスについて詳しくは、
「Configuration Handbook Vol 2」を参照し
てください。
AS モードは、100 MHz までの DCLK 周波数をサポートしています。DCLK をドライブ
するコンフィギュレーション・クロック・ソースとしての CLKUSR または内部オシ
レータを選択することができます。コンフィギュレーション・クロック・ソースと
して内部オシレータを使用する場合は、Device and Pins Option の Configuration パネル
から 12.5、25、50、または 100 MHz を選択することができます。
表 9-9 には、AS コンフィギュレーション手法の DCLK 周波数仕様を示します。
表 9-9. AS コンフィギュレーション手法の DCLK 周波数仕様 ( 注 1)、 (2)
最小値
標準値
最大値
単位
5.3
7.9
12.5
MHz
10.6
15.7
25.0
MHz
21.3
31.4
50.0
MHz
42.6
62.9
100.0
MHz
表 9-9 の注 :
(1) この情報は暫定仕様です。
(2) これは、コンフィギュレーション・クロック・ソースとして内部オシレータを使用して DCLK の周
波数仕様に適用されます。
1
Quartus IIソフトウェアでConfigurationパネルのDevice and Pins Option設定のオプション
を選択することにより、DCLK クロック・ソースとして内部オシレータまたは
CLKUSR を選択することができます。これは、プログラミング・ファイル内の特定
のオプションを設定します。デフォルトで、AS 手法では、Stratix V デバイスはコン
フィギュレーションをパワー・アップして、DCLK クロック・ソースとして 12.5 MHz
の内部オシレータでコンフィギュレーションを開始します。プログラミング・ファ
イルからオプション・ビットを読み出した後に、Stratix V デバイスは、12.5 MHz の周
波数で内部オシレータを使用し続けているか、より高い内部オシレータクロック周
波数に切り替わるか、または CLKUSR ピンに切り替わります。
1
コンフィギュレーション・クロック・ソースとして CLKUSR を選択した場合、設定可
能な最大周波数は 100 MHz です。
デバイス・コンフィギュレーションの間、Stratix V デバイスはシリアル・インタ
フェースを通してコンフィギュレーション・データを読み出し、必要に応じてデー
タを復元し、SRAM セルをコンフィギュレーションします。AS 手法では、Stratix V デ
バイスはコンフィギュレーション・インタフェースを制御します。PS 手法では、外
部ホスト（MAX II デバイスまたはマイクロプロセッサ）がインタフェースを制御し
ます。
1
Quartus IIソフトウェアのConfigurationパネルのDevice and Pins Option設定のオプション
を選択して、AS×1 と AS×4 設定のいずれかを選択することができます。これは、プ
ログラミング・ファイル内の特定のオプションを設定します。デフォルトで、AS 手
法では、Stratix V デバイスはコンフィギュレーションをパワー・アップして、AS ×1
モードとしてコンフィギュレーションを開始します。プログラミング・ファイルか
らオプション・ビットを読み出すと、Stratix V デバイスは、AS×1 モードとして滞在
することか、またはその他のコンフィギュレーションのための AS×4 モードに切り替
わります。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
9–19
図 9-6 に、AS ×1 モードのためのシングル・デバイスのコンフィギュレーション設定
を示します。
図 9-6. シングル・デバイス AS ×1 モード・コンフィギュレーション
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Serial Configuration
Device
Stratix V Device
nSTATUS
CONF_DONE
nCONFIG
nCE
GND
DATA
AS_DATA1
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
nCEO
N.C.
MSEL[4..0]
(2)
CLKUSR
(3)
図 9-6 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM 電源に接続します。
(2) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL に接
続する場合は、 7 ページの表 9-4 を参照してください。
(3) コンフィギュレーション実行中に DCLK をドライブする外部クロック・ソースを供給する CLKUSR ピン
を使用することができます。最大周波数は 100 MHz です。
図 9-7 には、AS ×4 モードのシングル・デバイスのコンフィギュレーション設定を示
しています。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–20
よびリモート・システム・アップグレード
図 9-7. シングル・デバイス AS ×4 モード・コンフィギュレーション
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Quad-Serial Configuration
Device
Stratix V Device
nSTATUS
CONF_DONE
nCONFIG
nCE
GND
DATA0
AS_DATA0/
ASDO
DATA1
AS_DATA1
DATA2
AS_DATA2
DATA3
AS_DATA3
DCLK
DCLK
nCS
nCSO
nCEO
N.C.
MSEL[4..0]
(2)
CLKUSR
(3)
図 9-7 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM 電源に接続します。
(2) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL に接
続する場合は、 7 ページの表 9-4 を参照してください。
(3) コンフィギュレーション実行中に DCLK をドライブする外部クロック・ソースを供給する CLKUSR ピン
を使用することができます。最大周波数は 100 MHz です。
Stratix V デバイスで生成されるシリアル・クロック (DCLK は、コンフィギュレーショ
ン・サイクル全体を制御し、シリアル・インタフェースに対するタイミングを提供
します。Stratix V デバイスはコンフィギュレーション・クロック・ソース (DCLK) と
して内部オシレータまたは外部クロック (CLKUSR) を使用しています。AS コンフィ
ギュレーション手法では、Stratix V デバイスは、DCLK の立ち下がりエッジでコント
ロール信号をドライブ・アウトし、DCLK の次の立ち下がりエッジでデータをラッチ
します。
コンフィギュレーション実行中、Stratix V デバイスが nCSO 出力ピンを Low にドライ
ブすることによって、EPCS または EPCQ をイネーブルし、それによって EPCS また
は EPCQ のチップ・セレクト（nCS）ピンが接続されます。Stratix V デバイスは、シ
リアル・クロック (DCLK) およびシリアル・データ出力 (ASDO) ピンを使用して、オ
ペレーション・コマンドやリード・アドレス信号を EPCS または EPCQ に送信しま
す。コンフィギュレーション・デバイスは、データをシリアル・データ出力
（DATA[]）ピンに供給し、このピンは Stratix V デバイスの AS_DATA[] 入力に接続
されます。
AS マルチ・デバイス・コンフィギュレーション
AS のマルチ・デバイスコンフィギュレーション式では、それぞれのコンフィギュ
レーションデータ（異なる .sof）と同じコンフィギュレーションデータ（単一 .sof）
でチェイン内すべてのデバイスをコンフィギュアすることができます。両方の場合
において、nCONFIG、nSTATUS、DCLK、およびデータ・ライン（マスタ・デバイス
上の AS_DATA1 およびスレーブ・デバイス上の DATA0）と CONF_DONE ピンは、
チェインのすべてのデバイスと接続されます。DCLK ラインとデータ・ラインがデバ
イス 4 個ごとにバッファリングされるようにします。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
1
9–21
AS コンフィギュレーション手法は、AS ×1 モードでのマルチ・デバイスをサポートし
ます。しかし、AS ×4 モードはマルチ・デバイスのコンフィギュレーション設定をサ
ポートしません。
AS マルチ・デバイス・コンフィギュレーションは、nSTATUS、nCONFIG、および
CONF_DONEE ピンは連結されております。したがって、すべてのデバイスは同時に
初期化され、ユーザー・モードに入ります。いずれかのデバイスがエラーを検出し
た場合、チェイン全体のコンフィギュレーションを停止して、全てのデバイスをリ
コンフィギュレーションする必要があります。例えば、最初のデバイスが nSTATUS
でエラーを示すと、nSTATUS ピンを Low にプルダウンしてチェインをリセットしま
す。この動作はシングル・デバイスでエラーを検出するのに似ています。
1
このコンフィギュレーション手法では、チェイン内の最初の Stratix V デバイスは、コ
ンフィギュレーション・マスタであり、チェイン全体のコンフィギュレーションを
制御します。MSEL ピンを接続して、AS コンフィギュレーション手法を選択する必
要があります。残りの Stratix V デバイスはコンフィギュレーション・スレーブです。
MSEL ピンを接続して、PS コンフィギュレーション手法を選択する必要があります。
PS コンフィギュレーションをサポートするその他のどのアルテラ・デバイスでも、
コンフィギュレーション・スレーブとしてチェインの一部に含めることができます。
図 9-8 に、チェイン内の両方のデバイスが異なるコンフィギュレーション・データ
のセット（複数の .sof）を受信するときの AS ×1 モードのマルチ・デバイスのコン
フィギュレーション設定を示します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–22
よびリモート・システム・アップグレード
図 9-8. 両方のデバイスが異なるコンフィギュレーション・データのセットを受信するときの AS マルチ・デ
バイス・コンフィギュレーション ( 注 1)、(2)
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Serial Configuration
Device
Stratix V Device Master
Stratix V Device Slave
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C.
(3)
GND
DATA
AS_DATA1
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
MSEL[4..0]
(5)
CLKUSR
(6)
DATA0
DCLK
(4)
MSEL [4..0]
Buffers (2)
図 9-8 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM 電源に接続します。
(2) AS_DATA1/DATA0 と DCLK に対して、Stratix V のマスタとスレーブ・デバイスの間にリピータ・バッファを接続します。
(3) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用
できます。
(4) POR 遅延設定に基づく適切な MSEL 設定には、PS 手法にスレーブ・デバイス MSEL 設定を設定してください。 7
9-4 を参照してください。
ページの表
(5) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL を接続するには、 7
の表 9-4 を参照してください。
ページ
(6) コンフィギュレーション実行中、DCLK をドライブする外部クロッ・クソースを供給する CLKUSR ピンを使用することができ
ます。最大周波数仕様は 100 MHz です。
図 9-8 に、複数デバイスのコンフィギュレーション・チェイン内の最初のデバイス
がコンフィギュレーションを完了した後、その nCEO ピンは Low にドライブされ、2
番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイスがコンフィギュ
レーションを開始することを示します。チェイン内の 2 番目のデバイスは、1 クロッ
ク・サイクル以内にコンフィギュレーションを開始するため、2 番目のデバイスへの
データの転送先は 1 番目のデバイスには分かりません。
図 9-9 に、チェイン内のすべてのデバイスが同じコンフィギュレーション・データ
のセット（シングル .sof）を受信するときの AS ×1 モードのマルチ・デバイスのコン
フィギュレーション設定を示します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
9–23
図 9-9. シングル .sof によるデバイスが同じデータを受信するときの AS マルチ・デバイス・コンフィギュ
レーション ( 注 1)
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Serial Configuration
Device
Stratix V Device Master
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
Stratix V Device Slave
nSTATUS
CONF_DONE
nCONFIG
nCE
N.C. (3)
GND
nCEO
N.C.
(3)
GND
DATA
AS_DATA1
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
MSEL [4..0]
(4)
CLKUSR
(5)
DATA0
DCLK
MSEL [4..0]
(4)
Buffers (2)
図 9-9 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM 電源に接続します。
(2) AS_DATA1/DATA0 と DCLK に対して、Stratix V のマスタとスレーブ・デバイスの間にリピータ・バッファを接続します。
(3) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用
できます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL を接続するには、 7
の表 9-4 を参照してください。
ページ
(5) コンフィギュレーション実行中、DCLK をドライブする外部クロッ・クソースを供給する CLKUSR ピンを使用することができ
ます。最大周波数仕様は 100 MHz です。
AS 接続ガイドライン
表 9-10 に、単一デバイスおよび複数デバイスの AS コンフィギュレーションでサ
ポートされる EPCS または EPCQ および Stratix V デバイス間のボード・トレース・レ
ングスとロードをリストします。
表 9-10. AS ×1/×4 コンフィギュレーションのための最大トレース・レングスおよびロード
Stratix V デバイス AS ピン
12.5/ 25/ 50 MHz 動作のた
めの Stratix V デバイスから
シリアル・コンフィギュ
レーション・デバイスまで
の最大トレース・レングス
（インチ）
100 MHz 動作のための
Stratix V デバイスからシリ
アル・コンフィギュレー
ション・デバイスまでの最
大トレース・レングス（イ
ンチ）
最大のボード・ロード
(pF)
DCLK
10
6
15
DATA[3..0]
10
6
30
nCSO
10
6
30
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–24
よびリモート・システム・アップグレード
AS コンフィギュレーション・タイミング
図 9-10 に、AS ×1 モードおよび AS ×4 モード・コンフィギュレーション・タイミング
のタイミング波形を示しています。
図 9-10. AS コンフィギュレーション・タイミング
tPOR (1)
nCONFIG
nSTATUS
CONF_DONE
nCSO
DCLK
tCO
tDH
AS_DATA0/ASDO
Read Address
tSU
AS_DATA1 (2)
bit N
bit N - 1
bit 1
bit 0
tCD2UM (3)
INIT_DONE (4)
User I/O
User Mode
図 9-10 の注 :
(1) AS 手法は、スタンダードおよびファスト POR 遅延 (tPOR) を示します。tPOR 遅延について詳しくは、 9-2
延の仕様」を参照してください。
ページの「POR 遅
(2) ×4 AS モードを使用している場合、この信号は、AS_DATA[3..0] を表します。そして、EPCQ は、各 DCLK サイクルのデータ
の 4 ビットで送信します。
(3) 初期化クロックは、内部オシレータまたは CLKUSR ピンから供給することができます。
(4) INIT_DONE をイネーブルするオプション・ビットがデバイスにコンフィギュレーションされると、INIT_DONE ピンは Low に
なります。
表 9-11 には、Stratix V デバイスでの AS ×1 および AS ×4 コンフィギュレーションのタ
イミンッグ・パラメータを示します。
表 9-11. Stratix V デバイスでの AS ×1 および AS ×4 コンフィギュレーションのタイミンッグ・パラメータ
,(2)、 (3)
シンボル
パラメータ
最小値
最大値
単位
tCO
DCLK falling edge to AS_DATA0/ASDO 入力
—
4
μs
tSU
Data setup time before rising edge on DCLK
1.5
—
ns
tH
Data hold time after rising edge on DCLK
0
—
ns
tCD2UM
CONF_DONE high to user mode (4)
175
437
μs
tCD2CU
CONF_DONE high to CLKUSR enabled
4 × 最大 DCLK 周
期
—
—
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
9–25
表 9-11. Stratix V デバイスでの AS ×1 および AS ×4 コンフィギュレーションのタイミンッグ・パラメータ
,(2)、 (3)
シンボル
tCD2UMC
パラメータ
CONF_DONE high to user mode with CLKUSR option on
最小値
最大値
単位
tCD2CU + (17,408 ×
CLKUSR 周期 )
—
—
表 9-11 の注 :
(1) この情報は暫定仕様です。
(2) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(3) tCF2CD、tCF2ST0、tCFG、tSTATUS、および tCF2ST1 のタイミング・パラメータは、 33
のタイミング・パラメータと同一です。
ページの表 9-12 にリストされた PS モード
(4) 初期化クロック・ソースとして CLKUSR ピンをイネーブルすること、またこのピンの最大周波数仕様を取得するには、 9-5
ページの「初期化」を参照してください。
アクティブ・シリアル・コンフィギュレーション時間見の積り
AS コンフィギュレーション時間は、EPCS から Stratix V デバイスへのデータ転送に要
する時間によって左右されます。このシリアル・インタフェースは、Stratix V DCLK
でクロックが供給されます
以下の等式を用いて、最小の AS ×1 モードのコンフィギュレーション時間を見積も
ることができます。
.rbf サイズ × ( 最小 DCLK 周期 / DCLK サイクルあたり 1 ビット ) = 推定最小コンフィ
ギュレーション時間
以下の等式を用いて、最小の AS ×4 モードのコンフィギュレーション時間を見積も
ることができます。
.rbf サイズ × ( 最小 DCLK 周期 / DCLK サイクルあたり 4 ビット ) = 推定最小コンフィ
ギュレーション時間
圧縮をイネーブルにすると、Stratix V デバイスに送信されるコンフィギュレーショ
ン・データ量が削減され、これによってもコンフィギュレーション時間が短縮され
ます。コンフィギュレーション時間は、圧縮率に依存して短縮されます。圧縮率は
デザインに依存して異なります。
EPCS および EPCQ のプログラミング
EPCS および EPCQ は、不揮発性のフラッシュ・メモリをベースにしたデバイスです。
これらのデバイスは、USB-Blaster™、EthernetBlaster™ または ByteBlaster™ II ダウンロー
ド・ケーブルを使用して、イン・システムでプログラムすることができます。ある
いは、Srunner ソフトウェア・ドライバを搭載したマイクロプロセッサを使用して
EPCS および EPCQ をプログラムできます。
1
EPCQ 256 プログラミングの Quartus IIソフトウェアまたはSRunnerソフトウェアを使用
していない場合は、デバイスをプログラムとコンフィギュレーションする前に、4 バ
イトのアドレッシング・モードに EPCQ256 デバイスを入れてください。
f For more information about SRunner ソフトウェア・ドライバについて詳しくは、「 AN
418: SRunner: An Embedded Solution for Serial Configuration Device Programming」を参照し
てください。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–26
よびリモート・システム・アップグレード
イン・システム・プログラミングはいずれかの AS プログラミング・インターフェイ
スまたは JTAG インタフェースを使用しての EPCS または EPCQ デバイスをプログラ
ムするためのオプションを提供しています。AS プログラミング・インタフェースを
使用して、コンフィギュレーション・データは、Quartus II ソフトウェアまたはサ
ポートされているサード・パーティのソフトウェアでの EPCS にプログラムされてい
ます。JTAG インタフェースを使用することによって、シリアル・フラッシュ・ロー
ダ（SFL）と呼ばれるアルテラ IP は、JTAG インタフェースと EPCS または EPCQ デバ
イス間のブリッジを形成するために、Stratix V デバイスにする必要があります。これ
で、EPCS または EPCQ デバイスは、JTAG インタフェースを使用して直接プログラム
することができます。
図 9-11 に、JTAG インタフェースを使用して EPCS デバイスをプログラミングする接
続のセットアップを示します。
図 9-11. JTAG インタフェースによる EPCS デバイスをプログラミングする接続のセットアップ
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
VCCPD (1) VCCPD (1)
(2)
EPCS Device
(2)
Stratix V Device
nSTATUS
CONF_DONE
nCONFIG
nCE
GND
VCCPD (1)
TMS
TDI
Pin 1
DATA
AS_DATA1
DCLK
DCLK
nCS
nCSO
ASDO
ASDI
TCK
TDO
(3)
MSEL[4..0]
(5)
CLKUSR
Serial
Flash
Loader
(4)
1 kΩ
GND
Download Cable
10-Pin Male Header
(JTAG Mode) (Top View)
GND
図 9-11 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM および VCCPD 電源に接続します。
(2) 抵抗値は 1 kΩ から 10 kΩ までです。シグナル・インテグリティ分析を実行して、セットアップのために抵抗値を選択してく
ださい。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL を接続するには、 7
の表 9-4 を参照してください。
ページ
(4) デザインで SFL をインスタンス化して、EPCS デバイスおよび Stratix V デバイス間でブリッジを形成してください。SFL につい
「AN 370: Using the Serial Flash Loader with the Quartus II Software」を参照してください。
て詳しくは、
(5) コンフィギュレーション実行中に、DCLK をドライブする外部クロックソースを供給する CLKUSR ピンを使用することができ
ます。最大周波数仕様は 100 MHz です。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
9–27
図 9-12 には、インタフェースによる EPCQ デバイスをプログラムするときの接続
セットアップを示します。
図 9-12. インタフェースによる EPCQ デバイスをプログラムするときの接続セットアップ
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
VCCPD (1) VCCPD (1)
(2)
EPCQ Device
(2)
Stratix V Device
GND
nSTATUS
TCK
CONF_DONE TDO
nCONFIG
nCE
TMS
TDI
VCCPD (1)
Pin 1
DATA0
AS_DATA0/ASDO
DATA1
AS_DATA1
DATA2
AS_DATA2
DATA3
AS_DATA3
DCLK
DCLK
nCS
nCSO
Serial
Flash
Loader
(4)
1 kΩ
MSEL[4..0]
(3)
CLKUSR
(5)
GND
Download Cable
10-Pin Male Header
(JTAG Mode) (Top View)
GND
図 9-12 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM および VCCPD 電源に接続します。
(2) 抵抗値は 1 kΩ から 10 kΩ までです。シグナル・インテグリティ分析を実行して、セットアップのために抵抗値を選択してく
ださい。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL を接続するには、 7
の表 9-4 を参照してください。
ページ
(4) デザインで SFL をインスタンス化して、EPCS デバイスおよび Stratix V デバイス間でブリッジを形成してください。SFL につい
て詳しくは、
「AN 370: Using the Serial Flash Loader with the Quartus II Software」を参照してください。
(5) コンフィギュレーション実行中に、DCLK をドライブする外部クロックソースを供給する CLKUSR ピンを使用することができ
ます。最大周波数仕様は 100 MHz です。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–28
よびリモート・システム・アップグレード
図 9-13 には、AS インタフェースによる EPCS デバイスをプログラムするときの接続
セットアップを示します。
図 9-13. AS インタフェースによる EPCS デバイスをプログラムするときの接続セット
アップ
VCCPGM (1) VCCPGM (1)
10 kΩ
VCCPGM (1)
10 kΩ
10 kΩ
Stratic V Device
CONF_DONE
nSTATUS
nCONFIG
nCEO
N.C.
EPCS Device
nCE
10 kΩ
DATA
AS_DATA1
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
Pin 1
MSEL[4..0]
CLKUSR
(3)
(4)
VCCPGM (2)
USB-Blaster or ByteBlaser II
(AS Mode)
10-Pin Male Header
GND
図 9-13 の注 :
(1) プルアップ抵抗を 3.0-V の VCCPGM および VCCPD 電源に接続します。
(2) USB-ByteBlaster, ByteBlaster II,　または EthernetBlaster ケーブルの VCC(TRGT) を VCCPGM でパワーアップし
ます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と PORMSEL によって異なります。MSEL を
接続するには、 7 ページの表 9-4 を参照してください。￥
(4) コンフィギュレーション実行中に、DCLK をドライブする外部クロックソースを供給する CLKUSR ピ
ンを使用することができます。最大周波数仕様は 100 MHz です。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
アクティブ・シリアル・コンフィギュレーショ（シリアル・コンフィギュレーション・デバイス）
9–29
図 9-14 には、AS インタフェースによる EPCQ デバイスをプログラムするときの接続
セットアップを示します。
図 9-14. AS インタフェースによる EPCQ デバイスをプログラムするときの接続セット
アップ ( 注 1)
VCCPGM (2) VCCPGM (2) VCCPGM (2)
10 kΩ 10 kΩ
10 kΩ
Stratix V Device
CONF_DONE
nCEO
nSTATUS
nCONFIG
nCE
EPCQ Device
N.C.
10 kΩ
DATA0
AS_DATA0/ASDO
DATA1
AS_DATA1
DATA2
AS_DATA2
DATA3
AS_DATA3
DCLK
DCLK
MSEL[4..0]
nCS
nCSO
CLKUSR
Pin 1
(4)
(5)
VCCPGM (3)
USB-Blaster or ByteBlaser II
(AS Mode)
10-Pin Male Header
図 9-14 の注 :
(1) AS ヘッダーを使用して、プログラマは、DATA0 の上でシリアルに EPCQ デバイスへのオペレーショ
ン・コマンドおよびコンフィギュレーション・ビットを送信します。図 9-14 に示すように、これ
は、EPCS デバイスのプログラミング動作に同等です。
(2) プルアップ抵抗を 3.0-V の VCCPGM および VCCPD 電源に接続します。
(3) USB-ByteBlaster, ByteBlaster II,　または EthernetBlaster ケーブルの VCC(TRGT) を VCCPGM でパワーアップし
ます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL を
接続するには、 7 ページの表 9-4 を参照してください。
(5) コンフィギュレーション実行中に、DCLK をドライブする外部クロックソースを供給する CLKUSR ピ
ンを使用することができます。最大周波数仕様は 100 MHz です。
EPCS および EPCQ プログラミング中に、ダウンロード・ケーブルは nCE ピンを High
にして、AS インタフェースへのデバイス・アクセスをディセーブルします。
nCONFIG ラインは、リセット・ステージに Stratix V デバイスを保持するために Low に
プルダウンされます。プログラミングの完了後、ダウンロード・ケーブルが nCE と
nCONFIG を解放するため、プルダウン抵抗とプルアップ抵抗でそれぞれ GND と VCCPGM
をドライブできます。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–30
よびリモート・システム・アップグレード
1
ダウンロード・ケーブルを使用して、EPCQ プログラミング実行中に、DATA0 が EPCQ
デバイスにダウンロード・ケーブルからのプログラミング・データ、オペレーショ
ン・コマンド、およびアドレスの情報を転送します。ダウンロード・ケーブルを使
用して EPCQ の検証では、DATA1 は、ダウンロード・ケーブルのにプログラミング・
データを転送します。
パッシブ・シリアル・コンフィギュレーション
Stratix V デバイスの PS コンフィギュレーションは、MAXII デバイス、マイクロプロ
セッサまたはホス PC トなどの外部ホストを使用して実行できます。したがって、
データをフラッシュ・メモリからフェッチしてデバイスに送信するといったコン
フィギュレーション・ステージを制御するデザインを外部ホスト・デバイスに格納
する必要があります。
MAX II デバイスのパラレル・フラッシュ・ローダ（PFL）機能は、JTAG インタフェー
スを介して CFI フラッシュ・メモリ・デバイスをプログラムする効率的な方法を提供
します。PFL は、フラッシュ・メモリ・デバイスからコンフィギュレーション・デー
タを読み込むためにコントローラとして動作し、Stratix V デバイスをコンフィギュ
レーションします。PFL は、は、PS および FPP コンフィギュレーション手法でサ
ポートしています。
「 Parallel Flash Loader Megafunction User Guide」を参照してくだ
f PFL について詳しくは、
さい。
MAX II デバイスおよびマイクロプロセッサを使用した PS コンフィギュレーション
外部ホストは（MAX II デバイスまたはマイクロプロセッサ）、フラッシュ・メモリな
どのストレージ・デバイスからコンフィギュレーション・データを読み込み、
Stratix V デバイスに転送します。コンフィギュレーション・データは、.pof、.rbf、
.hex、または .ttf フォーマットで保存できます。コンフィギュレーション・データを
.rbf、.hex, または .ttf フォーマットで使用する場合は、各データ・バイトの LSB を最
初に送信しなければなりません。例えば、.rbf にバイト・シーケンス 02 1B EE 01 FA
が含まれている場合、デバイスに送信する必要があるシリアル・ビットストリーム
は 0100-0000 1101-1000 0111-0111 1000-0000 0101-1111 です。
図 9-15 に、シングル・デバイス・コンフィギュレーションでの Stratix V デバイスと
MAX II デバイス間のコンフィギュレーション・インタフェース接続を示します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
9–31
図 9-15. 外部ホストを使用した単一デバイスの PS コンフィギュレーション
Memory
ADDR
VCCPGM(1) VCCPGM(1)
DATA0
10 k
Stratix V Device
10 k
CONF_DONE
nSTATUS
nCE
External Host
(MAX II Device or
Microprocessor)
nCEO
GND
N.C. (2)
DATA0
nCONFIG
DCLK
MSEL[4..0]
(3)
図 9-15 の注 :
(1) Stratix V デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスお
よび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、
VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。
(2) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユー
ザー I/O ピンとして使用できます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL に接
続する場合は、 7 ページの表 9-4 を参照してください。
図 9-16 に、（複数の .sof）チェイン内のすべてのデバイスは、異なるコンフィギュ
レーション・データのセットを受信する外部ホストを使用した PS マルチ・デバイ
ス・コンフィギュレーション示しています。
図 9-16. 異なるコンフィギュレーション・データのセットを受信したマルチ・デバイス・コンフィギュレー
ション
Memory
ADDR
VCCPGM(1) VCCPGM(1)
DATA0
10 k
Stratix V Device 1
10 k
Stratix V Device 2
CONF_DONE
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nSTATUS
nCEO
nCE
nCEO
GND
DATA0
DATA0
nCONFIG
DCLK
N.C. (2)
nCONFIG
MSEL[4..0]
(3)
DCLK
MSEL[4..0]
(3)
図 9-16 の注 :
(1) Stratix V デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスおよび外部ホスト上の I/O の
VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、VCCPGM ですべてのコンフィギュレーション・システム
I/O を電源投入することを推奨しています。
(2) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用で
きます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL に接続する場合は、 7
ジの表 9-4 を参照してください。
2011 年 5 月
Altera Corporation
ペー
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–32
よびリモート・システム・アップグレード
図 9-16 には、複数デバイスのコンフィギュレーション・チェイン内の最初のデバイ
スがコンフィギュレーションを完了した後、その nCEO ピンは Low にドライブされ、
2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイスがコンフィギュ
レーションを開始することを示します。チェイン内の 2 番目のデバイスは、1 クロッ
ク・サイクル以内にコンフィギュレーションを開始するため、2 番目のデバイスへの
データの転送は MAX II デバイスには分かりません。
図 9-17 に、デバイスが同じコンフィギュレーション・データのセット（単一の .sof）
を受信するときの PS マルチ・デバイス・コンフィギュレーションを示します。
図 9-17. 同じコンフィギュレーション・データのセットを受信した PS マルチ・デバイス・コンフィギュレー
ション
Memory
ADDR
VCCPGM(1) VCCPGM(1)
DATA0
10 k
Stratix V Device 1
10 k
Stratix V Device 2
CONF_DONE
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nSTATUS
nCEO
N.C. (2)
GND
nCE
nCEO
GND
DATA0
nCONFIG
DCLK
N.C. (2)
DATA0
nCONFIG
MSEL[4..0]
(3)
DCLK
MSEL[4..0]
(3)
図 9-17 の注 :
(1) Stratix V デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスおよび外部ホスト上の I/O の
VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、VCCPGM ですべてのコンフィギュレーション・システム
I/O を電源投入することを推奨しています。
(2) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザー I/O ピンとして使用で
きます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL に接続する場合は、 7
ジの表 9-4 を参照してください。
ペー
図 9-17 には、両方の nCE ピンは連結されているため、チェイン内の両方のデバイス
は同時に初期化され、同時にユーザー・モードに入ります。
1
図 9-17 に示されているように、
単一の .sof による PS マルチ・デバイスをコンフィギュ
レーションするには、すべて Stratix V のデバイスは、同じパッケージと集積度でな
ければなりません。
PS コンフィギュレーション・タイミング
図 9-18 に、MAX II デバイスおよびマイクロプロセッサを外部ホストとして使用する
ときの、PS コンフィギュレーションのタイミング波形を示します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
9–33
図 9-18. PS コンフィギュレーションのタイミング波形 ( 注 1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
(6)
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
Bit 0 Bit 1 Bit 2 Bit 3
DATA0
(5)
Bit n
tDSU
High-Z
User I/O
User Mode
INIT_DONE (7)
tCD2UM
図 9-18 の注 :
(1) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、nCONFIG、nSTATUS、および
CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプルダウンされると、リコンフィギュレーション・サイクルが
開始します。
(2) 電源投入後、Stratix V デバイスは POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(4) コンフィギュレーション後、DCLK をフローティング状態のままにしないでください。High または Low のいずれかの都合の良い
レベルにドライブができます。
(5) コンフィギュレーション後は、DATA0 はユーザーI/O ピンとして使用可能です。　このピンの状態は Device and Pins Option での兼用ピンの設定に
よって決まります。
(6) 成功したコンフィギュレーションを確認するためには、全体のコンフィギュレーション・データを Stratix V デバイスに送信し
てください。Stratix V デバイスがすべてのコンフィギュレーション・データを受信した後、CONF_DONE は High にリリースされ
ます。CONF_DONE が High になった後に、DCLK 上の 2 つの追加の立ち下がりエッジを送信すると、初期化が開始され、ユー
ザーモードに入ります。
(7) INIT_DONE ピンをイネーブルするオプション・ビットがデバイスにコンフィギュレーションされた後に、INIT_DONE は Low に
なります。
表 9-12 に、Stratix V デバイスの PS コンフィギュレーションのためのタイミング・パ
ラメータをリストします。
表 9-12. Stratix V デバイスの PS コンフィギュレーションのタイミング・パラメータ ( 注 1) ( その１ )
シンボル
パラメータ
最小値
最大値
単位
tCF2CD
nCONFIG low to CONF_DONE low
—
600
ns
tCF2ST0
nCONFIG low to nSTATUS low
—
600
ns
tCFG
nCONFIG low pulse width
2
—
μs
tSTATUS
nSTATUS low pulse width
268
1,506(2)
μs
tCF2ST1
nCONFIG high to nSTATUS high
—
1,506(3)
μs
tCF2CK
nCONFIG high to first rising edge on DCLK
1,506
—
μs
tST2CK
nSTATUS high to first rising edge of DCLK
2
—
μs
tDSU
DATA[] setup time before rising edge on DCLK
5.5
—
ns
tDH
DATA[] hold time after rising edge on DCLK
0
—
ns
tCH
DCLK high time
0.45 × 1/fMAX
—
s
tCL
DCLK low time
0.45 × 1/fMAX
—
s
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–34
よびリモート・システム・アップグレード
表 9-12. Stratix V デバイスの PS コンフィギュレーションのタイミング・パラメータ ( 注 1) ( その２ )
シンボル
パラメータ
最小値
最大値
単位
tCLK
DCLK period
1/fMAX
—
s
fMAX
DCLK frequency
—
125
MHz
tR
入力 rise time
—
40
ns
tF
入力 fall time
—
40
ns
tCD2UM
CONF_DONE high to user mode (4)
175
437
μs
tCD2CU
CONF_DONE high to CLKUSR enabled
4 × 最大 DCLK 周
期
—
—
tCD2UMC
CONF_DONE high to user mode with CLKUSR option on
tCD2CU +
(17,408 × CLKUSR
周期 ) (5)
—
—
表 9-12 の注 :
(1) この情報は暫定仕様です。
(2) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合に適
用されます。
(3) この値は、ユーザーが nSTATUS を Low に保持して、コンフィギュレーションを遅延しない場合に適用されます。
(4) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(5) 初期化クロック・ソースとして CLKUSR ピンをイネーブルすること、またこのピンの最大周波数仕様を取得するには、 9-5
ページの「初期化」を参照してください。
1
PS コンフィギュレーション手法には、両方の非圧縮および圧縮ビットストリームは
デバイスの初期化を開始するために、CONF_DONE が High になると２つの DCLK 立
ち下がりエッジが必要です。
ダウンロード・ケーブルを使用した PS コンフィギュレーション
1
この項で使用する「ダウンロード・ケーブル」という用語には、アルテラの USBBlaster ユニバーサル・シリアル・バス（USB）ポート・ダウンロード・ケーブル、
ByteBlaster II パラレル・ポート・ダウンロード・ケーブル、ByteBlaster MV パラレル・
ポート・ダウンロード・ケーブル、EthernetBlaster ダウンロード・ケーブルが含まれ
ます。
ダウンロード・ケーブルを使用した PS コンフィギュレーションでは、PC はダウン
ロード・ケーブルを使用して、、ストレージ・デバイスから Stratix V デバイスへの
データを転送するホストとして機能します。コンフィギュレーション実行中に、プ
ログラミング・ハードウェアまたはダウンロード・ケーブルが、コンフィギュレー
ション・データを 1 ビットずつデバイスの DATA0 ピンに送信します。コンフィギュ
レーション・データは、CONF_DONEE が High になるまでターゲット・デバイスに送
られます。
1
PS コンフィギュレーション実行中に CLKUSR オプションをオンにした場合、ダウン
ロード・ケーブルと Quartus II プログラマを使用してデバイスをコンフィギュレー
ションする際に、CLKUSR にクロックを供給する必要はありません。
図 9-19 に、アルテラのダウンロード・ケーブを使用した Stratix V デバイスの PS コ
ンフィギュレーションを示します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
9–35
図 9-19. アルテラのダウンロード・ケーブを使用した PS コンフィギュレーション
VCCPGM (1)
(2)
VCCPGM (1)
VCCPGM (1)
VCCPGM (1) VCCPGM (1)
Stratix V Device
(2)
CONF_DONE
nSTATUS
(4)
MSEL[4..0]
nCE
GND
DCLK
DATA0
nCONFIG
nCEO
N.C.
Download Cable
10-Pin Male Header
(PS Mode)
Pin 1
VCCIO (1)
GND
VIO (3)
Shield
GND
図 9-19 の注 :
(1) プルアップ抵抗は、USB-Blaster、ByteBlaster II、ByteBlasterMV または EthernetBlaster ケーブルと同じ電源電圧 (VCCIO) に接続して
ください。
(2) DATA0 および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルだけの場
合に限り必要です。これにより、DATA0 および DCLK がコンフィギュレーション後にフローティング状態のままにならないよう
にしています。例えば、MAX II デバイスまたはマイクロプロセッサも使用する場合、DATA0 および DCLK のプルアップ抵抗は不
要です。
(3) USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS に使用される場合は nCE に接続され、それ以外の場合は接続さ
れません。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL[4..0] を接続するには、 7
ページの表 9-4 を参照してください。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–36
よびリモート・システム・アップグレード
ダウンロード・ケーブルを使用したマルチ・デバイス PS コンフィギュレーション
図 9-20 に示すように、複数の Stratix V デバイスをコンフィギュレーションするには
ダウンロード・ケーブルを使用することができます。
図 9-20. アルテラのダウンロード・ケーブルを使用したマルチ・デバイス PS コンフィギュレーション
VCCPGM (1)
10 kΩ
Stratix V Device 1
VCCPGM (1)
10 kΩ
(2)
(4)
nCE
10 kΩ
GND
10 kΩ
VCCPGM (1)
10 kΩ
CONF_DONE
nSTATUS
DCLK
MSEL[4..0]
VCCPGM (1)
Download Cable
10-Pin Male Header
(PS Mode)
VCCPGM (1)
(2)
Pin 1
VCCPGM (1)
GND
VIO (3)
nCEO
DATA0
nCONFIG
GND
Stratix V Device 2
(4)
CONF_DONE
MSEL[4..0] nSTATUS
DCLK
nCEO
N.C.
nCE
DATA0
nCONFIG
図 9-20 の注 :
(1) プルアップ抵抗は、USB-Blaster、ByteBlaster II、ByteBlasterMV または EthernetBlaster ケーブルと同じ電源電圧 (VCCIO) に接続して
ください。
(2) DATA0 および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルだけの場
合に限り必要です。これにより、DATA0 および DCLK がコンフィギュレーション後にフローティング状態のままにならないよう
にしています。例えば、MAX II デバイスまたはマイクロプロセッサも使用する場合、DATA0 および DCLK のプルアップ抵抗は不
要です。
(3) USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS に使用される場合は nCE に接続され、それ以外の場合は接続さ
れません。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 遅延によって異なります。MSEL[4..0] を接続するには、 7
ページの表 9-4 を参照してください。
図 9-20 に示すように、最初のデバイスがコンフィギュレーションを完了した後、そ
の nCEO ピンは Low にドライブされ、2 番目のデバイスの nCE ピンをアクティブに
し、2 番目のデバイスがコンフィギュレーションを開始します。nCONFIG、
nSTATUS、DCLK、DATA0、および CONF_DONE ピンは、チェイン内のすべてのデバ
イスに接続されます。すべてのデバイスの CONF_DONE および nSTATUS ピンは連結
されているため、チェイン内のすべてのデバイスは同時に初期化され、同時にユー
ザー・モードに入ります。いずれかのデバイスがエラーを検出した場合、チェイン全
体のコンフィギュレーションを停止して全てのデバイスをリコンフィギュレーショ
ンする必要があります。例えば、最初のデバイスが nSTATUS でエラーを示すと、
nSTATUS ピンを Low にプルダウンしてチェインをリセットします。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
9–37
JTAG コンフィギュレーション
デバイスにコンフィギュレーション・データをシフトして、バウンダリ・スキャン・
テスト（BST）用の開発された同じ JTAG インタフェースを使用することができます。
Quartus II ソフトウェアは、Quartus II プログラマでダウンロード・ケーブルによる
JTAG コンフィギュレーションに使用可能な .sof を自動的に生成します。
f Stratix V による使用可能な JTAG BST およびコマンドについて詳しくは、以下の資料を
参照してください。
■
「JTAG Boundary-Scan Testing in Stratix V Devices」の章
■
「Programming Support for Jam STAPL Language
Stratix V デバイスは、JTAG インストラクションがどのデバイス・コンフィギュレー
ション・モードよりも優先されるように設計されています。JTAG コンフィギュレー
ションを他のコンフィギュレーション・モードの完了を待たずに実行することがで
きます。例えば、PS コンフィギュレーション実行中に Stratix V デバイスの JTAG コン
フィギュレーションを試みた場合、PS コンフィギュレーションは終了し、JTAG コン
フィギュレーションが開始されます。JTAG コンフィギュレーション実行中、すべて
のユーザー I/O ピンはトライ・ステートになります。
1
JTAG ベースのコンフィギュレーションを使用中に、Stratix V デバイスをコンフィギュ
レーションする場合、Stratix V の圧縮復元またはデザイン・セキュリティ機能は使用
できません。
1
TDI、TDO、TMS、および TCK について詳しくは、9-41 ページの「デバイス・コン
フィギュレーション・ピン」を参照してください。
f チェイン内の複数のデバイスに対して複数の電圧の JTAG チェインを接続するための
方法については、「 JTAG Boundary Scan Testing in Stratix V Devices」の章を参照してく
ださい。
JTAG チェイン内の 1 つのデバイスをコンフィギュレーションするために、プログラ
ミング・ソフトウェアは他のすべてのデバイスをバイパス・モードにします。バイ
パス・モードでは、デバイスは 1 個のレジスタを通して、内部的に影響を受けるこ
となく、TDI ピンからのプログラミング・データを TDO ピンに渡します。この手法
により、プログラミング・ソフトウェアはターゲット・デバイスをプログラムまた
は検証することができます。デバイスにドライブされたコンフィギュレーション・
データは、1 サイクル・クロック後に TDO ピンに出力されます。デバイスにドライ
ブされたコンフィギュレーション・データは、1 サイクル・クロック後に TDO ピン
に出力されます。Quartus II ソフトウェアは、JTAG ポートを介して CONF_DONE ピン
の状態のチェックを完了した後 JTAG コンフィギュレーションの成功を検証します。
CONF_DONE が High でない場合、Quartus II ソフトウェアはコンフィギュレーションが
失敗したことを示します。CONF_DONE が High の場合、ソフトウェアはコンフィ
ギュレーションが成功したことを示します。コンフィギュレーション・データが
JTAG TDI ポートを介してシリアルに送信された後、TCK ポートに追加の 1,222 サイ
クルがクロックされ、デバイスの初期化が実行されます。
1
2011 年 5 月
Altera Corporation
Stratix V デバイスのチップ・ワイドのリセット (DEV_CLRn) ピンとチップ・ワイドの出
力イネーブル (DEV_OE) ピンは、JTAG バウンダリ・スキャンまたはコンフィギュ
レーション動作に影響を与えません。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–38
よびリモート・システム・アップグレード
1
他のサード・パーティのプログラマ・ツールで使用する JAM ファイル (.jam) または
Jam-byte Code (.jbc) を生成することができます。また、デバイスをプログラムするに
は .rbf のある JRunner を使用することができます。
図 9-21 に、シングル Stratix V デバイスの JTAG コンフィギュレーションを示します。
図 9-21. ダウンロード・ケーブルを使用したシングル・デバイスの JTAG コンフィギュレーション
VCCPD (1)
VCCPGM
(3)
VCCPGM
VCCPD (1)
Stratix V Device
(3)
nCE
GND
N.C.
nCEO
TCK
TDO
TMS
TDI
nSTATUS
CONF_DONE
(2)
nCONFIG
(2)
MSEL[4..0]
(2)
DCLK
VCCPD (1)
TRST
Download Cable
10-Pin Male Header
(JTAG Mode) (Top View)
Pin 1
V
(1)
CCPD
GND
GND
GND
図 9-21 の注 :
(1) プルアップ抵抗 VCCPD を接続します。この動作について詳しくは、 9-3
ださい。
ページの「VCCPD ピン」の VCCPD 要件を参照してく
(2) JTAG コンフィギュレーションのみを使用する場合は、nCONFIG を VCCPGM に、MSEL[4..0] をグランドに接続します。DCLK を
High または Low のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。DCLK を High または Low のい
ずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。他のコンフィギュレーション手法と JTAG を使用す
る場合は、選択したコンフィギュレーション手法に基づいて MSEL[4..0] を設定して、nCONFIG、および DCLK を接続しま
す。
(3) 抵抗値は、1 kΩ ～ 10 kΩ です。セットアップのための抵抗値を選択するために、シグナル・インテグリティを実行してくださ
い。
(4) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか、Low にドライブしなければなりません。
また、JTAG インタフェースを介してデバイスをプログラムするためにマイクロプロ
セッサを使用することができます。
f JRunner について詳しくは、「AN 414: The JRunner Software Driver: An Embedded Solution
for PLD JTAG Configuration」を参照してください。
図 9-22 に、マイクロプロセッサを使用した Stratix V デバイスの JTAG コンフィギュ
レーションを示します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
9–39
図 9-22. マイクロプロセッサを使用したシングル・デバイスの JTAG コンフィギュレーション
Memory
ADDR
VCCPGM(1) VCCPGM(1)
DATA
VCCPD
Stratix V Device
10 k
10 k
nSTATUS
TRST
CONF_DONE
TDI (4)
Microprocessor
TCK (4)
DCLK
(2)
TMS (4)
nCONFIG
(2)
TDO (4)
MSEL[4..0]
nCEO
(2)
N.C.
nCE
GND
図 9-22 の注 :
(1) チェイン内のすべての Stratix V デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCCPGM は、デバイス
の I/O の VIH 仕様に適合するよう十分に高くなければなりません。
(2) JTAG コンフィギュレーションのみを使用する場合は、nCONFIG を VCCPGM に、MSEL[4..0] を GND に接続してください。
DCLK を High または Low のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。DCLK を High または Low
のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。他のコンフィギュレーション手法と JTAG を使
用する場合は、選択したコンフィギュレーション手法に基づいて MSEL[4..0] を設定して、nCONFIG、および DCLK を接続
します。
(3) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか、Low にドライブします。
(4) JTAG ピンをドライブするために、マイクロプロセッサは VCCPD のように同じ I/O 規格を使用しなければなりません。
CONFIG_IO 命令
CONFIG_IO 命令を使用すると、JTAG ポートを通して I/O バッファをコンフィギュレー
ションでき、命令が発行されるとコンフィギュレーションを中断します。この命令
により、Stratix V デバイスのコンフィギュレーションの実行前、またはコンフィギュ
レーション・デバイスがコンフィギュレーションを完了するのを待っている間に
ボード・レベルのテストを実行できます。一度コンフィギュレーションが中断され
ると、JTAG テストが完了した場合は、JTAG インタフェースを使用するか、ボード上
で FPP、PS、または、nCONFIG に Low パルスを与えてデバイスをリコンフィギュ
レーションする必要があります。あるいは、PULSE_NCONFIG JTAG 命令を使用して
同じ JTAG インタフェイスで nCONFIG を Low にパルス化できます。
1
他の JTAG 命令 (BYPASS、IDCODE、および SAMPLE を除き ) はすべて、最初にコンフィ
ギュレーションを中断し、CONFIG_IO 命令を使用して I/O ピンを再プログラミング
しなければ発行できません。
マルチ・デバイス JTAG コンフィギュレーション
JTAG デバイス・チェインのプログラミング時には、1 つの JTAG 互換ヘッダが複数の
デバイスに接続されます。JTAG チェイン内のデバイス数は、ダウンロード・ケーブ
ルのドライブ能力によってのみ制限されます。JTAG チェインに 4 つ以上のデバイス
が接続されている場合、アルテラは TCK、TDI、および TMS ピンをオンボード・
バッファでバッファすることを推奨しています。JTAG をサポートするアルテラの他
のデバイスを同じ JTAG チェイン内に配置して、デバイスのプログラミングを実行す
ることができます。
JTAG チェイン・デバイスのプログラミングは、システムに複数のデバイスが含まれ
ている場合や JTAG BST 回路を使用してシステムをテストする場合に理想的です。図
9-23 にマルチ・デバイス JTAG コンフィギュレーションを示します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–40
よびリモート・システム・アップグレード
図 9-23. ダウンロード・ケーブルを使用した複数のデバイスの JTAG コンフィギュレーション
Stratix V Device
Download Cable
10-Pin Male Header
(JTAG Mode)
VCCPGM
(2)
(3)
Pin 1
(2)
VCCPD (1)
(2)
VCCPD (1)
VIO
VCCPD (1)
VCCPGM
10 kΩ
10 kΩ
VCCPD (1)
Stratix V Device
VCCPGM
(2)
MSEL[4..0]
(2)
nCE (4)
(2)
VCCPD (1)
nSTATUS
nCONFIG
DCLK
CONF_DONE
MSEL[4..0]
TRST
TDI
TDI
TCK
(2)
(2)
VCCPD (1)
10 kΩ
nSTATUS
nCONFIG
DCLK
CONF_DONE
MSEL[4..0]
nCE (4)
TRST
TDI
TDO
TMS
VCCPGM
10 kΩ
(2)
nCE (4)
TRST
VCCPGM
10 kΩ
10 kΩ
nSTATUS
nCONFIG
DCLK
CONF_DONE
Stratix V Device
VCCPGM
TDO
TMS
TCK
TDO
TMS
TCK
(3)
1 kΩ
図 9-23 の注 :
(1) プルアップ抵抗 VCCPD を接続します。この動作について詳しくは、 9-3
ださい。
ページの「VCCPD ピン」の VCCPD 要件を参照してく
(2) JTAG コンフィギュレーションのみを使用する場合は、nCONFIG を VCCPGM に、MSEL[4..0] をグランドに接続します。DCLK を
High または Low のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。DCLK を High または Low のい
ずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。他のコンフィギュレーション手法と JTAG を使用す
る場合は、選択したコンフィギュレーション手法に基づいて MSEL[4..0]、nCONFIG、および DCLK を接続します。
(3) 抵抗値は、1 kΩ ～ 10 kΩ です。セットアップのための抵抗値を選択するために、シグナル・インテグリティを実行してくださ
い。
(4) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか、Low にドライブしなければなりません。
1
FPP、PS および AS などの他の手法と JTAG マルチ・デバイス・コンフィギュレーショ
ンを使用する場合は、FPP、PS および AS マルチ・デバイス・コンフィギュレーショ
ン手法に推奨するように CONF_DONE、nSTATUS、および nCONFIG を連結します。
JTAG チェインがマルチ・デバイス FPP、PS、または AS コンフィギュレーション・
チェインと同じ順序であることを確認します。
1
JTAG コンフィギュレーションのみ使用する場合には、アルテラは図 9-22 に示すとお
り回路を接続することを推奨しています。ここで、CONF_DONE 信号と nSTATUS 信
号はそれぞれ分離されているので、各デバイスは個別にユーザー・モードに入るこ
とができます。
f JTAG コンフィギュレーションと他のコンフィギュレーションの組み合わせることに
ついて詳しくは、「Configuration Handbook Vol 2」の「 Combining Different Configuration
Schemes」の章を参照してください。
「AN 425: Using
f エンベデッド環境での JTAG および Jam STAPL について詳しくは、
Command-Line Jam STAPL Solution for Device Programming」を参照してください。Jam
Player をダウンロードするには、アルテラ・ウェブサイト（www.altera.co.jp）にアク
セスしてください。
f USB-Blaster、ByteBlaster II、または EthernetBlaster ケーブルについて詳しくは、以下の
ユーザーガイドを参照してください。
■
USB-Blaster ダウンロード・ケーブル・ユーザーガイド
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
■
ByteBlaster II ダウンロード・ケーブル・ユーザーガイド
■
Ethernet Blaster 通信ケーブル・ユーザーガイド
9–41
デバイス・コンフィギュレーション・ピン
表 9-13 および表 9-14 には、Stratix V デバイスのすべてのコンフィギュレーション関
連ピンの接続と機能をリストしています。表 9-13 に、Stratix V のコンフィギュレー
ション・ピンとそれらの電源をリストします。
表 9-13. Stratix V デバイスのコンフィギュレーション・ピンの概要 ( その１ )
ピン名
入力 / 出力
ユーザー・モード
電源供給元
コンフィギュレーション手法
TDI
入力
—
VCCPD
JTAG
TMS
入力
—
VCCPD
JTAG
TCK
入力
—
VCCPD
JTAG
TRST
入力
—
VCCPD
JTAG
TDO
入力
—
VCCPD
JTAG
CLKUSR
入力
I/O (1)
VCCPGM/VCCIO
CRC_ERROR
入力
I/O (1)
プルアップ
オプション、すべての手法
CONF_DONE
双方向
—
VCCPGM/ プルアッ
プ
すべての手法
DATA0
双方向
I/O (2)
VCCPGM/VCCIO
DATA[31..1]
双方向
I/O (2)
VCCPGM/VCCIO
入力
—
VCCPGM
FPP, PS
入力
—
VCCPGM
AS
DEV_OE
入力
I/O (1)
VCCPGM/VCCIO
DEV_CLRn
入力
I/O (1)
VCCPGM/VCCIO
INIT_DONE
入力
I/O (1)
Pull-up
オプション、すべての手法
MSEL[4..0]
入力
—
VCCPGM
すべての手法
双方向
—
VCCPGM
すべての手法
VCCPGM
すべての手法
DCLK
nSTATUS
(4)
(4)
(4)
(4)
(4)
すべての手法
FPP, PS
FPP
オプション、すべての手法
オプション、すべての手法
入力
—
nCEO
入力
I/O (3)
Pull-up
すべての手法
nCONFIG
入力
—
VCCPGM
すべての手法
nCSO
入力
—
VCCPGM
AS
nIO_PULLUP
入力
—
VCC (5)
すべての手法
双方向
—
VCCPGM
AS
nCE
AS_DATA0/ASDO
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–42
よびリモート・システム・アップグレード
表 9-13. Stratix V デバイスのコンフィギュレーション・ピンの概要 ( その２ )
ピン名
AS_DATA[3..1]
入力 / 出力
ユーザー・モード
電源供給元
コンフィギュレーション手法
双方向
—
VCCPGM
AS
表 9-13 の注 :
(1) これは兼用ピンです。このピンをイネーブルする関連オプションが Device and Pins Option 設定の Configuration パネルからオ
フにされる場合、このピンは I/O として使用可能です。例えば、Enable device-wide output enable オプションがオフにされる場
合、DEV_OE はユーザー I/O として使用可能です。
(2) これは兼用ピンです。このピンの状態は Device and Pins Option 使用の Dual-purpose Pins 設定によって決まります。
(3) このピンがマルチ・デバイス・コンフィギュレーションで次のデバイスの nCE を供給されていないため、このピンは I/O と
して使用可能です。このピンを使用してマルチ・デバイス・チェインで次のデバイスの nCE に供給するには、供給 Quartus II
ソフトウェアで Device and Pins Option の General パネルの下で Enable INIT_DONE output オプションをオンにしてください。
(4) このピンはコンフィギュレーション中に VCCPGM でパワーアップされます。通常の I/O としてユーザー・モードで使用される
場合、ピンが存在するバンクの VCCIO によってパワーアップされます。
(5) nIO_PULLUP が VCC によってパワーアップされても、アルテラでは、これらのピンはプルアップまたはプルダウン抵抗を使
用せず、VCCPGM または GND に直接接続することを推奨しています。
表 9-14 に、コンフィギュレーション・ピンについて説明します。
表 9-14. コンフィギュレーション・ピンの説明 ( その１ )
ピン名
TDI (1)
TMS (1)
説明
テスト・データ入力。命令、テストおよびプログラミング・データ用のシリアル入力ピン。データ
は TCK の立ち上がりエッジでシフト・インされます。
このピンには、常時アクティブな内部 25 kΩ プルアップ抵抗を備えています。
テスト･モードの選択。TAP コントローラ・ステート・マシンの遷移を決定するコントロール信号を
提供する入力ピン。TMS は、TCK の立ち上がりエッジで評価されます。このため、ユーザーは TCK
の立ち上がりエッジの前に TMS を設定する必要があります。ステート・マシン内での遷移は、信号
は TMS に印加された後、TCK の立ち下がりエッジで発生します。
このピンには、常時アクティブな内部 25 kΩ プルアップ抵抗を備えています。
TCK (1)
専用テスト・クロック入力。BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立
ち下がりエッジで発生する動作があります。クロック入力波形は、標準 50% のデューティ・サイク
ルが期待されます。
このピンには、常時アクティブな内部 25 kΩ プルアップ抵抗を備えています。
TRST (1)
専用テスト・リセット入力。バウンダリ・スキャン回路を非同期でリセットするアクティブ Low 入
力。TRST ピンは IEEE Std. 1149.1 に準じたオプションです。
ピンを Low に接続すると JTAG 回路がディセーブルされます。このピンには、常時アクティブな内
部 25 kΩ プルアップ抵抗を備えています。
TDO (1)
専用テスト・データト出力。命令、テストおよびプログラミング・データ用のシリアル出力ピン。
データは TCK の立ち下がりエッジでシフト・アウトされます。このピンは、データがデバイスから
シフト・アウトされない場合はトライ・ステートになります。
CLKUSR
オプションのユーザー供給クロック入力。1 つまたは複数のデバイスの初期化を同期させます。
Enable user-supplied start-up clock (CLKUSR) オプションは、Quartus II ソフトウェアの Device and Pins
Option ダイアログ・ボックスの Configuration タブでオンにすることができます。
CRC_ERROR
オプションの出力ピン。デバイスがユーザー・モード中に CRC（Cyclic Redundancy Check）エラーを
検出したことを示します。デフォルトで、このピンはオープン・ドレイン出力であり、10 kΩ プル
アップ抵抗を必要とします。Quartus II ソフトウェアの Device and Pins Option の Error Detection CRC パ
ネルで Enable Open-drain on CRC_ERROR pin をオフにすることで、このピンを通常の出力として使用
できます。
ユーザー・モードの動作中に CRC エラーがない場合、ターゲット・デバイスはこのピンを Low にド
ライブします。オープン・ドレイン出力として、CRC エラーが発生すると、デバイスはピンをリ
リースして、外部プルアップ抵抗で High にプルアップされます。
このピンは、Quartus II ソフトウェアで、Enable CRC error detection on CRC_ERROR pin オプションをオ
ンにするとイネーブルされます。CRC_ERROR ピンについて詳しくは、「SEU Mitigation in Stratix V
Devices」の章を参照してください。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
9–43
表 9-14. コンフィギュレーション・ピンの説明 ( その２ )
ピン名
CONF_DONE
DATA0 (3)
説明
専用オープン・ドレインの双方向ピン。コンフィギュレーションの実行前および実行中に、ター
ゲット・デバイスは CONF_DONE ピンを Low にドライブします。デバイスは、すべてのコンフィ
ギュレーション・データを正常に受信すると、1 外部プルアップ抵抗で High にプルアップされた
オープン・ドレインの CONF_DONE ピンを解放します。そして、ターゲット・デバイスは
CONF_DONE がロジック High にあることを確認するために、CONF_DONE ピン・ステータスを読み込み
ます。High にあることを確認した後、CONF_DONE が High になると、ターゲット・デバイスは初期
化を行いユーザー・モードに入ります。
初期化を完了した後に、CONF_DONE を Low にドライブしても、コンフィギュレーションされたデ
バイスには影響ありません。
兼用データ入力ピン。DATA0 が受信されたデータは DCLK に同期されます。
コンフィギュレーションが完了した後、このピンはユーザー I/O ピンとして使用できます。
DATA[31..1] (3)
兼用データ入力ピン。FPP ×16 または FPP ×32 を使用している場合、これらのピンの１つのサブセッ
トだけがコンフィギュレーションに必要です。コンフィギュレーションに使用されていないピンは、
通常の I/O として使用できます。
コンフィギュレーション実行中に、これらのピン上にバイト幅またはワード幅データが受信されま
す。DATA[31..1] は DCLK に同期しています。
DCLK
専用双方向のクロック・ピン。PS および FPP コンフィギュレーションでは、DCLK は外部ソースか
らターゲット・デバイスにデータを送るのに使用されるクロック入力です。データは、DCLK の立ち
上がりエッジでデバイスにラッチされます。データは、DCLK の立ち上がりエッジでデバイスにラッ
チされます。コンフィギュレーションが完了した後、DCLK を High または Low のうち都合の良いレ
ベルにドライブしなければなりません。
AS モードでは、DCLK は EPCS または EPCQ デバイスをクロックする出力クロックです。そしてこの
データは、DCLK の次の立ち下がりエッジでデバイスにラッチされます。AS コンフィギュレーショ
ン後、このピンはウィーク・プルアップ抵抗でトライ・ステートになります。
コンフィギュレーション後にこのピンを切り替えても、コンフィギュレーションされたデバイスに
は影響ありません。
DEV_OE (2)
ユーザーがデバイスのすべてのトライ・ステートを無効にできるオプション・ピンです。このピン
が Low にドライブされるとすべての I/O ピンはトライ・ステートになります。このピンが High にド
ライブされると、すべての I/O ピンはプログラムされたとおりに動作します。このピンは、Quartus II
ソフトウェアで、Enable device-wide output enable (DEV_OE) オプションをオンにするとイネーブルさ
れます。
DEV_CLRn (2)
ユーザーがデバイス・レジスタのすべてのクリアを無効にできるオプション・ピンです。このピン
が Low にドライブされると、すべてのレジスタがクリアされます。このピンが High にドライブされ
ると、すべてのレジスタはプログラムされたとおりに動作します。このピンは、Quartus II ソフト
ウェアで、Enable device-wide reset (DEV_CLRn) オプションをオンにするとイネーブルされます。
INIT_DONE (2)
オプションの出力ピン。デバイスが初期化されユーザー･モードになったことを示すシグナル。リ
セット・ステージ中に POR を終了するとき、そしてコンフィギュレーションの開始時に、
INIT_DONE ピンはトライ・ステートになり、外部プルアップ抵抗によって High にプルアップされま
す。
INIT_DONE を有効にするオプション・ビットが、
（コンフィギュレーション・データの最初のフ
レーム時に）デバイスにプログラムされると、INIT_DONE ピンは Low になります。初期化が完了
すると、INIT_DONE ピンは解放されて High にプルアップされ、デバイスはユーザー・モードに入
ります。
したがって、監視回路は Low から High への遷移を検出できなければなりません。このピンは、
Quartus II ソフトウェアで、Enable INIT_DONE output オプションをオンにするとイネーブルされます。
MSEL[4..0]
専用入力ピン。Stratix V デバイスのコンフィギュレーション手法を設定する 5 ビットのコンフィギュ
レーション入力。正しい接続は、 7 ページの表 9-4 を参照してください。
MSEL[4..0] ピンは、常時アクティブな 5-kΩ 内部プルダウン抵抗を備えています。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–44
よびリモート・システム・アップグレード
表 9-14. コンフィギュレーション・ピンの説明 ( その３ )
ピン名
説明
nSTATUS
専用オープン・ドレイン双方向ピン。デバイスは電源投入直後に nSTATUS を Low にドライブし、
POR 時間経過後に解放します。ユーザー・モード時および通常のコンフィギュレーション時には、
このピンは外部 10-kΩ 抵抗で High にプルアップされます。
コンフィギュレーション実行中、このピンは、デバイスで Low にドライブされると、コンフィギュ
レーション中にエラーが発生したことを示します。外部ソースがコンフィギュレーション実行中ま
たは初期化中に nSTATUS を Low にドライブした場合、ターゲット・デバイスはエラー状態に入り
ます。このメカニズムは、マルチ・デバイス・コンフィギュレーションのセットアップ中に使用さ
れています。デバイスのいずれかがエラーを検出して、nSTATUS を Low にプルすると、チェーン内
のすべてのデバイスがリセットされます。
コンフィギュレーションおよび初期化画完了した後に、nSTATUS を Low にドライブしても、コン
フィギュレーションされたデバイスには影響ありません。
nCE
専用アクティブ Low のチップ・イネーブル入力ピン。このピンをドライブするとコンフィギュレー
ションを実行するようになります。nCE ピンは、シングル・デバイス・コンフィギュレーションの
コンフィギュレーション実行中、初期化中、およびユーザー・モードでは Low にドライブします。
マルチ・デバイスのコンフィギュレーションでは、推奨されるそれぞれのコンフィギュレーショ
ン・セットアップ図に基づき、nCE ピンをチェインの前のデバイスの GND または nCEO と接続して
ください。
nCEO (3)
兼用オープン・ドレイン出力ピン。このピンは、デバイスのコンフィギュレーション完了時に Low
をドライブします。マルチ・デバイス・チェインに次のデバイスの nCE ピンに供給するためにこの
ピンを使用するには、Quartus II ソフトウェアの Device and Pins Option の General パネルで Enable
INIT_DONE output をオンにしてください。シングル・デバイス・コンフィギュレーションでは、この
ピンを通常の I/O として使用することができます。マルチ・デバイス・コンフィギュレーションで
は、次のデバイスの nCE ピンを供給していない場合に、このピンを通常の I/O として使用することが
できます。
nCONFIG
専用入力ピン。このピンがコンフィギュレーションおよびユーザー・モードで Low パルスである場
合、デバイスはリセット状態に入り、すべての I/O ピンをトライ・ステートにします。Low から High
へのロジックはリコンフィギュレーションを開始します。
JTAG プログラミング間に、nCONFIG ステータスが無視されます。
nCSO
専用出力ピン。AS モードで Stratix V デバイスから EPCS と EPCQ デバイスにコントロール信号をドラ
イブします。AS コンフィギュレーションが完成した後に、ウィーク・プルアップ抵抗によってこれ
らのピンがトライ・ステートされます。
nIO_PULLUP
専用入力ピン。この入力ピンは、ユーザー I/O ピンおよび兼用 I/O ピン (DATA[31..0]、CLKUSR、
INIT_DONE、DEV_OE、および DEV_CLRN) の内部プルアップ抵抗ををイネーブルまたはディセーブ
ルします。ロジック High は内部ウィーク・プルアップ抵抗をオフにし、ロジック Low はオンにしま
す。
このピンには、常にアクティブな 5-kΩ 内部プルダウン抵抗があります。
AS_DATA0/ASDO
専用双方向データ・ピン。AS ×1 および AS ×4 コンフィギュレーションでは、ASDO は、動作コマン
ドとアドレスを EPCS または EPCQ デバイスに送信するために使用されます。AS ×4 コンフィギュ
レーションでは、AS_DATA0 にデータを受信し、DCLK に同期されます。
AS コンフィギュレーションが完成した後に、ウィーク・プルアップ抵抗によってこのピンがトラ
イ・ステートされます。
AS_DATA[3..1]
専用双方向データ・ピン。コンフィギュレーション中は、これらのピンにデータを受信し、DCLK に
同期されます。
AS コンフィギュレーションが完成した後に、ウィーク・プルアップ抵抗によってこのピンがトラ
イ・ステートされます。
表 9-14 の注 :
(1) ボードに JTAG インタフェースが必要ない場合は、このピンをロジック High に接続して JTAG 回路をディセーブルできます。
チェイン内の複数のデバイスに対して複数の電圧の JTAG チェインを接続するための推奨方法については、「 JTAG Boundary
Scan Testing」の章を参照してください。
(2) これは兼用ピンです。このピンをイネーブルする関連オプションが Device and Pins Option 設定の Configuration パネルからオ
フにされる場合、このピンは I/O として使用可能です。例えば、DEV_OE は Enable device-wide output enable オプションをオフ
にした場合に使用できます。
(3) これは兼用ピンです。このピンの状態は Device and Pins Option 設定での Dual-purpose Pins 設定によって決まります。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション・データの復元
9–45
コンフィギュレーション・データの復元
Stratix V デバイスは、コンフィギュレーション・メモリ・スペースを節減してコン
フィギュレーション時間を短縮するコンフィギュレーション・データの復元をサ
ポートします。この機能により、圧縮されたコンフィギュレーション・データをコ
ンフィギュレーション・デバイスまたはその他のメモリに格納し、この圧縮された
データを Stratix V デバイスに送信することができます。コンフィギュレーションの
間、Stratix V デバイスはリアルタイムでデータを復元し、SRAM セルをプログラムし
ます。データ圧縮は、コンフィギュレーションの実行時に実行され、追加の処理時
間を必要としません。
暫定データでは、圧縮によってコンフィギュレーション・ビット・ストリームのサ
イズが使用されたデザインをベースに通常 35 ～ 55% に縮小しています。これによ
り、フラッシュ・メモリのストレージ要件の容量が低減されます。復元機能は、
JTAG 以外のすべてのコンフィギュレーション手法でサポートされています。
1
FPP では、復元機能をイネーブルすると、異なる DCLK-to-DATA[] の比を必要としま
す。詳しくは、9-9 ページの「ファースト・パッシブ・パラレル・コンフィギュレー
ション」を参照してください。
Stratix V のデータの圧縮をイネーブルするには、デザイン・コンパイル前（Compiler
Settings メニュー）とデザイン・コンパイル後（Convert Programming Files ウィンド
ウ）の 2 つの方法があります。
プロジェクトのコンパイラ設定で圧縮をイネーブルするには、以下のステップを実
行します。
1. Assignments メニューで、Device をクリックして、Settings ダイアログ・ボックス
を表示します。
2. Stratix V デバイスを選択した後、Device and Pin Options ダイアログ・ボックスを開
きます。
3. Configuration settings パネルで、Generate compressed bitstreams オプションをオン
にします（図 9-24 を参照）。
図 9-24. コンパイラ設定で StratixIV のビットストリームの圧縮をイネーブル
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–46
よびリモート・システム・アップグレード
プログラミング・ファイルを Convert Programming Files ウィンドウから作成するとき
に、圧縮をイネーブルにするには、次のステップに従います。これを実行するには、
以下のステップを実行します。
1. File メニューの Convert Programming Files をクリックします。
2. プログラミング・ファイル・タイプ（.pof、.sram、.hex、.rbf、または .ttf）を選
択します。
3. POF 出力ファイルの場合は、コンフィギュレーション・デバイスを選択します。
4. Input files to convert ボックスで、SOF Data を選択します。
5. Add File を選択し、Stratix V デバイスの .sof ファイルを追加します。
6. SOF Data 領域に追加したファイル名を選択し、Properties をクリックします。
7. Compression チェック・ボックスをオンにします。
マルチ・デバイス・コンフィギュレーションにシリアル・コンフィギュレーション
手法、AS ×1 または PS を使用する場合、シリアル・コンフィギュレーション手法を
使用している場合は、チェイン内の各デバイスに対して圧縮機能を選択的にイネー
ブルすることができます。図 9-25 に、2 個の Stratix V デバイスのチェインを示しま
す。最初の Stratix V デバイスは圧縮がイネーブルされているため、外部ホストから
圧縮されたデータを受信します。2 番目の Stratix V デバイスは、圧縮機能がディセー
ブルされているので非圧縮データを受信します。
1
FPP コンフィギュレーション手法では、DCLK-to-DATA[] の比の差があるため、同じ
マルチ・デバイス・チェイン内の圧縮および非圧縮コンフィギュレーションの組み
合わせは実行できません。
図 9-25. 同じコンフィギュレーション・ファイル内の圧縮および非圧縮コンフィギュ
レーション・データ ( 注 1)
Serial Configuration Data
EPCS, EPCQ, or
External Host
Uncompressed
Configuration
Data
Compressed
Configuration
Data
Decompression
Controller
Stratix V
Device
Stratix V
Device
nCE
nCEO
nCE
nCEO
N.C.
GND
図 9-25 の注 :
(1) このセットアップのコンフィギュレーションは Quartus II ソフトウェアの Convert Programming Files メ
ニューから生成されます。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
9–47
リモート・システム・アップグレード
この章では専用リモート・システム・アップグレード回路の機能と実装について説
明します。また、ファクトリ・コンフィギュレーション、アプリケーション・コン
フィギュレーション、リモート・アップデート・モード、およびユーザー・ウォッ
チドッグ・タイマを含むリモート・システム・アップグレードのコンセプトについ
ても定義します。さらに、このセクションはサポートされるコンフィギュレーション
手法を使用してリモート・システム・アップグレードを実装するためのデザイン・
ガイドラインについて説明します。
システム設計者は、短いデザイン・サイクル、進化する規格、遠隔地でのシステム
配置など、時として困難な課題に直面することがあります。Stratix V デバイスは、独
自のリプログラマビリティとリモート・システム・アップグレードを実行する専用
回路により、これらの課題を克服します。リモート・システム・アップグレードは、
経費のかかる製品回収を行わずに機能強化やバグ修正を行うことができ、製品の市
場投入の短縮や製品寿命の延長に役立ちます。
Stratix V デバイスは専用のリモート・システム・アップグレード回路を備えていま
す。Stratix V デバイスに実装されたソフト・ロジック（Nios® II エンベデッド・プロ
セッサまたはユーザー・ロジック）は、遠隔地から新しいコンフィギュレーション・
イメージをダウンロードし、それをコンフィギュレーション・メモリに格納し、さ
らに専用リモート・システム・アップグレード回路にリコンフィギュレーション・
サイクルの開始を指示することもできます。この専用回路は、コンフィギュレー
ション・プロセス中およびプロセス後にエラー検出を実行し、安全なコンフィギュ
レーション・イメージに戻ることによってエラー状態から回復し、エラー・ステー
タス情報を提供します。
リモート・システム・アップグレードは、EPCS および EPCQ デバイスの AS コンフィ
ギュレーション手法でサポートされています。リモート・システム・アップグレー
ドは、コンフィギュレーション・データのリアルタイム復元や安全で効率的な
フィールド・アップグレードのための高度暗号化規格（Advanced Encryption Standard、
略称：AES）を使用したデザイン・セキュリティなど、Stratix V の先進機能と併せて
実装することも可能です。最大の EPCS および EPCQ デバイスは、現在、それぞれ
128M ビットよ 256M ビットのコンフィギュレーション・成データをサポートしてい
ます。.
1
リモート・システム・アップデートはシングル・デバイス・コンフィギュレーショ
ンしかサポートされていません。
Stratix V デバイスのリモート・システム・アップグレード・プロセスでは、以下のス
テップを実行します。
1. Stratix V デバイスのロジック・アレイに実装される Nios II プロセッサ（または
ユーザー・ロジック）は、遠隔地から新しいコンフィギュレーション・データを
受信します。リモート・ソースへの接続には、TCP/IP などの通信プロトコル、
PCI 、UDP (User Datagram Protocol)、UART または独自のインタフェースを使用しま
す。
2. Nios II プロセッサ（またはユーザー・ロジック）は、この新しいコンフィギュ
レーション・データを不揮発性コンフィギュレーション・メモリに格納します。
3. Nios II プロセッサ（またはユーザー・ロジック）は、新しいコンフィギュレー
ション・データまたはアップデートされたコンフィギュレーション・データでリ
コンフィギューション・サイクルを開始します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–48
よびリモート・システム・アップグレード
4. 専用リモート・システム・アップグレード回路は、リコンフィギュレーション・
サイクル中またはリコンフィギュレーション・サイクル後に発生する可能性のあ
るエラーの検出およびエラー状態からの回復を実行し、ユーザー・デザインにエ
ラー・ステータス情報を提供します。
図 9-26 に、リモート・システム・アップデートのステップを示します。
図 9-26. Stratix V リモート・システム・アップグレード・プロセスの機能図
2
1
Development
Location
3
Data
Stratix V
Remote System
Upgrade Circuitry
Data
Configuration
Memory
Data
Stratix V Configuration
4
図 9-27 に、Stratix V の AS コンフィギュレーション手法によるリモート・システム・
アップグレードを実装するためのブロック図を示します。
図 9-27. Stratix V の AS コンフィギュレーション手法のためのリモート・システム・
アップグレードのブロック図 (1)
Stratix V
Device
Nios II Processor
or User Logic
EPCS or EPCQ
図 9-27 の注 :
(1) システムでリモート・システム・アップグレードを使用するには、モード選択ピン（MSEL[4..0]）
を AS モードに設定する必要があります。MSEL ピンの設定は、各 POR 遅延によって異なります。
MSEL[4..0] を接続するには、 7 ページの表 9-4 を参照してください。
コンフィギュレーション・イメージのタイプ
リモート・システム・アップグレードを使用する場合、Stratix V デバイスのコンフィ
ギュレーション・データはファクトリ・コンフィギュレーション・イメージまたは
アプリケーション・コンフィギュレーション・イメージに分類されます。イメージ
（コンフィギュレーションとも呼ばれる）とは、特定のユーザー定義機能を実行する
Stratix V デバイスにロードされるデザインのことです。
ファクトリ・イメージはユーザー定義のフォールバックまたは安全なコンフィギュ
レーションで、専用回路で新しいイメージにリコンフィギュレーションを開始しま
す。アプリケーション・イメージは、ターゲットの Stratix V デバイスにユーザー定
義機能を実装します。ファクトリ・イメージにデフォルトのアプリケーション・イ
メージ機能を含めることができます。システムの各 Stratix V デバイスでは、1 つの
ファクトリ・イメージと 1 つ以上のアプリケーション・イメージが必要になります。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
9–49
リモート・アップデート・モード
Stratix V のリモート・システム・アップグレード回路は、リモート・アップデート・
モードしかサポートされていません。リモート・アップデート・モードでは、
Stratix V デバイスはパワーアップ後にファクトリ・コンフィギュレーション・イメー
ジをロードします。ユーザー定義ファクトリ・コンフィギュレーションは、ロード
するアプリケーション・コンフィギュレーションを決定し、リコンフィギュレー
ション・サイクルを開始します。
Stratix V デバイスは最初のパワーアップ時にはリモート・アップデート・モードにな
り、EPCS および EPCQ デバイスでの開始アドレスの PGM[23..0] = 24'h000000 の位置
にあるファクトリ・コンフィギュレーションをロードします。ファクトリ・コン
フィギュレーション・イメージをこの開始アドレスに格納する必要があります。
1
アプリケーション・イメージ開始アドレスは任意の EPCS または EPCQ セクタ境界にあ
ることができます。アルテラは、2 つのイメージの場合、EPCS デバイス内の別のセ
クタを使用することを推奨します。
ファクトリ・イメージはユーザーがデザインしたもので、以下の動作を行うための
ソフト・ロジックを備えています。
■
専用のリモート・システム・アップグレード回路からのステータス情報に基づく
エラーの処理
■
リモート・ホストとの通信、新しいアプリケーション・コンフィギュレーション
の受信、およびこの新しいコンフィギュレーション・データのローカル不揮発性
メモリ・デバイスへの保存
■
Stratix V デバイスにロードするアプリケーション・コンフィギュレーションの決
定
■
ユーザー・ウォッチドッグ・タイマのイネーブルまたはディセーブル、およびそ
のタイムアウト値のロード
■
専用リモート・システム・アップグレード回路に対するリコンフィギュレーショ
ン・サイクル開始の指示
図 9-28 に、リモート・アップデート・モードでのファクトリ・コンフィギュレー
ションとアプリケーション・コンフィギュレーション間の遷移を示します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–50
よびリモート・システム・アップグレード
図 9-28. リモート・アップデート・モードでのコンフィギュレーション間の遷移
Configuration Error
Set Control Register
and Reconfigure
Power Up
Configuration
Error
Application 1
Configuration
Reload a
Different Application
Factory
Configuration
(page 0)
Reload a
Different Application
Set Control Register
and Reconfigure
Application n
Configuration
Configuration Error
パワーアップまたはコンフィギュレーション・エラーの後、ファクトリ・コンフィ
ギュレーション・イメージが自動的にロードされます。そして、システムは、アプリ
ケーション・コンフィギュレーション・イメージに切り換えるか、またはファクト
リ・コンフィギュレーション・イメージに滞在することを決定します。システムが、
アプリケーション・コンフィギュレーション・イメージに切り換えると決定した後
に、リコンフィギュレーションはリモート・システム・アップグレード回路を介し
て開始されます。アプリケーション・コンフィギュレーション・イメージでは、以下
のリコンフィギュレーション・トリガ条件が満たされた後に、システムはファクト
リ・コンフィギュレーション・イメージに戻すこともできます。
■
nSTATUS が外部で Low にドライブされる
■
コンフィギュレーション CRC エラー
■
ユーザー・ウォッチドッグ・タイマのタイムアウト
■
コア nCONFIG 信号のアサーション
■
nCONFIG 信号のアサーション
ファクトリ・コンフィギュレーション・イメージが再ロードされた後、ユーザー設
計のファクトリ・コンフィギュレーションは、リモート・システム・アップグレー
ド・ステータス・レジスタを読み出して、リコンフィギュレーションの理由を判断
します。次にファクトリ・コンフィギュレーションは適切なエラー回復処理を行い、
リモート・システム・アップグレード・コントロール・レジスタに書き込んで、次
にロードするアプリケーション・コンフィギュレーションを決定します。
アプリケーション・コンフィギュレーション・イメージがに正常にロードされると、
ソフト・ロジック（Nios II プロセッサまたはステート・マシンおよびリモート通信
インタフェース）はリモート・システム・アップデートの要求を判断します。その
場合、ソフト・ロジックはデータを受信してそれをコンフィギュレーション・メモ
リ・デバイスに書き込みます。次に、デバイスはファクトリ・コンフィギュレー
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
9–51
ションのロードを開始します。ファクトリ・コンフィギュレーションは、リモート・
システム・アップグレード・ステータス・レジスタおよびコントロール・レジスタ
を読み出し、ロードする有効なアプリケーション・コンフィギュレーションを決定
し、それに応じてリモート・システム・アップグレード・コントロール・レジスタ
に書き込んで、システムのリコンフィギュレーションを開始します。
EPCQ 256 を使用したリモート・システム・アップグレード
EPCQ256 を使用している場合、アプリケーション・イメージ・アドレスの精度が
32’h00000100 であることを確実にしてください。アプリケーション・イメージのため
の .rbf のサイズは、8 ページの表 9-5 にリストされた値より 76,500 バイト長いです。
複数のアプリケーション・イメージを EPCQ 256 デバイスにフィットさせるとき、こ
の追加のスペース要件を考慮する必要があります。
1
EPCQ 256 プログラミングのためのQuartus II ソフトウェアまたは SRunner ソフトウェア
を使用していない場合、デバイスをプログラムと設定する前に、EPCQ 256 デバイス
を 4 バイト・アドレッシング・モードに入れてください。
専用リモート・システム・アップグレード回路
この項では、Stratix V リモート・システム・アップグレード専用回路の実装について
説明します。リモート・システム・アップグレード回路は、ハード・ロジックで実
装されます。この専用回路は、Stratix V デバイス・ロジック・アレイに実装される
ユーザー定義ファクトリおよびアプリケーション・コンフィギュレーションにイン
タフェースし、完全なリモート・コンフィギュレーション・ソリューションを提供
します。リモート・システム・アップグレード回路は、リモート・システム・アッ
プグレード・レジスタ、ウォッチドッグ・タイマ、およびこれらのコンポーネント
を制御するステート・マシンを備えています。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–52
よびリモート・システム・アップグレード
図 9-29 に、リモート・システム・アップグレード回路を示します。
図 9-29. リモート・システム・アップグレード回路 ( 注 1)
Internal Oscillator
Status Register (SR)
[4..0]
Control Register
[37..0]
Logic Array
Update Register
[37..0]
update
Shift Register
dout
Bit [4..0]
din
dout
capture
RSU
State
Machine
din
Bit [37..0]
capture
time-out
User
Watchdog
Timer
clkout capture update
Logic Array
clkin
RU_DOUT
RU_SHIFTnLD
RU_CAPTnUPDT
RU_CLK
RU_DIN
RU_nCONFIG
RU_nRSTIMER
Logic Array
図 9-29 の注 :
(1) ALTREMOTE_UPDATE メガファンクションを使用する場合、RU_DOUT、RU_SHIFTnLD、RU_CAPTnUPDT、RU_CLK、RU_DIN、
RU_nCONFIG、および RU_nRSTIMER 信号は、すべての関連したリモート・システム・アップグレード動作を実行するためにメガ
ファンクションにより内部で制御されます。
表 9-15 に、リモート・システム・アップグレード回路のためのタイミング・パラ
メータ仕様を示します。
表 9-15. リモート・システム・アップグレード回路のタイミング仕様
パラメータ
最小値
最大値
単位
fMAX_RU_CLK (1)
—
40
MHz
tRU_nCONFIG (2)
250
—
ns
tRU_nRSTIMER (3)
250
—
ns
表 9-15 の注 :
(1) このクロックはリモート・システム・アップグレード回路にユーザー供給されます。
ALTREMOTE_UPDATE メガファンクションを使用している場合、ALTREMOTE_UPDATE メガファンク
ションにユーザー供給されたクロックは、この仕様を満たすようにする必要があります。
(2) これはタイミング仕様の最小値で ALTREMOTE_UPDATE メガファンクション High のリコンフィギュ
レーション入力のストローブに相当します。詳細は、 9-55 ページの「リモート・システ
ム・アップグレード・ステート・マシン」を参照してください。
(3) これはタイミング仕様の最小値で ALTREMOTE_UPDATE メガファンクション High の reset_timer 入力
のストローブに相当します。詳細は、 9-55 ページの「リモート・システム・アップグ
レード・ステート・マシン」を参照してください。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
9–53
リモート・システム・アップグレード・レジスタ
リモート・システム・アップグレード・ブロックは、ページ・アドレス、ウォッチ
ドッグ・タイマ設定、およびステータス情報を格納するレジスタを備えています。表
9-16 に、これらののレジスタをリストします。
表 9-16. リモート・システム・アップグレード・レジスタ
レジスタ
説明
シフト・レジスタ
このレジスタはロジック・アレイからアクセスでき、ユーザー・ロジックによるアップデート・レ
ジスタ、ステータス・レジスタ、およびコントロール・レジスタへの書き込みとサンプリングを可
能にします。
コントロール・レ
ジスタ
このレジスタには、現在のページ・アドレス、ユーザー・ウォッチドッグ・タイマ設定、および現
在のコンフィギュレーションがファクトリ・コンフィギュレーションまたはアプリケーション・コ
ンフィギュレーションかを指定する 1 ビットが含まれています。アプリケーション・コンフィギュ
レーションでのリード動作時に、このレジスタはシフト・レジスタに読み出されます。リコンフィ
ギュレーション・サイクルが開始されると、アップデート・レジスタの内容がコントロール・レジ
スタに書き込まれます。
アップデート・レ
ジスタ
このレジスタはコントロール・レジスタと同様のデータを保持します。ただし、アップデート・レ
ジスタはデータをシフト・レジスタにシフトし、アップデート動作を発行することによって、ファ
クトリ・コンフィギュレーションでのみ更新することができます。リコンフィギュレーション・サ
イクルがファクトリ・コンフィギュレーションによってトリガされると、コントロール・レジスタ
はアップデート・レジスタの内容で更新されます。ファクトリ・コンフィギュレーションでのキャ
プチャ動作時に、このレジスタはシフト・レジスタに読み出されます。
ステータス・レジ
スタ
このレジスタは、リコンフィギュレーションの原因を記録するために、リモート・システム・アッ
プグレード回路によってすべてのリコンフィギュレーションで書き込まれます。この情報はリコン
フィギュレーション後の適切な処理を決定するために、ファクトリ・コンフィギュレーションで使
用されます。このレジスタはキャプチャ・サイクル時にシフト･レジスタに読み出されます。
リモート・システム・アップグレードのコントロール・レジスタとステータス・レ
ジスタは、10-MHz の内蔵オシレータ（ユーザー・ウォッチドッグ・タイマを制御す
るオシレータと同じ）でクロックされます。ただし、リモート・システム・アップ
グレード・シフトおよびアップグレード・レジスタは、ユーザー・クロック入力
（RU_CLK）でクロックされます。
コントロール・レジスタ
コントロール・レジスタは、アプリケーション・コンフィギュレーションのページ・
アドレスとユーザー・ウォッチドッグ・タイマ設定を格納します。コントロール・
レジスタの機能は、リモート・システム・アップグレード・モードの選択によって
異なります。リモート・アップデート・モードのファクトリ・コンフィギュレー
ションにはこのレジスタへのライト・アクセスがあります。
図 9-30 に、コントロール・レジスタのビット位置を示します。表 9-17 に、こコント
ロール・レジスタのビットを定義します。図中の数字は、レジスタ内の設定のビッ
ト位置を示します。例えば、ビット番号 25 はウォッチドッグ・タイマのイネーブ
ル・ビットです。
図 9-30. リモート・システム・アップグレード・コントロール・レジスタ
37 36 35 34 33 32 31 30 29 28 27 26
Wd_timer[11..0]
2011 年 5 月
Altera Corporation
25
Wd_en
24 23 22 .. 3
PGM[23..0]
2
1
0
AnF
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–54
よびリモート・システム・アップグレード
Application-not-factory（AnF）ビットは、Stratix V デバイスにロードされた現在のコン
フィギュレーションがファクトリ・コンフィギュレーションまたはアプリケーショ
ン・コンフィギュレーションのいずれであるかを示します。このビットは、エラー
状態によってファクトリ・コンフィギュレーションへのフォールバックが発生する
と、リモート・システム・アップグレード回路によって Low に設定されます。AnF
ビットが High のとき、コントロール・レジスタへのアクセスはリード動作にのみ制
限され、ウォッチドッグ・タイマをイネーブルします。アップデート・レジスタの
内容をアプリケーション・ページのアドレス設定およびウォッチドッグ・タイマ設
定で更新するときに、ファクトリ・コンフィギュレーションのデザインがこのビッ
トを High（1'b1）に設定することが必要です。
表 9-17 に、リモート・システム・アップグレード・コントロール・レジスタの内容
をリストします。
表 9-17. リモート・システム・アップグレード・コントロール・レジスタの内容
コントロール・レジスタ・
ビット
AnF (1)
PGM[23..0]
Wd_en
Wd_timer[11..0]
値 (2)
定義
1'b0
アプリケーション・ノット・ファクト
リ
24'b0×000000
AS コンフィギュレーション開始アド
レス (StAdd[23..0])
1'b0
ユーザー・ウォッチドッグ・タイマ・
イネーブル・ビット
12'b000000000000
ユーザー・ウォッチドッグ・タイマの
タイム・アウト値（29 ビット・カウ
ント値の最上位 12 ビット
:Wd_timer[11..0], 17'b0}）
表 9-17 の注 :
(1) ファクトリ・コンフィギュレーション・デザインは、アプリケーション・コンフィギュレーショ
ン・イメージにリコンフィギュレーションをトリガする前に 1'b1 に AnF ビットを設定する必要があ
ります。　(2) これは、デバイスが POR を終了した後、およびコンフィギュレーション中にリコンフィギュレー
ション・トリガ条件の後にファクトリ・イメージに戻るときのコントロール・レジスタ・ビットの
デフォルト値です。
ステータス・レジスタ
ステータス・レジスタは、リコンフィギュレーション・トリガ条件を指定します。
図 9-31 に、ステータス・レジスタの内容を示します。以下のリストに、各ビットを
定義します。
■
ビット 0— アプリケーション・コンフィギュレーション時に発生する CRC（エラー
■
ビット 1— エラー発生時の外部デバイスによる nSTATUS アサーション
■
ビット 2—Stratix V デバイスのロジック・アレイがリコンフィギュレーション・サ
イクルをトリガしたとき（新しいアプリケーション・コンフィギュレーション・
イメージをダウンロードした後）
■
ビット 3— 外部コンフィギュレーション・リセット（nCONFIG）アサーション
■
ビット 4— ユーザー・ウォッチドッグ・タイマのタイムアウト
図 9-31 に、ステータス・レジスタの内容を指定しています。図中の数字は、5 ビッ
ト・レジスタ内のビット位置を示します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
9–55
図 9-31. リモート・システム・アップデートのステータス・レジスタ ( 注 1)
4
Wd
3
2
1
nCONFIG Core_nCONFIG nSTATUS
0
CRC
図 9-31 の注 :
(1) デバイスが POR を完了してパワーアップされた後、ステータス・レジスタの内容は 5'b00000 になり
ます。
リモート・システム・アップグレード・ステート・マシン
電源投入後、シフト・レジスタ、コントロール・レジスタ、およびアップデート・
レジスタは、表 9-16 に指定された値にリセットされます。これらの値はファクト
リ・コンフィギュレーション・イメージがロードされる前の POR リセット値ととし
ても知られています。ファクトリ・コンフィギュレーション・イメージでは、ユー
ザー・ロジックから次のアプリケーション・コンフィギュレーション・イメージ用
に AnF ビット、ページ・アドレス、およびウォッチドッグ・タイマ設定をアップ
デート・レジスタに書き込みます。ロジック・アレイのコンフィギュレーション・リ
セット（RU_nCONFIG）が Low になると、リモート・システム・アップグレード・
ステート・マシンは、コントロール・レジスタをアップデート・レジスタの内容で
更新し、新しいアプリケーション・コンフィギュレーション・イメージにシステム・
コンフィギュレーションをトリガします。
リコンフィギュレーション中に、新しいアプリケーション・コンフィギュレーショ
ン・イメージにエラーが発生する場合、リモート・システム・アップグレード・ス
テート・マシンはシステムにファクトリ・コンフィギュレーション・イメージを再
ロードするよう指示します。コントロールおよび更新プログラム・レジスタは POR
リセット値にリセットされ、ステータス・レジスタは、エラー情報で更新されます。
例えば、アプリケーション・コンフィギュレーション・イメージのコンフィギュ
レーション中に CRC エラーが発生する場合、ステータス・レジスタは 5'b00001 で
アップデートされます。
リコンフィギュレーション中にエラーが発生しない場合、またアプリケーション・
コンフィギュレーション・イメージが正常にロードされた場合、システムは、別の
リコンフィギュレーション・トリガ条件が発生するまでアプリケーション・コン
フィギュレーション・イメージに滞在します。これは、コア nCONFIG アサーショ
ン、外部の nCONFIG アサーション、またはウオッチドッグ・タイマのタイムアウ
ト・エラーであるかもしれません。その場合、コントロール・レジスタとアップ
デート・レジスタは POR リセット値にリセットされ、ステータス・レジスタはエ
ラー情報で更新されます。結果的に、システムはファクトリ・コンフィギュレー
ション・イメージをロードし続けています。ステータス・レジスタの内容に基づい
て、ファクトリ・コンフィギュレーション・イメージのユーザー・ロジックは、
ファクトリ・コンフィギュレーション・イメージに滞在すること、または新しいア
プリケーション・コンフィギュレーション・イメージをリロードすることを決定し
ます。
1
2011 年 5 月
Altera Corporation
ファクトリ・コンフィギュレーション中のリード動作では、アップデート・レジス
タの内容にアクセスします。この機能は、ユーザー・ロジックがページ・アドレス
およびウォッチドッグ・タイマ設定が正しく書き込まれていることを検証するため
に使用します。プリケーション・コンフィギュレーションのリード動作では、コン
トロール・レジスタの内容にアクセスします。この情報はアプリケーション・コン
フィギューションでユーザー・ロジックにより使用されます。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–56
よびリモート・システム・アップグレード
ユーザー・ウォッチドッグ・タイマ
ユーザー・ウォッチドッグ・タイマは、誤ったアプリケーション・コンフィギュ
レーションによってデバイスが停止したままになるのを防止します。アプリケー
ション・コンフィギュレーションが Stratix V デバイスに正常にロードされると、シ
ステムはタイマを使用して動作エラーを検出します。この機能は、ファクトリ・コ
ンフィギュレーションでは自動的にディセーブルされ、アプリケーション・コン
フィギュレーション・イメージにはイネーブルされます。ファクトリ・コンフィ
ギュレーションは、生産時に格納および検証され、リモートで更新されることはな
いので、機能エラーが存在しないようにしてください。
1
ユーザー・ウォッチドッグ・タイマの機能はアプリケーション・コンフィギュレー
ション・イメージで自動的にイネーブルされます。この機能を使用しない場合、アプ
リケーション・コンフィギュレーション・イメージにリコンフィギュレーションを
トリガする前に、ファクトリ・コンフィギュレーションイメージ動作中にその機能
をディセーブルしてください。
ユーザー・ウォッチドッグ・タイマは、ファクトリ・コンフィギュレーションに
よってリモート・システム・アップグレード・コントロール・レジスタにロードさ
れた初期値からカウント・ダウンするカウンタです。このカウンタは 29 ビット幅
で、最大カウント値は 229 です。ユーザー・ウォッチドッグ・タイマの値を指定する
ときには、最上位 12 ビットのみ指定します。タイマ設定の精度は 217 サイクルです。
サイクル時間は 12.5-MH の内部オシレータ周波数に基づきます。表 9-18 に、12.5MHz 内部オシレータの動作範囲をリストします。
表 9-18. 12.5-MHz 内部オシレータの仕様 ( 注 1)
最初地
標準
最大値
単位
5.3
7.9
12.5
MHz
表 9-18 の注 :
(1) これらの値は暫定仕様です。
ユーザー・ウォッチドッグ・タイマは、アプリケーション・コンフィギュレーショ
ンがデバイス・ユーザー・モードに入るとカウントを開始します。このタイマは、
満了になる前に RU_nRSTIMER をアサートして、アプリケーション・コンフィギュ
レーションで定期的にリセットする必要があります。アプリケーション・コンフィ
ギュレーションがカウントの満了前にユーザー・ウォッチドッグ・タイマをリロー
ドしない場合、リモート・システム・アップグレード専用回路でタイムアウト信号
が生成されます。これにより、デバイスに、ファクトリ・コンフィギュレーション・
イメージをリロードし、ウォッチドッグ・タイマのタイム・アウト・エラーを反映
するようにステータス・レジスタをアップデートさせます。
リモート・システム・アップグレードの機能をイネーブル
Stratix V デバイスのリモート・アップデートは、デザインをコンパイルする前に
Quartus II ソフトウェア（Compiler Settings メニュー）でイネーブルできます。リモー
ト・アップデート・モードでは、auto-restart configuration after error オプションが常
にイネーブルされます。プロジェクトのコンパイラ設定でリモート・アップデート
をイネーブルするには、Quartus II ソフトウェアで以下のステップを実行します。
1. Assignments メニューの Device をクリックします。Settings ダイアログ・ボックス
が表示されます。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
9–57
2. Device and Pin Options をクリックします。Device and Pin Options ダイアログ・ボッ
クスが表示されます。
3. Configuration パネルをクリックします。
4. Configuration scheme リストから Active Serial x1（Configuration Device も使用可能）
を選択します（図 9-32 を参照）。
5. Configuration Mode リストから Remote を選択します（図 9-32 を参照）。
6. OK をクリックします。
7. Settings ダイアログ・ボックスで、OK をクリックします。
図 9-32. コンパイラ設定メニューで Stratix V デバイスのリモート・アップデートのイネーブル
ALTREMOTE_UPDATE メガファンクション
ALTREMOTE_UPDATE メガファンクションは、メモリに類似したリモート・システム・
アップグレード回路へのインタフェースを提供し、Stratix V デバイス・ロジックでの
シフト・レジスタのリード / ライト・プロトコルを処理します。この実装は、デバイ
スで Nios II プロセッサまたはユーザー・ロジックを使用して、ファクトリ・コン
フィギュレーション機能を実装するデザインに最適です。独自のロジックを作成す
る代わりにメガファンクション・ブロックを使用すると、デザイン時間が短縮され、
より効率的なロジック合成とデバイスの実装が可能になります。
f ALTREMOTE_UPDATE メガファンクションについて詳しくは、「リモート・アップデー
ト回路（ALTREMOTE_UPDATE）メガファンクション・ユーザーガイド」を参照してく
ださい。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–58
よびリモート・システム・アップグレード
デザイン・セキュリティ
このセクションでは、高度暗号化規格（AES）使用して、デザイン・セキュリティ機
能と Stratix V デバイスへの実装の概要を示します。また、デザインにおけるこれら
の新機能を使用できる Stratix V デバイスで利用可能なセキュリティ・モードを説明
します。
Stratix V デバイスは、競争の激しい一般用および軍用環境におけるより大規模かつ条
件の厳しいデザインで、その役割を果たし続いており、複製、リバース・エンジニ
アリング、および改ざんからデザインを保護することがますます重要になっていま
す。Stratix V デザイン・セキュリティでは、以下の機能がサポートされます。
1
■
256 キーの業界標準のデザイン・セキュリティ・アルゴリズム (FIPS-197 確定 ) をサ
ポートする拡張の内蔵 AES 復号化ブロック
■
揮発性および不揮発性のキー・プログラミング・サポート
■
改ざん保護ビットのセット経由の揮発性および不揮発性のキー用の保護動作モー
ド
■
改ざん保護ビットによる JTAG 保護モードのイネーブル
■
ボード・レベルのテストのサポート
■
不揮発性のキーのためのイン・ソケット・キー・プログラミングのサポート
■
JTAG コンフィギュレーション方法を除く、すべてのコンフィギュレーション手法
で使用可能
■
両方のリモート・システム・アップグレードおよび圧縮復元機能のサポート
デザイン・セキュリティ機能は、リモート・システム・アップグレードか復元機能
と使用する場合、または使用しない場合もできます。
Stratix V のデザイン・セキュリティ機能は、デザインに以下のセキュリティ保護を提
供しています。
■
複製に対するセキュリティ — セキュリティ・キーは Stratix V デバイスに安全に格
納され、いかなるインタフェースを介してもこれを読み出すことはできません。
さらに、Stratix V デバイスではコンフィギュレーション・ファイルのリード・
バックはサポートされていないので、デザイン情報を複製することはできませ
ん。
■
リバース・エンジニアリングに対するセキュリティ —Stratix V のコンフィギュ
レーション・ファイル・フォーマットは独自のものであり、ファイルには特定の
復号化を必要とする数百万ビットが収められているので、暗号化されたコンフィ
ギュレーション・ファイルからのリバース・エンジニアリングは非常に困難で長
時間を要します。さらに、Stratix V デバイスは、上級の 28-nm プロセス技術で製
造されるため、このプロセスは非常に困難になります。
■
改ざんに対するセキュリティ — これにより、JTAG インタフェースを介して改ざ
ん試行をディせーブルします。改ざん保護ビットのセットアップを使用してこの
セキュリティ機能を強化できます。改ざん保護ビットがセットされると、
Stratix V は同じキーで暗号化されたコンフィギュレーション・ファイルしか受け
入れません。また、JTAG インタフェースを介してプログラミングがブロックさ
れています。これで、両方の JTAG インタフェースとコンフィギュレーション・
インタフェースからデバイスの改ざん試行を防止できます。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
9–59
1
デザイン・セキュリティ機能と一緒に圧縮を使用する場合、コンフィギュレーショ
ン・ファイルが最初に圧縮され、次に Quartus II ソフトウェアを使用して暗号化され
ます。コンフィギュレーションの間、Stratix V デバイスは、最初にコンフィギュレー
ション・ファイルを復号化し、次にそれを復元します。
1
FPP コンフィギュレーション手法で Stratix V デバイスとデザイン・セキュリティ機能
を使用する場合、異なる DCLK-to-DATA[] の比が必要です。詳細は、9-9 ページの
「ファースト・パッシブ・パラレル・コンフィギュレーション」を参照してくださ
い。
JTAG セキュア・モード
改ざん保護ビットをイネーブルすると、電源投入後、Stratix V デバイスは JTAG セ
キュア・モードにあります。JTAG セキュア・モードでは、多くの JTAG 命令がディ
セーブルされます。Stratix V デバイスは、必須の JTAG1149.1 および 1149.6 命令にみ
を配慮することができます。これらの命令は、SAMPLE/PRELOAD、BYPASS、EXTEST, お
よび IDCODE と SHIFT_EDERROR_REG などのオプション命令です。
USERCODE、HIGHZ、CLAMP、PULSE_NCONFIG および CONFIG_IO など他の JTAG 命令のアク
セスをイネーブルするには、JTAG セキュア・モードをイネーブルするには、UNLOCK
命令を発行する必要があります。JJTAG セキュア・モードにデバイスを戻すために
LOCK 命令を発行できます。両方の LOCK と UNLOCK 命令は、ユーザー・モード中に発行
することができます。
「JTAG
f LOCK と UNLOCK 命令に関連するの JTAG バイナリ命令コードの詳細については、
Boundary-Scan Testing in Stratix V Devices」の章を参照してください。
セキュリティ・キーのタイプ
Stratix V デバイスは、揮発性キーと不揮発性キーの 2 種類のセキュリティ・キを提供
します。表 9-19 に、揮発性キーと不揮発性キーの相違点をリストします。
表 9-19. セキュリティ・キーのタイプ
キーのタイプ
揮発性キー
不揮発性キー
キーのプログラマビリティ
■
再プログラム可能
■
消去可能
ワンタイム・プログラミング
キー・ストレージの電源
プログラミング方法
外部バッテリ VCCBAT が必要 (1)
オンボード
外部バッテリが不要
オンボードおよびイン・ソ
ケット・プログラミング (2)
表 9-19 の注 :
(1) VCCBAT は揮発性キー・ストレージ専用の電源で、VCCIO や VCCPGM など、その他のオンチップ電源とは共有されません。VCCBAT
はオン・チップ電源の状況に関係なく、揮発性レジスタに電源を供給し続けます。
(2) イン・ソケット・プログラミングは、サードパーティ・ベンダーから提供されています。
不揮発および揮発性のキー・プログラミングは、リバース・エンジニアリングおよ
びデザインのコピーから保護します。改ざん保護ビットをセットすると、デザイン
も改ざんから保護されます。
1
2011 年 5 月
Altera Corporation
JTAG インタフェースを介してキー・プログラミングをプログラムします。また、
nSTATUS ピンは、任意のキー・プログラミングを試行する前に High にリリースされ
ていることを確認してください。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–60
よびリモート・システム・アップグレード
f バッテリの仕様について詳しくは、「 DC and Switching Characteristics for Stratix V
Devices」の章を参照してください。
f VCCBAT ピン接続の推奨事項について詳しくは、「Stratix V Device Family Pin Connection
Guidelines」を参照してください。
セキュリティ・モード
表 9-20 に、Stratix V デバイスで使用可能なセキュリティ・モードを示します。
表 9-20. サポートされるセキュリティ・モード
改ざん保護ビット設
定
デバイスに暗号化
されていないファ
イルの使用可能
デバイスに暗号化
のファイルの使用
可能
セキュリティ・レベル
キーなし
—
使用可能
使用不可能
—
揮発性キー
—
使用可能 (2)
使用可能
セキュリティ保護
設定される (1)
使用不可能
使用可能
セキュリティ保護
（改ざん防止）
—
使用可能 (2)
使用可能
セキュリティ保護
設定される (1)
使用不可能
使用可能
セキュリティ保護
（改ざん防止）
セキュリティ・モード
改ざん保護ビットがセットさ
れた揮発性キー
揮発性キー
改ざん保護ビットがセットさ
れた不揮発性キー
表 9-20 の注 :
(1) 改ざん保護ビットをイネーブルにすると、Stratix V デバイスにテスト・モードをディセーブルし、JTAG インタフェースを介
してプログラミングをディセーブルします。このプロセスは逆にできなく、アルテラは実行された故障解析の行うことを防
止します。改ざん保護ビットをイネーブルするために、アルテラ・テクニカル・サポートにお問い合わせください。
(2) 暗号化されていないコンフィギュレーション・ビットストリームは、ボードレベルのテストにのみ使用します。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
9–61
図 9-33 に、Stratix V デバイスで使用可能なセキュリティ・モードのシーケンスを示
します。
図 9-33. Stratix V のセキュリティ・モード ̶ シーケンスと制約
No Key
Volatile Key
Unencrypted
Configuration File
Unencrypted or
Encrypted
Configuration File
Non-Volatile Key
Unencrypted or
Encrypted
Configuration File
Non-Volatile Key
with
Tamper-Protection
Bit Set
Volatile Key with
Tamper-Protection
Bit Set
Encrypted
Encrypted
Configuration File (1)
Configuration File
Encrypted
Configuration File
図 9-33 の注 :
(1) 揮発性キーが消去されている場合、Stratix V デバイスは、暗号化されたコンフィギュレーション・ファイルを受け入れており
ません。Stratix V デバイスの揮発性キーが消去されている場合、改ざん保護ビットなしの揮発性キーを使用してキーを再プロ
グラムする必要があります。
デザイン・セキュリティの実装のステップ
Stratix V デバイスは SRAM ベースのデバイスです。Stratix V デバイスは、デザイン・
セキュリティを提供するために、コンフィギュレーション・ビットストリーム・デ
ザイン・セキュリティに 256 ビットのセキュリティ・キーを必要とします。以下の
ステップに従って、安全なコンフィギュレーションを行うことができます。
1. Quartus II ソフトウェアは、デザイン・セキュリティのキー・プログラミング・
ファイルを生成し、ユーザー定義の 256 ビット・キーを使用してコンフィギュ
レーション・データを暗号化します。
2. 暗号化されたコンフィギュレーション・ファイルを外部メモリ内に格納します。
3. JTAG インタフェースを介しての Stratix V デバイスに AES キー・プログラミング・
ファイルをプログラムします。
4. Stratix V デバイスをコンフィギュレーションします。システムのパワーアップ時
に、外部メモリ・デバイスから暗号化されたコンフィギュレーション・ファイル
が Stratix V デバイスに送られます。
図 9-34 に、デザイン・セキュリティの実装ステップを示します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
Stratix V デバイスのコンフィギュレーション、デザインのセキュリティ、お
9–62
よびリモート・システム・アップグレード
図 9-34. デザイン・セキュリティの実装ステップ
Stratix V FPGA
AES Key
Programming File
Step 3
Key Storage
AES
Decryption
Step 1
256-bit User-Defined Quartus II
Key
AES Encryptor
Step 4
Step 1
Encrypted
Configuration
File
Step 2
Memory or
Configuration
Device
改訂履歴
表 9-21 に、本資料の改訂履歴を示します。
表 9-21. 改訂履歴
日付
バージョン
変更内容
■
本章は 11.0 リリースのために Volume 2 に更新。
■ 「EPCQ
256 を使用したリモート・システム・アップグレード」およ
び「JTAG セキュア・モード」の項を追加。
■
2011 年 5 月
1.3
表 9-5 を更新。
■ 「コンフィギュレーション」
、「コンフィギュレーション・エ
ラー」、「EPCS および EPCQ のプログラミング」、「JTAG コンフィ
ギュレーション」
、「リモート・アップデート・モード」
、および
「デザイン・セキュリティ」の項を更新。
■
■
■
テキストのマイナーな編集。
表 9–7、表 9–8、表 9–12、および表 9–14. を更新。
図 9–15 および図 9–21 を更新。
2011 年 1 月
1.2
2010 年 12 月
1.1
Quartus II ソフトウェア 10.1 のための本章の内容には変更がありません。
2010 年 7 月
1.0
初版。
■ 「ユーザー・ウォッチドッグ・タイマ」
、「FPP
コンフィギュレー
ションの DCLK-to-DATA[] の比」、「VCCPD ピン」、「POR 遅延の仕
様」および「EPCS と EPCQ のプログラミング」の項を更新。
Stratix V デバイス・ハンドブック Vol 2: デバイス・インタフェースおよび統合
2011 年 5 月
Altera Corporation