3.Stratix V デバイスのトランシーバ・ リセット・コントロール December 2010 SV52004-1.1 この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際 には、最新の英語版で内容をご確認ください。 SV52004-1.1 この章では、Stratix® V デバイスに対して推奨のトランシーバ初期化およびリセッ ト・シーケンスを提供しています。推奨されるリセット・シーケンスにより、トラ ンシーバ・チャネル内のフィジカル・コーディング・サブレイヤ（PCS）ブロック およびフィジカル・メディア・アタッチメント（PMA）ブロックは正しく初期化さ れます。これは、最初のパワーアップ後に信頼性のあるトランシーバ動作を保証す るために、あるいはトランシーバ・リンクの再確立に極めて重要です。 トランシーバのリセット信号 表 3-1 に、トランシーバのリセット信号および各信号に影響されるトランシーバ回 路を示します。 表 3-1. トランシーバ・リセット信号 信号名 影響されるトランシーバ回路 pll_powerdown High にアサートされると、トランスミッタ PLL をリセットします。 tx_digitalreset High にアサートされると、トランスミッタ PCS 内のあらゆるブロック をリセットします。 rx_analogreset High にアサートされると、レシーバ CDR をリセットします。 rx_digitalreset High にアサートされると、レシーバ PCS 内のあらゆるブロックを リセットします。 トランシーバ・リセット・コントローラの実装 トランシーバ・リセット・シーケンス・コントローラは、各トランシーバ・コン フィギュレーションにおいて PHY IP コアの一部として自動的に実装されています。 内蔵のリセット・シーケンス・コントローラは信頼性の高いトランシーバ・リンク 初期化を確保します。そのため、この方法により、トランシーバをベースにしたデ ザインの開発が簡単になります。 図 3-1 は、リセット・シーケンス・コントローラ内蔵の PHY IP コアを示すブロック 図です。 © 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Startix V デバイス・ハンドブック 2010 年 12 月 Subscribe Stratix V デバイスのトランシーバ・リセット・コントロール トランシーバのリセット・シーケンス 3–2 図 3-1. リセット・シーケンス・コントローラのブロック図 ALT PHY MegaCore Instance Transmitter PCS Receiver PCS Transmitter PMA Receiver PMA Transmitter PLL CDR rx_is_lockedtodata tx_pll_is_locked rx_digitalreset tx_digitalreset pll_powerdown rx_analogreset mgmt_clk_reset tx_ready Reset Controller rx_ready to / from user logic PCS and PMA Control and Status Register Memory Map Avalon - MM PHY Management Avalon-MM Interface S S M Dynamic Reconfiguration S 表 3-2 に、ユーザー・ロジックに提供されるリセット・コントロールおよびステー タス信号を示します。 表 3-2. リセット・コントロールおよびステータス信号 信号名 信号の種類 説明 コントロール入力 信号が Low から High に遷移すると、トランシーバ・リセット・シーケ ンスが開始します。 tx_ready ステータス出力 信号の Low から High への遷移は、トランスミッタがリセット状態を終 了し、データを送信できる状態になったことを示します。 rx_ready ステータス出力 信号の Low から High への遷移は、レシーバがリセット状態を終了し、 データを受信できる状態になったことを示します。 mgmt_clk_reset トランシーバのリセット・シーケンス PCI Express® (PCIe) コンフィギュレーション以外のすべてのトランシーバ・コン フィギュレーションでは、トランシーバのリセット・シーケンスは同じです。推奨 されるトランシーバ・リセット・シーケンスは下記のカテゴリーに分類されます。 ■ 「PCI Express 以外のコンフィギュレーションにおけるリセット・シーケンス」 ■ 「PCI Express コンフィギュレーションにおけるリセット・シーケンス」 Stratix V デバイス・ハンドブック Altera Corporation 2010 年 12 月 Stratix V デバイスのトランシーバ・リセット・コントロール トランシーバのリセット・シーケンス 3–3 PCI Express 以外のコンフィギュレーションにおけるリセット・シーケンス 図 3-2 に、PCIe 以外のコンフィギュレーションにおけるトランシーバ・リセット・ シーケンスのタイミング図を示します。このリセット・シーケンスは、内部リセッ ト・シーケンス・コントローラによって自動的に実装されます。デバイス・パワー アップ後、リセット・コントローラは、mgmt_clk_reset 入力信号のポジティブ・ エッジ時にリセット・シーケンスを開始します。リセット・コントローラにおける tx_ready および rx_ready 信号のアサートはそれぞれ、トランスミッタ・チャネルが 送信可能になったこと、およびレシーバ・チャネルが受信可能になったことを示し ます。 図 3-2. PCIe 以外のコンフィギュレーションにおけるトランシーバ・リセット・シーケ ンスのタイミング図 Stratix V Device Power Up User Signals mgmt_clk_reset tx_ready rx_ready tpll_powerdown (1) Internal Signals pll_powerdown pll_is_locked tx_digitalreset rx_analogreset rx_digitalreset tLTD (1) rx_is_lockedtodata (2) 図 3-2 の注： (1) tpll_powerdown および tLTD は特性評価待ちです。 (2) 結合モード・コンフィギュレーションでは、この図に示す rx_is_lockedtodata 信号は、すべての チャネルからの rx_is_lockedtodata 信号の論理 AND です。 Altera Corporation 2010 年 12 月 Startix V デバイス・ハンドブック Stratix V デバイスのトランシーバ・リセット・コントロール トランシーバのリセット・シーケンス 3–4 PCI Express コンフィギュレーションにおけるリセット・シーケンス 図 3-3 に、PCIe コンフィギュレーションにおけるトランシーバ・リセット・シーケ ンスのタイミング図を示します。このリセット・シーケンスは、内部リセット・ シーケンス・コントローラによって自動的に実装されます。デバイス・パワーアッ プ後、リセット・コントローラは、mgmt_clk_reset 入力信号のポジティブ・エッジ 時にリセット・シーケンスを開始します。リセット・コントローラにおける tx_ready および rx_ready 信号のアサートはそれぞれ、トランスミッタ・チャネルが 送信可能になったこと、およびレシーバ・チャネルが受信可能になったことを示し ます。 図 3-3. PCIe コンフィギュレーションにおけるトランシーバ・リセット・シーケンスの タイミング図 Stratix V Device Power Up User Signals mgmt_clk_reset tx_ready rx_ready Internal Signals Reset Controller to PHY tpll_powerdown (1) pll_powerdown tx_digitalreset rx_analogreset rx_digitalreset tLTR (1) PHY to Reset Controller pll_is_locked rx_signaldetect pipe_phystatus pipe_rxstatus 3’b000 3’b000 3’b011 LTSSM STATE Detect.Quiet Detect.Active Polling 図 3-3 の注： (1) tpll_powerdown および tLTR は特性評価待ちです。 Stratix V デバイス・ハンドブック Altera Corporation 2010 年 12 月 Stratix V デバイスのトランシーバ・リセット・コントロール 改訂履歴 3–5 改訂履歴 表 3-3 に、本資料の改訂履歴を示します。 表 3-3. 改訂履歴 日付 バージョン 変更内容 2010 年 12 月 1.1 10.1 リリース。内容の変更はなし。 2010 年 7 月 1.0 初版。 Altera Corporation 2010 年 12 月 Startix V デバイス・ハンドブック 3–6 Stratix V デバイス・ハンドブック Stratix V デバイスのトランシーバ・リセット・コントロール 改訂履歴 Altera Corporation 2010 年 12 月