Cyclone Vデバイスのトランシーバ・アーキテクチャ

1. Cyclone V デバイスのトランシーバ・
アーキテクチャ
June 2012
CV-53001-1.1
CV-53001-1.1
この章では、Cyclone® V GX のトランシーバ・アーキテクチャ、クロッキング、チャ
ネル、チャネル結合、およびトランスミッタとレシーバのチャネル・データパスに
ついて説明します。
Altera® 28 nm Cyclone V デバイスは、3.125 Gbps での最小消費電力の要件を持っている
トランシーバを提供しています。これらのトランシーバは、幅広いプロトコルおよ
びデータ・レート標準に対応しています。
Cyclone V デバイスは、614 Mbps ～ 3.125 Gbps の間のシリアル・データ・レートを
持っている最大 12 個のトランシーバ・チャネルを内蔵しており、最大 4 個の結合
チャネルを持つ PCI Express®（PCIe®）ベース仕様 1.1 のバックプレーン対応のトラン
シーバをサポートします。
Cyclone V のトランシーバ・チャネルは、フィジカル・コーディング・サブレイヤ
（PCS）およびフィジカル・メディア・アタッチメント（PMA）レイヤを備えた全二
重 CDR ベースです。
f PHY IP および使用方法のガイドについて詳しくは、Altera Transceiver PHY IP Core User
Guide を参照してください。
この章は、以下の項で構成されています。
■
1–2 ページの「アーキテクチャの概要」
■
1–5 ページの「PMA アーキテクチャ」
■
1–29 ページの「PCS アーキテクチャ」
■
1–54 ページの「チャネル結合」
■
1–55 ページの「PLL の共有」
© 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos
are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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ISO
9001:2008
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Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
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1‒2
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
アーキテクチャの概要
アーキテクチャの概要
図 1–1 に、Cyclone V デバイスの左側にあるトランシーバの位置を示します。
図 1‒1. Cyclone V デバイスのトランシーバの基本的なレイアウト (1)
Hard
PCS
Hard
PCS
Hard
PCS
Clock Networks
Transceiver
PMA
Transceiver
PMA
Transceiver
PMA
Fractional PLL
Fractional PLLs
I/O, LVDS, and Memory Interface
Fractional PLLs
Hard PCS Blocks
PCIe Hard IP Blocks
Transceiver PMA Blocks
I/O, LVDS, and Memory Interface
Hard Memory Controller
Transceiver
Individual Channels
Distributed Memory
Core Logic Fabric and MLABs
M10K Internal Memory Blocks
Variable-Precision DSP Blocks
Hard Memory Controller
I/O, LVDS, and Memory Interface
図 1–1 の注：
(1) この図は、トランシーバを備えた Cyclone V デバイスを示しています。他の Cyclone V デバイスでは、ここに示すものとは異な
るフロア・プランを持っていることがあります。
Cyclone V デバイスのエンベデッド高速クロック・ネットワークは、トランシーバ用
の専用クロッキング接続を提供しています。また、トランシーバをクロックするた
めに PMA および PCS 間に小数 PLL を使用することもできます。
Cyclone V デバイスのエンベデッド PCIe ハード IP は、以下の PCIe プロトコル・ス
タックを実装します。
■
物理インタフェース / メディア・アクセス・コントロール（PHY/MAC）レイヤ
■
データ・リンク・レイヤ
■
トランザクション・レイヤ
エンベデッド・ハード IP は、重要な FPGA リソースを節約し、デザイン・リスクを
低減して、タイミング・クロージャを達成するのに必要な時間を低減します。ハー
ド IP は、Gen1 の送信データ・レート用の PCIe ベース仕様 1.1 に対応しています。
f トランシーバ用の高速クロック・ネットワークおよび小数 PLL の使用について詳しく
は、Transceiver Clocking in Cyclone V Devices の章を参照してください。
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Volume 2：トランシーバ
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
アーキテクチャの概要
1‒3
f PCIe ハード IP ブロック・アーキテクチャについて詳しくは、IP Compiler for PCI Express
User Guide を参照してください。
Cyclone V のトランシーバ・バンク
Cyclone V のトランシーバは、3 つのトランシーバ・バンクおよび 6 個のトランシー
バ・チャネルにグループ化されています。トランシーバ・バンク境界の位置は、ク
ロッキング・リソース、結合チャネル、およびフィッティングにとって重要です。
図 1–2 ～図 1–5 に、Cyclone V デバイスでのトランシーバ・バンクの位置を示します。
いくつかのパッケージでは、総トランシーバ数は低減されます。
図 1‒2. 3 個のトランシーバ・チャネルおよび 1 個の PCIe ハード IP ブロックを備えた
Cyclone V GX デバイスでのトランシーバ・バンクの位置
5CGXC3
GXB_L0
Ch 2
Ch 1
Ch 0
PCIe
Hard IP
Transceiver Bank Names
Number of Channels Per Bank
Devices Available
図 1‒3. 6 個のトランシーバ・チャネルおよび 2 個の PCIe ハード IP ブロックを備えた
Cyclone V GX デバイスでのトランシーバ・バンクの位置
GXB_L0
Ch 5
Ch 4
Ch 3
Ch 2
Ch 1
Ch 0
PCIe
Hard IP
5CGXC4
5CGXC5
5CGTD5
PCIe
Hard IP
Transceiver Bank Names
Number of Channels Per Bank
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Devices Available
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1‒4
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
アーキテクチャの概要
図 1‒4. 9 個のトランシーバ・チャネルおよび 2 個の PCIe ハード IP ブロックを備えた
Cyclone V GX デバイスでのトランシーバ・バンクの位置
GXB_L1
Ch 2
Ch 1
Ch 0
GXB_L0
Ch 5
Ch 4
Ch 3
Ch 2
Ch 1
Ch 0
PCIe
Hard IP
5CGXC7
PCIe
Hard IP
Transceiver Bank Names
Number of Channels Per Bank
Devices Available
図 1‒5. 12 個のトランシーバ・チャネルおよび 2 個の PCIe ハード IP ブロックを備えた
Cyclone V GX デバイスでのトランシーバ・バンクの位置
GXB_L1
GXB_L0
Ch 5
Ch 4
Ch 3
Ch 2
Ch 1
Ch 0
Ch 5
Ch 4
Ch 3
Ch 2
Ch 1
Ch 0
5CGXC9
PCIe
Hard IP
PCIe
Hard IP
Transceiver Bank Names
Number of Channels Per Bank
Devices Available
Cyclone V GX トランシーバ・チャネルは、高速シリアル・インタフェース用の全二重
物理層の実装によって、独立して同時に動作できるトランスミッタおよびレシーバ
で構成されています。
チャネルのトランスミッタおよびレシーバは、PMA セクションおよび PCS セクショ
ン内に構築されています。
■
■
PMA—FPGA をシリアル伝送媒体に接続するためにシリアル・データをパラレル・
データに、またその逆に変換します（1–5 ページの「PMA アーキテクチャ」を参
照）。
PCS— 物理媒体を介した伝送用としてパラレル・データを準備します。または
ハード・デジタル・ロジック実装を使用してデータを元の形式に復元します
（1–29 ページの「PCS アーキテクチャ」を参照）。
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PMA アーキテクチャ
1‒5
Cyclone V のトランシーバ・チャネル
Cyclone V のトランシーバ・チャネルは、FPGA ファブリックを使用して以下のインタ
フェース手法をサポートしています。
■
直接手法 —PCIe インタフェース用の PIPE インタフェースおよび PCIe ハード IP ブ
ロックをバイパスします。
■
PIPE インタフェースおよび PCIe ハード IP ブロックを経由する手法 —PCIe プロトコ
ル・スタックのハード IP 実装用です（PHY/MAC、データ・リンク・レイヤ、
、お
よびトランザクション・レイヤ）
。
図 1–6 に、トランシーバ・チャネルのブロック図を示します。
図 1‒6. Cyclone V デバイスのトランシーバ・チャネルのブロック図
Receiver PMA
Receiver PCS
FPGA Fabric
Transmitter PCS
PCIe Hard IP (1)
Transmitter PMA
PIPE Interface
Physical
Transmission
Medium
Transceiver Channel
図 1–6 の注：
(1) 特定のトランシーバ・チャネルは、PCIe ハード IP ブロックへのインタフェースのみをサポートして
います。詳しくは、1–3 ページの 図 1–2 ～ 1–4 ページの 図 1–5 を参照してください。
マルチレーン・リンクを実装するために複数のチャネルを結合することができます。
PMA アーキテクチャ
PMA には、トランスミッタ・データパス、レシーバ・データパス、PLL チャネルか
らコンフィギュレーションされたクロック・マルチプライヤ・チャネル（CMU）
PLL、およびクロック・ディバイダが含まれています。PMA のアナログ回路および差
動 OCT は、プロセス、電圧、温度の変化（PVT）を補正するキャリブレーション・ブ
ロックを必要とします。
図 1–7 に、Cyclone V デバイスでのトランシーバ・チャネルの PMA のブロック図を示
します。
各トランスミッタ・チャネルにはクロック・ディバイダが内蔵されています。トラ
ンシーバ・バンク内でのチャネルの位置に応じて、クロック・ディバイダには 2 つ
のタイプがあります。
■
チャネル 0、2、3、および 5— ローカル・クロック・ディバイダ
■
チャネル 1 および 4— セントラル・クロック・ディバイダ
クロック・ディバイダは、クロック・ラインおよび CMU PLL からのクロックを使用
して、トランスミッタ用のパラレル・クロック・ソースおよびシリアル・クロック・
ソースを生成し、オプションとしてレシーバ PCS 用のそれらを生成します。更に、
セントラル・クロック・ディバイダは、ローカル・クロック・ディバイダに比べて、
チャネルを結合するために使用されるクロック・ラインを供給します。
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1‒6
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
図 1‒7. Cyclone V デバイスでのトランシーバ・チャネルの PMA のブロック図
Transmitter PMA
Serializer
From the Transmitter PCS
or FPGA Fabric
Transmitter
Buffer
Physical
Transmission
Medium
Clock
Divider
Channel PLL
(CMU PLL
or CDR)
Receiver
Buffer
Deserializer
High-speed
Clock Networks
To the Receiver PCS
or FPGA Fabric
Receiver PMA
f PCIe ハード IP トランシーバ・インタフェースについて詳しくは、Altera Transceiver PHY
IP Core User Guide の PCI Express PHY IP Core の章、および IP Compiler for PCI Express
User Guide を参照してください。
チャネル PLL
Cyclone V のチャネル PLL は、それが CDR PLL として使用されない場合、トランシー
バをクロッキングするための CMU PLL として独立してコンフィギュレーションする
ことがでいます。
1
チャネル PLL が CMU PLL としてコンフィギュレーションされている場合、
レシーバ用
の CDR 機能は使用不可能です。トランシーバ・チャネルはトランスミッタとしての
み使用できます。
1
Cyclone V のトランシーバ・チャネルは、全二重動作をサポートします。CMU PLL は、
非アクティブ・チャネル 1 または 4 のチャネル PLL から供給されます。
f CMU PLL としてコンフィギュレーションされている場合のチャネル PLL について詳し
くは、Transceiver Architecture in Cyclone V Devices の章の CMU PLL の項を参照してくだ
さい。
チャネル PLL のアーキテクチャ
LTR モードでは、チャネル PLL は入力基準クロックを管理します。PFD は、電圧制御
オシレータ（VCO）出力と入力基準クロックのフェーズおよび周波数を比較します。
その結果、入力基準クロック周波数に与えられる適切なカウンタ（M または L）の値
を使用して、PFD 出力は VCO 出力周波数を制御してデータ・レートを 1/2 にします。
ロック検出では、PLL が入力基準クロックのフェーズおよび周波数へのロックを達
成しているかどうかを決定します。
LTD モードでは、チャネル PLL は受信されるシリアル・データを追跡します。
フェーズ検出器は、VCO 出力および受信シリアル・データのフェーズを比較します。
その結果、フェーズ検出器の出力は、VCO 出力を制御して継続的に受信シリアル・
データのフェーズにマッチさせます。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1‒7
CDR PLL としてのチャネル PLL
レシーバ CDR としてコンフィギュレーションされている場合、各チャネル PLL は独
立して受信シリアル・データからクロックを復元します。シリアルおよびパラレル
のリカバリ・クロックは、レシーバ PMA および PCS ブロックをクロックするために
使用されます。
CDR はデータ・レートの全範囲をサポートしています。電圧制御オシレータ（VCO）
は、1/2 のレートで動作します。VCO の後の L- カウンタ分周器（PD）は、CDR の
データ・レート範囲を拡張します。Quartus® II ソフトウェアは、これらの設定を自動
的に選択します。
CDR は Lock-To-Reference（LTR）モードまたは Lock-To-Data（LTD）モードで動作しま
す。LTR モードでは、CDR は入力基準クロックを追跡します。LTD モードでは、CDR
は受信シリアル・データを追跡します。
LTR モードでは、フェーズ検出器はアクティブではありません。CDR PLL が入力基準
クロックをロックしている場合、CDR PLL を LTD モードに切り替えて受信シリアル・
データからクロックおよびデータを復元することができます。
LTD モードでは、PFD 出力は有効ではなく、また、ロック検出ステータス・インジ
ケータがランダムにトグルする原因となる可能性があります。拡張された期間に遷
移する受信シリアル・データがない場合、CDR PLL を LTR モードに切り替えてリー
ド・シリアル・データを待機する必要があります。
CDR PLL がデータをロックするのに必要な時間は、受信シリアル・データの遷移密
度およびジッタに応じて、また、レシーバ入力基準クロックとアップストリーム・
トランスミッタ基準クロックの間の ppm の差に応じて異なります。CDR PLL がデー
タをロックして安定したリカバリ・クロックを生成するまでの間、レシーバ PCS を
リセット状態に保持する必要があります。
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1‒8
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
図 1–8 に、チャネル PLL の主要なコンポーネントを示します。チャネル PLL は、LTR
モードまたは LTD モードのどちらかの動作をサポートします。
図 1‒8. チャネル PLL のブロック図
Channel PLL
rx_is_lockedtodata
From Signal
Detect Circuit (1)
LTR/LTD
Controller
Manual Lock
Controls
Phase
Detector
(PD)
rx_serial_data
refclk
/N
Phase
Frequency
Detector
(PFD)
Down
LTD Mode
Up
Charge Pump
&
Loop Filter
Up
Voltage
Controlled
Oscilator
(VCO)
/L(PD)
Recovered Clock
to Deserializer (2)
/L(PFD)
Serial Clock (3)
Down
LTR Mode
Lock
Detect
rx_is_lockedtoref
/M
図 1–8 の注：
(1) PCIe® コンフィギュレーションのみに適用可能です。
(2) CDR PLL としてコンフィギュレーションされているときに適用可能です。
(3) CMU PLL としてコンフィギュレーションされているときに適用可能です。
1
チャネルPLLがCDR PLLとしてコンフィギュレーションされている場合のみLTR/LTDコ
ントローラを使用します。
表 1–1 に、チャネル PLL のカウンタに指定可能な値を示します。
表 1‒1. チャネル PLL のカウンタ (1)
カウンタ
説明
値
N
入力基準クロック周波数を N ファクタで除算して PFD にする
プリスケール・カウンタです。
1、2、4、8
M
入力リファレンス周波数以上の VCO 周波数を M ファクタで乗
算して PFD にするフィードバック・ループ・カウンタです。
4、5、8、10、12、16、
20、25
L
（PFD）
VCO 出力周波数を LTR ループの L ファクタで除算する VCO ポ
ストスケール・カウンタです。
1、2、4、8
L
VCO 出力周波数を LTD ループの L ファクタで除算する VCO ポ
（フェーズ検出器） ストスケール・カウンタです。
1、2、4、8
表 1–1 の注：
(1) Quartus II ソフトウェアは、各トランシーバのコンフィギュレーションに適切なカウンタ値を自動的に選択します。
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PMA アーキテクチャ
1‒9
レシーバのパワーアップおよびリセット・サイクルの後、CDR は入力基準クロック
にロックするまで LTR モードに保たれなければなりません。入力基準クロックに
ロックされると、CDR の出力クロックはコンフィギュレーションされたデータ・
レートと一致します。そして、CDR は LTD モードに切り替わって受信データからク
ロックを復元します。LTR/LTD のコントローラは、LTR モードおよび LTD モードの切
り替えを制御します。
図 1–9 に、CDR PLL としてコンフィギュレーションした場合のチャネル PLL を示し
ます。
図 1‒9. Cyclone V デバイスの CDR PLL
Channel PLL
rx_is_lockedtodata
From Signal
Detect Circuit
LTR/LTD
Controller
Manual Lock
Controls
Phase
Detector
(PD)
rx_serial_data
refclk
/N
Phase
Frequency
Detector
(PFD)
Down
Up
Up
Charge Pump
&
Loop Filter
Voltage
Controlled
Oscilator
(VCO)
/L(PD)
Recovered Clock
to Deserializer
/L(PFD)
Serial Clock
Down
Lock
Detect
pll_locked
/M
Lock-to-Reference モード
LTR モードでは、CDR の中のフェーズ周波数検出器（PFD）がレシーバ入力基準ク
ロックに追従します。PFD は、CDR の VCO を調整するチャージ・ポンプを制御しま
す。Quartus II ソフトウェアは、データ・レートおよび選択された入力基準クロック
周波数に応じて、CDR 出力クロック周波数がデータ・レートの 1/2 になるように適
切な /M および /L ディバイダの値を自動的に選択します。pma_rx_is_lockedtoref ス
テータス信号がアサートされると、CDR がレシーバ入力基準クロックのフェーズお
よび周波数にロックされたことを示します。
1
フェーズ検出器は、LTR モードでは非アクティブであり、pma_rx_is_lockedtodata は
無視されます。
Lock-to-Data モード
CDR は、通常動作中に受信シリアル・データからクロックを復元するために LTD
モードでなければなりません。LTD モードでは、CDR のフェーズ検出器がレシーバ・
バッファの受信シリアル・データに追従します。受信データと CDR 出力クロックの
間のフェーズ差に応じて、フェーズ検出器は VCO を調整する CDR のチャージ・ポン
プを制御します。
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1‒10
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1
PFD 出力は、LTD モードでは無効です。pma_rx_is_lockedtoref 信号はランダムに切り
替わり、LTD モードでは意味を持ちません。
LTD モードに切り替えた後、pma_rx_is_lockedtodata ステータス信号がアサートさ
れます。受信データにロックして安定したリカバリ・クロックを生成するまで、CDR
に最大 1 ms かかることがあります。実際のロック時間は、受信データの遷移密度お
よびレシーバ入力基準クロックとアップストリーム・トランスミッタ基準クロック
の間の ppm 周波数差によって決まります。レシーバの PCS ロジックは、CDR が安定
したリカバリ・クロックを生成するまでリセット状態に保持しなければなりません。
自動ロック・モード
自動ロック・モードでは、LTR/LTD コントローラは CDR が入力基準クロックにロッ
クするよう（TLR モード）に初期設定します。CDR が入力基準クロックにロックし
た後、以下の 3 つの条件が満たされると、LTR/LTD コントローラは CDR が受信シリ
アル・データにロックするよう（LTD モード）に自動的に設定します。
■
信号スレッショルド検出回路が、レシーバ入力バッファに有効な信号レベルが存
在することを示している。
（PCIe コンフィギュレーションのみです。この条件は、
すべての他のコンフィギュレーションで true にデフォルトされます。カスタム・
モードでは、オプションで信号検出回路をオンにすることができます。
Assignment Editor を使用してスレッショルド電圧を選択します。信号検出回路お
よびカスタム・モードについて詳しくは、Altera Transceiver PHY IP Core User Guide
を参照してください。）
■
CDR の出力クロックが入力基準クロックに対し、コンフィギュレーションされて
いる ppm 周波数スレッショルド設定の範囲内である（周波数ロック）。
■
CDR 出力クロックと入力基準クロックのフェーズが約 0.08 UI 以内で一致している
（フェーズ・ロック）。
以下の条件のいずれかを満たしている場合、LTR モードから LTD モードへの切り替
えは、pma_rx_is_lockedtodata 信号のアサートによって示されます。
■
CDR PLL 出力クロックおよび入力基準クロックの周波数が、コンフィギュレー
ションされている ppm 周波数スレッショルド設定の範囲内である。
■
CDR PLL 出力クロックおよび入力基準クロックのフェーズが約 0.08 UI 以内で一致
している。
■
PCIe コンフィギュレーションのみ — 信号検出回路は、PCI Express ベース仕様 1.1 で
指定されるスレッショルド電圧以上の信号レベルの存在をレシーバ入力において
検出する必要があります。
以下のいずれかの条件が満たされているとき、コントローラは CDR PLL を LTD モー
ドから LTR モードに遷移させます。
■
CDR PLL 出力クロックおよび入力基準クロックの周波数が、コンフィギュレー
ションされている ppm スレッショルド設定を超えている。
■
PCIe コンフィギュレーションのみ — 信号検出回路は、PCI Express ベース仕様 1.1 で
指定されるスレッショルド電圧以下の信号レベルの存在をレシーバ入力において
検出する必要があります。
拡張された期間への受信シリアル・データの遷移がない場合、CDR 出力クロックは、
入力基準クロックと比較されたときに、コンフィギュレーションされている ppm ス
レッショルドを超える周波数にドリフトする可能性があります。このような場合、
LTR/LTD コントローラは、CDR PLL を LTD モードから LTR モードに遷移させます。
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PMA アーキテクチャ
1‒11
LTD モードでは、CDR はフェーズ検出器を使用して、リカバリ・クロックのフェー
ズがデータと一致した状態に保ちます。周波数ドリフトまたは振幅の大きな減衰に
よって CDR がデータにロックされた状態に保たれない場合、LTR/LTD コントローラ
は CDR を LTR モードに戻して入力基準クロックにロックさせます。自動ロック・
モードでは、以下の条件が満たされると、LTR/LTD コントローラは CDR を LTD モー
ドから LTR モードに切り替えます。
■
信号スレッショルド検出回路が、レシーバ入力バッファにバリッド信号レベルが
存在しないことを示している（PCIe コンフィギュレーションのみです。この条件
は他のすべてのコンフィギュレーションでは true にデフォルトされます）。
■
CDR の出力クロックが入力基準クロックに対し、コンフィギュレーションされて
いる ppm 周波数スレッショルド設定の範囲内にない。
LTR モードから LTD モードへの切り替えは、pma_rx_is_lockedtodata 信号のデア
サートによって示されます。
手動ロック・モードでの CDR PLL
手動ロック・モードでは、LTR/LTD コントローラは、pma_rx_set_locktodata レジス
タおよび pma_rx_set_locktoref レジスタでのユーザー制御の設定に応じて LTR モー
ドと LTD モードの間での遷移を指示します。手動ロック・モードでは、特定のアプ
リケーションで必要な以下の項目ように、手動で CDR PLL モードの遷移や ppm 検出
のバイパスを手動で制御できる柔軟性があります（アプリケーションが必要とする
のは以下の項目を含みますが以下の項目に限定されるわけではありません）。
■
アップストリーム・トランスミッタおよびローカル・レシーバ・クロックの間
の、CDR ppm スレッショルド検出機能を超える周波数の差を持っているリンク。
例えば、–0.5% の非同期 SSC ダウンスプレッドを持つシステムでは、SSC の変調
は最大 5,000 ppm の差となります。
■
自動ロック・モードでの ppm 検出による期間を避けて、より高速な LTD への CDR
PLL 遷移を必要とするリンク。
手動ロック・モードでは、クロックおよびデータを受信する前に CDR PLL 出力ク
ロックが最適なリカバリ・クロック・レートの近くに保たれていることを確認する
ppm 検出器に似たメカニズムをデザインに含める必要があります。そうでない場合、
CDR PLL はデータのロックを達成できない可能性があります。CDR PLL 出力クロック
周波数が LTD モードで最適なリカバリ・クロック・レートに近くないと検出された
場合、CDR PLL を LTR モードにします。
f パワーアップ・リセット後の適切なシーケンスについて詳しくは、Transceiver Reset
Control and Power Down in Cyclone V Devices の章を参照してください。
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Volume 2：トランシーバ
1‒12
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
CMU PLL としてのチャネル PLL
チャネル PLL を CMU PLL として使用する場合、トランシーバ・チャネルをトランス
ミッタとしてのみコンフィギュレーションすることができます。CMU PLL は LTR
モードでのみ動作し、データ・レートの全範囲をサポートします。
PLL の VCO は 1/2 のレートで動作して、VCO 後の L- カウンタ・ディバイダ（PFD）は
PLL データ・レート範囲を拡張します。PLL からのシリアル・クロックは、オート・
ネゴシエーションに必要なデータ・レートを満たすためにトランスミッタ・クロッ
ク・ディバイダに配線されます。オート・ネゴシエーションのデータ・レートは、
それぞれのチャネルの現状のデータ・レートの 1/2 に分周可能です。PLL のすべての
設定およびクロック・ディバイダは、データ・レートおよび入力基準クロック周波
数に応じて最良のパフォーマンスとなるように Quartus II ソフトウェアによってプリ
セットされます。
図 1–10 に、CMU PLL としてコンフィギュレーションした場合の Cyclone V のチャネ
ル PLL を示します。
図 1‒10. Cyclone V デバイスの CMU PLL
Channel PLL
rx_is_lockedtodata
From Signal
Detect Circuit
LTR/LTD
Controller
Manual Lock
Controls
Phase
Detector
(PD)
rx_serial_data
refclk
/N
Phase
Frequency
Detector
(PFD)
Down
Up
Up
Charge Pump
&
Loop Filter
Voltage
Controlled
Oscilator
(VCO)
/L(PD)
Recovered Clock
to Deserializer
/L(PFD)
Serial Clock
Down
Lock
Detect
pll_locked
/M
データ・レートの 1/2 の周波数を持っている CMU PLL 出力シリアル・クロックは、
同じトランシーバ・チャネルのトランスミッタにあるクロック・ディバイダを供給
します。チャネル 1 およびチャネル 4 の CMU PLL は、x1 および x6 のクロック・ラ
インを供給します。
f 入力基準クロックおよび送信 PLL について詳しくは、Transceiver Clocking in Cyclone V
Devices の章を参照してください。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1‒13
入力基準クロック
チャネル PLL は、以下のソースから入力クロックを生成します。
■
専用 refclk ピン —1 個の専用 refclk ピンは、専用入力基準クロックをトランシー
バ・バンクのチャネル 1 またはチャネル 4 のチャネル PLL に提供するため、トラ
ンシーバ・バンク内の 3 個すべてのチャネルに使用可能です。
■
基準クロック・ネットワーク — それぞれの専用 refclk ピンは、基準クロック・
ネットワークを経由するデバイスと同じ側で任意のチャネル PLL をドライブする
ことができます。デバイスと同じ側に位置していて、かつ複数の同一チャネル
PLL を使用しているデザインは、同じ専用 refclk ピンを共有できます。
図 1–11 に、トランシーバ・バンクの入力基準クロック・ソースを示します。
図 1‒11. トランシーバ・バンクの入力基準クロック・ソース
N (1)
Dedicated refclk
pins
Channel 5
N
Channel PLL
Channel 4
N
Channel PLL
Channel 3
N
Channel PLL
Reference Clock
Network
Dedicated refclk
pins
Channel 2
N
Channel PLL
Channel 1
N
Channel PLL
Channel 0
N
Channel PLL
図 1–11 の注：
(1) N ＝（左側のトランシーバ・チャネル数）/3。
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Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒14
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
クロック・ディバイダ
Cyclone V の各トランスミッタ・チャネルには 1 個のクロック・ディバイダが内蔵さ
れています。トランシーバ・バンク内のチャネルの位置に応じて 2 つのタイプのク
ロック・ディバイダがあります。
■
ローカル・クロック・ディバイダ — チャネル 0、2、3、および 5
■
セントラル・クロック・ディバイダ — チャネル 1 および 4
クロック・ラインまたは送信 PLL からのクロックを使用することで、両方のタイプ
のクロック・ディバイダはシリアル・クロック入力を分周してチャネル内のシリア
ライザ用のパラレル・クロックおよびシリアル・クロックを提供することができま
す。更に、セントラル・クロック・ディバイダは、複数のチャネルを結合するため
に使用される x6 のクロック・ラインをドライブします。
図 1–12 に、Cyclone V チャネルのローカル・クロック・ディバイダのブロック図を示
します。
図 1‒12. Cyclone V のトランシーバ･チャネルのクロック・ディバイダのブロック図
x6 Clock Lines (1)
To Serializer
x1 Clock Lines (1)
CMU PLL (2)
/N
(1, 2, 4, 8)
PCIe Rateswitch
Circuit
/S
(4, 5, 8, 10)
(4)
PCIe Rateswitch
Control
To x6 Clock Lines (3)
Serial Clock
Serial and Parallel
Clocks
図 1–12 の注：
(1) x1 および x6 のクロック・ラインについて詳しくは、Transceiver Clocking in Cyclone V Devices の章を参照してください。
(2) この CMU PLL は、CMU PLL としてコンフィギュレーションされたトランシーバ・チャネルと同じチャネルのチャネル PLL から
のみです。
(3) セントラル・クロック・ディバイダのみに適用可能です（チャネル 1 およびチャネル 4 のクロック・ディバイダ）。
(4) ディバイダ設定は、シリアライゼーション・ファクタに応じて自動的にコンフィギュレーションされます。選択されるディバ
イダ設定は、シリアライゼーション・ファクタの 1/2 です。
結合されたチャネル・コンフィギュレーションでは、両方のタイプのクロック・
ディバイダはパラレル・クロックおよびシリアル・クロックを持っているシリアラ
イザを、それらのクロックを x6 のクロック・ラインから分周することなく直接供給
することができます。
トランスミッタ・クロック・ネットワーク
1–13 ページの 図 1–11 に示すソースの 1 つからの基準クロックは、トランスミッタ・
クロック・ネットワークにクロックを生成する送信 PLL を供給します。送信 PLL は、
CMU PLL としてコンフィギュレーションされているチャネル PLL です。トランス
ミッタ・クロック・ネットワークは、2 つのクロックを CMU PLL からトランスミッ
タ・チャネルに配線します（図 1–13 に示すように）。CMU PLL は、以下の 2 つのク
ロックを生成します。
■
シリアル・クロック — シリアライザ用の高速クロック
■
パラレル・クロック — シリアライザおよび PCS 用の低速クロック
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1‒15
図 1‒13. Cyclone V デバイスのトランスミッタ・クロック・ネットワーク
Transmitter
Clock
Network
Transceiver Channel
tx_serial_data
Transmitter
rx_serial_data
CDR
Receiver
Input
Reference Clock
Input
Reference
Clock
Transmit
PLL
Transceiver Channel
tx_serial_data
rx_serial_data
Clock Lines
Transmitter
×6 ×N
Clock Lines
×6
×1
CDR
Receiver
Input
Reference Clock
Cyclone V のトランシーバは、さまざまな非結合および結合のトランシーバ・クロッ
ク・コンフィギュレーションをサポートしています。
非結合コンフィギュレーション
図 1–14 に、非結合コンフィギュレーションに使用できる x1 のクロック・ラインを
示します。トランスミッタ PLL からトランスミッタ・チャネルのみにシリアル・ク
ロックを配線します。パラレル・クロックは、各チャネルのローカル・クロック・
ディバイダまたはセントラル・クロック・ディバイダから生成されます。x1 のク
ロック・ラインは、CMU としてコンフィギュレーションされているチャネル PLL に
よって、トランシーバ・バンクのチャネル 1 またはチャネル 4 からドライブされま
す。x1 のクロック・ラインは、トランシーバ・バンク内の任意のチャネルのローカ
ル・クロック・ディバイダおよびセントラル・クロック・ディバイダをドライブで
きます。
1
CMU PLL としてコンフィギュレーションされている場合、チャネル PLL を使用して
チャネル自身のローカル・クロック・ディバイダまたはセントラル・クロック・
ディバイダをドライブできます。チャネル自身のローカル・クロック・ディバイダ
またはセントラル・クロック・ディバイダをドライブすることによって、CDR PLL
としてのチャネル PLL を使用する能力を失います。CDR を使用せずにチャネルをト
ランスミッタ・チャネルのみとして使用できます。
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1‒16
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1
デザインで使用する送信 PLL 数を節約するには、x6 クロック・ラインを使用してシリ
アル・クロックを非結合コンフィギュレーション用としてセントラル・クロック・
ディバイダからトランシーバ・チャネルに配線します。
図 1‒14. 非結合コンフィギュレーション用として使用される x1 のクロック・ライン
Transceiver Bank
×1 Clock Lines
Ch5
CMU PLL
Local Clock
Divider
Ch4
CMU PLL
Serial Clock
Central Clock
Divider
Ch3
CMU PLL
Local Clock
Divider
Ch2
CMU PLL
Local Clock
Divider
Ch1
CMU PLL
Serial Clock
Central Clock
Divider
Ch0
CMU PLL
Local Clock
Divider
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PMA アーキテクチャ
1‒17
結合コンフィギュレーション
図 1–15 に、結合コンフィギュレーション用として使用される x6 クロック・ライン
を示します。シリアル・クロックおよびパラレル・クロックの両方は、トランス
ミッタ PLL からトランスミッタ・チャネルに配線されます。x6 のクロック・ライン
は、トランシーバ・バンクのチャネル 1 およびチャネル 4 のセントラル・クロック・
ディバイダによってドライブされます。
図 1‒15. 結合コンフィギュレーション用として使用される x6 のクロック・ライン
Transceiver Bank
Ch5
Local Clock
Divider
Ch4
Central Clock
Divider
Ch3
Local Clock
Divider
Ch2
Local Clock
Divider
Ch1
Central Clock
Divider
Ch0
Local Clock
Divider
×6 Clock Lines (1)
Transceiver Bank
Ch5
Local Clock
Divider
Ch4
Central Clock
Divider
Ch3
Local Clock
Divider
Ch2
Local Clock
Divider
Ch1
Central Clock
Divider
Ch0
Local Clock
Divider
×6 Clock Lines (1)
図 1–15 の注：
(1) クロック・ラインは、シリアル・クロックおよびパラレル・クロックの両方をキャリーします。
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1‒18
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
レシーバ PMA データパス
レシーバ PMA データパスには、レシーバ・バッファ、チャネル PLL、およびデシリ
アライザの 3 つのブロックがあります。
レシーバ・バッファ
表 1–2 に、レシーバ・バッファによって集積回路に提供される機能を示します。
表 1‒2. レシーバ・バッファの機能
カテゴリ
シグナル・イ
ンテグリティ
の向上
機能
プログラマブ
ル・イコライ
ゼーション
伝送媒体を介して伝播しているときに減衰する可能性のある受信信号の高
周波数コンポーネントを増幅します。物理伝送媒体は、周波数ドメインで
ロー・パス・フィルタとして表すことができます。減衰によって発生する
信号の周波数応答の変動によって、データ依存ジッタや他の ISI 効果が生
じ、レシーバでの入力データの誤ったサンプリングの原因になることがあ
ります。レシーバでの信号減衰を克服するのに必要な高周波数増幅の大き
さは、物理媒体の損失特性によって異なります。
プログラマブ
ル DC ゲイン
受信信号を周波数全体にわたり均等に増幅します。
オンチップの
バイアス
レシーバ入力で必要なレシーバ・コモン・モード電圧（RX VCM）レベルを
確立します。回路は OCT をイネーブルしているときのみ使用可能です。
OCT をディセーブルしている場合、必要な RX VCM レベルを確立するため
にオフチップ・バイアス回路を実装する必要があります。
差動 OCT
終端抵抗は、PVT を補正するキャリブレーション回路によって調整されま
す。OCT をディセーブルして外部終端を使用することができます。しか
し、必要な RX VCM レベルを確立するためにオフチップのバイアス回路を
実装する必要があります。外部終端を使用している場合、RX VCM はトラ
イ・ステートです。
ボード・ス
ペースおよび
コストの節約
プロトコル特
有の機能
説明
信号検出
レシーバ入力での信号レベル表示が指定されているスレッショルド電圧よ
り高いか低いか検出されます。検出回路はヒステリシス応答を備えてお
り、スレッショルド電圧を超えるデータ・パルス数が検出された場合にス
テータス信号をアサートし、スレッショルド電圧より低い信号レベルがリ
カバリ・パラレル・クロックのサイクルで検出された場合にステータス信
号をデアサートします。回路は、入力データ・ストリームが 8B/10B でエ
ンコーディングされていることを必要とします。
信号検出は、Gen1 の信号レート用の PCI Express ベース仕様 1.1 で指定さ
れる電気的アイドル検出状態でのスレッショルド電圧および検出時間の要
件に準拠します。
レシーバをトランスミッタに AC 結合することができます。AC 結合リンクでは、AC
結合コンデンサによってトランスミッタのコモン・モード電圧が阻止されます。レ
シーバ端では、終端およびバイアス回路はレシーバで必要なコモン・モード電圧レ
ベルを復元します。
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PMA アーキテクチャ
1‒19
図 1–16 に、Cyclone V のレシーバとの AC 結合リンクを示します。
図 1‒16. Cyclone V のレシーバとの AC 結合リンク
+ TX –
VCM
RX
VCM
Differential Termination
Physical Medium
+
–
Transmitter
Differential Termination
AC-Coupling
Capacitor
Receiver
Physical Medium
(1)
AC-Coupling
Capacitor
図 1–16 の注：
(1) OCT をディセーブルしている場合、必要な RX VCM レベルを確立するために外部終端およびオフチッ
プ・バイアス回路を実装する必要があります。
レシーバ・バッファは、プログラマブル・アナログ設定（イコライゼーションおよ
び DC ゲイン）、プログラマブル・コモン・モード電圧（RX VCM）、OCT、および信号
検出機能をサポートしています。
図 1–17 に、Cyclone V デバイスのレシーバ・バッファのブロック図を示します。レ
シーバ入力バッファは、高速差動レシーバ・チャネル入力ピンからシリアル・デー
タを受信し、CDR ユニットとしてコンフィギュレーションされているチャネル PLL
にシリアル・データを供給します。
High-speed
Differential
Receiver
Channel
Input Pins
– Rx +
VCM
Differential OCT
(85, 100, 120, or 150 Ω)
図 1‒17. Cyclone V デバイスのレシーバ・バッファのブロック図
Equalization
and DC Gain
Circuitry
To CDR PLL
Signal
Detect
Circuitry
プログラマブル・レシーバ・アナログ設定
各レシーバ・バッファは、受信信号の高周波数ゲインを増幅するシングル・タップ
のプログラマブル・イコライゼーション回路を内蔵しており、それにより物理媒体
のロー・パス・フィルタ効果を補正します。必要となる高周波数ゲインの大きさは、
物理媒体の損失特性によって異なります。イコライゼーション回路は、高周波数を
最大 4 dB 増幅します。
また、各レシーバ・バッファは、受信信号を周波数スペクトル全体にわたり均等に
増幅するプログラマブル DC ゲイン回路をサポートしています。DC ゲイン回路は、
最大 3 dB のゲイン設定を提供します。
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1‒20
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
プログラマブル・レシーバ VCM
レシーバ・バッファは、必要な VCM をレシーバ入力で確立するためのオンチップ・
バイアス回路を内蔵しています。回路は 0.7 V の VCM 設定をサポートしています。
1
オンチップ・バイアス回路は、OCT をコンフィギュレーションするために Termination
logic options の 1 つを選択しているときのみ使用可能です。外部終端を選択している
場合、レシーバ入力バッファで VCM を確立するためにオフチップ・バイアス回路を
実装する必要があります。
プログラマブル・レシーバ・オンチップ差動終端
レシーバ・バッファは、オプションとして 85、100、120、および 150 Ω の差動 OCT
抵抗をサポートしています。PVT の変動を補正するキャリブレーション中に、抵抗
値がオンチップ・キャリブレーション回路によって調整されます。
信号スレッショルド検出回路
PCIe コンフィギュレーションでは、オプションの信号スレッショルド検出回路をイ
ネーブルできます。このオプションをイネーブルすると、信号スレッショルド検出
回路オプションは、レシーバ入力バッファに存在する信号レベルが指定の信号検出
スレッショルド電圧を超えているかどうか検出します。
f 詳しくは、Altera Transceiver PHY IP Core User Guide を参照してください。
チャネル PLL
チャネル PLL について詳しくは、1–6 ページの「チャネル PLL」を参照してくださ
い。
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PMA アーキテクチャ
1‒21
デシリアライザ
デシリアライザ・ブロックは、高速シリアル・リカバリ・クロックを使用して、レ
シーバ・バッファからのシリアル入力データをクロック・インし、低速パラレル・
リカバリ・クロックを使用してデータをパラレル変換します。デシリアライザ・ブ
ロックは、パラレル変換したデータをレシーバ PCS チャネルに転送します。デシリ
アライザは、8 ビット、10 ビット、16 ビット、および 20 ビットのデシリアライゼー
ション・ファクタをサポートしています。
図 1–18 に、10 ビットのデシリアライゼーション・ファクタを使用しているデシリア
ライザの動作を示します。
図 1‒18. 10 ビットのデシリアライゼーション・ファクタを使用しているデシリアライザ
の動作
Received Data
D9
D9
D8
D8
D7
D7
D6
D6
D5
D5
10
D4
D4
D3
D3
D2
D2
D1
D1
D0
D0
To RX PCS
Serial Recovered
Clock from CDR
Parallel Recovered
Clock from CDR
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1‒22
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
図 1–19 に、10 ビットのデシリアライゼーション・ファクタを使用しているデシリア
ライザ・ブロックのデシリアライザ・ブロック入力およびパラレルデータ出力のシ
リアル・ビット・オーダを示します。シリアル・ストリーム（0101111100）は、
10'h17C の値にパラレル変換されます。シリアル・データは LSB-MSB で受信されま
す。
図 1‒19. 10 ビットのデシリアライゼーション・ファクタを使用しているデシリアライザのビット・オーダ
Parallel Clock
Serial Clock
0
datain
0
1
1
1
1
1
0
1
0
1
dataout
1
0
0
0
0
0
1
0
1
0101111100
1010000011
クロック・スリップ
PCS のワード・アラインメントは、レイテンシが不確実なパラレル・クロック・サ
イクルを最大 1 つ発生させる可能性があります。クロック・スリップ機能によって、
デシリアライザでのワード・アラインメント機能の実行によりワード・アラインメ
ント動作は不確実なレイテンシを低減します。確定的なレイテンシを必要とするア
プリケーションには、クロック・スリップ機能を使用します。
PCS からのワード・アライナの確定的なレイテンシのステート・マシーンは、ク
ロック・スリップ動作を自動的に制御します。クロック・スリップ・プロセスの完
了後、パラレル変換されたデータはレシーバ PCS 内部にワード・アラインメントさ
れます。
トランスミッタ PMA データパス
表 1–3 に、トランスミッタ PMA データパスのブロックを示します。
表 1‒3. トランスミッタ OMA データパスの機能ブロック
ブロック
シリアライザ
トランスミッ
タ・バッファ
機能
■
トランシーバ PCS からの受信低速パラレルデータを高速シリアル・データに変換してト
ランスミッタ・バッファに送信します。
■
8 ビット、10 ビット、16 ビット、および 20 ビットのシリアライザイゼーション・ファクタ
をサポートしています。
■
オプションの極性反転機能およびビット反転機能をサポートしています。
■
図 1–20 に示すように、1.5 V の PCML 出力バッファは、物理媒体中での送信のために高速
シリアル・データを調整します。
■
表 1–5 にリストした機能をサポートします。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1‒23
シリアライザ
シリアライザは、トランシーバ PCS からの受信低速パラレル・データを高速シリア
ル・データに変換してトランスミッタ・バッファに送信します。シリアライザは、8
ビット、10 ビット、16 ビット、および 20 ビットのシリアライゼーション・ファク
タをサポートしています。シリアライザ・ブロックは、最初に入力データの LSB を
出力します。また、トランスミッタ・シリアライザは、極性反転機能およびビット
反転機能を備えています。
トランスミッタ極性反転
シリアル差動リンクの正と負の信号がボード・レイアウト中に偶然に置き換わるこ
とがあります。トランスミッタ極性反転機能が、この状況を是正するために用意さ
れています。
tx_invpolarity ポートの High 値によって、トランスミッタ・データパス内のシリア
ライザへの入力データ・ワードの全ビットの極性が反転されます。各ビットの極性
を反転することは、差動リンクの正と負の信号を置き換えることと同じ効果がある
ため、レシーバで正しいデータが受信されます。tx_invpolarity はダイナミック信
号であり、8B/10B エンコーダ・リンクのレシーバで初期ディスパリティ・エラーが
発生する場合があります。ダウンストリーム・システムはこうした不一致エラーを
許容できなければなりません。
c
シリアライザ・ワードの中間を通して極性反転がアサートされる場合、ワードが破
壊されている可能性があります。
トランスミッタ・バッファ
トランスミッタ・バッファは、プログラマブル・アナログ設定（差動出力電圧およ
びプリエンファシス）、コモン・モード電圧（TX VCM）、および OCT をサポートして
います。図 1–20 に、トランスミッタ・バッファのブロック図を示します。
High-speed
Differential
Transmitter
Channel
Output Pins
– Tx +
VCM
Differential OCT
(85, 100, 120, or 150 Ω)
図 1‒20. Cyclone V デバイスのトランスミッタ・バッファのブロック図
Transmitter
Output
Tri-State
From Serializer
Programmable
Pre-Emphasis
and VOD
Receiver
Detect
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1‒24
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
表 1–4 に、集積回路への PCML（Pseudo Current Mode Logic）の出力バッファによって
提供される機能を示します。
表 1‒4. トランスミッタ・バッファの機能の説明
カテゴリ
シグナル・イ
ンテグリティ
の向上
機能
説明
プログラマブ
ル差動出力電
圧（VOD）
さまざまなトレース長、各種バックプレーン、およびレシーバ要件に対応
するために、信号振幅用の電流モードのドライバを制御します。実際に得
られる VOD レベルは、現在の設定およびトランスミッタ終端値の関数にな
ります。
プログラマブ
ル・プリエン
ファシス
伝送媒体中を伝播しているときに減衰する可能性のある送信信号の高周波
数コンポーネントを増幅します。物理伝送媒体は、周波数ドメインで
ロー・パス・フィルタとして表すことができます。減衰によって発生する
信号の周波数応答の変動は、レシーバ端でデータ依存ジッタおよび他の
ISI 効果を大幅に増大させます。プリエンファシス機能を使用して、遠端
レシーバでデータ開口部を最大化します。
図 1–21 に、5 つの 1 および 5 つの 0 が交互になっている 3.125 Gbps の信
号用のプリエンファシスのポスト・タップがある場合とない場合のトラン
スミッタ出力での信号伝送を示します。
オンチップ・
バイアス
ボード・ス
ペースおよび
コストの節約
必要なトランスミッタ・コモン・モード電圧（TX VCM）レベルをトランス
ミッタ出力で確立します。回路は OCT をイネーブルしているときのみ使
用可能です。OCT をディセーブルしている場合、必要な TX VCM レベルを
確立するためにオフチップ・バイアス回路を実装する必要があります。
終端抵抗は、PVT を補正するキャリブレーション回路によって調整されま
す。
差動 OCT
トランスミッ
タ出力トラ
イ・ステート
プロトコル特
有の機能
レシーバ検出
OCT をディセーブルして外部終端を使用することができます。しかし、必
要な TX VCM レベルを確立するためにオフチップ・バイアス回路を実装す
る必要があります。外部終端を使用している場合、TX VCM はトライ・ス
テートです。
ハイ・インピーダンス・ステートのトランスミッタの TX VCM レベルに
よって決定された同じ値が一定に保たれるようにするために、トランス
ミッタ差動ペア電圧を確立します。
この機能は、Gen1 の信号レート用の PCI Express ベース仕様 1.1 で指定さ
れる差動電圧レベルとコモン・モード電圧レベル、およびトランスミッタ
の電気的アイドルの時間要件に準拠します。
PCIe のリンク・トレーニング・ステータス・ステート・マシン（LTSSM）
ステートの検出ステートでリンク初期化の間にレシーバ検出シーケンス用
のアナログ・メカニズムを使用してトランスミッタ端でリンク・パートナ
検出機能を提供します。この回路は、ステップ電圧を作成するトランス
ミッタ・コモン・モード電圧を変更して電圧上昇時間を測定することに
よって、レシーバ・ダウンストリームがあるかどうか検出します。
適切な機能のためには、直列コンデンサ（AC 結合されたリンク）および
レシーバ終端値は、Gen1 の信号レート用の PCI Express ベース仕様 1.1 に
準拠している必要があります。回路は fixedclk によってクロックされ、
出力トライ・ステートを持っているイネーブルされたトランスミッタ OCT
を必要とします。
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PMA アーキテクチャ
1‒25
表 1–5 に、トランスミッタ・バッファの機能を示します。
表 1‒5. トランスミッタ・バッファの機能
機能
内容
プログラマブル差動出力電圧
（VOD）
最大 1200 mV の差動ピーク・トゥ・ピーク出力電圧
プログラマブル・プリエン
ファシス
最大 6 dB の高周波数増幅
コモン・モード電圧のオン
チップ・バイアス（TX V CM）
0.65 V
差動 OCT
85、100、120、および 150 Ω
トランスミッタ出力トライ・
ステート
Gen1 の信号レート用の PCI Express ベース仕様 1.1 で必要とされるように、電
気的アイドル機能をトランスミッタにおいてサポートしています。
レシーバ検出
Gen1 の信号レート用の PCI Express ベース仕様 1.1 で必要とされるように、レ
シーバ検出機能をサポートしています。
図 1‒21. トランスミッタ出力での信号伝送におけるプリエンファシス効果の例
With Pre-Emphasis
Without Pre-Emphasis
VOD Differential
Peak-to-Peak
Output
Voltage
1-bit period
トランスミッタをレシーバに AC 結合することができます。AC 結合リンクでは、AC
結合コンデンサはトランスミッタ・コモン・モード電圧を阻止します。レシーバ端
では、終端およびバイアス回路はレシーバで必要なコモン・モード電圧レベルを復
元します。
図 1–22 に、Cyclone V のトランスミッタが含まれる AC 結合リンクを示します。
図 1‒22. Cyclone V のトランスミッタが含まれる AC 結合リンク
AC-Coupling
Capacitor
RX
VCM
Differential Termination
+ TX –
VCM
+
–
Transmitter
Differential Termination
Physical Medium
Receiver
Physical Medium
(1)
AC-Coupling
Capacitor
図 1–22 の注：
(1) OCT をディセーブルしている場合、必要な TX VCM レベルを確立するために外部終端およびオフチッ
プ・バイアス回路を実装する必要があります。
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1‒26
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PMA アーキテクチャ
プログラマブル・トランスミッタ・アナログ設定
さまざまなトレース長、各種バックプレーン、およびレシーバ要件に対応するため
に VOD をカスタマイズすることができます。図 1–23 に、シングル・エンドでの信号
レベルおよび差動波形を示します。
図 1‒23. VOD（差動）信号レベル
Single-Ended Waveform
VA
±VOD
VB
Differential Waveform
+700 mV
+VOD
0 V Differential
VOD (Differential)
=VA-VB
VOD (Differential)
-VOD
-700 mV
各送信バッファには、伝送媒体中で減衰する恐れのある送信データ信号の高周波数
を増幅するプログラマブル・プリエンファシス回路が内蔵されています。プリエン
ファシスの使用によって、遠端レシーバでデータ・アイ開口部を最大化することが
できます。プリエンファシス回路は、最大 6 dB の高周波数増幅のファースト・ポス
ト・タップ設定を提供します。
プログラマブル・トランスミッタ VCM
トランスミッタ・バッファには、必要な VCM をトランスミッタ出力で確立するため
にオンチップ・バイアス回路が内蔵されています。回路は、0.65 V の VCM 設定をサ
ポートしています。
1
オンチップ・バイアス回路は、OCT をコンフィギュレーションするために Termination
logic options の 1 つを選択しているときのみ使用可能です。外部終端を選択している
場合、レシーバ入力バッファで VCM を確立するためにオフチップ・バイアス回路を
実装する必要があります。
プログラマブル・トランスミッタ差動 OCT
トランスミッタ・バッファは、オプションとして 85、100、120、および 150 Ω の差
動 OCT 抵抗をサポートしています。PVT の変動を補正するキャリブレーション中に、
抵抗値がオンチップ・キャリブレーション回路によって調整されます。トランス
ミッタ・バッファは、電流モードのドライバです。したがって、得られる VOD はト
ランスミッタ終端値の関数になります。
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
Altera Corporation
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
1‒27
トランスミッタ・ビット反転
伝送ビット・オーダは、トランスミッタ・ビット反転機能を使用して MSB-to-LSB 伝
送用に反転させることができます。デフォルトでは、トランスミッタは LSB-to-MSB
伝送を実装しています。表 1–6 に、トランスミッタ・ビット反転をイネーブルして
いる場合としていない場合の伝送ビット・オーダを示します。
表 1‒6. ビット反転機能での伝送ビット・オーダ
トランスミッタ・ビッ
ト反転の機能
8 または 10 ビット
16 または 20 ビット
イネーブルされていな
LSB から MSB へ
い場合（デフォルト）
LSB から MSB へ
MSB から LSB へ
MSB から LSB へ
例：
イネーブルされている 例：
場合
■ 8 ビット —D[7:0] を D[0:7] に書き換え ■ 16ビット—D[15:0]をD[0:15]に書き換え
■
10 ビット —D[9:0] を D[0:9] に書き換え
■
10ビット—D[19:0]をD[0:19]に書き換え
トランスミッタ・プロトコル特有
トランスミッタ PMA セクションには、レシーバ検出および電気的アイドルの 2 つの
PCIe 機能があります。
■
PCIe レシーバ検出 — トランスミッタ・バッファは、Gen1 のデータ・レート用の
PCIe コンフィギュレーションで使用されるビルトイン・レシーバ検出回路を備え
ています。この回路は、トランスミッタのコモン・モードでのパルスを出力して
その反射をモニタすることによって、レシーバ・ダウンストリームが存在するか
どうか検出します。
■
PCIe 電気的アイドル — トランスミッタ出力バッファは、PCIe 電気的アイドルの伝
送をサポートします（または個別のトランスミッタ・トライ・ステート）。
f レシーバ検出および電気的アイドルについて詳しくは、Altera Transceiver PHY IP Core
User Guide の PCI Express PHY IP Core の章のを参照してください。
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Volume 2：トランシーバ
1‒28
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PMA アーキテクチャ
キャリブレーション・ブロック
Cyclone V のトランシーバ PMA には最大 2 個のキャリブレーション・ブロックが使用
可能です。キャリブレーション・ブロックは、その機能を PVT から独立させるため
に、トランシーバ PMA の差動 OCT 抵抗およびアナログ回路をキャリブレーションし
ます。図 1–24 に、キャリブレーション・ブロックの位置、キャリブレーション・ブ
ロックによってキャリブレーションされるトランシーバ・バンク、および必要とな
る RREF ピン上での外部接続を示します。
図 1‒24. Cyclone V デバイスでのキャリブレーション・ブロックの位置および接続（ト
ランシーバはデバイスの左側のみにあります）
2 kΩ ±1%
RREF
Left Calibration
Block
GXB_L1
GXB_L0
キャリブレーション・ブロックは、内部において PVT 変動とは独立して一定の内部
リファレンス電圧を生成します。ブロックは、一定のリファレンス電流を生成する
ために内部リファレンス電圧および外部リファレンス抵抗を使用します。
1
ユーザーは外部リファレンス抵抗を RREF ピンに接続する必要があります。
これらのリファレンス電流は、トランシーバ・バンクをキャリブレーションするた
めにアナログ・ブロック・キャリブレーション回路によって使用されます。各 RREF
ピン上の独立した 2 kΩ（トレランス最大 ± 1%）の外部抵抗をグランドに接続する必
要があります。キャリブレーション・ブロックを正しく動作させるためには、ボー
ドでの RREF 抵抗の接続が外部ノイズの影響を受けないようにする必要があります。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒29
PCS アーキテクチャ
図 1–25 に、Cyclone V デバイスのトランシーバ・チャネルの PCS ブロック図を示し
ます。
図 1‒25. Cyclone V デバイスのトランシーバ・チャネルの PCS ブロック図 (1)
Cyclone V
FPGA Fabric
TX Phase
Compensation
FIFO
Byte Serializer
TX Bit Slip
8B/10B Encoder
Transmitter PCS
Serializer
tx_serial_data
Transmitter PMA
tx_parallel data
tx_coreclkin
Serial
Clock
/2
RX Phase
Compensation
FIFO
Byte Ordering
Byte Deserializer
8B/10B Decoder
Rate Match FIFO
Deskew FIFO
Receiver PCS
Word Aligner
Deserializer
CDR
rx_serial_data
Receiver PMA
tx_clkout
rx_parallel data
rx_coreclkin
Recovered Clock
from Master Channel
/2
rx_clkout
Serial Clock
Parallel Clock
Parallel Clock
図 1–25 の注：
(1) シリアル・クロックおよびパラレル・クロックは、クロック・ディバイダから供給されます。
トランシーバ･チャネルの PCS データパスは、表 1–7 に示すようにトランシーバの
PMA-PCS 幅（またはシリアライゼーション / デシリアライゼーション・ファクタ）
に基づいて、Single-Width および Double-Width の 2 つのコンフィギュレーションに分
類されます。
表 1‒7. PCS データパス・コンフィギュレーション
パラメータ
PMA–PCS インタフェース幅
FPGA Fabric–Transceiver Interface Width
Single-Width
Double-Width
8 または 10 ビット
16 または 20 ビット
8 または 10 ビット
16 または 20 ビット
16 または 20 ビット
(1)
32 または 40 ビット
(1)
表 1–7 の注：
(1) バイト・シリアライザおよびデシリアライザはイネーブルされます。
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1‒30
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
レシーバ PCS データパス
この項では、レシーバ PCS チャネル・データパス・アーキテクチャを説明します。
レシーバ PCS データパス内のサブ・ブロックは、ワード・アライナからレシーバ・
フェーズ補正 FIFO ブロックへの順に記載されています。図 1–25 に、レシーバ・チャ
ネル・データパスを示します。
表 1–8 に、Cyclone V のレシーバ PCS データパスのブロックを示します。
表 1‒8. レシーバ PCS データパスのブロック
ブロック
ワード・アライナ
デスキュー FIFO
機能
■
パラレル変換されたデータ内であらかじめ定義されたアラインメント・パターンを検
索し、正しい境界を識別してリンク同期中にワード境界を復元します。
■
7、8、10、16、20、または 32 ビットのアラインメント・パターン長をサポートします。
■
Single-Width および Double-Width のコンフィギュレーションで、マニュアル・アライン
メント、ビット・スリップ、自動同期ステート・マシーン、および確定的レイテン
シ・ステート・マシーンの 4 つのモードでの動作をサポートします。
■
オプションのプログラマブル・ラン・レングス違反検出、極性反転、ビット反転、お
よびバイト反転の各機能をサポートします。
■ （最大）4
XAUI プロトコルに準拠している動作をサポートします。
■
必要な場合、SKIP シンボルを挿入または削除することで、アップストリーム・トラン
スミッタおよびローカル・レシーバ・クロックの間の最大 ±300 ppm のクロック周波
数の微小な差（合計 600 ppm）を補正します。
■
サポートされているプロトコルでのクロック・レート補正機能に準拠する動作をサ
ポートします。
■
10ビットのデータを受信し、IEEE802.3の 36項の仕様に準拠してその受信データを 8 ビッ
トと 1 ビットのコントロール識別子にデコードします。
■
Single-Width および Double-Width モードの動作をサポートします。
■
レシーバ出力データパス幅を倍増させて FPGA ファブリック – トランシーバ・インタ
フェースの周波数をレシーバ・チャネルで半減します。
■
FPGA ファブリック – トランシーバ・インタフェースの最大制限値の範囲内の周波数で、
レシーバ・チャネルがより速いデータ・レートで動作できるようにします。
■
Single-Width および Double-Width モードでの動作をサポートします。
■
バイト・デシリアライザをイネーブルしているときに、FPGA ファブリックに向かうパ
ラレル・データ内で最下位バイトの位置にオーダされる必要のあるあらかじめ定義さ
れたパターンを検索します。
■
レシーバPCSを直接FPGAファブリックに、
またはPCIeハード IPブロックに接続している
ときに、低速パラレル・クロックおよび FPGA ファブリック・インタフェース・ク
ロックの間のフェーズ差を補正します。
■
フェーズ補正およびラッチされたモードでの動作をサポートします。
レート・マッチ
FIFO
8B/10B デコーダ
バイト・デシリア
ライザ
バイト・オーダリ
ング
個の結合レシーバ・チャネル間のコード・グループを揃えます。
■
レシーバ・フェー
ズ補正 FIFO
トランスミッタ PCS データパス
この項では、トランスミッタ・チャネル PCS データパス・アーキテクチャを説明し
ます。トランスミッタ PCS データパス内のサブ・ブロックは、トランスミッタ・
フェーズ補正 FIFO ブロックからトランスミッタ・ビット・スリップ・ブロックの順
に記載されています。1–29 ページの 図 1–25 に、レシーバ・チャネル・データパス
を示します。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒31
表 1–9 に、Cyclone V のトランスミッタ PCS データパスのブロックを示します。
表 1‒9. トランスミッタ PCS データパスのブロック
ブロック
機能
■
トランスミッタ PCS を直接 FPGA ファブリックに、または PCIe ハード IP ブロッ
クに接続しているときに、低速パラレル・クロックおよび FPGA ファブリッ
ク・インタフェース・クロックの間のフェーズ差を補正します。
■
フェーズ補正およびラッチされたモードでの動作をサポートします。
■
トランスミッタ入力データパス幅を倍増させて FPGA ファブリック – トラン
シーバ・インタフェースの周波数をレシーバ・チャネルで半減します。
■
FPGA ファブリック – トランシーバ・インタフェースの最大制限値の範囲内の
周波数で、トランスミッタ・チャネルがより速いデータ・レートで動作でき
るようにします。
■
Single-Width および Double-Width モードでの動作をサポートします。
■
IEEE802.3 の 36 項の仕様に準拠して、8 ビットのデータと 1 ビットのコントロー
ル識別子から 10 ビットのコード・グループを生成します。
■
Single-Width と Double-Width モードでの動作およびランニング・ディスパリ
ティ・コントロールをサポートします。
■
シリアル送信用のシリアライゼーション前にデータ内のユーザー制御ビッ
ト・レベル遅延をイネーブルします。
■
Single-Width および Double-Width モードでの動作をサポートします。
トランスミッタ・フェーズ
補正 FIFO
バイト・シリアライザ
8B/10B エンコーダ
トランスミッタ・ビット・
スリップ
トランスミッタ・フェーズ補正 FIFO
トランスミッタ・フェーズ補正 FIFO はワードの深さが 4 で、トランスミッタ・チャ
ネル PCS および FPGA ファブリック、または PCIe インタフェースに接続します。ト
ランスミッタ・フェーズ補正 FIFO は、低速パラレル・クロックおよび FPGA ファブ
リック・インタフェース・クロックの間のフェーズ差を補正します。図 1–26 に、ト
ランスミッタ・フェーズ補正 FIFO のデータパスおよびクロッキングを示します。
図 1‒26. トランスミッタ・フェーズ補正 FIFO
Datapath from the FPGA
Fabric or PIPE Interface
TX
Phase
Compensation
FIFO
wr_clk
tx_coreclk
Datapath to the Byte Serializer
or the 8B/10B Encoder or Serializer
rd_clk
tx_clkout
coreclkout
トランスミッタ・フェーズ補正 FIFO は、2 つの動作をサポートします。
■
リード・クロックおよびライト・クロックでのさまざまなクロッキング・モード
を持っているフェーズ補正モード
■
1 つのみのデータパス・レイテンシのクロック・サイクルを持っているラッチさ
れたモード
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1‒32
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
フェーズ補正モード
トランスミッタ・フェーズ補正 FIFO は、トランスミッタ・コントロール用のリー
ド・クロックおよびライト・クロックとデータ信号の間のいかなるフェーズ差も補
正します。FPGA ファブリック・インタフェース・クロックがライト・クロックを供
給する間に、低速パラレル・クロックはリード・クロックを供給します。クロック
にとって、周波数、FIFO のアンダーランまたはオーバーフロー条件での差が 0 ppm
である必要があります。
FIFO は、トランシーバ・コンフィギュレーションに基づいてリード・クロックおよ
びライト・クロックでさまざまなクロッキング・モードをサポートしています。
f トランスミッタ・フェーズ補正 FIFO を使用しているときのトランスミッタ・データパ
ス・インタフェース・クロッキング・モードについて詳しくは、Transceiver Clocking in
Cyclone V Devices の章を参照してください。
バイト・シリアライザ
バイト・シリアライザは、FPGA ファブリック・インタフェース周波数を最大制限値
の範囲内に保ちながら、入力データパスを 2 つに分割してトランシーバ・チャネル
をより高いデータ・レートで駆動します。Single-Width モードでは、バイト・シリア
ライザによって 2 バイト幅のデータパスが 1 バイト幅のデータパスに変換されます。
Double-Width モードでは、バイト・シリアライザによって 4 バイト幅のデータパスが
2 バイト幅のデータパスに変換されます。FPGA ファブリック – トランシーバ・イン
タフェースの周波数が最大制限値を超えないコンフィギュレーションでは、バイト・
シリアライザはオプションです。
1
FPGA ファブリック – トランシーバ・インタフェースの周波数が最大制限値を超えるよ
うなコンフィギュレーションではバイト・シリアライザを使用する必要があります。
Single-Width モードのバイト・シリアライザ
バイト・シリアライザは、最初に最下位バイトを転送し、その後最上位バイトを転
送します。バイト・シリアライザに対するこの入力データ幅は、チャネル幅のオプ
ションによって異なります。例えば、Single-Width モードでチャネル幅が 20 ビット
の場合を仮定すると、バイト・シリアライザは FPGA ファブリックからのパラレル・
データの最下位ワード tx_parallel_data[9:0] を送信した後、その後
tx_parallel_data[19:10] を送信します。表 1–10 に、Single-Width モードでのバイ
ト・シリアライザの入力データ幅および出力データ幅を示します。
表 1‒10. Cyclone V デバイスにおける Single-Width モードでのバイト・シリアライザの入力データ幅および
出力データ幅
モード
Single-Width
バイト・シリアライ
ザへの入力データ幅
バイト・シリアライザ
からの出力データ幅
16
8
最初の 16 ビット出力の最下位の 8 ビット
20
10
最初の 20 ビット出力の最下位の 10 ビット
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バイト・シリアライザ出力オーダリング
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PCS アーキテクチャ
1‒33
Double-Width モードのバイト・シリアライザ
Double-Width モードでの動作は Single-Width モードでの動作に似ています。例えば、
Double-Width モードでチャネル幅が 32 ビットの場合を仮定すると、バイト・シリア
ライザは tx_parallel_data[15:0] を送信した後、その後 tx_parallel_data[31:16]
を送信します。表 1–11 に、Double-Width モードでのバイト・シリアライザの入力
データ幅および出力データ幅を示します。
表 1‒11. Cyclone V デバイスにおける Double-Width モードでのバイト・シリアライザの入力データ幅および
出力データ幅
モード
Double-Width
バイト・シリアライ
ザへの入力データ幅
バイト・シリアライ
ザからの出力データ
幅
32
16
最初の 32 ビット出力の最下位の 16 ビット
40
20
最初の 40 ビット出力の最下位の 20 ビット
バイト・シリアライザ出力オーダリング
8B/10B Encoder オプションを選択している場合、8B/10B エンコーダはバイト・シリア
ライザからの出力を使用します。その他の場合では、バイト・シリアライザ出力は
シリアライザに転送されます。
Single-Width モードでの 8B/10B エンコーダ
Single-Width モードでは、IEEE802.3 の 36 項の仕様の PCS リファレンス図に基づいて
8B/10B エンコーダは適切なディスパリティを含む 8 ビットのデータおよび 1 ビット
のコントロール識別子から 10 ビットのコード・グループを生成します。10 ビットの
コード・グループは、1 ビットのコントロール識別子に応じて、バリッド・データ・
コード・グループ（/Dx.y/）または特別なコントロール・コード・グループ（/Kx.y/）
として生成されます。
図 1–27 に、Single-Width モードでの 8B/10B エンコーダの簡略図を示します。
図 1‒27. Single-Width モードでの 8B/10B エンコーダ
From the
Byte Serializer
To the Serializer
datain[7:0]
8B/10B Encoder
dataout[9:0]
tx_datak
IEEE 802.3 の仕様は、8 ビット・キャラクタの 12 セットのみを /Kx.y/ として識別しま
す。特別なコントロール・コード・グループとしてエンコードする 8 ビット・キャ
ラクタのセットが他にある場合、入力値によって、8B/10B エンコーダは出力 10 ビッ
トを無効なコード（これはバリッド /Dx.y/ コードまたは /Kx.y/ コードにマップされま
せん）として、または意図しないバリッド /Dx.y/ コードとしてエンコードする可能
性があります。
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1‒34
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
Single-Width モードでは、8B/10B エンコーダは 8 ビット・データを適切なディスパリ
ティを持っている 10 ビットのコード・グループ（コントロール・ワードまたはデー
タ・ワード）に変換します。tx_datak 入力が High の場合、8B/10B エンコーダは入力
data[7:0] を 10 ビットのコントロール・ワードに変換します。tx_datak 入力が High
の場合、8B/10B エンコーダは入力 data[7:0] を 10 ビットのコントロール・ワードに
変換します。tx_datak 入力が Low の場合、8B/10B エンコーダは入力 data[7:0] を
10 ビットのデータ・ワードに変換します。図 1–28 に、変換フォーマットを示しま
す。LSB が最初に送信されます。
図 1‒28. 8B/10B 変換フォーマット
7
6
5
4
3
2
1
control_code
0
H G F E D C B A
8B/10B Conversion
j
h g
f
i
e d c
b a
9
8
6
5
4
1
7
3
2
0
LSB
MSB
Double-Width モードの 8B/10B エンコーダ
Double-Width モードでは、2 つの 8B/10B エンコーダがカスケードされて 16 ビットの
データおよび 2 つの 1 ビットのコントロール識別子から 10 ビットのコード・グルー
プを 2 セット生成します。16 ビットのデータを受信した場合、最初に 8 ビットの最
下位バイトがエンコードされ、その後 8 ビットの最上位バイトがエンコードされま
す。
図 1–29 に、Double-Width モードでの 8B/10B エンコーダの簡略図を示します。
図 1‒29. Double-Width モードの 8B/10B エンコーダ
datain[15:8]
MSB control identifier
MSB disparity controls
8B/10B Encoder
(MSB Encoding)
dataout[19:10]
8B/10B Encoder
(LSB Encoding)
dataout[9:0]
datain[7:0]
LSB control identifier
LSB disparity controls
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒35
ランニング・ディスパリティ・コントロール
8B/10B エンコーダは、10 ビットのコード・グループを生成するときにランニング・
ディスパリティ･ルールに適合する計算を自動的に実行します。ランニング・ディス
パリティ・コントロール機能は、正または負の現在のランニング・ディスパリティ
のコード・グループを手動でエンコードさせるユーザー制御信号（tx_dispval およ
び tx_forcedisp）を提供します。ランニング・ディスパリティ・コントロールをイ
ネーブルする場合、そのサイクルで内部で計算された現在のランニング・ディスパ
リティに関係なく、ユーザー制御信号に基づいてエンコーダ内の現在のランニング・
ディスパリティ値を上書きします。
1
ランニング・ディスパリティ・コントロールを使用することで、ランニング・ディ
スパリティのエラーがレシーバで一時的に発生することがあります。
コントロール・コードのエンコード
8B/10B ブロックは、tx_parallel_data 信号での 8 ビットのデータがコントロール・
ワード（Kx.y）またはデータ・ワード（Dx.y）としてエンコードされるべきかどうか
示す tx_datak 信号を提供します。tx_datak が Low の場合、8B/10B エンコーダ・ブ
ロックは tx_parallel_data 信号のバイトをデータ（Dx.y）としてエンコードしま
す。tx_datak が High の場合、8B/10B エンコーダは入力データを Kx.y コード・グ
ループとしてエンコードします。図 1–30 に、コントロール・ワード（K28.5）とし
てエンコードされた第 2 の 0xBC を示します。tx_parallel_data バイトのその他の
部分は、データ・ワード（Dx.y）としてエンコードされます。
図 1‒30. コントロール・ワードおよびデータ・ワードの送信
clock
tx_datain[7:0]
83
78
D3.4
D24.3
BC
BC
0F
00
K28.5
D15.0
D0.0
BF
3C
tx_datak
code group
c
D28.5
D31.5
D28.1
IEEE802.3 の 8B/10B エンコーダ仕様は、tx_datak をアサートする必要がある 8 ビット・
キャラクタのセットのみを識別します。その他のバイトのセットに対して tx_datak
をアサートすると、8B/10B エンコーダは、入力値に応じて、出力の 10 ビット・コー
ドを無効なコード（これはバリッド Dx.y コードまたは Kx.y コードにマップされな
い）として、または意図しないバリッド Dx.y コードとしてエンコードしてしまう可
能性があります。ダウンストリームの 8B/10B デコーダは、コード・エラー・フラグ
をアサートすることなく無効なコントロール・ワードをバリッド Dx.y コードに変換
することが可能です。
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Volume 2：トランシーバ
1‒36
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
リセット条件
reset_tx_digital 信号は 8B/10B エンコーダをリセットします。リセット中、ランニ
ング・ディスパリティおよびデータ・レジスタがクリアされます。また、8B/10B エ
ンコーダは、reset_tx_digital がデアサートされるまで RD– カラムから連続的に
K28.5 パターンを出力します。FPGA ファブリックからの入力データおよびコント
ロール・コードは、リセット状態の間無視されます。リセット後、8B/10B エンコー
ダは負のディスパリティ（RD-）で開始し、同期化のために 3 つの K28.5 コード・グ
ループを送信してから、その出力上でデータのエンコーディングおよび送信を開始
します。
1
reset_tx_digital がアサートされている間、データを受信するダウンストリーム
8B/10B デコーダで、同期化またはディスパリティ・エラーが観察される場合があり
ます。
リセット・シーケンス中のエンコーダ出力
図 1–31 に、Single-Width および Double-Width モードでのリセット状態の最中およびそ
の後の 8B/10B エンコーダ出力を示します。リセット中では（reset_tx_digital が
High のとき）
、reset_tx_digital が Low になるまで K28.5-（RD– カラムからの K28.5
の 10 ビット・コード・グループ）が連続的に送信されます。トランスミッタ・チャ
ネル PCS のパイプライン化のために、最初の 3 つの同期化 K28.5 コード・グループ
の前にいくつかの「don’t cares」（10’hxxx）が送信されます。ユーザー・データは 3
番目の K28.5 コード・グループの後に続きます。
図 1‒31. リセット状態の最中およびその後の 8B/10B エンコーダ出力
(a) Single-Width Mode
clock
tx_digitalreset
dataout[9:0]
K28.5-
K28.5-
K28.5-
XXX
XXX
XXX
K28.5-
K28.5+
K28.5-
Dx.y+
(b) Double-Width Mode
clock
tx_digitalreset
dataout[19:10]
K28.5+
K28.5+
K28.5+
XXX
XXX
XXX
K28.5+
K28.5+
K28.5+
Dx.y+
dataout[9:0]
K28.5-
K28.5-
K28.5-
XXX
XXX
XXX
K28.5-
K28.5-
K28.5-
Dx.y-
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒37
表 1–12 に、リセット状態の最中およびその後の 8B/10B エンコーダ出力を示します。
表 1‒12. リセット状態の最中およびその後の 8B/10B エンコーダ出力
動作モード
Single-Width
Double-Width
8B/10B リセット中
8B/10B リセット・リリース後
トランスミッタ・チャネルのパイプライン化のためにいく
つかの「don't cares」が見られ、その後、エンコードされた
RD– カラムから連続して
8 ビット・データの送信前に適切なディスパリティを持っ
/K28.5/ コードを送信します。
ている 3 つの /K28.5/ コード（負のディスパリティから開始
するコード）がその入力において見られます。
最下位バイト上で RD– カラ
ムから /K28.5/ コードを、最
上位バイト上で RD+ カラム
から /K28.5/ コードを連続し
て送信します。
トランスミッタ・チャネルのパイプライン化のために、い
くつかの「don't cares」に続いて以下が見られます。
■
エンコードされた 8 ビット・データの送信前に、RD– カラ
ムからの 3 つの /K28.5/ コードが最下位バイト上での入力
において見られます。
■
エンコードされた 8 ビット・データの送信前に、RD+ カラ
ムからの 3 つの /K28.5/ コードが最上位バイト上での入力
において見られます。
トランスミッタ・ビット・スリップ
トランスミッタ・ビット・スリップによって、PMA に送信されるデータをスリップ
することで複数のトランスミッタ・チャネルの間でのチャネル・トゥ・チャネルの
スキューを補正できるようになります。ビット・スリップの最大数は、FPGA ファブ
リックによって制御され、PMA-PCS から 1 を引いた数の幅に等しくなります。
表 1–13 に、tx_bitslipboundaryselect 信号によってスリップが許可されるビット
の数を示します。
表 1‒13. tx_bitslipboundaryselect 信号で許可されるビット・スリップ
動作モード
最大ビット・スリップ設定
Single-Width（8 ビットまたは 10 ビット）
9
Double-Width（16 ビットまたは 20 ビット）
19
レシーバ PCS データパス
この項では、レシーバ PCS データパスのワード・アライナ、デスキュー FIFO、レー
ト・マッチ FIFO、8B/10B デコーダ、バイト・デシリアライザ、バイト・オーダリン
グ、およびレシーバ・フェーズ補正 FIFO のブロックについて説明します。
ワード・アライナ
レシーバ PCS の入力でのパラレル・データは、デシリアライザのシリアル・トゥ・
パラレルの変換からのアップストリーム・トランスミッタのワード境界を失います。
ワード・アライナはデシリアライザからパラレル・データを受信し、あらかじめ定
義されたアラインメント・パターンに基づいてワード境界を復元します。このアラ
インメント・パターンは、リンク同期中に受信される必要があります。
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Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒38
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
ワード・アライナは、リンク同期中に正しい境界を識別してワード境界を復元する
ために、パラレル変換されたデータ内にあらかじめ定義されたアラインメント・パ
ターンを検索します。アラインメント・パターンは、同期を達成するためのそれぞ
れのプロトコル仕様に応じて標準シリアル・プロトコル用にあらかじめ定義されて
います。独自プロトコルを実装している場合、ユーザーのアプリケーションに特別
のカスタム・ワード・アラインメント・パターンを指定することができます。
ワード境界の復元に加えて、ワード・アライナは以下の機能を実装します。
■
同期ステート・マシン
■
プログラマブル・ラン・レングス違反検出（すべてのトランシーバ・コンフィ
ギュレーション）
■
レシーバ極性反転（PCIe 以外のすべてのトランシーバ・コンフィギュレーショ
ン）
■
レシーバ・ビット反転（カスタム Single-Width および Double-Width コンフィギュ
レーションのみ）
■
レシーバ・バイト反転（カスタム Double-Width コンフィギュレーションのみ）
ワード・アライナは、以下の 3 つのモードのうち 1 つを動作します。
■
マニュアル・アラインメント
■
自動同期ステート・マシーン
■
ビット・スリップ
ビット・スリップ・モードを除いて、ワード・アラインメントの完了後、パラレル
変換されたデータはアラインメントされたデータの LSB 部分のワード・アラインメ
ント・パターンを持つように同期します。
動作モードおよびアラインメント・パターン長のサポートは、ワード・アライナ・
コンフィギュレーションによって変化します。表 1–14 に、使用可能なワード・アラ
イナ・オプションを示します。
表 1‒14. ワード・アライナ・オプション （その１）
PMA-PCS イ
ワード・アライン
ワード・アライン
ンタフェース
メント・パターン
メント・モード
幅（ビット）
長（ビット）
8
10
ワード・アラインメント動作
マニュアル・アラ
インメント
16
ユーザー制御の信号によってアラインメント・プロセ
スが開始します。信号が再びアサートされない限りア
ラインメントは 1 回しか起きません。
ビット・スリップ
16
ユーザー制御の信号によって一度に 1 ビットのデータ
がシフトされます。
マニュアル・アラ
インメント
7 および 10
ユーザー制御の信号によってアラインメント・プロセ
スが開始します。信号が再びアサートされない限りア
ラインメントは 1 回しか起きません。
ビット・スリップ
7 および 10
ユーザー制御の信号によって一度に 1 ビットのデータ
がシフトされます。
自動同期ステー
ト・マシン
7 および 10
データは 8B/10B エンコードされている必要がありま
す。あらかじめ定義された条件が満たされると、選択
されたワード・アライナ・パターンに調整されます。
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PCS アーキテクチャ
1‒39
表 1‒14. ワード・アライナ・オプション （その２）
PMA-PCS イ
ワード・アライン
ワード・アライン
ンタフェース
メント・パターン
メント・モード
幅（ビット）
長（ビット）
16
ワード・アラインメント動作
アラインメントは RX PCS リセット後に自動的に起き
マニュアル・アラ
ます。その後、ユーザー制御の信号によってアライン
8、16、および 32
インメント
メント・プロセスが開始します。信号が再びアサート
されない限りアラインメントは 1 回しか起きません。
ビット・スリップ 8、16、および 32
ユーザー制御の信号によって一度に 1 ビットのデータ
がシフトされます。
アラインメントは RX PCS リセット後に自動的に起き
マニュアル・アラ
ます。その後、ユーザー制御の信号によってアライン
7、10、および 20
インメント
メント・プロセスが開始します。信号が再びアサート
されない限りアラインメントは 1 回しか起きません。
20
ビット・スリップ 7、10、および 20
自動同期ステー
ト・マシン
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7 および 10
ユーザー制御の信号によって一度に 1 ビットのデータ
がシフトされます。
データは 8B/10B エンコードされている必要がありま
す。あらかじめ定義された条件が満たされると、選択
されたワード・アライナ・パターンに調整されます。
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Volume 2：トランシーバ
1‒40
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
マニュアル・アラインメント・モードでのワード・アライナ
マニュアル・アラインメント・モードでは、ワード・アラインメントは
rx_enapatternalign レジスタを使用して手動で制御されます。コンフィギュレー
ションに応じて rx_enapatternalign レジスタをコントロールすることにより、受信
データ・ストリーム内のあらかじめ定義されたワード・アラインメント・パターン
をワード・アライナで探すことができるようになり、自動的に新しいワード境界に
同期させることができるようになります。表 1–15 に、マニュアル・アラインメン
ト・モードでのワード・アライナの動作を示します。
表 1‒15. マニュアル・アラインメント・モードでのワード・アライナの動作
PCS モード
PMA‒PCS イ
ンタフェース
幅（ビット）
ワード・アラインメント・パターン
1. rx_digitalreset 信号のデアサートの後、rx_enapatternalign レジスタ
上での 0-to-1 遷移は、ワード･アライナが受信データ・ストリーム内のあ
らかじめ定義されたワード・アラインメント・パターンを探して新しい
ワード境界に自動的に同期するためのトリガになります。
8
2. rx_enapatternalign レジスタ上での先行する 0-to-1 遷移の不足のために、
その後見つかる異なるワード境界の任意のアラインメント・パターンは、
ワード・アライナがこの新しいワード境界に再び同期することにはなりま
せん。
3. 新しいワード境界に再び同期させるには、rx_enapatternalign レジスタ
内で 0-to-1 遷移を作成する必要があります。
4. rx_digitalreset 信号のデアサートの前に rx_enapatternalign レジスタ
を 1 に設定すれば、0-to-1 遷移が作成されていなくても最初のアラインメ
ント・パターンが見つかったときにワード・アライナはワード境界を更新
します。
Single-Width
1. rx_digitalreset 信号のデアサートの後、rx_enapatternalign レジスタ
を 1 に設定することで、ワード・アライナが受信データ・ストリーム内の
あらかじめ定義されたワード・アラインメント・パターンまたはその補足
となるパターンを探して新しいワード境界に自動的に同期するためのトリ
ガとなります。
10
2. その後見つかる異なるワード境界の任意のアラインメント・パターンは、
rx_enapatternalign レジスタが 1 に設定されている限り、ワード・アライ
ナがこの新しいワード境界に再び同期することになります。
3. rx_enapatteralign レジスタを 0 に設定している場合、新しいワード境界
のアラインメント・パターンを見つけてもワード・アライナは現在のワー
ド境界を維持します。
16
Double-Width
20
1. rx_digitalreset 信号のデアサートの後、rx_enapatternalign レジスタ
の設定にかかわらず、ワード・アライナは最初に見つかったあらかじめ定
義されたアラインメント・パターンに同期します。
2. その後見つかる異なるワード境界の任意のアラインメント・パターンは、
ワード・アライナがこの新しいワード境界に再び同期することにはなりま
せん。
3. 新しいワード境界に同期させるには、rx_enapatternalign レジスタ内で
0-to-1 遷移を作成します。
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PCS アーキテクチャ
1‒41
8 ビット PMA-PCS インタフェース・コンフィギュレーションのビット・スリップ・
モードでのワード・アライナ
8 ビットの PMA-PCS インタフェース幅のカスタム Single-Width コンフィギュレーショ
ンを使用して、ワード・アライナをビット・スリップ・モードにコンフィギュレー
ションすることができます。ビット・スリップ・モードでは、ワード・アライナは
pcs8g_rx_wa_control レジスタの rx_bitslip ビットによって制御されます。
pcs8g_rx_wa_control レジスタの rx_bitslip ビットの 0-1 遷移ごとに、効果的に
ワード境界を 1 ビット分シフトして、ビット・スリップ回路が 1 ビットを受信デー
タ･ストリームにスリップさせます。また、ビット・スリップ・モードでは、ビッ
ト・スリッピング後の受信データが 16 ビットのプログラムされたワード・アライン
メント・パターンに一致したときに、rx_patterndetect 用のワード・アライナの
pcs8g_rx_wa_status レジスタ・ビットは、1 つのパラレル・クロック・サイクルの
High にドライブされます。
ワード・アラインメントを達成させる上で、rx_parallel_data 信号、
rx_patterndetect 信号、またはその両方をモニタしてそれらを rx_bitslip 信号で
制御するビット・スリップ・コントローラを FPGA ファブリックに実装することがで
きます。表 1–16 に、ビット・スリップ・モードでのワード・アライナ動作を示しま
す。
表 1‒16. ビット・スリップ・モードでのワード・アライナ
PCS モード
PMA‒PCS イ
ンタフェース
幅（ビット）
8
1. rx_bitslip 信号の立ち上がりエッジごとに、ワード・アライナは 1 ビッ
トを受信データにスリップさせます。
10
2. ビット・スリッピングでバス幅を完全に一周分シフトした場合、ワード境
界は元の境界に戻ります。
16
3. rx_patterndetect 信号のアサーションを使用するか、またはデータ出力
を確認することで、アラインメント・プロセスのコンプリーション、つま
りワード・アライナ出力があらかじめ定義されたアラインメント・パター
ンに一致していることを確かめます。
Single-Width
Double-Width
20
1
ワード・アラインメント動作
ワード・アライナでのすべてのビット・スリップでは、最初に受信したビットは失
われます。
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1‒42
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
自動同期ステート・マシーン・モードでのワード・アライナ
自動同期ステート・マシーン・モードでは、プログラマブル・ステート・マシーン
が、達成された同期と失われた同期のどちらかをワード・アライナが持つタイミン
グを決定します。リンク同期中および通常のリンク動作中全体にヒステリシス・コ
ントロールを提供するために、ステート・マシーンをコンフィギュレーションする
ことができます。プロトコル・コンフィギュレーションに応じて、ステート・マ
シーンのパラメータは各プロトコル仕様の同期ステート・マシーンに準拠するよう
に自動的にコンフィギュレーションされます。表 1–17 に、自動同期ステート・マ
シーン・モードでのワード・アライナ用のプログラマブル・ステート・マシーンの
パラメータを示します。
表 1‒17. 同期ステート・マシーンモードでのワード・アライナ
パラメータ
値
受信後同期を達成するためのバリッド同期コード・グループ数またはオーダ・セット数
1–256
受信後同期を喪失させるエラー・コード・グループ数
1–64
受信後エラー・カウントを 1 減少させる、連続する正常コード・グループの数
1–256
表 1–18 に、自動同期ステート・マシーン・モードでのワード・アライナ動作を示し
ます。
表 1‒18. 自動同期ステート・マシーン・モードでのワード・アライナ動作
PCS モード
PMA‒PCS イ
ンタフェース
幅
ワード・アラインメント動作
1. rx_digitalreset 信号のデアサートの後、ワード・アライナは、受信デー
タ・ストリーム中であらかじめ定義されたワード・アラインメント・パ
ターン、またはその補足となるパターンを探し始め、新しいワード境界を
自動的に揃えます。
2. 同期は、ワード・アライナが同じワード境界のプログラムされた数のバ
リッド同期コード・グループを受信した後のみに達成されて、
rx_syncstatus 信号のアサートで示されます。
Single-Width
10 ビット
3. アサートおよび同期の達成後、ワード・アライナが同期を失うまで
rx_syncstatus 信号はアサートされた状態を維持します。
4. ワード・アライナが正しい中間コード・グループを受信することなしにプ
ログラムされた数のエラー・コード・グループを受信するときに同期が失
われて、rx_syncstatus 信号のデアサートで示されます。
5. ワード・アライナは、同じワード境界のプログラムされた数の新しいバ
リッド同期コード・グループの受信後に同期を再度達成する可能性があり
ます。
10 ビット PMA-PCS インタフェース・コンフィギュレーションの自動同期ステー
ト・マシーン・モードでのワード・アライナ
PCIe などのプロトコルには、同期ステート・マシンを実装してリンク同期中にヒス
テリシスを与えるためにレシーバ PCS ロジックが必要です。これらのプロトコルで
はそれぞれ、同期を達成するためにリンクが受信しなければならない特定数の同期
コード・グループ、および同期を失うためにリンクが受信しなければならない特定
数のエラー・コード・グループが定義されます。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒43
PCIe コンフィギュレーションでは、自動同期ステート・マシーン・モードのワー
ド・アライナは、それぞれのプロトコルで指定されるワード・アラインメント・パ
ターン長およびパターンを自動的に選択します。表 1–19 に、同期ステート・マシー
ン・モードを示します。同期ステート・マシンのパラメータは、PCIe コンフィギュ
レーション用としてそれぞれのプロトコルで指定された値に固定されます。
表 1‒19. PCIe コンフィギュレーションにおける同期ステート・マシーン・モードでのワード・アライナ
モード
PCIe
受信後同期を達成するためのバリッド同期コード・グループ数またはオーダ・セット数
4
受信後同期を喪失させるエラー・コード・グループ数
17
受信後エラー・カウントを 1 減少させる、連続する正常コード・グループの数
16
自動同期ステート・マシン・モードで reset_rx_digital 信号がデアサートされた
後、ワード・アライナは、受信データ・ストリーム中でワード・アラインメント・
パターンまたは同期コード・グループを探し始めます。プログラムされた数のバ
リッド同期コード・グループまたはオーダ・セットが受信されると、rx_syncstatus
信号が High にドライブされ、同期が達成されたことを示します。rx_syncstatus ス
テータス・ビットは、正しい中間グループを受信することなしにプログラムされた
数のエラー・コード・グループを受信するまで常に High にドライブされ、その後
rx_syncstatus は Low にドライブされます。ワード・アライナは、プログラムされ
た数のバリッド同期コード・グループが再び受信されるまで、同期の喪失
（rx_syncstatus が Low のまま）を示します。
確定的レイテンシ・ステート・マシーン・モードでのワード・アライナ
確定的レイテンシ・ステート・マシーン・モードでは、レシーバ PCS で受信される
パラレル変換されたデータがワード・アラインメントされるまで、デシリアライザ
のクロック・スリップの実行によってワード・アラインメントが達成されます。
ワード・アライナがアラインメント・パターンを見つけてワード境界を識別された
後、確定的レイテンシ・ステート・マシーンは、デシリアライザでのクロック・ス
リップ・プロセスを制御します。確定的レイテンシ・ステート・マシーン・モード
は、確定的レイテンシが必要なアプリケーションにおいて、ワード・アラインメン
ト動作でのレイテンシの不確実さを低減します。表 1–20 に、確定的レイテンシ・ス
テート・マシーン・モードでのワード・アライナ動作を示します。
表 1‒20. 確定的レイテンシ・ステート・マシーン・モードでのワード・アライナ動作
PCS モード
Single-Width
Double-Width
PMA‒PCS イ
ンタフェース
幅
10 ビット
20 ビット
ワード・アラインメント動作
1. rx_digitalreset 信号のデアサート後、rx_enapatternalign レジスタの
0-to-1 遷移でワード・アライナがトリガされ、あらかじめ定義されたワー
ド・アラインメント・パターン、またはその補足となるパターンを受信
データ・ストリーム中で探します。
2. パターンが見つかってワード境界が識別された後、ステート・マシーンは
デシリアライザがシリアル・ビットの境界表示数をクロック・スリップす
るのを制御します。
3. クロック・スリップが完了すると、rx_syncstatus 信号がアサートされる
ときにレシーバ PCS 内で受信されるパラレル変換されたデータがワード・
アラインメントされて表示されます。
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1‒44
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PCS アーキテクチャ
プログラマブル・ラン・レングス違反検出
プログラマブル・ラン・レングス違反検出回路はワード・アライナ・ブロックにあ
り、受信データ内の連続した 1 または 0 がユーザー定義のスレッショルドを超えて
いるかどうか検出します。データ・ストリームがプリセットの連続した 1 または 0
の最大数を超えると、rx_rlv status ビットのアサートによって違反が通知されま
す。表 1–21 に、回路の検出機能を示します。
プログラマブル・ラン・レングス違反回路はワード・アライナ・ブロックにあり、
データ内の 1 または 0 の連続を検出します。データ・ストリームがプリセットの連
続した 1 または 0 の最大数を超えると、rx_rlv 信号のアサートによって違反が通知
されます。
f プログラマブル・ラン・レングス違反回路について詳しくは、Altera Transceiver PHY IP
Core User Guide を参照してください。
f rx_rlv 信号について詳しくは、Cyclone V デバイス・ハンドブックの Transceiver
Architecture in Cyclone V Devices の章を参照してください。
表 1‒21. ラン・レングス違反回路の検出機能
PCS モード
Single-Width
Double-Width
PMA‒PCS インタ
フェース幅（ビット）
ラン・レングス違反検出器の範囲
最小値
最大値
8
4
128
10
5
160
16
8
512
20
10
640
レシーバ極性反転
シリアル差動リンクの正と負の信号がボード・レイアウト中に誤って置き換わるこ
とがあります。ボード･リスピンのようなソリューションや PLD ロジックの大規模な
更新には、費用がかかる可能性があります。レシーバでの極性反転の機能は、FPGA
ファブリック内のロジックに対してボード・リスピンや大規模な更新を必要とせず
に、置き換わった信号エラーを訂正します。極性反転の機能は、ワード・アライナ
への入力に際してすべてのビットの極性を反転させます。これは、シリアル差動リ
ンクの正または負の信号を置き換えることと同じ効果があります。
反転は、rx_invpolarity レジスタを使用してダイナミックに制御されます。極性反
転の機能をイネーブルする場合、8B/10B コードされたデータを持っているレシーバ
で初期ディスパリティ・エラーが発生することがあります。レシーバは、これらの
ディスパリティ・エラーを許容できる必要があります。
c
ワードの途中で極性反転をイネーブルすると、そのワードは破壊されます。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒45
ビット反転
デフォルトでは、レシーバは最下位ビット - 最上位ビットの送信を前提としていま
す。送信オーダが最上位ビット - 最下位ビットの場合、レシーバはパラレル・デー
タのビット反転バージョンを rx_parallel_data 上の FPGA ファブリックに転送しま
す。最上位ビット - 最下位ビット送信を受信するためにワード・アライナの出力で
のビット・オーダを反転させるには、レシーバでビット反転機能を使用します。
表 1–22 に、ビット反転機能のオプションを示します。
表 1‒22. ビット反転機能
受信ビット・オーダ
ビット反転
オプション
ディセーブ
ル（デフォ
ルト）
イネーブル
1
Single-Width モード（8 ビットま
たは 10 ビット）
Double-Width モード（16 ビット
または 20 ビット）
最下位ビットから最上位ビット
最下位ビットから最上位ビット
最上位ビットから最下位ビット
最上位ビットから最下位ビット
例：
例：
8 ビット —D[7:0] が D[0:7] に再
配線されます。
16 ビット —D[15:0] が D[0:15] に
再配線されます。
10 ビット —D[9:0] が D[0:9] に再
配線されます。
20 ビット —D[19:0] が D[0:19] に
再配線されます。
最上位ビットから最下位ビットの順序での送信を受信する場合、ワード・アライナ
はデータを逆の順序で受信します。最初の受信データ・オーダリングの最上位ビッ
トに一致するようにワード・アラインメント・パターンが反転します。
ビット・スリップ・モードでワード・アライナを持っている
rx_bitreversal_enable レジスタを使用してビット反転機能をダイナミックに制御
できます。ビット・スリップ・モードでビット反転機能をダイナミックにイネーブ
ルする場合、最初の受信データ・オーダリングの最上位ビットに一致するように
ワード・アラインメント・パターンをダイナミックに反転させることができないた
めに、ワード・アライナでのパターン検出ファンクションを無視します。
レシーバ・バイト反転
Double-Width モードでは、レシーバでの受信データの 2 つのシンボルが送信中にダイ
ナミックに置き換わる可能性があります。ワード・アライナでの 16 ビットの入力
データ幅では、2 つのシンボルは bits[15:8] および bits[7:0] です。ワード・アラ
イナでの 20 ビットの入力データ幅では、2 つのシンボルは bits[19:10] および
bits[9:0] です。ワード・アライナ出力でのバイト反転機能は、表 1–23 に示すよう
に、Double-Width モードでのワード・アライナ出力において 2 つのシンボルを置き換
えることによって、置き換えられた信号エラーを訂正します。
表 1‒23. バイト反転機能
ワード・アライナ出力
バイト反転オ
プション
16 ビットのデータ幅
20 ビットのデータ幅
ディセーブル
D[15:0]
D[19:0]
D[7:0], D[15:8]
D[9:0], D[19:10]
イネーブル
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1‒46
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
反転は、rx_bytereversal_enable レジスタを使用してダイナミックに制御されま
す。また、レシーバ・バイト反転オプションをイネーブルしている場合、8B/10B
コードされたデータを持っているレシーバでの最初のディスパリティ・エラーの原
因となる可能性があります。レシーバは、これらのディスパリティ・エラーを許容
できる必要があります。
1
置き換えられたシンボルを受信する場合、受信するバイト反転したデータに一致す
るようにワード・アラインメント・パターンがバイト反転される必要があります。
カスタム Double-Width コンフィギュレーションでのレシーバ・バイト反転
トランスミッタへの入力データの最上位バイトおよび最下位バイトは、誤って置き
換えられることがあります。レシーバ・バイト反転機能は、この状況を訂正する上
で使用可能です。図 1–32 に、レシーバ・バイト反転機能を示します。
図 1‒32. Cyclone V デバイスのレシーバ・バイト反転機能
MSByte
01
03
05
07
09
0B
LSByte
00
02
04
06
08
0A
MSByte
00
02
04
06
08
0A
LSByte
01
03
MSByte
xx
xx
LSByte
xx
Expected Data Out
of the Word Aligner
Actual Data without
Byte Order Enabled
05
07
09
0B
07
09
0B
Byte Order Enable
Corrected Data Out
of the Word Aligner
xx
06
08
0A
デスキュー FIFO
複数のレーンにまたがり受信されたコード・グループが、物理媒体中のスキューの
ために、あるいはレーンごとに独立したクロック・リカバリの差のために、それぞ
れにミスアラインメントされることがあります。デスキュー FIFO は 16 ワードの深さ
で、複数のレーン・リンク・コンフィギュレーション用に結合した（最大）4 つのレ
シーバ・チャネル間のコード・グループを揃えます。FIFO は、チャネル間のコード・
グループ・スキューの最大 8 バイトを処理できます。
デスキュー FIFO を使用して 4 つのチャネルを揃え、4 レーンのレシーバで見られる
ように 40 UI（12.8 ns）の最大のスキュー要件を満たします。デスキュー動作は、
IEEE P802.3ae の 48 項に規定された PCS デスキュー・ステート・マシン図に準拠して
います。
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第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒47
レート・マッチ FIFO
独立した基準クロック・ソースと共にアップストリーム・トランスミッタおよび
ローカル・レシーバがロックされる可能性のあるリンクでは、データがリカバリ・
クロック・ドメイン（アップストリーム・トランスミッタ基準クロックと同じク
ロック・ドメイン）からローカル・レシーバ基準クロック・ドメインにかけて横断
するときに、任意の周波数の差（ppm）によってデータが破壊される恐れがありま
す。
レート・マッチ FIFO は 20 ワードの深さであり、アップストリーム・トランシーバ・
クロックおよびローカル・レシーバ・クロックの間での最大 ±300 ppm（合計
600 ppm）のクロック周波数の差を、クロック間のその ppm 差に応じてシンボル挿
入または削除する動作によって補正します。
レート・マッチ FIFO は、トランシーバ・チャネルがデュプレックス・コンフィギュ
レーションであること（送受信両方のファンクション）、およびあらかじめ定義され
た 20 ビットのパターンを持っていること（10 ビットのパターンおよび 10 ビットの
スキップ・パターンを含む）を必要とします。10 ビット・スキップ・パターンは、
中立ディスパリティのコード・グループから選択される必要があります。
レート・マッチ FIFO は、ワード・アライナがワード境界を復元した後に、データ内
の 10 ビット・スキップ・パターンに続いて 10 ビット・コントロール・パターンを
探すことで動作します。パターンの発見後、レート・マッチ FIFO は、以下の動作を
実行して FIFO がアンダーフローまたはオーバーフローしないようにします。
■
ローカル・レシーバ基準クロック周波数がアップストリーム・トランシーバ基準
クロック周波数よりも大きい場合、10 ビットのスキップ・パターンを挿入しま
す。
■
ローカル・レシーバ基準クロック周波数がアップストリーム・トランシーバ基準
クロック周波数よりも小さい場合、10 ビットのスキップ・パターンを削除しま
す。
レート・マッチ FIFO は、Single-Width モードの動作をサポートしています。20 ビッ
ト・パターンは、カスタム・コンフィギュレーション用にユーザー定義とすること
ができます。プロトコル・コンフィギュレーションでは、レート・マッチ FIFO は自
動的にコンフィギュレーションされて、以下の仕様で必要とされるように、クロッ
ク・レート補正ファンクションをサポートします。
■
Gen1の信号レート用のPCI Expressベース仕様1.1で指定される通りのクロック許容
補正要件毎の PCIe プロトコル
■
IEEE802.3 の 36 項の仕様で指定されるように、アイドル・オーダ・セットを使用し
ているクロック・レート補正要件毎の Gbps イーサネット（GbE）プロトコル
f カスタム・コンフィギュレーションおよびプロトコル特有コンフィギュレーション
でのレート・マッチ FIFO について詳しくは、Transceiver Custom Configurations in
Cyclone V Devices の章および Transceiver Protocol Configurations in Cyclone V Devices の章
をそれぞれ参照してください。
非同期システムでは、独立した基準クロックを使用してアップストリーム・トラン
スミッタおよびローカル・レシーバをクロックします。数百 ppm 程度の周波数差が
あると、リカバリ・クロック・ドメイン（アップストリーム・トランスミッタの基
準クロックと同じクロック・ドメイン）からローカル・レシーバの基準クロック・
ドメインにラッチしたとき、データが破壊される可能性があります。
2012 年 6 月 Altera Corporation
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒48
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
アップストリーム・トランスミッタの基準クロック周波数がローカル・レシーバの
基準クロック周波数よりも高い場合、レート・マッチ FIFO は SKP シンボルまたは
オーダ・セットを削除します。また、その逆の場合、、レート・マッチ FIFO は SKP
シンボルまたはオーダ・セットを挿入します。
8B/10B デコーダ
レシーバ・チャネル PCS データパスは、レート・マッチ FIFO の後に 8B/10B デコー
ダを実装します。レート・マッチ FIFO をイネーブルしているコンフィギュレーショ
ンでは、8B/10B デコーダはレート・マッチ FIFO からデータを受信します。レート・
マッチ FIFO をディセーブルしているコンフィギュレーションでは、8B/10B デコーダ
はワード・アライナからデータを受信します。8B/10B デコーダは、Single-Width モー
ドおよび Double-Width モードの動作をサポートしています。
Single-Width モードでの 8B/10B デコーダ
Single-Width モードでは、8B/10B デコーダは IEEE 802.3 仕様の 36 項に準拠して、受信
した 10 ビット・コード・グループを 8 ビット・データおよび 1 ビット・コントロー
ル識別子にデコードします。1 ビット・コントロール識別子は、デコードされた 8
ビット・コードがバリッド・データか特別なコントロール・コードか表示します。
デコードされたデータはバイト・デシリアライザまたはレシーバ・フェーズ補正
FIFO に供給されます（バイト・デシリアライザがディセーブルされている場合）。
図 1–33 に、Single-Width モードでの 8B/10B デコーダを示します。
図 1‒33. Single-Width モードでの 8B/10B デコーダ
Single-Width Mode
rx_dataout[15:8]
rx_ctrldetect[1]
8B/10B Decoder
(LSB Byte)
datain[19:10]
rx_errdetect[1]
rx_disperr[1]
Current Running Disparity
recovered clock or
tx_clkout[0]
rx_dataout[7:0]
rx_ctrldetect
rx_errdetect
8B/10B Decoder
(LSB Byte)
datain[9:0]
rx_disperr
recovered clock or
tx_clkout[0]
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
Altera Corporation
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒49
Double-Width モードでの 8B/10B デコーダ
Double-Width モードでは、2 つの 8B/10B デコーダがカスケードされて、20 ビット・
コード・グループを 2 セットの 8 ビット・データおよび 2 つの 1 ビット・コント
ロール識別子にデコードします。20 ビット・コード・グループを受信する場合、10
ビットの最下位バイトが最初にデコードされて、終了ランニング・ディスパリティ
が 10 ビットの最上位バイトのデコードを担当する 8B/10B デコーダに転送されます。
図 1–34 に、Double-Width モードでの簡略化した 8B/10B デコーダ・ブロック図を示し
ます。
図 1‒34. Double-Width モードでの 8B/10B デコーダ
dataout[15:8]
datain[19:10]
8B/10B Decoder
(MSByte Decoding)
control identifier
error status
Current Running Disparity
datain[9:0]
dataout[7:0]
8B/10B Decoder
(LSByte Decoding)
control identifier
error status
コントロール・コード・グループ検出
8B/10B デコーダは、デコードされた 8 ビット・コード・グループがデータ・コー
ド・グループかコントロール・コード・グループかを、rx_datak 信号上に示します。
受信した 10 ビット・コード・グループが、IEEE802.3 仕様で規定される 12 のコント
ロール・コード・グループ（/Kx.y/）のいずれかの場合、rx_datak 信号は High にド
ライブされます。受信した 10 ビット・コード・グループがデータ・コード・グルー
プ（/Dx.y/）のとき、rx_datak 信号は Low にドライブされます。
バイト・デシリアライザ
FPGA ファブリックのトランシーバ・インタフェース周波数には上限があります。レ
シーバ PCS 周波数が上限よりも高いコンフィギュレーションでは、受信したパラレ
ル・データおよびステータス信号を直接 FPGA ファブリックに転送することができま
せん。これは、FPGA ファブリックのトランシーバ・インタフェース周波数の上限に
違反するためです。このようなコンフィギュレーションでは、パラレル・データ幅
を倍増させることで FPGA ファブリックのトランシーバ・インタフェース周波数を半
分に低減するためにバイト・デシリアライザが必要となります。
1
FPGA ファブリックのトランシーバ・インタフェース・クロックの周波数上限を超え
るコンフィギュレーションでは、バイト・デシリアライザが必要となります。FPGA
ファブリックのトランシーバ・インタフェース・クロックの周波数上限を超えない
コンフィギュレーションでは、バイト・デシリアライザはオプションです。
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Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒50
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
バイト・デシリアライザは、Single-Width モードおよび Double-Width モードの動作を
サポートしています。バイト・デシリアライザの入力におけるデータパス・クロッ
ク・レートは、FPGA ファブリックのレシーバ・インタフェース・クロック周波数の
2 倍です。バイト・デシリアライゼーションの後、ワード・アラインメント・パター
ンは最上位バイトまたは最下位バイト位置にオーダされる可能性があります。
確定的レイテンシを必要とするアプリケーションでは、バイト・デシリアライザを
コンフィギュレーションして、バイト・デシリアライゼーション後に最下位バイト
位置でのワード・アラインメント・パターンをオーダすることができます。これを
達成するために、ワード・アラインメント・パターンが最上位バイト位置で見つ
かった場合、アラインメント・パターンの前にデータ・バイトが破棄されます。こ
のコンフィギュレーションでは、バイト・デシリアライザ動作にレイテンシの不確
実さはありません。
表 1–24 に、Single-Width モードおよび Double-Width モードでのバイト・デシリアライ
ザ入力データパス幅のバイト・デシリアライザ変換を示します。データが最初に最
下位バイトとして受信することを仮定します（Single-Width モードで最下位 8 ビット
または 10 ビット、Double-Width モードで 16 ビットまたは 20 ビット）。
表 1‒24. バイト・デシリアライザ入力データパス幅の変換
モード
バイト・デシリアライザ
入力データパス幅
レシーバ出力データパス
幅
8
16
10
20
16
32
20
40
Single-Width
Double-Width
Single-Width モードでのバイト・デシリアライザ
Single-Width モードでは、バイト・デシリアライザは 8B/10B デコーダから 8 ビット幅
のデータ、またはワード・アライナから 10 ビット幅のデータを（8B/10B デコーダが
ディセーブルされている場合）受信し、これを 1/2 の速度の 16 ビット幅または 20
ビット幅のデータにパラレル変換します。図 1–35 に、Single-Width モードでのバイ
ト・デシリアライザを示します。
図 1‒35. Single-Width モードでのバイト・デシリアライザ
datain[7:0]
or
datain[9:0]
Byte
Deserializer
D1
D2
D3
/2
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
D2
D4
D1
D3
D4
dataout[15:0}
or
dataout[19:0]
Receiver PCS Clock
2012 年 6 月
Altera Corporation
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒51
Double-Width モードでのバイト・デシリアライザ
Double-Width モードでは、バイト・デシリアライザは 8B/10B デコーダから 16 ビット
幅のデータ、またはワード・アライナから 20 ビット幅のデータを（8B/10B デコーダ
がディセーブルされている場合）受信し、これを 1/2 の速度の 32 ビット幅または 40
ビット幅のデータにパラレル変換します。図 1–36 に、Double-Width モードでのバイ
ト・デシリアライザを示します。
図 1‒36. Double-Width モードでのバイト・デシリアライザ
datain[15:0]
or
datain[19:0]
Byte
Deserializer
D2D4
D7D8
D1D2
D5D6
D1D2 D3D4 D5D6 D7D8
/2
dataout[31:0}
or
dataout[3:0]
Receiver PCS Clock
バイト・オーダリング
バイト・デシリアライザをイネーブルしている場合、出力バイト・オーダが送信さ
れた元のオーダリングと一致しない可能性があります。データの最下位バイト位置
でオーダされた特定のパターンを必要とするアプリケーションでは、バイト・オー
ダリングは FPGA ファブリックに転送する前に、バイト・パラレル変換されたデータ
の適切なバイト・オーダを復元します。
見つかったバイト・オーダリング・パターンが最下位バイト位置ではない場合、あ
らかじめ定義された PAD パターンをバイト・パラレル変換されたデータに対して挿
入することでバイト・オーダリングが動作します。
バイト・オーダリングは、以下の項目を必要とします。
■
イネーブルされたバイト・デシリアライザを持っているレシーバ
■
データの最下位バイト位置でオーダされる必要のある、あらかじめ定義されたバ
イト・オーダリング・パターン
■
あらかじめ定義された PAD パターン
Single-Width モードでのバイト・オーダリング
16 ビットまたは 20 ビットの FPGA ファブリックのトランシーバ・インタフェースを
備えた Single-Width モードでは、バイト・デシリアライザは 1 データ・バイト（8
ビットまたは 10 ビット）を受信し、これを 2 データ・バイト（16 ビットまたは 20
ビット）にパラレル変換します。レシーバ PCS ロジックがリセットから復帰した時
点によって、バイト・デシリアライザ出力でのバイト・オーダリングは、送信デー
タの元のバイト・オーダリングと一致する場合と一致しない場合があります。バイ
ト・デシリアライゼーションの結果生じるバイト・ミスアラインメントは、リセッ
トから復帰したときにバイト・デシリアライザがどのバイトを受信中かによって異
なるため、予測することができません。
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Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒52
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
図 1–37 に、2 バイトのトランスミッタ・データの最上位バイトと最下位バイトが、
レシーバでバイト・パラレル変換された後、2 つのワード境界にまたがって出現する
シナリオを示します。
図 1‒37. 2 つのワード境界にまたがった 2 ビット・トランスミッタ・データの最上位バイトと最下位バイト
Transmitter
tx_serial_data[15:8]
(MSByte)
D2
tx_serial_data[7:0]
(LSByte)
D1
D4
D6
D3
D5
Receiver
Byte
Serializer
xx D1 D2 D3 D4 D5 D6 xx
Byte
Deserializer
D1
D3
D5
xx
xx
D2
D4
D6
rx_serial_data[15:8]
(MSByte)
rx_serial_data[7:0]
(LSByte)
Double-Width モードのバイト・オーダリング
32 ビットの FPGA ファブリックトランシーバ・インタフェースを備えた Double-Width
モードでは、バイト・デシリアライザは 2 データ・バイト（16 ビット）を受信し、
これを 4 データ・バイト（32 ビット）にパラレル変換します。
図 1–38 に、4 バイトのトランスミッタ・データの 2 つの最上位バイトと最下位バイ
トが、レシーバでバイト・パラレル変換された後、2 つのワード境界にまたがって出
現するシナリオを示します。
図 1‒38. 2 つのワード境界にまたがった 4 ビット・トランスミッタ・データの最上位バイトと最下位バイト
Transmitter
tx_serial_data[31:16]
D3D4
(MSByte)
D7D8
tx_serial_data[15:0]
D1D2
(LSByte)
D5D6
Receiver
Byte
Serializer
xx D1 D2 D3 D4 D5 D6 xx
Byte
Deserializer
rx_serial_data[31:16]
(MSByte)
D1D2
D5D6
xx
xx
D3D4
D7D8
rx_serial_data[15:0]
(LSByte)
トランシーバは、レシーバ・データパス内にオプションのバイト・オーダリング・
ブロックを備えており、これを使用することで、正しいバイト・オーダリングを復
元した後データを FPGA ファブリックに転送することができます。バイト・オーダリ
ング・ブロックは、バイト・パラレル変換されたデータ中でユーザーがプログラム
したバイト・オーダリング・パターンを探します。ユーザーは、パラレル・トラン
スミッタ・データの最下位バイト位置に出現することが分かっているバイト・オー
ダリング・パターンを選択する必要があります。バイト・オーダリング・ブロック
は、バイト・パラレル変換されたデータの最上位バイト位置で、プログラムされた
バイト・オーダリング・パターンを見つけた場合、ユーザーがプログラムした PAD
バイトを適切な数だけ挿入しバイト・オーダリング・パターンを最下位バイト位置
にプッシュすることによって、正しいバイト・オーダリングを復元します。
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
Altera Corporation
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PCS アーキテクチャ
1‒53
カスタム Single-Width モードでのバイト・オーダリング
カスタム Single-Width コンフィギュレーションでは、カスタム・バイト・オーダリン
グ・パターンおよびバイト・オーダリング PAD パターンをプログラムできます。
表 1–25 に、カスタム Single-Width コンフィギュレーションで許容されるバイト・
オーダリング・パターン長を示します。
表 1‒25. Cyclone V デバイスのカスタム Single-Width コンフィギュレーションでのバイ
ト・オーダリング・パターン長
コンフィギュレーション
バイト・オーダリ
ング・パターン長
バイト・オーダ
リング PAD パ
ターン長
8 ビット
8 ビット
以下を持っているカスタム Single-Width コン
フィギュレーション
■
16ビット FPGA ファブリック - トランシーバ・
インタフェース
■
8B/10B デコーダ無し
■
マニュアル・アラインメント・モードでの
ワード・アライナ
カスタム Double-Width モードでのバイト・オーダリング・ブロック
カスタム Double-Width コンフィギュレーションでは、ALT PHY IP メガファンクション
でカスタム・バイト・オーダリング・パターンおよびバイト・オーダリング PAD パ
ターンをプログラムできます。表 1–26 に、カスタム Double-Width コンフィギュレー
ションで許容されるバイト・オーダリング・パターン長を示します。
表 1‒26. Cyclone V デバイスのカスタム Double-Width コンフィギュレーションでのバ
イト・オーダリング・パターン長
コンフィギュレーション
バイト・オーダリン
グ・パターン長
バイト・オーダリン
グ PAD パターン長
16 ビット、8 ビット
8 ビット
以下を持っているカスタム Double-Width
コンフィギュレーション
■
32ビットFPGAファブリック-トランシー
バ・インタフェース
■
8B/10B デコーダ無し
（16 ビット PMA-PCS
インタフェース）
■
マニュアル・アラインメント・モード
でのワード・アライナ
レシーバ・フェーズ補正 FIFO
レシーバ・フェーズ補正 FIFO は 4 ワードの深さで、レシーバ PCS クロック（FIFO ラ
イト・クロック）および FPGA ファブリック・クロック（FIFO リード・クロック）間
または PCIe ハード IP ブロックのステータスおよびデータ信号をインタフェースしま
す。FPGA ファブリック・インタフェース・クロックがリード・クロックを供給して
いる間に、低速パラレル・クロックはライト・クロックを供給します。クロック間
の周波数の差が 0 ppm である必要があり、そうでないとレシーバ・フェーズ補正
FIFO のアンダーランまたはオーバーフロー条件が発生する可能性があります。
FIFO は、次の動作をサポートしています。
2012 年 6 月 Altera Corporation
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒54
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
チャネル結合
■
リード・クロックおよびライト・クロックにおいてさまざまなクロッキング・
モードを持っているフェーズ補正モード
■
データパス・レイテンシのクロック・サイクルを 1 つだけ持っているラッチされ
たモード
図 1–39 に、レシーバ・フェーズ補正 FIFO を示します。
図 1‒39. レシーバ・フェーズ補正 FIFO
Datapath to
the FPGA Fabric
RX
Phase
Compensation
FIFO
wr_clk
rx_clkout
Datapath from the
Last PCS Block Used
rd_clk
Parallel Recovered Clock (1)
tx_clkout (1)
coreclkout (1)
rx_coreclk (1)
図 1–39 の注：
(1) バイト・デシリアライザを使用した場合、これらのクロックが 2 で分周されている可能性がありま
す。
レシーバ・フェーズ補正 FIFO を使用する場合のレシーバ・データパス・インタ
フェース・クロッキング・モードについて詳しくは、Transceiver Clocking in Cyclone V
Devices の章を参照してください。
チャネル結合
チャネル間の高速シリアル・クロックと低速パラレル・クロック・スキュー、およ
びトランスミッタ・フェーズ補正 FIFO のレイテンシの相違は、トランスミッタ・
チャネル間のスキューに影響を与えます。結合されたトランスミッタ・データパス・
クロッキングは、非結合チャネル・コンフィギュレーションと比べてチャネル間ス
キューを小さくします。
■
結合チャネル・コンフィギュレーション — 結合されたチャネルに対するシリア
ル・クロックおよびパラレル・クロックが送信 PLL およびセントラル・クロッ
ク・ディバイダによって生成されるため、チャネル間クロックのスキューは小さ
くなります。
結合されたチャネル内のトランスミッタ・フェーズ補正 FIFO は、すべてがセント
ラル・クロック・ディバイダで生成された共通のポインタと制御ロジックを使用
するため、結合されたチャネルのトランスミッタ・フェーズ補正 FIFO のレイテン
シはみな等しくなります。各チャネルのトランシーバ・クロック・スキューが小
さく、すべてのチャネル間でトランスミッタ・フェーズ補正 FIFO のレイテンシが
等しいことから、結合チャネル・コンフィギュレーションの方がチャネル間ス
キューを小さくすることができます。
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
Altera Corporation
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
PLL の共有
■
1‒55
非結合チャネル・コンフィギュレーション — 各チャネルのパラレル・クロックが
異なるローカル・クロック・ディバイダから別々に生成されるため、チャネル間
クロックのスキューは大きくなります。
非結合コンフィギュレーションの各チャネルに接続されたトランスミッタ・
フェーズ補正 FIFO は、それぞれが独自のポインタと制御ロジックを持つため、
チャネルごとにこれら FIFO のレイテンシが異なる可能性があります。各チャネル
のトランシーバ・クロック・スキューおよびトランスミッタ・フェーズ補正 FIFO
のレイテンシのばらつきが大きければ大きいほど、チャネル間スキューは大きく
なります。
f 結合チャネル・クロッキングおよび非結合チャネル・クロッキングについて詳しく
は、Transceiver Clocking in Cyclone V Devices の章を参照してください。
PLL の共有
Quartus II デザインでは、2 つの異なるプロトコル・コンフィギュレーションをマー
ジして同じ CMU PLL リソースを共有することができます。これらのコンフィギュ
レーションは同じトランシーバ・バンクに一致している必要があり、入力 refclk お
よび PLL 出力の周波数は同一である必要があります。
1
専用 CMU PLL リソースでそれぞれドライブされるトランシーバ・チャネルには、ク
ロックのマージは適用不可能です。
改訂履歴
表 1–27 に、本資料の改訂履歴を示します。
表 1‒27. 改訂履歴
日付
バー
ジョン
変更内容
Cyclone V デバイスでのトランシーバの基本の追加。
2012 年 6 月
1.1
「アーキテクチャの概要」、
「PMA アーキテクチャ」
、および「PCS アーキテク
チャ」の項の更新。
表 1–11 の更新。
図 1–36 の更新。
2011 年 10 月
1.0
初版。
2012 年 6 月 Altera Corporation
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
1‒56
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Volume 2：トランシーバ
第 1 章： Cyclone V デバイスのトランシーバ・アーキテクチャ
改訂履歴
2012 年 6 月
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