Stratix V デバイストランシーバ・プロトコル・コンフィギュレーション

4. Stratix V デバイスのトランシーバ・
プロトコル・コンフィギュレーション
December 2010
AIIGX51008-4.0
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際
には、最新の英語版で内容をご確認ください。
SV52005-1.2
この章では、トランシーバ・チャネルのデータパス、クロッキング・ガイドライン、
チャネル配置のガイドライン、および Stratix® V デバイスの各トランシーバの構成で
サポートされるプロトコルの機能の簡単な説明を提供します。
Stratix V デバイスは、トランシーバの物理コーディング・サブレイヤ（PCS）と物理
媒体接続（PMA）は、次の通信プロトコルをサポートする専用回路を備えています。
■
「10GBASE-R」
■
4-8 ページの「Interlaken」
■
4-15 ページの「PCI Express （PCIe）Gen1、Gen2」
■
4-29 ページの「GIGE」
■
4-36 ページの「XAUI」
f Stratix V デバイスにサポートされるシリアル・プロトコルの完全なリストについて詳
しくは「Upcoming Stratix V Device Features」のドキュメントを参照してください。
f この章は「Altera Transceiver PHY IP Core User Guide」と併用して、Stratix V のデバイス
で、目的のプロトコルのリンクを実装することができます。
表 4-1 サポートされている各トランシーバの設定のために、インスタンス化しなけ
ればならない Quartus® II PHY の IP コアのインスタンス名を示します。
表 4-1. Quartus II PHY の IP コア名
トランシーバ・コンフィギュレー
ション
Quartus II PHY の IP コア
10GBASE-R
10GBASE-R PHY
Interlaken
Interlaken PCS
PCI
Express® (PCIe®)
XAUI
PCI Express PHY (PIPE)
XAUI PHY
10GBASE-R
この項では、Stratix V トランシーバを使用して 10GBASE- R のリンクの実装について
説明します。10GBASE- R のコンフィグレーションで設定した場合、トランシーバ・
チャネル・データパス、クロッキング、およびチャネル配置のガイドラインを提供
します。
10GBASE-R は、IEEE 802.3-2008 仕様の節 49 に定義された 10 ギガビット・イーサネッ
ト・リンクの特定の物理層の実装です。図 4-1 に示すように、10GBASE- R PHY は
XGMII インタフェースを使用して、IEEE802.3 メディア・アクセス・コントロール
（MAC）と和解サブレイヤ（RS）を接続します。IEEE 802.3-2008 の仕様は、XGMII イ
ンタフェースで 10 Gbps のデータ・レートおよび 64B/66B エンコードで 10.3125 Gbps
のシリアル回線の速度をサポートするために、各 10GBASE- R のリンクが必要です。
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Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
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Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–2
10GBASE-R
図 4-1 に、OSI 参照モデルの 10GBASE-R PHY および他のサブレイヤー間の関係を示し
ます。
図 4-1. IEEE802.3 MAC と RS に 10GBASE-R PHY の接続
LAN
CSMA/CD
LAYERS
Higher Layers
LLC (Logical Link Control) or other MAC Client
OSI
Reference
Model
Layers
MAC Control (Optional)
MAC--Media Access Control
Reconciliation
Application
Presentation
32-bit data, 4-bit control (DDR @ 156.25 MHz)
XGMII
Session
10GBASE-R PCS
Transport
Network
10GBASE-R
PHY
Serial PMA
PMD
Data Link
MDI
Physical
10.3125 Gbps
Medium
10GBASE-LR, -SR, -ER, or -lRM
トランシーバ・データパス・コンフィギュレーション
図 4-2 は、10GBASE- R のコンフィギュレーションで有効な設定とトランシーバ・ブ
ロックを示します。「Disabled」として示されるブロックは使用されませんが、レイ
テンシが生じます。「Bypassed」として示されるブロックは使用されず、レイテンシ
が生じません。
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10GBASE-R
4–3
図 4-2. 10GBASE-R で有効なトランシーバ・ブロック
Transceiver PHY IP
Lane Data Rate
10GBASE-R PHY IP
10.3125 Gbps
Number of Bonded Channels
None
PCS-PMA Interface Width
40-Bit
Gear Box
Enabled
Block Synchronizer
Enabled
Disparity Generator/Checker
Scrambler, Descrambler (Mode)
Bypassed
Enabled
(Self Synchronous Mode)
64B/66B Encoder/Decoder
Enabled
BER Monitor
Enabled
CRC32 Generator, Checker
Frame Generator, Synchronizer
Bypassed
Bypassed
RX FIFO (Mode)
Enabled
(Clock Compensation Mode)
TX FIFO (Mode)
Enabled
(Phase Compensation Mode)
FPGA Fabric-to-Transceiver
Interface Width
64-bit Data
8-bit Control
FPGA Fabric-to-Transceiver
Interface Frequency
156.25 MHz
図 4-3 に、10GBASE- R のコンフィギュレーションでトランシーバのデータパスを示
します。
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Stratix V デバイス・ハンドブック Volume 3: トランシーバ
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4–4
10GBASE-R
図 4-3. 10GBASE-R コンフィギュレーションのチャネル・データパス
66
tx_serial_data
Disparity
Generator
Scrambler
66
TX Gear Box
64-Bit Data
8-Bit Control
tx_coreclk
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
64-Bit Data
8-Bit Control
Transmitter PMA
Serializer
Transmitter 10G PCS
FPGA
Fabric
40
tx_clkout
CDR
40
rx_serial_data
Receiver PMA
Deserializer
66
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
66
Frame Synchronizer
64-Bit Data
8-Bit Control
rx_coreclk
64B/66B Decoder
and RX SM
CRC32
Checker
64-Bit Data
8-Bit Control
RX FIFO
Receiver 10G PCS
BER
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
サポートされた機能
以下のセクションでは、10GBASE-R のコンフィギュレーションでの Stratix V トラン
シーバでサポートされた機能を説明します。
f 10GBASE- R の PHY IP コントロールと各機能に関連するステータス信号について詳し
くは、「Altera Transceiver PHY IP Core User Guide」の「10GBASE-R PHY IP Core」の章を
参照してください。
MAC/RS の 64- ビット・シングル・データ・レート (SDR) インタフェース
IEEE 802.3-2008 仕様の 46 項は、10GBASE- R PCS およびイーサネット MAC/ RS 間の
XGMII インタフェースを定義します。XGMII インタフェースは、156.25MHz のインタ
フェース・クロックに対する正エッジと負エッジ（DDR）の両方で MAC/ RS と PCS
の間でクロックされる 4 ビット幅の制御文字と 32 ビットのデータを定義します。
IEEE 802.3-2008 仕様で定義されたように、Stratix V トランシーバは、MAC/ RS に
XGMII インタフェースをサポートしません。その代わり、図 4-4 に示すように、MAC/
RS と PCS 間の 64 ビット・データと 8 ビット・コントロールの SDR インタフェース
をサポートします。
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10GBASE-R
4–5
図 4-4. 10GBASE-R に対する XGMII インタフェース (DDR) と Stratix V トランシーバ・インタフェース (SDR)
XGMII Transfer (DDR)
Interface Clock (156.25 MHz)
TXD/RXD[31:0]
D0
D1
D2
D3
D4
D5
D6
TXC/RXC/[3:0]
C0
C1
C2
C3
C4
C5
C6
Stratix V Transceiver Interface (SDR)
Interface Clock (156.25 MHz)
TXD/RXD[63:0]
{D1, D0}
{D3, D2}
{D5, D4}
TXC/RXC/[7:0]
{C1, C0}
{C3, C2}
{C5, C4}
64B/66B エンコーディング / デコーディング
10GBASE-R のコンフィギュレーションの Stratix V トランシーバは IEEE802.3- 2008 仕
様の 49 項に規定されたように、64B/66B エンコーディングおよびデコーディングを
サポートします。64B/66B エンコーダは、トランスミッタ FIFO から 64 ビット・デー
タと 8 ビットのコントロール・コードを受信し、66 ビットでエンコードされたデー
タに変換します。66 ビットでエンコードされたデータは、2 つのオーバーヘッドの同
期のヘッダー・ビットが含まれ、レシーバ PCS はブロック同期とビット・エラー・
レート (BER) を監視するために、使用します。
64B/66B エンコーディングは、受信データにロックを維持するために、レシーバのク
ロック・データ・リカバリ（CDR）のためのシリアル・データ・ストリームに十分な
遷移を保証します。
トランスミッタおよびレシーバのステート・マシン
10GBASE- R のコンフィギュレーションでの Stratix V トランシーバは、IEEE802.3- 2008
仕様の図 49-14 および図 49-15 に示すように、送信および受信の状態図を実装しま
す。
10GBASE- R PCS の規則に従って、生データをエンコードに加え、送信状態図は、リ
セットでローカル・フォールト（LBLOCK_T）を送信するだけでなく、10GBASE- R
PCS の規則に違反する時に、エラー・コード（EBLOCK_T）を送信するなどの機能を
実行します。
10GBASE- R PCS の規則に従って受信データをデコーディングに加え、受信状態図は、
リセットで MAC/ RS にローカル・フォールト（LBLOCK_R）を送信し、10GBASE- R
PCS の規則に違反される時にエラー・コード（EBLOCK_R）を代入するなどの機能を
実行します。
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4–6
10GBASE-R
ブロック同期
受信データ・ストリームにロックを取得したときに、レシーバ PCS のブロック・シ
ンクロナイザを決定します。それは、IEEE 802.3-2008 仕様の図 49-12 に示すように、
ロックの状態図を実装しています。
ブロック・シンクロナイザーは、ブロック同期を達成したかどうかを示すステータ
ス信号を提供します。
自己同期スクランブル / デスクランブル
トランスミッタ / レシーバ PCS のスクランブラ / デスクランブラ・ブロックは、IEEE
802.3-2008 仕様の 49 項に説明した自己同期スクランブラ / デスクランブラ多項式の
1 + x39 + x58 を実装します。スクランブラ / デスクランブラ・ブロックは、自己同期
であり、初期シードを必要としません。各 66 ビット・データ・ブロック内の 2 つの
シンクのヘッダー・ビットがなければ、全体のペイロードがスクランブルまたはデ
スクランブルされます。
BER モニタ
受信機の PCS における BER モニタ・ブロックは、IEEE 802.3-2009 仕様の図 49-13 に
示すように、BER モニタの状態図を実装しています。BER モニタは、リンクの BER
スレッショルドに違反されるたびに、MAC にステータス信号を提供します。
10GBASE- R の PHY IP コアは、16 同期ヘッダのエラーが 125 ミリ秒のウィンドウ内で
受信されるたびに、高い BER を示すステータス・フラグを提供します。
クロック補正
レシーバ PCS データパスの受信 FIFO は、リモート・トランスミッタとローカル・レ
シーバの間に ± 100 PPM の差まで補正するために設計されます。それは、PPM の差
に応じて、アイドル (/I/) を挿入し、アイドル (/I/) またはオーダ・セット (/O/) を削除
することによって行われます。
アイドルの挿入
レシーバ FIFO はクロック・レート・ディスパリティを補正するために、/I/ or /O/
に続いて、8 つの /I/ コードを挿入します。
アイドル (/I/) またはシーケンス・オーダ・セット (/O/) の削除
レシーバ FIFO はクロック・レート・ディスパリティを補正するために、4 つの /I/
コードまたはオーダ・セット (/O/) のいずれかを削除します。次の IEEE802.3-2008
の削除ルールのように実装します。
■
前述のワードの最上位 32 ビットは、Terminate /T/ の制御文字が含まれていない
場合、4 つの /I/ コードを削除します。
■
2 つの連続の /O/ オーダ・セットを受信する場合のみ、1 つの /I/ コードを削除し
ます。
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10GBASE-R
4–7
トランシーバ・クロッキングおよびチャネル配置のガイドライン
このセクションでは、Stratix V デバイスでサポートされる 10GBASE-R プロトコルの
トランシーバ・クロッキングおよびチャネル配置のガイドラインについて説明しま
す。
トランシーバのクロッキング
図 4-5 に、10GBASE-R のコンフィギュレーションでトランシーバ・クロッキングを示
します。
図 4-5. 10GBASE-R シングル・レーン・コンフィギュレーション
tx_serial_data
Transmitter PMA
Serializer
TX
Gear Box
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
TX
FIFO
64
Frame Generator
Transmitter 10G PCS
40
Divider
Paralell Clock (257.8125 MHz)
40
Receiver PMA
rx_serial_data
RX
Gear Box
Block
Synchronizer
Disparity Checker
Descrambler
64B/66B Dencoder
and RX SM
CRC32
Checker
RX
FIFO
64
Frame Synchronizer
Receiver 10G PCS
CDR
FPGA
Fabric
Deserializer
xgmii_tx_clk (156.25MHz)
BER
Monitor
Divider
Paralell Clock (Recovered) (257.8125 MHz)
xgmii_rx_clk (156.25MHz)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
2 つのチャネル PLL （Phase-Locked Loop）の 1 つまたはトランシーバ・バンクに 2 つ
の補助トランスミッタ（ATX）の PLL の一つは、10GBASE- R チャネルのトランス
ミッタ・シリアルおよびパラレル・クロックを生成します。表 4-2 に、10GBASE-R に
サポートされる入力基準クロック周波数、FPGA ファブリック・トランシーバのイン
タフェース幅およびインタフェース周波数を示します。
表 4-2. 10GBASE-R に対する入力基準クロック周波数およびインタフェース・スピード
の仕様
入力基準クロック周波数
(MHz)
644.53125, 322.265625
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FPGA ファブリック・
トランシーバ
のインタフェース幅
64 ビット・データ、
8 ビット・コントロール
FPGA ファブリック・トラン
シーバのインタフェース
周波数 (MHz)
156.25
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4–8
Interlaken
トランシーバ・チャネル配置のガイドライン
Stratix V デバイスは、クロック・マルチプライヤ・ユニット (CMU) チャンネル PLL を
使用してトランシーバ・バンクに 5 つの 10GBASE- R チャネルを配置することができ
ます。しかし、同じトランシーバ・バンク内に、2 つの ATX PLL の 1 つを使用して、
すべての 6 つのチャンネルを 10GBASE- R のモードに配置することができます。図 4-6
に、2 つの CMU チャネルの PLL の 1 つを使用して、トランシーバ・バンクに法的
10GBASE- R のチャンネル位置を示します。
図 4-6. 10GBASE-R コンフィギュレーションでのチャネル配置のガイドライン
Transceiver Bank
Transceiver Bank
10GBASE-R Ch 4
10GBASE-R Ch 4
10GBASE-R Ch 3
CMU PLL (10.3125 Gbps)
10GBASE-R Ch 2
×1 Clock Line
10GBASE-R Ch 3
10GBASE-R Ch 1
10GBASE-R Ch 2
CMU PLL (10.3125 Gbps)
10GBASE-R Ch 1
10GBASE-R Ch 0
10GBASE-R Ch 0
×1 Clock Line
Interlaken
この項では、Stratix V トランシーバを使用して Interlaken のリンクの実装について説
明します。それは、Interlaken コンフィギュレーションで設定した時に、トランシー
バ・チャネル・データパス、クロッキング、およびチャネル配置のガイドラインを
提供します。
Interlaken はスケール化可能であり、10 から 100 Gbps 以上の伝送速度を可能にするた
めに、チップ間インタコネクト・プロトコルにデザインします。Stratix V デバイス
は、Interlaken のコンフィギュレーションで伝送速度は最大 10.3125 Gbps までサポー
トします。Interlaken のコンフィギュレーション内のすべての PCS ブロックは、
Interlaken Protocol Definition、Rev 1.2 に向けて設計されます。
MegaWizard™Plug - In Manager では、Interfaces メニューに Interlaken の Interlaken PHY
の IP コアをインスタンス化することによって Interlaken のリンクを実装できます。
トランシーバ・データパス・コンフィギュレーション
図 4-7 に、Interlaken のコンフィギュレーションで有効な設定とトランシーバ・ブ
ロックを示します。「Disabled」として示されるブロックは使用されませんが、レイ
テンシが生じます。「Bypassed」として示されるブロックは使用されず、レイテンシ
が生じません。
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Interlaken
4–9
図 4-7. Interlaken コンフィギュレーション
Transceiver PHY IP
Lane Data Rate
Number of Bonded Channels
PCS-PMA Interface Width
Interlaken PHY IP
3.125, 5, 6.25, 6.375, 10.3125 Gbps
×1
40-Bit
Gear Box and Bit Slip
Enabled
Block Synchronizer
Enabled
Disparity Generator/Checker
Scrambler, Descrambler (Mode)
Enabled
Enabled
(Frame Synchronous Mode)
64B/66B Encoder/Decoder
Bypassed
BER Monitor
Bypassed
CRC32 Generator, Checker
Frame Generator, Synchronizer
TX FIFO, RX FIFO (Mode)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency
Enabled
Enabled
Enabled
(Generic Mode)
64-bit Data
1-bit Control Data
78.125 to 257.8125 MHz
図 4-8 に、Interlaken コンフィギュレーションのトランシーバ・データパスで使用さ
れる PCS および PMA ブロックを示します。
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4–10
Interlaken
図 4-8. Interlaken チャネル・データパス
tx_user_clk
tx_serial_data
Transmitter PMA
Serializer
TX
Gear Box
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
TX
FIFO
1-Bit Control
64-Bit Data
CRC32
Generator
Frame Generator
Transmitter 10G PCS
40
Paralell Clock
rx_serial_data
40
Receiver PMA
CDR
RX
Gear Box
Block
Synchronizer
Disparity Checker
Descrambler
RX
FIFO
CRC32
Checker
64-Bit Data
1-Bit Control
Frame Synchronizer
64B/66B Dencoder
and RX SM
Receiver 10G PCS
Deserializer
FPGA
Fabric
Paralell Clock (Recovered)
rx_user_clk
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
サポートされた機能
表 4-3 に Stratix V デバイスでサポートされているフレーミング・レイヤ・ファンク
ションを示します。これらのファンクションは Interlaken Protocol Definition、Rev 1.2
に定義されます。
表 4-3. コンフィギュレーションでサポートされる機能
機能
サポート
ブロック同期
v
64B/67B フレーミング
v
±96 ビットのディスパリティ・メンテナンス
v
フレーム同期スクランブリングとデスクランブル
v
ワード・クロックの補正のスキップ
v
診断ワードの生成とレーン・データ完全性の CRC- 32 チェック
v
f Interlaken PHYのIPコントロールおよびそれぞれの機能に関連するステータス信号につ
いて詳しくは、「Altera Transceiver PHY IP Core User Guide」の「Interlaken PHY IP Core」
の章を参照してください。
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Interlaken
4–11
ブロック同期
レシーバ PCS のブロック・シンクロナイザーは、64B/67B ワード境界のロックを実
現し、維持します。このブロックは、データ・ストリーム内の有効な同期ヘッダ・
ビットを検索し、64 の連続法的な同期パターンが検出された後のロックを実現しま
す。64B/67B ワード境界のロックが達成された後、無効な同期ヘッダ・ビットは継続
的に監視され、フラグします。64 の連続する単語の境界内で 16 以上の無効な同期
ヘッダのビットが見つかった場合、ブロック・シンクロナイザーは、有効な同期
ヘッダ・ビットのためにロック状態と再度検索をデアサートします。
ブロック・シンクロナイザーは、Interlaken Protocol Definition v1.2 の図 13 に示すフ
ロー図を実装し、FPGA ファブリックにワード・ロックのステータスを提供します。
64B/67B フレーミング
フレーム・ジェネレータでは Interlaken Protocol Definition v1.2 で説明したように、
64B/67B エンコーディングを実装し、そしてメータ・フレームに送信データをマップ
します。メータ・フレーム長は 5 から最大 8191 の 8 バイト・ワードにプログラムし
ます。
1
メータ・フレームの長さはトランスミッタとレシーバの両方に同じ値にプログラム
されることを確認してください。.
フレーム・シンクロナイザはメータ・フレームの境界を区別し、同期、スクランブ
ラ・ステート、スキップ、および診断の各フレーミング・レイヤのコントロール・
ワードを検索します。4 回連続する同期ワードが同定されているときに、フレーム・
シンクロナイザは、フレーム・ロックされた状態を実現しています。後続のメータ・
フレームは有効な同期とスクランブラ・ステート・ワードのためにチェックされま
す。4 つの連続した無効な同期ワードまたは 3 回連続不一致スクランブラ・ステー
ト・ワードが受信されている場合、フレーム・シンクロナイザーは、フレーム・
ロックを失います。さらに、フレーム・シンクロナイザーは、FPGA ファブリックに
レシーバのメータ・フレームのロック・ステータスを提供します。
ランニング・ディスパリティ
ディスパリティ・ジェネレータは、± 96 ビット境界のランニング・ディスパリティ
を維持するために、各送信されたワード内のビットのセンスを反転させます。
Interlaken Protocol Definition Revision 1.2 の表 4 に説明したように、それはビット位置
66 にフレーミング・ビットを供給します。フレーミング・ビットは、そのワードの
ビットが反転されているかどうかを識別するために、ディスパリティ・チェッカー
が有効になります。
フレーム同期スクランブル／デスクランブル
トランスミッタ／レシーバ PCS のスクランブル／デスクランブル・ブロックは、ス
クランブル / デスクランブルされていない 64B/67B フレーミング・ビットと同様に、
Interlaken Protocol Definition Revision 1.2 ごとのクランブラ / デスクランブラ多項式 x58
+ x39 + 1 とスクランブラ・ステート・ワードを実装します。Interlaken PHY の IP コア
は、自動的に、１つレーンあたりのランダムな線形フィード・バック・シフト・レ
ジスタ（LFSR）の初期シードの値をプログラムします。
Interlaken Protocol Definition Revision 1.2 の図 1 に示すステート・フローで説明されたよ
うに、レシーバ PCS は、メータ・フレームでスクランブラを同期します。
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4–12
Interlaken
フレーム・シンクロナイザーは、Avalon® Memory-Mapped の管理インタフェースを使
用して、全セットのエラーとパフォーマンスの監視ポートを搭載し、ステータス・
ビットをレジスタします。レシーバに可能なポート、フレーム・ロック・ステータ
ス、およびエラー検出 CRC（Cyclic Redundancy Check）のポートは FPGA ファブリック
に使用可能です。Avalon Memory-Mapped の管理インタフェースはワード境界をロッ
ク、フレームのロック・ステータス、同期ワードのエラー検出、スクランブラの不
一致エラー、および CRC- 32 エラー検出ステータス・レジスタのビットで追加機能を
提供します。
リピータ・アプリケーションのクロック補正
レシーバ Interlaken PCS データパスのレシーバ FIFO は、5 ～ 8191 ワードの間のメー
タ・フレームの長さを使用して、リモート・トランスミッタとローカル・レシーバ
の間で ± 100 PPM の差を補償することが可能です。Interlaken は、PPM の違いに応じ
て、出力トラフィックにスキップする単語を挿入することおよび静かに入力トラ
フィックにスキップする単語を削除することにより、リピーター・アプリケーショ
ン用のクロック補正を採用します。
スキップ・ワードの挿入
フレーム・ジェネレータは、クロック・レート補正のためのスクランブラ・ステー
タスの単語に続き、すべてのメータ・フレームと必須のスキップ単語を生成し、送
信 FIFO の容量の状態に基づいて単語スキップの追加を生成します。
スキップ・ワードの削除
フレーム・シンクロナイザは、静かに受け取るスキップ・ワードを破棄します。
レーンのデータ整合性に対する診断ワードの生成とチェック (CRC-32)
CRC-32 ジェネレータは各メータ・フレームの CRC を計算し、メータ・フレームの診
断ワードにそれを追加します。CRC- 32 チェッカは、レーン CRC- 32 エラーをチェッ
クするに加えて、診断ワードのビット 32 位置でのリンク・ステータス・メッセー
ジ、およびビット - 33 位置でのレーン・ステータス・メッセージを取得します。ま
た、CRC-32 エラー・フラグは FPGA ファブリックに提供されます。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
Interlaken
4–13
トランシーバ・クロッキングおよびチャネル配置のガイドライン
このセクションは StratixV デバイスでサポートされる Interlaken プロトコルのトラン
シーバ・クロッキングおよびチャネル配置のガイドラインを説明します。
トランシーバのクロッキング
現在の Interlaken プロトコルは、シングル・レーン・クロッキング（非結合コンフィ
ギュレーション）だけをサポートします。図 4-9 に、シングル・レーンの Interlaken
コンフィギュレーションで利用可能なクロック・リソースを示します。
図 4-9. Interlaken シングル・レーンのコンフィギュレーション
tx_user_clk
tx_serial_data
Transmitter PMA
Serializer
TX
Gear Box
Disparity
Generator
Scrambler
64
64B/66B Encoder
and TX SM
TX
FIFO
1-bit Ctrl/Data
CRC32
Generator
Frame Generator
Transmitter 10G PCS
40
Paralell Clock
rx_serial_data
40
Receiver PMA
CDR
RX
Gear Box
Block
Synchronizer
Disparity Checker
Descrambler
Frame Synchronizer
RX
FIFO
CRC32
Checker
64
1 bit Ctrl/Data
64B/66B Dencoder
and RX SM
Receiver 10G PCS
Deserializer
FPGA
Fabric
Paralell Clock (Recovered)
rx_user_clk
Central/ Local Clock Divider
CMU PLL/ ATX PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
CMU PLL または ATX PLL は、6 チャネルのトランシーバ・バンク内で最大 5 つの
Interlaken チャンネルにするためのクロックを提供することがあります。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–14
Interlaken
トランシーバ・チャネル配置のガイドライン
Stratix V デバイスは、トランシーバ・バンク内に最大 5 つの Interlaken チャンネルを
配置することができます。図 4-10 に、ATX PLL または CMU PLL を使用するときに、
トランシーバ・バンク内の法的な Interlaken チャネルの位置を示します。
1
ATX PLL をイネーブルするために、Interlaken PHY IP の Bonded Group Size パラメータに
最小 6 のボンド・サイズを選択する必要があります。また、Quartus II Assignment
Editor で、ATX PLL を選択する必要があります。
図 4-10. Interlaken コンフィギュレーションでのチャネル配置のガイドライン
When you use a CMU PLL:
When you use an ATX PLL:
Within a Transceiver Bank
Within a Transceiver Bank
Interlaken Lane 3
Interlaken Ch 5
Ch 4
Ch 3
Interlaken Ch 4
×1 Clock Line
Interlaken Ch 3
Interlaken Lane 2
Interlaken Ch 2
Interlaken Lane 1
Interlaken Ch 1
Interlaken Lane 0
Interlaken Ch 0
Interlaken Lane 5
Ch 5
Interlaken Ch 5
Interlaken Lane 4
Ch 4
Interlaken Ch 4
Interlaken Lane 3
Ch 3
×1 Clock Line
Interlaken Lane 2
CMU PLL
Interlaken Lane 0
ATX PLL
CMU PLL
Ch 5
Interlaken Ch 3
Interlaken Ch 2
Interlaken Ch 1
ATX PLL
Interlaken Lane 5
Interlaken Ch 0
f チャネル配置のガイドラインについて詳しくは、「Transceiver Clocking in Stratix V
Devices」の章の「Internal Clocking」のセクションを参照してください。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–15
PCI Express （PCIe）Gen1、Gen2
PCIe 仕様バージョン 2.0 は、両方の Gen1（2.5 Gbps）および Gen2（5 Gbps）の信号
レートで、PCIe 準拠物理層デバイスの実装の詳細を提供します。
Stratix V デバイスは PCIe ハード IP ブロックを内蔵しており、これを使用して PCIe プ
ロトコル・スタックの PHY-MAC 層、データ・リンク層、およびトランザクション層
を実装することができます。PCIe ハード IP ブロックは、Stratix V デバイス内に
Embedded Hardcopy Block に格納されます。PCI Express 準拠の PHY を実装するには、
PCIe コンフィギュレーションでの Stratix V トランシーバを構成します。PCIe ハード
IP ブロックをイネーブルにすると、トランシーバは、これのハード IP ブロックをイ
ンタフェースします。それ以外の場合、トランシーバは FPGA ファブリックに直接イ
ンタフェースします。
以下の通りの方法で PCIe 動作コンフィギュレーションの StratixV トランシーバをコ
ンフィギュレーションすることができます。
■
PCI Express 用の PHY インタフェース（PIPE）—PCIe ハード IP ブロックをディセーブ
ル
■
PCIe compiler— ハード IP ブロックをイネーブル
f PCIeハードIP のアーキテクチャおよび PCIeハード IPをイネーブル時の許可されたPCIe
のコンフィギュレーションについて詳しくは、「PCI Express Compiler User Guide」を参
照してください。
Stratix V デバイスは、PIPE コンフィギュレーションの Gen1 および Gen2 のデータ・
レートをサポートします。Gen2 のデータ・レートに設定すると、Stratix V トランシー
バは、Gen2 と Gen1 のライン・レートの間の動的な切り替えを可能にします。2 つの
ライン・レートの間の動的切り換え機能は、リンク・トレーニング中の速度ネゴシ
エーションのために不可欠です。
Stratix V トランシーバは、2.5Gbps と 5Gbps の両方のデータ・レートの ×1, ×4, および
×8 のレーン・コンフィギュレーションをサポートします。PCIe ×1 コンフィギュレー
ションでは、各チャネルの PCS および PMA ブロックは独立にクロックされて、リ
セットされます。PCIe ×44 および ×8 コンフィギュレーションでは、4 レーンおよび 8
レーンの PCIe リンクに対するチャネル結合がサポートされます。これらの結合チャ
ネル・コンフィギュレーションでは、すべての結合チャネルの PCS および PMA ブ
ロックが共通のクロックおよびリセット信号を共用します。
トランシーバ・データパス・コンフィギュレーション
図 4-11 に、PIPE コンフィギュレーションで許容されるトランシーバのコンフィギュ
レーションを示します。
2011 年 5 月
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Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–16
PCI Express （PCIe）Gen1、Gen2
図 4-11. PIPE コンフィギュレーションにおける Stratix V トランシーバ
Transceiver PHY IP
PIPE
Bonded Data Rate
2.5 Gpbs for Gen1
5.0 Gbps for Gen2
100/125 MHz
100/125 MHz
Reference Clock
Number of Bonded Channels
x1, x4, x8
x1, x4, x8
10-Bit
10-Bit
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
8B/10B Encoder/Decoder
Enabled
Enabled
Rate Match FIFO
Enabled
Enabled
PMA-PCS Interface Width
Word Aligner (Pattern)
PCIe hard IP
Byte SERDES
Enabled
Enabled
Disabled
Disabled
Disabled
Enabled
Disabled
Enabled
8-Bit
8-Bit
16-Bit
8-Bit
16-Bit
250 MHz
250 MHz
125 MHz
500 MHz (1)
250 MHz
PCS-hard IP or
PCS-FPGA Fabric Interface Width
PCS-hard IP or
PCS-FPGA Fabric Interface Frequency
Disabled
図 4-11 の注：
(1) PCS ハード IP のインタフェースに適用されます。PCS- FPGA ファブリック・インタフェースの周波数は 250 MHz に制限されま
す。
トランシーバ・データパスのクロッキングは、非結合（×1）コンフィギュレーショ
ンと結合（×4 および ×8）コンフィギュレーションで異なります。
PIPE の異なるコンフィギュレーションでのトランシーバ・データパスのクロッキン
グについて詳しくは、4-23 ページの「トランシーバのクロッキング」を参照してく
ださい。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–17
トランシーバ・チャネルのデータパス
図 4-12 に、PCIe コンフィギュレーションにおける Stratix V トランスミッタ・チャネ
ルおよびレシーバ・チャネルのデータパスを示します。
図 4-12. PCIe コンフィギュレーションにおける Stratix V トランスミッタ・チャネルのデータパス
Transmitter PCS
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
Receiver PCS
tx_serial_data
Serializer
TX Bit
Slip
8B/10B Encoder
Byte Serializer
TX Phase
Compensation
FIFO
PIPE Interface
PCI Express Hard IP
FPGA
Fabric
Transmitter PMA
f トランスミッタ・データパスのブロックについて詳しくは、「Transceiver Architecture
in Stratix V Devices」の章を参照してください。
サポートされた機能
表 4-4 に、2.5Gbps および 5Gbps のデータ・レートにコンフィギュレーションされた
PCIe コンフィギュレーションでサポートされる機能を示します。
表 4-4. PCIe コンフィギュレーションでサポートされた機能
Gen1
(12.5 Gbps)
Gen2
(5 Gbps)
×1、×4、×8 リンク・コンフィギュレーション
v
v
PCIe 準拠同期ステート・マシン
v
v
±300 ppm（合計 600 ppm）のクロック・レート補償
v
v
8 ビット FPGA ファブリック - トランシーバ・インタフェース
v
—
16 ビット FPGA ファブリック - トランシーバ・インタフェース
v
v
トランスミッタ・バッファ electrical idle
v
v
受信検出
v
v
準拠パターン送信時に 8B/10B エンコーダ・ディスパリティ制御
v
v
パワー・ステート管理
v
v
レシーバ・ステータス・エンコーディング
v
v
2.5Gbps と 5Gbps のデータ・レート間の動的切り換え
—
v
差動出力電圧制御について動的に選択可能なトランスミッタ・マージン
—
v
-3.5dB と -6dB に動的選択が可能なトランスミッタ・バッファ・ディエン
ファシス
—
v
特長
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–18
PCI Express （PCIe）Gen1、Gen2
PIPE 2.0 インタフェース
PCIe コンフィギュレーションでは、各チャネルに、PHY-MAC 層とトランシーバ・
チャネル PCS および PMA ブロックの間でデータ、制御信号、およびステータス信号
を転送する PIPE インタフェース・ブロックが設けられています。PIPE インタフェー
ス・ブロックは PIPE2.0 仕様に準拠します。PIPE ハード IP ブロックを使用する場合、
PHY-MAC 層がハード IP ブロック内に実装されます。PIPE コンフィギュレーションを
使用する場合、FPGA ファブリック内にソフト IP を使用して、PHY- MAC 層を実装す
る必要があります。
1
PIPE インタフェース・ブロックは PIPE コンフィギュレーションでのみ使用され、バイ
パスすることはできません。
PIPE インタフェース・ブロックは、PHY-MAC 層とトランシーバの間でデータ、制御
信号、およびステータス信号を転送することに加えて、PCIe 準拠物理層デバイスに
要求される以下の機能を実装します。
■
トランスミッタ・バッファを強制的に electrical idle 状態にします。
■
受信検出シーケンスを開始します。
■
準拠パターン送信時に 8B/10B エンコーダ・ディスパリティ制御をコントロールし
ます。
■
PCIe パワー・ステートを管理します。
■
受信検出や pipe_phystatus 信号上のパワー・ステート遷移など、各種の PHY 動作
の完了を示します。
■
PCIe 仕様に規定されているとおり、pipe_rxstatus[2:0] 信号にレシーバ・ステー
タスおよびエラー状態をエンコードします。
PCI Express Gen2 (5 Gbps) のサポート
PIPE コンフィギュレーションは、5Gbps のデータ・レートにコンフィギュレーショ
ンした場合、以下の追加機能をサポートします。
■
2.5Gbps と 5Gbps の信号レート間の動的切り換え
■
差動出力電圧制御のためにトランスミッタ・マージンの動的な選択
■
-3.5dB と -6dB のトランスミッタ・バッファ・ディエンファシスの動的な選択
Gen1（2.5Gbps）と Gen2（5Gbps）の信号レート間の動的切り換え
PIPE コンフィギュレーションでは、PIPE MegaWizard™ Plug-In Manager は、機能的に
PCIe 仕様で指定された RATE 信号と等価な入力信号（pipe_rate）を提供しています。
入力信号（pipe_rate）の Low から High への遷移によって、Gen1 から Gen2 への
データ・レート切り換えが開始されます。入力信号の High から Low への遷移によっ
て、Gen2 から Gen1 へのデータ・レート切り換えが開始されます。Gen1 と Gen2 の間
のデータ・レート切り換えは、トランシーバ・インタフェース幅を 16 ビットの一定
値に保ちながらトランシーバ・データパスのクロック周波数を 250MHz と 500MHz の
間で切り換えることによって行われます。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–19
f 入力信号を使用する方法について、およびレート・スイッチのイベントとステータ
ス信号のシーケンスを示すタイミング図について詳しくは、「Altera Transceiver PHY IP
Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照してください。Gen1 お
よび Gen2 のデータ・レートとの間でスイッチングするときの電力ステート要件につ
いては、PCIe Base Specification 2.0 を参照してください。
トランスミッタの電気的アイドルの生成
electrical idle 入力信号にアサートされると Stratix V デバイスの PIPE インタフェース・
ブロックは、そのチャネルのトランスミッタ・バッファを electrical idle 状態にしま
す。electrical idle 中、トランスミッタ・バッファの差動およびコモン・コンフィギュ
レーションの出力電圧レベルは、PCIe の Gen1 と Gen2 の両方のデータ・レートにつ
いて PCIe ベース仕様 2.0 に準拠します。
PCIe 仕様では、トランスミッタ・バッファは特定のパワー・ステートでは electrical
idle になっていることが要求されます。さまざまなパワー・ステートで要求される入
力信号レベルについて詳しくは、「パワー・ステート管理」を参照してください。
f electrical idle 入力信号およびトランスミッタ・バッファ・ステートについて詳しくは、
「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参
照してください。
パワー・ステート管理
PCIe 仕様で、物理層デバイスが消費電力を最小限にするためにサポートしなければ
ならない 4 種類のパワー・ステート（P0、P0s、P1、および P2）が定義されていま
す。
■
P0 は通常動作状態で、この場合、パケット・データは PCIe リンク上で転送されま
す。
■
P0s、P1、および P2 は低パワー・ステートで、物理層は消費電力を最小化するた
めに PHYMAC 層の指示に従って、このステートに遷移しなければなりません。
StratixV トランシーバの PIPE インタフェースには、PIPE コンフィギュレーションに
コンフィギュレーションされた各トランシーバ・チャネルについて、入力ポートが
設けられています。
f パワー・ステートを操作するための入力信号とステータス信号について詳しくは、
「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参
照してください。
1
P0 パワー・ステートからより低いパワー・ステート（P0s、P1、P2）に遷移する場
合、PCIe 仕様で、物理層デバイスに省電力手段を実装することが要求されます。
StratixV トランシーバは、より低いパワー・ステートでトランスミッタ・バッファを
electrical idle にすること以外は、これらの省電力手段を実装しません。
準拠パターンの送信サポートに対する 8B/10B エンコーダの使用
リンク・トレーニングおよびステータス・ステート・マシン（LTSSM）ステート・
マシンをポーリング準拠状態に入るときに、PCIe トランスミッタは、準拠のパター
ンを送信します。ポーリング準拠サブステートは、トランスミッタが PCIe の電圧お
よびタイミング仕様に電気的に準拠しているかどうかを評価することです。
2011 年 5 月
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Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–20
PCI Express （PCIe）Gen1、Gen2
f 準拠パターンの送信サポートのために必要な 8B/10B 信号の詳細については、
「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参
照してください。
Electrical Idle Inference のレシーバ
PCIe プロトコルでは、アナログ回路を使用して electrical idle 状態を検出する代わり
に、レシーバで electrical idle 状態を推測することができます。
すべての PIPE コンフィギュレーション（×1、×4、および ×8）について、各レシー
バ・チャネル PCS にオプションで、PCIe ベース仕様 2.0 に規定された electrical idle
inference 条件を実装するよう設計された electrical idle inference モジュールが用意され
ています。
レシーバ・ステータス
PCIe 仕様で、PHY は、3 ビットの pipe_rxstatus[2:0] ステータス 信号上にレシー
バ・ステータスをエンコードすることが要求されます。このステータス信号は、
PHY-MAC 層でその動作のために使用されます。PIPE インタフェース・ブロックは、
トランシーバ・チャネル PCS および PMA ブロックからステータス信号を受信し、
FPGA ファブリックへの pipe_rxstatus[2:0] 信号上にこのステータスをエンコード
します。pipe_rxstatus[2:0] 信号上のステータス信号のエンコーディングは、PCIe
仕様に準拠します。
f pipe_rxstatus[2:0] 信号上のステータス信号のエンコーディングについて詳しくは、
「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参
照してください。
受信検出
StratixVG トランシーバの PIPE インタフェース・ブロックには、LTSSM のサブステー
トを検出中に、PCIe プロトコルが必要とする受信検出動作のために入力信号
(pipe_txdetectrx_loopback) が用意されています。P1 パワー・ステート時に、
pipe_txdetectrx_loopback 信号がアサートされると、PCIe インタフェース・ブロッ
クは、そのチャネル内のトランスミッタ・バッファに対し受信検出シーケンスを開
始するようなコマンド信号を送信します。P1 パワー・ステートではトランスミッ
タ・バッファは、常に electrical idle 状態でなければなりません。受信検出回路は、こ
のコマンド信号を受信した後、トランスミッタ・バッファの出力にステップ電圧を
生成します。アクティブなレシーバ（PCIe 入力インピーダンス要求に適合するもの）
が遠端に存在している場合、トレース上のステップ電圧の時定数は、レシーバが存
在しない場合のステップ電圧の時定数よりも大きくなります。受信検出回路は、ト
レース上に現れるステップ電圧の時、定数を監視し、レシーバが検出されたかどう
かを判断します。受信検出回路の監視は、動作のために 125 MHz のクロックが必要
で、これは fixedclk ポートにドライブする必要があります。
1
受信検出回路を確実に動作させるために、シリアル・リンク上の AC 結合コンデンサ
およびシステムで使用しているレシーバの終端値は、PCIe ベース仕様 2.0 に準拠し
ていなければなりません。
PIPE コアは、1 ビットの PHY のステータス (pipe_phystatus) と 3 ビットの受信ス
テータス信号 (pipe_rxstatus[2:0]) を提供し、PIPE2.0 の仕様ごとのように、受信機
が検出されたかどうかを示します。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–21
f 入力信号と受信機の検出に関連するステータス信号の詳細については、「Altera
Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照して
ください。
最大 300 Gps のクロック・レート補償
PCIe プロトコルに準拠して、Stratix V のレシーバ・チャンネルは、アップストリー
ム・トランスミッタ・クロックとローカル・レシーバ・クロック間の最大 ±300 PPM
のわずかなクロック周波数の違いを補償するために、レート・マッチ FIFO を備えま
す。
f PCIe コンフィギュレーションにおけるレート・マッチ FIFO の動作について詳しくは、
「Transceiver Architecture in Stratix V Devices」の章を参照してください。
f レート・マッチ FIFO のステータス信号とレジスタについて詳しくは、「Altera
Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照して
ください。
PCIe リバース・パラレル・ループバック
PCIe リバース・パラレル・ループバックは、Gen1 および Gen2 データ・レートの
PCIe 動作コンフィギュレーションでのみ使用できます。図 4-13 に示すように、受信
したシリアル・データは、レシーバ CDR、デシリアライザ、ワード・アライナ、お
よびレート・マッチ FIFO バッファを通過します。その後、トランスミッタ・シリア
ライザにループバックされ、トランスミッタ・バッファを通って送り出されます。受
信データは、ポートを通じて FPGA ファブリックでも使用できます。このループバッ
ク・モードは、PCIe 仕様 2.0 に準拠しています。Stratix V デバイスは、これのループ
バックをイネーブルするために、入力信号を提供します。
1
これは、PIPE コンフィギュレーションでサポートされる唯一のループバック・オプ
ションです。
図 4-13. PCIe リバース・パラレル・ループバック・モードのデータパス（グレー表示されたブロックは、こ
のモードではアクティブになりません）
2011 年 5 月
Altera Corporation
Serializer
8B10B Encoder
Transmitter PMA
Byte Serializer
Reverse Parallel
Loopback Path
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
Receiver PCS
Deserializer
TX Phase
Compensation
FIFO
PIPE Interface
FPGA
Fabric
PCI Express Hard IP
Transmitter PCS
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–22
PCI Express （PCIe）Gen1、Gen2
トランシーバ・クロッキングおよびチャネル配置のガイドライン
ここでは、PIPE コンフィギュレーションのトランシーバ・クロッキングおよびチャ
ネル配置ガイドラインについて説明します。
1
PIPE Gen1 コンフィギュレーションの場合、ATX PLL は、現在、100 MHz の基準クロッ
クはサポートされていません。
Transceiver Channel Placement Guidelines
表 4-5 に、×1、×4、および ×8 のボンディング・コンフィギュレーションで PIPE チャ
ネルの物理的な配置を示します。Quartus II ソフトウェアは、自動的にデータのチャ
ンネルと異なるチャンネルで CMU PLL を配置します。
表 4-5. PIPE コンフィギュレーションのチャネル配置
コンフィギュ
レーション
チャネル配置のデータ
CMU PLL を使用するチャネルの活用
(1)
ATX PLL を使用する
チャネルの活用 (1)
×1
任意のチャネル
2
1
×4
隣接するチャネル
5
4
×8
隣接するチャネル
9
8
表 4-5 の注：
(1) Quartus II ソフトウェアでの配置は、このように高いチャネルを使用する結果、デザインと異なる場合があります。
PIPE ×1 コンフィギュレーションの場合、チャネルは、送信 PLL が含まれているトラ
ンシーバ・バンク内にどこでも配置できます。図 4-14 および図 4-15 に、PIPE ×1 およ
び ×8 コンフィギュレーションに対するチャネル配置の例を示します。
図 4-14. CMU PLL を使用して PIPE ×1 のチャネル配置の例 ( 注 1)、(2)、(3)
Stratix V Device
Transceiver Bank
Ch4
PCI Express PHY (PIPE) ×4
Ch4
CMU PLL
CMU PLL
Ch3
Ch3
Ch2
Ch2
Ch1
Master
Transceiver Bank
Transceiver Bank
Master
Ch4
Ch3
Ch3
Ch2
Ch2
Ch1
Master
Ch5
Ch5
Ch4
Ch1
PCI Express PHY (PIPE) ×4
Ch0
Ch0
PCI Express PHY (PIPE) ×4
Transceiver Bank
Ch5
Ch5
CMU PLL
Ch0
Ch1
Master
PCI Express PHY (PIPE) ×4
CMU PLL
Ch0
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–23
図 4-14. CMU PLL を使用して PIPE ×1 のチャネル配置の例 ( 注 1)、(2)、(3)
図 4-14 の注：
(1) 青色で陰影チャネルは高速シリアル・クロックを提供します。
(2) 灰色で陰影チャネルはデータ・チャネルです。
(3) Quartus II ソフトウェアは、自動的にトランシーバ・バンク内のチャネル 1 またはチャネル 4 のいずれかでクロック・ジェネ
レータとマスタ・チャンネルを配置します。
図 4-15. CMU PLL を使用して PIPE ×8 のチャネル配置の例 ( 注 1)、(2)
Stratix V Device
Stratix V Device
Transceiver Bank
Transceiver Bank
Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch5
Ch5
Ch4
Ch4
Ch4
Ch4
CMU PLL
CMU PLL
Ch3
Ch3
Ch3
Ch3
Ch2
Ch2
Ch2
Ch2
Ch1
Ch1
Ch1
Ch1
Ch0
Ch0
Master
Master
Ch0
Ch0
PCI Express
PHY (PIPE) ×8
PCI Express PHY (PIPE) ×8
Transceiver Bank
Transceiver Bank
Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch4
Ch4
Ch4
Ch3
Ch3
Ch3
Ch3
Ch2
Ch2
Ch2
Ch2
Ch1
Ch1
Ch1
Ch0
Ch0
Ch0
PCI Express
PHY (PIPE) ×8
PCI Express PHY (PIPE) ×8
Ch5
Ch5
Master
CMU PLL
Ch4
Ch1
Master
CMU PLL
Ch0
図 4-15 の注：
(1) 青色で陰影チャネルはシリアル・クロックを提供します。
(2) 灰色で陰影チャネルはデータ・チャネルです。
トランシーバのクロッキング
ここでは、PIPE に対するトランシーバ・クロッキングのコンフィギュレーションに
ついて説明します。
PIPE ×1 コンフィギュレーション
図 4-16 に、PIPE ×1 コンフィギュレーションにおけるトランシーバ・クロッキング・
コンフィギュレーションを示します。
シリアル・クロックはデータ・チャネルと異なるチャネルに CMU PLL によって提供
されます。データ・チャネルのローカル・クロックのディバイダ・ブロックは、こ
の高速クロックからパラレル・クロックを生成し、PMA とデータ・チャネルの PCS
に両方のクロックを分配します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–24
PCI Express （PCIe）Gen1、Gen2
図 4-16. PIPE ×1 コンフィギュレーションにおけるトランシーバ・クロッキング・コンフィギュレーション
Transmitter Standard PCS
Transmitter PMA
Serializer
TX Bit Slip
Byte Serializer
TX Phase
Compensation
FIFO
PIPE Interface
PCIe hard IP
tx_coreclk
8B/10B Encoder
×1 Clock Line
/2
Parallel and Serial Clocks
(To the ×6 clock lines) (1)
Central/ Local Clock Divider
CMU PLL
Clock Divider
FPGA
Fabric
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock (Recovered)
Parallel Clock (from the clock divider)
tx_clkout
/2
Receiver PMA
CDR
Deserializer
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
rx_coreclkin
RX Phase
Compensation
FIFO
Receiver Standard PCS
Recovered
Clocks
Input
Reference
Clock
Parallel and Serial Clocks
(To the ×6 clock lines) (1)
Central/ Local Clock Divider
CMU PLL
Clock Divider
To the Transmitter Channel
Serial Clock
(From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
図 4-16 の注：
(1) トランシーバ・バンクのチャネル 1 とチャネル 4 のセントラル・クロック・ディバイダでのみ使用可能です。
PIPE ×4 コンフィギュレーション
図 4-17 に、PIPE ×4 結合コンフィギュレーションに対するトランスミッタ・クロッキ
ングを示します。PCS 内のクロッキングは、各レシーバ・チャンネル用に独立しま
す。クロッキングは、制御信号が両方のトランスミッタ・チャネルとレシーバ・
チャネルのために結合しているのに対し、チャネルを送信するためだけ接着されま
す。図 4-18 に示すように、Quartus II ソフトウェアは、自動的にトランシーバ・バン
ク内のチャネル 1 またはチャネル 4 のいずれかでクロック・ジェネレータとマスタ・
チャンネルを配置します。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–25
図 4-17. PIPE×4 コンフィギュレーションに対するトランスミッタ・クロッキング・コンフィギュレーション
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
(Master) Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
図 4-17 の注：
(1) ×1 クロック・ラインからのシリアル・クロック。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–26
PCI Express （PCIe）Gen1、Gen2
図 4-18. PIPE ×4 コンフィギュレーションにおけるレシーバ・クロッキング・コンフィギュレーション
×6 Clock Lines
Ch5
Receiver PCS
Deserializer
Clock Divider
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
To Transmitter Channel
(1)
Ch4
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
CDR
(2)
To Transmitter Channel
(1)
Ch3
Receiver PCS
Receiver PMA
Deserializer
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
Clock Divider
To Transmitter Channel
(1)
Ch2
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
Clock Divider
CDR
To Transmitter Channel
(1)
Ch1
(Master) Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Local Clock Divider
CMU PLL
Clock Divider
CDR
CDR
Input
Reference
Clock
To Transmitter Channel
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
図 4-18 の注：
(1) ×1 クロック・ラインからのシリアル・クロック。
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2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
PCI Express （PCIe）Gen1、Gen2
4–27
PIPE ×8 コンフィギュレーション
図 4-19 に、×8 PCIe 結合コンフィギュレーションにおける PMA および PCS ブロック
のクロッキングを示します。クロッキングはレシーバ・チャネルに独立しています。
クロッキングおよびコントロール信号はトランスミッタ・チャネルだけで結合され
ます。
f Stratix V デバイスのクロッキングについて詳しくは、「Transceiver Clocking in Stratix V
Devices」の章を参照してください。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–28
PCI Express （PCIe）Gen1、Gen2
図 4-19. PIPE ×8 コンフィギュレーションにおけるトランシーバ・クロッキング・コンフィギュレーション
Transceiver Bank
FPGA
Fabric
×1 Clock Line ×6 Clock Line ×N Clock Line Top
Ch5
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch4
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
Local Clock Divider
PIPE INTERFACE
CMU PLL
Clock Divider
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Ch1
(Master) Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch0
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Ch5
Transmitter PCS
Transmitter PMA
×1 Clock Line ×6 Clock Line
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Ch4
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
PIPE INTERFACE
Local Clock Divider
CMU PLL
Clock Divider
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Ch1
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
CMU PLL
Clock Divider
×N Clock Line Top
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
GIGE
4–29
GIGE
このセクションでは、Stratix V トランシーバを使用してギガビット・イーサネット
（GIGE）リンクの実装について説明します。GIGE コンフィギュレーションでコンフィ
ギュレーションした場合、それはトランシーバ・チャネル・データパス、クロッキ
ング、およびチャネル配置のガイドラインを提供します。
IEEE 802.3 では、1000 Base-X PHY は、GIGE システムで MAC（Media Access Control）を
持つさまざまな物理メディアにインタフェースする中間または遷移層として定義さ
れています。この層によって、MAC 層は下層にある媒体の特定の性質からシールド
されます。1.25 Gbps の物理インタフェースのデータ・レートを持つの 1000 Base- X
PHY は、フィジカル・コーディング・サブレイヤ（PCS）、フィジカル・メディア・
アタッチメント（PMA）、およびフィジカル・ミディアム・ディペンデント（PMD）
という 3 つのサブレイヤに分かれています。これらのサブレイヤは、GMII（Gigabit
Medium Independent Interface）を通じて MAC とインタフェースします。
図 4-20 に、ギガビット・イーサネット OSI 参照モデルにおける 1000 Base-X PHY の位
置を示します。
図 4-20. ギガビット・イーサネット OSI 参照モデルにおける 1000 Base-X PHY
LAN
CSMA/CD Layers
OSI
Reference
Model Layers
Higher Layers
LLC
Application
MAC (Optional)
Presentation
MAC
Session
Transport
Reconciliation
GMII
Network
PCS
Data Link
PMA
PMD
1000 Base-X
PHY
Physical
Medium
StratixV トランシーバは GIGE 動作モードにコンフィギュレーションされると、PCS
および PMA 回路を内蔵して、8B/10B のエンコーディングとデコーディング、同期、
レート・マッチング、CDR、およびシリアライゼーションとデシリアライゼーション
をサポートすることができます。
MegaWizard Plug-In Manager で GIGE リンクを実装するには、Custom PHY IP コアをイン
スタンス化し、Interfaces メニューで、Transceiver PHY の GIGE Preset を選択します。
1
2011 年 5 月
Altera Corporation
Stratix V トランシーバは、アイドル・オーダ・セット置換、自動ネゴシエーション・
ステート・マシン、衝突検出、およびキャリア・センスなど、上記以外の PCS 機能
のビルトイン・サポートを備えていません。これらの機能が必要な場合、PLD ロ
ジック・アレイまたは外部回路に実装する必要があります。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–30
GIGE
トランシーバ・データパスのコンフィギュレーション
図 4-21 に、GIGE コンフィギュレーションにおけるトランシーバ・ブロックおよびイ
ネーブル設定を示します。「Disabled」として示されるブロックは使用されませんが、
レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レイテ
ンシが生じません。
図 4-21. Stratix V デバイスに対する GIGE モード
Transceiver PHY IP
Lane Data Rate
Number of Bonded Channels
Low-Latency PCS
Custom PHY IP
(GIGE Preset)
1.25 Gbps
None
Disabled
Word Aligner
(Pattern Length)
Automatic
Synchronization
State Machine
(7-Bit Comma,
10-Bit/K28.5/)
Rate Match FIFO
Enabled
8B/10B Encoder/Decoder
Byte SERDES
Byte Ordering
Enabled
Disabled
Disabled
FPGA Fabric-to-Transceiver
Interface Width
8-Bit Data
1-Bit Control
FPGA Fabric-to-Transceiver
Interface Frequency
125 MHz
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
GIGE
4–31
サポートされた機能
表 4-6 に、Stratix V デバイスでサポートされている GIGE-PCS 機能を示します。これ
らの機能は IEEE 802.3-2008GIGE プロトコル定義のセクション 3 の 36 項に定義されま
す。
表 4-6. GIGE コンフィギュレーションにおけるサポートされた機能
特長
サポート
8B/10B エンコーディング／デコーディング
v
同期化
v
レート・マッチングを使用してクロックの補償
v
8B/10B エンコーディング／デコーディング
GIGE モードでは、8B/10B エンコーダは、トランスミッタ位相補償 FIFO から 8 ビッ
ト・データと 1 ビットのコントロール識別子をクロック・インして、10 ビットのエ
ンコードされたデータを生成します。8B/10B エンコーディングは、シリアル・デー
タ・ストリーム内に、最大数 5 の連続する 1 または 0 を制限し、それによって、レ
シーバ CDR 用の DC バランスだけでなく、十分な遷移を確実にすることで着信デー
タにロックを維持できます。その後、10 ビットのエンコードされたデータはシリア
ライザに供給されます。
8B/10B デコーダはレート・マッチ FIFO ブロックからコード・グループのシリアル・
ストリームを解析し、8 ビットのデータとコントロール文字を回復します。GIGE カ
スタム PHY IP はランニング・ディスパリティ・エラー、ラン・レングス違反エラー、
および無効な 8B/10B コード・グループ・エラーのステータス・ポートを提供しま
す。
アイドル・オーダ・セット生成 / 置換
IEEE 802.3 仕様では、GMII がアイドルのとき、常に GIGE PHY がアイドル・オーダ・
セット（/I/）を連続的に繰り返し送信することが要求されます。これにより、レ
シーバは、送信されるアクティブ・データがない場合は常にビットとワードとの同
期を維持します。アイドル・オーダ・セットの置換は PLD ロジック・アレイに実装
しなければなりません。
GIGE 動作モードでは、/K28.5/ カンマの後に続くどの /Dx.y/ も、現在のランニング・
ディスパリティに基づいて、トランスミッタによって /D5.6/（/I1/ オーダ・セット）
または /D16.2/（/I2/ オーダ・セット）に置き換えられます。ただし、/K28.5/ の後に
続くデータが、/D21.5/（/C1/ オーダ・セット）または /D2.2/（/C2/）オーダ・セット
の場合を除きます。/K28.5/ の前のランニング・ディスパリティが正の場合は、/I1/
オーダ・セットが生成されます。ランニング・ディスパリティが負の場合は、/I2/
オーダ・セットが生成されます。/I1/ の最後のディスパリティは、/I1/ の最初のディ
スパリティと反対です。/I2/ の最後のディスパリティは、最初のランニング・ディス
パリティ（アイドル・コードの直前にあるもの）と同じです。これにより、アイド
ル・オーダ・セットの最後は負のランニング・ディスパリティになります。/K28.5/
の後に続く /Kx.y/ は置き換えられません。
1
/D14.3/、/D24.0/、および /D15.8/ は、/D5.6/ または /D16.2/（/I1/、/I2/ オーダ・セットの場
合）によって置き換えられることに注意してください。/D21.5/（/C1/ オーダ・セット
の一部）は置き換えられません。
図 4-22 に、アイドル・オーダ・セットの自動生成を示します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–32
GIGE
図 4-22. 自動オーダ・セット生成
clock
tx_datain [ ]
K28.5
D14.3
K28.5
D24.0
K28.5
D15.8
K28.5
D21.5
Dx.y
tx_dataout
Dx.y
K28.5
D5.6
K28.5
D16.2
K28.5
D16.2
K28.5
D21.5
/I1/
Ordered Set
/I2/
/I2/
/C1/
リセット条件
tx_ready after reset がアサートされた後、GIGE トランスミッタは、3 つの /K28.5/ カ
ンマ・コード・グループを自動的に送信した後、tx_parallel_data[7:0] および
tx_datak ポート上でユーザー・データを送信します。これは、レシーバでの同期ス
テート・マシンの動作に影響を与える可能性があります。
同期シーケンスの送信をいつ開始したかに応じて、自動的に送信された 3 つの
/K28.5/ コード・グループの最後のものと、同期シーケンスの最初の /K28.5/ コード・
グループとの間に偶数個または奇数個の /Dx.y/ コード・グループが送信されること
になります。これら 2 つの /K28.5/ コード・グループの間に偶数個の /Dx.y/ コード・
グループを受信した場合、同期シーケンスの最初の /K28.5/ コード・グループは、奇
数のコード・グループ境界から始まります（rx_even = FALSE）。IEEE802.3 準拠の GIGE
同期ステート・マシンは、これをエラー状態として扱い、同期の喪失状態に入りま
す。
図 4-23 に、最後に自動送信された /K28.5/ とユーザーが最初に送信した /K28.5/ の間
における偶数個の /Dx.y/ の例を示します。サイクル n+3 において奇数のコード・グ
ループで受信された、ユーザーが送信した最初の /K28.5/ コード・グループによっ
て、レシーバの同期ステート・マシンは同期の喪失状態になります。サイクル n+3
および n+4 の最初の同期オーダ・セット /K28.5/Dx.y/ は無視され、同期に成功するに
は更に 3 つのオーダ・セットが必要です。
図 4-23. GIGE モードでのリセット条件
n
n+1
n+2
n+3
n+4
K28.5
Dx.y
Dx.y
K28.5
Dx.y
clock
tx_digitalreset
tx_dataout
K28.5
xxx
K28.5
K28.5
K28.5
Dx.y
K28.5
Dx.y
同期化
GIGE 動作モードのワード・アライナは、自動同期ステート・マシン・モードにコン
フィギュレーションされます。Quartus II 開発ソフトウェアは、レシーバが 3 つの連
続した同期オーダ・セットを受信したときに同期ステート・マシンが同期を示すよ
う、自動的にコンフィギュレーションします。同期オーダ・セットは、/K28.5/ コー
ド・グループとそれに続く奇数個の有効な /Dx.y/ コード・グループです。レシーバ
が同期を達成する最も迅速な方法は、3 つの連続する {/K28.5/, /Dx.y/} オーダ・セット
を受信することです。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
GIGE
4–33
レシーバ同期は、ワード・アライナのステータス・ポートまたは各チャネルに
Avalon Memory Mapped Management インタフェースを使用するレジスタ・ビットのと
き、rx_syncstatus ポートに示されます。rx_syncstatus ポートが High のときにレー
ンが同期されていることを示し、rx_syncstatus ポートが Low のときにレーンが同期
されていないことを示します。レシーバは、3 つ未満の有効なコード・グループに
よって分離された 4 つの無効なコード・グループを検出したとき、またはリセット
されたときに、同期を失います。それは 1 つでエラー・カウントを減らすために 4 つ
の連続した有効なコード・グループをかかります。
レート・マッチ FIFO を使用したクロック補償
GIGE モードでは、レート・マッチ FIFO は、アップストリーム・トランスミッタと
ローカル・レシーバの基準クロック間の周波数差を最大で 100ppm（合計 200ppm）
まで補償することができます。GIGE プロトコルでは、トランスミッタは IEEE 802.3
仕様で規定される規則に従って、パケット間ギャップ時にアイドル・オーダ・セッ
ト /I1/（/K28.5/D5.6/）および /I2/（/K28.5/D16.2/）を送信する必要があります。
レート・マッチ動作は、ワード・アライナ内の同期ステート・マシンが
rx_syncstatus 信号をHigh にドライブすることにより同期の達成を示した後に開始さ
れます。レート・マッチャは、レート・マッチ FIFO のオーバーフローまたはアン
ダーランを防止するためにシンボルを 1 個だけ削除することが必要な場合でも、/I2/
オーダ・セットの両方のシンボル（/K28.5/ および /D16.2/）を削除または挿入します。
レート・マッチャは、レート・マッチ動作を実行するのに必要な数の /I2/ オーダ・
セットを挿入または削除できます。
レート・マッチ FIFO の削除および挿入イベントをそれぞれ示す 2 つのフラグ
rx_rmfifodatadeleted および rx_rmfifodatainserted が、FPGA ファブリックに転送
されます。rx_rmfifodatadeleted および rx_rmfifodatainserted の両方のフラグ
が、削除および挿入された各 /I2/ オーダ・セットについてそれぞれ 2 クロック・サ
イクルの間アサートされます。
図 4-24 に、3 個のシンボルを削除する必要がある場合のレート・マッチ FIFO 削除の
例を示します。レート・マッチ FIFO は、/I2/ オーダ・セットだけを削除することが
できるため、2 個の /I2/ オーダ・セットを削除（4 個のシンボルを削除）します。
図 4-24. GIGE モードでのレート・マッチ削除
/I2/ SKIP Symbol Deleted
First /I2/ Skip Ordered Set Second /I2/ Skip Ordered Set Third /I2/ Skip Ordered Set
datain
Dx.y
K28.5
D16.2
K28.5
dataout
Dx.y
K28.5
D16.2
Dx.y
D16.2
K28.5
D16.2
Dx.y
rx_rmfifodatadeleted
図 4-25 に、1 個のシンボルを挿入する必要がある場合のレート・マッチ FIFO 挿入の
例を示します。レート・マッチ FIFO は、/I2/ オーダ・セットだけを挿入することが
できるため、1 個の /I2/ オーダ・セットを挿入（2 個のシンボルを挿入）します。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–34
GIGE
図 4-25. GIGE モードでのレート・マッチ挿入
First /I2/ Ordered Set
Second /I2/ Ordered Set
datain
Dx.y
K28.5
D16.2
K28.5
D16.2
dataout
Dx.y
K28.5
D16.2
K28.5
D16.2
K28.5
D16.2
Dx.y
rx_rmfifodatainserted
トランシーバ・クロッキングおよびチャネル配置のガイドライン
ここでは、Stratix V デバイスでサポートされる GIGE プロトコルに対するトランシー
バ・クロッキングおよび配置のガイドラインについて説明します。
トランシーバ・クロッキング
図 4-26 に、GIGE をコンフィギュレーションするときに、レート・マッチングがイ
ネーブルされたトランシーバ・クロッキングを示します。
図 4-26. レート・マッチングがイネーブルされた GIGE モード・データパス
Transmitter PCS
Serializer
TX Bit Slip
tx_serial_data
Transmitter PMA
8B/10B Encoder
TX Phase
Compensation
FIFO
Byte Serializer
FPGA
Fabric
tx_coreclk
/2
tx_clkout
rx_clkout
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
RX Phase
Compensation
FIFO
rx_coreclk
Byte Ordering
Receiver PCS
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
表 4-7 に、GIGE 動作モードでのトランシーバ・データパスのクロック周波数を示し
ます。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
GIGE
4–35
表 4-7. GIGE モードでのトランシーバ・データパスのクロック周波数
機能
モード
GIGE
ラインの
データ・
レート
ハーフ・レート FPGA ファブリッ
ク - トランシー
の高速シリアル・
バ・インタ
クロック周波数
フェース幅
1.25 Gbps
8 ビットのデー
タ、
1 ビットのコント
ロール
625 MHz
FPGA ファブリック トランシーバ間インタ
フェースのクロック周
波数
125 MHz
トランシーバのチャネル配置のガイドライン
トランシーバ・バンクに GIGE トランシーバ・チャネルを配置することは特定の配置
制約はありません。CMU PLL を使用する場合に、最大 5 GIGE チャネルへのチャネル
0、2、3、5、およびチャネル 1 またはチャネル 4 のいずれかに配置されることがあ
ります。また、ATX を使用する場合に、最大 6 つの GIGE のチャンネルへはバンクご
とに 6 つのトランシーバのチャネルのいずれかでどこにでも配置することができま
す。図 4-27 に、GIGE リンクを駆動する CMU PLL または ATX PLL のいずれかを使用す
るときに許容されるチャネルの配置を示します。CMU PLL が実装されている場合、
トランシーバ・バンクのチャネル 1 またはチャンネル 4 が最高のトランシーバ・バ
ンクあたり 5 GIGE チャネルまでの × 1 クロックラインを駆動するトランスミッタ・
シリアル・クロックを生成します。ATX PLL が実装されている場合、ATX PLL は、最
大のトランシーバ・バンクあたり 6 GIGE チャネルまでの × 1 クロック・ラインを駆
動するトランスミッタ・シリアル・クロックを生成します。
1
2011 年 5 月
Altera Corporation
ATX PLL の使用をイネーブルするには、Custom PHY IP GIGE Preset に 2.5 Gbps の最小基
本データ・レートを選択必要があり、各 GIGE トランシーバ・チャネルのローカル・
クロック・ディバイダのための 1.25 GHz クロックを生成することができます。さら
に、ATX PLL は、Quartus II Assignment Editor で選択する必要があります。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–36
XAUI
図 4-27. GIGE コンフィギュレーションにおけるチャネル配置のガイドライン
Within a Transceiver Bank:
GIGE Ch 4
GIGE Ch 5
CMU PLL
GIGE Ch 4
GIGE Ch 3
GIGE Ch 3
GIGE Ch 2
GIGE Ch 2
GIGE Ch 1
GIGE Ch 1
GIGE Ch 0
GIGE Ch 0
GIGE Ch 4
GIGE Ch 5
GIGE Ch 3
GIGE Ch 4
GIGE Ch 2
GIGE Ch 3
GIGE Ch 1
GIGE Ch 2
CMU PLL
GIGE Ch 1
GIGE Ch 0
GIGE Ch 0
ATX PLL
Within a Transceiver Bank:
When you use an ATX PLL:
ATX PLL
When you use a CMU PLL:
XAUI
ここでは、Stratix V を使用した実装の XAUI リンクについて説明します。XAUI コン
フィギュレーションでコンフィギュレーションした場合、それはトランシーバ・
チャネル・データパスの説明、クロッキング、およびチャネル配置のガイドライン
を提供します。
MegaWizard Plug-In Manager で XAUI リンクを実装することができます。Interfaces メ
ニューの Ethernet で、XAUI PHY の IP コアを選択してください。現在、XAUI PHY の IP
コアは、ソフト・ロジックで XAUI PCS を実装します。
f XAUI PHY の IP コアについて詳しくは、「Altera Transceiver PHY IP Core User Guide」を参
照してください。
XAUI は、IEEE 802.3ae-2002 仕様で定義された 10 ギガビット・イーサネット・リンク
の特定の物理層の実装です。図 4-28 に示すように、XAUI PHY は、XGMII インタ
フェースを使用して、IEEE802.3 MAC とリコンシリエーション・サブレイヤ（RS）に
接続できます。IEEE 802.3ae- 2002 仕様では、XGMII インタフェースでの 10 Gbps デー
タ・レートまたは PMD インタフェースでの 3.125 Gbps の各 4 つのレーンをサポート
するために、XAUI PHY リンクが必要になります。
図 4-28 は、OSI 参照モデルにおける XAUI PHY と他のサブレイヤ間の関係を示しま
す。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
XAUI
4–37
図 4-28. XAUI 層と XGMII 層
LAN Carrier Sense Multiple
Access/Collision Detect (CSMA/CD)
Layers
Higher Layers
Logical Link Control (LLC)
OSI
Reference
Model Layers
MAC Control (Optional)
Media Access Control (MAC)
Application
Reconciliation
Presentation
Session
Transport
10 Gigabit Media Independent Interface
Optional
XGMII
Extender
XGMII Extender Sublayer
10 Gigabit Attachment Unit Interface
XGMII Extender Sublayer
10 Gigabit Media Independent Interface
Network
PCS
Data Link
Physical
PMA
Physical Layer Device
PMD
Medium Dependent Interface
Medium
10 Gb/s
XAUI コンフィギュレーションでのトランシーバ・データパス
図 4-29 に、XAUI コンフィギュレーションでのイネーブルされたトランシーバ・ブ
ロックを示します。現在、XAUI PCS は、XAUI PHY の IP コアを使用する場合、FPGA
コア内部のソフト・ロジックで実装します。Quartus II ソフトウェアの将来のバー
ジョンでは、ハード XAUI PCS がサポートされます。将来的にハード XAUI の PCS へ
の移行を予定する場合、ユーザーのチャネル配置は、ソフトとハードの PCS 実装間
で互換性があることを確認する必要があります。
配置のガイドラインについて詳しくは、4-43 ページの「トランシーバのチャネル配
置のガイドライン」を参照してください。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–38
XAUI
図 4-29. Stratix V XAUI コンフィギュレーション
Transceiver PHY IP
Lane Data Rate
Number of Bonded Channels
Word Aligner (Pattern Length) (1)
8B/10B Encoder/Decoder (1)
Deskew FIFO (1)
Rate Match FIFO (1)
Byte SERDES
Byte Ordering
XAUI PHY IP
3.125 Gbps
×4
10-Bit/K28.5
Enabled
Enabled
Enabled
Enabled
Disabled
FPGA Fabric-to-Transceiver
Interface Width
16-Bit
FPGA Fabric-to-Transceiver
Interface Frequency
156.25 MHz
図 4-29 の注：
(1) ソフト・ロジックに実装されます。
図 4-30 に、XAUI コンフィギュレーションにおけるトランシーバ・データパスを示し
ます。
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XAUI
4–39
図 4-30. XAUI コンフィギュレーション・データパス ( 注 1)
FPGA Fabric
10
20
Byte
Deserializer
20
RX Phase
Compensation
FIFO
20
Word Alignner
20
Deskew FIFO
20
Rate Match FIFO
16
8B/10B
Encoder
Receiver Standard PCS
10
tx_serial_data
20
Transmitter PMA Ch1
Transmitter PMA Ch0
Receiver PMA
rx_serial_data
20
Transmitter Standard PCS
Transmitter Standard PCS
Transmitter PMA Ch2
Serializer
16
Channel 1
Channel 0
TX Phase
Compensation
FIFO
8B/10B Encoder
Soft PCS
Transmitter PMA Ch3
Transmitter Standard PCS
Transmitter Standard PCS
CDR
Soft PCS
Channel 1
Channel 0
Channel 3
Channel 2
Deserializer
Soft PCS
Soft PCS
Channel 2
Byte Serializer
Channel 3
図 4-30 の注：
(1) 低レイテンシのコンフィギュレーションで標準の PCS は、このコンフィギュレーションで使用されます。また、PCS の部分は
ソフト・ロジックで実装されます。
サポートされた機能
Stratix V トランシーバは XAUI のコンフィギュレーションで以下の機能をサポートし
ます。
MAC/RS に 64 ビットの SDR インタフェース
IEEE 802.3-2008 仕様の 36 項は XAUI PCS とイーサネット MAC/PHY の間の XGMII イン
タフェースを定義します。それは 4 つの XAUI レーンのそれぞれは、156.25MHz のイ
ンタフェース・クロックの正エッジと負エッジ（DDR）の両方で 8 ビットのデータ
と 1 ビット幅の制御コードを転送する必要があります。
XAUI コンフィギュレーションでの Stratix V トランシーバは、IEEE 802.3-2008 仕様で
定義されたように、MAC/RS に XGMII インタフェースをサポートしません。その代わ
り、図 4-31 に示すように、156.25 MHz のインタフェース・クロックの正エッジ
（SDR）のみで、4 つの XAUI レーンのそれぞれの上に 16 ビットのデータと 2 ビット
のコントロール・コードの転送を許可します。
2011 年 5 月
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4–40
XAUI
図 4-31. Stratix V デバイスにおける XGMII 仕様の実装
XGMII Transfer (DDR)
Interface Clock (156.25 MHz)
8-bit
Lane 0
D0
D1
D2
D3
Lane 1
D0
D1
D2
D3
Lane 2
D0
D1
D2
D3
Lane 3
D0
D1
D2
D3
Stratix V Transceiver Interface (SDR)
Interface Clock (156.25 MHz)
16-bit
Lane 0
{D1, D0}
{D3, D2}
Lane 1
{D1, D0}
{D3, D2}
Lane 2
{D1, D0}
{D3, D2}
Lane 3
{D1, D0}
{D3, D2}
8B/10B エンコーディング / デコーディング
XAUI コンフィギュレーションでは、各 4 つのレーンは、IEEE 802.3-2008 仕様の 48 項
に規定された独立 8B/10B のエンコーダ / デコーダをサポートします。8B/10B エン
コーディングは、連続した 1 と 5 にシリアル・データ・ストリーム内の 0 の最大数
を制限します。それによって、着信データにロックを維持するために、レシーバ
CDR 用の DC バランスだけでなく、十分な遷移を確実にします。
XAUI PHY の IP コアは、ランニング・ディスパリティだけでなく、8B/10B コード・グ
ループのエラーを示すためにステータス信号を提供します。
トランスミッタおよびレシーバ・ステート・マシン
XAUI コンフィギュレーションでの Stratix V トランシーバは、IEEE 802.3-2008 仕様で
の図 48-6 と図 48-9 に示すたように、トランスミッタおよびレシーバ・ステート・ブ
ロック図を実装します。
PCS コード・グループへの XGMII データのエンコーディングに加え、10GBASE-X PCS
のルールに従って、トランスミッタ状態図はアイドル ||I|| のコード・グループをシン
ク ||K||、アライン ||A||、およびスキップ ||R|| のコード・グループに変換することなど
の機能を実行します。
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XAUI
4–41
XGMII データへの PCS コード・グループのデコーディングに加え、10GBASE-X PCS の
ルールに従って、受信状態図はシンク ||K||、アライン ||A||、およびスキップ ||R|| の
コード・グループをアイドル ||I|| のコード・グループに変換することなどの機能を実
行します。
同期化
4 つの XAUI レーンのそれぞれのレシーバ PCS でのワード・アライナ・ブロックは、
IEEE802.3-2008 仕様の図 48-7 に示すように、レシーバ同期状態図を実装します。
XAUI PHY の IP コアは、ワード・アライナが有効なワード境界に同期しているかどう
かを示すためにレーンごとのステータス信号を提供します。
デスキュー
レシーバ PCS でのチャネル・アライナ・ブロックは、IEEE 802.3-2008 仕様の図 48-8
に示すように、レシーバのデスキュー状態図を実装します。
チャンネル・アライナは、それぞれの 4 つの XAUI レーンでのワード・アライナ・ブ
ロックが成功した同期を有効なワード境界に示した後にだけ、デスキューのプロセ
スを始めます。
XAUI PHY の IP コアは、レシーバ PCS での成功したレーン・デスキューを示すために
ステータス信号を提供します。
クロック補正
PCS データパスのレシーバでは、レート・マッチ FIFO は、リモート・トランスミッ
タとローカル・レシーバ間の周波数差を最大で ±100 ppm まで補償するためにデザイ
ンされます。ppm 周波数差に基づいて、Skip ||R|| カラムを挿入することまたは削除
することによって、そうになります。
クロック補正は、以下の後に開始されます。
■
すべての 4 つの XAUI レーンのワードアライナは、有効な単語の境界に成功した同
期を示します。
■
チャネル・アライナは成功したレーンのデスキューを示します。
レート・マッチ FIFO は、クロック・レート補正の Skip ||R|| カラムの挿入または削除
を表示するには、ステータス信号を提供します。
トランシーバのクロッキング
図 4-32 に、XAUI コンフィギュレーションでのトランシーバ・クロッキングを示しま
す。
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4–42
XAUI
図 4-32. XAUI クロッキングのブロック図
FPGA Fabric
20
Transmitter PMA Ch 1
Transmitter Standard PCS
20
10
Parallel Clock
/2
xgmii_tx_clk
Transmitter PMA Ch 0
Serializer
TX Phase
Compensation
FIFO
8B/10B Encoder
16
Transmitter Standard PCS
Channel 0
20
xgmii_rx_clk
/2
Parallel Clock
Parallel Clock
(Recovered)
from Channel 0
10
Receiver PMA
Deserializer
Byte Deserializer
RX Phase
Compensation
FIFO
Word Alignner
Deskew FIFO
20
Rate Match FIFO
8B/10B
Encoder
Receiver Standard PCS
16
tx_serial_data
Channel 1
Soft PCS
Soft PCS
Transmitter PMA Ch 3
Transmitter PMA Ch 2
Transmitter Standard PCS
rx_serial_data
Channel 2
CDR
Channel 1
Channel 0
Transmitter Standard PCS
Channel 3
Soft PCS
Soft PCS
Channel 2
Byte Serializer
Channel 3
Parallel Clock (Recovered)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
トランシーバ・バンク内の 2 つの PLL チャネルの 1 つは、4 つの XAUI チャネルのた
めにトランスミッタ・シリアルおよびパラレル・クロックを生成します。×6 のク
ロック・ラインは、4 つのチャンネルのそれぞれの PMA と PCS に、トランスミッ
タ・クロックを運びます。
表 4-8 に、XAUI コンフィギュレーションでサポートされる入力基準クロック周波数、
FPGA ファブリック・トランシーバ・インタフェース幅、および FPGA ファブリッ
ク・トランシーバ・インタフェース周波数を示します。
表 4-8. XAUI コンフィギュレーションの入力基準クロック周波数およびインタフェース
インタフェース速度の仕様
入力基準クロック周波数
(MHz)
FPGA ファブリック・トラン
シーバ・インタフェース幅
156.25
16 ビット・データ、
2 ビット・コントロール
FPGA ファブリック・トラン
シーバ・インタフェース周
波数 (MHz)
156.25
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2011 年 5 月
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XAUI
4–43
トランシーバのチャネル配置のガイドライン
XAUI コンフィギュレーションのソフト PCS 実装に配置制限がありませんが、将来の
ハード PCS のバージョンに移行する予定の場合、そのガイドラインに従ってチャネ
ルを配置する必要があります。
図 4-33 に、XAUI リンクを駆動する CMU PLL または ATX PLL を使用するときに、許可
されたチャネルの配置を示します。この配置は、トランシーバでハード PCS ブロッ
クを使用する場合のみ適用されます。Quartus II ソフトウェア（11.0）の現在のバー
ジョンでは、ソフト・ロジックで XAUI PCS を実装するので、任意の配置制限はあり
ません。Quartus II ソフトウェアの将来のバージョンで XAUI ハード PCS を使用する予
定がある場合、図 4-33 に示すように、チャンネルがコンフィギュレーションのいず
れかに配置されていることを確認してください。
2011 年 5 月
Altera Corporation
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
4–44
改訂履歴
図 4-33. XAUI コンフィギュレーションでのチャネル配置のガイドライン
When you use a CMU PLL:
Within a Transceiver Bank:
When you use an ATX PLL:
Within a Transceiver Bank:
CMU PLL
XAUI Ch 2
XAUI Ch 3
XAUI Ch 1
XAUI Ch 2
XAUI Ch 0
ATX PLL
XAUI Ch 3
XAUI Ch 1
XAUI Ch 0
XAUI Ch 3
XAUI Ch 1
XAUI Ch 3
XAUI Ch 0
XAUI Ch 2
CMU PLL
XAUI Ch 1
ATX PLL
XAUI Ch 2
XAUI Ch 0
Spanning Transceiver Banks:
XAUI Ch 3
XAUI Ch 2
CMU PLL
XAUI Ch 1
XAUI Ch 0
改訂履歴
表 4-9 に、本資料の改訂履歴を示します。
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2011 年 5 月
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
改訂履歴
4–45
表 4-9. 改訂履歴
日付
バー
ジョン
変更内容
図 4-8 および 図 4-9 を更新。
■ 4-10 ページの「サポートされた機能」を更新。
■ 表 4-5 を更新。
■ 図 4-16、図 4-18、および 図 4-19 を更新。
■ 「GIGE」セクションを追加。
■ 4-36 ページの「XAUI」を更新。
■ 4-37 ページの「XAUI コンフィギュレーションでのトランシーバ・データパ
ス」を更新。
■ 4-43 ページの「トランシーバのチャネル配置のガイドライン」を更新。
■ 図 4-33 を更新。
■ 章では、11.0 リリースのために Vol 3 に移動。
■
2011 年 5 月
1.2
2010 年 12 月
1.1
2010 年 4 月
1.0
■
■
2011 年 5 月
Altera Corporation
「PCI Express (PIPE) 2.0 Interface」、「Dynamic Switching Between Gen1 (2.5 Gbps) and Gen2 (5 Gbps)
Signal Rates」、「Receiver Status」、および「Receiver Detection」のセクションを更新。
図 4-32 を更新。
初版。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
4–46
Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション
改訂履歴
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2011 年 5 月