NJW4160 MOSFET ドライブ 降圧用 スイッチングレギュレータ IC ■概 要 NJW4160 は、3V∼35V の広動作電圧範囲に対応した降圧用スイッ チングレギュレータ IC です。Pch MOSFET を効率よく駆動するための ドライバーを内蔵し、大電流出力のアプリケーションを実現します。 保護機能にパルス･バイ･パルスの過電流検出を搭載し、過負荷時の出 力電流を制限します。負荷の異常回復にともない、スイッチングの自動 復帰が可能です。 カーアクセサリ、OA 機器、産業機器などの高電圧からロジック電圧 の生成に最適です。 ■外 形 NJW4160R NJW4160M ■特 徴 ●Pch MOSFET ドライブ 駆動電圧 V+-5.35V(typ.) ●広動作電圧範囲 3V∼35V ●PWM 制御方式 ●広発振周波数 50kHz∼1MHz ●過電流保護機能 ●低電圧誤動作防止回路内蔵 ●スタンバイ機能 ●外形 NJW4160R : VSP8 NJW4160M : DMP8 ■端子配列 1 8 2 7 3 6 4 5 NJW4160R NJW4160M Ver.2012-12-05 ピン配置 1. OUT 2. SI 3. V+ 4. EN 5. IN6. FB 7. CT 8. GND -1- NJW4160 ■ブロック図 + V SI ON/OFF Enable Control EN VIPK Pulse by Pulse Low Frequency Control 5V Reg. OSC Driver Vref OUT 0.8V PWM Comparator Error AMP IN- FB CT GND ■絶対最大定格 (Ta=25°C) 項 目 入力電圧 OUT 端子電圧 EN 端子流入電流 IN-端子電圧 CT 端子電圧 記 号 定 + V VOUT IEN VINVCT 消費電力 PD 動作温度範囲 保存温度範囲 Topr Tstg 格 単 位 +40 V+-6 ∼ V+ 500 +6 +6 (*1) VSP8: 595 (*2) DMP8: 530 (*2) -40∼+85 -40∼+150 V V µA V V mW °C °C (*1): 入力電圧が 6V 以下の時は入力電圧と等しくなります (*2): 基板実装時 114.3mm×76.2mm×1.6mm(2 層 FR-4)で EIA/JEDEC 準拠による ■推奨動作条件 項 目 電源電圧 タイミングキャパシタ 発振周波数 -2- 記 号 最 小 標 準 最 大 単 位 V+ CT fOSC 3 120 50 − − − 35 3,300 1,000 V pF kHz Ver.2012-12-05 NJW4160 ■電気的特性 (V+=12V, EN 端子は REN=200kΩで V+へプルアップ, CT=470pF, Ta=25°C) 項 目 発振器部 発振周波数 充電電流 放電電流 電圧振幅 周波数電源電圧変動 周波数温度変動 発振周波数 （低発振周波数コントロール時） 誤差増幅器部 基準電圧 入力バイアス電流 開ループ利得 利得帯域幅積 出力ソース電流 出力シンク電流 PWM 比較器部 入力スレッシホールド電圧 （FB 端子） 最大デューティサイクル 記 号 fOSC Ichg Idis VOSC fDV fDT fOSC_LOW VB IB AV GB IOM+ IOM- VT_0 VT_50 MAXDUTY 条 CT=470pF V+=3∼35V Ta=-40∼+85°C VIN-=0.3V, VFB=0.7V VFB=1V, VIN-=0.7V VFB=1V, VIN-=0.9V Duty=0%, VIN-=0.6V Duty=50%, VIN-=0.6V VFB=1.2V 電流検出部 電流制限検出電圧 遅延時間 VIPK TDELAY 出力部 出力 H 側 ON 抵抗 出力 L 側 ON 抵抗 出力シンク電流 OUT 端子制限電圧 ROH ROL IOL VOLIM IO= -50mA IO= +50mA OUT 端子=V+-4.8V 低電圧誤動作防止回路部 ON スレッシホールド電圧 OFF スレッシホールド電圧 VT_ON VT_OFF V+= L → H V+= H → L Ver.2012-12-05 件 最小 標準 最大 単位 270 180 180 – – – 300 200 200 0.6 1 5 330 220 220 – – – kHz µA µA V % % – 100 – kHz -1.0% -0.1 – – 50 6 0.8 – 80 1 90 13 +1.0% 0.1 – – 140 20 V µA dB MHz µA mA 0.32 0.63 100 0.4 0.7 – 0.48 0.77 – V V % 95 – 120 100 145 – mV ns – – 20 + V -5.5 3.5 9 30 + V -5.35 7 – 45 + V -5.0 Ω Ω mA V 2.65 2.4 2.8 2.55 2.95 2.7 V V -3- NJW4160 ■電気的特性 (V+=12V, EN 端子は REN=200kΩで V+へプルアップ, CT=470pF, Ta=25°C) 項 目 記 号 イネーブル制御部 ON 制御電圧 OFF 制御電圧 EN 端子オープン時電圧 EN 端子ツェナー電圧 EN 端子ソース電流 EN 端子シンク電流 条 VEN= L → H VEN= H → L VON VOFF VEN_OPEN VZ_EN IEN_SOURCE IEN_SINK 総合特性 消費電流 スタンバイ時消費電流 件 IEN=450µA VEN=0V VEN=4.8V RL=無負荷, VIN-= 0.7V, VFB= 0.7V VEN=0V IDD IDD_STB 最小 標準 最大 単位 1.6 0 1.5 4.8 0.6 – – – 1.8 5.2 2.0 20 VZ_EN 0.5 2.0 – 6.0 40 V V V V µA µA – – 1.1 3.5 1.5 6 mA µA ■アプリケーション回路例 非絶縁降圧形 V IN RSENSE Pow er MOSFET REN CIN1 L CIN2 4 3 2 1 EN V+ SI OUT SBD NJW4160 RNF -4- COUT CFB RFB IN- FB CT GND 5 6 7 8 CNF V OUT R2 R1 CT Ver.2012-12-05 NJW4160 ■特性例 発振周波数対電源電圧特性例 基準電圧対電源電圧特性例 o 305 300 295 0 10 20 30 + 電源電圧 V (V) 0.805 0.8 0.795 0.79 40 (RL=無負荷, VIN-=VFB=0.7V, Ta=25 C) 60 電圧利得 Av (dB) (mA) 1.4 1.2 DD 20 30 + 電源電圧 V (V) + o 消費電流 I 10 40 誤差増幅器部 電圧利得,位相特性例 消費電流対電源電圧特性例 1.6 0 1 0.8 0.6 0.4 45 30 o (V =12V, Gain=40dB, Ta=25 C) Phase Gain 180 135 90 位相 Φ (deg) 290 (Ta=25 C) 0.81 基準電圧 VB (V) 310 発振周波数 fosc (kHz) o (CT=470pF, Ta=25 C) 45 15 0.2 0 0 10 20 30 + 電源電圧 V (V) 40 0 0.1 1 10 100 1000 周波数 f (kHz) 0 10000 EN端子電流対EN端子電圧特性例 (V+=12V, Ta=25oC) EN端子電流 I EN (µA) 30 25 20 15 10 5 VEN_OPEN Sink 0 VZ_EN -5 -10 Source 0 Ver.2012-12-05 1 2 3 4 5 EN端子電圧 VEN (V) 6 -5- NJW4160 ■特性例 発振周波数温度特性例 基準電圧温度特性例 + (V =12V, CT=470pF) (V+=12V) 0.81 320 0.805 基準電圧 VB (V) 発振周波数 f OSC (kHz) 330 310 300 290 0.8 0.795 280 270 -50 -25 0 0.79 -50 -25 25 50 75 100 125 150 o 周囲温度 Ta ( C) (V+=12V) 120 110 100 90 -50 -25 出力H側ON抵抗 ROH (Ω) 7 0 6 V+=3V 5 4 3 V+=12V, 35V 2 1 0 10 8 6 4 2 0 -50 -25 25 50 75 100 125 150 o 周囲温度 Ta ( C) 出力H側ON抵抗温度特性例 (I O=-50mA) 0 -50 -25 -6- OUT端子制限電圧 VOLIM (V) 130 25 50 75 100 125 150 o 周囲温度 Ta ( C) (V+=12V) 12 30 出力L側ON抵抗 ROL (Ω) 電流制限検出電圧 VIPK (mV) 140 25 50 75 100 125 150 o 周囲温度 Ta ( C) OUT端子制限電圧温度特性例 電流制限検出電圧温度特性例 150 0 0 25 50 75 100 125 150 o 周囲温度 Ta ( C) 出力L側ON抵抗温度特性例 (I O=+50mA) 25 20 V+=3V 15 10 5 0 -50 -25 V+=12V, 35V 0 25 50 75 100 125 150 o 周囲温度 Ta ( C) Ver.2012-12-05 NJW4160 ■特性例 イネーブル制御部ON/OFF電圧温度特性例 低電圧誤動作防止回路部温度特性例 ON/OFF電圧 VON/OFF (V) スレッシホールド電圧 2.9 VT_ON 2.8 2.7 V T_OFF 2.6 2.5 2.4 -50 -25 1.4 消費電流 I DD (mA) 1.2 0 消費電流温度特性例 (CT=470pF, RL=無負荷, V =VFB=0.7V) IN- V+=35V V+=12V V+=3V 0.6 0.4 0.2 0 -50 -25 Ver.2012-12-05 0 25 50 75 100 125 150 o 周囲温度 Ta ( C) 1.4 1.2 1 VON 0.8 0.6 VOFF 0.4 0.2 0 -50 -25 25 50 75 100 125 150 o 周囲温度 Ta ( C) 1 0.8 (V+=12V) 1.6 スタンバイ時消費電流 IDD_STB ( µA) (V) 3 6 0 25 50 75 100 125 150 o 周囲温度 Ta ( C) スタンバイ時消費電流温度特性例 (VEN=0V) 5 V+=35V 4 V+=12V 3 2 V+=3V 1 0 -50 -25 0 25 50 75 100 125 150 o 周囲温度 Ta ( C) -7- NJW4160 NJW4160Application Manual 技 術 資 料 ■端子説明 端子番号 -8- 端子名称 1 OUT 2 SI 3 V+ 4 EN 5 IN- 6 FB 7 CT 8 GND 機能 パワーMOSFET を駆動するための出力端子です。 OUT 端子の電圧は、Pch MOSFET のゲートを保護するため、Low レベル時に V+-5.35V typ.でクランプされます。 電流検出を行う端子です。 V+端子-SI 端子間の電位差が 120mV typ.を超えると、過電流検出機能により動作 を制限します。 電源供給端子 NJW4160 の動作・停止を制御する端子です。 High レベルまたはオープンで通常動作、Low レベルでスタンバイモードとなりま す。 出力電圧を検出する端子です。 IN-端子電圧が基準電圧 0.8V typ.となるように出力電圧を抵抗分割して入力しま す。 フィードバック設定端子です。 FB 端子−IN-端子間にフィードバック抵抗・コンデンサを接続します。 タイミングキャパシタを接続して、発振周波数を決める端子です。 発振周波数は、50k∼1MHz の間で設定してください。 接地 Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■各ブロックの機能説明 ●エラーアンプ部 (ER⋅AMP) エラーアンプ部の非反転入力は、0.8V±1%の高精度基準電圧が接続されています。 アンプの反転入力(IN-端子)にコンバータの出力を入力することで、出力電圧 0.8V からのアプリケーション設計を容 易にできます。出力電圧を 0.8V 以上にする場合は、出力電圧を抵抗分割することで設定します。 アンプ部は高利得のゲインを持ち、フィードバック(FB 端子)が外部に出ております。FB 端子−IN-端子間にフィード バック抵抗・コンデンサを設けることが容易なため、各種アプリケーションにおける最適なループ補償を設定できま す。 発振周波数対タイミング容量特性例 o 1000 (V+=12V, Ta=25 C) 発振周波数 fOSC (kHz) ●発振回路部 (OSC) CT 端子-GND 間にコンデンサを接続することで発振周波数を設 定します。 「発振周波数対タイミング容量」 特性例を参考に50kHz ∼1MHz の間で設定してください。 発振回路における三角波は、0.4V∼1.0V の振幅(@ CT=470pF、 参考値)を生成します。 また IN-端子電圧が 0.3V 以下では、低発振周波数にコントロール され、発振周波数を設定値の約 33%で動作します。これによって 過電流保護機能動作時のエネルギー消費を抑えます。 100 10 10 100 1000 タイミング容量 CT (pF) 10000 ●PWM 比較器部 (PWM) エラーアンプと三角波の信号を受け、スイッチングのデューティー比をコントロールします。 PWM 比較器部でエラーアンプと三角波の信号を受け、スイッチングのデューティー比 0∼100%までコントロールし ます。タイミングチャートを図１に示します。 FB pin Voltage OSC Waveform 1.0V 0.4V High OUT pin Low GND 図１ PWM 比較器部と OUT 端子のタイミングチャート Ver.2012-12-05 -9- NJW4160 NJW4160Application Manual 技 術 資 料 ■各ブロックの機能説明（続き） ●ドライバ回路（Driver） ドライバ回路は、トーテムポール形式で構成され、OUT 端子に接続される Pch MOSFET を効率よく駆動します。OUT 端子の電圧は、Pch MOSFET のゲートを保護するため、内部レギュレータによって Low レベル時に V+-5.35V typ.で クランプされます。 （図２ OUT pin 参照） V+ 5V Regulator Pch MOSFETをOFFするための V GS V OUT PWM Comparator Highレベル出力 + V +-5.35V GND Driver Pch MOSFETをONするための Low レベル出力 OFF より ON OFF ON 図２ ドライバ回路と OUT 端子電圧 NJW4160 の電源電圧の低下によって、OUT 端子から出力されるゲート駆動電圧が低下しますが、電源電圧 5V 付近 で内部レギュレータをスルーし、ゲート駆動電圧を確保しています。図３に OUT 端子電圧対電源電圧特性例を示し ます。 MOSFET の最適な駆動能力は、発振周波数と MOSFET のゲート容量によって変化します。 OUT端子電圧対電源電圧特性例 (I O_SINK =0mA, Ta=25oC) OUT端子電圧 V+-V OUT (V) 6 5 4 3 2 1 0 3 4 5 6 + 電源電圧 V (V) 7 8 図３ OUT 端子電圧対電源電圧特性例 - 10 - Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■各ブロックの機能説明（続き） ●電源、GND 端子 (V+, GND) MOSFET の駆動に伴い、周波数に応じた電流が IC に流れます。電源ラインのインピーダンスが高いと電源供給が不 安定になり、IC の性能を十分に引き出せません。V+端子−GND 端子間の近傍にバイパスコンデンサを挿入し、高周 波インピーダンスを下げてください。 ●低電圧誤動作防止(UVLO)回路 電源電圧が低い場合、UVLO 回路によって動作を停止し、電源電圧 2.8V typ.以上で UVLO 回路が解除されて IC の動 作が開始します。電源電圧の立ち上がりと立ち下がりに 250mV typ.のヒステリシス電圧幅を設け、UVLO の解除と動 作のばたつきを防止します。 ●イネーブル機能（Enable Control） EN 端子の電圧によって、NJW4160 の動作を表１のように設定できます。 表 1 EN 端子電圧と NJW4160 の動作状態 EN 端子に NJW4160 の状態 電圧印加する場合 EN 端子の接続例 EN 端子にはツェナーダイオードが内蔵されており、EN 端子電 圧を VZ_EN=5.2V typ.にクランプします。ツェナーダイオードに 流れる電流は 500µA 以下にする必要があります。 V+ 1.6V ∼ VZ_EN* *内部ツェナー電圧 V REN EN Enable Control 500µA 以下 + ON/OFF 5.2V 通常動作 EN 端子をオープンにより、内蔵の電流源と２本のダイオード によって VEN_OPEN=1.8V typ.を生成します。 V EN 端子オープン EN Enable Control + ON/OFF 1.8V を 生成 GND へ接続 V スタンバイモード Ver.2012-12-05 0V ∼ 0.5V EN Enable Control + ON/OFF - 11 - NJW4160 NJW4160Application Manual 技 術 資 料 ■各ブロックの機能説明（続き） ●過電流検出回路 過電流検出回路は、V+端子−SI 端子間の電位差が 120mV typ.以上になると、スイッチングの出力を停止します。 V+端子−SI 端子間に電流検出抵抗 Rsc を挿入し、スイッチング電流を検出してください。 過電流検出動作時のタイミングチャートを図４に示します。 過電流検出が行われると、次のパルスまでスイッチング出力は Low レベルを維持します。パルス毎に過電流保 護を行うため、過電流の異常状態から回復にともない、スイッチングレギュレータの出力電圧を自動的に復帰させる ことができます。 また IN-端子電圧が 0.3V 以下になると、低発振周波数にコントロールされ、発振周波数を設定値の約 33%で動作し、 エネルギーの消費を抑えます。 FB pin Voltage OSC Waveform High OUT pin Low GND Rsc Sense V IPK 0 定常状態 過電流検出 定常状態 図４ 過電流検出動作時のタイミングチャート 電流波形には、MOSFET、インダクタなどの寄生成分の影響による高周波ノイズが重畳しており、過電流検出機能の 誤動作の原因となります。そのためアプリケーションによっては、電流検出抵抗 RSENSE と SI 端子の間に RC のロー パスフィルタを必要とする場合があります。フィルタは、スパイク幅 T と同等の時定数(T≤ RS1 × CS1)を目安に調整 してください。 RSENSE スパイクノイズ フィルタ回路 CS1 V+ RS1 SI OUT T Pulse by Pulseへ 電流波形例 V IPK 電流検出回路 図５ 電流波形とフィルタ回路 - 12 - Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■アプリケーション情報 ●インダクタ 電流値 ピーク電流 Ipk インダクタには大電流が流れるため、飽和しない電 流能力を持たせる必要があります。 インダクタ ①連続モード L 値を小さくするとインダクタのサイズも小さくな 電流 ΔIL ります。しかし、ピーク電流が大きくなり効率が悪 化します。 ②臨界モード 反面、L 値が大きくなると、スイッチング時のピー ③断続モード 0 ク電流は低下します。よって変換効率の改善、出力 リップル電圧の低下につながります。あるレベル以 tON tOFF 上では、インダクタンスの巻数増加により、抵抗成 周波数 fOSC 分による損失（銅損）が大きくなります。 図６ インダクタ電流の状態偏移 理想的には、インダクタンス電流が連続モードになる様にＬ値を設定します。しかし負荷電流が小さくなる程、①連 続モード → ②臨界モード → ③断続モードと電流波形が変化（図６）していきます。 断続モードにおいては、出力電流に対するピーク電流が大きくなり、変換効率が低下しやすくなります。場合によっ ては L 値を大きくし、連続モードの維持できる負荷電流領域を広げます。 ●キャッチ・ダイオード パワーMOSFET が OFF サイクルの時は、インダクタに蓄えられた電力がキャッチ・ダイオードを経由して出力コン デンサに流れます。そのためダイオードにはサイクル毎に、負荷電流に応じた電流が流れます。ダイオードの順方向 飽和電圧と電流の積が電力損失となるため、順方向飽和電圧の低い SBD (Schottky Barrier Diode)が最適です。 また SBD は、逆回復時間が短い特徴を併せて持っています。逆回復時間が長くなると、スイッチングトランジスタ が OFF から ON サイクルに移行した時、貫通電流が流れてしまいます。この電流によって効率の低下、ノイズの発 生等に影響を及ぼす可能性が有ります。 ●スイッチング素子 スイッチング素子には、スイッチング用途に指定された Pch MOSFET を使用します。 NJW4160 の OUT 端子電圧は V+-5.35V typ.で制限されるため、MOSFET のゲート・ソース間電圧は 5V 以下で十分 にドレイン・ソース間 ON 抵抗が小さくなるものを選びます。 NJW4160 の電源電圧が低くなると、OUT 端子から出力されるゲート駆動電圧も低下するため、入力電圧範囲に応じ て MOSFET の仕様を決定してください。 （ドライバ回路参照） ゲート容量が大きいのは効率を低下させる要因につながります。ゲート容量への充放電により、スイッチングの立ち 上がり／立ち下がり時間が遅れ、スイッチング損失が発生します。 また、ゲート容量のチャージ/ディスチャージには急激な電流変化を伴うため、寄生インダクタンス成分等によりスパ イクノイズが出ることがあります。ゲート容量が小さい場合は、OUT 端子−ゲート間に抵抗を挿入し適度に電流を制 限してください。抵抗が大きすぎると波形がなまってしまい効率が低下するため、実機評価のうえ最適値を決定して ください。 Ver.2012-12-05 - 13 - NJW4160 NJW4160Application Manual 技 術 資 料 ■アプリケーション情報（続き） ●入力コンデンサ スイッチングレギュレータの入力部には、周波数に応じた過渡的な電流が流れます。電源回路に供給される電源イン ピーダンスが大きいと入力電圧の変動につながり、NJW4160 の性能を十分に引き出せません。よって入力コンデン サは、できる限り MOSFET の近くに挿入してください。 ●出力コンデンサ 出力コンデンサは、インダクタンスからの電力を蓄え、出力への供給電圧を安定させる役割をします。 出力コンデンサの選定には、ESR(等価直列抵抗：Equivalent Series Resistance)の特性、リップル電流、耐圧を考慮 に入れる必要が有ります。 また周囲温度によっては、コンデンサの容量低下、ESR の増加（低温時） 、寿命（高温時）へ影響を与えます。出力 コンデンサの定格には、十分なディレーティングを持たせるのが望ましい使い方です。 出力コンデンサの ESR 特性は、 出力リップルノイズへ大きな影響を与えます。 低 ESR タイプのコンデンサであれば、 更にリップル電圧を下げることが出来ます。セラミックコンデンサを使用する場合は、コンデンサへの直流電圧印加 によって容量が低下するため注意が必要です。 - 14 - Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■アプリケーション情報（続き） ●基板レイアウト スイッチングレギュレータは、インダクタの充放電によって出力へ電力供給を行います。発振周波数に応じて電流が 流れるため、基板のレイアウトは重要な項目です。大電流の流れるラインは太く、短くし、ループ面積を最小限にし てください。図７に降圧回路における電流ループを示します。 SW V IN CIN SW L COUT SBD V IN CIN L COUT SBD NJW4160 NJW4160 (a) 降圧回路 SW ON 状態 (b) 降圧回路 SW OFF 状態 図７ 降圧回路における電流ループ GND ラインは、パワー系と信号系を分離した上で１点アースをとるのが望ましい接続です。 また電圧検出のフィードバックラインは、できるだけインダクタンスから離します。本ラインはインピーダンスが高 いため、インダクタンスからの漏れ磁束でノイズの影響を避けるように配線します。 図８に降圧回路での配線例を示します。 SW V IN CIN L V OUT SBD COUT RL（負荷） OUT （バイパス用） V+ RFB NJW4160 CT CT CFB INR2 GND R1 負荷近傍で電圧を検出し、 電圧降下が負荷へ影響を与え ないように配慮する。 ICのインピーダンスが高いため、 信号系の GNDを パワー系と分離する。 電圧検出抵抗 R1,R2はできるだけ ICの近くに配置する。 図８ 降圧回路での配線例 Ver.2012-12-05 - 15 - NJW4160 NJW4160Application Manual 技 術 資 料 ■パッケージパワーの計算 周囲温度が高い条件下で使用する場合は、IC の消費電力に対してディレーティングを持たせる必要があります。 自己消費電力の他に、スイッチング素子を駆動するために発生する電力量も考慮しなければいけません。 IC の電源電圧 IC の自己消費電 発振周波数 ON 時間 ゲート電荷量 とします。 ：V+ ：IDD ：fosc ：ton ：Qg MOS FET はゲートがハイインピーダンスの特徴を持ちますが、ゲートの容量成分を充放電する必要があり、スイ ッチング周波数が速くなるほど消費電力が大きくなります。IC の消費電力 PD は、次のように求められます。 PD = (V+ × IDD) + (V+ × Qg × fosc) [W] 求めた消費電力 PD に対して温度ディレーティングを考慮します。 消費電力対周囲温度特性例（図９）を参考に、定格内に収まるか確認してください。 VSP8 Package Power Dissipation vs. Ambient Temperature DMP8 Package Power Dissipation vs. Ambient Temperature o At on 4 layer PC Board At on 2 layer PC Board 800 D Power Dissipation P (mW) At on 4 layer PC Board At on 2 layer PC Board 800 (Tj= ~150 C) 1000 D Power Dissipation P (mW) o (Tj= ~150 C) 1000 600 400 200 0 600 400 200 0 0 25 50 75 100 125 150 o Ambient Temperature Ta ( C) 0 25 50 75 100 125 150 o Ambient Temperature Ta ( C) 基板実装時 114.3mm×76.2mm×1.6mm(2 層 FR-4)で EIA/JEDEC 準拠による 基板実装時 114.3mm×76.2mm×1.6mm(4 層 FR-4)で EIA/JEDEC 準拠による （４層基板内箔：74.2×74.2mm） 図９ 消費電力対周囲温度特性例 - 16 - Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■アプリケーション設計例 ●降圧アプリケーション仕様 入力電圧 ：VIN=12V 出力電圧 ：VOUT=5V 出力電流 ：IOUT=3A 発振周波数 ：fosc=300kHz 出力リップル電圧 ：Vripple(P-P)=20mV 以下 RSENSE 0.03Ω V IN=12V CIN1 10µF/25V REN 200kΩ Pow er MOSFET L 10µH/4A CIN2 0.1µF/50V 4 3 2 1 EN V+ SI OUT IN- FB CT GND 5 6 7 8 RNF 15kΩ Ver.2012-12-05 CNF 1,000pF CFB 220pF SBD NJW4160 V OUT =5V COUT 10µF/6.5V RFB 0Ω R2 27kΩ R1 5.1kΩ CT 470pF - 17 - NJW4160 NJW4160Application Manual 技 術 資 料 ■アプリケーション設計例（続き） ●発振周波数の設定 「発振周波数対タイミングキャパシタ特性例」より、 fosc=300kHz のとき、CT=470 [pF], t=3.33[µs]となります。 ピーク電流 Ipk インダクタ電流 ΔIL 降圧回路のデューティー比は、 出力電流 IOUT + VF V 5 + 0.4 × 100 = × 100 = 45 [%] Duty = OUT 12 V IN より、tON=1.50 [µs], tOFF=1.83 [µs]で動作します。 0 周期 t 周波数 fOSC=1/t tON tOFF 図１０ インダクタ電流波形 ●インダクタの決定 本アプリケーションでは、インダクタ・リップル電流を、出力電流の 34%として設計します。 リップル電流をΔIL とすると、 ΔIL = 0.34 × IOUT = 0.34 × 3 = 1.02 [A] インダクタンス L を求めます。 L= V IN − V DS − RON − VOUT 12 − 0.2 − 5 × t ON = × 1.5µ = 10 [ µH ] ∆I L 1.02 但し、VDS-RON：MOSFET の ON 抵抗による電圧低下分 インダクタンス L は、理論上の値であり、アプリケーションの仕様、部品等によって最適な値は異なりますので、最 終的には実機で微調整を行います。 定常動作時のピーク電流 Ipk を求めます。 Ipk = I OUT + ∆I L 1.02 = 3+ = 3.51 [ A] 2 2 インダクタンスに流せる電流は、スイッチング時のピーク電流に対して十分な余裕を持たせます。 アプリケーション回路では、10µH/4A を使用します。 ●過電流検出の設定 スイッチング時のピーク電流Ipkに対して過電流設定を行います。本アプリケーション例では、Ipk=4A付近に制限電 流値ILIMITを設定します。 ILIMIT = VIPK / RSC = 120mV / 30mΩ =4 [A] SI 端子での過電流検出から OUT 端子が停止するまでの応答時間により、リミット値は若干増加します。 I LIMIT _ DELAY = I LIMIT + - 18 - VIN 12 × TDELAY = 4.0 + × 100n = 4.12 [ A] L 10µ Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■アプリケーション設計例（続き） ●入力コンデンサの決定 入力コンデンサは、電源の入力に当たる部分であり、電源のインピーダンスを十分に下げる必要があります。コンデ ンサの選定には、容量よりも入力リップル電流とコンデンサ耐圧に重点をおいて決定します。 入力実効電流は、下記計算式で表せます。 I RMS = I OUT × VOUT × (V IN − VOUT ) V IN [ A] 上記計算式は、VIN=2×VOUT 時が最大になり、その時の結果は、IRMS=IOUT(MAX)÷2 です。 入力コンデンサの選定は、アプリケーションで評価の上、十分なマージンを持った物をご使用ください。 ●出力コンデンサの決定 出力コンデンサは、出力のリップルノイズを決める重要な部品です。 出力コンデンサは、ESR、リップル電流、コンデンサ耐圧に重点をおいて決定します。 出力リップル電圧は、下記計算式で表せます。 ESR = Vripple ( p − p ) ∆I L また出力容量の選定には、十分なリップル電流を許容できる物を選びます。 コンデンサに流れるリップル電流の実効値(Irms)は、 I rms = ∆I L 2 3 = 1.02 2 3 = 294 [mArms ] となります。 ここでは十分なマージンをふまえて、上記スペックを満たせるコンデンサを使用します。アプリケーション回路では、 セラミックコンデンサ COUT=10µF/6.3V を使用します。 ●出力電圧の設定 出力電圧 VOUT は、R1,R2 の抵抗比で決まります。R1,R2 に流れる電流は、Error AMP に流れるバイアス電流を無視 できるような値とします。 ⎛ 27k ⎞ ⎛ R2 ⎞ VOUT = ⎜ + 1⎟ × 0.8 = 5.04 [V ] + 1⎟ × V B = ⎜ ⎝ 5.1k ⎠ ⎝ R1 ⎠ Ver.2012-12-05 - 19 - NJW4160 NJW4160Application Manual 技 術 資 料 ポールとゼロの特性を図１１に示します。 ポール：ゲインは-20dB/dec の傾きをもち、位相は-90°シフトします。 ゼロ：ゲインは+20dB/dec の傾きをもち、位相は+90°シフトします。 Gain -20dB/dec Phase 0° -45° -90° fP/10 fP 10fP Frequency ポール +20dB/dec Zero Gain ●フィードバックと安定性 フィードバックループは、ループゲインが 0dB となる点において、開ルー プの位相シフトを-180°未満にする事が基本です。さらに負荷変動時のリ ンギングや発振耐性を考えると、位相余裕を確保したループ特性が重要で す。NJW4160 ではフィードバック回路が任意に設計できるため、ループ 補償に重要なポールとゼロの配置を最適化する事が可能です。 Pole +90° Phase ■補償の設計例 スイッチングレギュレータは、安定した出力を得るためにフィードバック 回路を必要とします。インダクタンスや出力コンデンサ等によって、アプ リケーションの周波数特性が変化するので、安定動作に必要な位相を確保 しつつ、最大の帯域が得られる補償定数が理想的です。 これらの補償定数は、実機調整も大きな役割を果たします。最終的にはア プリケーション仕様を考慮して、測定しながら定数を選定してください。 +45° 0° fZ/10 ポールとなる要因の数を n とすれば、ゲイン・位相の変化も n 倍になりま す。ゼロにおいても同様です。ポールとゼロは相反の関係にあるため、そ れぞれの要因が１つずつあれば、打ち消し合うことになります。 fZ 10fZ Frequency ゼロ 図１１ ポールとゼロの特性 ●補償回路の構成 VIN LC Gain Driver L VOUT RESR CFB R2 COUT ER⋅AMP RFB Vref =0.8V PWM IN- FB R1 CNF RNF C1(option) 図１２ 補償回路の構成 - 20 - Ver.2012-12-05 NJW4160 ApplicationNJW4160 Manual 技 術 資 料 ■補償の設計例（続き） ●インダクタンスと出力コンデンサによるポールとゼロ インダクタンスと出力コンデンサによってダブルポール fP(LC)を発生させます。同時に出力コンデンサと ESR によっ てシングルゼロ fZ(ESR)が生成されます。それぞれのポールとゼロは、次の式によって表すことができます。 f Z(ESR ) = 1 fP(LC ) = 2πC OUTR ESR 1 2π LC OUT 出力コンデンサの ESR が大きい場合、fZ(ESR)が fP(LC)の近傍に位置します。この様なアプリケーションでは、ゼロ fZ(ESR) がダブルポール fP(LC)を補償する形となり安定性を確保しやすい傾向があります。 しかし出力コンデンサのESR が小さい場合、 fZ(ESR)は高域に移行しfP(LC)によって位相が-180°シフトしてしまいます。 NJW4160 の補償回路では、fZ1 と fZ2 のゼロを用いて補償することが可能です。 ●エラーアンプによるポールとゼロ エラーアンプで形成されるシングルポール・ゼロは 次の式によって求められます。 ゼロ fZ1 = fZ 2 1 2πCNFRNF 1 = 2πCFBR2 ポール 1 fP1 = ⎛ R1 R2 ⎞ 2πCNF A V ⎜ ⎟ ⎝ R1 + R2 ⎠ （Av：アンプの開ループ利得=80dB） fP 2 = Gain (dB) Double pole LC Gain -40dB/dec Loop Gain -20dB/dec 0dB 周波数 ※ゼロによる ゲインの上昇 1 R1 R2 ⎞ ⎛ 2πC FB ⎜ R FB + ⎟ R 1 + R2 ⎠ ⎝ 1 fP 3 = 2πC1 R NF （Option） fZ1、fZ2 は、fP(LC)の両側に配置します。 インダクタンス、出力コンデンサのばらつきがあるため、 fP(LC)×0.5 倍∼0.9 倍 fP(LC)×1.1 倍∼2.0 倍 を目安にそれぞれを設定します。 Compensation Gain fP1 fZ1 or fZ2 fP(LC) fP2 fP3 fZ(ESR) 図１３ ループゲイン例 fZ1、fZ2 を fP(LC)よりも低い位置に配置する方法もあります。位相のシフト量が増してゲインも高くなる傾向を持つこと から、応答性の向上が期待できます。しかし高周波での位相余裕が不足しやすい傾向があるので注意が必要です。 fP1 はエラーアンプのミラー効果によって、 低周波領域にポールを作ります。 fP1 が低くなるほど安定性は向上しますが、 周波数特性が伸びず、応答性に影響を与えます。fP1 は、fP(LC) の周波数利得=20dB を目安に設定します。 エラーアンプの開ループ利得=80dB とすると、fP1 < fP(LC)÷103 (=60dB) を目安に設計します。 数 100kHz 以上では様々なポールが生じるため、ループゲインの 0dB 周波数は発振周波数の 1/5∼1/10 を上限に設定 します。高周波領域にある fZ(ESR) が影響して、ループゲインを発生させる場合があります（図１３ Loop Gain ※参 照） 。fP2、fP3 を用いて高周波領域でのループゲインを十分に下げるよう、実機で調整を行ってください。 Ver.2012-12-05 - 21 - NJW4160 MEMO ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 - 22 - Ver.2012-12-05