NJU26123 TV用 用デジタル シグナル プロセッサ ■ 概要 ■外形 NJU26123は24ビットDSPコアを持つデジタル シグナル プロセッサで、NJRC オリジナルサウンドエンハンスメント、リップシンク用ディレイ、10BandPEQ、 HPF/LPF(FIR Filter)、DRC、トーンコントロール、ソフトクリッパ機能等を搭載してい ます。 TV、ミニコンポ、ラジカセ、スピーカーシステムなどの各種オーディオ機器に最適 です。 NJU26123V ■ 特徴 ◆ ソフトウェア NJRC オリジナルサウンドエンハンスメント(3D サウンド機能、Dialogue Boost、Bass Enhance) リップシンク用ディレイ ( fs=48kHz : Max. 36msec、fs=44.1kHz : Max. 39msec、fs=32kHz : Max. 54msec ) 10Band PEQ HPF/LPF (FIR Filter) DRC (Dynamic Range Compression) ： 2 帯域独立動作 トーンコントロール ソフトクリッパ機能 マスターボリューム ウォッチドッククロック出力 ◆ ハードウェア 24 ビット固定小数点デジタルシグナルプロセッサ 外部クロック周波数 ： 通常動作時 12.288MHz PLL 内蔵 デジタルオーディオインターフェース： 入力 3 ポート、 出力 3 ポート デジタルオーディオフォーマット ： I2S 24bit、左詰め、右詰め 対応、 BCK : 32fs/64fs マスター／スレーブ対応 - マスター時、MCK ： 384fs @32kHz / 256fs @48kHz ホストインターフェース ： I2C バスインターフェ－ス(Fast-mode/400kbps) 電源電圧 ： 3.3V 入力専用端子許容電圧 ： 5V トレラント パッケージ ： SSOP24 (鉛フリー対応) Ver.2008-04-11 -1- NJU26123 ■ NJU26123 ブロック図 ブロック図 24Bit Fixed-point DSP Core SCL SDI0-2 2 I C INTERFACE SDA 24Bit x 24Bit MULTIPLIER RESETb MCK CLKOUT SDO0-2 PROGRAM CONTROL ALU BCK SERIAL AUDIO INTERFACE LR TIMING GENERATOR / PLL CLK ADDRESS GENERATION UNIT SLAVEb Internal Pow er (1.8V) Built-in LDO VREGO External Low -ESR Capacitors Required WDC DATA RAM FIRMWARE ROM GPIO INTERFACE PROC AD1 1.8V level terminal 図1 NJU26123 ハードウェアブロック図 ハードウェアブロック図 -2- Ver.2008-04-11 NJU26123 ■ 機能ブロック 機能ブロック SDI0 NJRC Original Sound Enhancement SDI1 Input Trimmer Delay PEQ Tone Control SW1 SDI2 SW2 EXEC Volume & L/R Trimmer SW4 (DRC enable / disable) HPF SW DRC(HPF) SW EXEC Output SW LPF DRC(LPF) HPF Output DRC Mixer SW SW PROC Output LPF Output SW SW3 (DRC XOVER enable / disable) C/SW Mixer SDO0 SDO0 EXEC Output C/SW Output SDO0 Clipper (L/R) SW5 HPF Output LPF Output SDO0/1/2 Source Select SDO1 Master Volume & Channel Trimmer SDO1 SDO1 Clipper (R) SW6 PROC Output C/SW Output SDO2 SDO2 SDO2 図2 NJU26123機能 機能ブロック 機能ブロック図 ブロック図 Ver.2008-04-11 -3- NJU26123 ■ 端子配列 RESETb 1 24 TEST LR 2 23 SCL BCK 3 22 SDA SDI2 4 21 SDO2 SDI1 5 20 SDO1 SDI0 6 19 SDO0 MCK 7 18 WDC VDD 8 17 PROC VSS 9 16 AD1 STBYb 10 15 SLAVEb VSS 11 14 CLK VREGO 12 13 CLKOUT NJU26123 SSOP24 図3 端子配列 ■ 端子説明 表1 端子説明 No. 1 2 3 4 5 6 7 8 9 10 11 12 端子名 RESETb LR BCK SDI2 SDI1 SDI0 MCK VDD VSS STBYb VSS VREGO I/O I I/O I/O I I I I/O － － I － PI 機能 リセット(RESETb=“0”でリセット) LR クロック入出力 ビットクロック入出力 音声データ入力 2 L/R 音声データ入力 1 L/R 音声データ入力 0 L/R マスタークロック入出力 内部電源 +3.3V 内部電源 GND 内蔵電源テスト端子(VDD 接続) 内部電源 GND 内蔵電源バイパス端子 No. 13 14 15 16 17 18 19 20 21 22 23 24 端子名 CLKOUT CLK SLAVEb AD1 PROC WDC SDO0 SDO1 SDO2 SDA SCL TEST I/O O I I I I OD O O O OD I I 機能 オシレータ出力 クロック入力 強制スレーブ選択 I2C アドレス リセット後動作選択 ウォッチドッグタイマ用クロック 音声データ出力 0 L/R 音声データ出力 1 L/R 音声データ出力 2 L/R I2C I/O I2C クロック テスト端子(VSS 接続) * I :入力、O :出力、I/O:双方向、OD:オープンドレイン入出力、PI:内蔵電源バイパス No.16,17pin は入力端子、No.18pin はプルアップ抵抗付きオープンドレイン端子として使用しますが、出荷試験時に入出力端子と して使用しています。No.16,17pin は、保護のため 3.3kΩ程度の抵抗を介して VDD または VSS に接続することをお勧めします。 No.18pin は、ウォッチドッグタイマ用クロック機能の未使用時もオープンまたはプルアップして使用します。 No.12pin は内蔵電源バイパス端子です。通常、No.11pin との間、端子のすぐ直近に、4.7μＦと 0.01μF 程度の低 ESR コンデン サをパラレルに接続してください。内蔵電源は NJU26123 動作のためだけに使用されます。本端子を短絡させたり、電流を取り出し たり、他の電源を接続しないでください。 プルアップ、および、プルダウンの付いていない端子をオープンにしないでください。 -4- Ver.2008-04-11 NJU26123 ■ 絶対最大定格 （以降、 以降、特に断り無き場合、 場合、全ての電気的特性 ての電気的特性・ 電気的特性・定格において 定格において、 において、VSS= 0V と定義し 定義し、この電位 この電位を 電位を GND 電位と 電位と規定します。 します。） 表 2 絶対最大定格 ( Ta=25°°C ) 項目 電源電圧 * 内蔵電源バイパス端子電圧 * In I/O, OD 端子電圧 * 記号 定格 VDD -0.3 ～ 4.2 VREGO -0.3 ～ 2.3 Vx(IN) -0.3 ～ 5.5 (VDD≧3.0V) -0.3 ～ 4.2 (VDD＜3.0V) Vx(I/O) , Vx(OD) Out Vx(OUT) CLK Vx(CLK) CLKOUT 単位 V -0.3 ～ 4.2 Vx(CLKOUT) 許容損失 PD 565 mW 動作温度範囲 TOPR -40 ～ 85 °C 保存温度 TSTR -40 ～ 125 °C * 絶対最大定格を超えてLSIを使用した場合、LSIの永久破壊となることがあります。また、通常動作では電気的特性の条件で使用 することが望ましく、この条件を超えるとLSIの誤動作の原因になると共に、LSIの信頼性に悪影響を及ぼすことがあります。 ： 8 pin * VDD ： 12 pin * VREGO ： 1, 4～6, 10, 15, 23, 24 pin * Vx(IN) ： 22 pin * Vx(OD) ： 2, 3, 7, 16, 17, 18 pin * Vx(I/O) ： 19～21 pin * Vx(OUT) ： 14pin * Vx(CLK) * Vx(CLKOUT) ： 13pin VDD VDD(1.8V) CLK CLKOUT VDD VDD(1.8V) PAD RPD VSS VSS CLK / CLKOUT 端子 (No.13, 14 pin) 入力端子,入出力端子 ( 入力部 ) ( No.1～7, 22, 23pin ) (RPU 付: 18pin , RPD 付: 15～17, 24pin ) VDD VDD RPU PAD PAD Output Disable VSS VSS 出力端子, 入出力端子 ( 出力部 ) ( No.2, 3, 7, 16, 17, 19, 20, 21pin ) ( No.18pin は RPU 付オープンドレイン出力 ) ( No.22pin はオープンドレイン出力 ) STBYb 端子 (No.10 pin) 図 4 NJU26123 入出力等価回路図 Ver.2008-04-11 -5- NJU26123 ■ 電気的特性 （ VDD=3.3V, fOSC=12.288MHz, Ta=25°°C ） 表 3 電気的特性 項目 記号 条件 Min. Typ. Max. 単位 動作電圧範囲 VDD VDD 端子 3.0 3.3 3.6 V 消費電流 IDD 無負荷時 - 20 35 mA High レベル入力電圧 VIH VDD x 0.7 - Low レベル入力電圧 VIL 0 - VDD x 0.3 VDD *1 V High レベル出力電圧 *2 VOH IOH=-1mA VDD x 0.8 - VDD VOL IOL=1mA 0 - VDD x 0.2 -10 - 10 -120 - 10 IIN(PD) -10 - 120 入力クロック周波数 fOSC 10 12.288 13 MHz 入力クロックジッター耐量 *4 fJIT(CC) 0 - ±3.0 ns クロックデューティー比 rEC 45 50 55 % Low レベル出力電圧 IIN 端子リーク電流 *3 IIN(PU) VIN = VSS ～ VDD CLK, MCK 端子 *5 µA *1 VDD 電圧は電気的特性の範囲内で使用してください。VDD の投入は単調増加とし、VDD を規程の電圧まで立ち上げた後、電気的 特性を下回る電圧に落とさないでください。電源を切断し、再度投入する場合は必ず GND レベルまで一度 VDD を低下させた後、投入 しなおしてください。 *2 CLK 端子を除く入力端子・入出力端子・オープンドレイン端子は VDD 定格印可時に限り、5V トレラントです。 *3 オープンドレイン出力端子(18pin)、オープンドレイン入出力端子(22pin)を除きます。 *4 I IN(PU) : 18pin, I IN(PD) : 15～17, 24pin. プルアップ、および、プルダウンの付いていない端子をオープンにしないでください。 *5 ジッターとは、隣接サイクル間ジッター：Cycle-to-cycle period jitter (JEDEC JESD65)を示します。 *6 入力クロックのジッターfJIT(CC)を含めて fOSC の範囲に入るようにクロックを供給します。NJU26123 をサンプリングレ ート 48kHz 時において、実現可能な最大の組み合わせ条件で使用するためには、12.288MHz のクロックが必要で す。 -6- Ver.2008-04-11 NJU26123 1. 電源 ・ 入力／ 入力／入出力端子 ・ クロック信号 クロック信号 ・ リセット信号 リセット信号 1.1 電源 NJU26123 の VDD 端子･GND 端子は確実に接続して下さい。また、電源端子と GND 間には、デカップリングコンデンサを 入れて下さい。 VDD 電圧は電気的特性の範囲内で使用してください。VDD の投入は単調増加とし、VDD を規程の電圧まで立ち上げた後、電気 的特性を下回る電圧に落とさないでください。電源を切断し、再度投入する場合は必ず GND レベルまで一度 VDD を低下させ た後、投入しなおしてください。 NJU26123 は、内部ロジックのために内蔵電源(LDO)を搭載しており、内部で 1.8V(±10%)を生成します。VREGO 端子はこ のレギュレータのバイパス端子です。VREGO 端子(12pin)と GND 端子(11pin)との間、端子の直近に、4.7μF と 0.01μF 程 度の低 ESR コンデンサをパラレルに接続してください。 内蔵電源は、NJU26123 動作のためだけに使用してください。短絡させたり、電流を取り出したり、他の電源と接続したりし ないでください。 1.2 入力／ 入力／入出力端子 NJU26123 の入力端子(AD1, PROC, RESETb, SDI0, SDI1, SDI2, STBYb, SLAVEb, SCL, TEST の各端子)、入出力端 子(LR, BCK, MCK の各端子)、オープンドレイン入出力端子(SDA 端子)は、（CLK 端子を除き） VDD が規定の電圧で投入さ れている場合に限り、5V トレラントになります。 1.3 クロック信号 クロック信号 NJU26123 の動作には、独立したクロックが必要です。通常は、使用する最も高いサンプリング周波数(Fs)の 256 倍のクロ ックを CLK 端子に供給します。 （例：Fs=48kHz CLK=12.288MHz ） また、CLK/CLKOUT 端子間に水晶振動子等を接続し、発振させることも可能です。設計した基板に応じた外部定数を設定 して下さい。CLK/CLKOUT 端子は 5V トレラントではありませんので、電圧レベルに注意してください。 SLAVEb 端子を”L”に固定している場合に限り、MCK 端子よりクロックを供給することができます。CLK 端子と MCK 端子の OR 信号を内部に供給しますので、使用しない側のクロック入力端子は”L”に固定してください。 注意 ： NJU26123 は Fs の 256 倍のクロックに合わせた DSP マスターモード用の分周回路を搭載しています。DSP マスターモ ード状態で 256 倍以外のクロックを使用する場合、DSP マスターモードの分周周波数が変りますので注意してお使い下さ い。水晶振動子等を使用する際は、十分検討して接続する定数などを決定して下さい。 Ver.2008-04-11 -7- NJU26123 1.4 リセット信号 リセット信号 NJU26123 のリセットには、RESETb を一旦 ”L” レベルにし、その後、”H” レベルにすることで行います。VDD 投入後、 VREGO 端子電位が 1.8V(±10%)まで上がり、水晶発振が安定した後（発振器から入力する場合は供給を開始した後）、少な くとも tRESETb 期間 ”L” レベルを維持して下さい。（図 5） RESETb 端子を”H”にした後(リセット解除後)、NJU26123 は 10msec 以内にホストインターフェースの内部ハードウェア設 定を終了し、通信可能な状態になります。そのため、内部ハードウェアの設定が完了するまではホストインターフェースに よる通信はできません。 VDD tVREGO VREGO CLK 発振不安定 発振安定 tRESETb RESETb 図 5 リセットタイミング 表 4 リセット時間 リセット時間 Symbol tVREGO tRESETb Time ≧10msec ≧1.0msec 注意 ： 動作中は、クロックの供給を停止しないでください。NJU26123 は内部に PLL 回路を搭載していますが、クロックの供給を 停止した場合、PLL 回路が正常なクロックを内部に送ることができなくなり、NJU26123 は正常に動作しません。 動作中にクロックを停止させた場合、クロック周波数を変更した場合、もしくはリセットを再度かける場合、CLK 端子に正常 なクロックを入れながら、tRESETb の期間RESETb端子を”L”レベルに維持して（表4）、リセットをかけて下さい。その後、初期 設定からやり直して下さい。 -8- Ver.2008-04-11 NJU26123 2. デジタルオーディオクロック デジタルオーディオデータは、デジタルオーディオシステム間を同期して転送する必要があります。そのため、システム 内の 1 つのデバイスが基準となる転送クロックを発生し、その他のデバイスは転送クロックに従うよう設定されます。転送ク ロックを発生するデバイスをマスターデバイスと呼び、この転送クロックに従うデバイスをスレーブデバイスと呼びます。 NJU26123 は、通常の用途ではスレーブデバイス(本仕様書では DSP スレーブモードと呼びます)として機能しますが、 SLAVEb が”H”の状態で内部ファームウェアの設定をマスターモードに設定することで、マスターデバイスとして使用するこ とも可能です。DSP スレーブモードの場合は、BCK, LR 端子に入力されたクロックを、DSP マスターモードの場合は、BCK, LR 端子から出力されたクロックを、NJU26123 のデジタルオーディオデータ転送に使用します。 2.1 オーディオクロック デジタルオーディオデータ転送には、次の 3 種類のクロックが必要になります。 ① LR クロック（端子名：LR）は、シリアルデータ転送で必要になります。デジタルオーディオ信号のサンプリング周波数と 同じです。 ② ビットクロック（端子名：BCK）は、シリアルデータ転送で必要になります。LR クロックの倍数になります。 ③ マスタークロック（端子名：MCK）は、A/D、D/A コンバータなどで必要になります。LR クロックの倍数になります。また、 シリアルデータ転送とは関係ありません。 MCK 端子は、SLAVEb=”H”の場合にのみ出力になり、リセット解除後、CLK 端子への入力クロックのバッファ出力になりま す。ファームウェアのコマンドによって停止も可能です。 MCK 端子は、SLAVEb=”L”の場合、NJU26123 の動作クロック入力端子になります。動作中の SLAVEb 端子の論理切り 替え動作は保障できません。システム上 SLAVEb 端子の設定変更が必要な場合は、その都度 NJU26123 をリセットしてく ださい。 表 5 SLAVEb, BCK, LR, MCK 各端子と 各端子と動作モード 動作モード関係 モード関係 SLAVEb 端子状態 および、ファームウェア設定 SLAVEb=”L” ファームウェア設定：無関係 SLAVEb=”H” ファームウェア設定：Slave SLAVEb=”H” ファームウェア設定：Master LR 端子 BCK 端子 LR クロック入力 DSP スレーブ動作 ビットクロック入力 DSP スレーブ動作 LR クロック出力 DSP マスター動作 ビットクロック出力 DSP マスター動作 MCK 端子 NJU26123 動作クロック入力 (CLK 端子との OR 入力) マスタークロック出力 (CLK 端子のバッファ出力) NJU26123 は最高サンプリング周波数の 256 倍(サンプリングレート 48kHz で 12.288MHz)で使用する場合、NJU26123 は DSP マスターモードとして、サンプリングレートの 1 倍、2/3 倍の LR クロックと、それぞれに対する 32 倍、64 倍のビット クロックを出力することができます。 Ver.2008-04-11 -9- NJU26123 表 6 対応可能な 対応可能な入力クロック 入力クロック（ クロック（スレーブモード） スレーブモード） モード DSP スレーブ クロック信号 LR BCK (32fs) BCK (64fs) MCK (SLAVEb=”L”) MCK (SLAVEb=”H”) 倍レート周波数 1fs 32fs 64fs 32kHz 32kHz 1.024MHz 2.048MHz 44.1kHz 44.1kHz 1.4112MHz 2.822MHz 48kHz 48kHz 1.536MHz 3.072MHz (入力端子:CLK 端子との OR で NJU26123 動作クロック生成に使用) (CLK 端子のバッファ出力) 12.288MHz 表 7 対応可能な 対応可能な出力クロック 出力クロック（ クロック（マスターモード） マスターモード） モード DSP マスター - 10 - クロック信号 LR BCK (32fs) BCK (64fs) MCK 倍レート周波数 1fs 32fs 64fs (CLK 端子のバッファ出力) 32kHz 32kHz 1.024MHz 2.048MHz 44.1kHz 12.288MHz 48kHz 48kHz 1.536MHz 3.072MHz Ver.2008-04-11 NJU26123 3. デジタルオーディオインターフェース 3.1 デジタルオーディオデータフォーマット NJU26123 は、デジタルオーディオデータフォーマットとして、3 種類のフォーマットを使用することができます。 2 ：LR クロック切り替わりの 2 ビット目に MSB が置かれます。（左詰めに対し 1bit 遅延） ① IS ② 左詰め ( Left-Justified ) ：LR クロックの切り替わりに MSB が置かれます。 ③ 右詰め ( Right-Justified ) ：LR クロック切り替わり直前に LSB が置かれます。 3 種類のフォーマットの主な違いは LR クロックとデジタルオーディオデータ（SDI、SDO）の位置関係にあります。 ・どのフォーマットにおいても、左チャンネルが先に転送されます。 ・左詰め/右詰めにおいては、LR クロック=“H”が左チャネルを示します。 2 ・I S フォーマットにおいては、極性が逆になり、LR クロック=“L”で左チャンネルを表します。 ・ビットクロックBCKは、転送データのシフトクロックとなります。少なくともL/Rチャネルの合計転送ビット数以 上のクロック数が必要となります。 ・LR クロックの 1 周期がステレオオーディオの 1 サンプルで、LR クロックの周波数は、サンプルレート(fs)に 等しくなります。 NJU26123 では、DSP マスターモード/スレーブモード共に、LR クロック中、32/64 個のクロックが存在するフォーマット（以 下、32fs / 64fs と呼ぶ）が使用可能です。 3.2 シリアルオーディオデータ入出力 シリアルオーディオデータ入出力 NJU26123 は、入力 3 ポート（表 8） と、出力 3 ポート（表 9） 備えています。 表 8 シリアルオーディオデータ入力端子 シリアルオーディオデータ入力端子 Pin No. 端子名 6 5 4 SDI0 SDI1 SDI2 表 9 シリアルオーディオデータ出力端子 シリアルオーディオデータ出力端子 Pin No. 端子名 19 20 21 SDO0 SDO1 SDO2 機能 オーディオデータ入力 0 オーディオデータ入力 1 オーディオデータ入力 2 L/R L/R L/R 機能 オーディオデータ出力 0 オーディオデータ出力 1 オーディオデータ出力 2 L/R L/R L/R 『図 2 NJU26123 機能ブロック図』を参照してください。 Ver.2008-04-11 - 11 - NJU26123 2 シリアルオーディオデータ入出力の形式は I S、左詰め、右詰めの 3 種類のフォーマット形式で 24bit, 20bit, 18bit, 16bit の 4 種類のビット数を選択できます。(図 6-1～図 6-12) オーディオデータ入力フォーマットと出力フォーマットは同じ形式になります Left Channel LRI, LRO Right Channel BCKI, BCKO MSB LSB MSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 SDI, SDO LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 32 Clocks 2 図 6-1 I S Data Format 64fs, 24bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 23 32 Clocks 図 6-2 Left-Justified Data Format 64fs, 24bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO 2 1 0 LSB MSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 32 Clocks 図 6-3 Right-Justified Data Format 64fs, 24bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LSB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 32 Clocks 2 図 6-4 I S Data Format 64fs, 20bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LSB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 19 32 Clocks 図 6-5 Left-Justified Data Format 64fs, 20bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO 2 1 0 LSB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks MSB LSB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 図 6-6 Right-Justified Data Format 64fs, 20bit Data - 12 - Ver.2008-04-11 NJU26123 Left Channel LRI, LRO Right Channel BCKI, BCKO MSB LSB MSB 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 SDI, SDO LSB 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 32 Clocks 2 図 6-7 I S Data Format 64fs, 18bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LSB 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 17 32 Clocks 図 6-8 Left-Justified Data Format 64fs, 18bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO 2 1 0 LSB MSB 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LSB 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 32 Clocks 図 6-9 Right-Justified Data Format 64fs, 18bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB LSB 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 16 Clocks 16 Clocks 2 図 6-10 I S Data Format 32fs, 16bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB LSB 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 16 Clocks 16 Clocks 図 6-11 Left-Justified Data Format 32fs, 16bit Data Left Channel LRI, LRO Right Channel BCKI, BCKO MSB SDI, SDO LSB MSB LSB 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 16 Clocks 16 Clocks 図 6-12 Right-Justified Data Format 32fs, 16bit Data Ver.2008-04-11 - 13 - NJU26123 3.3 シリアルオーディオタイミング （ VDD=3.3V, Ta=25°°C ） 表 10 シリアルオーディオ入力 シリアルオーディオ入力タイミング 入力タイミング 項 目 記号 条 件 Min. Typ. Max. 単位 BCK 周波数 * BCK 周期 * Low パルス幅 High パルス幅 fBCK - - 6.5 MHz tSIL tSIH 75 75 - - ns BCK → LR 時間 ** tSLI 40 - - ns LR → BCK 時間 ** tLSI 40 - - ns データセットアップ時間 tDS 15 - - ns データホールド時間 tDH 15 - - ns * 電気的特性を示す規定です。ファームウェア処理によって BCK 周波数上限値は制限されます。 ** DSP スレーブモード時の規定です。 LR tSIH tSIL tSLI tDS tDH tLSI BCK SDI 図 7 シリアルオーディオ入力 シリアルオーディオ入力タイミング 入力タイミング （ VDD=3.3V, Ta=25°°C ） 表11 シリアルオーディオ出力 シリアルオーディオ出力タイミング 出力タイミング 項目 記号 BCK－LR 時間差 * tSLO データ出力遅延時間 tDOD 条件 CL =25pF Min Typ. Max 単位 -15 - 15 ns - - 15 ns * DSP マスターモード時の規定です。 LR tSLO BCK tDOD SDO 図 8 シリアルオーディオ出力 シリアルオーディオ出力タイミング 出力タイミング - 14 - Ver.2008-04-11 NJU26123 ■ ホストインターフェース NJU26123 の制御インターフェースは、I２C バスインターフェースです。 ホストインターフェース端子機能は、表 12 の通りです。 データ転送は 8 ビット（1 バイト）単位です。 ホストコントローラからクロック(SCL)に同期してデータが転送されます。 表 12 ホストインターフェース端子機能 ホストインターフェース端子機能 Pin No. 16 端子名( I2C バス) AD1 22 SDA 23 SCL I2C バスインターフェース選択時 I2C バスアドレス選択 シリアルデータ入出力 (オープンドレイン入出力) シリアルクロック 注意： 注意：SDA 端子（Pin No.22）は、オープンドレイン入出力端子として機能します。プルアップ抵抗が必要です。 AD1 端子（Pin No.16）はプルダウン付入力端子として機能します。この端子は、保護のため 3.3kΩ程度の抵抗を介して VDD また は VSS に接続することをお勧めします。 NJU26123 は VDD 電源を遮断したとき、SDA, SCL 端子はハイ･インピーダンス状態になります。ただし、VDD 電源を遮断したとき、 この端子は 5V トレラントにはなりません。 ■ I2C バスインターフェース I２C バスインターフェースでは、データを SDA 端子に、クロックを SCL 端子に転送します。 SDA 端子はオープンドレイン構造で、 外部にプルアップ抵抗が必要です。 AD1 端子（Pin No.16）は、7 ビットからなるスレーブアドレスの下位 1 ビットの設定に用います。 アドレスは、表 13 に示す固定値と AD1 端子により、2 種類設定できます。 表 13 I２C バスインターフェーススレーブアドレス設定 バスインターフェーススレーブアドレス設定 bit7 0 0 bit6 0 0 固定値 bit5 bit4 1 1 1 1 bit3 1 1 bit2 0 0 AD1 端子 bit1 0 1 R/W bit0 R/W データ形式 Start bit Slave Address （7bit ） R/W bit ACK ※ AD1 端子において“0”＝”L”、”1”＝”H” ※ R/W において“0”＝”W”、”1”＝”R” Ver.2008-04-11 - 15 - NJU26123 （ VDD=3.3V, fOSC=12.288MHz, Ta=25°°C ） 2 表 14 I C バスインターフェースタイミング 項 目 SCL クロック周波数 開始条件ホールド時間 SCL ”Low” レベルパルス幅 SCL “High” レベルパルス幅 開始条件セットアップ時間 (*1) データホールド時間 データセットアップ時間 立ち上がり時間 立ち下がり時間 停止条件セットアップ時間 (*2) バス解放時間 記号 Min Max 単位 fSCL tHD:STA tLOW tHIGH tSU:STA tHD:DAT tSU:DAT tR tF tSU:STO tBUF 0 0.6 1.3 0.6 0.6 0 250 0.6 1.3 400 0.9 1000 300 - kHz µs µs µs µs µs ns ns ns µs µs SDA t BUF tR t HD :STA tF SCL t HD :STA t LOW P t HD :D AT t HIGH t SU:STA t SU:D AT t SU:STO Sr S P 2 図 9 I C バスタイミング バスタイミング 注意 ： *1 tHD:DAT：SCL の立ち下がりエッジでの不確定な状態を回避するために、少なくとも 100ns 程度の ホールド時間を確保するようにして下さい。 *2 本項目はインターフェースとしての仕様を示すものです。 連続するコマンドの間隔は、別途規定されます。 - 16 - Ver.2008-04-11 NJU26123 ■ 端子設定 NJU26123 は、リセット解除後の動作を PROC 端子により設定することができます。(表 15) PROC 端子は、抵抗(推奨 3.3kΩ)を介して VDD または VSS に接続してください。 （ VDD=3.3V, Ta=25°°C ） 表15 シリアルオーディオ出力 シリアルオーディオ出力タイミング 出力タイミング Pin No. 端子 設定 H 17 PROC L 機能 リセット解除後、信号処理を行いません。信号処理の開始には、専用 のスタートコマンド(0xFD もしくは 0xFE)を送信する必要があります。 リセット解除後、デフォルト設定に従って信号処理を行います。 デフォルトはマスターボリュームがミュート状態です。 ■ ウォッチドッグクロック出力 ウォッチドッグクロック出力 NJU26123 は、ウォッチドッククロック出力(WDC 端子：18pin)を持っています。音声信号処理の過程で、一定の間隔で WDC 端子を トグル出力(Low/High)することにより、外部にファームウェアが動作していることを通知します。この出力と外部 Watch Dog 監視IC やマイコン等の端子でモニタすることで、異常状態を検出することができます。 WDC 端子のトグル出力する周期は、約 170msec に設定されます。 注意 ： ウォッチドッククロック出力は、オーディオインターフェースの信号を元に制御しているため、音声信号の入出力 が停止することにより、オーディオインターフェースが停止すると 出力しなくなります。 Ver.2008-04-11 - 17 - NJU26123 ■ NJU26123 コマンド一覧 コマンド一覧 表 16 NJU26123 コマンド表 コマンド表 コマンド No. コマンド No. 1 Set Task 17 Clipper (SDO1_R) Boost Level Setup 2 Fs Select 18 Trimmer Setup 3 Smooth Control 19 DRC (HPF) Radio & Attack/Release Time Setup 4 Input Select 20 DRC (LPF) Radio & Attack/Release Time Setup 5 SDO0 Output Source Select 21 DRC (HPF) Level Setup 6 SDO1 Output Source Select 22 DRC (LPF) Level Setup 7 SDO2 Output Source Select 23 PEQ Setup 8 DRC Mode Select 24 Sound Enhancement Setup 9 DRC Xover Frequency Select 25 User Define Xover Filter Coefficient Setup 10 Delay Setup 26 Firmware Version Number Request 11 System Status 27 Firmware Revision Number Request 12 Tone Control (Bass@100Hz) 28 Software Reset 13 Tone Control (Treble@10kHz) 29 Boot with Mute 14 Clipper (SDO0_L/R) Limit Level Setup 30 Boot with Unmute 15 Clipper (SDO_L/R) Boost Level Setup 31 No Operation (Nop) 16 Clipper (SDO1_R) Limit Level Setup コマンドの詳細については別途、ご請求下さい。 - 18 - Ver.2008-04-11 NJU26123 ■ パッケージ寸法 パッケージ寸法 SSOP24、 、鉛フリー ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 Ver.2008-04-11 - 19 -