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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
CONTROLLER MANUAL
CM26-10123-1
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95200H/210H/220H Series
ハードウェアマニュアル
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95200H/210H/220H Series
ハードウェアマニュアル
富士通マイクロエレクトロニクス株式会社
はじめに
■ 本書の目的と対象読者
富士通マイクロエレクトロニクス製品につきまして , 平素より格別のご愛顧を賜り厚
くお礼申し上げます。
MB95200H/210H/220Hシリーズは, ASIC (Application Specific IC) 対応が可能なオリジナ
ル 8 ビットワンチップマイクロコントローラである F2MC-8FX ファミリの汎用品の
1 つとして開発された製品です。MB95200H/210H/220H シリーズは携帯機器をはじめ
民生機器から産業機器まで幅広く使用できます。
本書は , 実際に MB95200H/210H/220H シリーズマイクロコントローラを使用して製品
を開発される技術者を対象に , MB95200H/210H/220H シリーズの機能や動作について
解説したものです。本書をご一読ください。
なお , 各種命令の詳細については , 「F2MC-8FX プログラミングマニュアル」を参照し
てください。
■ 商標
F2MC は FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株
式会社の登録商標です。
その他の記載されている社名および製品名などの固有名詞は , 各社の商標または登録
商標です。
■ サンプルプログラム
富士通マイクロエレクトロニクス株式会社は, F2MC-8FXファミリマイクロコントロー
ラの周辺機器を稼動するためのサンプルプログラムを無償で提供いたします。
サンプルプログラムは , 予告なく変更されます。これらのソフトウェアは , 標準的な動
作や使用方法を紹介するために提供していますので,貴社のシステムで御使用になられ
る前にこれらのプログラムを十分に評価してください。当社は , これらの使用に起因す
る損害などについては , 当社はその責任を負いません。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使
用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。
したがって, これらの使用に起因する第三者の知的財産権やその他の権利の侵害について, 当社はその責
任を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確
保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途（原
子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御
, 生命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信
頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・製造されたものではあ
りません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談くだ
さい。ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承
ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対
策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
Copyright © 2009 FUJITSU MICROELECTRONICS LIMITED All rights reserved.
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MB95200H/210H/220H Series
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
第2章
2.1
第3章
概要 ............................................................................................................ 1
MB95200H/210H/220H シリーズの特長 ................................................................................ 2
MB95200H/210H/220H シリーズの品種構成 ......................................................................... 4
品種間の相違点と品種選択時の注意事項 ............................................................................... 8
MB95200H/210H/220H シリーズのブロックダイヤグラム.................................................... 9
端子配列図............................................................................................................................ 12
パッケージ外形寸法図.......................................................................................................... 13
端子機能説明 ........................................................................................................................ 19
入出力回路形式 .................................................................................................................... 26
デバイス使用上の注意 ............................................................................. 29
デバイス使用上の注意.......................................................................................................... 30
メモリ空間 ............................................................................................... 33
3.1 メモリ空間............................................................................................................................ 34
3.1.1
特定用途の領域 .......................................................................................................... 36
3.2 メモリマップ ........................................................................................................................ 37
第4章
4.1
第5章
メモリアクセスモード ............................................................................. 39
メモリアクセスモード.......................................................................................................... 40
CPU.......................................................................................................... 41
5.1 専用レジスタ ........................................................................................................................ 42
5.1.1
レジスタバンクポインタ (RP).................................................................................... 44
5.1.2
ダイレクトバンクポインタ (DP) ................................................................................ 45
5.1.3
コンディションコードレジスタ (CCR) ...................................................................... 47
5.2 汎用レジスタ ........................................................................................................................ 49
5.3 16 ビットデータのメモリ上の配置 ...................................................................................... 51
第6章
クロック制御部 ........................................................................................ 53
6.1 クロック制御部の概要.......................................................................................................... 54
6.2 発振安定待ち時間 ................................................................................................................. 61
6.3 システムクロック制御レジスタ (SYCC) .............................................................................. 63
6.4 発振安定待ち時間設定レジスタ (WATR) ............................................................................. 65
6.5 スタンバイ制御レジスタ (STBC) ......................................................................................... 68
6.6 システムクロック制御レジスタ 2 (SYCC2) ......................................................................... 71
6.7 クロックモード .................................................................................................................... 73
6.8 低消費電力モード ( スタンバイモード ) の動作 ................................................................... 79
6.8.1
スタンバイモード使用上の注意 ................................................................................. 80
6.8.2
スリープモード .......................................................................................................... 83
6.8.3
ストップモード .......................................................................................................... 84
6.8.4
タイムベースタイマモード ........................................................................................ 85
6.8.5
時計モード ................................................................................................................. 87
6.9 クロック発振回路 ................................................................................................................. 88
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MB95200H/210H/220H Series
6.10
6.11
6.12
6.13
プリスケーラの概要 ............................................................................................................. 89
プリスケーラの構成 ............................................................................................................. 90
プリスケーラの動作 ............................................................................................................. 91
プリスケーラ使用上の注意................................................................................................... 92
第7章
7.1
7.2
7.3
リセット................................................................................................... 93
リセット動作 ........................................................................................................................ 94
リセット要因レジスタ (RSRR) ............................................................................................ 98
リセット使用上の注意........................................................................................................ 101
第8章
割込み .................................................................................................... 103
8.1 割込み ................................................................................................................................. 104
8.1.1
割込みレベル設定レジスタ (ILR0 ∼ ILR5) .............................................................. 106
8.1.2
割込み動作時の処理 ................................................................................................. 107
8.1.3
多重割込み ............................................................................................................... 110
8.1.4
割込み処理時間 ........................................................................................................ 111
8.1.5
割込み処理時のスタック動作................................................................................... 112
8.1.6
割込み処理のスタック領域 ...................................................................................... 113
第9章
I/O ポート.............................................................................................. 115
9.1 I/O ポートの概要 ................................................................................................................ 116
9.2 ポート 0 .............................................................................................................................. 118
9.2.1
ポート 0 のレジスタ ................................................................................................. 126
9.2.2
ポート 0 の動作説明 ................................................................................................. 128
9.3 ポート 1 .............................................................................................................................. 131
9.3.1
ポート 1 のレジスタ ................................................................................................. 133
9.3.2
ポート 1 の動作説明 ................................................................................................. 134
9.4 ポート 6 .............................................................................................................................. 136
9.4.1
ポート 6 のレジスタ ................................................................................................. 138
9.4.2
ポート 6 の動作説明 ................................................................................................. 139
9.5 ポート F.............................................................................................................................. 141
9.5.1
ポート F のレジスタ................................................................................................. 143
9.5.2
ポート F の動作 ........................................................................................................ 144
9.6 ポート G ............................................................................................................................. 146
9.6.1
ポート G のレジスタ ................................................................................................ 148
9.6.2
ポート G の動作説明 ................................................................................................ 149
第 10 章
タイムベースタイマ.............................................................................. 151
10.1 タイムベースタイマの概要................................................................................................. 152
10.2 タイムベースタイマの構成................................................................................................. 153
10.3 タイムベースタイマのレジスタ ......................................................................................... 155
10.3.1
タイムベースタイマ制御レジスタ (TBTC)............................................................... 156
10.4 タイムベースタイマの割込み ............................................................................................. 159
10.5 タイムベースタイマの動作説明と設定手順例.................................................................... 161
10.6 タイムベースタイマ使用上の注意...................................................................................... 164
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第 11 章
ハードウェア / ソフトウェアウォッチドッグタイマ ............................. 165
11.1 ウォッチドッグタイマの概要 ............................................................................................. 166
11.2 ウォッチドッグタイマの構成 ............................................................................................. 167
11.3 ウォッチドッグタイマのレジスタ...................................................................................... 169
11.3.1
ウォッチドッグタイマ制御レジスタ (WDTC).......................................................... 170
11.4 ウォッチドッグタイマの動作説明と設定手順例 ................................................................ 172
11.5 ウォッチドッグタイマ使用上の注意 .................................................................................. 175
第 12 章
時計プリスケーラ .................................................................................. 177
12.1 時計プリスケーラの概要 .................................................................................................... 178
12.2 時計プリスケーラの構成 .................................................................................................... 179
12.3 時計プリスケーラのレジスタ ............................................................................................. 181
12.3.1
時計プリスケーラ制御レジスタ (WPCR)................................................................. 182
12.4 時計プリスケーラの割込み................................................................................................. 184
12.5 時計プリスケーラの動作説明と設定手順例 ....................................................................... 185
12.6 時計プリスケーラ使用上の注意 ......................................................................................... 187
12.7 時計プリスケーラのサンプルプログラム ........................................................................... 188
第 13 章
8/16 ビット複合タイマ.......................................................................... 189
13.1 8/16 ビット複合タイマの概要 ............................................................................................ 190
13.2 8/16 ビット複合タイマの構成 ............................................................................................ 192
13.3 8/16 ビット複合タイマのチャネル ..................................................................................... 195
13.4 8/16 ビット複合タイマに関連する端子.............................................................................. 197
13.5 制御ステータスレジスタ 8/16 ビット複合タイマのレジスタ ............................................ 201
13.5.1
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) ........ 202
13.5.2
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) ........ 205
13.5.3
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0) ............... 208
13.5.4
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) ...................... 211
13.6 8/16 ビット複合タイマの割込み......................................................................................... 214
13.7 インターバルタイマ機能 ( ワンショットモード ) の動作説明............................................ 216
13.8 インターバルタイマ機能 ( 連続モード ) の動作説明 .......................................................... 218
13.9 インターバルタイマ機能 ( フリーランモード ) の動作説明 ............................................... 220
13.10 PWM タイマ機能 ( 周期固定モード ) の動作説明............................................................... 222
13.11 PWM タイマ機能 ( 周期可変モード ) の動作説明............................................................... 224
13.12 PWC タイマ機能の動作説明 .............................................................................................. 226
13.13 インプットキャプチャ機能の動作説明............................................................................... 228
13.14 ノイズフィルタの動作説明................................................................................................. 230
13.15 動作中の各モードでの状態................................................................................................. 231
13.16 8/16 ビット複合タイマの使用上の注意.............................................................................. 233
第 14 章
ワイルドレジスタ機能 .......................................................................... 235
14.1 ワイルドレジスタ機能の概要 ............................................................................................. 236
14.2 ワイルドレジスタ機能の構成 ............................................................................................. 237
14.3 ワイルドレジスタ機能のレジスタ...................................................................................... 239
14.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) ................................. 241
14.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) .............................. 242
14.3.3
ワイルドレジスタアドレス比較許可レジスタ (WREN) ........................................... 243
14.3.4
ワイルドレジスタデータテスト設定レジスタ (WROR)........................................... 244
14.4 ワイルドレジスタ機能の動作説明...................................................................................... 245
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14.5 一般的なハードウェア接続例 ............................................................................................. 246
第 15 章
外部割込み回路 ...................................................................................... 247
15.1 外部割込み回路の概要........................................................................................................ 248
15.2 外部割込み回路の構成........................................................................................................ 249
15.3 外部割込み回路のチャネル................................................................................................. 250
15.4 外部割込み回路の端子........................................................................................................ 251
15.5 外部割込み回路のレジスタ................................................................................................. 255
15.5.1
外部割込み制御レジスタ (EIC10)............................................................................. 256
15.6 外部割込み回路の割込み .................................................................................................... 258
15.7 外部割込み回路の動作説明と設定手順例 ........................................................................... 259
15.8 外部割込み回路使用上の注意 ............................................................................................. 261
15.9 外部割込み回路のサンプルプログラム............................................................................... 262
第 16 章
LIN-UART .............................................................................................. 265
16.1 LIN-UART の概要 ............................................................................................................... 266
16.2 LIN-UART の構成 ............................................................................................................... 268
16.3 LIN-UART の端子 ............................................................................................................... 273
16.4 LIN-UART のレジスタ ........................................................................................................ 275
16.4.1
LIN-UART シリアル制御レジスタ (SCR) ................................................................. 276
16.4.2
LIN-UART シリアルモードレジスタ (SMR) ............................................................. 278
16.4.3
LIN-UART シリアルステータスレジスタ (SSR)....................................................... 280
16.4.4
LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタ (RDR/TDR) ........ 282
16.4.5
LIN-UART 拡張制御ステータスレジスタ (ESCR) .................................................... 284
16.4.6
LIN-UART 拡張通信制御レジスタ (ECCR)............................................................... 286
16.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) .......................... 288
16.5 LIN-UART の割込み............................................................................................................ 289
16.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 293
16.5.2
送信割込み発生とフラグセットのタイミング.......................................................... 295
16.6 LIN-UART のボーレート..................................................................................................... 297
16.6.1
ボーレート設定 ........................................................................................................ 299
16.6.2
リロードカウンタ..................................................................................................... 303
16.7 LIN-UART の動作説明と LIN-UART 設定手順例 ................................................................ 305
16.7.1
非同期モード ( 動作モード 0, 1) の動作 ................................................................... 307
16.7.2
同期モード ( 動作モード 2) の動作........................................................................... 311
16.7.3
LIN 機能 ( 動作モード 3) の動作 ............................................................................... 315
16.7.4
シリアル端子直接アクセス ...................................................................................... 318
16.7.5
双方向通信機能 ( ノーマルモード ) .......................................................................... 319
16.7.6
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 321
16.7.7
LIN 通信機能............................................................................................................. 324
16.7.8
LIN-UART の LIN 通信フローチャートの例 ( 動作モード 3) .................................... 325
16.8 LIN-UART 使用上の注意..................................................................................................... 327
16.9 LIN-UART のサンプルプログラム ...................................................................................... 329
第 17 章
17.1
17.2
17.3
17.4
vi
8/10 ビット A/D コンバータ................................................................... 335
8/10 ビット A/D コンバータの概要 .................................................................................... 336
8/10 ビット A/D コンバータの構成 .................................................................................... 337
8/10 ビット A/D コンバータの端子 .................................................................................... 339
8/10 ビット A/D コンバータのレジスタ ............................................................................. 342
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17.4.1
8/10 ビット A/D コンバータ制御レジスタ 1(ADC1)................................................. 343
17.4.2
8/10 ビット A/D コンバータ制御レジスタ 2(ADC2)................................................. 345
17.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL).................. 347
17.5 8/10 ビット A/D コンバータの割込み................................................................................. 348
17.6 8/10 ビット A/D コンバータの動作説明と設定手順例........................................................ 349
17.7 8/10 ビット A/D コンバータ使用上の注意.......................................................................... 352
17.8 8/10 ビット A/D コンバータのサンプルプログラム ........................................................... 354
第 18 章
18.1
18.2
18.3
18.4
低電圧検出リセット回路........................................................................ 357
低電圧検出リセット回路の概要 ......................................................................................... 358
低電圧検出リセット回路の構成 ......................................................................................... 359
低電圧検出リセット回路の端子 ......................................................................................... 360
低電圧検出リセット回路の動作説明 .................................................................................. 361
第 19 章
クロックスーパバイザカウンタ ............................................................. 363
19.1 クロックスーパバイザカウンタの概要............................................................................... 364
19.2 クロックスーパバイザカウンタの構成............................................................................... 365
19.3 クロックスーパバイザカウンタのレジスタ ....................................................................... 367
19.3.1
クロック監視データレジスタ (CMDR)..................................................................... 368
19.3.2
クロック監視制御レジスタ (CMCR) ........................................................................ 370
19.4 クロックスーパバイザカウンタの動作説明 ....................................................................... 372
19.5 クロックスーパバイザカウンタ使用上の注意.................................................................... 379
第 20 章
32/64/128K ビットフラッシュメモリ .................................................... 381
20.1 32/64/128K ビットフラッシュメモリの概要 ...................................................................... 382
20.2 フラッシュメモリのセクタ構成 ......................................................................................... 383
20.3 フラッシュメモリのレジスタ ............................................................................................. 384
20.3.1
フラッシュメモリステータスレジスタ (FSR).......................................................... 385
20.4 フラッシュメモリ自動アルゴリズムの起動方法 ................................................................ 387
20.5 自動アルゴリズム実行状態の確認...................................................................................... 389
20.5.1
タイミングリミット超過フラグ (DQ5) .................................................................... 391
20.6 フラッシュメモリの書込み / 消去の詳細説明..................................................................... 392
20.6.1
フラッシュメモリの読出し / リセット状態への遷移................................................ 393
20.6.2
フラッシュメモリへのデータ書込み ........................................................................ 394
20.6.3
フラッシュメモリの全データの消去 ( チップ消去 )................................................. 396
20.7 フラッシュセキュリティの特長 ......................................................................................... 397
第 21 章
シリアル書込み接続例 ........................................................................... 399
21.1 フラッシュメモリ品のシリアル書込み接続の基本構成 ..................................................... 400
21.2 シリアル書込み接続例........................................................................................................ 402
第 22 章
不揮発性レジスタ (NVR) の機能 ............................................................ 405
22.1 NVR インタフェースの概要 ............................................................................................... 406
22.2 NVR インタフェースの構成 ............................................................................................... 407
22.3 NVR インタフェースのレジスタ ........................................................................................ 408
22.3.1
メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH) ....................................... 409
22.3.2
メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL)........................................ 411
22.3.3
ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL) ........................................ 413
22.4 メイン CR クロックトリミング使用上の注意 .................................................................... 415
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22.5 NVR の使用上の注意 .......................................................................................................... 417
第 23 章
クロックおよびリセットシステム構成コントローラ ............................ 419
23.1 システム構成レジスタ (SYSC) の概要 ............................................................................... 420
23.2 システム構成レジスタ (SYSC)........................................................................................... 421
23.3 コントローラ使用上の注意................................................................................................. 424
付録
付録 A
付録 B
付録 C
付録 D
付録 E
E.1
E.2
E.3
E.4
E.5
付録 F
............................................................................................................... 425
I/O マップ ...................................................................................................................... 426
割込み要因のテーブル................................................................................................... 436
メモリマップ ................................................................................................................. 439
MB95200H/210H/220H シリーズの端子状態 ................................................................ 440
命令概要 ........................................................................................................................ 442
アドレッシング ........................................................................................................... 445
特殊な命令 .................................................................................................................. 449
ビット操作命令 (SETB, CLRB)................................................................................... 453
F2MC-8FX 命令一覧 ................................................................................................... 454
命令マップ .................................................................................................................. 459
マスクオプション.......................................................................................................... 460
レジスタ索引........................................................................................................... 473
端子機能索引........................................................................................................... 475
割込みベクタ索引 ................................................................................................... 477
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第1章
概要
MB95200H/210H/220H シリーズの特長や基本的な
仕様について説明します。
CM26-10123-1
1.1
MB95200H/210H/220H シリーズの特長
1.2
MB95200H/210H/220H シリーズの品種構成
1.3
品種間の相違点と品種選択時の注意事項
1.4
MB95200H/210H/220H シリーズのブロックダイヤ
グラム
1.5
端子配列図
1.6
パッケージ外形寸法図
1.7
端子機能説明
1.8
入出力回路形式
FUJITSU MICROELECTRONICS LIMITED
1
第 1 章 概要
1.1
1.1
MB95200H/210H/220H Series
MB95200H/210H/220H シリーズの特長
MB95200H/210H/220H シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機
能を内蔵した汎用ワンチップマイクロコントローラです。
■ MB95200H/210H/220H シリーズの特長
● F2MC-8FX CPU コア
コントローラに最適な命令体系
• 乗除算命令
• 16 ビット算術演算
• ビットテストによるブランチ命令
• ビット操作命令など
● クロック ( メイン発振クロックとサブ発振クロックは , MB95F202H/F202K/F203H/F203K/
F204H/F204K/F222H/F222K/F223H/F223K のみ )
• 選択可能なメインクロックソース
メイン発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 8.125 MHz)
外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数 :16.25 MHz)
内部メイン CR クロック (1/8/10 MHz ± 3%, 最大マシンクロック周波数 : 10 MHz)
• 選択可能なサブクロックソース
サブ発振クロック (32.768 kHz)
外部クロック (32.768 kHz)
内部サブ CR クロック ( 標準 :100 kHz, 最小 : 50 kHz, 最大 : 200 kHz)
● タイマ
• 8/16 ビット複合タイマ
• タイムベースタイマ
• 時計プリスケーラ
● LIN-UART (MB95F202H/F202K/F203H/F203K/F204H/F204K/F222H/F222K/F223H/
F223K)
• 全二重ダブルバッファ
• クロック同期のシリアルデータ転送およびクロック非同期のシリアルデータの転
送が可能。
● 外部割込み
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジおよび両エッジから選択可
能)
• 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能
● 8/10 ビット A/D コンバータ
• 8 ビットまたは 10 ビット分解能の選択が可能
2
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CM26-10123-1
MB95200H/210H/220H Series
第 1 章 概要
1.1
● 低消費電力 ( スタンバイ ) モード
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
● I/O ポート ( 最大ポート数 : 17 本 ) (MB95F204K/F203K/F202K)
• 汎用 I/O ポート ( 最大 )
CMOS 入出力 15 本 , N-ch オープンドレイン : 2 本
● I/O ポート ( 最大ポート数 : 16 本 ) (MB95F204H/F203H/F202H)
• 汎用 I/O ポート ( 最大 )
CMOS 入出力 15 本 , N-ch オープンドレイン : 1 本
● I/O ポート ( 最大ポート数 : 5 本 ) (MB95F214K/F213K/F212K)
• 汎用 I/O ポート ( 最大 )
CMOS 入出力 3 本 , N-ch オープンドレイン : 2 本
● I/O ポート ( 最大ポート数 : 4 本 ) (MB95F214H/F213H/F212H)
• 汎用 I/O ポート ( 最大 )
CMOS 入出力 3 本 , N-ch オープンドレイン : 1 本
● I/O ポート ( 最大ポート数 : 13 本 ) (MB95F222K/F223K)
• 汎用 I/O ポート ( 最大 )
CMOS 入出力 11 本 , N-ch オープンドレイン : 2 本
● I/O ポート ( 最大ポート数 : 12 本 ) (MB95F222H/F223H)
• 汎用 I/O ポート ( 最大 )
CMOS 入出力 11 本 , N-ch オープンドレイン : 1 本
● オンチップデバック
• 1 線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
● ハードウェア / ソフトウェアウォッチドッグタイマ
• ハードウェアウォッチドッグタイマ内蔵
● 低電圧検出リセット回路
• 低電圧検出器内蔵
● クロックスーパバイザカウンタ
• クロックスーパバイザカウンタ機能内蔵
● ポートの入力電圧レベルを変更可能
• CMOS 入力レベル / ヒステリシス入力レベル
● フラッシュメモリのセキュリティ機能
• フラッシュメモリの内容を保護
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3
第 1 章 概要
1.2
1.2
MB95200H/210H/220H Series
MB95200H/210H/220H シリーズの品種構成
表 1.2-1 は , MB95200H/210H/220H シリーズの品種構成です。
■ MB95200H/210H/220H シリーズの品種構成
表 1.2-1 MB95200H/210H シリーズの品種構成 (1 / 2)
品種
MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95
F204H F203H F202H F204K F203K F202K F214H F213H F212H F214K F213K F212K
項目
分類
クロックスーパ
バイザカウンタ
ROM 容量
RAM 容量
低電圧検出
リセット
リセット入力
CPU 機能
汎用入出力
タイムベース
タイマ
ハードウェア /
ソフトウェアの
ウォッチドッグ
タイマ
ワイルドレジス
タ
LIN-UART
8/10 ビット
A/D コンバータ
8/16 ビット
複合タイマ
4
フラッシュメモリ品種
メインクロックの発振を監視
16 KB 8 KB
496 B 496 B
4 KB 16 KB
240 B 496 B
なし
8 KB
496 B
あり
専用のリセット入力あり
基本命令数
命令ビット長
命令長
データビット長
最小命令実行時間
割込み処理時間
I/O ポート
( 最大 ): 16 本
CMOS: 15 本 ,
N-ch: 1 本
4 KB
240 B
16 KB
496 B
8 KB
496 B
4 KB 16 KB
240 B 496 B
なし
8 KB
496 B
4 KB
240 B
あり
専用のリセット入力あり
ソフトウェア選択
ソフトウェア選択
: 136 命令
: 8 ビット
: 1 ∼ 3 バイト
: 1, 8, 16 ビット
: 61.5 ns ( マシンクロック周波数 16.25 MHz 時 )
: 0.6 µs ( マシンクロック周波数 16.25 MHz 時 )
I/O ポート
I/O ポート
I/O ポート
( 最大 ): 17 本
( 最大 ): 4 本
( 最大 ): 5 本
CMOS: 15 本
CMOS: 3 本
CMOS: 3 本
N-ch: 2 本
N-ch: 1 本
N-ch: 2 本
割込み周期 0.256 ms ~ 8.3s ( 外部クロック 4 MHz 時 )
リセット発生周期
メイン発振クロック 10MHz 時 : 105ms ( 最小 )
サブ内部 CR クロックを , ハードウェアウォッチドッグのクロックソースとして使用可能
3 バイト分のデータ置換え可能
専用リロードタイマによって広範囲の通信速
度設定が可能
全二重ダブルバッファ
クロック同期シリアルデータ転送およびク
LIN-UART なし
ロック非同期シリアルデータ転送可能。
LIN 機能は LIN マスタまたは LIN スレーブと
して使用可能
6 チャネル
2 チャネル
8 ビットまたは 10 ビット分解能の選択が可能
2 チャネル
1 チャネル
タイマは , 8 ビットタイマ× 2 チャネルまたは 16 ビットタイマ× 1 チャネルとして使用可能
タイマ機能 , PWC 機能 , PWM 機能および入力キャプチャ機能内蔵
カウントクロック : 内部クロック (7 種類 ) および外部クロックから選択可能
方形波出力可能
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第 1 章 概要
1.2
MB95200H/210H/220H Series
表 1.2-1 MB95200H/210H シリーズの品種構成 (2 / 2)
品種
MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95 MB95
F204H F203H F202H F204K F203K F202K F214H F213H F212H F214K F213K F212K
項目
外部割込み
オンチップ
デバック
時計プリスケー
ラ
フラッシュ
メモリ
スタンバイ
モード
パッケージ
CM26-10123-1
6 チャネル
2 チャネル
エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可能 )
スタンバイモードからの解除としても使用可能
1 線式シリアル制御
シリアル書込みをサポート ( 非同期モード )
8 種類のインターバル時間から選択可能
自動プログラミング , Embedded Algorithm
書込み / 消去 / 消去一時停止 / 消去再開コマンドをサポート
アルゴリズム完了を示すフラグ
書込み / 消去回数 ( 最小 ) : 100000 回
データ保持期間 : 20 年間
書込み / 消去には , 外部 V pp(+10V) 入力が必要
フラッシュの内容を保護するためのフラッシュセキュリティの機能
スリープモード , ストップモード , 時計モード , タイムベースタイマモード
DIP-24P-M07
FPT-24P-M09
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DIP-8P-M03
FPT-8P-M08
5
第 1 章 概要
1.2
MB95200H/210H/220H Series
表 1.2-2 MB95220H シリーズの品種構成 (1 / 2)
品種
MB95F223H
MB95F222H
MB95F223K
MB95F222K
項目
分類
クロックスーパ
バイザカウンタ
フラッシュメモリ品
メインクロックの発振を監視
ROM 容量
8 KB
4 KB
8 KB
4 KB
RAM 容量
496 B
240 B
496 B
240 B
低電圧検出
リセット
リセット入力
あり
なし
専用のリセット入力あり
ソフトウェア選択
CPU 機能
基本命令数
命令ビット長
命令長
データビット長
最小命令実行時間
割込み処理時間
汎用入出力
I/O ポート ( 最大 )：12 本
CMOS：11 本 ,
N-ch：1 本
タイムベース
タイマ
割込み周期 0.256 ms ∼ 8.3 s ( 外部クロック 4 MHz 時 )
ハードウェア /
ソフトウェア
ウォッチドッグ
タイマ
リセット発生周期
メイン発振クロック 10 MHz 時：105 ms ( 最小 )
サブ内部 CR クロックをハードウェアウォッチドッグのソースクロックとして使用可能
ワイルド
レジスタ
3 バイト分のデータ置換え可能
LIN-UART
専用リロードタイマによって広範囲の通信速度の選択が可能
全二重ダブルバッファ搭載
クロック同期のシリアルデータ転送およびクロック同期非のシリアルデータ転送が可能
LIN 機能は LIN マスタまたは LIN スレーブとして使用可能
8/10 ビット A/D
コンバータ
：136 命令
：8 ビット
：1 ∼ 3 バイト
：1, 8, 16 ビット長
：61.5 ns ( マシンクロック周波数 16.25 MHz 時 )
：0.6 µs ( マシンクロック周波数 16.25 MHz 時 )
I/O ポート ( 最大 )：13 本
CMOS：11 本
N-ch：2 本
5 チャネル
8 ビットまたは 10 ビット分解能の選択が可能
１ チャネル
8/16 ビット
複合タイマ
タイマは 8 ビットタイマ× 2 チャネル , または 16 ビットタイマ× 1 チャネルとして構成可能
タイマ機能 , PWC 機能 , PWM 機能および入力キャプチャ機能内蔵
カウントクロック：内部クロック (7 種類 ) および外部クロックから選択可能
方形波出力可能
6 チャネル
6
外部割込み
エッジ検出による割込み ( 立上りエッジ , 立下りエッジ , または両エッジから選択可能 )
スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
１線式シリアル制御
シリアル書込みをサポート ( 非同期モード )
時計
プリスケーラ
8 種類のインターバル時間から選択可能
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CM26-10123-1
第 1 章 概要
1.2
MB95200H/210H/220H Series
表 1.2-2 MB95220H シリーズの品種構成 (2 / 2)
品種
MB95F223H
MB95F222H
MB95F223K
MB95F222K
項目
フラッシュ
メモリ
自動プログラミング , Embedded Algorithm, 書込み / 消去 / 消去一時停止 / 消去再開コマンド
をサポート
アルゴリズム完了を示すフラグ
書込み / 消去回数 ( 最小 ) ：100000 回
データ保持期間：20 年間
書込み / 消去には , 外部 Vpp ( ＋ 10 V) 入力が必要
フラッシュ内容を保護するフラッシュセキュリティ機能
スタンバイ
モード
スリープモード , ストップモード , 時計モード , タイムベースタイマモード
パッケージ
CM26-10123-1
DIP-16P-M06
FPT-16P-M06
FUJITSU MICROELECTRONICS LIMITED
7
第 1 章 概要
1.3
1.3
MB95200H/210H/220H Series
品種間の相違点と品種選択時の注意事項
MB95200H/210H/220H シリーズの品種間の相違点と品種選択時の注意事項について
説明します。
■ 品種間の相違点と品種選択時の注意事項
• 消費電流
オンチップデバッグ機能を使用する場合は , フラッシュの消去 / プログラムの消費
電流を考慮してください。
消費電流の詳細については , MB95200H/210H/220H シリーズのデータシートの
「■ 電気的特性」を参照してください。
• パッケージ
各パッケージ情報の詳細は , MB95200H/210H/220H シリーズのデータシートの
「■パッケージと品種対応」および「■パッケージ・外形寸法図」を参照してください。
• 動作電圧
動作電圧は , オンチップデバッグ機能を使用するか使用しないかによって , 異なります。
動作電圧の詳細については , MB95200H/210H/220H シリーズのデータシートの
「■ 電気的特性」を参照してください。
• オンチップデバック機能
オンチップデバッグファンクションと評価ツールの接続には , VCC, VSS, およびシリ
アル通信との接続が必要です。フラッシュメモリデータの更新を行う場合は , RST/
PF2 端子も評価ツールに接続する必要があります。
8
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第 1 章 概要
1.4
MB95200H/210H/220H Series
1.4
MB95200H/210H/220H シリーズのブロックダイヤグラム
図 1.4-1, 図 1.4-2 および図 1.4-3 は , MB95200H/210H/220H シリーズのブロックダイヤ
グラムです。
■ MB95200H/210H/220H シリーズのブロックダイヤグラム
図 1.4-1 MB95200H シリーズのブロックダイヤグラム (MCU, 20/24 ピン )
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付きフラッシュ
(16/8/4 KB)
LVD 付きリセット
PF1/X1*2
RAM (496/240 B)
PF0/X0*2
PG2/X1A*2
発振回路
CR 発振器
割込みコントローラ
PG1/X0A*2
(P05*3/TO00)
(P04/HCLK1)
8/16 ビット複合タイマ (0)
クロック制御
(P06*3/TO01)
(P05*3/HCLK2)
(P12/DBG)
P12*1/EC0, (P04/EC0)
オンチップデバッグ
(P00/AN00~P05*3/AN05)
ワイルドレジスタ
外部割込み
内部バス
P02/INT02~P07/INT07
8/10 ビット A/D コンバータ
P62*3/TO10
8/16 ビット複合タイマ (1)
(P02/SCK)
P63*3/TO11
P64/EC1
(P03/SOT)
LIN-UART
(P04/SIN)
C
ポート
ポート
VCC
VSS
*1: PF2とP12はN-chオープンドレイン端子です。
*2: ソフトウェアオプション
*3: P05, P06, P62 および P63は大電流ポートです。
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9
第 1 章 概要
1.4
MB95200H/210H/220H Series
図 1.4-2 MB95210H シリーズのブロックダイヤグラム (MCU, 8 ピン )
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付きフラッシュ
(16/8/4 KB)
LVD 付きリセット
RAM (496/240 B)
CR 発振器
割込みコントローラ
(P05*3/TO00)
(P04/HCLK1)
8/16 ビット複合タイマ (0)
クロック制御
(P06*3/TO01)
(P05*3/HCLK2)
オンチップデバッグ
ワイルドレジスタ
P04/INT04, P06*3/INT06
外部割込み
内部バ ス
(P12/DBG)
P12*1/EC0, (P04/EC0)
P05*3/AN05, (P04/AN04)
8/10 ビット A/D コンバータ
C
ポート
ポート
VCC
VSS
*1: PF2とP12はN-chオープンドレイン端子です。
*2: ソフトウェアオプション
*3: P05とP06 は大電流ポートです。
10
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第 1 章 概要
1.4
MB95200H/210H/220H Series
図 1.4-3 MB95220H シリーズのブロックダイヤグラム (MCU, 16 ピン )
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付きフラッシュ
(8/4 Kバイト)
LVD付きリセット
PF1/X1*2
PF0/X0*2
PG2/X1A*2
RAM(496/240バイト)
発振器回路
CR発振器
割込みコントローラ
PG1/X0A*2
(P05*3/TO00)
(P05*3/HCLK2)
(P12/DBG)
外部割込み
(P06*3/TO01)
P12*1/EC0, (P04/EC0)
オンチップデバッグ
ワイルドレジスタ
P02/INT02 ~ P07/INT07
8/6ビット
複合タイマ(0)
クロック制御
(P01/AN00 ~ P05*3/AN05)
内部バス
(P04/HCLK1)
8/10ビット
A/Dコンバータ
(P02/SCK)
(P03/SOT)
LIN-UART
(P04/SIN)
C
ポート
ポート
VCC
VSS
*1: PF2とP12はN-chオープンドレイン端子です。
*2: ソフトウェアオプション
*3: P05, P06は大電流ポートです。
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11
第 1 章 概要
1.5
1.5
MB95200H/210H/220H Series
端子配列図
図 1.5-1 に , MB95200H/210H/220H シリーズ の端子配列図を示します。
■ MB95200H/210H/220H シリーズの端子配列図
図 1.5-1 MB95200H/210H/220H シリーズの端子配列図
12
X0/PF0
1
24
P12/EC0/DBG
N.C.
2
23
N.C.
X1/PF1
3
(TOP VIEW)
22
P07/INT07
Vss
4
P06/INT06/TO01
X1A/PG2
5
24 ピン
(SDIP24)
21
20
P05/INT05/AN05/TO00/HCLK2
X0A/PG1
6
19
P04/INT04/AN04/SIN/HCLK1/EC0
Vcc
7
18
P03/INT03/AN03/SOT
C
8
17
P02/INT02/AN02/SCK
RST/PF2
9
16
P01/AN01
TO10/P62
10
15
P00/AN00
N.C.
11
14
N.C.
TO11/P63
12
13
P64/EC1
X0/PF0
1
20
P12/EC0/DBG
X1/PF1
2
19
P07/INT07
Vss
3
(TOP VIEW)
18
P06/INT06/TO01
X1A/PG2
4
P05/INT05/AN05/TO00/HCLK2
5
20 ピン
17
X0A/PG1
16
P04/INT04/AN04/SIN/HCLK1/EC0
Vcc
6
15
P03/INT03/AN03/SOT
C
7
14
P02/INT02/AN02/SCK
RST/PF2
8
13
P01/AN01
TO10/P62
9
12
P00/AN00
TO11/P63
10
11
P64/EC1
X0/PF0
X1/PF1
Vss
X1A/PG2
X0A/PG1
Vcc
RST/PF2
C
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
P12/EC0/DBG
P07/INT07
P06/INT06/TO01
P05/INT05/AN05/TO00/HCLK2
P04/INT04/AN04/SIN/HCLK1/EC0
P03/INT03/AN03/SOT
P01/AN01
P02/INT02/AN02/SCK
Vss
1
Vcc
2
C
3
RST/PF2
4
* 使用可能なピン数は20です。
(TOP VIEW)
16 ピン
(TOP VIEW)
8 ピン
8
P12/EC0/DBG
7
P06/INT06/TO01
6
P05/AN05/TO00/HCLK2
5
P04/INT04/AN04/HCLK1/EC0
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第 1 章 概要
1.6
MB95200H/210H/220H Series
パッケージ外形寸法図
1.6
MB95200H/210H/220H シリーズ には , 6 種類のパッケージが用意されています。
■ DIP-24P-M07 のパッケージ外形寸法図
図 1.6-1 DIP-24P-M07 のパッケージ外形寸法図
プラスチック・DIP, 24 ピン
リードピッチ
1.778 mm
パッケージ幅×
パッケージ長さ
6.40 mm × 22.86 mm
封止方法
プラスチックモールド
取付け高さ
4.80 mm Max
(DIP-24P-M07)
プラスチック・DIP, 24 ピン
（DIP-24P-M07）
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）# 寸法はレジン残りを含まず。
#22.86±0.10(.900±.004)
24
13
BTM E-MARK
INDEX
6.40±0.10
(.252±.004)
1
7.62(.300)
TYP.
12
0.50(.020)
MIN
4.80(.189)MAX
+0.10
+0.20
0.25 –0.04
+.008
+.004
3.00 –0.30 .118 –.012
.010 –.002
1.778(.070)
C
1.00±0.10
(.039±.004)
+0.09
0.43 –0.04
+.004
.017 –.002
2008 FUJITSU MICROELECTRONICS LIMITED D24066S-c-1-1
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
13
第 1 章 概要
1.6
MB95200H/210H/220H Series
■ FPT-20P-M09 のパッケージ外形寸法図
図 1.6-2 FPT-20P-M09 のパッケージ 外形寸法図
プラスチック・SOP, 20 ピン
リードピッチ
1.27 mm
パッケージ幅×
パッケージ長さ
7.50 mm × 12.70 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
2.65 mm Max
(FPT-20P-M09)
プラスチック・SOP, 20 ピン
（FPT-20P-M09）
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）# 寸法はレジン残りを含まず。
0.25
#12.70±0.10(.500±.004)
+0.07
–0.02
+.003
.010 –.001
20
11
BTM E-MARK
+0.40
#7.50±0.10 10.2 –0.20
(.295±.004) .402 –+.016
.008
INDEX
Details of "A" part
+0.13
2.52 –0.17
(Mounting height)
+.005
.099 –.007
1
"A"
10
+0.09
1.27(.050)
0.40 –0.05
+.004
0.25(.010)
M
0~8°
.016 –.002
+0.47
0.80 –0.30
+.019
.031 –.012
0.20±0.10
(.008±.004)
(Stand off)
0.10(.004)
C
2008 FUJITSU MICROELECTRONICS LIMITED F20030S-c-1-1
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
14
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 1 章 概要
1.6
MB95200H/210H/220H Series
図 1.6-3 DIP-16P-M06 のパッケージ 外形寸法図
プラスチック・DIP, 16 ピン
リードピッチ
2.54 mm
封止方法
プラスチックモールド
(DIP-16P-M06)
プラスチック・DIP, 16 ピン
（DIP-16P-M06）
19.55
.770
+0.20
–0.30
+.008
–.012
INDEX
6.35±0.25
(.250±.010)
7.62(.300)
TYP.
0.50(.020)
MIN
4.36(.172)MAX
0.25±0.05
(.010±.002)
3.00(.118)MIN
1.52 –0
MAX
.060 –0
+.012
+0.30
0.99 –0
+.012
.039 –0
C
+0.30
1.27(.050)
0.46±0.08
(.018±.003)
2.54(.100)
TYP.
2006-2008 FUJITSU MICROELECTRONICS LIMITED D16125S-c-1-2
15° MAX
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
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CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
15
第 1 章 概要
1.6
MB95200H/210H/220H Series
図 1.6-4 FPT-16P-M06 のパッケージ 外形寸法図
プラスチック・SOP, 16 ピン
(FPT-16P-M06)
プラスチック・SOP, 16 ピン
（FPT-16P-M06）
+0.25
リードピッチ
1.27mm
パッケージ幅×
パッケージ長さ
5.3 × 10.15mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
2.25mm MAX
質量
0.20g
コード（参考）
P-SOP16-5.3×10.15-1.27
注 1）*1 印寸法はレジン残りを含む。
注 2）*2 印寸法はレジン残りを含まず。
注 3）端子幅および端子厚さはメッキ厚を含む。
注 4）端子幅はタイバ切断残りを含まず。
+.010
+0.03
*110.15 –0.20 .400 –.008
0.17 –0.04
+.001
16
.007 –.002
9
*2 5.30±0.30
7.80±0.40
(.209±.012) (.307±.016)
INDEX
Details of "A" part
+0.25
2.00 –0.15
+.010
.079 –.006
1
"A"
8
1.27(.050)
0.47±0.08
(.019±.003)
0.13(.005)
(Mounting height)
0.25(.010)
0~8°
M
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
+0.10
0.10 –0.05
+.004
.004 –.002
(Stand off)
0.10(.004)
C
2002-2008 FUJITSU MICROELECTRONICS LIMITED F16015S-c-4-8
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
16
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 1 章 概要
1.6
MB95200H/210H/220H Series
■ DIP-8P-M03 のパッケージ外形寸法図
図 1.6-5 DIP-8P-M03 のパッケージ外形寸法図
プラスチック・DIP, 8 ピン
リードピッチ
2.54 mm
封止方法
プラスチックモールド
(DIP-8P-M03)
プラスチック・DIP, 8 ピン
（DIP-8P-M03）
9.40
.370
8
+0.40
–0.30
+.016
–.012
5
INDEX
6.35±0.25
(.250±.010)
1
4
7.62(.300)
TYP.
4.36(.172)MAX
0.50(.020)
MIN
0.25±0.05
(.010±.002)
3.00(.118)MIN
+0.35
0.46±0.08
(.018±.003)
0.89 –0.30
+.014
.035 –.012
+0.30
0.99 –0
+.012
.039 –0
C
1.52
+0.30
–0
+.012
–0
15° MAX
.060
2.54(.100)
TYP.
2006-2008 FUJITSU MICROELECTRONICS LIMITED D08008S-c-1-3
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
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17
第 1 章 概要
1.6
MB95200H/210H/220H Series
■ FPT-8P-M08 のパッケージ外形寸法図
図 1.6-6 FPT-8P-M08 のパッケージ 外形寸法図
プラスチック・SOP, 8 ピン
リードピッチ
1.27 mm
パッケージ幅×
パッケージ長さ
5.30 mm × 5.24 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
2.10 mm Max
(FPT-8P-M08)
プラスチック・SOP, 8 ピン
（FPT-8P-M08）
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）# 寸法はレジン残りを含まず。
#5.24±0.10
(.206±.004)
8
5
"A"
BTM E-MARK
#5.30±0.10
(.209±.004)
INDEX
7.80
.307
+0.45
–0.10
+.018
–.004
Details of "A" part
2.10(.083)
MAX
(Mounting height)
1
1.27(.050)
4
0.43±0.05
(.017±.002)
0.20±0.05
(.008±.002)
0~8°
+0.15
0.10 –0.05
+.006
.004 –.002
(Stand off)
C
2008 FUJITSU MICROELECTRONICS LIMITED F08016S-c-1-1
+0.10
0.75 –0.20
+.004
.030 –.008
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
18
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 1 章 概要
1.7
MB95200H/210H/220H Series
1.7
端子機能説明
表 1.7-1 から表 1.7-4 は , 端子機能説明を示しています。表 1.7-1 から表 1.7-4 の
「入出力回路形式」の欄に記載されたアルファベットは , 表 1.8-1 の「分類」の段に
対応します。
■ 端子機能説明 (MCU, 24 ピン )
表 1.7-1 端子機能説明 (MCU, 24 ピン ) (1 / 2)
端子
番号
端子名
入出力
回路形式 *
PF0
1
B
X0
2
N.C.
B
X1
4
VSS
C
X1A
汎用入出力ポートです。
電源 (GND) 端子です。
汎用入出力ポートです。
サブクロック用入出力発振端子です。
PG1
6
内部接続端子です。必ず開放にしてください。
メインクロック用入出力発振端子です。
PG2
5
汎用入出力ポートです。
メインクロック用入力発振端子です。
FP1
3
機能
C
X0A
汎用入出力ポートです。
サブクロック用入力発振端子です。
7
VCC
-
電源端子です。
8
C
-
コンデンサ接続端子です。
PF2
9
汎用入出力ポートです。
A
RST
P62
10
D
TO10
11
N.C.
-
内部接続端子です。必ず開放にしてください。
D
汎用入出力ポートです。
大電流ポートです。
TO11
8/16 ビット複合タイマ ch.1 出力端子です。
P64
13
D
EC1
14
N.C.
E
EC1
E
AN01
CM26-10123-1
内部接続端子です。必ず開放にしてください。
汎用入出力ポートです。
A/D コンバータアナログ入力端子です。
P01
16
汎用入出力ポートです。
8/16 ビット複合タイマ ch.1 クロック入力端子です。
P00
15
汎用入出力ポートです。
大電流ポートです。
8/16 ビット複合タイマ ch.1 出力端子です。
P63
12
リセット端子です。
MB95F202H/F203H/F204H の専用リセット端子です。
汎用入出力ポートです。
A/D コンバータアナログ入力端子です。
FUJITSU MICROELECTRONICS LIMITED
19
第 1 章 概要
1.7
MB95200H/210H/220H Series
表 1.7-1 端子機能説明 (MCU, 24 ピン ) (2 / 2)
端子
番号
端子名
入出力
回路形式 *
P02
汎用入出力ポートです。
INT02
17
E
A/D コンバータアナログ入力端子です。
SCK
LIN-UART クロック入出力端子です。
P03
汎用入出力ポートです。
INT03
E
A/D コンバータアナログ入力端子です。
SOT
LIN-UART データ出力端子です。
P04
汎用入出力ポートです。
外部割込み入力端子です。
AN04
19
F
SIN
外部クロック入力端子です。
EC0
8/16 ビット複合タイマ ch.0 クロック入力端子です。
P05
汎用入出力ポートです。
大電流ポートです。
INT05
AN05
外部割込み入力端子です。
E
TO00
外部クロック入力端子です。
P06
INT06
汎用入出力ポートです。
大電流ポートです。
G
TO01
G
INT07
N.C.
DBG
汎用入出力ポートです。
外部割込み入力端子です。
-
P12
EC0
外部割込み入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
P07
22
A/D コンバータアナログ入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
HCLK2
24
A/D コンバータアナログ入力端子です。
LIN-UART データ入力端子です。
HCLK1
23
外部割込み入力端子です。
AN03
INT04
21
外部割込み入力端子です。
AN02
18
20
機能
内部接続端子です。必ず開放にしてください。
汎用入出力ポートです。
H
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
*: 入出力回路形式については「1.8 入出力回路形式」を参照してください。
20
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 1 章 概要
1.7
MB95200H/210H/220H Series
■ 端子機能説明 (MCU, 20 ピン )
表 1.7-2 端子機能説明 (MCU, 20 ピン ) (1 / 2)
端子
番号
端子名
入出力
回路形式 *
PF0
1
B
X0
B
X1
3
VSS
⎯
C
X1A
電源 (GND) 端子です。
汎用入出力ポートです。
サブクロック用入出力発振端子です。
PG1
5
汎用入出力ポートです。
メインクロック用入出力発振端子です。
PG2
4
汎用入出力ポートです。
メインクロック用入力発振端子です。
PF1
2
機能
C
X0A
汎用入出力ポートです。
サブクロック用入力発振端子です。
6
VCC
⎯
電源端子です。
7
C
⎯
コンデンサ接続端子です。
PF2
8
汎用入出力ポートです。
A
RST
リセット端子です。
MB95F202H/F203H/F204H では専用リセット端子となります。
P62
汎用入出力ポートです。
大電流ポートです。
9
D
TO10
8/16 ビット複合タイマ ch.1 出力です。
P63
10
D
TO11
8/16 ビット複合タイマ ch.1 出力です。
P64
11
D
EC1
E
AN00
E
AN01
汎用入出力ポートです。
INT02
CM26-10123-1
汎用入出力ポートです。
A/D コンバータアナログ入力です。
P02
14
汎用入出力ポートです。
A/D コンバータアナログ入力です。
P01
13
汎用入出力ポートです。
8/16 ビット複合タイマ ch.1 クロック入力です。
P00
12
汎用入出力ポートです。
大電流ポートです。
E
外部割込み入力です。
AN02
A/D コンバータアナログ入力です。
SCK
LIN-UART クロック入出力です。
FUJITSU MICROELECTRONICS LIMITED
21
第 1 章 概要
1.7
MB95200H/210H/220H Series
表 1.7-2 端子機能説明 (MCU, 20 ピン ) (2 / 2)
端子
番号
端子名
入出力
回路形式 *
P03
汎用入出力ポートです。
INT03
15
E
A/D コンバータアナログ入力です。
SOT
LIN-UART データ出力です。
P04
汎用入出力ポートです。
外部割込み入力です。
AN04
16
F
SIN
外部クロック入力です。
EC0
8/16 ビット複合タイマ ch.0 クロック入力端子です。
P05
汎用入出力ポートです。
大電流ポートです。
INT05
AN05
外部割込み入力です。
E
TO00
A/D コンバータアナログ入力です。
8/16 ビット複合タイマ ch.0 出力端子です。
HCLK2
外部クロック入力です。
P06
汎用入出力ポートです。
大電流ポートです。
INT06
G
TO01
G
INT07
DBG
汎用入出力ポートです。
外部割込み入力端子です。
P12
EC0
外部割込み入力です。
8/16 ビット複合タイマ ch.0 出力端子です。
P07
19
20
A/D コンバータアナログ入力です。
LIN-UART データ入力です。
HCLK1
18
外部割込み入力です。
AN03
INT04
17
機能
汎用入出力ポートです。
H
DBG 入力端子です。
8/16 ビット複合タイマ ch.0 クロック入力です。
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
22
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 1 章 概要
1.7
MB95200H/210H/220H Series
■ 端子機能説明 (MCU, 16 ピン )
表 1.7-3 端子機能説明 (MCU, 16 ピン ) (1 / 2)
端子
番号
端子名
入出力
回路形式 *
PF0
1
B
X0
B
X1
3
VSS
C
X1A
C
X0A
6
VCC
-
C
リセット端子です。
MB95F222H/F223H の専用リセット端子です。
-
コンデンサ接続端子です。
汎用入出力ポートです。
INT02
E
A/D コンバータアナログ入力端子です。
SCK
LIN-UART クロック入出力端子です。
P01
E
AN01
汎用入出力ポートです。
INT03
11
汎用入出力ポートです。
A/D コンバータアナログ入力端子です。
P03
E
外部割込み入力端子です。
AN03
A/D コンバータアナログ入力端子です。
SOT
LIN-UART データ出力端子です。
P04
汎用入出力ポートです。
INT04
外部割込み入力端子です。
AN04
12
F
SIN
A/D コンバータアナログ入力端子です。
LIN-UART データ入力端子です。
HCLK1
外部クロック入力端子です。
EC0
8/16 ビット複合タイマ ch.0 クロック入力端子です。
P05
汎用入出力ポートです。
大電流ポートです。
INT05
AN05
TO00
HCLK2
CM26-10123-1
外部割込み入力端子です。
AN02
10
13
電源端子です。
汎用入出力ポートです。
P02
9
汎用入出力ポートです。
A
RST
8
汎用入出力ポートです。
サブクロック用入力発振端子です。
PF2
7
電源 (GND) 端子です。
サブクロック用入出力発振端子です。
PG1
5
汎用入出力ポートです。
メインクロック用入出力発振端子です。
PG2
4
汎用入出力ポートです。
メインクロック用入力発振端子です。
FP1
2
機能
外部割込み入力端子です。
E
A/D コンバータアナログ入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
外部クロック入力端子です。
FUJITSU MICROELECTRONICS LIMITED
23
第 1 章 概要
1.7
MB95200H/210H/220H Series
表 1.7-3 端子機能説明 (MCU, 16 ピン ) (2 / 2)
端子
番号
端子名
入出力
回路形式 *
汎用入出力ポートです。
大電流ポートです。
P06
14
INT06
G
TO01
G
INT07
EC0
DBG
汎用入出力ポートです。
外部割込み入力端子です。
P12
16
外部割込み入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
P07
15
機能
汎用入出力ポートです。
H
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
*: 入出力回路形式については「1.8 入出力回路形式」を参照してください。
24
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CM26-10123-1
第 1 章 概要
1.7
MB95200H/210H/220H Series
■ 端子機能説明 (MCU, 8 ピン )
表 1.7-4 端子機能説明 (MCU, 8 ピン )
端子
番号
端子名
入出力
回路形式 *
1
VSS
⎯
電源 (GND) 端子です。
2
VCC
⎯
電源端子です。
3
C
⎯
コンデンサ接続端子です。
RST
4
汎用入出力ポートです。
A
PF2
リセット端子です。
MB95F212H/F213H/F214H では専用リセット端子です。
P04
汎用入出力ポートです。
INT04
5
AN04
外部割込み入力です。
E
HCLK1
6
EC0
8/16 ビット複合タイマ ch.0 クロック入力です。
P05
汎用入出力ポートです。
大電流ポートです。
AN05
E
A/D コンバータアナログ入力です。
8/16 ビット複合タイマ ch.0 出力です。
HCLK2
外部クロック入力です。
P06
汎用入出力ポートです。
大電流ポートです。
INT06
G
TO01
EC0
DBG
外部割込み入力です。
8/16 ビット 複合タイマ ch.0 出力です。
P12
8
A/D コンバータアナログ入力です。
外部クロック入力です。
TO00
7
機能
汎用入出力ポートです。
H
8/16 ビット複合タイマ ch.0 クロック入力です。
この端子は DBG 入力端子です。
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
25
第 1 章 概要
1.8
MB95200H/210H/220H Series
入出力回路形式
1.8
表 1.8-1 は , 入出力回路形式の一覧表です。表 1.8-1 の「分類」の列に示されるアル
ファベットは , 表 1.7-1 から表 1.7-4 の「入出力回路形式」の列のアルファベットに
対応します。
■ 入出力回路形式
表 1.8-1 入出力回路形式 (1 / 3)
分類
回路
備考
リセット入力 / ヒステリシス出力
A
リセット出力 / デジタル出力
N-ch
P-ch
• N-ch オープンドレイン出力
• ヒステリシス入力
• リセット出力
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
クロック入力
X1
• 発振回路
• 高速側
• 帰還抵抗 : 約 1MΩ
B
• CMOS 出力
• ヒステリシス入力
X0
スタンバイ制御 / ポート選択
P-ch
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
26
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 1 章 概要
1.8
MB95200H/210H/220H Series
表 1.8-1 入出力回路形式 (2 / 3)
分類
回路
備考
ポート選択
R
P-ch
プルアップ制御
P-ch
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
クロック入力
X1A
• 発振回路
• 低速側
• 帰還抵抗 : 約 10MΩ
C
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
X0A
スタンバイ制御 / ポート選択
ポート選択
R
プルアップ制御
デジタル出力
デジタル出力
P-ch
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
P-ch
デジタル出力
デジタル出力
D
N-ch
• CMOS 出力
• ヒステリシス入力
スタンバイ制御
ヒステリシス入力
プルアップ制御
R
P-ch
P-ch
デジタル出力
デジタル出力
E
N-ch
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
アナログ入力
A/D制御
スタンバイ制御
ヒステリシス入力
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
27
第 1 章 概要
1.8
MB95200H/210H/220H Series
表 1.8-1 入出力回路形式 (3 / 3)
分類
回路
備考
プルアップ制御
R
P-ch
P-ch
デジタル出力
デジタル出力
N-ch
F
アナログ入力
•
•
•
•
CMOS 出力
ヒステリシス入力
CMOS 入力
プルアップ制御あり
A/D制御
スタンバイ制御
ヒステリシス入力
CMOS 入力
プルアップ制御
R
P-ch
G
P-ch
デジタル出力
デジタル出力
N-ch
• ヒステリシス入力
• CMOS 出力
• プルアップ制御あり
スタンバイ制御
ヒステリシス入力
スタンバイ制御
ヒステリシス入力
H
• N-ch オープンドレイン出力
• ヒステリシス入力
デジタル出力
N-ch
28
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CM26-10123-1
第2章
デバイス使用上の注意
MB95200H/210H/220H シリーズを使用する際の注
意事項について説明します。
2.1
CM26-10123-1
デバイス使用上の注意
FUJITSU MICROELECTRONICS LIMITED
29
第 2 章 デバイス使用上の注意
2.1
2.1
MB95200H/210H/220H Series
デバイス使用上の注意
デバイスの電源電圧と端子の処理などについての注意事項を示します。
■ デバイス使用上の注意
• ラッチアップの防止
デバイスの使用時には , 印加電圧が最大電圧定格を超えないようにしてください。
CMOS IC では , 中耐圧・高耐圧以外の入出力端子に VCC より高い電圧や VSS より
低い電圧が印加された場合 , または 「■ 電気的特性」の「1. 絶対最大低格」に示す
電源電圧の定格範囲外の電圧が VCC 端子または VSS 端子に印加された場合 , ラッ
チ - アップ現象が発生することがあります。
ラッチアップ現象が発生すると電源電流が激増し , 素子の熱破壊する恐れがありま
す。
• 供給電圧の安定
供給電圧は , 安定させてください。
電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっ
ても誤動作を生じることがあります。
電圧安定化の基準として商用周波数 (50 Hz/60 Hz) での VCC リップル (p-p 値 ) は標
準 VCC 値の 10% 以下に , また電源の切換え時などの瞬時変化においては , 過度変動
率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。
• 外部クロック使用時の注意
外部クロック使用時において , パワーオンリセット , サブクロックモードまたはス
トップモードの解除時には , 発振安定待ち時間が発生します。
■ 端子接続について
• 未使用端子の処理
入力に用いる未使用端子を開放のままにしておくと , 誤操作およびラッチアップ現
象による永久破壊の原因となることがあります。使用していない入力端子は , 2 kΩ
以上の抵抗を介してプルアップまたはプルダウンの処理をしてください。使用して
いない入出力端子は , 出力状態に設定して開放とするか , あるいは , 入力状態に設定
し入力端子と同じ処理をしてください。使用していない出力端子は , 開放としてく
ださい。
• 電源端子
VCC 端子または VSS 端子が複数ある場合 , デバイス設計上はラッチアップなどの誤
動作を防止するためにデバイス内部で同電位にすべきものどうしを接続してあり
ます。不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防
止 , 総出力電流規格を遵守などのために , 必ずすべての VCC 端子と VSS 端子をデバ
イスの外部で電源とグランドに接続してください。また , 電流供給源と本デバイス
30
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 2 章 デバイス使用上の注意
2.1
MB95200H/210H/220H Series
の VCC 端子と VSS 端子は低インピーダンスで接続してください。
本デバイスの近くで , VCC 端子 と VSS 端子の間に , 0.1 µF 程度のセラミックコンデ
ンサをバイパスコンデンサとして接続することをお勧めいたします
• DBG 端子
DBG 端子を外部のプルアップ抵抗に直接接続してください。
ノイズによってデバイスが意図せずにデバッグモードに入るのを防止するため , プ
リント基板のレイアウトを設計するときは DBG 端子 から VCC 端子または VSS 端子
への距離を最小限にしてください。
パワーオン後 , リセット出力が解除されるまでは , DBG 端子が「L」レベルのまま
にならないようにしてください。
• RST 端子
RST を外部のプルアップ抵抗に直接接続してください。
ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため , プ
リント基板のレイアウトを設計するときは RST 端子と VCC 端子または VSS 端子へ
の距離を最小限にしてください。
パワーオン後 , RST/PF2 端子はリセット入出力端子と同じに機能します。また , リ
セット出力は SYSC レジスタの RSTOE ビットによって許可でき , リセット入力機
能または汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択できます。
• C 端子
セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してくださ
い。VCC 端子のバスパスコンデンサは , CS より大きい容量値のコンデンサを使用し
てください。平滑コンデンサ CS への接続は , 下図を参照してください。ノイズに
よってデバイスが意図せずに不明なモードに入るのを防止するため , プリント基板
のレイアウトを設計するときは , C 端子から CS への距離および CS から VSS 端子へ
の距離を最小限にしてください。
図 2.1-1 DBG/RST/C 端子接続
DBG
C
RST
Cs
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31
第 2 章 デバイス使用上の注意
2.1
32
MB95200H/210H/220H Series
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第3章
メモリ空間
メモリ空間について説明します。
CM26-10123-1
3.1
メモリ空間
3.2
メモリマップ
FUJITSU MICROELECTRONICS LIMITED
33
第 3 章 メモリ空間
3.1
3.1
MB95200H/210H/220H Series
メモリ空間
MB95200H/210H/220H シリーズのメモリ空間は 64 K バイトで , 拡張 I/O 領域 , デー
タ領域 , プログラム領域によって構成されています。メモリ空間には , 汎用レジスタ
やベクタテーブルなど , 特定の用途に使用される領域があります。
■ メモリ空間の構成
● I/O 領域 ( アドレス : 0000H ∼ 007FH )
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。
• I/O領域はメモリ空間の一部に割り当てられているため, メモリにアクセスする場合
と同様にアクセスできます。また , ダイレクトアドレッシング命令を用いることで ,
より高速にアクセスできます。
● 拡張 I/O 領域 ( アドレス : 0F80H ∼ 0FFFH)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置され
ています。
• 拡張 I/O 領域はメモリ空間の一部に割り当てられている , メモリにアクセスする場
合と同様にアクセスできます。
● データ領域
• 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
• 0090H ∼ 00FFH は , ダイレクトアドレッシング命令を用いることで , 高速にアクセ
スできます。
• 0100H ∼ 027FH は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポイ
ンタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能とな
ります。(MB95F203H/F203K/F204H/F204K/F213H/F213K/F214H/F214K/F223H/F223K)
• 0100H ∼ 017FH は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポ
インタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能と
なります。(MB95F202H/F202K/F212H/F212K/F222H/F222K)
• 0100H ∼ 01FFH は , 汎用レジスタ領域として使用できます。
(MB95F203H/F203K/F204H/F204K/F213H/F213K/F214H/F214K/F223H/F223K)
• 0100H ∼ 017FH は , 汎用レジスタ領域として使用できます。
(MB95F202H/F202K/F212H/F212K/F222H/F222K)
● プログラム領域
• 内部プログラム領域として ROM が内蔵されています。
• 内部 ROM 容量は , 品種によって異なります。
• FFC0H ∼ FFFFH は , ベクタテーブルとして使用します。
• FFBCH ∼ FFBFH は , 不揮発性レジスタのデータ保存に使用します。
34
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CM26-10123-1
第 3 章 メモリ空間
3.1
MB95200H/210H/220H Series
■ メモリマップ
図 3.1-1 メモリマップ
0000H
I/O 領域
ダイレクトアドレッシング領域
0080H
0100H
レジスタバンク
(汎用レジスタ領域)
拡張ダイレクトアドレッシング領域
0200H
047FH
データ領域
0F80H
拡張 I/O 領域
0FFFH
プログラム領域
FFC0H
FFFFH
CM26-10123-1
ベクタテーブル領域
FUJITSU MICROELECTRONICS LIMITED
35
第 3 章 メモリ空間
3.1
3.1.1
MB95200H/210H/220H Series
特定用途の領域
特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。
■ 汎用レジスタ領域 ( アドレス : MB95F203H/F203K/F204H/F204K/F213H/F213K/
F214H/F214K/F223H/F223K 内の 0100H ∼ 01FFH )
( アドレス : MB95F202H/F202K/F212H/F212K/F222H/F222K の 0100H ∼ 017FH )
• 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令
で高速にアクセスできます。
詳細は , 「5.1.1 レジスタバンクポインタ (RP)」および 「5.2 汎用レジスタ」を参照
してください。
■ 不揮発性レジスタデータ領域 ( アドレス : FFBCH ∼ FFBFH)
• FFBCH ∼ FFBFH までの領域は不揮発性レジスタのデータの保存用として使用しま
す。詳細は , 「第 22 章 不揮発性レジスタ (NVR) の機能」を参照してください。
■ ベクタテーブル領域 ( アドレス :FFC0H ∼ FFFFH)
• ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用
します。
• ROM 領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレス
に対応する処理ルーチンの開始アドレスをデータとして設定します。
表 8.1-1 に , ベクタコール命令 , 割込み , およびリセットに対応して参照されるベク
タテーブルのアドレスを示します。
詳細は「第 7 章 リセット」, 「第 8 章 割込み」, および 「付録 E」の 「E.2 特殊な
命令」「■ 特殊な命令 ● CALLV #vct」を参照してください。
36
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CM26-10123-1
第 3 章 メモリ空間
3.2
MB95200H/210H/220H Series
3.2
メモリマップ
MB95200H/210H/220H シリーズのメモリマップを示します。
■ メモリマップ
図 3.2-1 メモリマップ
MB95F204H/F204K/
F214H/F214K
0000H
I/O
0080H
アクセス禁止
0090H
RAM 496 バイト
0100H
レジスタ
0200H
0280H
0F80H
アクセス禁止
拡張 I/O
1000H
MB95F203H/F203K/
F213H/F213K/F223H/F223K
MB95F202H/F202K/
F212H/F212K/F222H/F222K
0000H
I/O
0080H
アクセス禁止
0090H
RAM 496 バイト
0100H
レジスタ
0200H
0280H
0F80H
0000H
I/O
0080H
アクセス禁止
0090H
RAM 240 バイト
0100H
レジスタ
0180H
アクセス禁止
アクセス禁止
拡張 I/O
1000H
0F80H
拡張 I/O
1000H
アクセス禁止
アクセス禁止
C000H
フラッシュ
メモリ
16 K バイト
FFFFH
E000H
FFFFH
パラメータ
フラッシュ
メモリ
8 K バイト
アクセス禁止
F000H
FFFFH
フラッシュメモリ
4 K バイト
フラッシュメモリ
RAM
MB95F204H/F204K/F214H/F214K
16 K バイト
496 バイト
MB95F203H/F203K/F213H/F213K/F223H/F223K
8 K バイト
496 バイト
MB95F202H/F202K/F212H/F212K/F222H/F222K
4 K バイト
240 バイト
品種名
CM26-10123-1
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37
第 3 章 メモリ空間
3.2
38
MB95200H/210H/220H Series
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第4章
メモリアクセスモード
メモリアクセスモードについて説明します。
4.1
CM26-10123-1
メモリアクセスモード
FUJITSU MICROELECTRONICS LIMITED
39
第 4 章 メモリアクセスモード
4.1
MB95200H/210H/220H Series
メモリアクセスモード
4.1
MB95200H/210H/220H シリーズ のメモリアクセスは , シングルチップモードのみで
す。
■ シングルチップモード
シングルチップモードでは , 内部の RAM および ROM のみが使用され , 外部バスア
クセスは行いません。
● モードデータ
モードデータは , CPU のメモリアクセスモードを決定するデータです。
モードデータアドレスは , "FFFDH" に固定されます。内部 ROM のモードデータは
必ず "00H" に設定してシングルチップモードを選択してください。
図 4.1-1 モードデータの設定
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
FFFDH
データ
00H
00H以外
動作
シングルチップモード選択
予約済み,00H以外モードデータに設定しないでください
リセット解除後に , CPU は最初にモードデータをフェッチ ( 取り出 ) します。
CPU はモードデータの次に , リセットベクタをフェッチ ( 取り出 ) します。リセッ
トベクタで設定されたアドレスから命令の実行を開始します。
40
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CM26-10123-1
第5章
CPU
CPU の機能と動作について説明します。
CM26-10123-1
5.1
専用レジスタ
5.2
汎用レジスタ
5.3
16 ビットデータのメモリ上の配置
FUJITSU MICROELECTRONICS LIMITED
41
第 5 章 CPU
5.1
5.1
MB95200H/210H/220H Series
専用レジスタ
CPU には , プログラムカウンタ (PC), 2 つの演算用レジスタ (A, T), 3 つのアドレス
ポインタ (IX, EP, SP), およびプログラムステータス (PS) の専用レジスタがありま
す。各レジスタは , 16 ビット長です。PS レジスタは , レジスタバンクポインタ
(RP), ダイレクトポインタ (DP), およびコンディションコードレジスタ (CCR) から
構成されています。
■ 専用レジスタの構成
CPU 内の専用レジスタは , 7 つの 16 ビットレジスタから構成されています。アキュ
ムレータ (A) およびテンポラリアキュムレータ (T) については , 下位 8 ビットのみ
の使用もできます。
図 5.1-1 に , 専用レジスタの構成を示します。
図 5.1-1 専用レジスタの構成
16 ビット
初期値
FFFDH
: プログラムカウンタ
PC
現在の命令格納位置を示します。
0000H
AH
AL
: アキュムレータ (A)
0000H
TH
TL
: テンポラリアキュムレータ (T)
演算や転送などの一時記憶レジスタです。
アキュムレータとの間で演算を行います。
0000H
: インデックスレジスタ
IX
インデックスアドレスを示すレジスタです。
0000H
: エクストラポインタ
EP
メモリアドレスを示すポインタです。
0000H
: スタックポインタ
SP
現在のスタック位置を示します。
0030H
RP
DP
CCR
PS
: プログラムステータス
レジスタバンクポインタ,ダイレクトバンクポインタ
やコンディションコードを格納するレジスタです。
■ 専用レジスタの機能
● プログラムカウンタ (PC)
プログラムカウンタは , CPU により現在実行されている命令のメモリアドレスを示
す 16 ビットのカウンタです。プログラムカウンタは , 命令の実行 , 割込み , リセッ
トなどによりその内容が更新されます。リセット直後の初期値は , モードデータの
読出しアドレス (FFFDH) です。
● アキュムレータ (A)
アキュムレータは , 16 ビット長の演算用レジスタで , メモリー上のデータやテンポ
ラリアキュムレータ (T) などほかのレジスタ内のデータと各種の演算および転送処
理を行います。アキュムレータ内のデータは , ワード長 (16 ビット ) としてもバイ
ト長 (8 ビット ) としても扱えます。バイト長データの演算処理や転送処理では , ア
キュムレータの下位 8 ビット (AL) のみが使用され , 上位 8 ビット (AH) は変化しま
せん。リセット直後の初期値は "0000H" です。
42
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CM26-10123-1
MB95200H/210H/220H Series
第 5 章 CPU
5.1
● テンポラリアキュムレータ (T)
テンポラリアキュムレータは , 16 ビット長の演算用補助レジスタで , アキュムレー
タ (A) 内のデータと各種の演算を行います。テンポラリアキュムレータ内のデータ
は , アキュムレータ (A) に対する演算がワード長 (16 ビット ) の場合はワード長で ,
バイト長 (8 ビット ) の場合はバイト長で扱われます。バイト長演算が行われると ,
テンポラリアキュムレータの下位 8 ビット (TL) のみが使用され , 上位 8 ビット (TH)
は使われません。
MOV 命令を使用してアキュムレータ (A) にデータを転送する場合 , アキュムレータ
に格納されていたデータは自動的にテンポラリアキュムレータへと転送されます。
バイト長のデータを転送する場合は , テンポラリアキュムレータの上位 8 ビット
(TH) は変化しません。リセット後の初期値は "0000H" です。
● インデックスレジスタ (IX)
インデックスレジスタは , インデックスアドレスを保持するための 16 ビット長のレ
ジスタで , 1 バイト分 , オフセット (-128 ∼ +127) して使用します。インデックスア
ドレスにオフセット値を加えることにより , データアクセスのためのメモリアドレ
スが生成されます。リセット後の初期値は "0000H" です。
● エクストラポインタ (EP)
エクストラポインタは , データアクセスのためのメモリアドレスを示す値を保持す
る 16 ビット長のレジスタです。リセット後の初期値は "0000H" です。
● スタックポインタ (SP)
スタックポインタは , 割込みやサブルーチン呼び出しが生じたとき , スタックの退
避 / 復帰命令によって参照されるアドレスを保持する 16 ビット長のレジスタです。
プログラムの実行中 , スタックポインタの値は , スタックに退避された最新データ
のアドレスとなっています。リセット後の初期値は "0000H" です。
● プログラムステータス (PS)
プログラムステータスは , 16 ビット長の制御レジスタです。上位 8 ビットは , レジ
スタバンクポインタ (RP) とダイレクトバンクポインタ (DP) から構成され , 下位 8 ビッ
トは , コンディションコードレジスタ (CCR) となっています。
上位 8 ビットのうち , 上位 5 ビットはレジスタバンクポインタで , 汎用レジスタバ
ンクのアドレスを保持するために使用します。下位 3 ビットはダイレクトバンクポ
インタで , ダイレクトアドレッシングにより高速にアクセスされる領域を示します。
下位 8 ビットはコンディションコードレジスタ (CCR) で , CPU の状態を表す各種フ
ラグで構成されています。
プログラムステータスにアクセス可能な命令は , MOVW A,PS と MOVW PS,A です。
プログラムステータスレジスタ内のレジスタバンクポインタ (RP) とダイレクトバ
ンクポインタ (DP) は , ミラーアドレス (0078H) をアクセスすることによっても読み
書きできます。
なお , コンディションコードレジスタ (CCR) は , プログラムステータスレジスタの
一部であり , コンディションコードレジスタのみのアクセスはできません。
専用レジスタの詳しい使用方法については , 「F2MC-8FX プログラミングマニュア
ル」を参照してください。
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FUJITSU MICROELECTRONICS LIMITED
43
第 5 章 CPU
5.1
MB95200H/210H/220H Series
レジスタバンクポインタ (RP)
5.1.1
プログラムステータス (PS) の bit15 ∼ bit11 であるレジスタバンクポインタ (RP)
は , 現在使用している汎用レジスタバンクのアドレスを示し , 汎用レジスタアドレッ
シング時に実アドレスに変換されます。
■ レジスタバンクポインタ (RP) の構成
図 5.1-2 に , レジスタバンクポインタの構成を示します。
図 5.1-2 レジスタバンクポインタの構成
RP
DP
CCR
RP 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
00000B
レジスタバンクポインタは , 現在使用されているレジスタバンクのアドレスを示し
ます。レジスタバンクポインタの内容は , 図 5.1-3 に示す規則にしたがって , 実アド
レスに変換されます。
図 5.1-3 汎用レジスタ領域の実アドレス変換規則
固定値
RP 上位
オペコード 下位
"0"
"1"
R4
R3
R2
R1
R0
b2
b1
b0
発生アドレス　A15 A14 A13 A12 A11 A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
"0"
"0"
"0"
"0"
"0"
"0"
レジスタバンクポインタは, RAM領域の中で汎用レジスタとして使用するレジスタ
バンクを指定します。レジスタバンクは全部で 32 個あります。カレントレジスタ
バンクは , レジスタバンクポインタの上位 5 ビットに 0 ∼ 31 の値を設定することに
より指定されます。1 つのレジスタバンクには , 8 つの 8 ビット長の汎用レジスタが
あり , オペコードの下位 3 ビットで選択されます。
このレジスタバンクポインタによって , "0100H" ∼ "01FFH"( 最大 ) までを , 汎用レジ
スタ領域として使用できます。ただし , 一部の製品には , 汎用レジスタ領域として
使用可能な領域のサイズに制限があります。レジスタバンクポインタのリセット後
の初期値は "0000H" です。
■ レジスタバンクポインタおよびダイレクトバンクポインタのミラーアドレス
レジスタバンクポインタ (RP) およびダイレクトバンクポインタ (DP) の値は ,
"MOVW A,PS" 命令によってプログラムステータス (PS) レジスタにアクセスするこ
とにより , 書き込むことができます。読出しは , "MOVW PS,A" 命令によってプログ
ラムステータス (PS) にアクセスすることにより行うことができます。また , レジス
タバンクポインタのミラーアドレス "0078H" にアクセスすることによっても , 両ポ
インタを直接書込み / 読出しすることが可能です。
44
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CM26-10123-1
第 5 章 CPU
5.1
MB95200H/210H/220H Series
ダイレクトバンクポインタ (DP)
5.1.2
プログラムステータス (PS) の bit10 ∼ bit8 であるダイレクトバンクポインタ (DP)
は , ダイレクトアドレッシングでアクセスする領域を指定するためのものです。
■ ダイレクトバンクポインタ (DP) の構成
図 5.1-4 に , ダイレクトバンクポインタの構成を示します。
図 5.1-4 ダイレクトバンクポインタの構成
RP
DP
CCR
DP 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
000B
"0000H ∼ 007FH" および "0080H ∼ 047FH" の領域は , ダイレクトアドレッシングに
よりアクセスすることが可能です。ダイレクトバンクポインタの値にかかわらず
0000H ∼ 007FH へのアクセスはオペランドで指定します。0080H ∼ 047FH へのアク
セスは , ダイレクトバンクポインタの値とオペランドにより指定します。
表 5.1-1 に , ダイレクトバンクポインタ (DP) とアクセス領域の関係を , 表 5.1-2 にダ
イレクトアドレッシング命令一覧を示します。
表 5.1-1 ダイレクトバンクポインタとアクセス領域
ダイレクトバンクポインタ (DP) [2:0]
オペランドで指定された
dir
XXXB( マッピングに影響しません )
0000H ∼ 007FH
アクセス領域
0000H ∼ 007FH
000B( 初期値 )
001B
0080H ∼ 00FFH *1
010B
0180H ∼ 01FFH *2
011B
100B
0100H ∼ 017FH
0080H ∼ 00FFH
0200H ∼ 027FH
0280H ∼ 02FFH *3
101B
0300H ∼ 037FH
110B
0380H ∼ 03FFH
111B
0400H ∼ 047FH
*1: メモリ容量の制約により , MB95200H/210H/220H シリーズではこの値は , "0090H ∼ 00FFH"
となっています。
*2: MB95F204H/F204K/F214H/F214K/F203H/F203K/F213H/F213K では , 使用可能なアクセス領域
は "0180H" までとなります。
*3: MB95F202H/F202K/F212H/F212K では , 使用可能なアクセス領域は "0280H" までとなります。
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45
第 5 章 CPU
5.1
MB95200H/210H/220H Series
表 5.1-2 ダイレクトアドレッシング命令一覧
適用可能な命令
CLRB dir:bit
SETB dir:bit
BBC dir:bit,rel
BBS dir:bit,rel
MOV A,dir
CMP A,dir
ADDC A,dir
SUBC A,dir
MOV dir,A
XOR A,dir
AND A,dir
OR A,dir
MOV dir,#imm
CMP dir,#imm
MOVW A,dir
MOVW dir,A
46
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第 5 章 CPU
5.1
MB95200H/210H/220H Series
コンディションコードレジスタ (CCR)
5.1.3
プログラムステータス (PS) レジスタの下位 8 ビットであるコンディションコードレ
ジスタ (CCR) は , 演算結果や転送データに関する情報を示すビット (H, N, Z, V, C)
と , 割込み要求の受付けを制御するためのビット (I, IL1, IL0) によって構成されます。
■ コンディションコードレジスタ (CCR) の構成
図 5.1-5 コンディションコードレジスタの構成
RP
DP
CCR
CCR 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
00110000B
ハーフキャリフラグ
割込み許可フラグ
割込みレベルビット
ネガティブフラグ
ゼロフラグ
オーバフローフラグ
キャリフラグ
コンディションコードレジスタは , プログラムステータス (PS) レジスタの一部であ
り , そのためコンディションコードレジスタに独立してアクセスすることはできま
せん。
■ 演算結果を示すビット
● ハーフキャリフラグ (H)
このフラグは , 演算の結果 , bit3 から bit4 への繰上げ ( キャリ ) や bit4 から bit3 への
借越し ( ボロー ) が発生した場合に "1" になります。発生しなかった場合には , "0"
になります。このフラグは 10 進補正命令用であるため , 加減算以外の命令には使用
しないでください。
● ネガティブフラグ (N)
このフラグは , 演算の結果 , 最上位ビットの値が "1" となった場合に "1" になり , "0"
となった場合に "0" になります。
● ゼロフラグ (Z)
このフラグは , 演算の結果が "0" であれば "1" になり , 演算の結果が "1" であれば "0"
になります。
● オーバフローフラグ (V)
このフラグは , 演算に用いたオペランドを 2 の補数で表現される整数とみなした場
合に演算の結果 , オーバフローが発生したかどうかを示します。オーバフローが発
生した場合 , オーバフローフラグは "1" に , オーバフローが発生しなかった場合は
"0" になります。
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47
第 5 章 CPU
5.1
MB95200H/210H/220H Series
● キャリフラグ (C)
このフラグは , 演算の結果 , bit7 からの繰上げ ( キャリ ) や bit7 への借越し ( ボロー
) が発生した場合に "1" になります。発生しなかった場合には , "0" になります。ま
た , シフト命令の実行時には , シフトアウトした値がこのフラグに設定されます。
図 5.1-6 に , シフト命令によるキャリフラグの変化を示します。
図 5.1-6 シフト命令によるキャリフラグの変化
• 左シフトの場合 (ROLC)
• 右シフトの場合 (RORC)
bit7
bit0
bit7
bit0
C
C
■ 割込みの受付けを制御するビット
● 割込み許可フラグ (I)
このフラグが "1" のときは割込みが許可され , CPU は割込みを受け付けます。"0" の
ときは割込みが禁止され , CPU は割込みを受け付けません。
リセット後の初期値は "0" です。
このフラグは , SETI 命令で "1" になり , CLRI 命令で "0" になります。
● 割込みレベルビット (IL1, IL0)
これらのビットは , CPU が現在受け付けている割込みのレベルを示します。
割込みレベルは , 各周辺機能の割込み要求 (IRQ0 ∼ IRQ23) に対応する割込みレベ
ル設定レジスタ (ILR0 ∼ ILR5) の値と比較されます。
割込み許可フラグが許可 (CCR:I=1) 状態であり , 割込み要求の割込みレベルがこれら
のビットが示す値より小さい場合のみ , CPU はその割込み要求を処理します。表 5.1-3
は , 割込みレベルの優先度を示したものです。リセット後の初期値は "11B" になり
ます。
表 5.1-3 割込みレベル
IL1
IL0
0
0
割込みレベル
0
0
1
1
1
0
2
1
1
3
優先度
高い
低い ( 割込みなし )
CPU が割込み処理中でないとき ( メインプログラム実行中 ) は , 割込みレベルビッ
ト (IL1, IL0) は通常 , "11B" となっています。
割込みの詳細については , 「8.1 割込み」を参照してください。
48
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第 5 章 CPU
5.2
MB95200H/210H/220H Series
5.2
汎用レジスタ
汎用レジスタは , 8 ビット× 8 個を 1 バンクとするメモリブロックです。最大 32 バ
ンクまで使用できます。レジスタバンクの指定には , レジスタバンクポインタ (RP)
を使用します。
レジスタバンクは , 割込み処理 , ベクタコール処理 , およびサブルーチンの呼出しに
使用すると有効です。
■ 汎用レジスタの構成
• 汎用レジスタは 8 ビット長のレジスタで , 汎用レジスタ領域 (RAM 上 ) のレジスタ
バンク内にあります。
• 1 バンクあたり 8 つのレジスタ (R0 ∼ R7) があり , 最大 32 バンクまで使用できます。
• 現在使用しているレジスタバンクはレジスタバンクポインタ (RP) で指定され , オペ
コードの下位 3 ビットが汎用レジスタ 0(R0) ∼汎用レジスタ 7(R7) を示します。
図 5.2-1 に , レジスタバンクの構成を示します。
図 5.2-1 レジスタバンクの構成
8 ビット
1F8H
ここのアドレス = 0100H + 8 × (RP)
アドレス 100H
R0
R0
R0
R1
R2
R3
R4
R5
R6
107H
R1
R2
R3
R4
R5
R6
R7
R1
R2
R3
R4
R5
R6
1FFH
R7
バンク 31
R7
バンク 0
32 バンク
使用できるRAM容量に
よって,バンク数は
制限されます。
メモリ領域
各品種で使用可能な汎用レジスタ領域については , 「3.1.1 特定用途の領域」を参照
してください。
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49
第 5 章 CPU
5.2
MB95200H/210H/220H Series
■ 汎用レジスタの特長
汎用レジスタには , 以下のような特長があります。
• 短い命令によるRAMへの高速アクセス(汎用レジスタアドレッシング)が可能です。
• レジスタバンクのブロックにレジスタをまとめることで , データの保護と , 機能に
よるレジスタの分類が容易になります。
個々の割込み処理ルーチンやベクタコール (CALLV #0 ∼ #7) 処理ルーチンに対し ,
専用の汎用レジスタバンクを割り当てることができます。例えば , 「2 番目の割込
みには必ず 4 番目のレジスタバンクを割り当てる」という使い方ができます。
割込み処理ルーチンの先頭で専用レジスタバンクを指定するだけで , 割込み前に汎
用レジスタに格納されていたデータを , そのレジスタバンクに保存できます。これ
によって , 汎用レジスタのデータをスタックに退避する必要がなくなり , CPU は高
速に割込みを受け付けることができるようになります。
＜注意事項＞
レジスタバンクを指定するためにレジスタバンクポインタ (RP) を変更するときには , コ
ンディションコードレジスタの割込みレベルビット (CCR:IL1, IL0) の値が変更されないよ
うにするために , 割込み処理ルーチンのプログラムに , 以下の処理のいずれかを入れてく
ださい。
• RP の値を書き込む前に , 割込みレベルビットを読み出し , その値を保存する。
• RP のミラーアドレス "0078H" に新しい値を直接書き込んでください。
• RAM サイズが 240 バイトである製品では , 汎用レジスタとして使用可能な領域は "0100H" ∼
"017FH" であり , RAM サイズが 496 バイトである製品の半分となっています。したがっ
て C コンパイラなどのプログラム開発ツールを用いて汎用レジ タ領域を設定する際に
は , 汎用レジスタとして使用する領域がインストールされた RAM のサイズを超えてい
ないことを確認してください。
50
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第 5 章 CPU
5.3
MB95200H/210H/220H Series
5.3
16 ビットデータのメモリ上の配置
16 ビットデータのメモリ上の格納状態について説明します。
■ 16 ビットデータのメモリ上の配置
● RAM での 16 ビットデータの格納状態
メモリに 16 ビットデータを書き込む場合 , アドレス値の小さい方にデータの上位バ
イトが , その次のアドレスにデータの下位バイトがそれぞれ格納されます。16 ビッ
トデータの読出し時も同様に扱われます。
図 5.3-1 に , メモリ上の 16 ビットデータの配置を示します。
図 5.3-1 16 ビットデータのメモリ上の配置
実行前
実行後
メモリ
MOVW 0081H, A
0080H
0081H
0082H
0083H
A 1 2 3 4H
A 1 2 3 4H
メモリ
12H
34H
0080H
0081H
0082H
0083H
● オペランドにより指定された 16 ビットデータの格納状態
命令内のオペランドで 16 ビットデータを指定した場合も , オペコード ( 命令 ) に近
いアドレスに上位バイトが , その次のアドレスに下位バイトが格納されます。
これはオペランドがメモリアドレスを示す場合でも , 16 ビットのイミディエート (
即値 ) データの場合でも同じです。
図 5.3-2 に , 命令での 16 ビットデータの配置を示します。
図 5.3-2 16 ビットデータの命令における配置
[例]
; エクステンドアドレス
MOV A, 5678H
MOVW A, #1234H ; 16ビットイミディエートデータ
アセンブルすると
XXX0H
XXX2H
XXX5H
XXX8H
XX XX
60 56 78 ; エクステンドアドレス
E4 12 34 ; 16ビットイミディエートデータ
XX
● スタックにおける 16 ビットデータの格納状態
割込み時にスタックに退避される 16 ビット長のレジスタのデータも , オペランドに
より指定された 16 ビットデータと同様に , アドレス値の小さい方に上位バイトが格
納されます。
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51
第 5 章 CPU
5.3
52
MB95200H/210H/220H Series
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CM26-10123-1
第6章
クロック制御部
クロック制御部の機能と動作について説明します。
6.1
クロック制御部の概要
6.2
発振安定待ち時間
6.3
システムクロック制御レジスタ (SYCC)
6.4
発振安定待ち時間設定レジスタ (WATR)
6.5
スタンバイ制御レジスタ (STBC)
6.6
システムクロック制御レジスタ 2 (SYCC2)
6.7
クロックモード
6.8
低消費電力モード ( スタンバイモード ) の動作
6.9
クロック発振回路
6.10 プリスケーラの概要
6.11 プリスケーラの構成
6.12 プリスケーラの動作
6.13 プリスケーラ使用上の注意
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53
第 6 章 クロック制御部
6.1
6.1
MB95200H/210H/220H Series
クロック制御部の概要
F2MC-8FX ファミリは , 消費電力の最適な制御を行うクロック制御部を搭載してい
ます。外部メインクロックと外部サブクロックの両方をサポートする 2 系統外部ク
ロック品と , 外部メインクロックのみをサポートする 1 系統外部クロック品があり
ます。
クロック制御部はクロック発振の許可 / 停止 , 内部回路へのクロック信号供給の
許可 / 停止 , クロックソースの選択 , および内蔵 CR 発振器と周波数分周回路の制御
を行います。
■ クロック制御部の概要
クロック制御部はクロック発振の許可 / 停止 , 内部回路へのクロック供給の許可 / 停
止,
クロックソースの選択 , および内蔵 CR 発振器と周波数分周回路の制御を行います。
クロック制御部ではクロックモードの設定 , スタンバイモードの設定 , リセット動
作に従い内部クロックを制御します。クロックモードにより内部動作クロックの選
択が行われ , スタンバイモードによりクロック発振および信号供給の許可 / 停止を
行います。
クロック制御部はクロックモード , およびスタンバイモードの組み合わせに応じた
最適な消費電力と機能を選択します。
2 系統外部クロック品には 4 種類のソースクロックがあります。これらは外部メイ
ンクロックを2分周したメインクロック, 外部サブクロックを2分周したサブクロッ
ク , メイン CR クロック , およびサブ CR クロックの 4 種類です。
1 系統外部クロック品には , 外部メインクロックを 2 分周したメインクロック , メイ
ン CR クロック , およびサブ CR クロックの 3 種類のソースクロックがあります。
54
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第 6 章 クロック制御部
6.1
MB95200H/210H/220H Series
■ クロック制御部のブロックダイヤグラム
図 6.1-1 にクロック制御部のブロックダイヤグラムを示します。
図 6.1-1 クロック制御部のブロックダイヤグラム
システムクロック制御レジスタ 2 (SYCC2)
スタンバイ制御レジスタ (STBC)
RCM1 RCM0 RCS1 RCS0 SOSCE MOSCE SCRE MCRE
STP
SLP
SPL SRST TMD SCRDY MCRDY MRDY
時計または
タイムベースタイマ
スリープモード
ストップモード
メイン CR
クロック
発振回路
システムクロックセレクタ
(5)
(6)
サブCR
クロック
発振回路
(7)
メイン
クロック
発振回路
(1)
サブ
クロック
発振回路
(2)
プリスケーラ
分周なし
2分周
(8) 4分周
8分周
(3)
2分周
16分周
CPUへの供給
(9)
クロック
制御回路
周辺機能への供給
(4)
2分周
ソースクロック
選択制御
回路
発振安定
待ち回路
-
-
-
-
SRDY
システムクロック制御レジスタ (SYCC)
(1): メインクロック (FCH)
(2): サブクロック (FCL)
(3): メインクロック
(4): サブクロック
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-
タイムベースタイマ用クロック
時計タイマ用クロック
DIV1
DIV0
SWT3 SWT2 SWT1 SWT0 MWT3 MWT2 MWT1 MWT0
発振安定待ち時間設定レジスタ(WATR)
(5): メイン CR クロック (FCRH)
(9): マシンクロック(MCLK)
(6): メイン CR リファレンス クロック (FCRHS)
(7): サブCR クロック (FCRL)
(8): ソースクロック
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55
第 6 章 クロック制御部
6.1
MB95200H/210H/220H Series
クロック制御部は , 以下のブロックで構成されています。
● メインクロック発振回路
このブロックはメインクロックの発振回路です。
● サブクロック発振回路 (2 系統外部クロック品 )
このブロックはサブクロックの発振回路です。
● メイン CR 発振回路
このブロックはメイン CR クロックの発振回路です。
● サブ CR 発振回路
このブロックはサブ CR クロックの発振回路です。
● システムクロックセレクタ
このブロックはクロックモードに対応して , メインクロック , サブクロック , メイン
CR クロック , およびサブ CR クロックの 4 種類のソースクロック中から 1 種類のク
ロックが選択されます。選択されたソースクロックはプリスケーラにより分周され
, クロック制御回路へ供給されます。この分周されたクロックを「マシンクロック」
とよびます。
● クロック制御回路
CPU および各周辺機能へのマシンクロックの供給を , 選択されているスタンバイ
モードまたは発振安定待ち時間に対応して制御します。
● 発振安定待ち回路
このブロックからは , 14 種類の発振安定信号のうち 1 種類をメインクロック用発振
信号として , または 15 種類の発振安定信号のうちの 1 種類を , サブクロック用発振
安定待ち時間信号として出力します。
● システムクロック制御レジスタ (SYCC)
このレジスタは , マシンクロックの分周比を選択するために使用します。
● スタンバイ制御レジスタ (STBC)
このレジスタは RUN 状態からスタンバイモードへの遷移 , ストップモード , タイム
ベースタイマモードまたは時計モードの端子状態の設定 , およびソフトウェアリ
セットの発生を制御するために使用します。
● システムクロック制御レジスタ 2 (SYCC2)
このレジスタは現在のクロックモードの表示 , クロックモードの選択 , およびメイ
ンクロック , メイン CR クロック , サブクロック , サブ CR クロックの発振を許可 /
停止します。
● 発振安定待ち時間設定レジスタ (WATR)
このレジスタはメインクロックとサブクロックの発振安定待ち時間を設定するた
めに使用します。
56
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第 6 章 クロック制御部
6.1
MB95200H/210H/220H Series
■ クロックモード
メインクロックモード , メイン CR クロックモード , サブクロックモード , およびサ
ブ CR クロックモードの 4 種類のクロックモードがあります。
表 6.1-1 にクロックモードとマシンクロック (CPU と周辺機能の動作クロック ) との
関係を示します。
表 6.1-1 クロックモードとマシンクロックの選択
クロックモード
メインクロックモード
メイン CR クロックモード
サブクロックモード
(2 系統外部クロック品のみ )
サブ CR クロックモード
マシンクロック
マシンクロックはメインクロック ( メインクロックの
2 分周 ) から生成されます。
マシンクロックはメイン CR クロックより生成されます。
マシンクロックはサブクロック ( サブクロックの 2 分周 ) か
ら生成されます。
マシンクロックはサブ CR クロックより生成されます。
選択されたクロックの周波数の分周は , どのクロックモードでも可能です。また ,
メイン CR クロックを使用するモードにおいてはクロック周波数を選択することも
できます。
■ クロックモードの影響を受けない周辺機能
下記に示す周辺機能はクロックモード , 分周 , または CR 逓倍率の設定による影響を
受けません。表 6.1-2 にクロックモードの影響を受けない周辺機能を示します。
表 6.1-2 クロックモードの影響を受けない周辺機能
周辺機能
ウォッチドッグタイマ
動作クロック
メインクロック ( タイムベースタイマ出力の選択時 )
サブクロック ( 時計プリスケーラの出力選択時 ) (2 系統外部
クロック品のみ )
上記以外の周辺機能ではタイムベースタイマ , または時計プリスケーラをカウント
クロックとして選択可能です。詳細については , 各周辺機能の説明で確認してくだ
さい。
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第 6 章 クロック制御部
6.1
MB95200H/210H/220H Series
■ スタンバイモード
選択されたスタンバイモードによりクロック発振の許可 / 停止 , および内部回路へ
のクロック供給の許可 / 停止を選択できます。タイムベースタイマモードおよび時
計モードを除き , クロックモードの設定とは別にスタンバイモードを設定すること
が可能です。
表 6.1-3 にスタンバイモードとクロック供給の状態との関係を示します。
表 6.1-3 スタンバイモードとクロック供給の状態
スタンバイモード
クロック供給の状態
スリープモード
CPU へのクロック供給が停止します。その結果 CPU は動作を停止
しますが , 他の周辺機能は動作を継続します。
タイムベース・タイマ
モード
タイムベースタイマおよび時計プリスケーラへのみクロック信号
を供給し , 他の回路へのクロック供給は停止します。その結果 , タ
イムベースタイマ , 時計プリスケーラ , 外部割込み , および低電圧
検出リセット ( オプション ) を除くすべての機能は停止します。
タイムベースタイマモードはメインクロックモード , およびメイン
CR クロックモードにおいて使用可能です。
時計モード
(2 系統外部クロック品
のみ )
メインクロック発振は停止します。時計プリスケーラへのみク
ロック信号を供給し , 他の回路へのクロック供給は停止します。そ
の結果 , 時計プリスケーラ , 外部割込み , および低電圧検出リセッ
ト ( オプション ) を除くすべての機能は停止します。
時計モードはサブクロックモードおよびサブ CR クロックモード
において使用されるスタンバイモードです。
ストップモード
メインクロック発振およびサブクロック発振を停止し , すべての回
路へのクロック供給を停止します。その結果 , 外部割込み , および
低電圧検出リセット ( オプション ) を除くすべての機能は停止しま
す。
＜注意事項＞
特別な設定を行うことで , 表 6.1-3 以外にクロックが供給される場合があります。
例 え ば , メ イ ン ク ロ ッ ク モ ー ド で ス ト ッ プ モ ー ド に す る 場 合 , SYCC2:SOSCE と
SYCC2:SCRE に "1" が書かれていれば , 時計プリスケーラが動作します。
また , ハードウェアウォッチドッグタイマを起動した場合は , スタンバイモードでも
ウォッチドッグタイマが動作します。
58
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6.1
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■ クロックモードとスタンバイモードの組合せ
表 6.1-4 と表 6.1-5 にクロックモードとスタンバイモードの組合わせ , および各種ク
ロックモードとスタンバイモードの組合わせを有する異なる内部回路の動作状態
をそれぞれ示します。
表 6.1-4 スタンバイモードとクロックモードの組合せおよび内部動作状態 (1)
RUN
機能
メイン
クロック
モード
メイン
クロック
メイン CR
クロック
サブクロック
サブ CR
クロック
CPU
スリープ
メイン
サブ
サブ CR
CR クロッ クロック
クロック
モード
ク
モード
モード (2 系統外部
クロック品
)
メイン
クロック
モード
メイン CR
クロック
モード
停止 *1
停止
動作
停止
動作
停止 *1
停止
動作
停止 *2
動作
停止
停止 *2
動作 *3
動作 *4
サブ
クロック
モード
(2 系統外
部クロック
品)
サブ CR
クロック
モード
動作
動作 *3
動作 *3
動作
動作 *3
動作 *4
動作
動作 *4
動作 *4
動作
動作
動作
停止
停止
動作
動作
値保持
値保持
動作
動作
出力保持
出力保持
動作
停止
動作
停止
動作 *3, *4
動作
動作 *3*4
動作
動作
動作
動作
動作
動作
動作
動作 *5
動作 *5
動作
動作
停止
停止
動作
動作
動作
動作
動作
動作
動作
動作
ROM
RAM
I/O ポート
タイムベース
タイマ
時計プリス
ケーラ
外部割込み
ハードウェア
ウォッチドッ
グタイマ
ソフトウェア
ウォッチドッ
グタイマ
低電圧検出
リセット
その他の周辺
機能
*1: システムクロック制御レジスタ 2(SYCC2:MOSCE) のメインクロック発振許可ビットを "1" に設定すると , メ
インクロックが動作します。
*2: システムクロック制御レジスタ 2(SYCC2:MCRE) のメイン CR クロック発振許可ビットを "1" に設定すると ,
メイン CR クロックが動作します。
*3: システムクロック制御レジスタ 2(SYCC2:SOSCE) のサブクロック発振許可ビットを "1" に設定すると , このモ
ジュールが動作します。
*4: システムクロック制御レジスタ 2(SYCC2:SCRE) のサブ CR クロック発振許可ビットを "1" に設定すると , こ
のモジュールが動作します。
*5: スタンバイモード中の不揮発性レジスタによりハードウェアウォッチドッグタイマが禁止されると , ハード
ウェアウォッチドッグタイマが停止します。
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59
第 6 章 クロック制御部
6.1
MB95200H/210H/220H Series
表 6.1-5 スタンバイモードとクロックモードの組合せおよび内部動作状態 (2)
機能
メイン
クロック
メイン CR
クロック
サブクロック
サブ CR
クロック
CPU
タイムベースタイマ
時計プリスケーラ
メイン CR
クロック
モード
動作
停止 *1
停止
停止
停止 *2
動作
停止
停止
動作 *3
動作
サブ
クロック
モード
(2 系統外
部クロック
品)
サブ CR
クロック
モード
ストップ
メイン
クロック
モード
動作 *3
動作
*4
動作
*4
動作
メイン
クロック
モード
メイン CR
クロック
モード
サブ
クロック
モード
(2 系統外
部クロック
品)
サブ CR
クロック
モード
動作 *3
停止
*4
停止
動作
停止
停止
停止
値保持
値保持
値保持
出力保持 /Hi-Z
出力保持 /Hi-Z
出力保持 /Hi-Z
動作
停止
停止
動作 *3, *4
動作
動作
動作
動作
動作 *5
動作 *5
動作 *5
停止
停止
停止
動作
動作
動作
停止
停止
停止
ROM
RAM
I/O ポート
タイムベース
タイマ
時計プリス
ケーラ
外部割込み
ハードウェア
ウォッチドッ
グタイマ
ソフトウェア
ウォッチドッ
グタイマ
低電圧検出
リセット
その他の周辺
機能
動作 *3, *4
停止
*1: システムクロック制御レジスタ 2(SYCC2:MOSCE) のメインクロック発振許可ビットを "1" に設定すると , メ
インクロックが動作します。
*2: システムクロック制御レジスタ 2(SYCC2:MCRE) のメイン CR クロック発振許可ビットを "1" に設定すると ,
メイン CR クロックが動作します。
*3: システムクロック制御レジスタ 2(SYCC2:SOSCE) のサブクロック発振許可ビットを "1" に設定すると , このモ
ジュールが動作します。
*4: システムクロック制御レジスタ 2(SYCC2:SCRE) のサブ CR クロック発振許可ビットを "1" に設定すると , こ
のモジュールが動作します。
*5: スタンバイモード中の不揮発性レジスタによりハードウェアウォッチドッグタイマが禁止されると , ハード
ウェアウォッチドッグタイマが停止します。
60
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第 6 章 クロック制御部
6.2
MB95200H/210H/220H Series
6.2
発振安定待ち時間
発振安定待ち時間とは , 発振回路が発振を停止した状態から発振器が固有の周波数
で安定し , 発振状態を再開するまでの時間です。クロック制御部は発振開始後に発
振クロック周期を所定の回数までカウントすることにより , 発振安定待ち時間を確
保します。発振安定待ち時間中 , クロック制御部は内部回路へのクロック供給を停
止します。
■ 発振安定待ち時間
クロック制御部は , 発振開始後に発振クロック周期を所定の回数までカウントする
ことにより , 発振安定待ち時間を確保します。発振安定待ち時間中 , クロック制御
部は内部回路へのクロック供給を停止します。
電源投入時 , またはリセット , スタンバイモード時の割込み , ソフトウェア動作によ
るクロックモードの変更により , 発振停止状態から発振を開始する状態遷移の要求
が発生した場合 , クロック制御部は他のクロックモードへ遷移する前に , 自動的に
メインクロックまたはサブクロックの発振安待ち時間の経過を待ちます。
図 6.2-1 に発振開始直後の発振の動作を示します。
図 6.2-1 発振開始直後の発振器の動作
振動子の発振時間
通常動作
ストップモードからの
復帰またはリセット動作
（　）
発振安定待ち時間
X1
↑
発振開始
発振安定
発振安定
メインクロック , サブクロック , メイン CR クロック , およびサブ CR クロックの発
振安定待ち時間は専用カウンタを使用してカウントされます。メインクロック , サ
ブクロックのカウント値は発振安定待ち時間設定レジスタ (WATR) で設定可能で
す。発振器の特性に合わせて指定してください。
パワーオンリセットの場合 , 発振安定待ち時間は初期値に固定されます。
表 6.2-1 に発振安定待ち時間の長さを示します。
表 6.2-1 発振安定待ち時間
クロック
リセット要因
パワーオンリセット
メインクロック
パワーオンリセット以外
サブクロック
(2 系統外部クロック品 )
パワーオンリセット
パワーオンリセット以外
発振安定待ち時間
初期値 : (214-2)/FCH.FCH はメインクロック周波数
( マスク ROM 品は ROM 発注時に指定 )
レジスタの設定値
(WATR: MWT3, MWT2, MWT1, MWT0)
初期値 : (215-2)/FCL.FCL はサブクロック周波数
レジスタの設定値
(WATR: SWT3, SWT2, SWT1, SWT0)
メインクロックの発振安定待ち時間が終了した後に , サブクロックの発振安定待ち
時間測定が開始されます。
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61
第 6 章 クロック制御部
6.2
MB95200H/210H/220H Series
■ CR クロックの発振安定待ち時間
発振器の発振安定待ち時間と同様 , スタンバイモード時の割込みやソフトウェア動
作によるクロックモードの変更により , CR 発振停止状態から CR 発振を開始する状
態遷移の要求が発生すると , クロック制御部は自動的に CR 発振安定待ち時間の経
過を待ちます。
表 6.2-2 に CR 発振安定待ち時間を示します。
表 6.2-2 CR 発振安定待ち時間
CR 発振安定待ち時間
メイン CR クロック
サブ CR クロック
*: FCRHS: 1MHz
28/FCRHS*
25/FCRL
■ 発振安定待ち時間とクロックモード・スタンバイモードの遷移
モード状態の遷移が発生すると , クロック制御部は必要に応じて自動で発振安定待
ち時間の経過を待ちます。モード状態の遷移が発生する状況によってはクロック制
御部は , モード状態の遷移が発生していても発振安定待ち時間の経過を待たない場
合があります。
状態遷移の詳細については , 「6.7 クロックモード」および「6.8 低消費電力モー
ド ( スタンバイモード ) の動作」を参照してください。
62
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第 6 章 クロック制御部
6.3
MB95200H/210H/220H Series
6.3
システムクロック制御レジスタ (SYCC)
システムクロック制御レジスタ (SYCC) はマシンクロックの分周比の選択に使用さ
れ , またサブクロック発振安定の条件を示します。
■ システムクロック制御レジスタ (SYCC) の構成
図 6.3-1 システムクロック制御レジスタ (SYCC) の構成
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0007H
-
-
-
-
SRDY
-
DIV1
DIV0
0000X011B
R/WX
R0/WX
R/W
R/W
R0/WX R0/WX R0/WX R0/WX
DIV1
0
0
1
1
SRDY
0
1
R/WX :
R0/WX :
R/W :
X
:
:
DIV0
0
1
0
1
マシンクロック分周比選択ビット
ソースクロック
ソースクロック/4
ソースクロック/8
ソースクロック/16
サブクロック発振安定ビット
サブクロック発振安定待ち状態または
サブクロック発振停止中
サブクロック発振安定状態
リードオンリ (読出し可能.。このビットに値を書き込んでも動作に影響はありません。)
未定義ビット (読出し値は"0"。このビットに値を書き込んでも動作に影響はありません。)
リード/ライト可能 (読出し値は書込み値と同じとなります。)
不定
初期値
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63
第 6 章 クロック制御部
6.3
MB95200H/210H/220H Series
表 6.3-1 システムクロック制御レジスタ (SYCC) の各ビットの機能説明
ビット名
bit7
∼
bit4, 未定義ビット
bit2
機能
未定義ビットです。
・読み出すとその値は必ず "0" にもどります。
・読出し専用です。値を書き込んでも動作に影響はありません。
サブクロックの発振が安定したかどうかを示すビットです。
SRDY:
・SRDY ビットが "1" のとき , サブクロックの発振安定待ち時間が経過したことを
サブクロック発振安
示します。
bit3 定ビット
・SRDY ビットが "0" のとき , クロック制御部がサブクロックの発振安定待ち状態
(2 系統外部クロック
であることを , またはサブクロック発振を停止したことを示します。
品のみ )
このビットは読出し専用です。値を書き込んでも動作に影響はありません。
1 系統外部クロック品ではこのビットの値に意味はありません。
・ソースクロックに対するマシンクロックの分周比を選択するビットです。
・マシンクロックはこれらビットで設定された分周比により , ソースクロックから
生成されます。
DIV1, DIV0:
bit1,
bit0 マシンクロック分周
比選択ビット
64
DIV1
DIV0
マシンクロック分周比選択ビット
0
0
ソースクロック ( 分周なし )
0
1
ソースクロック /4
1
0
ソースクロック /8
1
1
ソースクロック /16
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第 6 章 クロック制御部
6.4
MB95200H/210H/220H Series
発振安定待ち時間設定レジスタ (WATR)
6.4
発振安定待ち時間を設定するレジスタです。
■ 発振安定待ち時間設定レジスタ (WATR) の構成
図 6.4-1 発振安定待ち時間設定レジスタ (WATR) の構成
アドレス
bit7
bit6
bit5
bit4
0005H
SWT3
SWT2
SWT1
SWT0
R/W
R/W
R/W
R/W
bit3
bit2
R/W
R/W
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
14
2 -2
213 - 2
212 - 2
211 - 2
210 - 2
29 - 2
28 - 2
27 - 2
26 - 2
25 - 2
24 - 2
23 - 2
22 - 2
21 - 2
21 - 2
21 - 2
SWT3 SWT2 SWT1 SWT0 サイクル数
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
R/W
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
15 -
2 2
214 - 2
213 - 2
212 - 2
211 - 2
210 - 2
29 - 2
28 - 2
27 - 2
26 - 2
25 - 2
24 - 2
23 - 2
22 - 2
21 - 2
21 - 2
R/W
初期値
bit0
MWT3 MWT2 MWT1 MWT0
MWT3MWT2MWT1MWT0 サイクル数
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
bit1
11111111B
R/W
メインクロック FCH = 4 MHZの場合
(214 -
2)/FCH
(213 - 2)/FCH
(212 - 2)/FCH
(211 - 2)/FCH
(210 - 2)/FCH
(29 - 2)/FCH
(28 - 2)/FCH
(27 - 2)/FCH
(26 - 2)/FCH
(25 - 2)/FCH
(24 - 2)/FCH
(23 - 2)/FCH
(22 - 2)/FCH
(21 - 2)/FCH
(21 - 2)/FCH
(21 - 2)/FCH
約 4.10 ms
約 2.05 ms
約 1.02 ms
511.5 µs
255.5 µs
127.5 µs
63.5 µs
31.5 µs
15.5 µs
7.5 µs
3.5 µs
1.5 µs
0.5 µs
0.0 µs
0.0 µs
0.0 µs
サブクロック FCL = 32.768 kHZの場合
15
(2 - 2)/FCL
(214 - 2)/FCL
(213 - 2)/FCL
(212 - 2)/FCL
(211 - 2)/FCL
(210 - 2)/FCL
(29 - 2)/FCL
(28 - 2)/FCL
(27 - 2)/FCL
(26 - 2)/FCL
(25 - 2)/FCL
(24 - 2)/FCL
(23 - 2)/FCL
(22 - 2)/FCL
(21 - 2)/FCL
(21 - 2)/FCL
約 1.00 s
約 0.5 s
約 0.25 s
約 0.125 s
約 62.44 ms
約 31.19 ms
約 15.56 ms
約 7.75 ms
約 3.85 ms
約 1.89 ms
約 915.5 µs
約 427.2 µs
約 183.1 µs
約 61.0 µs
0.0 µs
0.0 µs
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 初期値 (マスクROM品はROM発注時,指定した安定待ち時間になります。)
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65
第 6 章 クロック制御部
6.4
MB95200H/210H/220H Series
表 6.4-1 発振安定待ち時間設定レジスタ (WATR) の各ビットの機能説明 (1 / 2)
ビット名
機能
下記のビットはサブクロック発振安定待ち時間を設定するビットです。
bit7
∼
bit4
SWT3, SWT2,
SWT1, SWT0:
サブクロック発振安
定待ち時間選択ビッ
ト
SWT3, SWT2,
SWT1, SWT0
サイクル数
1111B
215-2
(215-2)/FCL
約 1.0 s
1110B
14
2 -2
(214-2)/FCL
約 0.5 s
1101B
13
2 -2
(213-2)/FCL
約 0.25 s
1100B
12
2 -2
(212-2)/FCL
約 0.125 s
1011B
11
2 -2
(211-2)/FCL
約 62.44 ms
1010B
10
2 -2
(210-2)/FCL
約 31.19 ms
1001B
29-2
(29-2)/FCL
約 15.56 ms
1000B
28-2
(28-2)/FCL
約 7.75 ms
0111B
7
2 -2
(27-2)/FCL
約 3.85 ms
0110B
26-2
(26-2)/FCL
約 1.89 ms
0101B
25-2
(25-2)/FCL
約 915.5 µs
0100B
4
2 -2
(24-2)/FCL
約 427.2 µs
0011B
23-2
(23-2)/FCL
約 183.1 µs
0010B
22-2
(22-2)/FCL
約 61.0 µs
0001B
21-2
(21-2)/F
CL
0.0 µs
0000B
21-2
(21-2)/F
CL
0.0 µs
サブクロック FCL=32.768kHz の場合
1 系統外部クロック品では , これらビットの値に意味はありません。
上記表のサイクル数は最小サブクロック発振安定待ち時間です。最大値は ,
上記表のサイクル数に 1/FCL を加えたものです。
＜注意事項＞これらのビットを , サブクロック発振安定待ち時間中には書き
換えないでください。書き換える場合はシステムクロック制御レ
ジスタのサブクロック発振安定ビット (SYCC:SRDY) を "1" に設定
したときか , メインクロックモード , メイン CR クロックモード ,
またはサブ CR クロックモードの状態のときに行います。また , メ
インクロックモード , メイン CR クロックモード , またはサブ CR
クロックモードにおいて , システムクロック制御レジスタ 2 のサ
ブクロック発振停止ビット (SYCC2:SOSCE) が "0" に設定され , サ
ブクロックが停止しているときにもこれらのビットは書き換え可
能です。
66
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第 6 章 クロック制御部
6.4
MB95200H/210H/220H Series
表 6.4-1 発振安定待ち時間設定レジスタ (WATR) の各ビットの機能説明 (2 / 2)
ビット名
機能
メインクロック発振安定待ち時間を設定するビットです。
bit3
∼
bit0
MWT3, MWT2,
MWT1, MWT0:
メインクロック発振
安定待ち時間選択
ビット
MWT3, MWT2, MWT1,
MWT0
サイクル数
1111B
214-2
(214-2)/FCH
約 4.10 ms
1110B
13
2 -2
(213-2)/FCH
約 2.05 ms
1101B
12
2 -2
(212-2)/FCH
約 1.02 ms
1100B
11
2 -2
1011B
10
2 -2
1010B
9
2 -2
1001B
28-2
1000B
27-2
0111B
6
メインクロック FCH =4MHz の場合
11
511.5 µs
10
255.5 µs
9
(2 -2)/FCH
127.5 µs
(28-2)/F
CH
63.5 µs
(27-2)/F
CH
31.5 µs
2 -2
(2 -2)/FCH
15.5 µs
0110B
25-2
(25-2)/F
CH
7.5 µs
0101B
24-2
(24-2)/F
CH
3.5 µs
0100B
3
2 -2
(2 -2)/FCH
1.5 µs
0011B
22-2
(22-2)/F
CH
0.5 µs
0010B
21-2
(21-2)/F
CH
0.0 µs
0001B
21-2
(21-2)/F
CH
0.0 µs
0000B
21-2
(21-2)/F
CH
0.0 µs
(2 -2)/FCH
(2 -2)/FCH
6
3
上記表のサイクル数は最小メインクロック発振安定待ち時間です。最大値は
上記表のサイクル数に 1/FCH を加えたものです。
＜注意事項＞これらのビットをメインクロック発振安定待ち時間中には書き
換えないでください。書き換える場合はスタンバイ制御レジスタ
のメインクロック発振停止ビット (STBC:MRDY) を "1" に設定し
たときか , メイン CR クロックモード , サブクロックモード , サブ
CR クロックモードの状態のときに行います。また , メイン CR ク
ロックモード , サブクロックモード , またはサブ CR クロックモー
ドのシステムクロック制御レジスタ 2 のメインクロック発振停止
ビット (SYCC2:MOSCE) が "0" に設定され , メインクロックが停止
しているときにもこれらのビットは書き換え可能です。
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67
第 6 章 クロック制御部
6.5
6.5
MB95200H/210H/220H Series
スタンバイ制御レジスタ (STBC)
スタンバイ制御レジスタ (STBC) は , RUN 状態からスリープモード , ストップモー
ド , タイムベースタイマモード , または時計モードへの遷移 , ストップモード , タイ
ムベースタイマモード , および時計モードの端子状態の設定 , およびソフトウェアリ
セットの発生制御を行います。
■ スタンバイ制御レジスタ (STBC)
図 6.5-1 スタンバイ制御レジスタ (STBC)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0008H
STP
SLP
SPL
SRST
TMD
SCRDY
MCRDY
MRDY
00000XXXB
R0,W
R0,W
R/W
R0,W
R0,W
R/WX
R/WX
R/WX
MRDY
0
メインクロックの発振安定待ち状態,またはメインクロック発振が停止されたことを示します
1
メインクロックの発振が安定したことを示します
MCRDY
0
1
1
サブCRクロック発振安定ビット
サブCRクロックの発振安定待ち状態,またはサブCRクロック発振が停止されたことを示します
サブCRクロック発振が安定したことを示します
TMD
時計ビット
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
SRST
サブクロックモード/サブCRクロックモード
時計モードに遷移します
ソフトウェアリセットビット
常に"0"を読み出します
1
-
1
メインクロックモード/
メインCRクロックモード
タイムベースタイマモードに
遷移します
読出し時
0
SPL
0
書込み時
動作に影響はありません
3マシンクロックのリセット信号を発生します
端子状態設定ビット
ストップモード,タイムベースタイマモードまたは時計モード時,外部端子を直前の状態に保持します
ストップモード,タイムベースタイマモードまたは時計モード時,外部端子をハイインピーダンスにします
SLP
スリープビット
読出し時
書込み時
0
常に"0"を読み出します
動作に影響はありません
1
-
スリープモードに遷移します
STP
68
メインCRクロック発振安定ビット
メインCRクロックの発振安定待ち状態,またはメインCRクロック発振が停止されたことを示します
メインCRクロック発振が安定したことを示します
SCRDY
0
R0,W
R/W
R/WX
X
メインクロック発振安定ビット
ストップビット
読出し時
書込み時
0
常に"0"を読み出します
動作に影響はありません
1
-
ストップモードに遷移します
:
:
:
:
:
:
ライトオンリ(書込み可能。読出し時の値は"0"となります。)
リード/ライト可能(読出し値は書込み値と同じとなります。)
リードオンリ（読出し可能。このビットに値を書き込んでも動作に影響はありません。)
未定義
不定
初期値
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第 6 章 クロック制御部
6.5
MB95200H/210H/220H Series
表 6.5-1 スタンバイ制御レジスタ (STBC) の各ビットの機能説明 (1 / 2)
ビット名
bit7
STP:
ストップビット
機能
ストップモードへの遷移を設定するビットです。
"0" に設定した場合 : このビットに意味はありません。
"1" に設定した場合 : デバイスはストップモードに遷移します。
このビットを読み出すと , その値は必ず "0" となります。
＜注意事項＞割込み要求が発生した後はこのビットへの "1" の書込みは無視
されます。詳細は , 「6.8.1 スタンバイモード使用上の注意」を
参照してください。
bit6
SLP:
スリープビット
スリープモードへの遷移を設定するビットです。
"0" に設定した場合 : このビットに意味はありません。
"1" に設定した場合 : デバイスはスリープモードに遷移します。
このビットを読み出すと , その値は必ず "0" となります。
＜注意事項＞割込み要求が発生した後はこのビットへの "1" の書込みは無視
されます。詳細は , 「6.8.1 スタンバイモード使用上の注意」を参
照してください。
bit5
SPL:
端子状態設定ビット
ストップモード , タイムベースタイマモード , および時計モードの外部端子の
状態を設定するビットです。
"0" に設定した場合 : 外部端子の状態 ( レベル ) はストップモード , タイム
ベースタイマモード , および時計モードに保持されま
す。
"1" に設定した場合 : 外部端子はストップモード , タイムベースタイマモー
ド , および時計モードでハイインピーダンスになりま
す。( プルアップ設定レジスタにてプルアップ抵抗への
接続を選択した端子は , プルアップ状態になります ) 。
bit4
SRST:
ソフトウェアリセッ
トビット
ソフトウェアリセットを設定するビットです。
"0" に設定した場合 : 動作に影響はありません。
"1" に設定した場合 :3- マシンクロックリセット信号を発生します。
このビットを読み出すと , その値は必ず "0" となります。
bit3
TMD:
時計ビット
2 系統外部クロック品においてタイムベースタイマモード , または時計モード
への遷移を設定するビットです。
1 系統外部クロック品では , タイムベースタイマモードへの遷移を設定する
ビットです。
• メインクロックモード , またはメイン CR クロックモード時にこのビットに
"1" を書き込むと , デバイスはタイムベースタイマモードに遷移します。
• サブクロックモード , またはサブ CR クロックモードでこのビットに "1" を
書き込むと , デバイスは時計モードに遷移します。
• このビットに "0" の書き込んでも意味を持ちません。
• このビットを読み出すと , その値は必ず "0" となります。
＜注意事項＞割込み要求が発生した後はこのビットへの "1" の書込みは無視
されます。詳細は , 「6.8.1 スタンバイモード使用上の注意」を参
照してください。
bit2
SCRDY:
サブ CR クロック発
振安定ビット
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サブ CR クロックの発振が安定したかどうかを示すビットです。
• SCRDY ビットが "1" のとき , サブ CR クロックの発振安定待ち時間が経過
したことを示します。
• SCRDY ビットが "0" のとき , クロック制御部はサブ CR クロック発振安定
待ち時間状態にあることを示します。
このビットは読出し専用です。このビットに値を書き込んでも動作に影響は
ありません。
1 系統外部クロック品ではこのビットの値に意味はありません。
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69
第 6 章 クロック制御部
6.5
MB95200H/210H/220H Series
表 6.5-1 スタンバイ制御レジスタ (STBC) の各ビットの機能説明 (2 / 2)
ビット名
bit1
bit0
機能
MCRDY:
メイン CR クロック
発振安定ビット
メイン CR クロックの発振が安定したかどうかを示すビットです。
• MCRDY ビットが "1" のとき , メイン CR クロックの発振安定待ち時間が経
過したことを示します。
• MCRDY ビットが "0" のとき , メイン CR クロックの発振安定待ち状態のク
ロック制御部を , またはメイン CR クロック発振を停止したことを示しま
す。
このビットは読出し専用です。このビットに値を書き込んでも動作に影響は
ありません。
MRDY:
メインクロック発振
安定ビット
メインクロックの発振が安定したかどうかを示すビットです。
• MRDY ビットが "1" のとき , メインクロックの発振安定待ち時間が経過し
たことを示します。
• MRDY ビットが "0" のとき , クロック制御部はメインクロックの発振安定
待ち状態であることを , またはメインクロック発振を停止したことを示しま
す。
このビットは読出し専用で , 値を書き込んでも動作に影響はありません。
＜注意事項＞
• スタンバイモードを設定する前に, システムクロック制御レジスタ 2 におけるクロック
モードモニタビット (SYCC2:RCM1, RCM0) とクロックモード設定ビット (SYCC2:
RCS1, RCS0) の値を比較して , クロックモードへの遷移が完了していることを確認し
てください。
• ストップビット(STP), スリープビット(SLP), ソフトウェアリセットビット(SRST), お
よび時計ビット (TMD) の中から , 2 つ以上のビットに対し同時に "1" を書き込んだ場合
の優先順位は下記のとおりです。
(1) ソフトウェアリセットビット (SRST)
(2) ストップビット (STP)
(3) 時計ビット (TMD)
(4) スリープビット (SLP)
スタンバイモードが解除されるとデバイスは通常動作状態に戻ります。
70
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第 6 章 クロック制御部
6.6
MB95200H/210H/220H Series
6.6
システムクロック制御レジスタ 2 (SYCC2)
システムクロック制御レジスタ 2(SYCC2) は , 現在のクロックモードの表示および
切り換えを行い , またサブクロック , サブ CR クロック , メインクロック , およびメ
イン CR クロックの発振を制御するレジスタです。
■ システムクロック制御レジスタ 2 (SYCC2) の構成
図 6.6-1 システムクロック制御レジスタ 2 (SYCC2) の構成
アドレス
bit7
bit6
bit5
000DH
RCM1
RCM0
RCS1
R/WX
R/WX
R/W
bit4
bit3
bit2
bit1
RCS0 SOSCE MOSCE SCRE
R/W
R/W
R/W
R/W
bit0
初期値
MCRE
10100011B
R/W
メインCRクロック発振許可ビット
MCRE
0
メインCRクロック発振禁止
1
メインCRクロック発振許可
サブCRクロック発振許可ビット
SCRE
0
サブCRクロック発振禁止
1
サブCRクロック発振許可
メインクロック発振許可ビット
MOSCE
0
メインクロック発振禁止
1
メインクロック発振許可
サブクロック発振許可ビット
SOSCE
0
サブクロック発振禁止
1
サブクロック発振許可
クロックモード選択ビット
サブCRクロックモード
RCS1
0
0
1
1
RCS0
0
1
0
1
RCM1
0
0
1
1
RCM0
クロックモードモニタビット
0
サブCRクロックモード
1
サブクロックモード
0
メインCRクロックモード
1
メインクロックモード
サブクロックモード
メインCRクロックモード
メインクロックモード
R/WX : リードオンリ (読出し可能。 このビットに値を書き込んでも動作に影響はありません。)
R/W : リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 不定
X
: 初期値
（注意事項）メインクロック,サブクロックを発振許可にする場合は,「第２３章 クロックおよびリセットシステム
構成コントローラ」を参照してください。
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第 6 章 クロック制御部
6.6
MB95200H/210H/220H Series
表 6.6-1 システムクロック制御レジスタ (SYCC2) の各ビットの機能説明
ビット名
bit7, bit6
bit5, bit4
bit3
bit2
bit1
bit0
72
機能
RCM1, RCM0:
クロックモードモニ
タビット
現在のクロックモードを示すビットです。
"00B": サブ CR クロックモードを示します。
"01B": サブクロックモードを示します。
"10B": メイン CR クロックモードを示します。
"11B": メインクロックモードを示します。
これらのビットは読出し専用です。値を書き込んでも動作に影響はありません。
RCS1, RCS0:
クロックモード選択
ビット
現在のクロックモードを示すビットです。
"00B" に設定した場合 : サブ CR クロックモードへ遷移します。
"01B" に設定した場合 : サブクロックモードへ遷移します。
"10B" に設定した場合 : メイン CR クロックモードへ遷移します。
"11B" に設定した場合 : メインクロックモードへ遷移します。
• システム構成レジスタによりメインクロック発振が禁止されている場合 ,
これらのビットへの "11B" の書込みは無視され , それらの値は変化しません。
• システム構成レジスタによりサブクロック発振が禁止されている場合 , こ
れらのビットへの "01B" の書込みは無視され , それらの値は変化しません。
SOSCE:
サブクロック発振許
可ビット
サブクロックを許可または禁止するビットです。
"0" に設定した場合 : サブクロック発振は禁止されます。
"1" に設定した場合 : サブクロック発振は許可されます。
• RCS ビットが "01B" に設定された場合 , このビットは "1" になります。
• RCS または RCM ビットが "01B" に設定された場合 , このビットは "0" にな
りその値は変化しません。
• システム構成レジスタによりサブクロック発振が禁止されている場合 , この
ビットへの "1" の書込みは無視され , その値は変化しません。
MOSCE:
メインクロック発振
許可ビット
メインクロックを許可または禁止するビットです。
"0" に設定した場合 : メインクロック発振は禁止されます。
"1" に設定した場合 : メインクロック発振は許可されます。
• RCS ビットが "11B" の場合 , このビットは "1" になります。
• RCS または RCM ビットが "11B" の場合 , このビットへの "0" の書き込みは
無視され , その値は変化しません。
• RCM ビットが "11B" からほかの値に変更されたとき , このビットは "0" に
なります。
• RCM1 ビットが "0" の場合 , このビットへの "1" の書込みは無視されます。
• システム構成レジスタによりメインクロック発振が禁止されている場合 ,
これらのビットへの "1" の書込みは無視され , それらの値は変化しません。
SCRE:
サブ CR クロック発
振許可ビット
サブ CR クロックを許可または禁止するビットです。
"0" に設定した場合 : サブ CR クロック発振は禁止されます。
"1" に設定した場合 : サブ CR クロック発振は許可されます。
• RCS ビットが "00B" の場合 , このビットは "1" になります。
• RCS または RCM ビットが "00B" の場合 , このビットへの "0" の書込みは無
視され , その値は変化しません。
• ハードウェアウォッチドッグタイマが使用されると , ビットは "1" に設定さ
れます。
MCRE:
メイン CR クロック
発振許可ビット
メイン CR クロックを許可または禁止するビットです。
"0" に設定した場合 : メイン CR クロック発振は禁止されます。
"1" に設定した場合 : メイン CR クロック発振は許可されます。
• RCS ビットが "10B" の場合 , このビットは "1" になります。
• RCS または RCM ビットが "10B" の場合 , このビットへの "0" の書き込みは
無視され , その値は変化しません。
• RCM ビットが "10B" からほかの値に変更されたとき , このビットは "0" に
なります。
• RCM1 ビットが "0" の場合 , このビットへの "1" の書込みは無視されます。
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6.7
第 6 章 クロック制御部
6.7
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , メイン CR ク
ロックモード , およびサブ CR クロックモードの 4 種類があります。システムク
ロック制御レジスタ 2 (SYCC2) の設定によってモードの切換えを行います。
■ メインクロックモードの動作
メインクロックモードでは CPU と周辺機能のマシンクロックとして , メインクロッ
クを使用します。
タイムベースタイマはメインクロックで動作します。
時計プリスケーラはサブクロックおよびサブ CR クロックで動作します。
メインクロックモードで動作中にスタンバイモードを設定すると , スリープモード
, ストップモードまたはタイムベースタイマモードに遷移できます。
リセット後はリセット前のクロックモードに関係なく , デバイスは常にメイン CR
クロックモードになります。
■ サブクロックモードの動作 (2 系統外部クロック品 )
サブクロックモードではメインクロック発振 *1 が停止され , サブクロックが CPU
と周辺機能のマシンクロックとして使用されます。タイムベースタイマはメインク
ロックを使用しているため停止しています。
サブクロックモードで動作中にスタンバイモードを設定すると , スリープモード ,
ストップモードまたは時計モードへ移行できます。
■ メイン CR クロックモードの動作
メイン CR クロックモードでは CPU と周辺機能のマシンクロックとして , メイン CR
クロックを使用します。タイムベースタイマおよびウォッチドッグタイマはメイン
クロックで動作します。
時計プリスケーラはサブクロックおよびサブ CR クロックで動作します。
メインCRクロックモードで動作中にスタンバイモードを設定すると, スリープモー
ド,
ストップモードまたはタイムベースタイマモードへ移行できます。
■ サブ CR クロックモードの動作
サブ CR クロックモードではメインクロック発振 *1 が停止され , サブ CR クロック
が CPU と周辺機能のマシンクロックとして使用されます。このモードではメイン
クロックの動作を必要とするタイムベースタイマは動作しません。時計プリスケー
ラは , サブクロックで動作します。
サブ CR クロックモードで動作中にスタンバイモードを設定すると , スリープモー
ド , ストップモードまたは時計モードへ移行できます。
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73
第 6 章 クロック制御部
6.7
*1 :
MB95200H/210H/220H Series
クロックモードがメインクロックモード , またはメイン CR クロックモード
からほかのクロックモードに遷移すると, メインクロックおよびメインCRク
ロックは自動的に禁止されます (SYCC2: MOSCE を "0", または SYCC2:MCRE
を "0" に設定 )。新しいクロックモードがサブクロックモードまたはサブ CR
ク ロ ッ ク モ ー ド の 場 合 , メ イ ン ク ロ ッ ク お よ び メ イ ン CR ク ロ ッ ク を
SYCC2:MOSCE あるいは SYCC2:MCRE に "1" を書き込むことで , 許可するこ
とができません。
74
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第 6 章 クロック制御部
6.7
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■ クロックモードの状態遷移図
クロックモードには , メインクロックモード , サブクロックモード , メイン CR ク
ロックモード , サブ CR クロックモードの 4 種類があります。このデバイスではシ
ステムクロック制御レジスタ 2 (SYCC2) の設定によって , モード間の切換えを行う
ことができます。
図 6.7-1 クロックモードの状態遷移図 (2 系統外部クロック品 )
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(10)
メインCR
クロック発振
安定待ち時間
(8)
メインCR
クロックモード
(7)
メイン
クロックモード
(5)
(6)
メインクロック
発振安定待ち時間
(4)
(9)
(3)
(2)
(12)
(11)
(1)
サブCR
クロック 発振
安定待ち時間
メインCR
クロック発振
安定待ち時間
サブクロック
発振安定待ち時間
メインクロック
発振安定待ち時間
(8)
(13)
(18)
(17)
サブCR
クロック発振
安定待ち時間
サブCRクロックモード
(20)
(19)
(15)
サブクロックモード
(16)
サブクロック
発振安定待ち時間
(14)
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第 6 章 クロック制御部
6.7
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図 6.7-2 クロックモードの状態遷移図 (1 系統外部クロック品 )
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCR
クロック発振
安定待ち時間
(10)
メインCR
クロック発振
安定待ち時間
メインCR
クロックモード
(8)
(7)
メインクロックモード
(5)
(6)
メインクロック
発振安定待ち時間
(2)
(9)
(1)
サブCR
クロック発振
安定待ち時間
メインCR
クロック発振
安定待ち時間
メインクロック
発振安定待ち時間
(13)
サブCRクロックモード
76
(14)
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第 6 章 クロック制御部
6.7
MB95200H/210H/220H Series
表 6.7-1 クロックモードの状態遷移図 (1 / 2)
現在の状態
次の状態
説明
リセット後にデバイスは , メイン CR クロック発振安定待ち時間の経
過を待ってからメイン CR クロックモードに遷移します。リセットが
<1> リセット状態 メイン CR クロッ 任意のクロックモードによるウォッチドッグリセット , ソフトウェア
ク
リセット , または外部リセットの場合でも , デバイスはサブ CR クロッ
クとメイン CR クロック発振安定待ち時間の経過を待ちます。
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "00B" に設定すると , デバイスはサブ CR ク
ロックモードに遷移します。
ただし , システムクロック制御レジスタ 2 のサブ CR クロック発振許
可ビット (SYCC2:SCRE) の設定によりサブ CR が停止していた場合 ,
サブ CR クロック デバイスはサブ CR クロック発振安定待ち時間の経過を待ってからサ
ブクロックモードに遷移します。サブ CR クロック発振があらかじめ
許可されている場合 , またはスタンバイ制御レジスタのサブ CR ク
ロック発振安定ビット (STBC:SCRDY) が "1" に設定されている場合 ,
デバイスはシステムクロック選択ビット (SYCC2:RCS1, RCS0) が
"00B" に設定された直後にサブ CR クロックモードに遷移します。
(1)
(2)
サブクロック
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) に "01B" を設定すると , デバイスはサブクロック
発振安定待ち時間の経過を待ってからサブクロックモードに遷移しま
す。
システムクロック制御レジスタ 2 のサブクロック発振許可ビット
(SYCC2:SOSCE) の設定によりサブクロックが発振している場合 , デバ
イスはサブクロック発振安定待ち時間の経過を待ちません。サブク
ロック発振があらかじめ許可されている場合 , およびシステムクロッ
ク制御レジスタのサブクロック発振安定ビット (SYCC:SRDY) が "1"
に設定されている場合は , デバイスはシステムクロック選択ビット
(SYCC2:RCS1, RCS0) が "01B" に設定された直後 , サブクロックモード
に遷移します。
メインクロック
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "11B" に設定すると , デバイスはメインクロッ
ク発振安定待ち時間の経過を待ってからメインクロックモードに遷移
します。
システムクロック制御レジスタ 2 のメインクロック発振許可ビット
(SYCC2: MOSCE) の設定によりメインクロックが発振している場合 ,
デバイスはメインクロック発振安定待ち時間の経過を待ちません。メ
インクロック発振があらかじめ許可されている場合 , およびスタンバ
イ制御レジスタのメインクロック発振安定ビット (STBC:MRDY) が
"1" に設定されている場合は , デバイスはシステムクロック選択ビット
(SYCC2:RCS1, RCS0) が "11B" に設定された直後 , メインクロックモー
ドに遷移します。
(3)
メイン CR
クロック
(4)
(5)
(6)
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第 6 章 クロック制御部
6.7
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表 6.7-1 クロックモードの状態遷移図 (2 / 2)
現在の状態
(7)
(8)
(9)
メインクロッ
ク
次の状態
説明
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "10B" に設定すると , デバイスはメイン CR ク
ロック発振安定待ち時間の経過を待ってからメイン CR クロックモー
ドに遷移します。
システムクロック制御レジスタ 2 のメインクロック発振許可ビット
メイン CR クロッ (SYCC2:MCRE) の設定によりメイン CR クロックが発振している
ク
場合 , デバイスはメイン CR クロック発振安定待ち時間の経過を待ち
ません。メイン CR クロック発振があらかじめ許可されている場合 ,
およびスタンバイ制御レジスタのメイン CR クロック発振安定ビット
(STBC:MCRDY) が "1" に設定されている場合は , デバイスはシステム
クロック選択ビット (SYCC2:RCS1, RCS0) が "10B" に設定された直後 ,
メイン CR クロックモードに遷移します。
サブ CR クロック (1) および (2) と同様
(10)
(11)
サブクロック
(3) および (4) と同様
(12)
(13)
サブ CR
(14) クロック
(15)
(16)
(17)
システムクロック制御レジスタ 2 のシステムクロック選択ビット
メイン CR クロッ (SYCC2:RCS1, RCS0) を "10B" に設定すると , デバイスはメイン CR ク
ク
ロック発振安定待ち時間の経過を待ってからメイン CR クロックモー
ドに遷移します。
メインクロック
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "11B" に設定すると , デバイスはメインクロッ
ク発振安定待ち時間の経過を待ってからメインクロックモードに遷移
します。
サブクロック
(3) および (4) と同様
メイン CR クロッ
(13) と同様
ク
(18) サブクロック メインクロック
(19)
(20)
78
(14) と同様
サブ CR クロック (1) および (2) と同様
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6.8
第 6 章 クロック制御部
6.8
低消費電力モード ( スタンバイモード ) の動作
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモー
ド , 時計モードの 4 種類があります。
■ スタンバイモードの遷移と復帰の概要
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモー
ド , 時計モードの 4 種類があります。スタンバイ制御レジスタ (STBC) の設定によっ
て , デバイスはスタンバイモードに遷移します。
スタンバイモードの解除は , 割込みまたはリセットにより行われます。通常動作に
遷移する前に , デバイスは必要に応じて自動的に発振安定待ち時間の経過を待ちま
す。
リセットによりクロックモードがスタンバイモードから復帰する場合は , デバイス
はメイン CR クロックモードに戻ります。割込みによりクロックモードがスタンバ
イモードから復帰する場合は , スタンバイモードに遷移する前にデバイスは元のク
ロックモードに復帰します。
■ スタンバイモード時の端子の状態
スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) によって , ストップモー
ド , タイムベースタイマモード , または時計モード時の I/O ポートまたは周辺機能端
子の状態を直前の状態保持 , または周辺機能端子をハイインピーダンスに設定でき
ます。
スタンバイモード時のすべての端子の状態については , 「付録 D MB95200H/210H/
220H シリーズの端子状態」を参照してください。
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第 6 章 クロック制御部
6.8
6.8.1
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スタンバイモード使用上の注意
スタンバイ制御レジスタ (STBC) をスタンバイモードに設定した場合でも , 周辺機能
から割込み要求が発生しているときには , スタンバイモードに遷移しません。デバ
イスが割込みに反応してスタンバイモードから通常動作状態へ復帰する場合は , 割
込み要求が受け付けられるかどうかによって復帰後の動作が異なります。
■ スタンバイモード設定を行う命令の直後に NOP 命令を 3 命令以上入れてください。
スタンバイ制御レジスタに設定した後 , デバイスはスタンバイモードへ移行するま
でに 4 マシンクロック周期が必要となります。その間 CPU はプログラムを実行し
ます。スタンバイモードへの遷移時にプログラムの実行を回避するためには , NOP
命令を 3 命令以上入れてください。
デバイスがスタンバイモードへ遷移するように設定した命令の後に , NOP 以外の命
令を配置してもデバイスは正常に動作します。その場合 , 下記の 2 つのイベントが
起こり得ます。スタンバイモード解除後に実行するはずの命令がスタンバイモード
へ遷移する前に実行される可能性があります。次に , デバイスが命令実行の途中で
スタンバイモードに入り , スタンバイモード解除後に同じ命令の実行が再開される
こともあります ( 命令実行サイクル数の増加 ) 。
■ スタンバイモード設定前にクロックモードの遷移が完了していることを確認して
ください。
スタンバイモードの設定前に , システムクロック制御レジスタにおけるクロックモー
ドモニタビット (SYCC2:RCM1, RCM0) とクロックモード設定ビット (SYCC2:RCS1,
RCS0) の値を比較して , クロックモードの遷移が完了していることを確認してくだ
さい。
■ 割込み要求によりスタンバイモードへの遷移が抑止されることがあります。
スタンバイモードの設定を行うときに割込みレベルが "11B" より強い割込み要求が
発生した場合 , デバイスはスタンバイ制御レジスタへの書込みを無視し , 設定され
たスタンバイモードへの遷移はしないで命令の実行を続けます。割込み要求の処理
後にもデバイスはスタンバイモードへ遷移しません。
CPU のコンディションコードレジスタにおける割込み許可フラグ (CCR:I) および割
込みレベルビット (CCR:IL1, IL0) によって割込みが禁止されている場合にも , 同様
の動作が実行されます。
■ スタンバイモードは CPU が割込みを受け付けない場合も解除されます。
スタンバイモード中に割込みレベルが "11B" より強い割込み要求が発生すると , デ
バイスは CPU のコンディションコードレジスタ (CCR) における割込み許可フラグ
(CCR:I) , および割込みレベルビット (CCR:IL1, IL0) の設定に関係なくスタンバイ
モードから解除されます。
スタンバイモードの解除後
スタンバイモードからの解除後 , CPU のコンディションコードレジスタ (CCR) の設
定により割込みを受け付けられる状態のときは , デバイスは割込みを処理します。
もし CCR の設定が割込みを受け付けられない場合 , デバイスはスタンバイモードに
遷移する前に実行した次の命令から実行を再開します。
80
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第 6 章 クロック制御部
6.8
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■ スタンバイモードの状態遷移図
図 6.8-1 および図 6.8-2 にスタンバイモードの状態遷移図を示します。
図 6.8-1 スタンバイモードの状態遷移図 (2 系統外部クロック品 )
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(3)
ストップモード
(4)
メインクロック/
メインCRクロック
サブクロック/
サブCRクロック
発振安定待ち時間
(7)
通常動作
(RUN状態)
(5)
(8)
時計モード
(1)
(6)
タイムベース
タイマモード
CM26-10123-1
(2)
スリープモード
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81
第 6 章 クロック制御部
6.8
MB95200H/210H/220H Series
図 6.8-2 スタンバイモードの状態遷移図 (1 系統外部クロック品 )
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(3)
ストップモード
(4)
通常動作(RUN状態)
メインクロック/
メインCRクロック
発振安定待ち時間
(5)
(1)
(6)
タイムベース
タイマモード
(2)
スリープモード
表 6.8-1 状態遷移表 ( スタンバイモードへの遷移と解除 )
状態遷移
説明
<1> リセット状態後の通常動作
リセット後 , デバイスがメイン CR クロックモードに遷移します。
パワーオンリセット , ウォッチドッグリセット , ソフトウェアリセット , 外部
リセットの場合 , デバイスは常にサブ CR クロックとメイン CR クロック発
振安定待ち時間の経過を待ちます。
(1)
スタンバイ制御レジスタのスリープビット (STBC:SLP) に "1" を書き込むと ,
デバイスはスリープモードに遷移します。
スリープモード
(2)
デバイスは周辺機能からの割込みにより RUN 状態に復帰します。
(3)
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと ,
デバイスはストップモードに遷移します。
ストップモード
外部割込みにより , 現在のクロックモードに応じて必要な発振安定待ち時間
の経過を待ってからデバイスは RUN 状態に復帰します。
(4)
(5)
(6)
タイムベースタイマモード
メインクロックモードまたはメイン CR クロックモード中のスタンバイ制御
レジスタ (STBC:TMD) の時計ビットに "1" を書き込むと , デバイスはタイム
ベースモードに遷移します。
時計モード
サブクロックモードまたはサブ CR クロックモードのスタンバイ制御レジス
タの時計ビット (STBC:TMD) に "1" を書き込むと , デバイスは時計モードに
遷移します。
(7)
(8)
82
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CM26-10123-1
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6.8.2
第 6 章 クロック制御部
6.8
スリープモード
スリープモードでは CPU とウォッチドッグタイマの動作は停止となります。
■ スリープモードの動作
スリープモードでは CPU とウォッチドッグタイマの動作クロックは停止となりま
す。CPU はデバイスがスリープモードへ遷移する直前に存在しているレジスタと
RAMの内容を保持して停止しますが, ウォッチドッグタイマを除く周辺機能は動作
を続けます。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタン
バイモードが許可されたとき , スリープモードでサブ CR クロックは停止せず , ハー
ドウェアウォッチドッグタイマは動作します。詳細は , 「第 22 章 不揮発性レジス
タ (NVR) の機能」を参照してください。
● スリープモードへの遷移
スタンバイ制御レジスタのスリープビット (STBC:SLP) を "1" に設定すると , デバイ
スはスリープモードに入ります。
● スリープモードの解除
リセットまたは周辺機能からの割込みによって , デバイスはスリープモードから解
除されます。
CM26-10123-1
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83
第 6 章 クロック制御部
6.8
MB95200H/210H/220H Series
ストップモード
6.8.3
ストップモードでは , メインクロック , メイン CR クロック , およびサブクロックは
停止となります。
■ ストップモードの動作
ストップモードでは , メインクロック , メイン CR クロック , およびサブクロックは
停止となります。このモードでは , デバイスはストップモードへ遷移する直前にレ
ジスタと RAM の内容を保持しつつ , 外部割込みと低電圧検出リセットを除くすべ
ての機能を停止します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタン
バイモードが許可されたとき , ストップモードでサブ CR クロックは停止せず , ハー
ドウェアウォッチドッグタイマは動作します。詳細は「第 22 章 不揮発性レジスタ
(NVR) の機能」を参照してください。
● ストップモードへの遷移
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと , デバイ
スはストップモードに入ります。このとき , スタンバイ制御レジスタの端子状態定
設定ビット (STBC:SPL) が "0" の場合 , 外部端子の状態は保持され , SPL ビットが "1"
の場合には外部端子の状態はハイインピーダンスになります ( プルアップ設定レジ
スタでプルアップ抵抗を選択している端子はプルアップ状態になります ) 。
メインクロックモードまたはメインCRクロックモードの場合, 割込みによるストッ
プモード解除後にメインクロック発振安定を待っている間 , タイムベースタイマ割
込み要求が発生することがあります。タイムベースタイマの割込みインターバル時
間がメインクロック発振安定待ち時間より短い場合 , ストップモードへ遷移する前
にタイムベースタイマからの割込み要求出力を禁止して , 予期せぬ割込みを発生さ
せないことを推奨します。
また , デバイスがサブクロックモードまたはサブ CR モードからストップモードへ
遷移する前に , 時計プリスケーラからの割込み要求出力を禁止することも推奨しま
す。
● ストップモードの解除
ストップモードはリセットまたは外部割込みによって解除されます。どのクロック
モードも , スタンバイモードにおいて , ハードウェアウォッチドッグタイマか不揮
発性レジスタ機能によって許可された場合 , サブ CR クロックは停止せず , ウォッチ
ドッグタイマおよび時計プリスケーラはストップモードで動作します。また , 時計
プリスケーラからの割込みによりデバイスはストップモードから解除されます。詳
細は , 「第 22 章 不揮発性レジスタ (NVR) の機能」を参照してください。
＜注意事項＞
デバイスが割込みによってストップモードから解除された場合 , 動作途中でストップモー
ドとなった周辺機能はストップモードに遷移した時点の動作から再開します。そのため ,
インターバルタイマにおける初回のインターバル時間などの周辺機能設定が不定になり
ます。デバイスをストップモードから解除した後は必要に応じて周辺機能を初期化してく
ださい。
84
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6.8.4
第 6 章 クロック制御部
6.8
タイムベースタイマモード
タイムベースタイマモードではメインクロック発振 , サブクロック発振 , タイムベー
スタイマ , および時計プリスケーラのみ動作します。このモードでは CPU と周辺機
能の動作クロックは停止となります。
■ タイムベースタイマの動作
タイムベースタイマモードは , タイムベースタイマへのクロック供給を除きメイン
クロックの供給を停止させるモードです。このモードではデバイスはタイムベース
タイマモードへ遷移する直前に存在しているレジスタと RAM の内容を保持しつつ
, タイムベースタイマ , 外部割込みと低電圧検出リセットを除くすべての機能を停
止します。
システムクロック制御レジスタ 2 のサブクロック発振許可ビットおよびサブ CR ク
ロック発振許可ビット (SYCC2:SOSCE, SCRE) の設定により , それぞれサブクロッ
ク発振およびサブCRクロック発振をそれぞれ許可または禁止できます。サブクロッ
クが発振する場合 , 時計プリスケーラが動作します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタン
バイモードが許可されたとき , タイムベースタイマモードでサブ CR クロックは停
止せず ,
ハードウェアウォッチドッグタイマは動作します。詳細は , 「第 22 章 不揮発性レ
ジスタ (NVR) の機能」を参照してください。
● タイムベースタイマモードへの遷移
システムクロック制御レジスタ 2 のシステムクロックモニタビット (SYCC2:RCM1,
RCM0) が "10B" ま た は "11B" の 場 合 , ス タ ン バ イ 制 御 レ ジ ス タ の 時 計 ビ ッ ト
(STBC:TMD) に "1" を書き込むことによりデバイスはタイムベースタイマモードに
遷移します。
タイムベースタイマモードへの遷移はデバイスのクロックモードがメインクロッ
クモード , またはメイン CR クロックモードのときのみ可能です。
デバイスがタイムベースタイマモードに遷移したとき , スタンバイ制御レジスタの
端子状態設定ビット (STBC:SPL) が "0" の場合 , 外部端子の状態を保持し , SPL ビッ
トが "1" の場合には外部端子の状態はハイインピーダンスになります ( プルアップ
設定レジスタでプルアップ抵抗を選択している端子はプルアップ状態になります)。
● タイムベースタイマモードからの解除
リセット , タイムベースタイマ割込み , 外部割込みにより , デバイスはタイムベース
タイマモードから解除されます。
システムクロック制御レジスタ 2(SYCC2) のサブクロック発振許可ビット (SOSCE)
とサブ CR クロック発振許可ビット (SCRE) の設定により , サブクロック発振および
サブ CR クロック発振を許可または禁止できます。サブクロックが発振する場合 ,
時計プリスケーラからの割込みによりデバイスはタイムベースタイマモードから
解除されます。
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85
第 6 章 クロック制御部
6.8
MB95200H/210H/220H Series
＜注意事項＞
デバイスが割込みによってタイムベースタイマモードから解除された場合 , 動作途中でタ
イムベースタイマモードとなった周辺機能は , タイムベースタイマモードに遷移した時点
の動作から再開します。そのため , インターバルタイマにおける初回のインターバル時間
などの周辺機能設定が不定になります。デバイスをタイムベースタイマモードから解除し
た後は必要に応じて周辺機能を初期化してください。
86
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第 6 章 クロック制御部
6.8
時計モード
6.8.5
時計モードではサブクロック , サブ CR クロック , および時計プリスケーラのみが動
作します。このモードでは CPU と周辺機能の動作クロックは停止となります。
■ 時計モードの動作
時計モードでは , デバイスは時計モードへ遷移する直前にレジスタと RAM の内容
を保持しつつ , デバイスは外部割込みと低電圧検出リセットを除くすべての機能を
停止します。
スタンバイモード中に , 不揮発性レジスタによってハードウェアウォッチドッグタ
イマが許可されていると , 時計モードでサブ CR クロックは停止せず , ハードウェア
ウォッチドッグタイマは動作します。詳細は , 「第 22 章 不揮発性レジスタ (NVR)
の機能」を参照してください。
● 時計モードへの遷移
システムクロック制御レジスタ 2 のシステムクロックモニタビット (SYCC2:RCM1,
RCM0) が "00B" ま た は "01B" の 場 合 , ス タ ン バ イ 制 御 レ ジ ス タ の 時 計 ビ ッ ト
(STBC:TMD) に "1" を書き込むことによりデバイスは時計モードに遷移します。
時計モードへの遷移はデバイスのクロックモードがサブクロックモード , またはサ
ブ CR クロックモードのときのみ遷移できます。
デバイスが時計モードに遷移したとき , スタンバイ制御レジスタの端子状態指定
ビット (STBC:SPL) が "0" の場合 , 外部端子の状態を保持し , SPL ビットが "1" の場
合には外部端子の状態はハイインピーダンスになります ( プルアップ設定レジスタ
でプルアップ抵抗を選択している端子はプルアップ状態になります ) 。
● 時計モードからの解除
リセット , 時計割込み , または外部割込みによりデバイスは時計モードから解除さ
れます。
＜注意事項＞
デバイスが割込みによって時計モードから解除された場合 , 動作途中で時計モードとなっ
た周辺機能は , 時計モードに遷移した時点の動作から再開します。そのため , インターバ
ルタイマにおける初回のインターバル時間などの周辺機能設定が不定になります。デバイ
スをタイムベースタイマモードから解除した後では , 必要に応じて周辺機能を初期化して
ください。
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87
第 6 章 クロック制御部
6.9
6.9
MB95200H/210H/220H Series
クロック発振回路
クロック発振回路はクロック発振端子に振動子を接続するか , またはクロック信号
を入力することによって内部クロックを生成します。
■ クロック発振回路
● 水晶振動子またはセラミック振動子の場合 (2 系統クロック品のみ )
図 6.9-1 のようにして水晶振動子またはセラミック振動子を接続してください。
図 6.9-1 水晶振動子とセラミック振動子の接続例
2系統クロック品
メインクロック
発振回路
X0
X1
C
C
1系統クロック品
サブクロック
発振回路
X0A
X1A
C
C
メインクロック
発振回路
X0
X1
C
C
● 外部クロックの場合
図 6.9-2 に示すように , 外部クロックを X0 端子に接続してください。X1 端子は開
放にしておくか , X0 端子の反転クロックを X1 端子に供給してください ( 本シリー
ズのデータシートを参照してください ) 。また , サブクロックを外部クロックから
供給する場合 ,
外部クロックは X0A 端子に接続し , X1A 端子は開放にしてください。
また , 本品種の 1 系統クロック品および 2 系統クロック品では , 外部クロック入力
端子 HCLK1/HCLK2 へクロック供給することが可能です。
図 6.9-2 外部クロックの接続例
2系統クロック品 (X1 開放)
メインクロック
発振回路
X0
X1
開放
88
2系統クロック品
サブクロック
発振回路t
X0A
X1A
開放
メインクロック
発振回路
X0
X1
1系統クロック品および２系統クロック品
サブクロック
発振回路
X0A
X1A
メインクロック
発振回路
HCLK1/HCLK2
開放
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6.10
第 6 章 クロック制御部
6.10
プリスケーラの概要
プリスケーラは , マシンクロック (MCLK) とタイムベースタイマから出力されるカウ
ントクロックより , 各種周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラ
プリスケーラは CPU の動作するマシンクロック (MCLK) とタイムベースタイマか
ら出力されるカウントクロック (27/FCH, 28/FCH, 26/FCRH または 27/FCRH) より , 各
種周辺機能へ供給するカウントクロックソースを生成します。このカウントクロッ
クソースはプリスケーラで分周されたクロック , またはバッファされたクロックで
す。下記の周辺機能はこのプリスケーラによって分周されたクロック周波数をカウ
ントクロックソースとして使用しています。
なお , 本プリスケーラには制御用のレジスタはなく , マシンクロック (MCLK) およ
びタイムベースタイマのカウントクロック (27/FCH, 28/FCH, 26/FCRH または 27/
FCRH) にて常に動作します。
• 8/16 ビット複合タイマ
• 8/10 ビット A/D コンバータ
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89
第 6 章 クロック制御部
6.11
6.11
MB95200H/210H/220H Series
プリスケーラの構成
図 6.11-1 に , プリスケーラのブロックダイヤグラムを示します。
■ プリスケーラのブロックダイヤグラム
図 6.11-1 プリスケーラのブロックダイヤグラム
プリスケーラ
2/MCLK
MCLK(マシンクロック)
8/MCLK
5ビット
カウンタ
出力制御回路
16/MCLK
32/MCLK
タイムベース
タイマから
26/FCRH
27/FCH
または
28/FCH
各周辺機能へ
4/MCLK
カウンタ値
27/FCH
28/FCH
27/FCRH
MCLK: マシンクロック(内部動作周波数)
• 5 ビットカウンタ
本カウンタは , マシンクロック (MCLK) をカウントし , 出力制御回路へカウンタ値
を出力します。
• 出力制御回路
本回路は , 5 ビットカウンタ値に基づき , マシンクロック (MCLK) を 2 分周 , 4 分周 ,
8 分周 , 16 分周 , 32 分周したクロックを各周辺機能へ供給する回路です。この回路
はタイムベースタイマ (27/FCH, 28/FCH, 26/FCRH または 27/FCRH) からのクロックを
バッファリングして各周辺機能へ供給します。
■ 入力クロック
プリスケーラはマシンクロック , またはタイムベースタイマの出力クロックを入力
クロックとして使用します。
■ 出力クロック
プリスケーラは 8/16 ビット複合タイマおよび 8/10 ビット A/D コンバータにクロッ
クを供給しています。
90
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第 6 章 クロック制御部
6.12
MB95200H/210H/220H Series
プリスケーラの動作
6.12
プリスケーラは , 各周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラの動作
プリスケーラは , マシンクロック (MCLK) を分周して生成される周波数のクロック
, およびタイムベースタイマ (27/FCH, 28/FCH, 26/FCRH または 27/FCRH) のバッファ信
号からカウントクロックソースを生成し , 各周辺機能へ供給します。このプリス
ケーラはマシンクロックとタイムベースタイマからのクロックが供給されている
間は動作を継続します。
表 6.12-1 にプリスケーラの生成するカウントクロックソースを示します。
表 6.12-1 プリスケーラの生成するカウントクロックソース
カウントクロック
ソース周期
2/MCLK
周期 (FCH =10 MHz,
周期 (FCH =16 MHz,
周期 (FCH =16.25 MHz,
MCLK=10 MHz のとき )
MCLK=16 MHz のとき )
MCLK=16.25 MHz のとき )
MCLK/2
(5 MHz)
MCLK/2
(8 MHz)
MCLK/2
(8.125 MHz)
4/MCLK
MCLK/4
(2.5 MHz)
MCLK/4
(4 MHz)
MCLK/4
(4.0625 MHz)
8/MCLK
MCLK/8
(1.25 MHz)
MCLK/8
(2 MHz)
MCLK/8
(2.0313 MHz)
16/MCLK
MCLK/16
(0.625 MHz)
MCLK/16
(1 MHz)
MCLK/16
(1.0156 MHz)
32/MCLK
MCLK/32
(0.3125 MHz)
MCLK/32
(0.5 MHz)
MCLK/32
(0.5078 MHz)
27/ FCH
FCH /27
(78 kHz)
FCH /27
(125 kHz)
FCH /27
(127 kHz)
(39 kHz)
/28
(62.5 kHz)
FCH /28
(63.5 kHz)
28/
FCH
CM26-10123-1
FCH
/28
FCH
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91
第 6 章 クロック制御部
6.13
6.13
MB95200H/210H/220H Series
プリスケーラ使用上の注意
プリスケーラ使用上の注意を示します。
プリスケーラは , マシンクロックとタイムベースタイマから発生するクロックによ
り動作し , これらのクロックが供給されている間は動作を継続します。したがって
, 周辺機能が起動した直後の動作は , プリスケーラの出力値に応じて , 周辺機能のク
ロック取込みに , 最大 1 クロックリソース分の誤差が発生します。
図 6.13-1 周辺機能起動直後に発生するクロック取込み誤差
プリスケーラ
の出力
リソース起動
リソース側の
クロック取込み
リソース起動直後の
クロック取込み誤差
以下の周辺機能は , プリスケーラのカウント値の影響を受けます。
• 8/16 ビット複合タイマ
• 8/10 ビット A/D コンバータ
92
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CM26-10123-1
第7章
リセット
リセットの動作について説明します。
CM26-10123-1
7.1
リセット動作
7.2
リセット要因レジスタ (RSRR)
7.3
リセット使用上の注意
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93
第 7 章 リセット
7.1
7.1
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リセット動作
リセット要因が発生すると , CPU は現在実行中の処理を直ちに中断してリセット解
除待ち状態になります。リセットが解除されると , CPU は内部 ROM からモード
データとリセットベクタを読み出します ( モードフェッチ )。電源投入時 , またはデ
バイスがサブクロックモード , サブ CR クロックモードおよびストップモードのリ
セットから解除されると , CPU は発振安定待ち時間が経過した後にモードフェッチ
を行います。
■ リセット要因
リセットには , 4 つのリセット要因があります。
表 7.1-1 リセット要因
リセット要因
外部リセット
ソフトウェアリセット
ウォッチドッグリセット
パワーオンリセット /
低電圧検出リセット
リセット条件
外部リセット端子に "L" レベルを入力する。
スタンバイ制御レジスタのソフトウェアリセットビット
(STBC:SRST) を "1" に設定する。
ウォッチドッグタイマのオーバフロー。
電源の投入 , または , 供給電圧が検出電圧より低下する。( オプ
ション )
● 外部リセット
外部リセット端子 (RST) を "L" レベルにすることによって , 外部リセットを発生しま
す。
外部から入力されたリセット信号は , 内部のノイズフィルタを通してマイコンの動
作クロックに非同期で受け付けられ , 内部回路を初期化するためにマシンクロック
に同期した内部リセット信号を発生します。したがって , 内部回路の初期化のため
にマイコンの動作クロックが必要です。ただし , 外部クロックで動作するためには
, 外部クロック信号が入力されなけれなばいけません。外部端子 (I/O ポートおよび周
辺機能を含む ) は非同期でリセットされます。また , 外部リセット入力には , パルス
幅の標準値があります。値が標準値を下回る場合は , リセット信号が受け付けられ
ないことがあります。
なお , 規格値はデータシートに記載していますので , 規格値を満足するように外部
のリセット回路を設計してください。
● ソフトウェアリセット
スタンバイ制御レジスタのソフトウェアリセットビット (STBC:SRST) を "1" に設定
することで , ソフトウェアリセットが発生します。
● ウォッチドッグリセット
ウォッチドッグタイマの起動後 , 所定時間にウォッチドッグタイマのクリアが行わ
れないときには , ウォッチドッグリセットが発生します。
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第 7 章 リセット
7.1
● パワーオンリセット / 低電圧検出リセット ( オプション )
電源投入によって , パワーオンリセットを発生します。
5V 品種では低電力検出リセット回路をオプションで搭載している品種があります。
低電圧検出リセット回路は , 電源電圧が定められた電圧より低下したときにリセッ
トを発生します。
低電圧検出リセットの論理機能はパワーオンリセットと同じです。本マニュアルに
おけるパワーオンリセットに関するすべての記述は , 低電圧検出リセットにも適応
されます。
低電圧検出リセットの詳細については「第 18 章 低電圧検出リセット回路」を参照
してください。
■ リセット中の時間
ソフトウェアリセットまたはウォッチドッグリセットの場合 , リセット中の時間は
3 つのマシンクロック周期から構成されます。1 つはリセット前に選択したマシン
クロック周波数のマシンクロック周期です。残りの 2 つは , リセット後の初期マシ
ンクロック周波数 ( メインクロック周波数の 1/32) の周期です。ただし , このリセッ
ト時間は RAM アクセス中のリセットを抑止する RAM アクセス保護機能により , リ
セット前に選択した周波数のマシンクロック周期によって延長されることがあり
ます。また , メインクロック発振安定スタンバイモードの場合 , 発振安定待ち時間
分リセット時間はさらに延長されます。外部リセットおよびリセットの両方はRAM
アクセス保護機能およびメインクロック発振安定待ち時間の影響を受けます。
パワーオンリセットおよび低電圧検出リセットの場合 , 発振安定待ち時間中は , リ
セット状態が継続します。
■ リセット出力
リセット出力のある 5V 品の RST 端子 ( 詳細については表 1.2-1 を参照してくださ
い ) は , リセット中に "L" レベルを出力します。ただし , 外部リセットの場合は , リ
セット端子には "L" レベルを出力する機能はありません。
リセット出力なしの 3V 品と 5V 品の RST 端子には , "L" レベルを出力する機能はあ
りません。
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95
第 7 章 リセット
7.1
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■ リセット動作の概要
図 7.1-1 リセット動作フロー
リセット中
パワーオンリセット/
低電圧検出リセット
外部リセット入力
ソフトウェアリセット
ウォッチドッグリセット
RAMアクセス中
リセット抑止
RAMアクセス中
リセット抑止
サブCRクロックで動作中?
YES
サブCRクロックで動作中?
YES
NO
サブCRクロック
発振安定待ち時間
リセット状態
NO
サブCRクロック
発振安定待ち時間
リセット状態
外部リセット
解除?
サブCRクロック
発振安定待ち時間
リセット状態
NO
YES
メインCRクロック
発振安定待ち時間
モードフェッチ
モードデータ取込み
リセットベクタ取込み
リセットベクタが示すアドレスから
命令コードを取り込み,命令を実行
通常動作
(Run 状態)
任意のリセットで , CPU はモードフェッチをメイン CR クロック発振安定待ち時間
が経過した後に実行します。
■ RAM 内容のリセットによる影響
リセットが発生した場合 , CPU は現在実行中の命令の動作を中断し , リセット状態
になります。ただし , RAM アクセス中は , RAM アクセスの保護のために RAM アク
セスの終了後にマシンクロックに同期して内部リセット信号を発生します。この機
能は 2 バイトのデータの書込み中 , ワードデータの書込み動作がリセットにより割
り込まれるのを防止します。
96
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第 7 章 リセット
7.1
■ リセット中の端子の状態
リセットが発生するとI/Oポートまたは周辺機能端子は, リセット解除後ソフトウェ
アによる設定が行われるまで , ハイインピーダンスになります。
＜注意事項＞
デバイスの誤作動防止ため , リセット中はハイインピーダンスとなる端子に対してプル
アップ抵抗を接続してください。
リセット中の全端子の状態の詳細については「付録 D MB95200H/210H/220H シリー
ズの端子状態」を参照してください。
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第 7 章 リセット
7.2
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リセット要因レジスタ (RSRR)
7.2
リセット要因レジスタは , 発生したリセットの要因を示します。
■ リセット要因レジスタ (RSRR) の構成
図 7.2-1 リセット要因レジスタ (RSRR) の構成
アドレス
0009H
bit7
-
bit6
-
bit5
bit4
-
R0/WX R0/WX R0/WX
EXTS
R/WX
SWR
0
1
HWR
0
1
PONR
0
1
WDTR
0
1
EXTS
0
1
R0/WX
R/WX
X
98
bit3
bit2
WDTR PONR
R/WX R/WX
bit1
HWR
R/WX
bit0
初期値
SWR
R/WX
xxxxxxxxB
ソフトウェアリセットフラグビット
書込み時
読出し時
動作に対する影響なし
要因がソフトウェアリセット
ハードウェアリセットフラグビット
書込み時
読出し時
動作に対する影響なし
要因がハードウェアリセット
パワーオンリセットフラグビット
書込み時
読出し時
動作に対する影響なし
要因がパワーオンリセット
ウォッチドッグリセットフラグビット
書込み時
読出し時
動作に対する影響なし
要因がウォッチドッグリセット
外部リセットフラグビット
読出し時
書込み時
動作に対する影響なし
要因が外部リセット
: 未定義ビット (読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
: リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 未定義
: 不定
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CM26-10123-1
第 7 章 リセット
7.2
MB95200H/210H/220H Series
表 7.2-1 リセット要因レジスタ (RSRR) の各ビットの機能説明
ビット名
bit7 ∼
bit5
未定義ビット
機能
これらのビットを読み出すと , その値は必ず "0" になります。
これらのビットは読出し専用です。値を書き込んでも動作に影響はありませ
ん。
bit4
このビットが "1" に設定されると , 外部リセットが発生したことを示します。
それ以外のリセットが発生した場合
, このビットはリセット発生前の値を保
EXTS:
持します。
外部リセットフラグ
・読出しアクセスすると , ビットは "0" になります。
ビット
・このビットは読出し専用です。このビットに値を書き込んでも動作に影響
はありません。
bit3
このビットが "1" に設定されると , ウォッチドッグリセットが発生したことを
示します。
WDTR:
それ以外のリセットが発生した場合 , このビットはリセット発生前の値を保
ウォッチドッグリ
持します。
セットフラグビット ・読出しアクセスすると , ビットは "0" になります。
・このビットは読出し専用です。このビットに値を書き込んでも動作に影響
はありません。
bit2
このビットが "1" に設定されると , パワーオンリセットまたは低電圧検出リ
セット ( オプション ) が発生したことを示します。
それ以外のリセットが発生した場合 , このビットはリセット発生前の値を保
PONR:
持します。
パワーオンリセット
・低電圧検出リセット機能は , 一定の品種に限定されます。
フラグビット
・読出しアクセスすると , ビットは "0" になります。
・このビットは読出し専用です。このビットに値を書き込んでも動作に影響
はありません。
bit1
このビットが "1" に設定されると , ソフトウェアリセット以外のリセットが発
生したことを示します。したがって , bit 2 ∼ bit 4 のいずれかのビットが "1"
になると , このビットも "1" になります。
HWR:
ソフトウェアリセットが発生した場合 , このビットはソフトウェアリセット
ハードウェアリセッ
発生前の値を保持します。
トフラグビット
・読出しアクセスすると , ビットは "0" になります。
・このビットは読出し専用です。このビットに値を書き込んでも動作に影響
はありません。
bit0
このビットが "1" に設定されると , ソフトウェアリセットが発生したことを示
します。
ハードウェアリセット ( 外部リセット , ウォッチドッグリセット , パワーオン
SWR:
リセット , 低電圧検出リセット ) が発生した場合 , このビットはハードウェア
ソフトウェアリセッ リセット発生前の値を保持します。
トフラグビット
・読出しアクセスする , またはパワーオンリセットすると , ビットは "0" にな
ります。
・このビットは読出し専用です。このビットに値を書き込んでも動作に影響
はありません。
＜注意事項＞
リセット要因レジスタを読み出すとその内容がクリアされてしまうので , レジスタの内容
を演算に使用する前に RAM に保存してください。
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99
第 7 章 リセット
7.2
MB95200H/210H/220H Series
■ リセット要因レジスタ (RSRR) の状態
表 7.2-2 リセット要因レジスタの状態
リセット要因
−
−
EXTS
WDTR
PONR
HWR
SWR
パワーオンリセット / 低電圧検出リセット
( オプション )
−
−
×
×
1
1
0
ソフトウェアリセット
−
−
ウォッチドッグリセット
−
−
外部リセット
−
−
1
1
1
1
1
フラグセット
1:
:
前の状態を保持
× : 不定
EXTS:このビットが"1"に設定されたときには, 外部リセットが発生したことを示し
ています。
WDTR:このビットが "1" に設定されたときには , ウォッチドッグリセットが発生し
たことを示しています。
PONR:このビットが "1" に設定されたときには , パワーオンリセットまたは低電圧
検出リセット ( オプション ) が発生したことを示しています。
HWR:このビットが "1" に設定されたときには , 外部リセット , ウォッチドッグリ
セット , パワーオンリセット , 低電圧検出リセット ( オプション ) のリセット
のうちの 1 つが発生したことを示しています。
SWR:このビットが "1" に設定されたときには , ソフトウェアリセットが発生したこ
とを示しています。
100
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MB95200H/210H/220H Series
7.3
第 7 章 リセット
7.3
リセット使用上の注意
リセット使用上の注意を示します。
■ リセット使用上の注意
● リセットの要因によるレジスタおよびビットの初期化について
リセットが発生しても , 初期化されないレジスタやビットがあります。
• リセット要因の種類により, リセット要因レジスタ(RSRR)のどのビットを初期化す
るか決定されます。
• クロック制御部の発振安定待ち時間設定レジスタ (WATR) を初期化するには , パ
ワーオンリセットを行います。他の方法で初期化することはできません。
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101
第 7 章 リセット
7.3
102
MB95200H/210H/220H Series
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第8章
割込み
割込みについて説明します。
8.1
CM26-10123-1
割込み
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103
第 8 章 割込み
8.1
8.1
MB95200H/210H/220H Series
割込み
割込みについて説明します。
■ 割込みの概要
F2MC-8FX ファミリには , 周辺機能に関連する 24 本の割込み要求入力があり , それ
ぞれ独立に割込みレベルを設定できます。
周辺機能で割込み要求が発生した場合 , この割込み要求は割込みコントローラに出
力されます。
割込みコントローラは , その割込み要求の割込みレベルを判定し , CPU
に割込みの発生を伝えます。CPU は割込み受付け状態に従って割込み動作を行いま
す。割込み要求によりデバイスはスタンバイモードから解除され , 命令実行を再開
します。
■ 周辺機能からの割込み要求
表 8.1-1 に , 各周辺機能の割込み要求を示します。CPU が割込み要求を受け付ける
と , 割込み要求に対応する割込みベクタテーブルアドレスを分岐先アドレスとして
, 割込み処理ルーチンへ分岐します。
各割込み要求の割込み処理優先順位は , 割込みレベル設定レジスタ (ILR0 ∼ ILR5)
により , 割込み処理の優先順位を 4 段階に設定できます。
割込み処理ルーチンで割込みが処理されている間 , 同一 , またはそれ以下のレベル
の割込み要求が発生した場合は , 現在の割込みサービスルーチンが終了した後に ,
処理が実行されます。また , 複数の割込み要求が同一割込みレベルに設定された場
合 , IRQ0 が最優先順位になります。
104
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第 8 章 割込み
8.1
MB95200H/210H/220H Series
表 8.1-1 割込み要求と割込みベクタ
ベクタテーブルのアドレス
上位
下位
割込みレベル設定
レジスタのビット 名
IRQ0
FFFAH
FFFBH
L00 [1:0]
IRQ1
FFF8H
FFF9H
L01 [1:0]
IRQ2
FFF6H
FFF7H
L02 [1:0]
IRQ3
FFF4H
FFF5H
L03 [1:0]
IRQ4
FFF2H
FFF3H
L04 [1:0]
割込み要求
IRQ5
FFF0H
FFF1H
L05 [1:0]
IRQ6
FFEEH
FFEFH
L06 [1:0]
IRQ7
FFECH
FFEDH
L07 [1:0]
IRQ8
FFEAH
FFEBH
L08 [1:0]
IRQ9
FFE8H
FFE9H
L09 [1:0]
IRQ10
FFE6H
FFE7H
L10 [1:0]
IRQ11
FFE4H
FFE5H
L11 [1:0]
IRQ12
FFE2H
FFE3H
L12 [1:0]
IRQ13
FFE0H
FFE1H
L13 [1:0]
IRQ14
FFDEH
FFDFH
L14 [1:0]
IRQ15
FFDCH
FFDDH
L15 [1:0]
IRQ16
FFDAH
FFDBH
L16 [1:0]
IRQ17
FFD8H
FFD9H
L17 [1:0]
IRQ18
FFD6H
FFD7H
L18 [1:0]
IRQ19
FFD4H
FFD5H
L19 [1:0]
IRQ20
FFD2H
FFD3H
L20 [1:0]
IRQ21
FFD0H
FFD1H
L21 [1:0]
IRQ22
FFCEH
FFCFH
L22 [1:0]
IRQ23
FFCCH
FFCDH
L23 [1:0]
同一レベルの割込み要求の
優先順位 ( 同時発生時 )
高い
低い
割込み要因については , 「付録 B 割込み要因のテーブル」を参照してください。
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105
第 8 章 割込み
8.1
8.1.1
MB95200H/210H/220H Series
割込みレベル設定レジスタ (ILR0 ∼ ILR5)
割込みレベル設定レジスタ (ILR0 ∼ ILR5) には , 各周辺機能からの割込み要求に対
応した 2 ビットのデータが 24 組が割り当てられいます。これら 2 ビットのデータ
( 割込みレベル設定ビット ) を使用して , 割込み要求の割込みレベルを設定します。
■ 割込みレベル設定レジスタ (ILR0 ∼ ILR5) の構成
図 8.1-1 割込みレベル設定レジスタの構成
レジスタ　アドレス　bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
ILR0
00079H
L03
[1:0]
L02
[1:0]
L01
[1:0]
L00
[1:0]
R/W 11111111B
ILR1
0007AH
L07
[1:0]
L06
[1:0]
L05
[1:0]
L04
[1:0]
R/W 11111111B
ILR2
0007BH
L11
[1:0]
L10
[1:0]
L09
[1:0]
L08
[1:0]
R/W 11111111B
ILR3
0007CH
L15
[1:0]
L14
[1:0]
L13
[1:0]
L12
[1:0]
R/W 11111111B
ILR4
0007DH
L19
[1:0]
L18
[1:0]
L17
[1:0]
L16
[1:0]
R/W 11111111B
ILR5
0007EH
L23
[1:0]
L22
[1:0]
L21
[1:0]
L20
[1:0]
R/W 11111111B
割込みレベル設定レジスタは , 各割込み要求に対し 2 ビットずつのデータを割り当
てられています。これらレジスタの割込みレベル設定ビットの値が , 割込み処理に
おける割込み要求の優先順位を表します。( 割込みレベル：0 ∼ 3)
割込みレベル設定ビットは , コンディションコードレジスタ (CCR: IL1, IL0) の割込
みレベルビットと比較されます。
割込み要求の割込みレベル 3 を設定した場合 , CPU は割込み要求を受け付けません。
表 8.1-2 に , 割込みレベル設定ビットと割込みレベルとの関係を示します。
表 8.1-2 割込みレベル設定ビットと割込みレベルとの関係
LXX[1:0]
00
割込みレベル
0
01
1
10
2
11
3
優先順位
高い
低い ( 割込みなし )
XX:00 ∼ 23 割込み要求の番号
メインプログラム実行中は , コンディションコードレジスタの割込みレベルビット
(CCR: IL1, IL0) は , "11B" です。
106
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8.1.2
第 8 章 割込み
8.1
割込み動作時の処理
周辺機能により割込み要求が発生すると , 割込みコントローラはその割込み要求の
割込みレベルを CPU に通知します。CPU が割込みを受け付けられる状態になって
いると , 現在実行中のプログラムを一時中断し , 割込み処理ルーチンを実行します。
■ 割込み動作時の処理
割込み処理の手順は , 周辺機能の割込み要因発生 , メインプログラムの実行 , 割込み
要求フラッグビットの設定 , 割込み要求許可ビットの判定 , 割込みレベル (ILR0 ∼
ILR5 および CCR:IL1, IL0) の判定 , 同一割込みレベルの同時要求の確認 , 割込み許
可フラグ (CCR:I) の判定 , という順で行われます。
図 8.1-2 に割込み動作時の処理を示します。
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107
第 8 章 割込み
8.1
MB95200H/210H/220H Series
図 8.1-2 割込み動作時の処理
内部データバス
コンディションコードレジスタ(CCR)
I
CPU
IL
チェック
(7)
比較器
(5)
START
ストップ解除
スリープ解除
RAM
タイムベースタイマ/
周辺の初期化
時計モード解除
(6)
割込み要求フラグ
周辺の
割込みあり?
NO
YES
周辺の割込み
要求出力は許可されて
いるか?
NO
AND
割込み要求許可
(3)
(4)
(3)
レベル比較器
(1)
各周辺
(4)
割込み
コント
ローラ
YES
割込みの優先順位を判定し
該当レベルをCPUへ転送
(5)
該当レベルとPS内の
ILビットを比較
該当レベル
がILより強い?
YES
NO
(2)
Iフラグ=1?
メインプログラム
の実行
YES
NO
割込み処理ルーチン
割込み要求クリア
(7)
PCとPSをスタックに退避
PCとPSを復帰
割込み処理の実行
(6)
RETI
108
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PC←割込みベクタ
PS内のILの更新
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MB95200H/210H/220H Series
第 8 章 割込み
8.1
(1) リセット直後は , すべての割込み要求は禁止状態になっています。周辺機能の初
期化プログラムで , 割込みを発生する各周辺機能を初期化して , 該当する割込みレ
ベル設定レジスタ (ILR0 ∼ ILR5) に割込みレベルを設定してから周辺機能を動作さ
せます。割込みレベルは , 0, 1, 2, 3 のいずれかを設定できます。レベル 0 が最も優
先され , レベル 1 がその次に優先されます。周辺機能にレベル 3 を設定した場合は
, 該当する周辺機能の割込みは禁止されます。
(2) メインプログラム ( 多重割込みの場合は , 割込み処理ルーチン ) を実行します。
(3) 周辺機能で割込み要因が発生したとき , 周辺機能の割込み要求フラグビットが
"1" に設定されます。このとき , 周辺機能の割込み要求許可ビットが許可されている
と,
割込み要求が割込みコントローラへ出力されます。
(4) 割込みコントローラは , 各周辺機能からの割込み要求を常に監視しており , 現
在発生している割込み要求の割込みレベルの中から , 最も優先された割込みレベル
を CPU に伝達します。このとき , 同一の割込みレベルで同時に要求があった場合
の優先順位も , 割込みコントローラにて比較されます。
(5)CPU は受け取った割込みレベルがコンディションコードレジスタの割込みレベ
ルビット (CCR:IL1, IL0) に設定されているレベルより優先度が高い ( 割込みレベル
番号が低い ) 場合 , CPU は割込み許可フラグ (CCR:1) の内容をチェックし , 割込み
許可 (CCR:I=1) になっていれば割込みを受け付けます。
(6)CPU は , プログラムカウンタ (PC) およびプログラムステータス (PS) の内容をス
タックに退避し , 該当する割込みベクタテーブルアドレスから割込み処理ルーチン
の先頭アドレスを取り込み , コンディションコードレジスタの割込みレベルビット
(CCR:IL1, IL0) の値を受け付けた割込みレベルの値に変更した後 , 割込み処置ルー
チンを実行しはじめます。
(7)CPU は最後に , RETI 命令を実行し , スタックに退避しておいたプログラムカウン
タ (PC) およびプログラムステータス (PS) の値を復帰して , 割込みの直前に実行し
た命令の次の命令から処理を実行します。
＜注意事項＞
周辺機能の割込み要求フラグビットは , 割込み要求が受け付けられても自動的には "0" に
なりません。したがって , 割込み処理ルーチンでプログラム ( 割込み要求ビットフラッグ
への "0" の書込み ) を使用して "0" にする必要があります。
低消費電力モード ( スタンバイモード ) は , 割込みによって解除されます。詳細は ,
「6.8 低消費電力モード ( スタンバイモード ) の動作」を参照してください。
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109
第 8 章 割込み
8.1
8.1.3
MB95200H/210H/220H Series
多重割込み
周辺機能からの複数の割込み要求に対し , 割込みレベル設定レジスタ (ILR0 ∼ ILR5)
に異なる割込みレベルを設定することにより , 多重割込みを行います。
■ 多重割込み
割込み処理ルーチン実行中に , 優先レベルの高い割込みレベルに設定された割込み
要求が発生すると , CPU は現在の割込み処理を中断して , 順位の優先される割込み
要求を受け付けます。割込み要求の割込みレベルは 0 ∼ 3 まで設定できますが , レ
ベル 3 に設定した場合 , CPU は割込み要求を受け付ません。
[ 例：多重割込み ]
多重割込み処理の例として , タイマ割込みより外部割込みを優先させる場合を想定
し , タイマ割込みのレベルを 2 に , 外部割込みレベルを 1 に設定します。このとき ,
タイマ割込み処理中に外部割込みが発生すると , 図 8.1-3 のに示す処理を行います。
図 8.1-3 多重割込みの例
メインプログラム
タイマ割込み処理
割込みレベル1
（CCR:IL1,IL0=01B）
割込みレベル2
（CCR:IL1,IL0=10B）
周辺初期化（1）
タイマ割込み発生（2）
外部割込み処理
（3）外部割込み発生
（4）外部割込み処理
中断
再開
メイン再開（8）
（6）タイマ割込み処理
（5）外部割込み復帰
（7）タイマ割込み復帰
• タイマ割込み処理中 , コンディションコードレジスタの割込みレベルビット (CCR:
IL1, IL0) は , タイマ割込みに対応する割込みレベル設定レジスタ (ILR0 ∼ ILR5) の
値と同じ値 ( 上記の例ではレベル 2) になります。このとき , タイマ割込みの割込み
レベル ( 上記の例ではレベル 1) より優先されるレベルの割込み要求が発生すると ,
その割込みが先に処理されます。
• タイマ割込み中に多重割込みを一時的に禁止したい場合は , コンディションコード
レジスタ (CCR:I) の割込み許可フラグを "0" にするか , または , 割込みレベルビット
(CCR:IL1, IL0) を "00B" にします。
• 割込み処理の終了後に割込み復帰命令 (RETI) が実行されると , プログラムカウンタ
(PC) およびプログラムステータス (PS) の値が復帰され , CPU は割り込まれたプログ
ラムを実行しはじめます。また , コンディションコードレジスタ (CCR) の値は , プ
ログラムステータス (PS) が復帰されることにより , 割込み前の値となります。
110
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第 8 章 割込み
8.1
MB95200H/210H/220H Series
割込み処理時間
8.1.4
割込み要求の発生後に CPU が割込み処理ルーチンに移行するまでには , 割込み要求
が発生してから実行中の命令が終了するまでの時間と , 割込みハンドリング時間 ( 割
込み処理準備に要する時間 ) の合計時間を必要とします。割込み処理時間は , 最大
26 マシンクロック周期となります。
■ 割込み処理時間
割込み要求が発生して割込み処理ルーチンが実行される前に , CPU は , 割込み要求
サンプル待ち時間および割込みハンドリング時間が必要です。
● 割込み要求サンプル待ち時間
割込み要求が発生しているかどうかは , 各命令の最後のサイクルで割込み要求をサ
ンプリングして判断します。そのため , CPU は命令実行中には割込み要求を認識で
きません。このサンプリング待ち時間は , 最も実行サイクルの長い DIVU 命令 (17
マシンクロック周期 ) の実行開始直後に割込み要求が発生した場合に最大となりま
す。
● 割込みハンドリング時間
CPU は割込みを受け付けた後 , 以下の割込み処理準備を行うために , 9 マシンクロッ
ク周期を必要とします。
• プログラムカウンタ (PC) およびプログラムステータス (PS) の値をスタックに退避
する。
• 割込み処理ルーチンの先頭アドレス ( 割込みベクタ ) を PC に設定する。
• プログラムステータス (PS) 内の割込みレベルビット (PS:CCR:IL1, IL0) を更新する。
図 8.1-4 割込み処理時間
通常命令実行
割込みハンドリング
割込み処理ルーチン
CPUの動作
割込み待ち時間
割込み要求
サンプル待ち時間
割込みハンドリング時間
(9マシンクロック)
割込み要求発生
：命令最終サイクル,ここで割込み要求をサンプルする
最も実行サイクルの長い DIVU 命令 (17 マシンクロック周期 ) の実行開始直後に割
込み要求が発生した場合 , 割込み処理時間は 26 マシンクロック周期となります。
マシンクロック周期は , クロックモードおよびメインクロック速度の切換え ( ギア
機能 ) によって変化します。詳細は ,「第 6 章 クロック制御部」を参照してください。
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111
第 8 章 割込み
8.1
MB95200H/210H/220H Series
割込み処理時のスタック動作
8.1.5
割込み処理時のレジスタ内容の退避および復帰について説明します。
■ 割込み処理開始時のスタック動作
割込みが受け付けられると , CPU は現在のプログラムカウンタ (PC) およびプログラ
ムステータス (PS) の内容を自動的にスタックに退避します。
図 8.1-5 に , 割込み処理開始時のスタック動作を説明します。
図 8.1-5 割込み処理開始時のスタック動作
割込み直前
PS
0870H
PC
E000H
SP
0280H
割込み直後
アドレス メモリ
027CH
027DH
027EH
027FH
0280H
0281H
××H
××H
××H
××H
××H
××H
SP
PS
0870H
PC
E000H
027CH
アドレス メモリ
027CH
027DH
027EH
027FH
0280H
0281H
0 8
7 0
H
H
E 0 H
0 0 H
××H
××H
｝
｝
PS
PC
■ 割込みからの復帰時のスタック動作
CPUが割込み処理終了時に割込み復帰命令(RETI) を実行すると, 最初にプログラム
ステータス (PS) の値 , 次いでプログラムカウンタ (PC) の値をスタックから復帰さ
せます。復帰するときの順序は 2 つの値をスタックに退避する順序とは逆の順序に
なります。復帰後 , PS および PC は割込み処理開始直前の状態に戻ります。
＜注意事項＞
アキュムレータ (A) の値とテンポラリアキュムレータ (T) の値は自動的にスタックに退避
されないため , PUSHW および POPW 命令で A, T の値を退避 , 復帰させてください。
112
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第 8 章 割込み
8.1
MB95200H/210H/220H Series
割込み処理のスタック領域
8.1.6
割込み処理の実行には , RAM 上のスタック領域を使用します。スタックポインタ
(SP) にはスタック領域の先頭アドレスがあります。
■ 割込み処理のスタック領域
スタック領域は , サブルーチンコール命令 (CALL) または ベクタコール命令
(CALLV)を実行するときのプログラムカウンタ(PC)の退避や復帰, PUSHW, POPW
命令による一時的なレジスタ類の退避や復帰にも使われます。
• スタック領域は , データ領域とともに RAM 上に確保されます。
• スタックポインタ (SP) は , RAM アドレスの最大値を示すよう初期化し , データ領域
は , RAM アドレスの小さい方から配置してください。
図 8.1-6 に , 割込み処理のスタック領域の設定例を説明します。
図 8.1-6 割込み処理のスタック領域の設定例
0000H
I/O
0080H
データ領域
RAM
0100H
汎用
レジスタ
0200H
スタック領域
0280H
SPの推奨設定値
（RAMアドレスの最大値が
0280Hの場合）
アクセス禁止
ROM
FFFFH
＜注意事項＞
スタック領域は , アドレス値の大きいほうから小さい方に向かって割込み , サブルーチン
コール , PUSHW 命令などにより使用されます。領域を開放する場合は , 小さい方から大
きい方に向かって , 復帰命令 (RETI, RET), POPW 命令などにより開放されます。多重割
込みやサブルーチンコールにより使用されるスタック領域のアドレス値が小さくなった
場合 , スタック領域をデータ領域や汎用レジスタ領域に重ねないでください。これら 2 つ
の領域には他のデータが保持されています。
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113
第 8 章 割込み
8.1
114
MB95200H/210H/220H Series
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CM26-10123-1
第9章
I/O ポート
I/O ポートの機能と動作について説明します。
CM26-10123-1
9.1
I/O ポートの概要
9.2
ポート 0
9.3
ポート 1
9.4
ポート 6
9.5
ポート F
9.6
ポート G
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115
第 9 章 I/O ポート
9.1
9.1
MB95200H/210H/220H Series
I/O ポートの概要
I/O ポートは , 汎用入出力端子を制御するときに使用します。
■ I/O ポートの概要
I/O ポートは , ポートデータレジスタ (PDR) によって , CPU からデータを出力した
り , 入力された信号を CPU に取り込んだりする機能があります。また , ポート方向
レジスタ (DDR) によって I/O 端子の入出力の方向をビット単位で任意に設定でき
ます。
表 9.1-1 にポートレジスタ一覧を示します。
表 9.1-1 ポートレジスタ一覧 (MB95200H シリーズ )
レジスタ名称
リード / ライト
初期値
R, RM/W
00000000B
ポート 0 データレジスタ
(PDR0)
ポート 0 方向レジスタ
(DDR0)
R/W
00000000B
ポート 1 データレジスタ
(PDR1)
R, RM/W
00000000B
ポート 1 方向レジスタ
(DDR1)
R/W
00000000B
ポート 6 データレジスタ
(PDR6)
R, RM/W
00000000B
ポート 6 方向レジスタ
(DDR6)
R/W
00000000B
ポート F データレジスタ
(PDRF)
R, RM/W
00000000B
ポート F 方向レジスタ
(DDRF)
R/W
00000000B
ポート G データレジスタ
(PDRG)
R, RM/W
00000000B
ポート G 方向レジスタ
(DDRG)
R/W
00000000B
ポート 0 プルアップ制御レジスタ
(PUL0)
R/W
00000000B
ポート G プルアップ制御レジスタ
(PULG)
R/W
00000000B
A/D 入力禁止レジスタ ( 下位 )
(AIDRL)
R/W
00000000B
(ILSR)
R/W
00000000B
リード / ライト
初期値
入力レベル選択レジスタ
表 9.1-2 ポートレジスタ一覧 (MB95220H シリーズ )
レジスタ名称
ポート 0 データレジスタ
(PDR0)
R, RM/W
00000000B
ポート 0 方向レジスタ
(DDR0)
R/W
00000000B
ポート 1 データレジスタ
(PDR1)
R, RM/W
00000000B
ポート 1 方向レジスタ
(DDR1)
R/W
00000000B
ポート F データレジスタ
(PDRF)
R, RM/W
00000000B
ポート F 方向レジスタ
(DDRF)
R/W
00000000B
ポート G データレジスタ
(PDRG)
R, RM/W
00000000B
ポート G 方向レジスタ
(DDRG)
R/W
00000000B
ポート 0 プルアップ制御レジスタ
(PUL0)
R/W
00000000B
ポート G プルアップ制御レジスタ
(PULG)
R/W
00000000B
A/D 入力禁止レジスタ ( 下位 )
(AIDRL)
R/W
00000000B
(ILSR)
R/W
00000000B
入力レベル選択レジスタ
116
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第 9 章 I/O ポート
9.1
MB95200H/210H/220H Series
表 9.1-3 ポートレジスタ一覧 (MB95210H シリーズ )
レジスタ名称
リード / ライト
初期値
ポート 0 データレジスタ
(PDR0)
R, RM/W
00000000B
ポート 0 方向レジスタ
(DDR0)
R/W
00000000B
ポート 1 データレジスタ
(PDR1)
R, RM/W
00000000B
ポート 1 方向レジスタ
(DDR1)
R/W
00000000B
ポート F データレジスタ
(PDRF)
R, RM/W
00000000B
ポート F 方向レジスタ
(DDRF)
R/W
00000000B
ポート 0 プルアップ制御レジスタ
A/D 入力禁止レジスタ ( 下位 )
入力レベル選択レジスタ
R/W:
(PUL0)
R/W
00000000B
(AIDRL)
R/W
00000000B
(ILSR)
R/W
00000000B
リード / ライト可能 ( 読出し値は書込み値 )
R, RM/W: リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディ
ファイライト (RMW) 系命令によって , 読み出されます。)
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117
第 9 章 I/O ポート
9.2
9.2
MB95200H/210H/220H Series
ポート 0
ポート 0 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• ポート 0 プルアップ制御レジスタ (PUL0)
• A/D 入力禁止レジスタ下位 (AIDRL)
• 入力レベル選択レジスタ (ILSR)
118
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第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
■ ポート 0 の端子
ポート 0 には , 8 本の入出力端子があります。
表 9.2-1 ∼ 表 9.2-3 にポート 0 の端子を示します。
表 9.2-1 ポート 0 の端子 (MB95200H シリーズ )
端子名
機能
兼用周辺機能
入出力形式
入力
出力
OD
PU
P00/AN00
P00 汎用入出力
AN00 アナログ入力
ヒステリシス /
アナログ
CMOS
-
❍
P01/AN01
P01 汎用入出力
AN01 アナログ入力
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス /
CMOS/
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
AN02 アナログ入力
P02/INT02/
AN02/SCK
P02 汎用入出力
INT02 外部割込み入力
LIN-UART のクロック入出力
AN03 アナログ入力
P03/INT03/
AN03/SOT
P03 汎用入出力
INT03 外部割込み入力
LIN-UART のデータ出力
AN04 アナログ入力
INT04 外部割込み入力
P04/INT04/
AN04/SIN/EC0/
HCLK1*1
P04 汎用入出力
8/16 ビット複合タイマ ch.0 ク
ロック入力
外部クロック入力
LIN-UART のデータ入力
AN05 アナログ入力
P05/INT05/
AN05/TO00/
HCLK2*2
INT05 外部割込み入力
P05 汎用入出力
外部クロック入力
8/16 ビット複合タイマ 0 ch.0
出力
INT06 外部割込み入力
P06/INT06/
TO01
P06 汎用入出力
8/16 ビット複合タイマ 0 ch.1
出力
ヒステリシス
CMOS
-
❍
P07/INT07
P07 汎用入出力
INT07 外部割込み入力
ヒステリシス
CMOS
-
❍
OD: オープンドレイン , PU: プルアップ
*1: 外部クロック入力が選択された場合 (SYSC:EXCK[1:0]=01 B ), その他の機能は選択することができません。
*2: 外部クロック入力が選択された場合 (SYSC:EXCK[1:0]=10 B), その他の機能は選択することができません。
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119
第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
表 9.2-2 ポート 0 の端子 (MB95220H シリーズ )
端子名
P01/AN01
機能
兼用周辺機能
P01 汎用入出力
AN01 アナログ入力
入出力形式
入力
出力
OD
PU
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス /
CMOS/
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス
CMOS
-
❍
ヒステリシス
CMOS
-
❍
AN02 アナログ入力
P02/INT02/
AN02/SCK
P02 汎用入出力
INT02 外部割込み入力
LIN-UART のクロック入出力
AN03 アナログ入力
P03/INT03/
AN03/SOT
P03 汎用入出力
INT03 外部割込み入力
LIN-UART のデータ出力
AN04 アナログ入力
INT04 外部割込み入力
P04/INT04/
AN04/SIN/EC0/
HCLK1*1
P04 汎用入出力
8/16 ビット複合タイマ ch.0 クロッ
ク入力
外部クロック入力
LIN-UART のデータ入力
AN05 アナログ入力
P05/INT05/
AN05/TO00/
HCLK2*2
INT05 外部割込み入力
P05 汎用入出力
外部クロック入力
8/16 ビット複合タイマ 0 ch.0 出力
INT06 外部割込み入力
P06/INT06/
TO01
P06 汎用入出力
P07/INT07
P07 汎用入出力
8/16 ビット複合タイマ 0 ch.1 出力
INT07 外部割込み入力
OD: オープンドレイン , PU: プルアップ
*1: 外部クロック入力が選択された場合 (SYSC:EXCK[1:0]=01 B ), その他の機能は選択することができません。
*2: 外部クロック入力が選択された場合 (SYSC:EXCK[1:0]=10 B), その他の機能は選択することができません。
120
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第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
表 9.2-3 ポート 0 の端子 (MB95210H シリーズ )
端子名
機能
兼用周辺機能
入出力形式
入力
出力
OD
PU
ヒステリシス /
CMOS/
アナログ
CMOS
-
❍
ヒステリシス /
アナログ
CMOS
-
❍
ヒステリシス
CMOS
-
❍
AN04 アナログ入力
P04/INT04/
AN04/EC0/
HCLK1*1
INT04 外部割込み入力
P04 汎用入出力
8/16 ビット複合タイマ ch.0
クロック入力
外部クロック入力
AN05 アナログ入力
P05/AN05/
TO00/HCLK2*2
P05 汎用入出力
P06/INT06/
TO01
P06 汎用入出力
外部クロック入力
8/16 ビット複合タイマ 0 ch.0
出力
INT06 外部割込み入力
8/16 ビット複合タイマ 0 ch.1
出力
OD: オープンドレイン , PU: プルアップ
*1: 外部クロック入力が選択された場合 (SYSC:EXCK[1:0]=01 B ), その他の機能は選択することができません。
*2: 外部クロック入力が選択された場合 (SYSC:EXCK[1:0]=10 B), その他の機能は選択することができません。
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121
第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
■ ポート 0 のブロックダイヤグラム
図 9.2-1 P00 および P01 のブロックダイヤグラム
A/Dアナログ入力
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
122
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第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
図 9.2-2 P02, P03 および P05 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
INTxxのみ
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
内部バス
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
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123
第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
図 9.2-3 P04 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
ヒステリシス
プルアップ
0
1
PDRリード
CMOS
端子
PDR
PDRライト
INTxxのみ
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
内部バス
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
ILSRリード
ILSR
ILSRライト
図 9.2-4 P06 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
124
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MB95200H/210H/220H Series
第 9 章 I/O ポート
9.2
図 9.2-5 P07 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
内部バス
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
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125
第 9 章 I/O ポート
9.2
9.2.1
MB95200H/210H/220H Series
ポート 0 のレジスタ
ポート 0 に関するレジスタについて説明します。
■ ポート 0 のレジスタの機能
表 9.2-4 に , ポート 0 のレジスタの機能を示します。
表 9.2-4 ポート 0 のレジスタの機能
レジスタ名
データ
読出し時
0
1
PDR0
DDR0
PUL0
AIDRL
ILSR
リードモディファイライト
(RMW) 系命令による読出し
書込み時
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
0
ヒステリシス入力レベル選択
1
CMOS 入力レベル選択
表 9.2-5 ∼表 9.2-7 に , ポート 0 の端子と各レジスタビットとの関係を示します。
表 9.2-5 ポート 0 におけるレジスタと端子との関係 (MB95200H シリーズ )
端子名
PDR0
P07
P06
DDR0
bit7
bit6
AIDRL
-
-
ILSR
-
-
PUL0
関連するレジスタのビットと端子との関係
P05
P04
P03
P02
P01
P00
bit5
bit4
bit3
bit2
bit1
bit0
-
bit2
-
-
-
-
表 9.2-6 ポート 0 におけるレジスタと端子との関係 (MB95210H シリーズ )
端子名
PDR0
P06
DDR0
bit6
PUL0
AIDRL
-
ILSR
-
126
関連するレジスタのビットと端子との関係
P05
P04
bit5
bit4
-
bit2
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第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
表 9.2-7 ポート 0 におけるレジスタと端子との関係 (MB95220H シリーズ )
端子名
PDR0
P07
P06
DDR0
bit7
bit6
PUL0
AIDRL
-
-
ILSR
-
-
CM26-10123-1
関連するレジスタのビットと端子との関係
P05
P04
P03
P02
P01
bit5
bit4
bit3
bit2
bit1
-
bit2
-
-
-
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127
第 9 章 I/O ポート
9.2
9.2.2
MB95200H/210H/220H Series
ポート 0 の動作説明
ポート 0 の動作について説明します。
■ ポート 0 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR レジスタの値が外
部端子に出力されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出されます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジス
タ下位 (AIDRL) の対応するビットを "1" に設定してください。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファ
イライト (RMW) 系命令を使って , PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能出力を許可した場合でも , PDR レジスタによって端子の値を読み出すこと
ができます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を
読み出すことができます。ただし , リードモディファイライト (RMW) 系命令を使っ
て PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• アナログ入力兼用端子をその他の周辺機能入力端子として使用する場合は , 入力ポー
トの動作と同様に , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR レジ
スタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライ
ト (RMW) 系命令では , PDR レジスタの値を読み出します。
128
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CM26-10123-1
MB95200H/210H/220H Series
第 9 章 I/O ポート
9.2
● リセット時の動作
CPUがリセットされると, DDRレジスタのすべてのビットが"0"に初期化され, ポー
ト入力が許可された状態になります。アナログ入力と兼用となる端子については ,
A/D 入力禁止レジスタ下位 (AIDRL) が "0" に初期化されるため , ポート入力は禁止
された状態になります。
● ストップモードおよび時計モードの動作
• デバイスがストップモードもしくは時計モードに移行した時点で , スタンバイ制御
レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定されると , DDR レジスタ
の値に関係なく強制的に端子はハイインピーダンス状態になります。入力開放によ
るリークを防ぐため入力は , 入力は "L" レベルに固定され , 遮断されます。ただし ,
外部割込み (INT07 ∼ INT02) による割込み入力が許可されている場合 , 入力可能に
なり入力は遮断されません。
• 端子状態設定ビットが "0" の場合は , ポート入出力または周辺機能入出力状態のま
まになり , 出力レベルは維持されます。
● アナログ入力端子としての動作
• アナログ入力端子に対応する DDR レジスタのビットに "0" を , AIDRL レジスタのそ
の端子に対応するビットに "0" を設定してください。
• 他の周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。
PUL レジスタの対応するビットを "0" に設定してください。
● 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR レジスタのビットを "0" に設定します。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用す
る場合は , その端子に対応する外部割込み機能を禁止にします。
● プルアップ制御レジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続され
ます。
端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアッ
プ抵抗は切断されます。
● 入力レベル選択レジスタの動作
• ILSR レジスタのビットを "1" に設定すると , P04 の入力レベルのみが , ヒステリシ
ス入力レベルから , CMOS 入力レベルへ変わります。ILSR レジスタのビットを "0"
に設定すると , P04 の入力レベルは , ヒステリシス入力レベルとなります。
• P04 以外の端子については , CMOS 入力レベルの選択はできず , ヒステリシス入力レ
ベルのみを選択できます。
• P04の入力レベルを切り換える場合には, 周辺機能(LIN-UART/外部割込み/8/16ビッ
ト複合タイマ ch.0 クロック入力 / 外部クロックの入力 ) が停止していることを確認
してください。
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129
第 9 章 I/O ポート
9.2
MB95200H/210H/220H Series
表 9.2-8 に , ポート 0 の端子状態を示します。
表 9.2-8 ポート 0 の端子状態
動作状態
端子状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
入出力ポート /
周辺機能入出力
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
( プルアップの設定は有効 )
入力遮断
( 外部割込み機能許可の場合 ,
外部割込み入力可能 )
リセット時
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
130
: " 入力不可 " とは , 端子と隣接する入力ゲートの動作が禁止状態にあることを意味します。
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第 9 章 I/O ポート
9.3
MB95200H/210H/220H Series
9.3
ポート 1
ポート 1 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
■ ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
■ ポート 1 の端子
ポート 1 には 1 本の入出力端子があります。
表 9.3-1 にポート 1 の端子を示します。
表 9.3-1 ポート 1 の端子
端子名
機能
兼用周辺機能
入出力形式
入力
P12/
DBG/EC0
P12 汎用入出力
オンチップデバック通信端子
EC0 8/16 ビット複合タイマ ch.0 クロック入力
OD: オープンドレイン , PU: プルアップ
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
出力
OD PU
ヒステリシス CMOS ❍
-
131
第 9 章 I/O ポート
9.3
MB95200H/210H/220H Series
■ ポート 1 のブロックダイヤグラム
図 9.3-1 ポート 1 のブロックダイヤグラム
0
1
PDRリード
端子
PDR
OD
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
132
ストップ, 時計 (SPL=1)
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 9 章 I/O ポート
9.3
MB95200H/210H/220H Series
9.3.1
ポート 1 のレジスタ
ポート 1 に関するレジスタについて説明します。
■ ポート 1 のレジスタの機能
表 9.3-2 にポート 1 のレジスタの機能を示します。
表 9.3-2 ポート 1 のレジスタの機能
レジスタ名
データ
読出し時
0
1
PDR1
DDR1
リードモディファイライト
(RMW) 系命令による読出し
書込み時
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力
0
ポート入力許可
1
ポート出力許可
表 9.3-3 に , ポート 1 の端子と各レジスタのビットとの関係を示します。
表 9.3-3 ポート 1 におけるレジスタと端子との関係
端子名
PDR1
DDR1
CM26-10123-1
-
-
関連するレジスタのビットと端子との関係
P12
-
-
-
bit2
FUJITSU MICROELECTRONICS LIMITED
-
-
-
-
133
第 9 章 I/O ポート
9.3
9.3.2
MB95200H/210H/220H Series
ポート 1 の動作説明
ポート 1 の動作について説明します。
■ ポート 1 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートにな
ります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファ
イライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出すことが
できます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読
み出すことができます。ただし , リードモディファイライト (RMW) 系命令を使用し
て PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令
では , PDR レジスタの値を読み出します。
● リセット時の動作
CPUがリセットされると, DDRレジスタのすべてのビットが"0"に初期化され, ポー
ト入力が許可されます。
134
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 9 章 I/O ポート
9.3
MB95200H/210H/220H Series
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
表 9.3-4 に , ポート 1 の端子状態を示します。
表 9.3-4 ポート 1 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
端子状態
入出力ポート /
周辺機能入出力
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能
( ただし , 機能しない )
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
135
第 9 章 I/O ポート
9.4
9.4
MB95200H/210H/220H Series
ポート 6
ポート 6 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
ポート 6 は , MB95200H シリーズでのみ , 使用できるポートです。
■ ポート 6 の構成
ポート 6 は , 以下の要素から構成されています。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
■ ポート 6 の端子
ポート 6 には , 3 本の入出力端子があります。
表 9.4-1 にポート 6 の端子を示します。
表 9.4-1 ポート 6 の端子
端子名
機能
兼用周辺機能
入出力形式
P62/TO10
P62 汎用入出力
TO10 8/16 ビット複合タイマ 10 出力
ヒステリシス
出力 OD PU
CMOS -
P63/TO11
P63 汎用入出力
TO11 8/16 ビット複合タイマ 11 出力
ヒステリシス
CMOS
-
-
P64/EC1
P64 汎用入出力
EC1 8/16 ビット複合タイマ ch.1 クロック出力 ヒステリシス
CMOS
-
-
入力
OD: オープンドレイン , PU: プルアップ
136
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第 9 章 I/O ポート
9.4
MB95200H/210H/220H Series
■ ポート 6 のブロックダイヤグラム
図 9.4-1 P62 および P63 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
0
1
PDRリード
1
内部バス
PDR
端子
0
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
図 9.4-2 P64 のブロックダイヤグラム
周辺機能入力
0
1
PDRリード
内部バス
PDR
端子
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
CM26-10123-1
ストップ, 時計 (SPL=1)
FUJITSU MICROELECTRONICS LIMITED
137
第 9 章 I/O ポート
9.4
9.4.1
MB95200H/210H/220H Series
ポート 6 のレジスタ
ポート 6 に関するレジスタについて説明します。
■ ポート 6 のレジスタの機能
表 9.4-2 にポート 6 のレジスタの機能を示します。
表 9.4-2 ポート 6 のレジスタの機能
レジスタ名
データ
読出し時
0
1
PDR6
DDR6
リードモディファイライト
(RMW) 系命令による読出し
書込み時
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力 *
0
ポート入力許可
1
ポート出力許可
*: N-ch. オープンドレイン端子では , Hi-Z になります。
表 9.4-3 に , ポート 6 端子と各レジスタのビットの関係を示します。
表 9.4-3 ポート 6 におけるレジスタと端子との関係
端子名
PDR6
DDR6
138
-
-
-
-
関連するレジスタビットと端子との関係
P64
P63
P62
-
bit4
bit3
bit2
FUJITSU MICROELECTRONICS LIMITED
-
-
-
-
CM26-10123-1
MB95200H/210H/220H Series
9.4.2
第 9 章 I/O ポート
9.4
ポート 6 の動作説明
ポート 6 の動作について説明します。
■ ポート 6 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出すことが
できます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読
み出すことができます。ただし , リードモディファイライト (RMW) 系命令を使用し
て PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命
令では , PDR レジスタの値を読み出します。
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FUJITSU MICROELECTRONICS LIMITED
139
第 9 章 I/O ポート
9.4
MB95200H/210H/220H Series
● リセット時の動作
CPUがリセットされると, DDRレジスタのすべてのビットが"0"に初期化され, ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
表 9.4-4 に , ポート 6 の端子状態を示します。
表 9.4-4 ポート 6 の端子状態
動作状態
端子状態
通常動作
スリープ
ストップ
時計
(SPL=0)
(SPL=0)
I/O ポート / 周辺機能
入出力
ストップ (SPL=1)
(SPL=1)
時計
リセット時
Hi-Z
入力遮断
Hi-Z
入力可能
( ただし , 機能しない )
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
140
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 9 章 I/O ポート
9.5
MB95200H/210H/220H Series
9.5
ポート F
ポート F は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
■ ポート F の構成
ポート F は , 以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
■ ポート F の端子
ポート F には , 3 本の入出力端子があります。
表 9.5-1 および表 9.5-2 に , ポート F の端子を示します。
表 9.5-1 ポート F の端子 (MB95200H/220H シリーズ )
端子名
機能
兼用周辺機能
入出力形式
PF0/X0*1
PF0 汎用入出力
メインクロック用入力発振端子
ヒステリシス
PF1/X1*1
PF1 汎用入出力
メインクロック用入力発振端子
ヒステリシス
CMOS
-
-
PF2/RST*2
PF2 汎用入出力
外部リセット端子
ヒステリシス
CMOS
❍
-
OD
PU
❍
-
入力
出力
CMOS
OD
PU
-
-
表 9.5-2 ポート F の端子 (MB95210H シリーズ )
端子名
機能
兼用周辺機能
入出力形式
入力
PF2/RST*2
PF2 汎用入出力
OD: オープンドレイン , PU: プルアップ
外部リセット端子
ヒステリシス
出力
CMOS
*1: メイン発振クロック入力が選択された場合 (SYSC:PFSEL=0 ), ポート機能は使用できません。
*2: 外部リセットが選択された場合 (SYSC:RSTEN=1 ), ポート機能は使用できません。
この端子は , MB95F202H/F203H/F204H/F212H/F213H/F214H/F222H/F223H の専用リセット端子です。
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141
第 9 章 I/O ポート
9.5
MB95200H/210H/220H Series
■ ポート F のブロックダイヤグラム
図 9.5-1 PF0 および PF1 のブロックダイヤグラム
0
1
PDRリード
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
図 9.5-2 PF2 のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
0
1
PDRリード
端子
1
PDR
0
OD
PDRライト
内部バス
ビット操作命令時
DDRリード
DDR
DDRライト
142
ストップ, 時計 (SPL=1)
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 9 章 I/O ポート
9.5
MB95200H/210H/220H Series
ポート F のレジスタ
9.5.1
ポート F に関するレジスタについて説明します。
■ ポート F のレジスタの機能
表 9.5-3 にポート F のレジスタの機能を示します。
表 9.5-3 ポート F のレジスタの機能
レジスタ名
データ
読出し時
0
1
PDRF
DDRF
リードモディファイライト
(RMW) 系命令による読出し
書込み時
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力
0
ポート入力許可
1
ポート出力許可
表 9.5-4 および表 9.5-5 に , ポート F の端子と各レジスタのビットとの関係を示しま
す。
表 9.5-4 ポート F でのレジスタと端子との関係 (MB95200H/220H シリーズ )
端子名
PDRF
DDRF
-
-
-
-
関連するレジスタのビットと端子との関係
PF2
-
-
-
bit2
PF1
PF0
bit1
bit0
表 9.5-5 ポート F でのレジスタと端子との関係 (MB95210H シリーズ )
端子名
PDRF
DDRF
-
-
-
-
関連するレジスタのビットと端子との関係
-
-
-
PF2
-
bit2
*: PF2/RST は , MB95F202H/F203H/F204/F212H/F213H/F214H の専用リセット端子です。
CM26-10123-1
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143
第 9 章 I/O ポート
9.5
9.5.2
MB95200H/210H/220H Series
ポート F の動作
ポート F の動作について説明します。
■ ポート F の動作
● 出力ポートとしての動作
• 対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 対応する DDR レジスタのビットを "0" に設定すると , 端子は入力ポートになります。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト (RMW) 系命令では , PDR レジスタの値を読み出します。
● リセット時の動作
CPUがリセットされると, DDRレジスタのすべてのビットが"0"に初期化され, ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
144
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第 9 章 I/O ポート
9.5
MB95200H/210H/220H Series
表 9.5-6 に , ポート F の端子状態を示します。
表 9.5-6 ポート F の端子状態
動作状態
端子状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
入出力ポート
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能
( ただし , 機能しない )
低い *
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
* : パワーオンリセット時の PF2 のみ
CM26-10123-1
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145
第 9 章 I/O ポート
9.6
9.6
MB95200H/210H/220H Series
ポート G
ポート G は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
ポート G は , MB95200H/220H シリーズでのみ , 使用できるポートです。
■ ポート G の構成
ポート G は , 以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップ制御レジスタ (PULG)
■ ポート G の端子
ポート G には , 2 本の入出力端子があります。
表 9.6-1 にポート G の端子を示します。
表 9.6-1 ポート G の端子
端子名
機能
兼用周辺機能
入出力形式
PG1/X0A*
PG1 汎用入出力
サブクロック用発振端子
ヒステリシス
出力 OD PU
CMOS ❍
PG2/X1A*
PG2 汎用入出力
サブクロック用発振端子
ヒステリシス
CMOS
入力
-
❍
OD: オープンドレイン , PU: プルアップ
*: サブ発振クロックが選択された場合 (SYSC:PGSEL=0 ), ポート機能は使用できません。
146
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CM26-10123-1
MB95200H/210H/220H Series
第 9 章 I/O ポート
9.6
■ ポート G のブロックダイヤグラム
図 9.6-1 ポート G のブロックダイヤグラム
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
147
第 9 章 I/O ポート
9.6
9.6.1
MB95200H/210H/220H Series
ポート G のレジスタ
ポート G に関するレジスタについて説明します。
■ ポート G のレジスタの機能
表 9.6-2 は , ポート G のレジスタの機能を示します。
表 9.6-2 ポート G のレジスタの機能
レジスタ名
データ
読出し時
0
1
PDRG
DDRG
PULG
リードモディファイライト
(RMW) 系命令による読出し
書込み時
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
表 9.6-3 に , ポート G の端子と各レジスタのビットとの関係を示します。
表 9.6-3 ポート G のレジスタと端子との関係
端子名
PDRG
-
-
DDRG
-
-
関連するレジスタのビットと端子との関係
PG2
-
-
-
bit2
PG1
-
bit1
-
PULG
148
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
9.6.2
第 9 章 I/O ポート
9.6
ポート G の動作説明
ポート G の動作について説明します。
■ ポート G の動作
● 出力ポートとしての動作
• 対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト (RMW) 系命令では , PDR レジスタの値を読み出します。
● リセット時の動作
CPUがリセットされると, DDRレジスタのすべてのビットが"0"に初期化され, ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
● プルアップ制御レジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続され
ます。
端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアッ
プ抵抗は切断されます。
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149
第 9 章 I/O ポート
9.6
MB95200H/210H/220H Series
表 9.6-4 に , ポート G の端子状態を示します。
表 9.6-4 ポート G の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
ストップ (SPL=1)
(SPL=1)
時計
リセット時
端子状態
入出力ポート
Hi-Z
入力遮断
Hi-Z
入力可能
( ただし , 機能しない )
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
150
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CM26-10123-1
第 10 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
10.1 タイムベースタイマの概要
10.2 タイムベースタイマの構成
10.3 タイムベースタイマのレジスタ
10.4 タイムベースタイマの割込み
10.5 タイムベースタイマの動作説明と設定手順例
10.6 タイムベースタイマ使用上の注意
CM26-10123-1
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151
第 10 章 タイムベースタイマ
10.1
10.1
MB95200H/210H/220H Series
タイムベースタイマの概要
タイムベースタイマは , メインクロックの 2 分周またはメイン CR クロックに同期
してカウントダウンする 24 ビットのフリーランカウンタです。クロックは , SYCC2
レジスタの RCM1 ビットおよび RCM0 ビットによって選択できます。
このタイムベースタイマには , 一定のインターバル時間で繰り返し割込み要求を発
生させるインターバルタイマ機能があります。
■ インターバルタイマ機能
インターバルタイマ機能は , メインクロックの 2 分周またはメイン CR クロックを
カウントクロックとして一定のインターバル時間で繰り返し割込み要求を発生さ
せる機能です。
• タイムベースタイマのカウンタがカウントダウンを行い , 選択したインターバル時
間が経過するごとに割込み要求を発生させます。
• インターバル時間の長さは , 次の 16 種類の中から選択できます。
表 10.1-1 に , タイムベースタイマのインタバール時間を示します。
表 10.1-1 タイムベースタイマのインタバール時間
メイン CR クロックを使用した場合の
インタバール時間
(2n × 1/FCRH*1)
メインクロックを使用した場合の
インタバール時間
(2n × 2/FCH*2)
n=9
64 [µs]
256 [µs]
n=10
128 [µs]
512 [µs]
n=11
256 [µs]
1.024 [ms]
n=12
512 [µs]
2.048 [ms]
n=13
1.024 [ms]
4.096 [ms]
n=14
2.048 [ms]
8.192 [ms]
n=15
4.096 [ms]
16.384 [ms]
n=16
8.192 [ms]
32.768 [ms]
n=17
16.384 [ms]
65.536 [ms]
n=18
32.768 [ms]
131.072 [ms]
n=19
65.536 [ms]
262.144 [ms]
n=20
131.072 [ms]
524.288 [ms]
n=21
262.144 [ms]
1.049 [s]
n=22
524.288 [ms]
2.097 [s]
n=23
1.049 [s]
4.194 [s]
n=24
2.097 [s]
8.389 [s]
*1: 1/FCRH = 0.125 [µs] , FCRH = 8 [MHz] 時
*2: 2/FCH = 0.5 [µs] , FCH = 4 [MHz] 時
152
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CM26-10123-1
第 10 章 タイムベースタイマ
10.2
MB95200H/210H/220H Series
10.2
タイムベースタイマの構成
タイムベースタイマは , 以下のブロックから構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 10.2-1 タイムベースタイマのブロックダイヤグラム
タイムベースタイマカウンタ
プリスケーラへ
ソフトウェアウォッチドッグタイマへ
FCH の2分周
×21 ×22 ×23 ×24 ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218 ×219 ×220 ×221 ×222 ×223
FCRH
RCM1
RCM0
RCS1
RCS0 SOSCE MOSCE SCRE
システムクロック制御レジスタ2 (SYCC2)
MCRE
カウンタクリア
ソフトウェアウォッチドッグタイマ
クリア
リセット
メインクロック,メインCRクロックの発振停止
カウンタクリア
回路
インターバルタイマ
セレクタ
タイムベースタイマ割込み
TBIF
FCH : メインクロック
FCRH : メインCRクロック
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TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
タイムベースタイマ制御レジスタ (TBTC)
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153
第 10 章 タイムベースタイマ
10.2
MB95200H/210H/220H Series
● タイムベースタイマカウンタ
メインクロックの 2 分周をカウントクロックとする 24 ビットのダウンカウンタで
す。
● カウンタクリア回路
タイムベースタイマのカウンタのクリアを制御する回路です。
● インターバルタイマセレクタ
24 ビットのタイムベースタイマカウンタの中の 16 ビットからインターバルタイマ
用の 1 ビットを選択する回路です。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , カウンタのクリア , 割込み制御およびタイムベースタイ
マの状態確認を行うレジスタです。
■ 入力クロック
タイムベースタイマは , メインクロックを 2 分周またはメイン CR クロックを入力
クロック ( カウントクロック ) として使用します。
■ 出力クロック
タイムベースタイマは , メインクロック , ソフトウェアウォッチドッグタイマ , プリ
スケーラにクロックを供給しています。
154
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CM26-10123-1
第 10 章 タイムベースタイマ
10.3
MB95200H/210H/220H Series
10.3
タイムベースタイマのレジスタ
図 10.3-1 に , タイムベースタイマのレジスタを示します。
■ タイムベースタイマのレジスタ
図 10.3-1 タイムベースタイマのレジスタ
タイムベースタイマ制御レジスタ
アドレス
000AH
bit7
bit6
TBIF TBIE
bit5
-
R(RM1),W R/W R0/WX
bit4
bit3
bit2
bit1
bit0
TBC3 TBC2 TBC1 TBC0 TCLR
初期値
00000000B
R/W R/W R/W R/W R/W
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
（RMW)系命令時では“1"が読み出されます。 )
R/W
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R0/WX
: 未定義ビット (読出し値は "0".。このビットに値を書き込んでも動作に影響はありません。)
R0,W
: ライトオンリ (書込み可能。読出し時の値は "0" となります。)
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155
第 10 章 タイムベースタイマ
10.3
10.3.1
MB95200H/210H/220H Series
タイムベースタイマ制御レジスタ (TBTC)
タイムベースタイマ制御レジスタ (TBTC) は , インターバル時間の選択 , カウンタの
クリア , 割込み制御およびタイムベースタイマの状態確認を行います。
■ タイムベースタイマ制御レジスタ (TBTC)
図 10.3-2 タイムベースタイマ制御レジスタ (TBTC)
アドレス
000AH
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
00000000B
R/W
R0/WX
R/W
R/W
R/W
R/W
R0,W
bit7
bit6
TBIF
R(RM1),W
タイムベースタイマ初期化ビット
読出し時
書込み時
TCLR
常に"0"が読み出されます
0
1
-
TBC3 TBC2 TBC1 TBC0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
動作に影響しません
タイムベースタイマのカウンタを
クリアします
インターバルタイマ
(メインクロック FCH = 4 MHZの場合)
29 x 2/FCH (256 µs)
210 x 2/FCH (512 µs)
211 x 2/FCH (1.024 ms)
212 x 2/FCH (2.048 ms)
213 x 2/FCH (4.096 ms)
214 x 2/FCH (8.192 ms)
215 x 2/FCH (16.384 ms)
216 x 2/FCH (32.768 ms)
217 x 2/FCH (65.536 ms)
218 x 2/FCH (131.072 ms)
219 x 2/FCH (262.144 ms)
220 x 2/FCH (524.288 ms)
221 x 2/FCH (1.049 s)
222 x 2/FCH (2.197 s)
223 x 2/FCH (4.194 s)
224 x 2/FCH (8.389 s)
インターバルタイマ
(メインCRクロック FCRH = 8 MHZの場合)
29 x 1/FCRH (64 µs)
210 x 1/FCRH (128 µs)
211 x 1/FCRH (256 µs)
212 x 1/FCRH (512 µs)
213 x 1/FCRH (1.024 ms)
214 x 1/FCRH (2.048 ms)
215 x 1/FCRH (4.096 ms)
216 x 1/FCRH (8.192 ms)
217 x 1/FCRH (16.384 ms)
218 x 1/FCRH (32.768 ms)
219 x 1/FCRH (65.536 ms)
220 x 1/FCRH (131.072 ms)
221 x 1/FCRH (262.144 ms)
222 x 1/FCRH (524.288 ms)
223 x 1/FCRH (1.049 s)
224 x 1/FCRH (2.097 s)
TBIE
タイムベースタイマ割込み要求許可ビット
0 割込み要求出力を禁止します
1 割込み要求出力を許可します
TBIF
タイムベースタイマ割込み要求許可ビット
読出し時
書込み時
0
インターバル時間の未経過
ビットをクリアします
1
インターバル時間の経過
動作に影響しません
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令時では"1"が読み出されます。)
R/W
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 未定義ビット (読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
R0/WX
: ライトオンリ (書込み可能。読出し時の値は"0"となります。)
R0,W
―
: 未定義
: 初期値
156
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第 10 章 タイムベースタイマ
10.3
MB95200H/210H/220H Series
表 10.3-1 タイムベースタイマ制御レジスタ (TBTC) の各ビットの機能 (1 / 2)
ビット名
機能
bit7
TBIF:
タイムベースタイマ
割込み要求フラグ
ビット
タイムベースタイマにより選択したインタバール時間が経過すると , "1" に設
定されるフラグです。
このビットとタイムベースタイマ割込み要求許可ビット (TBIE) が "1" のとき ,
割込み要求を出力します。
"0" に設定した場合 : このビットはクリアされます。
"1" に設定した場合 : 意味を持ちません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常
に "1" が読み出されます。
bit6
TBIE:
タイムベースタイマ
割込み要求許可ビッ
ト
割込みコントローラへの割込み要求の出力を許可 / 禁止するビットです。
"0" に設定した場合 : タイムベースタイマの割込み要求を禁止します。
"1" に設定した場合 : タイムベースタイマの割込み要求を許可します。
このビットとタイムベースタイマ割込み要求フラグビット (TBIF) が "1" のと
き , 割込み要求を出力します。
bit5
未定義ビット
このビットは未定義です。
• このビットを読み出すと , その値は常に "0" となります。
• このビットに値を書き込んでも動作に影響はありません。
このビットによりインタバール時間を選択できます。
TBC3 TBC2 TBC1 TBC0
bit4
∼
bit1
TBC3 ∼ TBC0:
インターバル時間選
択ビット
CM26-10123-1
インターバル時間
インターバル時間
( メインクロックが
F CH =4MHz のとき )
( メイン CR クロックが
F CRH =8MHz のとき )
0
1
0
0
29 × 2/FCH
(256 µs)
29 × 1/FCRH
(64 µs)
0
0
0
0
210 × 2/FCH
(512 µs)
210 × 1/FCRH
(128 µs)
0
1
0
1
211 × 2/FCH
(1.024 ms)
211 × 1/FCRH
(256 µs)
0
0
0
1
212 × 2/FCH
(2.048 ms)
212 × 1/FCRH
(512 µs)
0
1
1
0
213 × 2/FCH
(4.096 ms)
213 × 1/FCRH
(1.024 ms)
0
0
1
0
214 × 2/FCH
(8.192 ms)
214 × 1/FCRH
(2.048 ms)
0
1
1
1
215 × 2/FCH
(16.384 ms)
215 × 1/FCRH
(4.096 ms)
0
0
1
1
216 × 2/FCH
(32.768 ms)
216 × 1/FCRH
(8.192 ms)
1
0
0
0
217 × 2/FCH
(65.536 ms)
217 × 1/FCRH
(16.384 ms)
1
0
0
1
218 × 2/FCH
(131.072 ms)
218 × 1/FCRH
(32.768 ms)
1
0
1
0
219 × 2/FCH
(262.144 ms)
219 × 1/FCRH
(65.536 ms)
1
0
1
1
220 × 2/FCH
(524.288 ms)
220 × 1/FCRH
(131.072 ms)
1
1
0
0
221 × 2/FCH
(1.049 s)
221 × 1/FCRH
(262.144 ms)
1
1
0
1
222 × 2/FCH
(2.097 s)
222 × 1/FCRH
(524.288 ms)
1
1
1
0
223 × 2/FCH
(4.194 s)
223 × 1/FCRH
(1.049 s)
1
1
1
1
224 × 2/FCH
(8.389 s)
224 × 1/FCRH
(2.097 s)
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157
第 10 章 タイムベースタイマ
10.3
MB95200H/210H/220H Series
表 10.3-1 タイムベースタイマ制御レジスタ (TBTC) の各ビットの機能 (2 / 2)
ビット名
bit0
158
TCLR:
タイムベースタイマ
初期化ビット
機能
このビットによりタイムベースタイマのカウンタをクリアできます。
"0" に設定した場合 : 無視され , 動作に影響はありません。
"1" に設定した場合 : 全カウンタビットが "1" に初期化されます。
このビットを読み出すと , 常に "0" となります。
＜注意事項＞タイムベースタイマーの出力が , ウォッチドッグタイマーのカ
ウントクロックとして選択されている時には , タイムベースタイ
マーをクリアするために , このビットを使うとソフトウェアウォッ
チタイマもクリアされます。
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CM26-10123-1
第 10 章 タイムベースタイマ
10.4
MB95200H/210H/220H Series
10.4
タイムベースタイマの割込み
タイムベースタイマにより選択したインターバル時間が経過すると , 割込み要求が
発生します ( インターバルタイマ機能 )。
■ インターバル機能動作時の割込み
タイムベースタイマカウンタが内部カウントクロックでカウントダウンし , 選択さ
れたタイムベースタイマカウンタがアンダフローすると , タイムベースタイマの割
込み要求フラグビット (TBTC:TBIF) が "1" に設定されます。そのとき , タイムベー
スタイマの割込み要求許可ビットを許可 (TBTC:TBIE=1) にした場合 , 割込み要求
(IRQ19) が発生し , 割込みコントローラへ送られます。
• TBIE ビットの値に関係なく , 選択されたビットがアンダフローすると TBIF ビット
は , "1" に設定されます。
• TBIF ビットが "1" に設定されているときには , TBIE ビットを禁止から許可 (0 → 1)
にすると , 直ちに割込み要求が発生します。
• カウンタクリア (TBTC:TCLR=1) とタイムベースタイマカウンタのアンダフローが
同時に発生した場合は , TBIF ビットは "1" に設定されません。
• 割込み処理ルーチンでは TBIF ビットに "0" を書き込んで割込み要求をクリアしてく
ださい。
＜注意事項＞
リセット解除後に割込み要求出力を許可(TBTC:TBIE=1)する場合は, 必ずTBIFビッ
トを同時にクリア (TBTC:TBIF=0) してください。
表 10.4-1 タイムベースタイマの割込み
項目
割込みの条件
CM26-10123-1
説明
割込みフラグ
TBTC:TBC3 ∼ TBC0 で設定したインタバール時間が経過した。
TBTC:TBIF
割込み許可
TBTC:TBIE
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159
第 10 章 タイムベースタイマ
10.4
MB95200H/210H/220H Series
■ タイムベースタイマの割込みに関連するレジスタとベクタテーブル
表 10.4-2 タイムベースタイマの割込みに関連するレジスタとベクタテーブル
割込み要因
タイムベース
タイマ
割込み要求
番号
IRQ19
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR4
L19
FFD4H
FFD5H
全周辺機能の割込み要求番号およびベクタテーブルについては「第 8 章 割込み」を
参照してください。
160
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CM26-10123-1
第 10 章 タイムベースタイマ
10.5
MB95200H/210H/220H Series
10.5
タイムベースタイマの動作説明と設定手順例
タイムベースタイマのインターバルタイマ機能の動作について説明します。
■ タイムベースタイマの動作
タイムベースタイマのカウンタは , リセット後 "FFFFFFH" に初期化され , メインク
ロックの 2 分周に同期してカウントを開始します。
タイムベースタイマは , メインクロックが発振している限り , カウントダウンを続
けます。メインクロックが停止すると , カウンタは停止し , "FFFFFFH" に初期化さ
れます。
図 10.5-1 に , インターバルタイマ機能の設定を示します。
図 10.5-1 インターバルタイマ機能の設定
アドレス
000AH
TBTC
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TBIF
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
0
1
0
: 使用ビット
1 : "1"を設定
0 : "0"を設定
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
(TBTC:TCLR) に "1" を設定すると , タイムベースタイマのカウンタは "FFFFFFH" に
初期化され , カウントダウンを継続します。選択されたインターバル時間が経過す
ると , タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求フラグ
ビット (TBTC:TBIF) が "1" になります。つまり , 最後にカウンタがクリアされた時
間を基準にして , 選択されたインターバル時間ごとに割込み要求を発生します。
■ タイムベースタイマのクリア
タイムベースタイマの出力をほかの周辺機能で使用している際にタイムベースタ
イマをクリアすると , カウント時間が変化するなど動作に影響を与えます。
タイムベースタイマ初期化ビット (TBTC:TCLR) を使ってカウンタをクリアする場合
は , このクリアによって予期せぬ影響が及ばないようにその他の周辺機能の設定を
必要に応じて変更してください。
なお , タイムベースタイマの出力がウォッチドッグタイマのカウントクロックとし
て選択されているときにタイムベースタイマがクリアされると , 同時にウォッチ
ドッグタイマもクリアされます。
タイムベースタイマは , タイムベースタイマ初期化ビット (TBTC:TCLR) によってク
リアされるだけでなく , メインクロックが停止し , 発振安定待ち時間のカウントが
必要になったときにもクリアされます。タイムベースタイマは , 以下の状況でクリ
アされます。
• デバイスが , メインクロックモードまたはメイン CR クロックモードからストップ
モードへ遷移したとき
• デバイスが, メインクロックモードまたはメインCRクロックモードからサブクロッ
クモードまたはサブ CR クロックモードへ遷移したとき
• 電源投入時
CM26-10123-1
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161
第 10 章 タイムベースタイマ
10.5
MB95200H/210H/220H Series
• 低電圧検出リセット発生時
■ タイムベースタイマの動作例
図 10.5-2 に次に示す条件下についての動作例を示します。
1)パワーオンリセットが発生した場合
2)デバイスが , メインクロックモードもしくはメイン CR クロックモードにおいて
インタバールタイマ機能の動作中に , スリープモードへ遷移した場合
3)デバイスが , メインクロックモードまたはメイン CR クロックモード中に , ストッ
プモードへ遷移したとき
4)カウンタクリアの要求が発生した場合
デバイスがタイムベースタイマモードに遷移した場合 , スリープモードに遷移した
際と同様の動作が実行されます。
クロックモードがサブクロックモード , サブ CR クロックモード , メインクロック
モードまたはメイン CR クロックモード時のストップモードでは , タイマ動作はクリ
アされ , メインクロックが停止するために , タイマは動作を停止します。
162
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第 10 章 タイムベースタイマ
10.5
MB95200H/210H/220H Series
図 10.5-2 タイムベースタイマの動作
カウント値
(カウントダウン)
FFFFFFH
WATR:MWT3, 2, 1, 0 で
検出するカウント値
TBTC:TBC3 ～ TBC0で
検出するカウント値
インターバル周期
(TBTC:TBC3～TBC0=
0011B)
ストップモードへの
移行によるクリア
000000H
発振安定待ち
時間
発振安定待ち時間
4) カウンタクリア
(TBTC:TCLR = 1)
1) パワーオンリセット
インターバル
設定時のクリア
割込み処理ルーチン
でクリア
TBIFビット
TBIEビット
スリープ
2) SLPビット
(STBCレジスタ)
タイムベースタイマ割込み
(TIRQ)によるスリープ解除
3) STP bit
(STBCレジスタ)
ストップ
外部割込みによるストップモード解除
• タイムベースタイマ制御レジスタのインターバル時間選択ビット (TBTC:TBC3～TBC0) に "0011B"を設定した場合 (216 x 2/FCH)
•
•
•
•
•
•
•
TBTC:TBC3～TBC0 :
TBTC:TCLR
:
TBTC:TBIF
:
TBTC:TBIE
:
STBC:SLP
:
STBC:STP
:
WATR:MWT3～MWT0 :
タイムベースタイマ制御レジスタのインターバル時間選択ビット
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求フラグビット
タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求許可ビット
スタンバイ制御レジスタのスリープビット
スタンバイ制御レジスタのストップビット
発振安定待ち時間設定レジスタのメインクロック発振安定待ち時間選択ビット
■ 設定手順例
タイムベースタイマの設定手順例を以下に示します。
● 初期設定
1 割込み禁止を設定
(TBTC:TBIE = 0)
2 インタバール時間を設定
(TBTC:TBC3 ∼ TBC0)
3 割込み許可を設定
(TBTC:TBIE = 1)
4 カウンタをクリア
(TBTC:TCLR = 1)
● 割込み処理
CM26-10123-1
1 割込み要求フラグをクリア
(TBTC:TBIF = 0)
2 カウンタをクリア
(TBTC:TCLR = 1)
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163
第 10 章 タイムベースタイマ
10.6
10.6
MB95200H/210H/220H Series
タイムベースタイマ使用上の注意
タイムベースタイマの使用に関する注意を示します。
■ タイムベースタイマ使用上の注意
● プログラムで設定する場合
タイムベースタイマ割込み要求フラグビット (TBTC:TBIF) が "1" に設定され , 割込
み要求許可ビットが許可された (TBTC:TBIE=1) 状態では , タイマは , 割込み処理か
ら復帰できません。割込み処理ルーチン内で TBIF ビットのクリアを必ず行ってく
ださい。
● タイムベースタイマのクリアについて
タイムベースタイマは , タイムベースタイマ初期化ビットによるクリア (TBTC:
TCLR=1) 以外に , メインクロックの発振安定待ち時間が必要となる場合にクリアさ
れます。ソフトウェアウォッチドッグタイマ (WDTC:CS2, CS1 = 00B または CS2, CS1
= 01B) のカウントクロックとしてタイムベースタイマが選択されている場合 , タイ
ムベースタイマがクリアされるとソフトウェアウォッチドッグタイマもクリアさ
れます。
● タイムベースタイマからクロックを供給される周辺機能について
メインクロックの原発振が停止するモードでは , カウンタはクリアされ , タイム
ベースタイマは動作を停止します。また , タイムベースタイマの出力をほかの周辺
機能で使用している際にタイムベースタイマのカウンタをクリアすると , 動作周期
が変化するなど , 周辺機能の動作に影響を与えます。
なお , タイムベースタイマのカウンタがクリアされた後 , タイムベースタイマから
出力されたソフトウェアウォッチドッグタイマ用のクロックは , 初期状態となりま
す。ただし , ソフトウェアウォッチドッグタイマが初期状態に戻ると同時に , ソフ
トウェアウォッチドッグタイマのカウンタもクリアされるため , ソフトウェア
ウォッチドッグタイマは通常な周期で動作します。
164
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CM26-10123-1
第 11 章
ハードウェア / ソフトウェア
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
11.1 ウォッチドッグタイマの概要
11.2 ウォッチドッグタイマの構成レジスタ
11.3 ウォッチドッグタイマのレジスタ
11.4 ウォッチドッグタイマの動作説明と設定手順例
11.5 ウォッチドッグタイマ使用上の注意
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FUJITSU MICROELECTRONICS LIMITED
165
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.1
MB95200H/210H/220H
11.1
Series
ウォッチドッグタイマの概要
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。
■ ウォッチドッグタイマ機能
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。ウォッチドッグ
タイマが一度起動すると , 一定時間内で定期的にウォッチドッグタイマのカウンタ
をクリアし続ける必要があります。プログラムが無限ループに陥るなどして , 一定
時間以上クリアされない場合 , ウォッチドッグリセットを発生します。
ウォッチドッグタイマのカウントクロックとして , タイムベースタイマの出力 , 時
計プリスケーラの出力 , またはサブ CR タイマの出力が選択できます。
ウォッチドッグタイマは , フラッシュメモリ上にあるアドレス FFEBH, FFECH の値
にしたがって起動され ,
ウ ォ ッ チ ド ッ グ タ イ マ 選 択 ID レ ジ ス タ WDTH/
WDTL(0FEBH/0FECH) へコピーされます。ソフトウェア実行の場合 ( ソフトウェア
ウォッチドッグ ), ウォッチドッグタイマ機能を開始するためには , ウォッチドッグ
タイマレジスタ (WDTC) を設定しなければなりません。ハードウェア起動の場合 (
ハードウェアウォッチドッグ), リセット後にウォッチドッグタイマは自動的に起動
します。ウォッチドッグタイマは , フラッシュメモリ上にあるアドレス FFEBH,
FFECH の値にしたがって , ストップモードで停止または実行します。この状態が
ウォッチドッグタイマ選択 ID レジスタ WDTH/WDTL(0FEBH/0FECH) へコピーされ
ます。" ウォッチドッグタイマ選択 ID についての詳細は , 「第 22 章 不揮発性レジ
スタ (NVR) の機能」を参照してください。
表 11.1-1 に , ウォッチドッグタイマのインターバル時間を示します。ウォッチドッ
グタイマのカウンタがクリアされない場合 , 最小時間∼最大時間の間にウォッチ
ドッグリセットが発生します。インターバル時間の最小時間内にウォッチドッグタ
イマのカウンタをクリアしてください。
表 11.1-1 ウォッチドッグタイマのインタバール時間
カウントクロックの種類
カウントクロック
切換えビット
CS[1:0], CSP
最短時間
最長時間
タイムベースタイマ出力
( メインクロックが 4MHz のとき )
000B (SWWDT)
524 ms
1.05 s
010B (SWWDT)
262 ms
524 ms
時計プリスケーラ出力
( サブクロックが
32.768kHz のとき )
100B (SWWDT)
500 ms
1.00 s
110B (SWWDT)
250 ms
500 ms
XX1B (SWWDT) または
HWWDT*1
328 ms
2.62 s
サブ CR タイマ
( サブ CR クロックが
50 ∼ 200kHz のとき )
インターバル時間
*1: CS[1:0]=00B, CSP=1( 読み取り専用 )
166
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.2
MB95200H/210H/220H Series
11.2
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ
• リセット制御回路
• ウォッチドッグタイマクリアセレクタ
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 11.2-1 ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ(WDTC)
CS1 CS0 CSP HWWDT WTE3 WTE2 WTE1 WTE0
ウォッチドッグタイマ
220×2/FCH，219×2/FCH
(タイムベースタイマ出力)
213×2/FCL，212×2/FCL
(時計プリスケーラ出力)
カウントクロック
セレクタ
215×2/FCRL
(サブCRタイマ)
クリア 起動
リセット
制御回路
ウォッチドッグ
タイマカウンタ
タイムベースタイマ
からのクリア信号
時計プリスケーラ
からのクリア信号
ウォッチドッグ
タイマ
クリアセレクタ
スリープモード開始
ストップモード開始
タイムベースタイマ/時計モード開始
ストップモードで停止中または動作中
リセット
信号
オーバフロー
カウンタクリア
制御回路
FCH:メインクロック
FCL:サブクロック
FCRL:サブCRクロック
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167
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.2
MB95200H/210H/220H
Series
● カウントクロックセレクタ
このセレクタは , ウォッチドッグタイマカウンタのカウントクロックを選択しま
す。
● ウォッチドッグタイマカウンタ
このカウンタは , タイムベースタイマの出力 , 時計プリスケーラの出力またはサブ
CR タイマの出力をカウントクロックとする 1 ビットのカウンタです。
● リセット制御回路
この回路は , ウォッチドッグタイマカウンタのオーバフローによってリセット信号
を発生させます。
● ウォッチドッグタイマクリアセレクタ
ウォッチドッグタイマクリア信号を選択します。
● カウンタクリア制御回路
ウォッチドッグタイマカウンタのクリアと動作停止を制御する回路です。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマカウンタの起動とクリア , およびカウントクロックの選択を
設定するレジスタです。
■ 入力クロック
ウォッチドッグタイマは , タイムベースタイマの出力 , 時計プリスケーラからの出
力 , またはサブ CR タイマからの出力クロックを入力クロック ( カウントクロック )
として使用します。
168
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CM26-10123-1
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.3
MB95200H/210H/220H Series
11.3
ウォッチドッグタイマのレジスタ
図 11.3-1 に , ウォッチドッグタイマのレジスタを示します。
■ ウォッチドッグタイマのレジスタ
図 11.3-1 ウォッチドッグタイマのレジスタ
ウォッチドッグタイマ制御レジスタ (WDTC)
bit7
bit6
bit5
bit4
アドレス
000CH
CS1
CS0
CSP HWWDT
R/W
R/W
R/W
R0,WX
ソフトウェア
ハードウェア R0/WX R0/WX R1/WX R1,WX
R/W:
R0/WX:
R1/WX:
R0,W:
-:
bit3
WTE3
R0/W
R0/W
bit2
WTE2
R0/W
R0/W
bit1
WTE1
R0/W
R0/W
bit0
WTE0
R0/W
R0/W
初期値
00000000B
00110000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
未定義ビット ( 読出し値は "1"。このビットに値を書き込んでも動作に影響はありません。)
ライトオンリ ( 書込み可能。読出値は "0" となります。)
未定義
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169
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.3
MB95200H/210H/220H
11.3.1
Series
ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマ制御レジスタ (WDTC) は , ウォッチドッグタイマの起動とク
リアを行うレジスタです。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 11.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス bit7
bit6
000CH CS1
CS0
R/W
ソフトウェア R/W
ハードウェア R0/WX R0/WX
bit5
CSP
R/W
R1/WX
bit4
HWWDT
R0,WX
R1,WX
bit3
bit2
bit1
bit0
WTE3 WTE2 WTE1 WTE0
R0/W R0/W
R0/W R0/W
R0/W R0/W
R0/W R0/W
WTE3 WTE2 WTE1 WTE0
0
1
0
上記以外
1
初期値
00000000B
00110000B
ウォッチドッグ制御ビット
• ウォッチドッグタイマを起動
(リセット後1回目の書込みのとき)
• ウォッチドッグタイマをクリア
ソフトウエア：リセット後2回目以降の書込みのとき
ハードウエア：リセット後1回目以降の書込みのとき
動作に影響しません
ハードウェアウォッチドッグタイマ起動ビット
HWWDT
1
ハードウェアウォッチドッグタイマ起動
0
ハードウェアウォッチドッグタイマ停止
(ソフトウェアウォッチドッグタイマを起動可能)
CS1
0
0
1
1
CS0
0
1
0
1
CSP
0
0
0
0
X
X
1
カウントクロック切換えビット
タイムベースタイマの出力周期 (221/FCH)
タイムベースタイマの出力周期 (220/FCH)
時計プリスケーラの出力周期 (214/FCL)
時計プリスケーラの出力周期 (213/FCL)
サブCRタイマの出力周期 (216/FCRL)
R/W : リード/ライト可能(読出し値は書込み値と同じとなります。)
R0,W : ライトオンリ(書込み可能。 読出し時の値は"0"となります。)
R0/WX : 未定義ビット(読出し値は"0"。このビットに値を書き込んでも動作に影響はありません。)
R1/WX : 未定義ビット(読出し値は"1"。このビットに値を書き込んでも動作に影響はありません。)
: 未定義
: ソフトウエアウォッチドッグタイマを使用する場合の初期値
FCH
: メインクロック
FCL
: サブクロック
FCRL
: サブCRクロック
170
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CM26-10123-1
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.3
MB95200H/210H/220H Series
表 11.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の各ビットの機能
bit7, bit6
ビット名
CS1, CS0:
カウントクロック切
換えビット
機能
ウォッチドッグタイマのカウントクロックを選択するビットです。
CS1
CS0
CSP
カウントクロック切換えビット
0
0
0
タイムベースタイマの出力周期 (221/FCH)
0
1
0
タイムベースタイマの出力周期 (220/FCH)
1
0
0
時計プリスケーラの出力周期 (214/FCL)
1
1
0
時計プリスケーラの出力周期 (213/FCL)
X
X
1
サブ CR タイマの出力周期 (216/FCRL)
bit5
CSP:
カウントクロック選
択サブ CR セレクタ
のビット
bit4
ハードウェアウォッチドッグタイマの開始・停止を確認するために使用され
HWWDT:
るリードオンリのビットです。
ハードウェアウォッ "1": ハードウェア・ウォッチドッグタイマは起動されています。
チドッグ起動ビット "0": ハードウェアウォッチドッグタイマは停止されています ( ソフトウェア
ウォッチドッグタイマは起動できます )。
bit3 ∼
bit0
ウォッチドッグタイマを制御するビットです。
WTE3, WTE2, WTE1, "0101B" に設定した場合 : ウォッチドッグタイマを起動 ( リセット後の 1 回目
WTE0:
の書込み ) またはクリア ( リセット後の 2 回目の書
ウォッチドッグ制御
込み ) します。
ビット
"0101B" 以外に設定した場合 : 動作に影響はありません。
• これらのビットを読み出すと , その値は常に "0000B" になります。
• ウォッチドッグ制御ビットによってウォッチドッグタイマを起動すると同
時に , これらのビットに書込んでください。
• ウォッチドッグタイマを起動後には変更できません。
＜注意事項＞サブクロックモードでタイムベースタイマが停止するため , 時
計プリスケーラの出力を常に選択してください。なお , 1 系統ク
ロック品では , 時計プリスケーラの出力は選択しないでくださ
い。
リードモディファイライト (RMW) 系命令は使用できません。
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
171
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.4
MB95200H/210H/220H
11.4
Series
ウォッチドッグタイマの動作説明と設定手順例
ウォッチドッグタイマは , ウォッチドッグタイマカウンタのオーバフローによって
ウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの動作
● ウォッチドッグタイマの起動方法
ソフトウェアウォッチドッグの場合
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ∼
WTE0) に , リセット後 , 1 回目の "0101B" を書き込むとウォッチドッグタイマは起動
します。このとき , ウォッチドッグタイマ制御レジスタのカウントクロック切換え
ビット (WDTC:CS1, CS0, CSP) を同時に指定します。
• ウォッチドッグタイマを一度起動すると , リセット以外にその動作を止める方法は
ありません。
ハードウェアウォッチドッグの場合
• フラッシュメモリ上にあるアドレス FFEBH および FFECH へ "A597 H "( スタンバイ
モード以外でハードウェアウォッチドッグタイムが有効になる ) もしくは "A596 H"
および "A597 H" 以外の値 ( すべてのモードでハードウェアウォッチドッグタイムが
有効になる ) を書込みます。この書込みは , ウォッチドッグタイマ選択 ID レジスタ
WDTH/WDTL(0FEBH /0FEC H ) へコピーされます。ウォッチドッグタイマ選択 ID に
ついての詳細は , 第 22 章の「非揮発性レジスタ (NVR) 機能」を参照してください。
• リセット後に動作を開始します。
• CS1, CS0, および CSP は , "001 B" で固定されたリードオンリビットです。
• リセットによりタイマはクリアされ , リセットが解除された後に動作は再開します。
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマのカウンタがインターバル時間内にクリアされない場合 , カ
ウンタはオーバフローし , ウォッチドッグリセットが発生します。
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ∼
WTE0) に , "0101B" を書き込むと , ハードウェアウォッチドッグタイマのカウンタは
クリアされます。ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット
(WDTC:WTE3 ∼ WTE0) への , 2 回目以降の , "0101B" の書込みによって , ソフトウェ
アウォッチドッグタイマのカウンタはクリアされます。
• ウォッチドッグタイマは, カウントクロックとして選択しているタイマ(タイムベー
スタイマ , 時計プリスケーラまたはサブ CR タイマ ) がクリアされると同時にクリア
されます。
● スタンバイモード時の動作
ウォッチドッグタイマは, 選択されたクロックモードに関係なく, スタンバイモー
ド ( スリープ / ストップ / タイムベースタイマ / 時計 ) に入ると , ウォッチドッグタ
イマカウンタをクリアして , 動作を停止します。ただし , スタンバイモードで実行
中のハードウェアウォッチドッグタイマにおけるハードウェアの起動を選択する場
172
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.4
MB95200H/210H/220H Series
合を除きます。
スタンバイモードを解除すると , タイマは動作を再開しますが , スタンバイモード
で実行中のハードウェアウォッチドッグタイマでハードウェアの起動を選択して
いる場合は再開しません。
＜注意事項＞
ウォッチドッグタイマは , カウントクロックとして選択されているタイマ ( タイムベース
タイマまたは時計プリスケーラ ) と同時にクリアされます。このため , ウォッチドッグタ
イマのカウントクロックとして選択されたタイマを , 選択されたインターバル時間内で繰
り返しクリアするようなソフトウェアにプログラムされると , ウォッチドッグタイマとし
て機能しなくなります。
● インターバル時間
インタバール時間は , ウォッチドッグタイマをクリアするタイミングによって変化
します。図 11.4-1 に , タイムベースタイマ出力 221 /FCH (FCH: メインクロック ) がカ
ウントクロックとして選択された場合 ( メインクロック = 4MHz) の , ウォッチドッ
グタイマのクリアのタイミングとインタバール時間との関係を示します。
図 11.4-1 ウォッチドッグタイマのクリアのタイミングとインターバル時間
最小時間
524ms
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オ―バフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
最大時間
1.05s
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オーバフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
● サブクロックモード時の動作
サブクロックモードでウォッチドッグリセットが発生した場合 , タイマは発振安定
待ち時間の経過後にメインクロックモードで動作を開始します。この発振安定待ち
時間中リセット信号が出力されます。
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173
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.4
MB95200H/210H/220H
Series
■ 設定手順例
以下に , ソフトウェアウォッチドッグタイマの設定手順を示します。
1) カウントクロックを選択
(WDTC:CS1, CS0, CSP)
2) ウォッチドッグタイマの起動
(WDTC:WTE3 ∼ WTE0 = 0101B)
3) ウォッチドッグタイマのクリア (WDTC:WTE3 ∼ WTE0 = 0101B)
以下に , ハードウェアウォッチドッグタイマの設定手順を示します。
1) フラッシュメモリ上にあるアドレス FFEBH および FFEC H へ "A597 H" ( スタンバイ
モード以外でハードウェアウォッチドッグタイムが有効になる ) もしくは "A596 H "
および "A597 H" 以外の値 ( すべてのモードでハードウェアウォッチドッグタイムが
有効になる ) を書き込みます。この書込みは , ウォッチドッグタイマ選択 ID レジス
タ WDTH/WDTL (0FEBH /0FEC H ) へコピーされます。ウォッチドッグタイマ選択
ID についての詳細は , 「第 22 章 不揮発性レジスタ (NVR) の機能」を参照してくだ
さい。
2) ウォッチドッグタイマのクリア (WDTC:WTE3 ∼ WTE0 = 0101B)
174
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.5
MB95200H/210H/220H Series
11.5
ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマの使用に関する注意を示します。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
ソフトウェアウォッチドッグの場合
ウォッチドッグタイマは , 一度起動すると , リセットが発生するまで停止できませ
ん。
● カウントクロックの選択について
ソフトウェアウォッチドッグの場合
カウントクロック切換えビット (WDTC:CS1, CS0, CSP) は , ウォッチドッグタイマ
起動後に , ウォッチドッグ制御ビット (WDTC:WTE3 ∼ WTE0) を "0101B" にしたと
きのみ書換え可能です。カウントクロック切換えビットは , ビット操作命令では設
定はできません。また , 一度タイマが起動すると , ビット設定を変更することがで
きません。
サブクロックモードでは , メインクロックの発振が停止するため , タイムベースタ
イマは動作しません。
ウォッチドッグタイマをサブクロックモードで動作させるためには , あらかじめカ
ウントクロックに時計プリスケーラを選択し "WDTC:CS1, CS0, CSP" を "100B" また
は "110B" または "XX1B" に設定する必要があります。
● ウォッチドッグタイマのクリアについて
ウォッチドッグタイマのカウントクロックに使用しているカウンタ ( タイムベース
タイマ , 時計プリスケーラまたはサブ CR タイマ ) をクリアすると , 同時にウォッチ
ドッグタイマのカウンタもクリアされます。
ウォッチドッグタイマがスリープモード , ストップモード , または時計モードに遷
移すると , ウォッチドッグタイマのカウンタはクリアされます。ただし , スタンバ
イモードで実行中に , ハードウェアウォッチドッグタイマでハードウェアの起動を
選択する場合を除きます。
● プログラム作成上の注意
メインループの中で , 繰り返しウォッチドッグタイマをクリアするようなプログラ
ムを作成する場合 , 割込み処理時間を含むメインループの処理時間が , ウォッチ
ドッグタイマインターバル時間の最小時間以下となるように設定してください。
● ハードウェアウォッチドッグ ( スタンバイモードで実行するタイマ )
ハードウェアウォッチドッグタイマは , ストップモード , スリープモード , タイム
ベースタイマモード , または時計モードでは停止しません。したがって , 内部クロッ
クが停止しても , ウォッチドッグタイマは , CPU によってクリアされることはあり
ません ( スリープモード , ストップモード , 時計モード , またはタイムベースタイマ
モード )。
定期的にデバイスをスタンバイモードから解除し , ウォッチドッグタイマをクリア
します。ただし , 発振安定待ち時間設定レジスタの設定に応じて , ウォッチドッグ
CM26-10123-1
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175
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.5
MB95200H/210H/220H
Series
リセットは , CPU がサブクロックモードまたはサブ CR クロックモード中のストッ
プモードから復帰した後に発生することがあります。
サブクロックを選択する際にはサブクロックの安定待ち時間の設定にも留意して
ください。
176
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CM26-10123-1
第 12 章
時計プリスケーラ
時計プリスケーラの機能と動作について説明します。
12.1 時計プリスケーラの概要
12.2 時計プリスケーラの構成
12.3 時計プリスケーラのレジスタ
12.4 時計プリスケーラの割込み
12.5 時計プリスケーラの動作説明と設定手順例
12.6 時計プリスケーラ使用上の注意
12.7 時計プリスケーラのサンプルプログラム
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
177
第 12 章 時計プリスケーラ
12.1
12.1
MB95200H/210H/220H Series
時計プリスケーラの概要
時計プリスケーラは , サブクロックまたはサブ CR クロックの 2 分周に同期してカ
ウントダウンする 16 ビットのフリーランカウンタです。このプリスケーラには , 一
定のインターバル時間で繰り返し割込み要求を発生させるインターバルタイマ機能
があります。
■ インターバルタイマ機能
インターバルタイマ機能とは , サブクロックの 2 分周をカウントクロックとして ,
一定の時間間隔で繰り返し割込み要求を発生させる機能です。
• 時計プリスケーラのカウンタがカウントダウンを行い , 選択したインターバル時間
が経過するごとに割込み要求を発生します。
• インターバル時間は , 次の 8 種類の中から選択できます。
表 12.1-1 に , 時計プリスケーラのインターバル時間を示します。
表 12.1-1 時計プリスケーラのインターバル時間
インターバル時間
( サブ CR クロック )
(2n × 2/FCRL*1)
インターバル時間
( サブクロック )
(2n × 2/FCL*2)
n=10
20.48 [ms]
62.5 [ms]
n=11
40.96 [ms]
125 [ms]
n=12
81.92 [ms]
250 [ms]
n=13
163.84 [ms]
500 [ms]
n=14
327.68 [ms]
1 [s]
n=15
655.36 [ms]
2 [s]
n=16
1.311 [s]
4 [s]
n=17
2.621 [s]
8 [s]
*1: FCRL=100 [kHz] の場合 , 2/FCRL=20 [µs]
*2: FCL=32.768 [kHz] の場合 , 2/FCL=61.035 [µs]
＜注意事項＞
サブ CR の周波数の精度については , MB95200H/210H シリーズおよび MB95220H シリー
ズのデータシートを参照してください。
178
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CM26-10123-1
第 12 章 時計プリスケーラ
12.2
MB95200H/210H/220H Series
12.2
時計プリスケーラの構成
時計プリスケーラは , 以下のブロックから構成されています。
• 時計プリスケーラカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計プリスケーラ制御レジスタ (WPCR)
■ 時計プリスケーラのブロックダイヤグラム
図 12.2-1 時計プリスケーラのブロックダイヤグラム
ソフトウエアウォッチドッグタイマ
時計プリスケーラカウンタ(カウンタ)
FCL の2分周
FCRL の2分周
X
21
X
22
X
23
X
24
X
25
X
26
X
27
X
28
X
29
X
210
X
211
X
212
X
213
X
214
X
215
X
216
カウンタクリア
SYCC2:RCM1,0
SYCC:SRDY,
STBC:SCRDY
ウォッチドッグタイマクリア
リセット,サブクロック発振の停止
またはサブCRクロック発振の停止
カウンタクリア
回路
インターバルタイマ
セレクタ
時計プリスケーラ割込み
（時計カウンタのセレクタへ）
WTC2
WTIF WTIE
時計プリスケーラ制御レジスタ (WPCR)
WTC1
WTC0
WCLR
FCL : サブクロック
FCRL : サブCRクロック
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179
第 12 章 時計プリスケーラ
12.2
MB95200H/210H/220H Series
● 時計プリスケーラカウンタ ( カウンタ )
サブクロックまたはサブ CR クロックの 2 分周をカウントクロックとする 16 ビット
のダウンカウンタです。
● カウンタクリア回路
時計プリスケーラのクリアを制御する回路です。
● インターバルタイマセレクタ
時計プリスケーラカウンタ中にある 16 ビットの内の 8 ビットから , インターバルタ
イマ用の 1 ビットを選択する回路です。
● 時計プリスケーラ制御レジスタ (WPCR)
インターバル時間の選択 , カウンタのクリア , 割込み制御および状態の確認を行う
レジスタです。
■ 入力クロック
時計プリスケーラは , サブクロックまたはサブ CR クロックを 2 分周したクロック
を入力クロック ( カウントクロック ) として使用します。
■ 出力クロック
時計プリスケーラは , ソフトウェアウォッチドッグタイマおよび時計カウンタのタ
イマに , クロックを供給します。
180
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第 12 章 時計プリスケーラ
12.3
MB95200H/210H/220H Series
12.3
時計プリスケーラのレジスタ
図 12.3-1 に , 時計プリスケーラのレジスタを示します。
■ 時計プリスケーラのレジスタ
図 12.3-1 時計プリスケーラのレジスタ
時計プリスケーラ制御レジスタ (WPCR)
bit7
bit6
bit5
アドレス
000BH
WTIF
WTIE
R(RM1),W
R/W
R0/WX
bit4
R0/WX
bit3
WTC2
R/W
bit2
WTC1
R/W
bit1
WTC0
R/W
bit0
WCLR
R0,W
初期値
00000000B
R(RM1),W: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
R/W:
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R0/WX:
未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
R0, W:
ライトオンリ ( 書込み可能。読出し時の値は "0" となります。)
-:
未定義
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181
第 12 章 時計プリスケーラ
12.3
12.3.1
MB95200H/210H/220H Series
時計プリスケーラ制御レジスタ (WPCR)
時計プリスケーラ制御レジスタ (WPCR) は , インターバル時間の選択 , カウンタの
クリア , 割込み制御および時計プリスケーラの状態確認を行うレジスタです。
■ 時計プリスケーラ制御レジスタ (WPCR)
図 12.3-2 時計プリスケーラ制御レジスタ (WPCR)
アドレス bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
WTC2 WTC1 WTC0 WCLR
000BH WTIF WTIE
R/W
R/W
R0,W
R(RM1),W R/W R0/WX R0/WX R/X
WCLR
0
1
時計タイマ初期化ビット
読出し時
書込み時
常に"0"が読み出されま 変化しません
動作に影響しません
す
時計プリスケーラのカウン
タをクリアします
WTC2 WTC1 WTC0
1
0
初期値
00000000B
0
0
インターバル時間
インターバル時間
(サブクロック FCL=32.768 kHz) (サブCRクロック FCRL=100 kHz)
0
210 × 2/FCL (62.5ms)
210 × 2/FCRL (20.48 ms)
0
211
× 2/FCL (125 ms)
211 × 2/FCRL (40.96 ms)
× 2/FCL (250 ms)
212 × 2/FCRL (81.92 ms)
0
0
1
212
0
1
0
213 × 2/FCL (500 ms)
213 × 2/FCRL (163.84 ms)
0
1
1
214 × 2/FCL (1 s)
214 × 2/FCRL (327.68 ms)
1
215
× 2/FCL (2 s)
215 × 2/FCRL (655.36 ms)
0
1
216
× 2/FCL (4 s)
216 × 2/FCRL (1.311 s)
217
× 2/FCL (8 s)
217 × 2/FCRL (2.621 s)
1
1
1
0
1
1
WTIE
割込み要求許可ビット
0
割込み要求出力を禁止します
1
割込み要求出力を許可します
WTIF
0
1
時計割込み要求フラグビット
読出し時
書込み時
インターバル時間の
ビットをクリアします
未経過
インターバル時間が
変化しません
経過しました
動作に影響しません
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。
リードモディファイライト(RMW)系命令では,"1"が読み出されます。)
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
: 未定義ビット(読出し値は"0"。このビットに値を書き込んでも動作に影響はありません。)
R0/WX
: ライトオンリ(書込み可能。読出し時の値は"0"となります。)
R0,W
: 未定義
: 初期値
182
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第 12 章 時計プリスケーラ
12.3
MB95200H/210H/220H Series
表 12.3-1 時計プリスケーラ制御レジスタ (WPCR) の各ビットの機能
ビット名
bit7
bit6
bit5, bit4
機能
WTIF:
時計割込み要求フラ
グビット
時計プリスケーラにより選択したインターバル時間が経過すると , このビット
は "1" になります。
• このビットとタイムベースタイマ割込み要求許可ビット (WTIE) が "1" に設
定されたとき , 割込み要求が発生します。
"0" に設定した場合 : このビットは "0" になります。
"1" に設定した場合 : 無視され , 動作に影響しません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,
常に "1" が読み出されます。
WTIE:
割込み要求許可ビッ
ト
このビットは割込みコントローラへの割込み要求出力を許可または禁止しま
す。
"0" に設定した場合 : 時計プリスケーラの割込み要求出力を禁止します。
"1" に設定した場合 : 時計プリスケーラの割込み要求出力を許可します。
このビットと時計割込み要求フラグビット (WTIE) が "1" に設定されたとき ,
割込み要求が出力されます。
未定義ビット
未定義ビットです。
• このビットを読み出すと , 常に "0" となります。
• このビットに値を書き込んでも動作に影響はありません。
これらのビットはインタバール時間を選択します。
bit3 ∼
bit1
WTC2 ∼ WTC0
時計割込みインター
バル時間選択ビット
インターバル時間
( サブクロック
FCL=32.768kHz の場合 )
1
0
210 × 2/FCL (62.5 ms)
210 × 2/FCRL (20.48 ms)
WCLR:
時計タイマ初期化
ビット
CM26-10123-1
0
0
0
0
211
× 2/FCL (125. ms)
211 × 2/FCRL (40.96 ms)
0
0
1
212 × 2/FCL (250. ms)
212 × 2/FCRL (81.92 ms)
213 × 2/FCRL (163.84 ms)
0
1
0
213
0
1
1
214 × 2/FCL (1 s)
214 × 2/FCRL (327.68 ms)
215 × 2/FCRL (655.36 ms)
× 2/FCL (500. ms)
1
0
1
215
1
1
0
216 × 2/FCL (4 s)
216 × 2/FCRL (1.311 s)
1
217
217 × 2/FCRL (2.621 s)
1
bit0
インターバル時間
( サブ CR クロック
FCRL=100kHz の場合 )
WTC2 WTC1 WTC0
1
× 2/FCL (2 s)
× 2/FCL (8 s)
このビットは時計プリスケーラのカウンタをクリアします。
"0" に設定した場合 : 無視され , 動作に影響しません。
"1" に設定した場合 : 全カウンタのビットが "1" に初期化されます。
このビットを読み出すと , 常に "0" となります。
＜注意事項＞時計プリスケーラの出力がソフトウェアウォッチドッグタイマ
のカウントクロックとして選択されているときには , このビット
で時計プリスケーラがクリアされるとソフトウェアウォッチドッ
グタイマもクリアされます。
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183
第 12 章 時計プリスケーラ
12.4
12.4
MB95200H/210H/220H Series
時計プリスケーラの割込み
時計プリスケーラで選択されたインターバル時間が経過すると , 割込み要求が発生
します ( インターバルタイマ機能 )。
■ インターバルタイマ機能動作時の割込み ( 時計割込み )
サブクロックモード使用時のストップモード以外のモードでは , 時計プリスケーラ
用カウンタがサブクロック原発振でカウントアップし , 設定したインターバルタイ
マ時間が経過すると , 時計割込み要求フラグビットが "1" に設定 (WPCR:WTIF=1) さ
れます。そのとき , 割込み要求許可ビットが許可 (ADC2:ADIE=1) されている場合 ,
時計プリスケーラから割込みコントローラへ割込み要求 (IRQ20) が出力されます。
• WTIF ビットは , WTIE ビットの値に関係なく , 時計割込みインターバル時間選択
ビットで設定した時間になると "1" に設定されます。
• WTIF ビットが "1" に設定された場合 , WTIE ビットを禁止状態から許可状態
(WPCR:WTIE=0 → 1) に変化させると , 直ちに割込み要求が発生します。
• 選択されたビットがオーバフローすると同時にカウンタがクリア (WPCR:WCLR=1)
した場合は , WTIF ビットは "1" に設定されません。
• 割込み処理ルーチンで WTIF ビットに "0" を書き込み , 割込み要求を "0" にクリア
してください。
＜注意事項＞
リセット解除後に , 割込み要求出力を許可 (WPCR:WTIE=1) する場合は , 必ず同時に WTIF
ビットをクリアしてください (WPCR:WTIE=0)。
■ 時計プリスケーラの割込み
表 12.4-1 時計プリスケーラの割込み
項目
割込みの条件
説明
割込みフラグ
WPCR: WTC2 ∼ WTC0 で設定したインタバール時間が経過した。
WPCR:WTIF
割込み許可
WPCR:WTIE
■ 時計プリスケーラの割込みに関連するレジスタとベクタテーブル
表 12.4-2 時計プリスケーラの割込みに関連するレジスタとベクタテーブルのアドレス
割込み
要因
割込み
要求番号
時計プリス
ケーラ *
IRQ20
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR5
L20
FFD2H
FFD3H
*: 時計プリスケーラは , 時計カウンタと割込み要求番号 / ベクタテーブルが兼用です。
全周辺機能の割込み要求番号およびベクタテーブルについては , 「第 8 章 割込み」
を参照してください。
184
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MB95200H/210H/220H Series
12.5
第 12 章 時計プリスケーラ
12.5
時計プリスケーラの動作説明と設定手順例
時計プリスケーラは , インターバルタイマ機能として動作します。
■ インターバルタイマ機能の動作 ( 時計プリスケーラ )
時計プリスケーラカウンタは , サブクロックが発振している間 , サブクロックの 2
分周をカウントクロックとしてカウントダウンを続けます。
カウントがクリア (WPCR:WCLR = 1) されると , カウンタは "FFFFH" からカウント
ダウンを開始し , "0000H" に達すると , "FFFFH" に戻ってカウントを継続します。カ
ウントダウン中に , 割込みインターバル時間選択ビットで設定した時間になると ,
サブクロックモードが使われているストップモード以外の場合 , 時計割込み要求フ
ラグビット (WPCR:WTIF) が "1" に設定されます。すなわち , カウンタが最後にクリ
アされた時間を基準にして , 選択されたインターバル時間ごとに時計割込み要求が
発生します。
■ 時計プリスケーラのクリア
時計プリスケーラをクリアすると , 時計プリスケーラの出力を使用している他の周
辺機能は , カウント時間が変化するなど動作に影響を受けます。
時計プリスケーラ初期化ビット(WPCR:WCLR)によってカウンタをクリアする場合
は,
カウンタのクリアにより予期せぬ影響を及ぶことがないようにその他の周辺機能
の設定を必要に応じて変更してください。
なお , 時計プリスケーラの出力をカウントクロックとして選択しているとき , 時計
プリスケーラがクリアされると , ウォッチドッグタイマもクリアされます。
時計プリスケーラは , 時計プリスケーラ初期化ビット (WPCR:WCLR) によるクリア
に加え , サブクロックが停止し , 発振安定待ち時間のカウントが必要になるとクリ
アされます。時計プリスケーラは , 以下の状況でクリアされます。
• デバイスが , サブクロックモードまたはサブ CR クロックモードからストップモー
ドへ移行したとき
• メインクロックモード , またはメイン CR クロックモードにおいて , システムクロッ
ク制御レジスタ 2 のサブクロック発振許可ビット (SYCC2:SOSCE または SCRE) を
"0" に設定したとき
また , リセットが発生した場合 , 時計プリスケーラのカウンタはクリアされ , 動作を
停止します。
■ 時計プリスケーラの動作例
図 12.5-1 に , 下記の条件下においての動作例を示します。
1) パワーオンリセットが発生した場合
2) デバイスが , サブクロックモードもしくはサブ CR クロックモードにおいてイン
ターバルタイマ機能の動作中に , スリープモードへ移行した場合
3) デバイスが , サブクロックモードもしくはサブ CR クロックモードにおいてイン
ターバルタイマ機能の動作中に , ストップモードへ移行した場合
4) カウンタクリアの要求が発生した場合
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185
第 12 章 時計プリスケーラ
12.5
MB95200H/210H/220H Series
時計モードへの移行は , スリープモードへの移行と同じ動作で行います。
図 12.5-1 時計プリスケーラの動作例
カウンタ値
(カウントダウン)
FFFFH
WATR:SWT3,SWT2,SWT1,
SWT0で検出するカウント値
WPCR:WTC2～WTC0で
検出するカウント値
インターバル周期
(WPCR:WTC2～WTC0=11B)
0000H
サブクロック
発振安定待ち時間
ストップモードへの
移行によるクリア
4)カウンタクリア
(WPCR:WCLR=1)
サブクロック
発振安定待ち時間
1)パワーオンリセット
インターバル
設定時のクリア
割込み処理ルーチンでクリア
WTIFビット
WTIEビット
スリープ
2)SLPビット
(STBCレジスタ)
ストップ
時計割込み(WIRQ)による
スリープ解除
3)STPビット
(STBCレジスタ)
外部割込みによるストップ解除
・時計プリスケーラ制御レジスタのインターバル時間選択ビット(WPCR:WTC2～WTC0)に"11B"を設定した場合(214×2/FCL)
・WPCR:WTC2～WTC0
・WPCR:WCLR
・WPCR:WTIF
・WPCR:WTIE
・STBC:SLP
・STBC:STP
・WATR:SWT3～SWT0
:時計プリスケーラ制御レジスタのインターバル時間選択ビット
:時計プリスケーラ制御レジスタの時計タイマ初期化ビット
:時計プリスケーラ制御レジスタの時計割込み要求フラグビット
:時計プリスケーラ制御レジスタの時計割込み要求許可ビット
:スタンバイ制御レジスタのスリープビット
:スタンバイ制御レジスタのストップビット
:発振安定待ち時間設定レジスタのサブクロック発振安定待ち時間選択ビット
■ 設定手順例
以下に , 時計プリスケーラの設定手順例を示します。
● 初期設定
1) 割込みレベルの設定 (ILR5)
2) インターバル時間の設定 (WPCR:WTC2 ∼ WTC0)
3) 割込み許可の設定 (WPCR:WTIE = 1)
4) カウンタをクリア (WPCR:WCLR = 1)
● 割込み処理
1) 割込み要求フラグをクリア (WPCR:WTIF = 0)
2) 割込みの処理
186
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12.6
第 12 章 時計プリスケーラ
12.6
時計プリスケーラ使用上の注意
時計プリスケーラの使用に関する注意点を示します。
■ 時計プリスケーラ使用上の注意
● プログラムでプリスケーラを設定する場合
時計割込み要求フラグビット (WPCR:WTIF) が "1" に設定され , 割込み要求が許可
ビット (WPCR:WTIE=1) が許可されている場合には , 時計プリスケーラは割込み処
理から復帰できません。必ず割込みルーチン内で WTIF ビットをクリアしてくださ
い。
● 時計プリスケーラのクリアについて
ソフトウェアウォッチドッグタイマのカウントクロックとして時計プリスケーラ
を選択 (WDTC:CS1, CS0, CSP=100B または 110B) した場合 , 時計プリスケーラをク
リアするとソフトウェアウォッチドッグタイマもクリアされます。
● 時計割込みについて
メインクロックストップモードでは , 時計プリスケーラはカウント動作を行います
が , SYCC2:SOSCE, SYCC2:SCRE を "1" にすることでサブクロック , サブ CR クロッ
クを動作させることが可能であり , サブクロック , サブ CR クロックの発振安定待ち
の完了後時計プリスケーラは動作します。また , 時計プリスケーラの割込み (IRQ20)
も発生します。
● 時計プリスケーラからクロックを供給される周辺機能について
時計プリスケーラをクリアすると , 時計プリスケーラの出力を使用している他の周
辺機能は , カウント時間が変化するなど動作に影響を受けます。
なお , 時計プリスケーラのカウンタがクリアされた後 , 時計プリスケーラから出力
されたソフトウェアウォッチドッグタイマ用のクロックは , 初期状態となります。
ソフトウェアウォッチドッグタイマのクロックが初期状態に戻ると同時に , ソフト
ウェアウォッチドッグタイマのカウンタが同時にクリアされるため , ソフトウェア
ウォッチドッグタイマは正常な周期で動作します。
CM26-10123-1
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187
第 12 章 時計プリスケーラ
12.7
12.7
MB95200H/210H/220H Series
時計プリスケーラのサンプルプログラム
富士通マイクロエレクトロニクスは , 時計プリスケーラを動作させるためのサンプ
ルプログラムをご提供します。
■ 時計プリスケーラのサンプルプログラム
時計プリスケーラのサンプルプログラムに関する情報は ,「はじめに」の「サンプ
ルプログラム」をご覧ください。
■ サンプルプログラム例以外の設定方法
● 時計プリスケーラを初期化する方法
時計タイマ初期化ビット (WPCR:WCLR) で行います。
制御内容
時計タイマ初期化ビット (WCLR)
時計プリスケーラを初期化するには
"1" に設定する
● インターバル時間の選択方法
時計割込みインターバル時間選択ビット (WPCR:WTC2 ∼ WTC0) でインタバール時
間を選択します。
● 割込み関連レジスタ
下表の割込みレベルレジスタを使って , 割込みレベルを選択します。
割込み要因
割込みレベル設定レジスタ
時計プリスケーラ
割込みベクタ
#20
アドレス : 0FFD2H
割込みレベルレジスタ (ILR5)
アドレス : 0007EH
● 割込みを許可 / 禁止 / クリアする方法
割込みを許可するには , 割込み要求許可ビット (WPCR:WTIE) にて行います。
制御内容
割込み要求許可ビット (WTIE)
割込み要求を禁止するには
"0" に設定する
割込み要求を許可するには
"1" に設定する
割込み要求をクリアするには , 時計割込み要求フラグ (WPCR:WTIF) にて行います。
188
制御内容
時計割込み要求フラグ (WTIF)
割込み要求をクリアするには
"0" を設定する
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CM26-10123-1
第 13 章
8/16 ビット複合タイマ
8/16 ビット複合タイマの機能と動作について説明
します。
CM26-10123-1
13.1
8/16 ビット複合タイマの概要
13.2
8/16 ビット複合タイマの構成
13.3
8/16 ビット複合タイマのチャネル
13.4
8/16 ビット複合タイマに関連する端子
13.5
制御ステータスレジスタ 8/16 ビット複合タイマのレ
ジスタ
13.6
8/16 ビット複合タイマの割込み
13.7
インターバルタイマ機能 ( ワンショットモード ) の動
作説明
13.8
インターバルタイマ機能 ( 連続モード ) の動作説明
13.9
インターバルタイマ機能 ( フリーランモード ) の 動
作説明
13.10
PWM タイマ機能 ( 周期固定モード ) の動作説明
13.11
PWM タイマ機能 ( 周期可変モード ) の動作説明
13.12
PWC タイマ機能の動作説明
13.13
インプットキャプチャ機能の動作説明
13.14
ノイズフィルタの動作説明
13.15
動作中の各モードでの状態
13.16
8/16 ビット複合タイマの使用上の注意
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189
第 13 章 8/16 ビット複合タイマ
13.1
MB95200H/210H/220H Series
13.1 8/16 ビット複合タイマの概要
8/16 ビット複合タイマは , 2 つの 8 ビットカウンタで構成されています。 2 つの 8
ビットタイマとして使用することも , 2 つのカウンタをカスケード接続して 1 つの
16 ビットタイマとして使用することもできます。
8/16 ビット複合タイマには , 以下の機能があります。
• インターバルタイマ機能
• PWM タイマ機能
• PWC タイマ機能 ( パルス幅測定 )
• インプットキャプチャ機能
■ インターバルタイマ機能 ( ワンショットモード )
インタバールタイマ機能 ( ワンショットモード ) が選択されると , タイマが起動し
た時点でカウンタは 00H からカウント動作を開始します。カウンタの値が 8/16 ビッ
ト複合タイマ 00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み
要求が発生して , カウント動作が停止します。
■ インターバルタイマ機能 ( 連続モード )
インタバールタイマ機能 ( 連続モード ) が選択されると , タイマが起動した時点で
カウンタは 00H からカウント動作を開始します。カウンタの値が 8/16 ビット複合
タイマ 00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み要求が
発生して , カウンタは再び 00H からカウントします。この連続動作の結果 , タイマ
は方形波を出力します。
■ インターバルタイマ機能 ( フリーランモード )
インタバールタイマ機能 ( フリーランモード ) が選択されると , タイマが起動した
時点でカウンタは 00H からカウント動作を開始します。カウンタの値が 8/16 ビッ
ト複合タイマ 00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み
要求が発生します。
このような条件下で , カウント動作を継続し , カウント値が FFH
に達すると , 再度 00H からカウント動作を開始します。この連続動作の結果 , タイ
マは方形波を出力します。
■ PWM タイマ機能 ( 周期固定モード )
PWM タイマ機能 ( 周期固定モード ) が選択されると , 周期固定で "H" パルス幅可変
の PWM 信号が生成されます。この周期は , 8 ビット動作モードでは FFH に , 16 ビッ
ト動作モードでは FFFFH に固定されます。カウントクロックを選択することで時間
が決定されます。"H" パルス幅はレジスタを設定して指定します。
■ PWM タイマ機能 ( 周期可変モード )
PWM タイマ機能 ( 周期可変モード ) が選択されると , 2 つの 8 ビットカウンタを使
用して , 周期と "L" パルス幅をレジスタで指定することにより , 任意の周期とデュー
ティの 8 ビット PWM 信号を生成します。
この動作モードでは , 2 つの 8 ビットカウンタが別々に使用されるため , 複合タイマ
は 16 ビットカウンタとして動作することはできません。
190
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第 13 章 8/16 ビット複合タイマ
13.1
■ PWC タイマ機能
PWC タイマ機能が選択されると , 外部入力パルスの幅および周期を測定できます。
この動作モードでは , 外部入力信号のカウント開始エッジを検出した直後に , カウ
ンタは "00H" からカウント動作を開始します。この後 , カウント終了エッジが検出さ
れると , カウンタは , カウント値をレジスタに転送し , 割込みを発生させます。
■ インプットキャプチャ機能
インプットキャプチャ機能が選択されると , 外部入力信号のエッジを検出した直後
に , カウンタ値をレジスタに格納します。
この機能には , カウント動作にフリーランモードとクリアモードがあります。
クリアモードでは , カウンタは "00H" からカウント動作を開始し , エッジを検出する
と , カウンタの値をレジスタに転送して割込みを発生させます。その後 , カウンタ
は , 00H からカウントを再開します。
フリーランモードでは , カウンタはエッジを検出した時点で , カウンタ値をレジス
タに転送して割込みを発生させます。この後 , クリアモードの場合とは異なり , カウ
ンタは , 00H にクリアすることなく , そのままカウント動作を継続します。
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191
第 13 章 8/16 ビット複合タイマ
13.2
13.2
MB95200H/210H/220H Series
8/16 ビット複合タイマの構成
8/16 ビット複合タイマは , 以下のブロックで構成されています。
• 8 ビットカウンタ × 2 チャネル
• 8 ビットコンパレータ ( テンポラリラッチを含む ) × 2 チャネル
• 8/16 ビット複合タイマ 00/01 データレジスタ × 2 チャネル (T00DR/T01DR)
• 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 × 2 チャネル (T00CR0/
T01CR0)
• 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 × 2 チャネル (T00CR1/
T01CR1)
• 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
• アウトプットコントローラ × 2 チャネル
• 制御ロジック × 2 チャネル
• カウントクロックセレクタ × 2 チャネル
• エッジ検出器 × 2 チャネル
• ノイズフィルタ× 2 チャネル
192
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第 13 章 8/16 ビット複合タイマ
13.2
MB95200H/210H/220H Series
■ 8/16 ビット複合タイマのブロックダイヤグラム
図 13.2-1 8/16 ビット複合タイマのブロックダイヤグラム
T00CR0
IFE C2 C1 C0 F3 F2 F1
F0
タイマ00
CK00
8ビットカウンタ
:
:
カウント
クロック
セレクタ
CK07
タイマ出力
制御回路部
プリスケーラ/
:
タイムベースタイマ :
からの
CK06
クロック
TO00
出力
コントローラ
8ビットコンパレータ
ENO0
8ビットデータレジスタ
エッジ
検出器
ノイズ
フィルタ
EC00
TII0
STA
HO
IE
IR
BF
IF
SO
OE
T00CR1
TMCR0 *
TO1
TO0
TIS
MOD
IRQ1
16ビットモード制御信号
FE11 FE10 FE01 FE00
T01CR0 IFE C2 C1 C0 F3 F2 F1 F0
EC0
IRQ0
IRQ
回路部
タイマ01
16ビット
モードクロック
8ビットカウンタ
:
:
カウント
クロック
セレクタ
タイマ出力
制御回路部
CK10
プリスケーラ/ :
タイムベース :
タイマ
CK16
からの
クロック
CK17
8ビットコンパレータ
出力
コントローラ
TO01
ENO1
8ビットデータレジスタ
外部入力
エッジ
検出器
ノイズ
フィルタ
EC01
T01CR1 STA HO IE IR BF IF SO OE
*: タイマ00とタイマ01によって共有されたレジスタ
● 8 ビットカウンタ
各種タイマ動作の基本となるカウンタです。2 つの 8 ビットカウンタとして , また
は 1 つの 16 ビットカウンタとして使用できます。
● 8 ビットコンパレータ
8/16 ビット複合タイマ 00/01 データレジスタの値とカウンタの値を比較するコンパ
レータです。8/16 ビット複合タイマ 00/01 データレジスタの値を一時的に格納する
ラッチを内蔵しています。
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193
第 13 章 8/16 ビット複合タイマ
13.2
MB95200H/210H/220H Series
● 8/16 ビット複合タイマ 00/01 データレジスタ
このレジスタは , インターバルタイマ動作または PWM タイマ動作時にカウントさ
れた最大値の書込みおよび PWC タイマ動作またはインプットキャプチャ動作時の
カウント値の読出しを行います。
● 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
タイマ動作モードの選択や , カウントクロックの選択 , および IF フラグ割込みの許
可または禁止を行うレジスタです。
● 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
割込みフラグの制御 , タイマ出力の制御 , およびタイマ動作の制御を行うレジスタ
です。
● 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
ノイズフィルタ機能の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00
信号入力の選択 , およびタイマ出力値の表示を行うレジスタです。
● アウトプットコントローラ
このアウトプットコントローラは , タイマ出力を制御します。端子出力が許可され
ているとき , タイマ出力は外部端子に出力されます。
● 制御回路部
この制御回路部は , タイマ動作を制御します。
● カウントクロックセレクタ
このセレクタは , カウンタの動作クロック信号をプリスケーラの出力信号 ( マシン
クロックの分周信号およびタイムベースタイマの出力信号 ) から選択します。
● エッジ検出器
エッジ検出器は, PWCタイマ動作やインプットキャプチャ動作時のイベントとして
使用される外部入力信号のエッジを選択します。
● ノイズフィルタ
このフィルターは , 外部入力信号のノイズフィルタとして動作します。"H" パルス
ノイズ除去 , "L" パルスノイズ除去 , または "H"/"L" パルスノイズ除去から選択でき
ます。
● TII0 内部端子 (LIN-UART に内部接続 , MB95200H/220H シリーズ ch.0 のみで使用可能 )
TII0 端子はタイマ 00 の信号入力端子として機能しますが , チップ内部で LIN-UART
に接続されています。その使用方法については「第 16 章 LIN-UART」を参照して
ください。なお , ch.1 の TII0 端子は内部で "0" に固定されています。
■ 入力クロック
8/16 ビット複合タイマは , プリスケーラからの出力クロックを入力クロック ( カウ
ントクロック ) として使用します。
194
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第 13 章 8/16 ビット複合タイマ
13.3
MB95200H/210H/220H Series
13.3
8/16 ビット複合タイマのチャネル
8/16 ビット複合タイマのチャネルについて説明します。
■ 8/16 ビット複合タイマのチャネル
MB95200H シリーズには , 8/16 ビット複合タイマが 2 チャネル搭載され , MB95210H/
220H シリーズには，8/16 ビット複合タイマが 1 チャネル搭載されています。
1 チャネル内には , 8 ビットカウンタが 2 つあり , それらは 2 つの 8 ビットタイマと
して , または 1 つの 16 ビットタイマとして使用することもできます。それぞれの
チャネルと外部端子およびレジスタの対応を以下の表に示します。
表 13.3-1 8/16 ビット複合タイマのチャネルと対応する外部端子
チャネル
0
1
端子名
TO00
端子機能
タイマ 00 出力
TO01
タイマ 01 出力
EC0
タイマ 00 入力およびタイマ 01 入力
TO10
タイマ 10 出力
TO11
タイマ 11 出力
EC1
タイマ 10 入力およびタイマ 11 入力
表 13.3-2 8/16 ビット複合タイマのチャネルと対応するレジスタ
チャネル
0
1
レジスタ名
T00CR0
タイマ 00 制御ステータスレジスタ 0
端子機能
T01CR0
タイマ 01 制御ステータスレジスタ 0
T00CR1
タイマ 00 制御ステータスレジスタ 1
T01CR1
タイマ 01 制御ステータスレジスタ 1
T00DR
タイマ 00 データレジスタ
T01DR
タイマ 01 データレジスタ
TMCR0
タイマ 00/01 タイマモード制御レジスタ
T10CR0
タイマ 10 制御ステータスレジスタ 0
T11CR0
タイマ 11 制御ステータスレジスタ 0
T10CR1
タイマ 10 制御ステータスレジスタ 1
T11CR1
タイマ 11 制御ステータスレジスタ 1
T10DR
タイマ 10 データレジスタ
T11DR
タイマ 11 データレジスタ
TMCR1
タイマ 10/11 タイマモード制御レジスタ
本章の以下に続く節では , 8/16 ビット複合タイマの ch.0 の詳細のみを説明します。
ch.0 および ch.1 は同じものです。端子名とレジスタ名にある 2 桁の数字は , チャネ
ルとタイマに対応します。最初の数字はチャネル , 2 番目の数字はタイマを示します。
MB95210H/220Hシリーズには, 8/16ビット複合タイマが1チャネル搭載されています。
1 チャネル内には , 8 ビットカウンタが 2 つあり , それらは 2 つの 8 ビットタイマと
して , または 1 つの 16 ビットタイマとして使用することもできます。
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195
第 13 章 8/16 ビット複合タイマ
13.3
MB95200H/210H/220H Series
それぞれのチャネルと外部端子およびレジスタの対応を以下の表に示します。
表 13.3-3 8/16 ビット複合タイマのチャネルと対応する外部端子
チャネル
0
端子名
TO00
端子機能
タイマ 00 出力
TO01
タイマ 01 出力
EC0
タイマ 00 入力およびタイマ 01 入力
表 13.3-4 8/16 ビット複合タイマのチャネルと対応するレジスタ
チャネル
0
レジスタ名
T00CR0
レジスタ
タイマ 00 制御ステータスレジスタ 0
T01CR0
タイマ 01 制御ステータスレジスタ 0
T00CR1
タイマ 00 制御ステータスレジスタ 1
T01CR1
タイマ 01 制御ステータスレジスタ 1
T00DR
タイマ 00 データレジスタ
T01DR
タイマ 01 データレジスタ
TMCR0
タイマ 00/01 タイマモード制御レジスタ
端子名とレジスタ名にある 2 桁の数字は , チャネルとタイマに対応します。最初の
数字はチャネル , 2 番目の数字はタイマを示します。
196
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MB95200H/210H/220H Series
13.4
第 13 章 8/16 ビット複合タイマ
13.4
8/16 ビット複合タイマに関連する端子
8/16 ビット複合タイマに関連する端子について説明します。
■ 8/16 ビット複合タイマに関連する端子
8/16 ビット複合タイマに関連する外部端子は , TO00, TO01, EC0 です。TII0 はチッ
プ内部接続用です。
● TO00 端子
TO00:
TO00 端子は , 8 ビット動作時には , タイマ 00 のタイマ出力端子として , また 16 ビッ
ト動作時にはのタイマ 00 とタイマ 01 のタイマ出力端子として機能します。イン
ターバルタイマ機能時 , PWM タイマ機能時 , または PWC タイマ機能時に出力を許
可 (T00CR1:OE=1) されているときには , ポート方向レジスタ (DDR0:bit5) の設定に
関係なく自動的に出力端子となり , タイマ出力 TO00 端子として機能します。
インプットキャプチャ機能の使用時に出力が許可されると , 出力は不定となります。
● TO01 端子
TO01:
TO01 端子は , 8 ビット動作時のタイマ 01 のタイマ出力端子になります。インター
バルタイマ機能時 , PWM タイマ機能 ( 周期固定モード ) 時 , または PWC タイマ機
能時に出力を許可 (T01CR1:OE=1) すると , ポート方向レジスタ (DDR0:bit6) の設定
に関係なく自動的に出力端子となり , タイマ出力 TO01 端子として機能します。
16 ビット動作時は , PWM タイマ機能 ( 周期可変モード ) またはインプットキャプ
チャ機能の使用時に出力を許可すると , 出力は不定となります。
● EC0 端子
EC0 端子は , EC00 内部端子および EC01 内部端子に接続しています。
EC00 内部端子
EC0 端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時
には , タイマ 00 の外部カウントクロック入力端子として機能し , PWC タイマ機能
またはインプットキャプチャ機能が選択されているときには , タイマ 00 の信号入力
端子として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択
されているときには , 外部カウントクロック入力端子として設定できません。
この入力機能を使用するときには , EC0 端子に対応するポート方向レジスタのビッ
トを "0" に設定して , 入力ポートにしてくでさい。
EC01 内部端子
EC1 端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時に
は , タイマ 01 の外部カウントクロック入力端子として機能し , PWC タイマ機能また
はインプットキャプチャ機能が選択されている時には , タイマ 01 の信号入力端子と
して機能します。PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときには , 外部カウントクロック入力端子として設定できません。
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197
第 13 章 8/16 ビット複合タイマ
13.4
MB95200H/210H/220H Series
16 ビット動作時には , この端子の入力機能は使用されません。PWM タイマ機能 ( 周
期可変モード ) が選択されているときには , この端子の入力機能は使用可能です。
この入力機能を使用するときには , EC0 端子に対応するポート方向レジスタのビッ
トを "0" に設定して , 入力ポートにしてください。
■ 8/16 ビット複合タイマに関連する端子のブロックダイヤグラム
図 13.4-1 8/16 ビット複合タイマに関連する EC0 端子 (P12/EC0/DBG) のブロックダイヤグラム
0
1
PDR リード
端子
PDR
OD
内部バス
PDR ライト
ビット操作命令を実行するとき
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
図 13.4-2 8/16 ビット複合タイマに関連する EC0 端子 (P04/INT04/AN04/SIN/HCLK1/EC0) の
ブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT04)
ヒステリシス
プルアップ
0
1
PDR リード
CMOS
端子
PDR
PDR ライト
ビット操作命令を実行するとき
DDR リード
DDR
内部バス
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
ILSR リード
ILSR
ILSR ライト
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第 13 章 8/16 ビット複合タイマ
13.4
MB95200H/210H/220H Series
図 13.4-3 8/16 ビット複合タイマに関連する TO00 端子 (P05/INT05/AN05/TO00/HCLK2) の
ブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT05)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR リード
1
PDR
端子
0
PDR ライト
ビット操作命令を実行するとき
DDR リード
内部バス
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
図 13.4-4 8/16 ビット複合タイマに関連する TO01 端子 (P06/INT06/TO01) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可 (INT06)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR リード
1
PDR
端子
0
PDR ライト
内部バス
ビット操作命令を実行するとき
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
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第 13 章 8/16 ビット複合タイマ
13.4
MB95200H/210H/220H Series
図 13.4-5 8/16 ビット複合タイマに関連する TO10 端子および TO11 端子 (P62/TO10, P63/TO11) の
ブロックダイヤグラム
周辺機能出力許可
周辺機能出力
0
1
PDR リード
1
PDR
端子
0
内部バス
PDR ライト
ビット操作命令を実行するとき
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
図 13.4-6 8/16 ビット複合タイマに関連する EC1 端子 (P64/EC1) のブロックダイヤグラム
周辺機能入力
0
1
PDR リード
PDR
端子
内部バス
PDR ライト
ビット操作命令を実行するとき
DDR リード
DDR
DDR ライト
200
ストップ, 時計 (SPL = 1)
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第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
13.5
制御ステータスレジスタ 8/16 ビット複合タイマのレジ
スタ
8/16 ビット複合タイマのレジスタについて説明します。
■ 8/16 ビット複合タイマのレジスタ
図 13.5-1 8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
アドレス
IFE
C2
C1
C0
F3
F2
F1
0F92H T01CR0
0F93H T00CR0
R,W
R,W
R,W
R,W
R,W
R,W
R,W
bit0
F0
R,W
初期値
00000000B
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
アドレス
STA
HO
IE
IR
BF
IF
SO
0036H T01CR1
0037H T00CR1
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W
R/W
bit0
OE
R/W
初期値
00000000B
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
bit7
bit6
bit5
bit4
bit3
アドレス
TDR7 TDR6 TDR5
TDR4
TDR3
0F94H T01DR
0F95H T00DR
R/W
R/W
R/W
R/W
R/W
bit2
TDR2
R/W
bit1
TDR1
R/W
bit0
TDR0
R/W
初期値
00000000B
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F96H TMCR0
TO1
TO0
TIS
MOD
FE11
FE10
R/WX R/WX R/W
R/W
R/W
R/W
bit1
FE01
R/W
bit0
FE00
R/W
初期値
00000000B
R/W
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R(RM1),W : リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW) 系
命令では , "1" が読み出されます。)
R/WX
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R,W
: リード / ライト可能 ( 読出し値は書込み値と異なります。)
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201
第 13 章 8/16 ビット複合タイマ
13.5
13.5.1
MB95200H/210H/220H Series
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ (T00CR0/T01CR0) は , タイ
マの動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可また
は禁止を行います。T00CR0 レジスタはタイマ 00 に , T01CR0 レジスタはタイマ 01
に対応します。
■ 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
図 13.5-2 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
アドレス
0F92H T01CR0
0F93H T00CR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
IFE
C2
C1
C0
F3
F2
F1
F0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
タイマ動作モード選択ビット
F3
F2
F1
F0
0
0
0
0
インターバルタイマ（ワンショットモード）
0
0
0
1
インターバルタイマ（連続モード）
0
0
1
0
インターバルタイマ（フリーランモード）
0
0
1
1
PWMタイマ（周期固定モード）
0
1
0
0
PWMタイマ（周期可変モード）
0
1
0
1
PWCタイマ（"H"パルス=立上り～立下り）
0
1
1
0
PWCタイマ（"L"パルス=立下り～立上り）
0
1
1
1
PWCタイマ（周期=立上り～立上り）
1
0
0
0
PWCタイマ（周期=立下り～立下り）
1
0
0
1
PWCタイマ（"H"パルス=立上り～立下り & 周期=立上り～立上り）
1
0
1
0
インプットキャプチャ（立上り, フリーランカウンタ）
1
0
1
1
インプットキャプチャ（立下り, フリーランカウンタ）
1
1
0
0
インプットキャプチャ（両エッジ, フリーランカウンタ)
1
1
0
1
インプットキャプチャ（立上り, カウンタクリア）
1
1
1
0
インプットキャプチャ（立下り, カウンタクリア）
1
1
1
1
インプットキャプチャ （両エッジ, カウンタクリア)
C2
C1
C0
0
0
0
1 × MCLK（マシンクロック）
0
0
1
1/2 × MCLK（マシンクロック）
0
1
0
1/4 × MCLK（マシンクロック）
0
1
1
1/8 × MCLK（マシンクロック）
1
0
0
1/16 × MCLK（マシンクロック）
1
0
1
1/32 × MCLK（マシンクロック）
1
1
0
1/27 × FCH
1
1
1
外部クロック
IFE
カウントクロック選択ビット
IFフラグ割込み許可
0
IFフラグ割込み禁止
1
IFフラグ割込み許可
R/W :リード/ライト可能(読出し値は書込み値と同じとなります。)
:初期値
202
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第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
表 13.5-1 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) の各ビットの
機能説明 (1 / 2)
ビット名
bit7
bit6 ∼
bit4
機能
このビットは IF フラグ割込みを許可または禁止します。
IFE:
"0" に設定した場合： IF フラグ割込みは禁止されます。
IF フラグインタラプ "1" に設定した場合： IE ビット (T00CR1/T01CR1:IE) と , IF フラグ (T00CR1/
トイネーブル
T01CR1:IF) の両方 を "1" に設定したとき , IF フラグ割
込み要求が出力されます。
C2, C1, C0:
カウントクロック選
択ビット
CM26-10123-1
これらのビットは , カウントクロックを選択します。
• カウントクロックはプリスケーラにより生成されます。「6.12 プリスケー
ラの動作」を参照してください。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み
動作は無効になります。
• 16 ビット動作時には T01CR0 ( タイマ 01) のクロック選択は無効になりま
す。
• PWC 機能またはインプットキャプチャ機能のとき , これらのビットは "111 B"
に設定できません。使用中の PWC 機能またはインプットキャプチャ機能で
"111B" を書き込むと , これらのビットは "000B" にリセットされます。
また , これらのビットが "111B" の状態でインプットキャプチャ動作モード
に遷移した場合も "000B" にリセットされます。
C2
C1
C0
0
0
0
1 × MCLK ( マシンクロック )
0
0
1
1/2 × MCLK ( マシンクロック )
カウントクロック
0
1
0
1/4 × MCLK ( マシンクロック )
0
1
1
1/8 × MCLK ( マシンクロック )
1
0
0
1/16 × MCLK ( マシンクロック )
1
0
1
1/32 × MCLK ( マシンクロック )
1
1
0
1/27 × FCH
1
1
1
外部クロック
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203
第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
表 13.5-1 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) の各ビットの
機能説明 (2 / 2)
ビット名
機能
タイマ動作モードを設定するビットです。
• PWM タイマ機能 ( 周期可変モード ; F3, F2, F1, F0=0100B) は , T00CR0( タイ
マ 00) または T01CR0( タイマ 01) のいずれか一方のレジスタから設定しま
す。この場合 , 一方のタイマ動作を作動した場合に (T00CR1/T01CR1:STA=
1), 自動的に他方のレジスタは , F3, F2, F1 および F0 ビットを 0100B となり
ます。
• 16 ビット動作モードを選択 (TMCR0:MOD=1) した状態で , 複合タイマが
PWM タイマ機能 ( 周期可変モード ) で動作を開始 (T00CR1/T01CR1:STA=1)
すると , MOD ビットは自動的に "0" になります。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み
動作は無効になります。
bit3 ∼
bit0
204
F3, F2, F1, F0:
タイマ動作モード選
択ビット
F3
0
0
0
0
0
0
0
0
1
F2
0
0
0
0
1
1
1
1
0
F1
0
0
1
1
0
0
1
1
0
F0
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
タイマ動作モード選択ビット
インターバルタイマ ( ワンショットモード )
インターバルタイマ ( 連続モード )
インターバルタイマ ( フリーランモード )
PWM タイマ ( 周期固定モード )
PWM タイマ ( 周期可変モード )
PWC タイマ (H パルス＝立上り∼立下り )
PWC タイマ (L パルス＝立下り∼立上り )
PWC タイマ ( 周期＝立上り∼立上り )
PWC タイマ ( 周期＝立下り∼立下り )
PWC タイマ
(H パルス＝立上がり∼立下り ; 周期＝立上
り∼立上り )
インプットキャプチャ
( 立上り , フリーランカウンタ )
インプットキャプチャ
( 立下り , フリーランカウンタ )
インプットキャプチャ
( 両エッジ , フリーランカウンタ )
インプットキャプチャ
( 立上り , カウンタクリア )
インプットキャプチャ
( 立下り , カウンタクリア )
インプットキャプチャ
( 両エッジ , カウンタクリア )
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CM26-10123-1
第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
13.5.2
8/16 ビット複合タイマ 00/01 制御ステータスレジス
タ 1 (T00CR1/T01CR1)
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) は , 割込
みフラグの制御 , タイマ出力の制御およびタイマ動作を制御します。T00CR1 はタイ
マ 00 に , T01CR1 はタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
図 13.5-3 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
アドレス
0036H T01CR1
0037H T00CR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
STA
HO
IE
IR
BF
IF
SO
OE
00000000B
R/W
R/W
R/W
R/W
R/W
R(RM1),W R/WX R(RM1),W
タイマ出力許可ビット
OE
0
タイマ出力禁止
1
タイマ出力許可
タイマ出力初期値ビット
SO
0
タイマ初期値"0"
1
タイマ初期値"1”
タイマリロード・オーバフローフラグ
IF
読出し時
書込み時
0
リロード・オーバフローなし
フラグクリア
1
リロード・オーバフローあり
動作に影響なし
BF
データレジスタフルフラグ
0
データレジスタに測定データなし
1
データレジスタに測定データあり
パルス幅測定完了・エッジ検出フラグ
IR
読出し時
書込み時
0
測定完了・エッジ検出なし
フラグクリア
1
測定完了・エッジ検出あり
動作に影響なし
割込み許可ビット
IE
0
割込み禁止
1
割込み許可
タイマ一時停止ビット
HO
0
タイマ動作可能
1
タイマ一時停止
タイマ動作許可ビット
STA
0
タイマ停止
1
タイマ動作許可
R/W
：リード/ライト可能(読出し値は書込み値と同じとなります。)
R(RM1),W ：リード/ライト可能(読出し値は書込み値と異なります。 リードモディファイライト(RMW)系命令では"1"が読み出されます。)
R/WX
：リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：初期値
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205
第 13 章 8/16 ビット複合タイマ
13.5
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表 13.5-2 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 の各ビットの機能説明 (1 / 2)
ビット名
bit7
bit6
bit5
bit4
206
機能
STA:
タイマ動作許可
ビット
タイマ動作を許可または禁止するビットです。
"0" に設定した場合：タイマ動作は停止し , カウント値は 00H になります。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0:F3, F2, F1, F0 =
0100B) のときは , T00CR1 ( タイマ 00) または T01CR1 ( タイマ 01) のどちら
かのレジスタからの STA ビットを使いタイマ動作を許可または禁止できま
す。この場合 , 一方のレジスタの STA ビットを "0" に設定した場合 , 他方
のレジスタの STA ビットは自動的に同じ値に設定されます。
• 8 ビット /16 ビット動作モード選択ビット (TMCR0:MOD=1) のときには ,
T00CR1( タイマ 00) レジスタの STA ビットによりタイマ動作の許可または
停止を行ってください。この場合 , 一方のタイマの STA ビットを "0" に設
定した場合 , 他方のタイマの STA ビットは自動的に同じ値に設定されま
す。
"1" に設定した場合：カウント値 "00H" からタイマ動作を開始します。
• カウントクロック選択ビット (T00CR0/T01CR0:C2, C1, C0), タイマ動作モー
ド選択ビット (T00CR0/T01CR0:F3, F2, F1, F0), タイマ出力初期値ビット
(T00CR1/T01CR1:SO), 8 ビット /16 ビット動作モード選択ビット
(TMCR0:MOD) およびフィルタ機能選択ビット (TMCR0:FE11, FE10, FE01,
FE00) の設定は , このビットを "1" に設定する前に行ってください。
HO:
タイマ一時停止
ビット
タイマ動作を一時停止または再開するビットです。
• タイマ動作中にこのビットに "1" を書き込むと , タイマ動作は一時停止しま
す。
• タイマ動作が許可されている状態 (T00CR1/T01CR1:STA=1) でこのビットに
"0" を書き込むと , タイマ動作は再開します。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0:F3, F2, F1, F0 =
0100B) が使用されている時 , T00CR1 ( タイマ 00) または T01CR1 ( タイマ
01) のいずれかのレジスタの HO ビットによりタイマ一時停止許可または動
作再開が可能です。この場合 , 一方のレジスタの HO ビットを "0" または
"1" に設定した場合 , 他方のレジスタの HO ビットは自動的に同じ値に設定
されます。
• 16 ビット動作 (TMCR0:MOD=1) のときは , T00CR1( タイマ 00) の HO ビッ
トによりタイマ一時停止・動作再開を行ってください。この場合 , 一方の
レジスタの HO ビットを "0" または "1" に設定した場合 , 他方のレジスタの
HO ビットは自動的に同じ値に設定されます。
IE:
割込み要求許可
ビット
割込み要求出力を許可または禁止を行うビットです。
"0" に設定した場合： 割込み要求を禁止します。
"1" に設定した場合： パルス幅測定完了 / エッジ検出フラグ (T00CR1/
T01CR1:IR) またはタイマリロード / オーバフローフラ
グ (T00CR1/T01CR1:IF) が "1" のときに , 割込み要求を
出力します。
ただし , タイマリロード / オーバフローフラグ
(T00CR1/T01CR1:IF) からの割込み要求は , IF フラグ割
込み許可ビット (T00CR0/T01CR0:IFE) も "1" に設定し
ないと出力されません。
IR:
パルス幅測定完了 /
エッジ検出フラグ
パルス幅測定の完了またはエッジが検出されたことを示すビットです。
• PWC タイマ機能が使用されているときに , パルス幅測定の完了直後にこの
ビットは "1" に設定されます。
• インプットキャプチャ機能が使用されているとき , エッジが検出された直
後にこのビットは "1" に設定されます。
• 選択された複合タイマの機能が , PWC タイマ機能やインプットキャプチャ
機能以外のとき , このビットは "0" に設定されます。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,
常に "1" が読み出されます。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの IR ビットは "0" に設
定されます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• "1" を書込んでも , 無視されます。
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第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
表 13.5-2 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 の各ビットの機能説明 (2 / 2)
ビット名
機能
BF:
データレジスタフル
フラグ
• PWC タイマ機能が使用されているときには , パルス幅測定の完了直後にカ
ウント値が 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に
格納されると , このビットは "1" に設定されます。
• 8 ビット動作のとき , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) を読み出すとこのビットは "0" になります。
• このビットが "1" に設定されると , 8/16 ビット複合タイマ 00/01 データレジ
スタ (T00DR/T01DR) は , データを保持します。このビットが "1" のとき ,
次のエッジが検出されてもカウント値は 8/16 ビット複合タイマ 00/01 デー
タレジスタ (T00DR/T01DR) に転送されず , 次の測定結果が喪失されます。
ただし , 例外として T00CR0/T01CR0 レジスタにおける F3 ∼ F0 ビットが
"1001B" に設定されているときは , BF ビットが "1" の状態でも "H" パルス
の測定結果が 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
に転送されます。ただし , 周期の測定結果は 8/16 ビット複合タイマ 00/01
データレジスタに転送されません。したがって , 周期測定を行うためには
周期が終了する前に "H" パルス測定の結果を読み出す必要があります。ま
た , "H" パルス測定の結果または周期測定の結果は次の "H" パルスが終了す
る前に読み出さないと喪失されます。
• 16 ビット動作のとき , T00CR1( タイマ 00) レジスタの BF ビットは ,
T01DR( タイマ 01) を読み出すと "0" になります。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの BF ビットは "0" にな
ります。
• PWC タイマ機能以外のタイマ機能が選択されているとき , このビットは
"0" になります。
• このビットに値を書き込んでも動作に影響はありません。
IF:
タイマリロード・
オーバフローフラグ
カウント値の一致およびカウントのオーバフローを検出するために使用する
ビットです。
• インターバルタイマ機能 ( ワンショットまたは連続モード ) または PWM タ
イマ機能 ( 周期可変モード ) のとき , 8/16 ビット複合タイマ 00/01 データレ
ジスタ (T00DR/T01DR) の値とカウント値が一致すると , このビットは "1"
になります。
• インプットキャプチャ機能または PWC 機能が使用されているときには , カ
ウンタがオーバフローするとこのビットは "1" になります。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,
常に "1" が読み出されます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• このビットに "1" を書き込んでも , 意味を持ちません。
• PWM 機能 ( 周期可変モード ) が選択されると , このビットは "0" になりま
す。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの IF ビットは "0" にな
ります。
bit1
SO:
タイマ出力初期値
ビット
このビットに値を書き込むことによりタイマ出力 (TMCR0:TO1/TO0) 初期値
が設定されます。このビットの値は , タイマ動作許可ビット (T00CR1/
T01CR1:STA) が "0" から "1" に変化したときタイマ出力に反映されます。
• 16 ビット動作モード (TMCR0:MOD=1) で , T00CR1( タイマ 00) レジスタの
SO ビットによりタイマ出力初期値を設定してください。この場合 , 他方の
レジスタの SO ビットの値は意味を持ちません。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1), このビットへの書込
みは無効になります。ただし , 16 ビット動作モードではタイマ動作中でも
T01CR1( タイマ 01) レジスタの SO ビットへ値を書き込むことができます
が , 書き込まれた値はタイマ出力に直接的な影響を与えることはありませ
ん。
• PWM タイマ機能 ( 周期固定モードまたは周期可変モード ), またはインプッ
トキャプチャ機能が使用されているときに , このビットの値は意味を持ち
ません。
bit0
OE:
タイマ出力許可
ビット
タイマ出力を許可または禁止するビットです。
"0" に設定した場合： タイマ出力は外部端子には送られません。この場合 ,
外部端子は汎用ポートとして機能します。
"1" に設定した場合： タイマ出力 (TMCR0:TO1/TO0) が外部端子に送られま
す。
bit3
bit2
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207
第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ ch.0 (TMCR0)
13.5.3
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0) は , フィル
タ機能の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00 への信号入力
の選択タイマ出力値の表示を行います。このレジスタはタイマ 00 とタイマ 01 の両
方に対応します。
■ 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0)
図 13.5-4 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0)
TMCR0
アドレス
0F96H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
00000000B
R/WX
R/WX
R/W
R/W
R/W
R/W
R/W
R/W
タイマ00フィルタ機能選択ビット
FE01
FE00
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H"/"L"パルスノイズ除去
FE11
FE10
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H"/"L"パルスノイズ除去
タイマ01フィルタ機能選択ビット
MOD
8ビット/16ビット動作モード選択ビット
0
8ビット動作
1
16ビット動作
TIS
タイマ00内部信号選択ビット
0
外部信号(EC00)をタイマ00入力として選択 *1
1
内部信号(TII0)をタイマ00入力として選択
タイマ00出力ビット
TO0
0
1
タイマ00出力値
タイマ01出力ビット
TO1
0
タイマ01出力値
1
R/W
：リード/ライト可能(読出し値は書込み値と同じとなります。)
R(RM1),W ：リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系命令では"1"が読み出されます。)
R/WX
：リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：初期値
*1: SYSC レジスタを設定することによって , EC0 入力を P12 または P04 に割当てる
ことができます。詳細は , 「第 23 章 クロックおよびリセット システム構成コント
ローラ」を参照してください。
208
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CM26-10123-1
第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
表 13.5-3
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0) の各ビットの
機能説明 (1 / 2)
ビット名
bit7
bit6
bit5
TO1:
タイマ 01 出力
ビット
タイマ 01 の出力値を示すビットです。タイマ動作を開始 (T00CR1/
T01CR1:STA = 1) すると , 選択したタイマ機能に応じてこのビット値は変化し
ます。
• このビットに値を書き込んでも動作に影響はありません。
• 16 ビット動作が選択された場合 , PWM タイマ機能 ( 周期可変モード ) また
はインプットキャプチャ機能のとき , このビットの値は不定となります。
• インターバルタイマ機能または PWC タイマ機能のとき , タイマ動作を停止
(T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) が選択された状態で , タイマ動作を停
止 (T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) をタイマ動作
停止中に変更したとき , このビットは , 過去に同じタイマ動作を行ったこと
がある場合にはそのタイマ動作の最後の値を示し , そうでない場合には初期
値 "0" となります。
TO0:
タイマ 00 出力
ビット
タイマ 00 の出力値を示すビットです。タイマ動作を開始 (T00CR1/
T01CR1:STA = 1) すると , 選択したタイマ機能に応じてこのビット値は変化し
ます。
• このビットに値を書き込んでも動作に影響はありません。
• インプットキャプチャ機能のとき , このビットの値は不定になります。
• インターバルタイマ機能 , PWM タイマ機能 ( 周期可変モード ) または PWC
タイマ機能のとき , タイマ動作を停止 (T00CR1/T01CR1:STA=0) すると , こ
のビットは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) のとき , タイマ動作を停止 (T00CR1/
T01CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) をタイマ動作
停止中に変更したとき , このビットは , 過去に同じタイマ動作を行ったこと
がある場合にはそのタイマ動作の最後の値を示し , そうでない場合には初期
値 "0" となります。
TIS:
タイマ 00 内部信号
選択ビット
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択され
ているときに , タイマ 00 の信号入力を選択します。
"0" に設定した場合 : 外部信号 (EC00) がタイマ 00 の信号入力として選択さ
れます。
"1" に設定した場合： 内部信号 (TII0) がタイマ 00 の信号入力として選択さ
れます。
SYSC レジスタを設定することによって , EC0 入力を P12 または P04 に割当て
ることができます。詳細は , 「第 23 章」の「23.2 システム構成レジスタ
(SYSC)」を参照してください
MOD:
bit4
機能
8 ビット /16 ビット動
作モード選択ビット
CM26-10123-1
8 ビットまたは 16 ビット動作モードを選択するビットです。
"0" に設定した場合： タイマ 00 とタイマ 01 は 8 ビットタイマとして動作し
ます。
"1" に設定した場合： タイマ 00 とタイマ 01 は 16 ビットタイマとして動作
します。
• このビットが "1" の状態で , PWM タイマ機能 ( 周期可変モード ) のタイマ
動作を開始 (T00CR1/T01CR1:STA = 1) すると , このビットは自動的に "0" に
なります。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1) のとき , このビットへ
の書込みは無効になります。
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209
第 13 章 8/16 ビット複合タイマ
13.5
表 13.5-3
MB95200H/210H/220H Series
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0) の各ビットの
機能説明 (2 / 2)
ビット名
機能
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択され
ているとき , タイマ 01 への外部信号 (EC01) に対するフィルタ機能を選択しま
す。
bit3, bit2
FE11, FE10:
タイマ 01 フィルタ
機能選択ビット
FE11
FE10
タイマ 01 フィルタ機能
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H/L" パルスノイズ除去
• タイマ動作中 (T00CR1:STA=1), このビットへの書込みは無効になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときに
は , これらのビットに設定しても動作に影響しません ( フィルタ機能は動作
しません )。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択され
ているとき , タイマ 00 への外部信号 (EC00) に対するフィルタ機能を選択しま
す。
bit1, bit0
FE01, FE00:
タイマ 00 フィルタ
機能選択ビット
FE01
FE00
タイマ 00 フィルタ機能
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H/L" パルスノイズ除去
• タイマ動作中 (T00CR1:STA=1) のとき , このビットへの書込みアクセスは無
効になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときに
は , これらのビットに設定しても動作に影響しません ( フィルタ機能は動作
しません )。
210
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
8/16 ビット複合タイマ 00/01 データレジスタ ch.0
(T00DR/T01DR)
13.5.4
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) は , インターバ
ルタイマ動作または PWM タイマ動作時にカウント最大値を設定するレジスタです。
また , PWC タイマ動作またはインプットキャプチャ動作時のカウント値の読出しを
行います。T00DR レジスタはタイマ 00 に , T01DR レジスタはタイマ 01 に対応し
ます。
■ 8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR)
図 13.5-5 8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR)
アドレス
0F94H T01DR
0F95H T00DR
bit7
TDR7
R,W
bit6
TDR6
R,W
bit5
TDR5
R,W
bit4
TDR4
R,W
bit3
TDR3
R,W
bit2
TDR2
R,W
bit1
TDR1
R,W
bit0
TDR0
R/W
初期値
00000000B
R,W: リード / ライト可能 ( 読出し値は書込み値と異なります。)
● インターバルタイマ機能
8/16 ビット複合タイマ 00/01 データレジスタ ch..0 (T00DR/T01DR) を使用してイン
ターバル時間を設定します。タイマが動作を開始 (T00CR1/T01CR1:STA=1) すると ,
このレジスタの値は 8 ビットコンパレータのラッチに転送され , カウントが開始さ
れます。カウント値と 8 ビットコンパレータのラッチの中にある値とが一致すると
, このレジスタの値は再びラッチに転送され , カウント値が "00H" に戻ってカウント
を継続します。
このレジスタを読み出すと , 現在のカウント値は , このレジスタからを読み出すこ
とができます。
インターバルタイマ機能の間は , このレジスタに "00H" の書込みを禁止します。
16 ビット動作のときは , データの上位を T01DR, 下位を T00DR に設定してくださ
い。また , 書込みまたは読出しは T01DR, T00DR の順番で行ってください。
● PWM タイマ機能 ( 周期固定 )
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) を使用して "H" パ
ルス幅時間を設定します。タイマが動作を開始 (T00CR1/T01CR1:STA=1) すると , こ
のレジスタの値は 8 ビットコンパレータのラッチに転送され , タイマ出力 "H" から
カウントが開始されます。カウント値とラッチに転送された値が一致すると , タイ
マ出力は "L" になり , カウント値が "FFH" に達するまでカウント動作を継続します。
オーバフローが発生すると , このレジスタの値は再び 8 ビットコンパレータのラッチ
に転送され , 次のカウントサイクルを実行します。
このレジスタから , 現在のカウント値を読み出せます。
16 ビット動作のときは , デー
タの上位を T01DR, 下位を T00DR に設定してください。また , 読出しは T01DR,
T00DR の順番で行ってください。
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211
第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
● PWM タイマ機能 ( 周期可変 )
8/16 ビット複合タイマ 00 データレジスタ (T00DR) で , "L" パルス幅タイマを , 8/16
ビット複合タイマ 01 データレジスタ (T01DR) で , 周期を設定します。動作を開始
(T00CR1/T01CR1:STA=1) すると , それぞれレジスタの値は 8 ビットコンパレータの
ラッチに転送され , タイマ出力 "L" から 2 つのカウンタの動作が開始されます。ラッ
チに転送された T00DR の値がタイマ 00 カウンタの値と一致すると , タイマ出力は
"H" になり , ラッチに転送された T01DR の値がタイマ 01 カウンタの値と一致する
までカウント動作を継続します。8 ビットコンパレータのラッチに転送された
T01DR の値がタイマ 01 カウンタの値と一致すると , T00DR および T01DR レジスタ
の値は再びラッチに転送され , 次の PWM 周期のカウント動作を継続します。
このレジスタから , 現在のカウント値を読み出すことができます。16 ビット動作
モードのときは , データの上位は T01DR, 下位は T00DR に転送されます。また , 読
出しは T01DR, T00DR の順番で行ってください。
● PWC タイマ機能
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) を使用して , PWC
測定結果を読み出します。PWC 測定が完了するとカウンタ値がこのレジスタに転
送されて BF ビットが "1" になります。
8/16 ビット複合タイマ 00/01 データレジスタを読むと , BF ビットは "0" になります。
BF ビットが "1" のとき , 8/16 ビット複合タイマ 00/01 データレジスタへのデータ転
送は行われません。
例外として , T00CR0/T01CR0 レジスタにおける F3 ∼ F0 ビットが 1001B に設定され
ている状態では , BF ビットが "1" に設定されていても , "H" パルスの測定結果は 8/
16 ビット複合タイマ 00/01 データレジスタに転送され , 周期の測定結果は 8/16 ビッ
ト複合タイマ 00/01 データレジスタに転送されません。したがって , 周期測定を行
うためには周期が完了する前に "H" パルス測定の結果を読み出す必要があります。
また , "H" パルス測定結果または周期測定結果は次の "H" パルスが終了する前に読
み出さないと喪失されます。
8/16 ビット複合タイマ 00/01 データレジスタを読み込んでいるときに , BF ビットを
誤ってクリアしないように注意してください。
8/16 ビット複合タイマ 00/01 データレジスタに新たなデータを書き込むと , 格納さ
れた測定データが新たなデータと入れ替わります。したがって , データをレジスタ
に書き込まないでください。16 ビット動作モードのときは , データの上位は T01DR,
下位は T00DR に転送されます。また , 読出しは T01DR, T00DR の順番で行ってくだ
さい。
● インプットキャプチャ機能
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) は , インプット
キャプチャ結果の読出しに使用します。指定されたエッジが検出されると , カウン
タ値が 8/16 ビット複合タイマ 00/01 データレジスタに転送されます。
8/16 ビット複合タイマ 00/01 データレジスタに新たなデータを書き込むと , 格納さ
れた測定データが新たなデータと入れ替わります。したがって , データをレジスタ
に書き込まないでください。16 ビット動作モードのときは , データの上位は T01DR,
下位は T00DR に転送されます。また , 読出しは T01DR, T00DR の順番で行ってくだ
さい。
212
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第 13 章 8/16 ビット複合タイマ
13.5
MB95200H/210H/220H Series
● 読出し , 書込み動作について
T00DR と T01DR の 16 ビット動作時および PWM タイマ機能 ( 周期可変 ) 時の読出
し , 書込み動作は以下のように行われます。
• T01DR からの読出し ：同レジスタの読出し動作に加えて , T00DR の値が内部の読出
しバッファへ格納する動作も同時に行われます。
• T00DR からの読出し ：内部の読出しバッファからの読出し動作が行われます。
• T01DR への書込み
：内部の書込みバッファへの書込み動作が行われます。
• T00DR への書込み
：同レジスタの書込み動作に加え , 内部の書込みバッファの値
が T01DR へ格納する動作も同時に行われます。
図 13.5-6 に , T00DR と T01DR レジスタの 16 ビット動作における読み書き動作を示
します。
図 13.5-6 T00DR と T01DR レジスタの 16 ビット動作におけるリードおよびライト動作
書込み
バッファ
T01DR
書込み
CM26-10123-1
読出し
バッファ
T00DR
レジスタ
書込み
データ
読出し
データ
T01DR
レジスタ
T00DR
書込み
T01DR
読出し
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T00DR
読出し
213
第 13 章 8/16 ビット複合タイマ
13.6
13.6
MB95200H/210H/220H Series
8/16 ビット複合タイマの割込み
8/16 ビット複合タイマは , 以下の割込みを発生します。それぞれの割込みには , 割
込み番号と割込みベクタが割り当てられます。
• タイマ 00 割込み
• タイマ 01 割込み
■ タイマ 00 割込み
表 13.6-1 に , タイマ 00 の割込みおよびそのソースを示します。
表 13.6-1 タイマ 00 割込み
項目
説明
割込み発生の条件 インターバルタイマ動作 PWC タイマ動作または
または PWM タイマ動作 インプットキャプチャ動
( 周期可変モード ) のと
作のときのオーバフロー
きの比較一致
割込みフラグ
T00CR1:IF
T00CR1:IF
割込み許可
T00CR1:IE と
T00CR0:IFE
T00CR1:IE と
T00CR0:IFE
PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出
T00CR1:IR
T00CR1:IE
■ タイマ 01 割込み
表 13.6-2 に , タイマ 01 の割込みおよびそのソースを示します。
表 13.6-2 タイマ 01 割込み
項目
説明
割込み発生の条件 インターバルタイマ動作
または PWM タイマ動作
( 周期可変モード ) のと
きの比較一致。16 ビット
動作モード時を除く。
214
PWC タイマ動作または
インプットキャプチャ
動作のときのオーバフ
ロー。16 ビット動作
モード時を除く。
割込みフラグ
T01CR1:IF
T01CR1:IF
割込み許可
T01CR1:IE と
T01CR0:IFE
T01CR1:IE と
T01CR0:IFE
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PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出。16 ビッ
ト動作モード時を除
く。
T01CR1:IR
T01CR1:IE
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第 13 章 8/16 ビット複合タイマ
13.6
MB95200H/210H/220H Series
■ 8/16 ビット複合タイマの割込みに関連するレジスタとベクタテーブルのアドレス
表 13.6-3 8/16 ビット複合タイマの割込みに関連する MB95200H シリーズの
レジスタとベクタテーブルのアドレス
割込み要因
割込み要求
番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
タイマ 00
IRQ5
レジスタ
ILR1
設定ビット
L05
上位
FFF0H
下位
FFF1H
タイマ 01
IRQ6
ILR1
L06
FFEEH
FFEFH
タイマ 10
IRQ22
ILR5
L022
FFCEH
FFCFH
タイマ 11
IRQ14
ILR3
L014
FFDEH
FFDFH
表 13.6-4 8/16 ビット複合タイマの割込みに関連する MB95210H/220H シリーズの
レジスタとベクタテーブルのアドレス
割込み要因
割込み要求
番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
タイマ 00
IRQ5
レジスタ
ILR1
設定ビット
L05
上位
FFF0H
下位
FFF1H
タイマ 01
IRQ6
ILR1
L06
FFEEH
FFEFH
全周辺機能における割込み要求番号 / ベクタテーブルのアドレスについては「付録
B 割込み要因のテーブル」に記載されています。
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215
第 13 章 8/16 ビット複合タイマ
13.7
13.7
MB95200H/210H/220H Series
インターバルタイマ機能 ( ワンショットモード ) の動作
説明
8/16 ビット複合タイマのインターバルタイマ機能 ( ワンショットモード ) の動作を
説明します。
■ インターバルタイマ機能 ( ワンショットモード ) の動作
インターバルタイマ機能 ( ワンショットモード ) として動作させるには , 図 13.7-1
のレジスタの設定が必要がです。
図 13.7-1 インターバルタイマ機能 ( ワンショットモード ) の設定
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
T00DR/T01DR
インターバル時間 ( カウンタコンペア値 ) の設定
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( ワンショットモード ) では , タイマ動作を許可 (T00CR0/
T00CR1:STA=1) すると, 選択されたカウントクロック信号の立上りエッジでカウン
タが "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ
00/01 データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力 (TMCR0:TO1/
TO0) が反転して , 割込みフラグ (T00CR1/T01CR1:IF) が "1" に , スタートビット
(T00CR0/T00CR1:STA) が "0" になり , カウント動作が停止します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作
開始時にコンパレータ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転
送されます。8/16 ビット複合タイマ 00/01 データレジスタに "00H" を書き込まない
でください。
図 13.7-2 に , 8 ビット動作でのインターバルタイマ機能の動作を示します。
216
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第 13 章 8/16 ビット複合タイマ
13.7
MB95200H/210H/220H Series
図 13.7-2 8 ビット動作のインターバルタイマ機能の動作
カウンタ値
FF H
80 H
00 H
時間
T00DR/T01DR値
(FFH)
タイマサイクル
T00DR/T01DR値変更(FFH→80H)*
プログラムにより
クリア
IF ビット
STA ビット
自動的にクリア
逆転
再起動
自動的にクリア 再起動
出力初期値の変更なし("0")に再動作する
タイマ出力端子
初期値"1"起動
*: T00DR/T01DRデータレジスタ値が動作中に変更された場合
, 新しい値が次のアクティブサイクルから使用されます。
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217
第 13 章 8/16 ビット複合タイマ
13.8
13.8
MB95200H/210H/220H Series
インターバルタイマ機能 ( 連続モード ) の動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( 連続モード ) の動作を説明します。
■ インターバルタイマ機能 ( 連続モード ) の設定
インターバルタイマ機能 ( 連続モード ) として動作させるには , レジスタを図 13.81 に示すように設定する必要があります。
図 13.8-1 インターバルタイマ機能 ( 連続モード ) の設定
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
T00DR/T01DR
インターバル時間 ( カウンタコンペア値 ) の設定
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
イ ン タ ー バ ル タ イ マ 機 能 ( 連 続 モ ー ド ) で は , タ イ マ 動 作 を 許 可 (T00CR0/
T00CR1:STA=1) すると, 選択されたカウントクロックの立上りエッジでカウンタが
"00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/
01 デ ー タ レ ジ ス タ (T00DR/T01DR) の 値 と 一 致 す る と , タ イ マ 出 力 ビ ッ ト
(TMCR0:TO0/TO1) が反転し , 割込みフラグ (T00CR1/T01CR1:IF) が "1" になり , カウ
ンタは "00H" に戻り再びカウント動作を開始します。この連続動作の結果 , タイマ
は方形波を出力します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作
を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内
部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。カウント動
作中は , 8/16 ビット複合タイマ 00/01 データレジスタには 00H を書き込まないでく
ださい。
タイマ動作を停止すると , タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持
します。
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第 13 章 8/16 ビット複合タイマ
13.8
MB95200H/210H/220H Series
図 13.8-2 インターバルタイマ機能 ( 連続モード ) 時の動作
コンペア値
コンペア値(E0H)
コンペア値(FFH)
コンペア値 (80H)
FFH
E0H
80H
00H
時間
T00DR/T01DR値変更(FFH→80H)*1
T00DR/T01DR値(E0H)
プログラムによる
クリア
IFビット
STAビット
起動
一致
一致
一致
一致
一致
カウンタクリア *2
タイマ出力端子
*1: T00DR/T01DRデータレジスタ値が動作中に変更された場合,新しい値が次のアクティブサイクルから使用されます。
*2: 動作中で一致が検出されるとカウンタはクリアされ,データレジスタの設定が比較データラッチにロードされます。
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第 13 章 8/16 ビット複合タイマ
13.9
13.9
MB95200H/210H/220H Series
インターバルタイマ機能 ( フリーランモード ) の
動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( フリーランモード ) の動作を説
明します。
■ インターバルタイマ機能 ( フリーランモード ) の動作
インターバルタイマ機能 ( フリーランモード ) として動作させるには , 図 13.9-1 のレ
ジスタの設定が必要です。
図 13.9-1 インターバルタイマ機能 ( フリーランモード ) の設定
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
T00DR/T01DR
インターバル時間 ( カウンタコンペア値 ) の設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
インターバルタイマ機能 ( フリーランモード ) では , タイマ動作を許可 (T00CR0/
T00CR1:STA=1) すると, 選択されたカウントクロック信号の立上りエッジでカウン
タが "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ
00/01 デ ー タ レ ジ ス タ (T00DR/T01DR) の 値 と 一 致 す る と , タ イ マ 出 力 ビ ッ ト
(TMCR0:TO0/TO1) が反転して割込みフラグ (T00CR1/T01CR1:IF) が"1"になります。
上記の設定でカウント動作を継続し , カウント値が "FFH" に達すると , カウンタは
再度 "00H" からカウント動作を継続します。この連続動作の結果 , タイマは方形波
を出力します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウンタがカ
ウント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コン
パレータ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/
16 ビット複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると , タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持
します。
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第 13 章 8/16 ビット複合タイマ
13.9
MB95200H/210H/220H Series
図 13.9-2 インターバルタイマ機能 ( フリーランモード ) の動作図
(E0H)
カウンタ値
FFH
E0H
80H
00H
時間
T00DR/T01DR値(E0H)
T00DR/T01DR値は変更されますが,比較データ用ラッチに転送されません。
プログラムによるクリア
IFビット
STAビット
起動
一致
一致
一致
一致
カウンタ値一致*
タイマ出力端子
*: 動作中で一致が検出されると,カウンタはクリアされず,データレジスタの設定は比較データラッチにリロードされます。
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第 13 章 8/16 ビット複合タイマ
13.10
13.10
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PWM タイマ機能 ( 周期固定モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期固定モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期固定モード ) の動作
PWM タイマ機能 ( 周期固定モード ) として動作させるには , 図 13.10-1 のレジスタ
の設定が必要です。
図 13.10-1 PWM タイマ機能 ( 周期固定モード ) の設定
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
1
STA
HO
IE
IR
BF
IF
SO
OE
❍
❍
×
×
×
×
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
T00DR/T01DR
"H" パルス幅 ( コンペア値 ) の設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変 PWM 信号
をタイマ出力端子 (TO00/TO01) から出力します。この周期は , 8 ビット動作モード
では "FFH", 16 ビット動作モードでは "FFFFH" に固定されます。選択したカウント
クロックにより時間が決定されます。"H" パルス幅は 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値により指定します。
この機能では割込みフラグ (T00CR1/T01CR1:IF) には影響しません。また , 各周期は
常に "H" パルス出力から始まるので , タイマ出力初期値設定ビット (T00CR1/
T01CR1:SO) は意味を持ちません。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウンタがカ
ウント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コン
パレータ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
タイマ動作を停止すると , タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持
します。
タイマ起動 (STA ビットに "1" を書き込む ) 直後の出力波形のでは , "H" パルスが ,
T00DR/T01DR レジスタの設定値よりも , 1 カウントクロック少なくなります。
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第 13 章 8/16 ビット複合タイマ
13.10
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図 13.10-2 PWM タイマ機能 ( 周期固定モード ) の動作
T00DR/T01DR レジスタ値 : "00H" (デューティ比 = 0%)
カウンタ値
PWM 波形
FFH00H
00H
"H"
"L"
T00DR/T01DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタ値
PWM 波形
00H
80H
FFH00H
"H"
"L"
T00DR/T01DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタ値
00H
FFH00H
"H"
PWM 波形
"L"
1カウント幅
(注意事項)　PWM機能が選択されているとき, タイマ出力端子はカウンタが停止した時点（T00CR0/T01CR0:STA=0）のレベルを維持します。
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223
第 13 章 8/16 ビット複合タイマ
13.11
13.11
MB95200H/210H/220H Series
PWM タイマ機能 ( 周期可変モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期可変モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期可変モード ) の動作
PWM タイマ機能 ( 周期可変モード ) として動作させるには , 図 13.11-1 のレジスタ
の設定が必要です。
図 13.11-1 PWM タイマ機能 ( 周期可変モード ) の設定
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
1
0
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
×
❍
❍
❍
❍
T00DR
"L" パルス幅 ( コンペア値 ) の設定
T01DR
PWM 波形 ( コンペア値 ) の周期を設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期可変モード ) では , タイマ 00 とタイマ 01 の両方を使用しま
す。任意の周期と任意のデューティとの PWM 信号がタイマ出力端子 (TO00) から
出力されます。8/16 ビット複合タイマ 01 データレジスタ (T01DR) で周期を指定し
, 8/16 ビット複合タイマ 00 データレジスタ (T00DR) で "L" パルス幅時間を指定しま
す。
この機能では , 2 つの 8 ビットカウンタを使用するため , 複合タイマは 16 ビットカ
ウンタを構成できません。
タイマ動作を許可 (T00CR1:STA=1 または T01CR1:STA=1 のいずれかの設定で可能
に ) すると , モードビット (TMCR0:MOD) は "0" になります。また , 最初の周期は常
に "L" パルス出力から始まるので , タイマ初期値設定ビット (T00CR1/T01CR1:SO)
は意味を持ちません。
割込みフラグ (T00CR1/T01CR1:IF) は , その割込みフラグに対応する 8 ビットカウン
タが , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値と一致した
ときに設定されます。
8/16 ビット複合タイマ 00/01 データレジスタの値はカウンタがカウント動作を開始
したとき , またはそれぞれのカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
"L" パルス幅の設定値が周期の設定値より大きい場合は "H" は出力されません。
カウントクロックの選択は , タイマ 00 とタイマ 01 の両方に対してそれぞれ行う必
要があります。この際 , 2 つのタイマに対し異なるカウントクロックを選択するこ
とを禁止します。
224
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CM26-10123-1
第 13 章 8/16 ビット複合タイマ
13.11
MB95200H/210H/220H Series
タイマ動作を停止したとき , タイマ出力ビット (TMCR0:TO0) は最後の出力値を保
持します。
動作中に 8/16 ビット複合タイマ 00/01 データレジスタを書き換えた場合 , 書き込ま
れたデータは同期一致が検出された次のサイクルより有効となります。
図 13.11-2 PWM タイマ機能 ( 周期可変モード ) の動作
T00DR レジスタ値 : "80H", and T01DR レジスタ値 : "80H" (デューティ比 = 0%)
(タイマ00値 >= タイマ01タイマ)
カウンタタイマ00値
カウンタタイマ01値
PWM 波形
00H
00H
"H"
80H,00H
80H,00H
80H,00H
80H,00H
"L"
T00DR レジスタ値 : "40H", and T01DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタタイマ00値
カウンタタイマ01値
PWM 波形
00H
00H
40H
00H
80H,00H
40H
00H
80H,00H
"H"
"L"
T00DR レジスタ値 : "00H", and T01DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタタイマ00値
カウンタタイマ01値
00H
FFH,00H
00H
00H
"H"
PWM 波形
"L"
CM26-10123-1
1カウント幅
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第 13 章 8/16 ビット複合タイマ
13.12
13.12
MB95200H/210H/220H Series
PWC タイマ機能の動作説明
8/16 ビット複合タイマの PWC タイマ機能の動作を説明します。
■ PWC タイマ機能の動作
PWC タイマ機能として動作させるには , 図 13.12-1 のレジスタの設定が必要です。
図 13.12-1 PWC タイマ機能の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
T00CR1/T01CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
❍
❍
❍
×
TMCR0
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
❍
❍
❍
❍
❍
❍
T00DR/T01DR
パルス幅測定値を保持
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
PWCタイマ機能を選択しているときには, 外部入力パルスの幅および周期を測定で
きます。カウント開始・終了のエッジはタイマ動作モード選択ビット (T00CR0/
T01CR0:F3, F2, F1, F0) により選択します。
この機能の動作では , 外部入力信号の指定されたカウント開始エッジを検出した直
後に , カウンタは "00H" からカウント動作を開始します。指定されたカウント終了
エッジを検出すると , カウント値が 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) に転送され , 割込みフラグ (T00CR1/T01CR1:IR) とバッファフルフ
ラグ (T00CR1/T01CR1:BF) を "1" にします。バッファフルフラグは , 8/16 ビット複
合タイマ 00/01 データレジスタ (T00DR/T01DR) が読み出されたとき , "0" になりま
す。
バッファフルフラグが "1" の場合 , 8/16 ビット複合タイマ 00/01 データレジスタは
データを保持します。この間に次のエッジが検出されても , カウント値は 8/16 ビッ
ト複合タイマ 00/01 データレジスタに転送されないので , 次の測定結果を喪失しま
す。
例外として , T00CR0/T01CR0 レジスタにおける F3 ∼ F0 ビットが 1001B に設定され
ているときは , BF ビットが "1" 状態でも "H" パルスの測定結果は 8/16 ビット複合
タイマ 00/01 データレジスタに転送されますが , 周期の測定結果は 8/16 ビット複合
タイマ 00/01 データレジスタに転送されません。したがって , 周期測定を行うため
には周期が終了する前に "H" パルス測定の結果を読み出す必要があります。また ,
"H" パルス測定の結果および周期測定の結果は , 次の "H" パルスが終了する前に読
み出さないと喪失します。
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CM26-10123-1
第 13 章 8/16 ビット複合タイマ
13.12
MB95200H/210H/220H Series
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフ
トウェアでカウントすることにより , カウンタの値を超えた時間を求めることがで
きます。すなわち , カウンタがオーバフローすると , 割込みフラグ (T00CR1/
T01CR1:IF) が "1" になりますので , この割込み処理ルーチンによりオーバフローの
回数をカウントします。また , オーバフローによりタイマ出力は反転します。タイマ
出力の初期値は , タイマ出力初期値ビット (T00CR1/T01CR1:SO) により設定できま
す。
タイマ動作を停止したとき , タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保
持します。
タイマ起動前 (STA ビットに "1" を書き込む前 ) に割込みが発生した場合は , 8/16
ビット複合タイマ00/01データレジスタ(T00DR/T01DR)の値を無効としてください。
図 13.12-2 PWC タイマの動作図 (H パルス幅測定例 )
"H" 幅
パルス入力
(PWC端子に波形入力)
FFH
カウンタ値
時間
STA ビット
カウンタ動作
プログラムによるクリア
IR ビット
BF ビット
カウンタから
T00DR/T01DRにデータ転送
CM26-10123-1
T00DR/T01DRデータレジスタ読出し
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227
第 13 章 8/16 ビット複合タイマ
13.13
13.13
MB95200H/210H/220H Series
インプットキャプチャ機能の動作説明
8/16 ビット複合タイマのインプットキャプチャ機能の動作を説明します。
■ インプットキャプチャ機能の動作
インプットキャプチャ機能として動作させるには, 図 13.13-1のレジスタの設定が必
要です。
図 13.13-1 インプットキャプチャ機能の設定
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
×
×
❍
❍
❍
❍
❍
❍
T00DR/T01DR
パルス幅測定値を保持
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
インプットキャプチャ機能が選択されると , 外部信号入力のエッジ検出の直後に ,
カウンタの値を , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に格
納します。検出するエッジは , タイマ動作モード設定ビット (T00CR0/T01CR0:F3,
F2, F1, F0) により選択します。
この機能には , フリーランモードとクリアモードがあり , タイマ動作モード設定に
より選択します。
クリアモードでは , カウンタは "00H" からカウント動作を開始します。エッジを検
出すると , カウンタの値を 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) に転送して割込みフラグ (T00CR1/T01CR1:IR) が "1" になり , 再び "00H" か
らカウント動作を開始します。
フリーランモードでは , エッジが検出されると , カウンタの値を 8/16 ビット複合タ
イマ 00/01 データレジスタ (T00DR/T01DR) に転送して , 割込みフラグ (T00CR1/
T01CR1:IR) が "1" になります。この場合には , カウンタはクリアされることなく ,
そのままカウント動作を継続します。
この機能は , バッファフルフラグ (T00CR1/T01CR1:BF) に影響を与えません。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフ
トウェアでカウントすることにより , カウンタの値を超えた時間を求めることがで
きます。すなわち , カウンタがオーバフローすると , 割込みフラグ (T00CR1/
T01CR1:IF) が "1" になりますので , この割込み処理ルーチンによりオーバフローの
回数をカウントします。また , オーバフローによりタイマ出力は反転します。タイ
マ出力の初期値は , タイマ出力初期値ビット (T00CR1/T01CR1:SO) により設定でき
ます。
228
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第 13 章 8/16 ビット複合タイマ
13.13
MB95200H/210H/220H Series
タイマ起動前 (STA ビットに "1" を書き込む前 ) に割込みが発生した場合は , 8/16
ビット複合タイマ00/01データレジスタ(T00DR/T01DR)の値を無効としてください。
図 13.13-2 インプットキャプチャ機能動作図
FFH
BFH
9FH
7FH
3FH
T00DR/T01DRの
キャプチャ値
BFH
キャプチャ立下りエッジ
3FH
キャプチャ
立下りエッジ
外部入力
カウンタクリアモード
CM26-10123-1
7FH
キャプチャ立上りエッジ
9FH
キャプチャ
立上りエッジ
カウンタフリーランモード
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229
第 13 章 8/16 ビット複合タイマ
13.14
13.14
MB95200H/210H/220H Series
ノイズフィルタの動作説明
8/16 ビット複合タイマのノイズフィルタの動作を説明します。
インプットキャプチャ機能または PWC タイマ機能が選択されているときには , 外
部入力端子 (EC0/EC1) からの信号のノイズをノイズフィルタにより除去できます。
TMCR0 レジスタのビット (TMCR0:FE11, FE10, FE01, FE00) を設定することにより
"H" パルスノイズ除去 , "L" パルスノイズ除去または "H/L" パルスノイズ除去から選
択できます。除去できる最大のパルス幅は 3 マシンクロック周期です。ノイズフィ
ルタ機能が作動中の場合 , 信号入力に 4 マシンクロック周期の遅れが発生します。
図 13.14-1 ノイズフィルタの動作
サンプリング
フィルタクロック
外部入力信号
出力フィルタ
"H" ノイズ
出力フィルタ
"L" ノイズ
出力フィルタ
"H"/"L" ノイズ
230
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CM26-10123-1
第 13 章 8/16 ビット複合タイマ
13.15
MB95200H/210H/220H Series
13.15
動作中の各モードでの状態
8/16 ビット複合タイマの動作中に , マイコンの時計モード , ストップモードへの移
行があったとき , または一時停止 (T00CR1/T01CR1:HO=1) の要求があったときの動
作を説明します。
■ インターバルタイマ機能 , インプットキャプチャ機能または PWC 機能が選択され
た場合
マイコンがストップモードまたは時計モードに移行すると , カウンタは値を保持し
て動作を停止します。ストップモードまたは時計モードが割込みによって解除され
ると , カウンタは保持した値から動作を再開します。このため , 初回のインターバ
ル時間や初期外部クロックのカウント数は正しい値ではありません。マイコンがス
トップモードまたは時計モードから解除された後には , 必ずカウンタ値を初期化し
てください。
図 13.15-1 に , 8/16 ビット複合タイマの動作中に , マイコンが時計モード , ストップ
モードへ移行したとき , または一時停止に移行したときのカウンタ値の変化を示し
ます。
図 13.15-1 スタンバイモードまたは一時停止時のカウンタの動作 (PWM タイマ機能以外 )
T00DR/T01DR データレジスタ値 (FFH)
カウンタ値
FFH
80H
00H
タイマサイクル
時間
要求終了
HO 要求
HO 要求終了
発振安定待ち遅延時間
ストップモード(不確定）からの
起動後のインターバル時間
IF ビット
プログラムに
よるクリア
STA ビット
動作停止
動作履歴
動作再起動
HOビット
IE ビット
スリープモード
SLP ビット
(STBCレジスタ)
割込みによるスリープモードからの起動
外部割込みによるストップモードからの起動
STP ビット
(STBCレジスタ)
ストップモード
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第 13 章 8/16 ビット複合タイマ
13.15
MB95200H/210H/220H Series
図 13.15-2 スタンバイモードおよび一時停止時のカウンタの動作 (PWM タイマ機能のとき )
カウンタ値
(FFH)
FFH
00H
時間
発振安定待ち遅延時間
T00DR/T01DR値 (FFH)
STA ビット
*
PWMタイマ出力端子
SLP ビット
(STBC レジスタ)
スリープモード
停止前のレベルを維持
一時停止前のレベルを維持
外部割込みによるストップモードからの起動
割込みによるスリープモードからの起動
STP ビット
(STBC レジスタ)
HO ビット
*: PWMタイマ出力はストップモードへの移行前の値を維持します。
232
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CM26-10123-1
MB95200H/210H/220H Series
13.16
第 13 章 8/16 ビット複合タイマ
13.16
8/16 ビット複合タイマの使用上の注意
8/16 ビット複合タイマの使用に関する注意事項を示します。
■ 8/16 ビット複合タイマの使用上の注意
タイマ動作モード選択ビット(T00CR0/T01CR0:F3, F2, F1, F0)によりタイマ機能を変
更する場合は , あらかじめタイマ動作を停止 (T00CR1/T01CR1:STA=0) してから , 割込
みフラグ (T00CR1/T01CR1:IF, IR), 割込み許可ビット (T00CR1/T01CR1:IE,T00CR0/
T01CR0:IFE) およびバッファフルフラグ (T00CR1/T01CR1:BF) をクリアしてくださ
い。
PWC 機能またはインプットキャプチャ機能の動作では , タイマ起動前 (STA=0) で
あっても割込みが発生する場合があります。したがって , タイマ起動前に 8/16 ビッ
ト複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は無効としてください。
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233
第 13 章 8/16 ビット複合タイマ
13.16
234
MB95200H/210H/220H Series
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CM26-10123-1
第 14 章
ワイルドレジスタ機能
ワイルドレジスタの機能と動作について説明します。
14.1 ワイルドレジスタ機能の概要
14.2 ワイルドレジスタ機能の構成
14.3 ワイルドレジスタ機能のレジスタ
14.4 ワイルドレジスタ機能の動作説明
14.5 一般的なハードウェア接続例
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235
第 14 章 ワイルドレジスタ機能
14.1
14.1
MB95200H/210H/220H Series
ワイルドレジスタ機能の概要
ワイルドレジスタ機能を使うことで , 内蔵レジスタに設定したアドレスと修正デー
タで , プログラムのバグにパッチをあてることができます。
ワイルドレジスタの機能について説明します。
■ ワイルドレジスタ機能
ワイルドレジスタは , 3 本のワイルドレジスタデータ設定レジスタ , 3 本のワイルド
レジスタアドレス設定レジスタ , 1 バイトのアドレス比較許可レジスタおよび 1 バ
イトのワイルドレジスタデータテスト設定レジスタから構成されます。これらのレ
ジスタに修正したいアドレスとデータを設定すると, ROMデータはレジスタに設定
した修正データに置き換えることができます。最大 3 つの異なるアドレスのデータ
を修正できます。
ワイルドレジスタの機能を使用して , マスク生成後にプログラムのデバッグをする
ことと , プログラムの不良箇所にパッチをあてることができます。
236
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CM26-10123-1
第 14 章 ワイルドレジスタ機能
14.2
MB95200H/210H/220H Series
ワイルドレジスタ機能の構成
14.2
ワイルドレジスタのブロックダイヤグラムを示します。ワイルドレジスタは , 以下の
ブロックで構成されます。
• メモリ領域部
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
ワイルドレジスタアドレス比較許可レジスタ (WREN)
ワイルドレジスタデータテスト設定レジスタ (WROR)
• 制御回路部
■ ワイルドレジスタ機能のブロックダイヤグラム
図 14.2-1 ワイルドレジスタ機能のブロックダイヤグラム
ワイルドレジスタ機能
制御回路部
アクセス制御回路
デコーダと
ロジック制御回路
アドレス
比較回路
メモリ領域部
内 部 バス
ワイルドレジスタ
アドレス設定レジスタ
(WRAR)
アクセス
制御回路
ワイルドレジスタ
データ設定レジスタ
(WRDR）
ワイルドレジスタ
アドレス比較許可レジスタ
(WREN)
●
●
●
ワイルドレジスタ
データテスト設定レジスタ
(WROR)
メモリ空間
CM26-10123-1
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237
第 14 章 ワイルドレジスタ機能
14.2
MB95200H/210H/220H Series
● メモリ領域部
メモリ領域部は, ワイルドレジスタデータ設定レジスタ(WRDR), ワイルドレジスタ
アドレス設定レジスタ (WRAR), ワイルドレジスタアドレス比較許可レジスタ
(WREN) およびワイルドレジスタデータテスト設定レジスタ (WROR) より構成され
ています。ワイルドレジスタ機能を使用して , 置き換えたいアドレスおよびデータ
を設定します。ワイルドレジスタアドレス比較許可レジスタ (WREN) は , ワイルド
レジスタデータ設定レジスタ(WRDR)に対応するワイルドレジスタ機能を許可にし
ます。また , ワイルドレジスタデータテスト設定レジスタ (WROR) は , ワイルドレ
ジスタデータ設定レジスタ (WRDR) に対応する通常読出し機能を有効にします。
● 制御回路部
この回路は , ワイルドレジスタアドレス設定レジスタ (WRAR) に設定されているア
ドレスと実際のアドレスデータとを比較します。一致している場合には , 制御回路
部は , ワイルドレジスタデータ設定レジスタ (WRDR) からデータバスへデータを出
力します。制御回路部は , ワイルドレジスタアドレス比較許可レジスタ (WREN) に
より動作を制御する回路です。
238
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CM26-10123-1
第 14 章 ワイルドレジスタ機能
14.3
MB95200H/210H/220H Series
ワイルドレジスタ機能のレジスタ
14.3
ワイルドレジスタ機能のレジスタには , ワイルドレジスタデータ設定レジスタ
(WRDR), ワイルドレジスタアドレス設定レジスタ (WRAR), ワイルドレジスタアド
レス比較許可レジスタ (WREN) およびワイルドレジスタデータテスト設定レジスタ
(WROR) があります。
■ ワイルドレジスタ関連のレジスタ
図 14.3-1 ワイルドレジスタ関連のレジスタ
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
bit7
bit6
bit5
bit4
アドレス
RD7
RD6
RD5
RD4
0F82 H WRDR0
0F85H
0F88H
WRDR1
WRDR2
R/W
R/W
R/W
R/W
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
bit15 bit14 bit13 bit12
アドレス
0F80H, 0F81H WRAR0
RA15 RA14 RA13 RA12
0F83H, 0F84H WRAR1
R/W
R/W
R/W
R/W
0F86H, 0F87H WRAR2
bit7
bit6,
bit5
bit4
RA7
RA6
RA5
RA4
R/W
R/W
R/W
R/W
bit3
RD3
bit2
RD2
bit1
RD1
bit0
RD0
R/W
R/W
R/W
R/W
bit11
RA11
R/W
bit3
RA3
R/W
bit10
RA10
R/W
bit2
RA2
R/W
bit9
RA9
R/W
bit1
RA1
R/W
bit8
RA8
R/W
bit0
RA0
R/W
初期値
00000000B
bit3
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
ワイルドレジスタアドレス比較許可レジスタ (WREN)
bit7
bit6
bit5
bit4
アドレス
0076H WREN
予約
予約
R0/WX R0/WX R0/W0 R0/W0
予約
R0/W0
ワイルドレジスタデータテスト設定レジスタ (WROR)
bit7
bit6
bit5
bit4
アドレス
0077H WROR
予約
予約
R0/WX R0/WX R0/W0 R0/W0
予約
R0/W0
R/W:
R0/WX:
R0/W0:
-:
bit3
初期値
00000000B
初期値
00000000B
bit2
bit1
bit0
初期値
DRR2 DRR1 DRR0 00000000B
R/W
R/W
R/W
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
予約ビット ( 読出し値は "0" です。書込み値は "0" です。)
未定義
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
239
第 14 章 ワイルドレジスタ機能
14.3
MB95200H/210H/220H Series
■ ワイルドレジスタ番号
ワイルドレジスタ番号は , 各ワイルドレジスタアドレス設定レジスタ (WRAR) およ
び各ワイルドレジスタデータ設定レジスタ (WRDR) に割当てられます。
表 14.3-1 ワイルドレジスタアドレス設定レジスタおよびワイルドレジスタデータ設定レジスタに
対応するワイルドレジスタ番号
ワイルドレジスタ番号
ワイルドレジスタアドレス
設定レジスタ (WRAR)
ワイルドレジスタデータ
設定レジスタ (WRDR)
0
WRAR0
WRDR0
240
1
WRAR1
WRDR1
2
WRAR2
WRDR2
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CM26-10123-1
第 14 章 ワイルドレジスタ機能
14.3
MB95200H/210H/220H Series
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼
WRDR2)
14.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) は , ワイルドレジスタ
機能により修正するデータを指定します。
■ ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
図 14.3-2 ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
WRDR0
アドレス
0F82H
WRDR1
アドレス
0F85H
WRDR2
アドレス
0F88H
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
R/W: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
表 14.3-2 ワイルドレジスタデータ設定レジスタにおけるビットの機能
ビット名
bit7 ∼
bit0
RD7 ∼ RD0
ワイルドレジスタ
データ設定ビット
CM26-10123-1
機能
これらのビットはワイルドレジスタ機能により修正されるデータを指定しま
す。
• これらのビットを使い , ワイルドレジスタアドレス設定レジスタ (WRAR)
で割り当てられたアドレスで修正データを設定します。それぞれのワイル
ドレジスタ番号に対応したアドレスにてデータが許可になります。
• これらのビットの読出しは , ワイルドレジスタデータテスト設定レジスタ
(WROR) で対応するデータテスト設定ビットを "1" に設定した場合のみ許
可となります。
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241
第 14 章 ワイルドレジスタ機能
14.3
MB95200H/210H/220H Series
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼
WRAR2)
14.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) は , ワイルドレジス
タ機能により修正するアドレスを設定します。
■ ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
図 14.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
WRAR0
アドレス
0F80H
アドレス
0F81H
WRAR1
アドレス
0F83H
アドレス
0F84H
WRAR2
アドレス
0F86H
アドレス
0F87H
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
R/W: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
表 14.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR) の各ビットの機能
ビット名
bit15 ∼
bit0
242
RA15 ∼ RA0
ワイルドレジスタア
ドレス設定ビット
機能
ワイルドレジスタ機能により修正するアドレスを設定します。
アドレスは , ワイルドレジスタアドレス設定レジスタに対応するワイルドレ
ジスタ番号に従って設定されます。
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CM26-10123-1
第 14 章 ワイルドレジスタ機能
14.3
MB95200H/210H/220H Series
ワイルドレジスタアドレス比較許可レジスタ
(WREN)
14.3.3
ワイルドレジスタアドレス比較許可レジスタ (WREN) は , それぞれのワイルドレジ
スタ番号に対応して , ワイルドレジスタ機能の動作を許可 / 禁止します。
■ ワイルドレジスタアドレス比較許可レジスタ (WREN)
図 14.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN)
アドレス
0076H
R0/WX
R0/W0
R/W
-
bit7
bit6
bit5
bit4
bit3
予約
予約
予約
R0/WX R0/WX R0/W0 R0/W0 R0/W0
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
: 未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
: 予約ビット ( 書込み値は "0"。読出し値は "0" となります。)
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: 未定義
表 14.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN) におけるビットの機能
ビット名
機能
未定義ビット
未定義ビットです。
• 読出し時の値は "0" です。
• これらのビットに値を書き込んでも動作に影響はありません。
bit5 ∼
bit3
予約ビット
予約ビットです。
• 読出し時の値は "0" です。
• これらのビットは常に "0" を設定してください。
bit2 ∼
bit0
EN2, EN1, EN0:
ワイルドレジスタア
ドレス比較許可ビッ
ト
ワイルドレジスタの動作を許可 / 禁止にします。
• EN0 はワイルドレジスタ番号 0 に対応します。
• EN1 はワイルドレジスタ番号 1 に対応します。
• EN2 はワイルドレジスタ番号 2 に対応します。
"0" に設定する場合 : ワイルドレジスタ機能の動作を禁止にします。
"1" に設定する場合 : ワイルドレジスタ機能の動作を許可にします。
bit7, bit6
CM26-10123-1
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243
第 14 章 ワイルドレジスタ機能
14.3
MB95200H/210H/220H Series
ワイルドレジスタデータテスト設定レジスタ
(WROR)
14.3.4
ワイルドレジスタデータテスト設定レジスタ (WROR) は , 対応するワイルドレジス
タデータ設定レジスタ (WRDR0 ∼ WRDR2) より読出しデータを許可 / 禁止します。
■ ワイルドレジスタデータテスト設定レジスタ (WROR)
図 14.3-5 ワイルドレジスタデータテスト設定レジスタ (WROR)
アドレス
0077H
R0/WX
R0/W0
R/W
-
bit7
bit6
bit5
bit4
bit3
予約
予約
予約
R0/WX R0/WX R0/W0 R0/W0 R0/W0
bit2
DRR2
R/W
bit1
DRR1
R/W
bit0
DRR0
R/W
初期値
00000000B
: 未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
: 予約ビット ( 書込み値は "0", 読出し値は "0" となります。)
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: 未定義
表 14.3-5 ワイルドレジスタデータテスト設定レジスタにおけるビットの機能
ビット名
bit7, bit6
Bit5 ∼
bit3
bit2 ∼
bit0
244
機能
未定義ビット
未定義ビットです。
• 読出し時の値は "0" です。
• これらのビットに値を書き込んでも動作に影響はありません。
予約ビット
予約ビットです。
• 読出し時の値は "0" です。
• これらのビットは常に "0" を設定してください。
DRR2, DRR1, DRR0:
ワイルドレジスタ
データテスト設定
ビット
対応するワイルドレジスタデータ設定レジスタの読出しを許可 / 禁止にしま
す。
• DRR0 は , ワイルドレジスタデータ設定レジスタ (WRDR0) からの読出しを
許可 / 禁止にします。
• DRR1 は , ワイルドレジスタデータ設定レジスタ (WRDR1) からの読出しを
許可 / 禁止にします。
• DRR2 は , ワイルドレジスタデータ設定レジスタ (WRDR2) からの読出しを
許可 / 禁止にします。
"0" に設定する場合 : 読出しを禁止にします。
"1" に設定する場合 : 読出しを許可にします。
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第 14 章 ワイルドレジスタ機能
14.4
MB95200H/210H/220H Series
14.4
ワイルドレジスタ機能の動作説明
ワイルドレジスタの設定順序について説明します。
■ ワイルドレジスタ機能の設定順序
ワイルドレジスタ機能を使用する前に , ユーザプログラム内にある , 外部メモリ ( 例
えば , E2PROM や FRAM) からワイルドレジスタに設定する値を読み出すプログラ
ムを準備する必要があります。以下に , ワイルドレジスタの設定方法を示します。
本節では , 外部メモリとデバイス間の通信方法については説明しません。
• ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) に , 変更する内蔵の
ROM コードのアドレスを書き込みます。
• アドレスが書き込まれたワイルドレジスタアドレス設定レジスタに対応するワイ
ルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) に , 新しいコードを書き込み
ます。
• ワイルドレジスタアドレス比較許可レジスタ (WREN) のワイルドレジスタ番号に対
応する EN ビットに , "1" を書き込み , ワイルドレジスタ機能を許可にします。
表 14.4-1 は , ワイルドレジスタ機能のレジスタの設定順序を示します。
表 14.4-1 ワイルドレジスタ機能のレジスタの設定手順
ステップ
動作
動作例
1
変更する内蔵コードがアドレス F011 H にあり , 変
ある一定の通信方法を通じて , 外部周辺機
更するデータが B5 H にある場合 , 変更する内蔵
能より , 置換データを読み出します。
ROM コードは 3 つになります。
2
置換アドレスをワイルドレジスタアドレ
ワイルドレジスタアドレス設定レジスタ
ス設定レジスタ (WRAR0 ∼ WRAR2) へ書 (WRAR0 = F011 H , WRAR1 = ..., WRAR2 = ...) を設
込みます。
定します。
3
ワイルドレジスタデータ設定レジスタ
(WRDR0 ∼ WRDR2) に新しい ROM コー
ドを書き込みます ( 内蔵 ROM コードを置
き換えます )。
4
ワイルドレジスタアドレス比較許可レジ
スタ (WREN) の EN ビットを許可にしま
す。
ワイルドレジスタデータ設定レジスタ
(WRDR0 = B5 H , WRDR1 = ..., WRDR2 =... ) を設定
します。
ワイルドレジスタ番号 0 のワイルドレジスタ機能を
許可するには , アドレス比較許可レジスタ (WREN)
の bit0 に "1" を設定します。もし , アドレスがワイ
ルドレジスタアドレス設定レジスタ (WRAR) に設
定されている値と一致すれば , ワイルドレジスタ
データ設定レジスタ (WRDR) の値は , 内蔵 ROM
コードに置き換えられます。複数の内蔵 ROM コー
ドを置き換える際は , それぞれの内蔵 ROM コード
に対応するワイルドレジスタアドレス比較許可レジ
スタ (WREN) の EN ビットを許可してください。
■ ワイルドレジスタ機能適用アドレス
ワイルドレジスタ機能が適用できるアドレス空間は , "0078 H " を除くすべての空間で
す。
アドレス"0078 H "はレジスタバンクポインタおよびダイレクトバンクポインタのミ
ラーアドレスとなっているため , このアドレスにパッチをあてることはできませ
ん。
CM26-10123-1
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245
第 14 章 ワイルドレジスタ機能
14.5
14.5
MB95200H/210H/220H Series
一般的なハードウェア接続例
以下に , ワイルドレジスタ機能を使用するときのハードウェア間の一般的な接続に
ついて示します。
■ ハードウェア接続例
図 14.5-1 一般的なハードウェア接続例
E2PROM
（修正プログラム格納）
SO
SI
SCK
246
SIN
SOT
SCK
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第 15 章
外部割込み回路
外部割込み回路の機能と動作について説明します。
15.1 外部割込み回路の概要
15.2 外部割込み回路の構成
15.3 外部割込み回路のチャネル
15.4 外部割込み回路の端子
15.5 外部割込み回路のレジスタ
15.6 外部割込み回路の割込み
15.7 外部割込み回路の動作説明と設定手順例
15.8 外部割込み回路使用上の注意
15.9 外部割込み回路のサンプルプログラム
CM26-10123-1
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247
第 15 章 外部割込み回路
15.1
15.1
MB95200H/210H/220H Series
外部割込み回路の概要
外部割込み回路は , 外部割込み端子に入力された信号のエッジを検出し , 割込みコン
トローラへ割込み要求を出力します。
■ 外部割込み回路の機能
外部割込み回路は , 外部割込み端子に入力された信号の任意のエッジを検出し , 割
込みコントローラに対して割込み要求を発生する機能があります。この割込み要求
によって , マイクロコントローラをスタンバイモードより復帰を行い , 通常の動作
状態に戻すことができます。そのため , デバイスの動作モードは , 外部割込み端子
に信号が入力されたときに変更可能となります。
248
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
第 15 章 外部割込み回路
15.2
MB95200H/210H/220H Series
15.2
外部割込み回路の構成
外部割込み回路は , 以下のブロックで構成されています。
• エッジ検出回路
• 外部割込み制御レジスタ
■ 外部割込み回路のブロックダイヤグラム
図 15.2-1 に , 外部割込み回路のブロックダイヤグラムを示します。
図 15.2-1 外部割込み回路のブロックダイヤグラム
端子
INT00
エッジ検出回路 1
10
01
11
EIR1
SL11
SL10
11
EIE1
EIR0
SL01
SL00
EIE0
内部データバス
外部割込み制御
レジスタ（EIC)
セレクタ
01
端子
INT01
セレクタ
10
エッジ検出回路 0
割込み要求0
割込み要求1
● エッジ検出回路
外部割込み回路端子 (INT) への信号入時に検出されたエッジの極性が , 割込み制御
レジスタ (EIC) で選択されているエッジの極性と一致すると , 対応する外部割込み
要求フラグビット (EIR) は "1" に設定されます。
● 外部割込み制御レジスタ (EIC)
このレジスタは , エッジの選択 , 割込み要求の許可または禁止 , 割込み要求の確認な
どを行うために使用します。
CM26-10123-1
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249
第 15 章 外部割込み回路
15.3
15.3
MB95200H/210H/220H Series
外部割込み回路のチャネル
外部割込み回路のチャネルについて説明します。
■ 外部割込み回路のチャネル
MB95200H/220H シリーズには , 外部割込み回路を 3 ユニット搭載しています。
表 15.3-1 に外部割込み回路の端子 , 表 15.3-2 にそのレジスタを示します。
表 15.3-1 外部割込み回路の端子
ユニット
1
2
3
端子名
INT02
端子機能
外部割込み入力 ch.2
INT03
外部割込み入力 ch.3
INT04
外部割込み入力 ch.4
INT05
外部割込み入力 ch.5
INT06
外部割込み入力 ch.6
INT07
外部割込み入力 ch.7
表 15.3-2 外部割込み回路のレジスタ
ユニット
レジスタ名
1
EIC10
2
EIC20
3
EIC30
対応するレジスタ ( 本マニュアルにおける名称 )
EIC: 外部割込み制御レジスタ
MB95210H シリーズには , 外部割込み回路を 2 ユニット搭載しています。
表 15.3-3 に外部割込み回路の端子 , 表 15.3-4 にそのレジスタを示します。
表 15.3-3 外部割込み回路の端子
ユニット
2
端子名
INT04
外部割込み入力 ch.4
端子機能
3
INT06
外部割込み入力 ch.6
表 15.3-4 外部割込み回路のレジスタ
ユニット
レジスタ名
2
EIC20
3
EIC30
対応するレジスタ ( 本マニュアルにおける名称 )
EIC: 外部割込み制御レジスタ
以下の節では , 外部割込み回路のユニット 1 の詳細のみを , 説明します。
外部割込み回路の他のユニットについては , ユニット 1 の詳細と同じです。
250
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CM26-10123-1
MB95200H/210H/220H Series
15.4
第 15 章 外部割込み回路
15.4
外部割込み回路の端子
外部割込み回路に関連する端子および端子のブロックダイヤグラムを示します。
■ 外部割込み回路に関連する端子
MB95200H/220H シリーズでは , 外部割込み回路に関連する端子は , INT02 ∼ INT07
となります。
● INT02 ∼ INT07 の端子
これらの端子は , 外部割込み入力端子および汎用 I/O ポートとしての機能を兼用し
ています。
INT02 ∼ INT07:INT02 ∼ INT07 の端子は , ポート方向レジスタ (DDR) によって対応
する端子を入力ポートに設定し , 外部割込み制御レジスタ (EIC) に
よって対応する外部割込み入力を許可すると , 外部割込み入力端子
(INT02 ∼ INT07) として機能します。
端子が入力ポートとして設定されている場合 , その端子の状態は , 常
にポートデータレジスタ (PDR) から読み出すことができます。ただ
し , リードモディファイライト (RMW) 系命令では , PDR の値が読み
出されます。
■ 外部割込み回路に関連する端子
MB95210H シリーズでは , 外部割込み回路に関連する端子は , INT04, INT06 となり
ます。
● INT04, INT06 の端子
これらの端子は , 外部割込み入力および汎用 I/O ポートとしての機能を兼用してい
ます。
INT04, INT06: INT04 または INT06 端子は , ポート方向レジスタ (DDR) によって対
応する端子を入力ポートに設定し , 外部割込み制御レジスタ (EIC) に
よって対応する外部割込み入力を許可すると , 外部割込み入力端子
(INT04 または INT06) として機能します。
端子が入力ポートとして設定されている場合 , その端子の状態は , 常
にポートデータレジスタ (PDR) から読み出すことができます。ただ
し , リードモディファイライト (RMW) 系命令では PDR の値が読み
出されます。
CM26-10123-1
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251
第 15 章 外部割込み回路
15.4
MB95200H/210H/220H Series
■ 外部割込み回路に関連する端子のブロックダイヤグラム
図 15.4-1 外部割込み回路に関連する端子 INT02, INT03, INT05 (P02/INT02/AN02/SCK,
P03/INT03/AN03/SOT, P05/INT05/AN05/TO00/HCLK2) のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
(INT02,INT03,INT05)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
252
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第 15 章 外部割込み回路
15.4
MB95200H/210H/220H Series
図 15.4-2 外部割込み回路に関連する端子 INT04 (P04/INT04/AN04/SIN /HCLK1/EC0) の
ブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可(INT04)
ヒステリシス
プルアップ
0
1
PDRリード
CMOS
端子
PDR
PDRライト
ビット操作命令を実行するとき
DDRリード
DDR
内部バス
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
ILSRリード
ILSR
ILSRライト
図 15.4-3 外部割込み回路に関連する端子 INT06 (P06/INT06/TO01) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可(INT06)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令を実行するとき
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
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253
第 15 章 外部割込み回路
15.4
MB95200H/210H/220H Series
図 15.4-4 外部割込み回路に関連する端子 INT07 (P07/INT07) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可(INT07)
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令を実行するとき
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
254
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15.5
第 15 章 外部割込み回路
15.5
外部割込み回路のレジスタ
外部割込み回路のレジスタについて説明します。
■ 外部割込み回路のレジスタ
図 15.5-1 に , 外部割込み回路のレジスタを示します。
図 15.5-1 外部割込み回路のレジスタ
外部割込み制御レジスタ (EIC)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
初期値
0049H EIC10
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
初期値
004AH EIC20
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
初期値
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
004BH EIC30
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
R/W:
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R(RM1), W: リード / ライト可能可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
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255
第 15 章 外部割込み回路
15.5
15.5.1
MB95200H/210H/220H Series
外部割込み制御レジスタ (EIC10)
外部割込み制御レジスタ (EIC10) は , 外部割込み入力に対するエッジ極性の選択と ,
割込みを制御します
■ 外部割込み制御レジスタ (EIC10)
図 15.5-2 外部割込み制御レジスタ (EIC10)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0049 H EIC10
004A H EIC20
004B H EIC30
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
R(RM1),W R/W
R/W
R/W R(RM1),W R/W
R/W
R/W
EIE0
0
1
SL01
0
0
1
1
割込み要求許可ビット0
割込み要求出力の禁止
割込み要求出力の許可
SL00
0
1
0
1
エッジ極性選択ビット0
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
外部割込み要求フラグビット0
書込み時
読出し時
EIR0
0
指定エッジが入力されていない
このビットのクリア
1
指定エッジが入力された
影響なし,ほかへの影響なし
EIE1
0
1
SL11
0
0
1
1
EIR1
割込み要求許可ビット1
割込み要求出力の禁止
割込み要求出力の許可
SL10
0
1
0
1
エッジ極性選択ビット1
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
外部割込み要求フラグビット1
読出し時
書込み時
0
指定エッジが入力されていない
このビットのクリア
1
指定エッジが入力された
影響なし,ほかへの影響なし
R/W
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では,"1"が読み出されます。)
: 初期値
256
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第 15 章 外部割込み回路
15.5
MB95200H/210H/220H Series
表 15.5-1 外部割込み制御レジスタ (EIC10) の各ビットの機能
ビット名
bit7
機能
このフラグは , エッジ極性選択ビット (SL11, SL10) により選択されている
エッジが , 外部割込み端子 INT03 に入力された場合に "1" となります。
・このビットと割込み要求許可ビット 1(EIE1) が "1" になったとき , 割込み要
EIR1:
求が出力されます。
外部割込み要求フラ
・"0" に設定すると , このビットはクリアされます。"1" に設定しても動作に影
グビット 1
響はありません。
・リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,
"1" となります。
SL11, SL10:
エッジ極性選択
ビット 1
外部割込み端子 INT03 に入力されるパルス割込み要因となるエッジの極性を
選択するビットです。
・これらのビットが "00B" のとき , エッジ検出は実行されず , 割込み要求は発
生しません。
・これらのビットが "01B" のとき , 立上りエッジが検出されます。"10B" の場
合には , 立下りエッジが検出されます。"11B" の場合には , 両方のエッジが検
出されます。
bit4
EIE1:
割込み要求許可
ビット 1
このビットは , 割込みコントローラへの割込み要求の出力を許可または禁止
するために使用します。このビットと外部割込み要求フラグビット 1(EIR1)
が "1" のとき , 割込み要求が出力されます。
・外部割込み端子を使用する場合は , ポート方向レジスタ (DDR) の対応する
ビットに "0" を書き込み , その端子を入力ポートとして設定してください。
・外部割込み端子の状態は , 割込み要求許可ビットの状態にかかわらず , ポー
トデータレジスタから直接読み出すことができます。
bit3
このフラグは , エッジ極性選択ビット (SL01, SL00) により選択されている
エッジが , 外部割込み端子 INT02 に入力された場合に "1" となります。
・このビットと割込み要求許可ビット 0(EIE0) が "1" になったとき , 割込み要
EIR0:
求が出力されます。
外部割込み要求フラ
・"0" に設定すると , このビットはクリアされます。"1" を書き込んでも動作に
グビット 0
影響はありません。
・リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,
"1" が読み出されます。
bit6,
bit5
bit2,
bit1
bit0
SL01, SL00:
エッジ極性選択
ビット 0
外部割込み端子 INT02 に入力されるパルス割込み要因となるエッジの極性を
選択するビットです。
・これらのビットが "00B" のとき , エッジ検出は実行されず , 割込み要求は発
生しません。
・これらのビットが "01B" の場合 , 立上りエッジが検出されます。"10B" の場
合には , 立下りエッジが検出されます。"11B" の場合には , 両方のエッジが検
出されます。
EIE0:
割込み要求許可
ビット 0
このビットは , 割込みコントローラへの割込み要求の出力を許可または禁止
します。このビットと外部割込み要求フラグビット 0(EIR0) が "1" のとき , 割
込み要求が出力されます。
・外部割込み端子を使用する場合は , ポート方向レジスタ (DDR) の対応する
ビットを "0" に設定すると , その端子を入力ポートとして設定してください。
・外部割込み端子の状態は , 割込み要求許可ビットの状態にかかわらず , ポー
トデータレジスタから直接読み出すことができます。
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257
第 15 章 外部割込み回路
15.6
15.6
MB95200H/210H/220H Series
外部割込み回路の割込み
外部割込み回路の割込み要因としては , 外部割込み端子に入力された信号の指定
エッジの検出があります。
■ 外部割込み回路の動作中の割込み
外部割込み入力の指定されたエッジが検出された場合 , 対応する外部割込み要求フ
ラグビット (EIC:EIR0, EIR1) が "1" に設定されます。このとき , その外部割込み要求
フラグビットに対応する割込み要求許可ビット(EIC:EIE0, EIE1 = 1)が許可されてい
れば , 割込みコントローラへの割込み要求が発生します。割込み処理ルーチンでは
, 対応する外部割込み要求フラグビットに "0" を書き込んで割込み要求をクリアし
てください。
■ 外部割込み回路の割込みに関連するレジスタとベクタテーブルのアドレス
表 15.6-1 MB95200H/220H における外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス
割込み要因
割込み要求
番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
ch. 4
IRQ0
レジスタ
ILR0
ch. 5
IRQ1
ILR0
L01
FFF8H
FFF9H
IRQ2
ILR0
L02
FFF6H
FFF7H
IRQ3
ILR0
L03
FFF4H
FFF5H
ch. 2
ch. 6
ch. 3
ch. 7
設定ビット
L00
上位
FFFAH
下位
FFFBH
ch.: チャネル
表 15.6-2 MB95210H における外部割込み回路の割込みに関連するレジスタとベクタ
テーブルのアドレス
割込み要因
割込み要求
番号
割込みレベル設定レジスタ
ch. 4
IRQ0
レジスタ
ILR0
ch. 6
IRQ2
ILR0
ベクタテーブルのアドレス
設定ビット
L00
上位
FFFAH
下位
FFFBH
L02
FFF6H
FFF7H
ch.: チャネル
全周辺機能の割込み要求番号 / ベクタテーブルについては , 「付録 B 割込み要因の
テーブル」を参照してください。
258
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第 15 章 外部割込み回路
15.7
MB95200H/210H/220H Series
15.7
外部割込み回路の動作説明と設定手順例
外部割込み回路の動作について説明します。
■ 外部割込み回路の動作
外部割込み端子 (INT02, INT03) より入力された信号のエッジの極性が , 外部割込み
制御レジスタ (EIC:SL00 ∼ SL11) により選択されているエッジの極性と一致した場
合は , 対応する外部割込み要求フラグビット (EIC:EIR0, EIR1) が "1" となり , 割込み
要求が発生します。
デバイスのスタンバイモードからの復帰に外部割込みを使用しない場合は , 必ず割
込み要求許可ビットを "0" に設定してください。
エッジ極性選択ビット (SL) を設定する際には , 誤って割込み要求が発生することが
ないように , 割込み要求許可ビット (EIE) を "0" に設定してください。また , エッジ
極性を変更した後には, 割込み要求フラグビット(EIR)を"0"にクリアしてください。
図 15.7-1 に , 外部割込みの動作を示します。
図 15.7-1 外部割込みの動作
INT02端子への
入力波形
プログラム
によりクリア
プログラムにより
割込み要求ビットクリア
EIR0ビット
EIE0ビット
SL01ビット
SL00ビット
IRQ
エッジ検出なし 立上りエッジ
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立下りエッジ
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両エッジ
259
第 15 章 外部割込み回路
15.7
MB95200H/210H/220H Series
■ 設定手順例
以下に , 外部割込み回路の設定手順例を示します。
● 初期設定
1) 割込みレベルを設定する。(ILR0)
2) エッジ極性を選択する。(EIC:SL01, SL00)
3) 割込み要求を許可する。(EIC:EIE0 = 1)
● 割込み処理
1) 割込み要求フラグをクリアする。(EIC:EIR0 = 0)
2) 割込みを処理する。
＜注意事項＞
外部割込み入力ポートは , I/O ポートと同一の端子を共用しています。したがって , この
端子を外部割込み入力ポートとして使用する場合は , その端子に対応するポート方向レジ
スタ (DDR) 内のビットを "0"( 入力 ) に設定してください。
260
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MB95200H/210H/220H Series
15.8
第 15 章 外部割込み回路
15.8
外部割込み回路使用上の注意
外部割込み回路の使用に関する注意事項を示します。
■ 外部割込み回路使用上の注意
• エッジ極性選択ビット (SL) を設定する際には , 割込み要求許可ビット (EIE) を
"0"( 割込み要求を禁止する ) に設定してください。また , エッジ極性を設定した後
には , 外部割込み要求フラグビット (EIR) を "0" にクリアしてください。
• 外部割込み要求フラグビットが "1" で , 割込み要求許可ビットが許可となっている
場合は , デバイスを割込み処理ルーチンから復帰させることはできません。割込み
処理ルーチンでは , 必ず外部割込み要求フラグビットをクリアしてください。
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261
第 15 章 外部割込み回路
15.9
15.9
MB95200H/210H/220H Series
外部割込み回路のサンプルプログラム
富士通マイクロエレクトロニクスは , 外部割込み回路を動作させるために使用可能
なサンプルプログラムを提供しています。
■ 外部割込み回路のサンプルプログラム
外部割込み回路のサンプルプログラムの詳細については ,「はじめに」の「サンプ
ルプログラム」を参照してください。
■ サンプルプログラム例以外の設定方法
● 検出レベルと設定方法
検出レベルには , エッジ検出なし , 立上りエッジ , 立下りエッジ , 両エッジの 4 つの
レベルがあります。
検出レベルビット (EIC:SL01, SL00 または EIC:SL11, SL10) で行います。
動作モード
検出レベルビット (SL01, SL00)
エッジ検出なし
"00B" に設定
立上りエッジの検出
"01B" に設定
立下りエッジの検出
"10B" に設定
両エッジの検出
"11B" に設定
● 外部割込み端子の使用方法
データ方向レジスタ (DDR0) の対応するビットに "0" を設定します。
動作
262
方向ビット (P02 ∼ P07)
設定
INT02 端子を外部割込みに使用
DDR0: P02
"0" に設定
INT03 端子を外部割込みに使用
DDR0: P03
"0" に設定
INT04 端子を外部割込みに使用
DDR0: P04
"0" に設定
INT05 端子を外部割込みに使用
DDR0: P05
"0" に設定
INT06 端子を外部割込みに使用
DDR0: P06
"0" に設定
INT07 端子を外部割込みに使用
DDR0: P07
"0" に設定
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第 15 章 外部割込み回路
15.9
MB95200H/210H/220H Series
● 割込み関連レジスタ
割込みレベルは , 下表に示された割込みレベル設定レジスタで設定します。
チャネル
割込みレベル設定レジスタ
ch. 2
割込みレベルレジスタ (ILR0)
アドレス : 00079H
ch. 3
割込みレベルレジスタ (ILR0)
アドレス : 00079H
ch. 4
割込みレベルレジスタ (ILR0)
アドレス : 00079H
ch. 5
割込みレベルレジスタ (ILR0)
アドレス : 00079H
ch. 6
割込みレベルレジスタ (ILR0)
アドレス : 00079H
ch. 7
割込みレベルレジスタ (ILR0)
アドレス : 00079H
割込みベクタ
#2
アドレス : 0FFF6H
#3
アドレス : 0FFF4H
#0
アドレス : 0FFFAH
#1
アドレス : 0FFF8H
#2
アドレス : 0FFF6H
#3
アドレス : 0FFF4H
● 割込み要求を許可 / 禁止 / クリアする方法
割込み要求は , 割込み要求許可ビット (EIC00:EIE0 または EIE1) により , 許可 / 禁止
します。
動作
割込み要求許可ビット (EIE0 または EIE1)
割込み要求を禁止するには
"0" に設定
割込み要求を許可するには
"1" に設定
割込み要求は , 割込み要求ビット (EIC00:EIR0 または EIR1) により , クリアします。
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動作
割込み要求ビット (EIR0 または EIR1)
割込み要求をクリアするには
"0" に設定
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263
第 15 章 外部割込み回路
15.9
264
MB95200H/210H/220H Series
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第 16 章
LIN-UART
LIN-UART の機能と動作について説明します (LINUART は , MB95200H/220H シリーズに搭載されて
います )。
16.1 LIN-UART の概要
16.2 LIN-UART の構成
16.3 LIN-UART の端子
16.4 LIN-UART のレジスタ
16.5 LIN-UART の割込み
16.6 LIN-UART のボーレート
16.7 LIN-UART の動作説明と LIN-UART 設定手順例
16.8 LIN-UART 使用上の注意
16.9 LIN-UART のサンプルプログラム
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265
第 16 章 LIN-UART
16.1
16.1
MB95200H/210H/220H Series
LIN-UART の概要
LIN (Local Interconnect Network) -UART は , 外部装置と同期通信もしくは非同期
通信 ( 調歩同期 ) をするための汎用のシリアルデータ通信インタフェースです。双方
向通信機能 ( ノーマルモード ) とマスタ / スレーブ型通信機能 ( マルチプロセッサ
モード : マスタ動作とスレーブ動作の両方をサポート ) に加え , LIN バスに対応する
ための特別な機能もサポートします。
■ LIN-UART の機能
LIN-UART は , ほかの CPU や周辺装置とシリアルデータを送受信するための汎用シ
リアルデータ通信インタフェースです。表 16.1-1 に , LIN-UART の機能を示します。
表 16.1-1 LIN-UART の機能
機能
データバッファ
全二重ダブルバッファ
シリアル入力
LIN-UART は , 受信したデータを 5 回オーバサンプリングし , サンプリング
値の多数決により受信値を決定します ( 非同期モードのみ )。
転送モード
• クロック同期 ( スタート / ストップ同期 , またはスタート / ストップビット )
• クロック非同期 ( スタート / ストップビットを使用可能 )
ボーレート
• 専用ボーレートジェネレータあり (15 ビットのリロードカウンタで構成さ
れている )
• 外部クロック入力可能。リロードカウンタにより調整できます。
信号方式
• 7 ビット ( 同期モードまたは LIN モード以外 )
• 8 ビット
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビット立下りエッジに同期
受信エラー検出
• フレーミングエラー
• オーバランエラー
• パリティエラー ( 動作モード 1 では対応されません )
割込み要求
• 受信割込み ( 受信完了 , 受信エラー検出 , LIN synch break 検出 )
• 送信割込み ( 送信データエンプティ )
• TII0 への割込み要求 (LIN synch field 検出 : LSYN)
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
1 ( マスタ ) − n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
同期モード
シリアルクロックの送信側 / 受信側
端子アクセス
シリアル入出力端子の状態を直接読出し可能
データ長
LIN バスオプション
•
•
•
•
•
マスタデバイス動作
スレーブデバイス動作
LIN synch break 検出
LIN synch break 生成
8/16 ビット複合タイマに接続している LIN synch field のスタート / ストッ
プエッジの検出
同期シリアルクロック
スタート / ストップビットを用いて同期通信するために , SCK 端子に連続出
力可能
クロック遅延オプション
クロックを遅らせるための特殊な同期クロックモード ( 特殊ペリフェラルイ
ンタフェース (SPI) に有効 )
266
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第 16 章 LIN-UART
16.1
MB95200H/210H/220H Series
LIN-UART は 4 つの異なるモードで動作します。動作モードは , LIN-UART シリアル
モードレジスタ (SMR) の MD0, MD1 ビットにより選択されます。動作モード 0 と動
作モード 2 は双方向シリアル通信 , 動作モード 1 はマスタ / スレーブ型通信 , 動作
モード 3 は LIN マスタ / スレーブ型通信に使用します。
表 16.1-2 LIN-UART の動作モード
動作モード
データ長
パリティなし
0
ノーマルモード
1
マルチプロセッサ
モード
2
ノーマルモード
3
LIN モード
パリティあり
7 ビットまたは 8 ビット
7 ビットまたは
8 ビット +1*
-
8 ビット
8 ビット
-
同期
方式
ストップ
ビット長
非同期
非同期
1 ビットまた
は 2 ビット
同期
なし , 1 ビッ
ト , 2 ビット
非同期
1 ビット
データビット
フォーマット
LSB ファースト
MSB ファースト
LSB ファースト
-: 使用不可
*: 「+1」は , マルチプロセッサモードで通信制御に使用されるアドレス / データ選択ビット (AD)
LIN-UART シリアルモードレジスタ (SMR) の MD0 と MD1 ビットで , 以下の LINUART の動作モードを選択します。
表 16.1-3 LIN-UART の動作モード
MD1
MD0
0
0
モード
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
種類
• 動作モード 1 は , マルチプロセッサモードにおけるマスタとスレーブのいずれの動
作にも対応します。
• 動作モード 3 は , 通信フォーマットが 8 ビットデータ , パリティなし , 1 ストップ
ビット , LSB ファーストに固定されます。
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267
第 16 章 LIN-UART
16.2
16.2
MB95200H/210H/220H Series
LIN-UART の構成
LIN-UART は以下のブロックで構成されています。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• LIN-UART 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• LIN-UART 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリング回路
• 割込み生成回路
• LIN synch break/synch field 検出回路
• バスアイドル検出回路
• LIN-UART シリアル制御レジスタ (SCR)
• LIN-UART シリアルモードレジスタ (SMR)
• LIN-UART シリアルステータスレジスタ (SSR)
• LIN-UART 拡張制御ステータスレジスタ (ESCR)
• LIN-UART 拡張通信制御レジスタ (ECCR)
268
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第 16 章 LIN-UART
16.2
MB95200H/210H/220H Series
■ LIN-UART のブロックダイヤグラム
図 16.2-1 LIN-UART のブロックダイヤグラム
OTO,
EXT,
REST
マシン
クロック
PE
ORE
FRE
TIE
RIE
LBIE
LBD
送信クロック
リロード
カウンタ
SCK
書込み
生成回路
受信クロック
送信制御回路
受信制御回路
RBI
TBI
端子
送信スタート
回路
スタートビット
検出回路
受信
IRQ
SIN
再スタート受信
リロードカウンタ
端子
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
送信
IRQ
TDRE
SOT
オーバサン
プリング
回路
端子
RDRF
SOT
8/16 ビット複合
タイマへの内部
信号
SIN
LIN break/
Synch Field
検出回路
SIN
送信シフト
レジスタ
受信シフト
レジスタ
送信開始
バスアイドル LBR
LBL1
検出回路
LBL0
エラー
検出
PE
ORE
FRE
LIN break
生成回路
RDR
TDR
RBI
LBD
TBI
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
SSR
レジスタ
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
SMR
レジスタ
PEN
P
SBL
CL
AD
CRE
RXE
TXE
SCR
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
LBR
ESCR
レジスタ
MS
SCDE
SSM
ECCR
レジスタ
RBI
TBI
● リロードカウンタ
このブロックは , 専用ボーレートジェネレータとして機能する 15 ビットのリロード
カウンタで , リロード値に対する 15 ビットレジスタから構成されており , 外部ク
ロックまたは内部クロックから送受信クロックを生成します。送信リロードカウン
タのカウント値は , ボーレートジェネレータ 1, 0(BGR1, BGR0) より読み出すことが
できます。
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269
第 16 章 LIN-UART
16.2
MB95200H/210H/220H Series
● 受信制御回路
このブロックは , 受信ビットカウンタ , スタートビット検出回路 , および受信パリ
ティカウンタから構成されています。受信ビットカウンタは , 受信データビットを
カウントし , 指定されたデータ長に応じて 1 データの受信を完了すると LIN-UART
受信データレジスタにフラグを設定します。このとき受信割込みが許可されている
場合には , 受信割込み要求が発生します。スタートビット検出回路は , シリアル入
力信号におけるスタートビットを検出します。スタートビットが検出されると , こ
の回路はスタートビットの立下りエッジに同期して , リロードカウンタに信号を送
信します。受信パリティカウンタは , 受信データのパリティを計算します。
● 受信シフトレジスタ
SIN 端子から入力された受信データをビットシフトしながら取り込み , 受信が完了
すると RDR レジスタに受信データを転送します。
● LIN-UART 受信データレジスタ (RDR)
このレジスタは , 受信データを保持します。シリアル入力データは変換され , LINUART 受信データレジスタに格納されます。
● 送信制御回路
このブロックは , 送信ビットカウンタ , 送信スタート回路 , および送信パリティカウ
ンタから構成されています。送信ビットカウンタは , 送信データビットをカウント
し , 指定されたデータ長に応じて 1 データの送信を完了すると , 送信データレジス
タのフラグを設定します。このとき送信割込みが許可されている場合には , 送信割
込み要求が発生します。送信スタート回路は , TDR にデータが書き込まれると送信
を開始します。送信パリティカウンタは , データがパリティありの場合 , 送信する
データのパリティビットを生成します。
● 送信シフトレジスタ
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータは , 送信シフトレジス
タに転送されます。そして送信シフトレジスタは , データをビットシフトしながら
SOT 端子に出力します。
● LIN-UART 送信データレジスタ (TDR)
送信データを設定します。このレジスタに書き込まれたデータは , シリアルデータ
に変換されて出力されます。
● エラー検出回路
この回路は , 受信終了時に発生するエラーを検出します。エラーが発生すると , 対
応するエラーフラグを設定します。
● オーバサンプリング回路
非同期モード動作では , オーバサンプリング回路は受信したデータを 5 回オーバサ
ンプリングし , サンプリング値の多数決により受信値を決定します。また , 同期モー
ドでは動作を停止します。
● 割込み生成回路
この回路は , すべての割込み要因を制御します。対応する割込み許可ビットが設定
されている場合は , 直ちに割込みが発生します。
270
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MB95200H/210H/220H Series
第 16 章 LIN-UART
16.2
● LIN synch break/synch field 検出回路
この回路は , LIN マスタノードがメッセージヘッダを送信すると , LIN synch break を
検出します。LIN synch break が検出されると , LBD フラグが設定されます。LIN
synch field の 1 回目と 5 回目の立下りエッジを検出し , マスタノードが送信する実
際のシリアルクロック同期を測定するために , 8/16 ビット複合タイマへ内部信号を
出力します。
● LIN synch break 生成回路
この回路は , 設定された長さの LIN synch break を生成します。
● バスアイドル検出回路
この回路は , 送受信が行われていないことを検出すると , TBI フラグビットまたは
RBI フラグビットにそれぞれ "1" を設定します。
● LIN-UART シリアル制御レジスタ (SCR)
以下に動作機能を示します。
• パリティビットの有無の設定
• パリティビットの選択
• ストップビット長の設定
• データ長の設定
• 動作モード 1 でのフレームデータ形式の選択
• エラーフラグのクリア
• 送信の許可 / 禁止
• 受信の許可 / 禁止
● LIN-UART シリアルモードレジスタ (SMR)
以下に動作機能を示します。
• LIN-UART 動作モードの選択
• クロック入力ソースの選択
• 外部クロックへの 1 対 1 接続またはリロードカウンタ接続の選択
• 専用リロードタイマのリセット
• LIN-UART ソフトウェアリセット ( レジスタの設定の維持 )
• シリアルデータ端子への出力の許可 / 禁止
• クロック端子への出力の許可 / 禁止
● LIN-UART シリアルステータスレジスタ (SSR)
以下に動作機能を示します。
• 送受信やエラーの状態確認
• 転送方向 (LSB ファーストまたは MSB ファースト ) の選択
• 受信割込みの許可 / 禁止
• 送信割込みの許可 / 禁止
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271
第 16 章 LIN-UART
16.2
MB95200H/210H/220H Series
● LIN-UART 拡張制御ステータスレジスタ (ESCR)
以下に動作機能を示します
• LIN synch break 割込みの許可 / 禁止
• LIN synch break 検出
• LIN synch break 長の選択
• SIN 端子 , SOT 端子への直接アクセス
• LIN-UART 同期クロックモードにおける連続クロック出力の設定
• サンプリングクロックエッジの選択
● LIN-UART 拡張通信制御レジスタ (ECCR)
以下に動作機能を示します。
• バスアイドル検出
• 同期クロックの設定
• LIN synch break 生成
■ 入力クロック
LIN-UART は , マシンクロックまたは SCK 端子からの入力信号を , 入力クロックと
して使用します。
入力クロックは , LIN-UART の送受信クロックソースとして使用されます。
272
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CM26-10123-1
第 16 章 LIN-UART
16.3
MB95200H/210H/220H Series
16.3
LIN-UART の端子
LIN-UART の端子について説明します。
■ LIN-UART の端子
LIN-UART の端子は , 汎用ポートとしても使用されます。表 16.3-1 に , LIN-UART
端子の機能と , 使用時の設定を示します。
表 16.3-1 LIN-UART の端子
端子名
端子機能
端子を使用するために必要となる設定
SIN
シリアルデータ入力
入力ポートに設定する。
(DDR: 対応するビット = 0)
SOT
シリアルデータ出力
出力を許可する。
(SMR:SOE = 1)
SCK
シリアルクロック入出力
この端子をクロック入力に使用する場合は ,
入力ポートに設定する。
(DDR: 対応するビット = 0)
この端子をクロック出力端子として使用する場
合は , 出力を許可する。
(SMR:SCKE = 1)
■ LIN-UART の端子のブロックダイヤグラム
図 16.3-1 LIN-UART に関連する端子 SCK, SOT(P02/INT02/AN02/SCK, P03/INT03/AN03/SOT) の
ブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
(INT02,INT03)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
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273
第 16 章 LIN-UART
16.3
図 16.3-2
MB95200H/210H/220H Series
LIN-UART に関連する端子 SIN(P04/INT04/AN04/SIN/HCLK1/EC0) の
ブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可(INT04)
ヒステリシス
プルアップ
0
1
PDRリード
CMOS
端子
PDR
PDRライト
ビット操作命令を実行するとき
DDRリード
DDR
内部バス
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
ILSRリード
ILSR
ILSRライト
274
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第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
16.4
LIN-UART のレジスタ
LIN-UART のレジスタ一覧を示します。
■ LIN-UART のレジスタ
図 16.4-1 LIN-UART のレジスタ
LIN-UART シリアル制御レジスタ (SCR)
bit7
bit6
bit5
アドレス
0050H
PEN
P
SBL
R/W
R/W
R/W
bit4
CL
R/W
bit3
AD
R/W
bit2
CRE
R0,W
bit1
RXE
R/W
bit0
TXE
R/W
初期値
00000000B
LIN-UART シリアルモードレジスタ (SMR)
bit7
bit6
bit5
bit4
アドレス
0051H
MD1
MD0
OTO
EXT
R/W
R/W
R/W
R/W
bit3
REST
R0,W
bit2
UPCL
R0,W
bit1
SCKE
R/W
bit0
SOE
R/W
初期値
00000000B
LIN-UART シリアルステータスレジスタ (SSR)
bit7
bit6
bit5
bit4
アドレス
PE
ORE
FRE
RDRF
0052H
R/WX
R/WX
R/WX
R/WX
bit3
TDRE
R/WX
bit2
BDS
R/W
bit1
RIE
R/W
bit0
TIE
R/W
初期値
00001000B
初期値
00000000B
LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0053H
R/W
R/W
R/W
R/W
R/W
R/W
bit1
bit0
R/W
R/W
LIN-UART 拡張制御ステータスレジスタ (ESCR)
bit7
bit6
bit5
bit4
アドレス
0054H
LBIE
LBD
LBL1
LBL0
R/W
R(RM1),W
R/W
R/W
bit3
SOPE
R/W
bit2
SIOP
R(RM1),W
bit1
CCO
R/W
bit0
SCES
R/W
初期値
00000100B
LIN-UART 拡張通信制御レジスタ (ECCR)
bit7
bit6
bit5
bit4
アドレス
LBR
MS
SCDE
0055H
予約
R0/W
R0,W
R/W
R/W
bit3
SSM
R/W
bit2
予約
RX,W0
bit1
RBI
R/WX
bit0
TBI
R/WX
初期値
000000XXB
bit2
bit1
bit0
初期値
00000000B
R/W
R/W
R/W
LIN-UART ボーレートジェネレータレジスタ 1(BGR1)
bit7
bit6
bit5
bit4
bit3
アドレス
0FBCH
R0/WX
R/W
R/W
R/W
R/W
LIN-UART ボーレートジェネレータレジスタ 0(BGR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
初期値
0FBDH
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W:
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R/WX:
リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R(RM1), W: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
R0, W:
ライトオンリ ( 書込み可能。読出し時の値は "0" となります。)
R0, WX:
未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
RX,W0:
予約ビット ( 読出し値は未定義で , 書込み値は "0" となります。)
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275
第 16 章 LIN-UART
16.4
16.4.1
MB95200H/210H/220H Series
LIN-UART シリアル制御レジスタ (SCR)
LIN-UART シリアル制御レジスタ (SCR) は , パリティの設定 , ストップビット長や
データ長の選択 , モード 1 におけるフレームデータ形式の選択 , 受信エラーフラグのク
リア , および送受信動作の許可 / 禁止の設定を行うためのレジスタです。
■ LIN-UART シリアル制御レジスタ (SCR)
図 16.4-2 LIN-UART シリアル制御レジスタ (SCR)
アドレス
0050 H
初期値
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN
P
SBL
CL
AD
CRE
RXE
TXE
R/W
R/W
R/W
R/W
R/W
R0,W
R/W
R/W
00000000B
送信動作許可ビット
TXE
0
送信禁止
1
送信許可
RXE
0
受信禁止
1
受信許可
CRE
受信動作許可ビット
受信エラーフラグクリアビット
書込み時
0
影響なし
1
受信エラーフラグ(PE,FRE,ORE)
クリア
AD
データフレーム
1
アドレスフレーム
データ長選択ビット
CL
R/W ：リード/ライト可能(読出し値は書込み値と同じとなります。)
R0,W ：ライトオンリ(書込みは可能。読出し値は“0”となります。)
：初期値
276
常に"0"
を読出し
アドレス/データ形式選択ビット
0
0
7 ビット
1
8 ビット
SBL
読出し時
ストップビット長選択ビット
0
1 ビット
1
2 ビット
P
0
1
偶数パリティ
パリティ選択ビット
奇数パリティ
パリティ許可ビット
PEN
0
パリティなし
1
パリティあり
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第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
表 16.4-1 LIN-UART シリアル制御レジスタ (SCR) の各ビットの機能
ビット名
機能
bit7
PEN:
パリティ許可ビット
このビットは , パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかど
うかを指定します。
＜注意事項＞パリティビットは動作モード 0 の場合 , または動作モード 2 で ,
同期データ形式にスタート / ストップビットあり (ECCR:SSM=1) に
設定した場合にのみ付加されます。
このビットは , 動作モード 3(LIN) では "0" に固定されます。
bit6
P:
パリティ選択ビット
パリティビットあり (SCR：PEN=1) に設定した場合に , 奇数パリティ (1) か偶
数パリティ (0) のいずれかに設定します。
bit5
SBL:
ストップビット長選
択ビット
このビットは , 動作モード 0, 1( 非同期 ) の場合 , または動作モード 2( 同期 )
でスタート / ストップビットあり (ECCR:SSM=1) に設定した場合の , ストップ
ビット ( 送信データのフレームエンドマーク ) のビット長を設定します。
このビットは , 動作モード 3(LIN) では "0" に固定されます。
＜注意事項＞受信時は , 常にストップビットの 1 ビット目だけを検出します。
bit4
CL:
データ長選択ビット
送受信データのデータ長を指定します。このビットは , 動作モード 2, 動作
モード 3 では "1" に固定されます。
AD:
アドレス / データ形
式選択ビット
このビットは , マルチプロセッサモード ( 動作モード 1) で , 送受信するフレー
ムのデータ形式を指定します。このビットの値は , マスタモード時に書き込
んで , スレーブモード時は読み出してください。マスタモードの動作は , 以下
のようになります。
"0" に設定した場合 : データフレームに設定されます
"1" に設定した場合 : アドレスデータのフレームに設定されます。
読出し値は , 最後に受信したデータ形式となります。
＜注意事項＞このビットの使用方法については , 「16.8 LIN-UART 使用上の
注意」を参照してください。
CRE:
受信エラーフラグク
リアビット
このビットは , シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグを
クリアします。
"0" に設定した場合 : 動作に影響はありません。
"1" に設定した場合 : エラーフラグがクリアされます。
このビットを読み出すと , その値は常に "0" となります。
＜注意事項＞受信を禁止してから , 受信エラーフラグをクリアしてください
(RXE=0)。
受信を禁止せずに受信エラーフラグをクリアすると , 受信は直ちに
一時停止しますが , 一定時間後に再開します。このため , 受信再開
後に LIN-UART が受信するデータは正しくない可能性があります。
RXE:
受信動作許可ビット
このビットは , LIN-UART の受信を許可または禁止します。
"0" に設定した場合 : データフレーム受信が禁止されます。
"1" に設定した場合 : データフレーム受信が許可されます。
動作モード 3 における LIN synch break 検出は , このビットの設定に影響され
ません。
＜注意事項＞受信中にデータフレーム受信が禁止 (RXE=0) された場合には ,
直ちに受信動作が停止します。この場合 , データの整合性は保証さ
れません。
TXE:
送信動作許可ビット
このビットは , LIN-UART の送信を許可または禁止します。
"0" に設定した場合 : データフレーム送信が禁止されます。
"1" に設定した場合 : データフレーム送信が許可されます。
＜注意事項＞送信中にデータフレーム送信が禁止 (RXE=0) された場合には ,
直ちに送信動作が停止します。この場合 , データの整合性は保証さ
れません。
bit3
bit2
bit1
bit0
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277
第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
LIN-UART シリアルモードレジスタ (SMR)
16.4.2
LIN-UART シリアルモードレジスタ (SMR) は , 動作モードの選択 , ボーレートク
ロックの選択 , およびシリアルデータとクロック端子への出力許可または禁止の設
定を行うためのレジスタです。
■ LIN-UART シリアルモードレジスタ (SMR)
図 16.4-3 LIN-UART シリアルモードレジスタ (SMR)
アドレス bit7 bit6 bit5 bit4 bit3
0051H
MD1 MD0 OTO EXT REST
R/W
R/W
R/W
R/W
R0,W
bit2
bit1 bit0
初期値
UPCL
SCKE
SOE
00000000B
R0,W
R/W
R/W
SOE
LIN-UARTシリアルデータ出力許可ビット
0
汎用入出力ポート
1
LIN-UARTシリアルデータ出力端子
SCKE
0
1
UPCL
278
書込み時
影響なし
1
LIN-UARTリセット
読出し時
常に"0"を
読出し
リロードカウンタ再スタートビット
書込み時
読出し時
0
影響なし
1
リロードカウンタの再スタート
常に"0"を
読出し
EXT
外部シリアルクロックソース選択ビット
0
ボーレートジェネレータ(リロードカウンタ)を使用
1
外部シリアルクロックソースを使用
OTO
1対1外部クロック入力許可ビット
0
ボーレートジェネレータ(リロードカウンタ)を使用
1
外部クロックを直接使用
MD0
0
1
0
1
: リード/ライト可能
(読出し値は書込み値と同じとなります。)
R0,W : ライトオンリ(書込み可能。読出し値は“0”となります。)
: 初期値
R/W
LIN-UARTプログラマブルクリアビット
0
REST
MD1
0
0
1
1
LIN-UARTシリアルクロック出力許可ビット
汎用入出力ポートまたはLIN-UARTクロック
入力端子
LIN-UARTのシリアルクロック出力端子
動作モード選択ビット
モード0：非同期(ノーマルモード）
モード1：非同期(マルチプロセッサモード）
モード2：同期(ノーマルモード）
モード3：非同期(LINモード）
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第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
表 16.4-2 LIN-UART シリアルモードレジスタ (SMR) の各ビットの機能
ビット名
機能
これらのビットは , 動作モードを設定します。
＜注意事項＞通信中にモードを変更した場合 , LIN-UART の送受信は一時停
止し , LIN-UART は次の通信の開始待ち状態となります。
bit7,
bit6
MD1, MD0:
動作モード選択ビッ
ト
MD1
MD0
モード
種類
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
bit5
OTO:
1 対 1 外部クロック
入力許可ビット
"1" に設定した場合 : LIN-UART シリアルクロックとして外部クロックを直
接使用することを許可します。
動作モード 2( 非同期 ) に , シリアルクロックの受信側が選択されている場合
(ECCR:MS = 1) は , 外部クロックに使用されます。
EXT=0 の場合 , OTO ビットは "0" に固定されます。
bit4
EXT:
外部シリアルクロッ
クソース選択ビット
このビットは , クロック入力を選択します。
"0" に設定した場合 : 内部ボーレートジェネレータ ( リロードカウンタ ) の
クロックを選択します。
"1" に設定した場合 : 外部シリアルクロックソースを選択します。
bit3
REST:
リロードカウンタ再
スタートビット
このビットは , リロードカウンタを再スタートします。
"0" に設定した場合 : 動作に影響はありません。
"1" に設定した場合 : リロードカウンタを再スタートします。
このビットを読み出すと , その値は常に "0" となります。
UPCL:
LIN-UART プログラ
マブルクリアビット
(LIN-UART ソフト
ウェアリセット )
このビットは , LIN-UART をリセットします。
"0" に設定した場合 : 動作に影響はありません。
"1" に設定した場合 : LIN-UART を即時リセットします (LIN-UART ソフト
ウェアリセット )。ただし , レジスタの設定は維持され
ます。このとき , 送受信は一時停止します。すべての
送受信割込み要因 (TDRE, RDRF, LBD, PE, ORE, FRE)
は解除されます。
割込みおよび送信を禁止に設定した後は , LIN-UART
をリセットしてください。
また , LIN-UART のリセット後は , 受信データレジスタ
が解除され (RDR = 00H), リロードカウンタが再スター
トします。
このビットを読み出すと , その値は常に "0" となります。
bit1
SCKE:
LIN-UART シリアル
クロック出力許可
ビット
このビットは , シリアルクロックの入出力ポートを制御します。
"0" に設定した場合 : SCK 端子は , 汎用入出力ポートまたはシリアルクロッ
ク入力端子として機能します。
"1" に設定した場合 : SCK 端子は , シリアルクロック出力端子として機能し ,
動作モード 2( 同期 ) でクロックを出力します。
＜注意事項＞SCK 端子をシリアルクロック入力端子として使用する場合は
(SCKE = 0), SCK と同じ端子を使用する汎用入出力ポートに対応す
る DDR レジスタのビットを入力ポートに設定してください。
また , 外部シリアルクロックソース選択ビットによって外部クロッ
クを選択 (EXT=1) してください。
SCK 端子が , シリアルクロック出力端子として設定されている場合
(SCKE=1), SCK と同じ端子を使用する汎用入出力ポートの状態にかかわらず ,
シリアルクロック出力端子として機能します。
bit0
SOE:
LIN-UART シリアル
データ出力許可ビッ
ト
このビットは , シリアルデータの出力を許可または禁止します。
"0" に設定した場合 :SOT 端子は汎用入出力ポートとなります。
"1" に設定した場合 :SOT 端子はシリアルデータ出力端子 (SOT) となります。
SOT 端子は , シリアルデータ出力として設定されている場合 (SOE=1), SOT と
同じ端子を使用する汎用入出力ポートの状態にかかわらず , シリアルデータ
出力端子 (SOT) として機能します。
bit2
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279
第 16 章 LIN-UART
16.4
16.4.3
MB95200H/210H/220H Series
LIN-UART シリアルステータスレジスタ (SSR)
LIN-UART シリアルステータスレジスタ (SSR) は , 送受信やエラーの状態の確認 , お
よび割込みの許可または禁止の設定を行うためのレジスタです。
■ LIN-UART シリアルステータスレジスタ (SSR)
図 16.4-4 LIN-UART シリアルステータスレジスタ (SSR)
アドレス
0052H
bit7 bit6 bit5 bit4
PE
初期値
bit3 bit2 bit1 bit0
00001000B
ORE FRE RDRF TDRE BDS RIE TIE
R/WX R/WX R/WX
R/WX
R/WX
R/W
R/W
R/W
送信割込み要求許可ビット
TIE
0
送信割込み禁止
1
送信割込み許可
RIE
0
受信割込み禁止
1
受信割込み許可
受信割込み要求許可ビット
0
転送方向選択ビット
LSBファースト(最下位ビットから転送)
1
MSBファースト(最上位ビットから転送)
BDS
TDRE
送信データエンプティフラグビット
0
送信データレジスタ(TDR)にデータが存在
する
1
送信データレジスタ(TDR)が空
RDRF
受信データフルフラグビット
0
受信データレジスタ(RDR)が空
1
受信データレジスタ(RDR)にデータが存在
する
フレーミングエラーフラグビット
FRE
0
フレーミングエラーなし
1
フレーミングエラーあり
オーバランエラーフラグビット
ORE
0
オーバランエラーなし
1
オーバランエラーあり
PE
0
パリティエラーなし
パリティエラーフラグビット
パリティエラーあり
1
R/W ：リード/ライト可能(読出し値は書込み値となります。)
R/WX ：リードオンリ(読出しは可能。このビットに値を書き込んでも動作に影響はありません。)
：初期値
280
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第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
表 16.4-3 シリアルステータスレジスタ (SSR) の各ビットの機能
ビット名
機能
bit7
PE:
パリティエラーフラ
グビット
受信データのパリティエラーを検出します。
• PE ＝ 1 で受信中にパリティエラーが発生すると "1" に設定され , LINUART シリアル制御レジスタ (SCR) の CRE ビットを "1" に設定するとクリ
アされます。
• PE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) の
データは無効となります。
bit6
ORE:
オーバランエラーフ
ラグビット
受信データのオーバランエラーを検出します。
• 受信中にオーバランが発生すると "1" に設定され , LIN-UART シリアル制御
レジスタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) の
データは無効となります。
bit5
FRE:
フレーミングエラー
フラグビット
このビットは , 受信データのフレーミングエラーを検出します。
• 受信中にフレーミングエラーが発生すると "1" に設定され , LIN-UART シリ
アル制御レジスタ (SCR) の CRE ビットを "1" に設定するとクリアされま
す。
• FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) の
データは無効となります。
bit4
RDRF:
受信データフルフラ
グビット
このフラグは , LIN-UART 受信データレジスタ (RDR) の状態を示します。
• RDR に受信データがロードされると "1" に設定され , LIN-UART 受信デー
タレジスタ (RDR) を読み出すと "0" にクリアされます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求が出力されます。
TDRE:
送信データエンプ
ティフラグビット
このフラグは , LIN-UART 送信データレジスタ (TDR) の状態を示します。
• TDR を送信データに設定すると "0" となり , TDR に有効なデータが存在し
ていることを示します。データが送信シフトレジスタにロードされてデー
タ転送が開始すると "1" となり , TDR に有効なデータが存在しないことを
示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力します。
• TDRE ビットが "1" のときに , LIN-UART 拡張通信制御レジスタ (ECCR) の
LBR ビットに "1" を設定すると , TDRE ビットは "0" になります。LIN synch
break 生成後 , TDRE ビットは "1" に戻ります。
＜注意事項＞TDRE の初期値は "1" です。
bit2
BDS:
転送方向選択ビット
このビットは , シリアルデータを最下位ビット側から先に転送するか (LSB
ファースト , BDS=0), 最上位ビット側から先に転送するか (MSB ファースト ,
BDS=1) を選択します。
＜注意事項＞シリアルデータレジスタのデータの書込み / 読出し時には , 上位
側と下位側のデータが入れ換わります。このため , RDR レジスタ
にデータを書き込んだ後に BDS ビットを変更すると , RDR レジス
タのデータは無効になります。
動作モード 3(LIN) では , BDS ビットは "0" に固定されます。
bit1
RIE:
受信割込み要求許可
ビット
このビットは , 割込みコントローラへの受信割込み要求の出力を許可または
禁止します。
RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または 1 つ以上
のエラーフラグビット (PE, ORE, FRE) が "1" の場合は , 受信割込み要求を出
力します。
bit0
TIE:
送信割込み要求許可
ビット
このビットは , 割込みコントローラへの送信割込み要求の出力を許可または
禁止します。
TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
bit3
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281
第 16 章 LIN-UART
16.4
16.4.4
MB95200H/210H/220H Series
LIN-UART 受信データレジスタ /LIN-UART 送信デー
タレジスタ (RDR/TDR)
LIN-UART 受信データレジスタと LIN-UART 送信データレジスタは , 同一アドレス
に配置されています。読出し時には受信データレジスタとして機能し , 書込み時に
は送信データレジスタとして機能します。
■ LIN-UART 受信データレジスタ (RDR)
図 16.4-5 に , LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタのビッ
ト構成を示します。
図 16.4-5 LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタ (RDR/TDR)
アドレス
0053H
bit 7
6
5
4
3
2
1
0
初期値
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
データレジスタ
読出し
LIN-UART受信データレジスタからリード
書込み
LIN-UART送信データレジスタにライト
R/W : リード/ライト可能（読出し値は書込み値と同じとなります。)
LIN-UART 受信データレジスタ (RDR) は , シリアルデータ受信用のデータバッファ
レジスタです。
シリアル入力端子 (SIN 端子 ) に送信されたシリアル入力データ信号が , シフトレジ
スタで変換され , その変換データが LIN-UART 受信データレジスタ (RDR) に格納さ
れます。
データ長が 7 ビットの場合は , 上位 1 ビット (RDR:D7) は "0" となります。
受信データが , LIN-UART 受信データレジスタ (RDR) に格納されると , 受信データ
フルフラグビット (SSR:RDRF) が "1" に設定されます。受信割込みが許可されてい
る場合 (SSR:RIE = 1) には , 受信割込み要求が発生します。
LIN-UART 受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF)
が "1" の状態で読み出してください。受信データフルフラグビット (SSR:RDRF) は
, LIN-UART 受信データレジスタ (RDR) を読み出すと自動的に "0" にクリアされま
す。また , 受信割込みが許可されていて , エラーが生じていない場合には受信割込
みもクリアされます。
受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , LIN-UART 受信
データレジスタ (RDR) のデータは無効となります。
282
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MB95200H/210H/220H Series
第 16 章 LIN-UART
16.4
■ LIN-UART 送信データレジスタ (TDR)
LIN-UART 送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファ
レジスタです。
送信が許可されている場合 (SCR:TXE=1) に , 送信するデータを LIN-UART 送信デー
タレジスタ (TDR) に書き込むと , 送信データは送信シフトレジスタに転送され , シ
リアルデータに変換されて, シリアルデータ出力端子(SOT端子)から送出されます。
データ長が 7 ビットの場合 , 上位 1 ビット (TDR:D7) のデータは無効となります。
送信データエンプティフラグ (SSR:TDRE) は , 送信データが LIN-UART 送信データ
レジスタ (TDR) に書き込まれると "0" にクリアされます。
送信データエンプティフラグ (SSR:TDRE) は , データが送信シフトレジスタに転送
され ,
データ送信が開始すると "1" に設定されます。
送信データエンプティフラグ (SSR:TDRE) が "1" になると , 次の送信データを TDR
に書き込むことができます。送信割込みが許可されている場合には , 送信割込みが
発生します。TDR への次の送信データの書込みは , 送信割込みの発生後 , または ,
送信データエンプティフラグ (SSR:TDRE) が "1" になったときに行ってください。
＜注意事項＞
LIN-UART 送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し
専用のレジスタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と
読出し値が異なります。したがって , INC 命令や DEC 命令などのリードモディファイラ
イト (RMW) 系命令は使用できません。
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283
第 16 章 LIN-UART
16.4
16.4.5
MB95200H/210H/220H Series
LIN-UART 拡張制御ステータスレジスタ (ESCR)
LIN-UART 拡張制御ステータスレジスタ (ESCR) は , LIN synch break 割込み許可 /
禁止 , LIN synch break 長選択 , LIN synch break 検出 , SIN および SOT 端子への直
接アクセス , LIN-UART 同期クロックモードでの連続クロック出力 , およびサンプリ
ングクロックエッジを設定します。
■ LIN-UART 拡張制御ステータスレジスタ (ESCR) のビット構成
図 16.4-6 に , LIN-UART 拡張制御ステータスレジスタ (ESCR) のビット構成を ,
表 16.4-4 に , 各ビットの機能の一覧を示します。
図 16.4-6 LIN-UART 拡張制御ステータスレジスタ (ESCR) のビット構成
アドレス bit7
0054 H
LBIE
R/W
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
00000100B
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
SCES
0
1
サンプリングクロックエッジ選択ビット（モード2）
クロックの立上りエッジでサンプリング（ノーマル）
クロックの立下りエッジでサンプリング（反転クロック）
CCO
0
1
連続クロック出力許可ビット(モード2)
連続クロック出力禁止
連続クロック出力許可
SIOP
0
1
SOPE
0
1
LBL0
0
1
0
1
LBD
0
1
R/W
：リード/ライト可能
(読出し値は書込み値と同じとなります。)
R(RM1),W ：リード/ライト可能
(読出し値は書込み値と異なります。
リードモディファイライト(RMW)系
命令時では,"1"が読み出されます。)
：初期値
284
LBIE
0
1
シリアル入出力端子直接アクセスビット
書込み時(SOPE = 1)
読出し時
SOT端子を"0"に固定
SIN端子の値を読出し
SOT端子を"1"に固定
シリアル出力端子直接アクセス許可ビット
シリアル出力端子直接アクセス禁止
シリアル出力端子直接アクセス許可
LBL1
0
0
1
1
LIN Synch break長選択ビット
13ビット分
14ビット分
15ビット分
16ビット分
LIN Synch break 検出フラグビット
書込み時
読出し時
LIN synch break 検出フラグ
LIN synch break 検出なし
クリア
影響なし
LIN synch break 検出あり
LIN synch break 検出割込み許可ビット
LIN synch break 検出割込み禁止
LIN synch break 検出割込み許可
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第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
表 16.4-4 LIN-UART 拡張制御ステータスレジスタ (ESCR) の各ビットの機能
ビット名
bit7
bit6
bit5,
bit4
bit3
bit2
機能
LBIE:
LIN synch break 検出
割込み許可ビット
このビットは , LIN synch break 検出割込みを許可または禁止します。
LIN synch break 検出フラグ (LBD) が "1" で , 割込みが許可されている
(LBIE=1) と , 割込みが発生します。
動作モード 1, 動作モード 2 では "0" に固定されます。
LBD:
LIN synch break 検出
フラグビット
このビットは , LIN synch break を検出します。
動作モード 3 で LIN synch break が検出される ( シリアル入力が 11 ビット幅以
上では "0" になる ) と , "1" に設定されます。LBD ビットを "0" に設定すると ,
LBD ビットと割込みはクリアされます。リードモディファイライト (RMW)
系命令によりこのビットを読み出すと , 常に "1" が読み出されますが , これは
LIN synch break が検出されたことを示すものではありません。
＜注意事項＞LIN synch break 検出を行う際には , LIN synch break 検出割込みを
許可 (LBIE=1) に設定した後 , 受信禁止 (SCR:RXE=0) に設定してく
ださい。
LBL1/LBL0:
LIN synch break 長選
択ビット
SOPE:
シリアル出力端子直
接アクセス許可ビッ
ト*
SIOP:
シリアル入出力端子
直接アクセスビット
*
bit1
bit0
これらのビットは , LIN synch break 生成時間を何ビット分とするかを設定し
ます。
受信 LIN synch break 長は常に 11 ビットです。
このビットは , SOT 端子への直接書込みを許可または禁止します。
シリアルデータ出力が許可されている (SMR:SOE = 1) 状態で , このビットに
"1" を設定すると , SOT 端子への直接書込みが可能となります。*
このビットは , シリアル入出力端子への直接アクセスを制御します。
通常の読出し命令で SIOP ビットを読み出すと , 常に SIN 端子の値を返しま
す。
シリアル出力端子への直接アクセスが許可されている場合 (SOPE=1) は , この
ビットに値に設定すると , その値は SOT 端子に反映されます。*
＜注意事項＞ビット操作命令を使用した場合は , SIOP ビットは , 読出しサイ
クル内の SOT 端子のビット値を返します。
CCO:
連続クロック出力許
可ビット
このビットは , SCK 端子からの連続シリアルクロック出力を許可または禁止
します。
シリアルクロック送信側が選択されている動作モード 2( 同期 ) で , CCO ビッ
トに "1" を設定すると , SCK 端子がクロック出力端子として使用されている
場合に , SCK 端子からの連続シリアルクロック出力が可能となります。
＜注意事項＞CCO ビットが "1" のときは , ECCR レジスタの SSM ビットを
"1" に設定してください。
SCES:
サンプリングクロッ
クエッジ選択ビット
このビットは , サンプリングエッジを選択します。シリアルクロック受信側
が選択されている動作モード 2( 同期 ) で , SCES ビットに "1" を設定すると ,
サンプリングエッジが立上りエッジから立下りエッジへと切り換わります。
シリアルクロック送信側が選択されている動作モード 2( 同期 ) で
(ECCR:MS = 0), SCK 端子がクロック出力端子として使用されている場合 , 内
部シリアルクロック信号と出力クロック信号は反転します。
動作モード 0/1/3 では , このビットを "0" に設定してください。
*: SOPE と SIOP の相互作用
SOPE
SIOP
SIOP への書込み
SIOP の読出し
0
R/W
影響なし ( ただし書込み値は保持されます )
SIN の値を返します
1
R/W
"0" または "1" を SOT に書き込みます
SIN の値を返します
1
RMW
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SOT の値を読み出し , "0" または "1" を書き込みます
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285
第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
LIN-UART 拡張通信制御レジスタ (ECCR)
16.4.6
LIN-UART 拡張通信制御レジスタ (ECCR) は , バスアイドル検出 , 同期クロック設定 ,
および LIN synch break の生成を行うためのレジスタです。
■ LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成
図 16.4-7 に , LIN-UART 拡張通信制御レジスタ (ESCR) のビット構成を , 表 16.4-5 に
, 各ビットの機能の一覧を示します。
図 16.4-7 LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成
アドレス bit7
0055 H
bit6
bit4
bit3
bit2
bit1
bit0
初期値
LBR
MS
SCDE
SSM
予約
RBI
TBI
000000XXB
RX,W0
R0,W
R/W
R/W
R/W RX,W0
R/WX
R/WX
予約
bit5
TBI*
0
1
送信バスアイドル検出フラグビット
送信中
送信動作なし
RBI*
0
1
受信バスアイドル検出フラグビット
受信中
受信動作なし
予約ビット
読出し値は不定です。
常に"0"に設定してください。
SSM
0
1
SCDE
0
1
MS
0
1
LBR
0
1
スタート/ストップ許可ビット（モード2）
スタート/ストップビットなし
スタート/ストップビットあり
シリアルクロック遅延許可ビット（モード2）
クロック遅延禁止
クロック遅延許可
シリアルクロック送信側/受信側機能選択ビット（モード2）
シリアルクロック送信側（シリアルクロック発生）
シリアルクロック受信側（外部シリアルクロック受信）
LIN Synch break 生成ビット（モード3）
書込み時
読出し時
影響なし
常に"0"を読出し
LIN Synch break 生成
予約ビット
読出し値は不定です。常に"0"に設定してください。
R/W ：リード/ライト可能(読出し値は書込み値と同じとなります。)
R/WX ：リードオンリ(読出しは可能。このビットに値を書き込んでも動作に影響はありません。)
R0,W ：ライトオンリ(書込みは可能。読出し値は"0"となります。)
RX,W0 ：予約ビット(書込み値は"0"となり,読出し値は"1"となります。)
X
：不定
：初期値
＊
：動作モード2でSSM = 0のときには未使用
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第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
表 16.4-5 LIN-UART 拡張通信制御レジスタ (ESCR) の各ビットの機能
ビット名
機能
bit7
予約ビット
読出し値は不定です。
このビットは常に "0" を設定してください。
bit6
LBR:
LIN synch break 生成
ビット
動作モード 3 において , このビットに "1" が設定されている場合は , ESCR レ
ジスタの LBL0/LBL1 ビットで指定された長さの LIN synch break が生成され
ます。
動作モード 0/1/2 では , このビットを "0" に設定してください。
bit5
MS:
シリアルクロック送
信側 / 受信側選択
ビット
このビットは , 動作モード 2 において , シリアルクロックの送信側 / 受信側を
選択します。
送信側 (MS = 0) が選択されている場合 , LIN-UART は同期クロックを生成し
ます。
受信側 (MS = 1) が選択されている場合 , LIN-UART は外部シリアルクロック
を受信します。動作モード 0/1/3 では , このビットは "0" に固定されます。
このビットの変更は , SCR:TXE ビットが "0" の場合にのみ行ってください。
＜注意事項＞シリアルクロック受信側選択時は , クロックソースを外部ク
ロックに設定し , 外部クロック入力を許可 (SMR:SCKE=0,
EXT=1, OTO=1) にする必要があります。
bit4
SCDE:
シリアルクロック遅
延許可ビット
シリアルクロック送信側が選択されている動作モード 2 で , SCDE ビットに
"1" を設定すると , 図 16.7-5 に示すような遅延したシリアルクロックが出力さ
れます。遅延したシリアルクロックを出力するこの機能は , シリアルペリ
フェラルインタフェース (SPI) に有効です。
このビットは , 動作モード 0/1/3 では "0" に固定されます。
bit3
SSM:
スタート / ストップ
ビットモード許可
ビット
bit2
予約ビット
bit1
bit0
RBI:
受信バスアイドル検
出フラグビット
TBI:
送信バスアイドル検
出フラグビット
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動作モード 2 で , このビットに "1" を設定すると , 同期データ形式に
スタート / ストップビットが付加されます。
動作モード 0/1/3 では , このビットは "0" に固定されます。
読出し値は不定です。
このビットは常に "0" を設定してください。
SIN 端子が "H" レベルで , かつ受信動作をしていない場合 , このビットは "1"
になります。動作モード 2 で SSM=0 の場合は , このビットを使用しないでく
ださい。
SOT 端子に送信動作がない場合 , このビットは "1" になります。動作モード 2
で SSM=0 の場合は , このビットを使用しないでください。
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287
第 16 章 LIN-UART
16.4
MB95200H/210H/220H Series
LIN-UART ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0)
16.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルク
ロックの分周比を設定します。また , 送信リロードカウンタのカウント値を読み出
すことができます。
■ LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 16.4-8 に , LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビッ
ト構成を示します。
図 16.4-8 LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
BGR1
アドレス
0FBCH
bit7
R0/WX
bit1
bit0
初期値
BGR14 BGR13 BGR12 BGR11 BGR10 BGR9
BGR8
00000000B
bit6
R/W
bit5
R/W
bit4
R/W
bit3
R/W
bit2
R/W
R/W
R/W
R/W
書込み
LIN-UARTボーレートジェネレータレジスタ1
読出し
リロードカウンタbit8～bit14に書込み
送信リロードカウンタbit8～bit14の読出し
読出し
"0"を読み出します
未定義ビット
BGR0
アドレス
0FBDH
bit7
bit6
bit5
bit4
bit3
bit2 bit1
bit0
初期値
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LIN-UARTボーレートジェネレータレジスタ0
書込み
リロードカウンタbit0～bit7に書込み
読出し
送信リロードカウンタbit0～bit7の読出し
R/W
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R0/WX : 未定義ビット(読出し値は"0"。このビットに値を書き込んでも動作に影響はありません。)
LIN-UARTボーレートジェネレータレジスタは, シリアルクロックの分周比を設定します。
BGR1 は上位ビット , BGR0 は下位ビットに対応します。BGR1 および BGR0 は , カ
ウンタのリロード値を書き込みと , 送信リロードカウンタの値を読み出すことがで
きます。また , BGR1 と BGR0 は , バイトアクセスおよびワードアクセスが可能です。
LIN-UART ボーレートジェネレータレジスタにリロード値に設定すると , リロード
カウンタはカウントを開始します。
＜注意事項＞
このレジスタへの書込みは , LIN-UART の動作停止中にのみ行ってください。
288
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第 16 章 LIN-UART
16.5
MB95200H/210H/220H Series
LIN-UART の割込み
16.5
LIN-UART には , 受信割込みと送信割込みがあり , 以下の要因で発生します。各割込
みには , 割込み番号と割込みベクタが割り当てられています。また , 8/16 ビット複
合タイマの割込みを使用した LIN synch field エッジ検出割込み機能もあります。
• 受信割込み
LIN-UART 受信データレジスタ (RDR) に受信データが設定された場合 , 受信エ
ラーが発生した場合 , また , LIN synch break が検出されたときに発生します。
• 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転
送され , データ送信が開始した場合に発生します。
■ 受信割込み
表 16.5-1 に , 受信割込みの制御ビットと割込み要因を示します。
表 16.5-1 受信割込みの割込み制御ビットと割込み要因
割込み要求 フラグ
フラグ
レジスタ
ビット
0
動作モード
1
2
3
割込み要因
❍ 受信データの RDR への書
込み
❍ オーバランエラー
RDRF
SSR
❍
❍
❍
ORE
SSR
❍
❍
❍
FRE
SSR
❍
❍
∆
PE
SSR
❍
×
∆
❍ フレーミングエラー
× パリティエラー
LBD
ESCR
×
×
×
❍ LIN synch break 検出
割込み要因
許可ビット
割込み要求フラグの
クリア
受信データの読出し
SSR:RIE
ESCR:LBIE
受信エラーフラグクリ
アビット (SCR:CRE) へ
の "1" の書込み
ESCR:LBD への "0" の
書込み
❍ : 使用ビット
× : 未使用ビット
∆ :ECCR:SSM = 1 の場合のみ使用可能
● 受信割込み
以下に示す動作のいずれかが受信モードで発生すると , その動作に対応する LINUART シリアルステータスレジスタ (SSR) のビットに "1" が設定されます。
データ受信完了
受信データが , LIN-UART シリアル入力シフトレジスタから LIN-UART 受信データ
レジスタ (RDR) へ転送された場合 (RDRF=1)
オーバランエラー
RDRF = 1 の状態で , CPU が RDR レジスタを読み出す前に次のシリアルデータを受
信した場合 (ORE = 1)
フレーミングエラー
ストップビット受信エラーが発生した場合 (FRE=1)
パリティエラー
パリティ検出エラーが発生した場合 (PE=1)
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第 16 章 LIN-UART
16.5
MB95200H/210H/220H Series
上記フラグビットのいずれかが "1" のとき , 受信割込みが許可 (SSR:RIE=1) されて
いる場合は , 受信割込み要求が発生します。
RDRF フラグは , LIN-UART 受信データレジスタ (RDR) を読み出すと , 自動的に "0"
にクリアされます。
エラーフラグはすべて , LIN-UART シリアル制御レジスタ (SCR)
の受信エラーフラグクリアビット (CRE) に "1" に設定すると , "0" にクリアされます。
＜注意事項＞
CRE フラグは書込み専用で , "1" がフラグに書き込まれた後 , 1 クロックサイクルの間 "1"
を保持します。
● LIN synch break 割込み
動作モード 3 で , LIN-UART が LIN スレーブ動作を実行する場合は , LIN synch break
割込みが機能します。
内部データバス ( シリアル入力 ) が 11 ビットの間以上 "0" になると , LIN-UART 拡
張制御ステータスレジスタ (ESCR) の LIN synch break 検出フラグビット (LBD) が "1"
に設定されます。LIN synch break 割込みと LBD フラグは , LBD フラグに "0" に設定
するとクリアされます。LIN synch field 内で 8/16 ビット複合タイマ割込みが発生す
る前に , LBD フラグをクリアしてください。
LIN synch break 検出を行うには , 受信禁止 (SCR:RXE=0) にする必要があります。
■ 送信割込み
表 16.5-2 に , 送信割込みの制御ビットと割込み要因を示します。
表 16.5-2 送信割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
ビット
フラグ
レジスタ
0
TDRE
SSR
❍
動作モード
1
2
3
❍
❍
❍
割込み要因
割込み要因許可
ビット
送信レジスタが空き
になった
SSR:TIE
割込み要求フラグの
クリア
送信データの書込み
❍: 使用ビット
● 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転
送され , データ送信が開始すると , LIN-UART シリアルステータスレジスタ (SSR) の
送信データレジスタエンプティフラグビット (TDRE) に "1" が設定されます。この
とき , 送信割込みが許可されている場合 (SSR:TIE = 1) には , 送信割込み要求が発生
します。
＜注意事項＞
ハードウェアリセット / ソフトウェアリセット後の TDRE の初期値は "1" であるため , TIE
ビットが "1" に設定されると , 直ちに割込みが発生します。TDRE は , LIN-UART 送信デー
タレジスタ (TDR) にデータを書き込むことでのみクリアされます。
290
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CM26-10123-1
第 16 章 LIN-UART
16.5
MB95200H/210H/220H Series
■ LIN Synch Field エッジ検出割込み (8/16 ビット複合タイマ割込み )
表 16.5-3 に , LIN synch field エッジ検出割込みの制御ビットと割込み要因を示しま
す。
表 16.5-3 LIN Synch Field エッジ検出割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
フラグビット レジスタ
IR
T00CR1
IR
T00CR1
0
×
×
動作モード
1
2
3
×
×
割込み要因
×
❍ LIN synch field の 1 回目の
立下りエッジ
×
❍ LIN synch field の 5 回目の
立下りエッジ
割込み要因
許可ビット
割込み要求フラグの
クリア
T00CR1:IE
T00CR1:IR への "0"
の書込み
❍: 使用ビット
×: 未使用ビット
● LIN synch field エッジ検出割込み (8/16 ビット複合タイマ割込み )
動作モード 3 で , LIN-UART が LIN スレーブ動作を実行する場合は , LIN synch field
エッジ検出割込みが機能します。
LIN synch break 検出後 , 内部信号 (LSYN) は LIN synch field の 1 回目の立下りエッジ
で "1" に設定され , 5 回目の立下りエッジ後に "0" に設定されます。内部信号を 8/16
ビット複合タイマへ入力するように 8/16 ビット複合タイマ側で設定し , かつ両方の
エッジを検出するように設定した場合 , 8/16 ビット複合タイマ割込みが許可されて
いると 8/16 ビット複合タイマ割込みが発生します。
8/16 ビット複合タイマで検出されたカウント値の差 ( 図 16.5-1 を参照 ) は , マスタ
シリアルクロックの 8 ビット分に相当します。この値から新しいボーレートを計算
できます。
ボーレートを設定した後 , 設定された次のスタートビットで検出された立下りエッ
ジから , 新しいボーレート値が有効となります。
図 16.5-1 8/16 ビット複合タイマによるボーレートの計算
LIN synch field
受信データ
スタート 0
1
2
3
4
5
6
7
ストップ
データ=0x55
内部信号
(LSYN)
8/16ビット
複合タイマ
キャプチャ値1
キャプチャ値2
カウント値の差 ＝ キャプチャ値2 － キャプチャ値1
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291
第 16 章 LIN-UART
16.5
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■ LIN-UART の割込みに関連するレジスタとベクタテーブルのアドレス
表 16.5-4 LIN-UART の割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
292
割込み要求番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
受信
IRQ7
ILR1
L07
FFECH
FFEDH
送信
IRQ8
ILR2
L08
FFEAH
FFEBH
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第 16 章 LIN-UART
16.5
MB95200H/210H/220H Series
受信割込み発生とフラグセットのタイミング
16.5.1
受信が完了したとき (SSR:RDRF), または受信エラーが発生した場合 (SSR:PE,
ORE, FRE) に , 受信割込みが発生します。
■ 受信割込み発生とフラグセットのタイミング
動作モード 0, 1, 2(SSM=1), 3 で最初のストップビットが検出された場合 , または動
作モード 2(SSM=0) で最終データビットが検出された場合に , 受信データが LINUART
受信データレジスタ
(RDR)
に 格 納 さ れ ま す。受 信 が 完 了 し た 場 合
(SSR:RDRF=1), または受信エラーが発生した場合 (SSR:PE, ORE, FRE=1) に , 各エラー
フラグが設定されます。エラーフラグが設定された場合に , 受信割込みが許可されて
いる (SSR:RIE = 1) と , 受信割込みが発生します。
＜注意事項＞
各動作モードで , 受信エラーが発生した場合は , LIN-UART 受信データレジスタ (RDR) の
データは無効となります。
図 16.5-2 に , 受信動作とフラグセットのタイミングを示します。
図 16.5-2 受信動作とフラグセットのタイミング
受信データ
( モード 0/3)
ST
D0
D1
D2
…
D5
D6
D7/P
SP
ST
受信データ
( モード 1)
ST
D0
D1
D2
…
D6
D7
AD
SP
ST
D0
D1
D2
…
D4
D5
D6
D7
D0
受信データ
( モード 2)
PE*1, FRE
RDRF
ORE*2
(RDRF = 1)
受信割込み発生
* 1:PE フラグは , 動作モード 1 および 3 では常に "0" となります。
* 2: オーバランエラーは , 受信データが読み出される前に次のデータが転送された場合 (RDRF = 1) に発生します。
ST: スタートビット , SP: ストップビット , AD: モード 1( マルチプロセッサ ) アドレスデータ選択ビット
＜注意事項＞
図 16.5-2 は , 動作モード 0 におけるすべての受信動作を示すものではありません。受信
動作例では , 通信フォーマットが 7 ビットデータ , パリティあり ( パリティビット =" 偶数
パリティ " または " 奇数パリティ "), ストップビット 1 と 8 ビットデータ , パリティなし ,
ストップビット 1 の例のみ示されています。
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293
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16.5
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図 16.5-3 ORE フラグセットのタイミング
受信データ
ST 0
1 2
3
4 5 6
7 SP ST 0
1 2
3
4 5 6
7 SP
RDRF
ORE
294
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16.5
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送信割込み発生とフラグセットのタイミング
16.5.2
送信割込みは , 送信データが LIN-UART 送信データレジスタ (TDR) から送信シフト
レジスタに転送され , データ送信が開始した場合に発生します。
■ 送信割込み発生とフラグセットのタイミング
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタ
に転送され , そのデータの送信が開始すると , TDR レジスタへの次のデータの書込
みが可能な状態 (SSR:TDRE=1) になります。データ送信が開始する場合 , 送信割込
みが許可されている場合 (SSR:TIE = 1) には , 送信割込みが発生します。
TDRE ビットは読出し専用です。LIN-UART 送信データレジスタ (TDR) にデータが
書き込まれた場合にのみ , "0" にクリアされます。
図 16.5-4 に , 送信動作とフラグセットのタイミングを示します。
図 16.5-4 送信動作とフラグセットのタイミング
送信割込み発生
送信割込み発生
モード 0/1/3:
TDR書込み
TDRE
シリアル出力
ST
D0 D1 D2 D3
D4 D5 D6 D7
P
AD
SP ST
D0 D1 D2 D3 D4 D5 D6 D7
送信割込み発生
P SP
AD
送信割込み発生
モード 2(SSM = 0):
TDR書込み
TDRE
シリアル出力
D0
D1 D2 D3 D4 D5 D6
D7 D0
D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3
D4
ST: スタートビット,D0～D7: データビット,P: パリティ,SP: ストップビット
AD: アドレスデータ選択ビット(モード1)
＜注意事項＞
図 16.5-4 は , 動作モード 0 におけるすべての送信動作を示すものではありません。8 ビッ
トデータ , パリティあり (" 偶数パリティ " または " 奇数パリティ "), ストップビット 1 に
よる送信動作例を示しています。
パリティビットは動作モード 3 の場合 , もしくは動作モード 2 で SSM ＝ 0 の場合には送
信されません。
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第 16 章 LIN-UART
16.5
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■ 送信割込み要求発生タイミング
送信割込みが許可されている場合 (SSR:TIE=1) に , TDRE フラグに "1" が設定される
と,
送信割込みが発生します。
＜注意事項＞
初期状態では , TDRE ビットが "1" になっていますので , 送信割込みが許可 (SSR:TIE=1)
されると , 直ちに送信割込みが発生します。TDRE ビットのクリアは , 送信データレジス
タ(TDR) に新規データを書き込むことしかありませんので, 送信割込み許可のタイミング
には注意してください。
各周辺機能の割込み要求番号およびベクタテーブルアドレスについては , 「付録 B
割込み要因のテーブル」を参照してください。
296
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16.6
第 16 章 LIN-UART
16.6
LIN-UART のボーレート
LIN-UART の入力クロック ( 送受信クロックソース ) は , 次の中からいずれかを選択
できます。
• マシンクロックをボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロックをボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロック (SCK 端子入力クロック ) を直接使用
■ LIN-UART ボーレート選択
ボーレートは , 次の 3 種類の中から 1 種類を選択できます。図 16.6-1 に , ボーレー
ト選択回路を示します。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
内部リロードカウンタは 2 つあり , それぞれ送信シリアルクロックと受信シリアル
クロックに対応しています。LIN-UART ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0) で 15 ビットのリロード値を設定することにより , ボーレートを選択
します。
リロードカウンタは , BGR1 と BGR0 に設定された値で内部クロックを分周します。
このボーレートは , 非同期モードと同期モード ( シリアルクロック送信側 ) 時に使
用します。
クロックソースの設定は , 内部クロックとボーレートジェネレータクロック使用を
選択 (SMR:EXT=0, OTO=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリ
ロード値を設定することにより , ボーレートを選択します。
リロードカウンタは , BGR1 と BGR0 に設定された値で外部クロックを分周します。
このボーレートは , 非同期モード時に使用します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロック使用を
選択 (SMR:EXT=1, OTO=0) してください。
● 外部クロック (1 対 1 モード ) によるボーレート
LIN-UART のクロック入力端子 (SCK) から入力されたクロックをそのままボーレー
トとして使用します ( 動作モード 2 スレーブ動作 ( 同期 )(ECCR:MS=1))。
このクロックは , 同期モード ( シリアルクロック受信側 ) 時に使用します。
クロックソースを設定する場合は , 外部クロックと , 外部クロック直接使用を選択
(SMR:EXT = 1, OTO = 1) してください。
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297
第 16 章 LIN-UART
16.6
MB95200H/210H/220H Series
図 16.6-1 LIN-UART ボーレート選択回路
REST
リロード値：V
セット
受信
15ビットリロードカウンタ
スタートビット
立下りエッジ検出
Rxc = 0?
受信クロック
F/F
リロード
Rxc = v/2?
リセット
0
1
リロード値：V
MCLK
0
送信
15ビットリロードカウンタ
(マシンクロック)
SCK
EXT
セット
Txc = 0?
OTO
F/F
リロード
1
(外部クロック入力)
カウンタ値：Txc
Txc = v/2?
0
リセット
1
送信クロック
内部データバス
EXT
REST
OTO
298
SMR
レジスタ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGR1
レジスタ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
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BGR0
レジスタ
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第 16 章 LIN-UART
16.6
MB95200H/210H/220H Series
ボーレート設定
16.6.1
ボーレート設定と , シリアルクロック周波数の計算結果を示します。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , LIN-UART ボーレートジェネレータレジスタ
1, 0 (BGR1, BGR0) で設定します。
ボーレート計算式を以下に示します。
リロード値 :
v=(
MCLK
b
)-1
v: リロード値 , b: ボーレート , MCLK: マシンクロック , または外部クロック周波数
計算例
マシンクロック10MHz, 内部クロック使用, ボーレートを19200 bpsに設定する場合,
次のようになります。
リロード値 :
v=
(
)
10 × 106
19200
-1 = 519.83... ≒ 520
よって , 実際のボーレートは以下のように計算できます。
b=
MCLK
(v + 1)
=
10 × 106
521
= 19193.8579
＜注意事項＞
リロードカウンタは , リロード値に "0" が設定されると停止します。このため , 最小のリ
ロード値は "1" としてください。
非同期モードで送受信する場合は , 受信値を決定するために 5 回オーバサンプリングしな
ければならないため , リロード値は最小でも "4" に設定する必要があります。
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299
第 16 章 LIN-UART
16.6
MB95200H/210H/220H Series
■ 各クロック速度のリロード値とボーレート
表 16.6-1 に , 各クロック速度のリロード値とボーレートを示します。
表 16.6-1 リロード値とボーレート
ボー
レート
8 MHz (MCLK)
10 MHz (MCLK)
16 MHz (MCLK)
16.25 MHz (MCLK)
リロード
値
周波数偏差
リロード
値
周波数偏差
リロード
値
周波数偏差
リロード
値
周波数偏差
2M
-
-
4
0
7
0
-
-
1M
7
0
9
0
15
0
-
-
500000
15
0
19
0
31
0
-
-
400800
-
-
-
-
-
-
-
-
250000
31
0
39
0
63
0
64
0
230400
-
-
-
-
68
- 0.64
-
-
153600
51
- 0.16
64
- 0.16
103
- 0.16
105
0.19
125000
63
0
79
0
127
0
129
0
115200
68
- 0.64
86
0.22
138
0.08
140
- 0.04
76800
103
0.16
129
0.16
207
- 0.16
211
0.19
57600
138
0.08
173
0.22
277
0.08
281
- 0.04
38400
207
0.16
259
0.16
416
0.08
422
- 0.04
28800
277
0.08
346
- 0.06
555
0.08
563
- 0.04
19200
416
0.08
520
0.03
832
- 0.04
845
- 0.04
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1559
< 0.01
9600
832
- 0.04
1041
0.03
1666
0.02
1692
0.02
7200
1110
< 0.01
1388
< 0.01
2221
< 0.01
2256
< 0.01
4800
1666
0.02
2082
- 0.02
3332
< 0.01
3384
< 0.01
2400
3332
< 0.01
4166
< 0.01
6666
< 0.01
6770
< 0.01
1200
6666
< 0.01
8334
< 0.01
13332
< 0.01
13541
< 0.01
600
13332
< 0.01
16666
< 0.01
26666
< 0.01
27082
< 0.01
300
26666
< 0.01
-
-
53332
< 0.01
54166
< 0.01
周波数偏差 (dev.) の単位は % です。MCLK はマシンクロックです。
300
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第 16 章 LIN-UART
16.6
■ 外部クロック
LIN-UART シリアルモードレジスタ (SMR) の EXT ビットを "1" に設定すると外部
クロックが選択されます。ボーレートジェネレータでは , 外部クロックは内部ク
ロックと同じように使用できます。
動作モード 2( 同期 ) でスレーブ動作を使用する場合は , 1 対 1 外部クロック入力モー
ド (SMR:OTO=1) を選択します。このモードでは , SCK に入力された外部クロック
が LIN-UART シリアルクロックに直接入力されます。
＜注意事項＞
外部クロック信号は LIN-UART で , 内部クロック (MCLK: マシンクロック ) に同期します。
したがって , 外部クロックの周期が内部クロックの周期の半分より高速である場合 , 外部
クロックが分周不可能となるため , 外部クロック信号は不安定な状態になります。
SCK クロックの値はデータシートを参照してください。
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301
第 16 章 LIN-UART
16.6
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■ 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
図 16.6-2に, リロード値"832"を用いた2つのリロードカウンタの動作例を示します。
図 16.6-2 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
送受信クロック
リロードカウンタ
(V+1)/2 で立下り
002
001
832
831
830
829
828
417
416
415
414
413
412
411
リロードカウンタ値
＜注意事項＞
シリアルクロック信号の立下りエッジは , リロード値を 2 で割った値 [(V+1)/2] をカウン
トした後に発生します。
302
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16.6.2
第 16 章 LIN-UART
16.6
リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットのリロードカウンタです。外
部クロックまたは内部クロックより , 送受信クロックを生成します。
また , 送信リロードカウンタのカウント値を LIN-UART ボーレートジェネレータレ
ジスタ 1, 0 (BGR1, BGR0) より読み出すことができます。
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタの 2 種類が
あります。リロードカウンタは , 専用ボーレートジェネレータとして機能します。
リロード値に対する 15 ビットレジスタから構成されており , 外部クロックまたは内
部クロックより送受信クロックを生成します。また , 送信リロードカウンタのカウ
ント値を LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) より読み
出すことができます。
● カウントの開始
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書
き込むと , リロードカウンタはカウントを開始します。
● 再スタート
リロードカウンタは以下の条件で再スタートします。
送信 / 受信リロードカウンタ共通の条件
• LIN-UART プログラマブルリセット (SMR:UPCL ビット )
• プログラマブル再スタート (SMR:REST ビット )
受信リロードカウンタの条件
• 非同期モードでの , スタートビット立下りエッジの検出
● 簡易タイマ機能
LIN-UART シリアルモードレジスタ (SMR) を "1" に設定すると , 次のクロックサイ
クルで 2 つのリロードカウンタは再スタートします。
この機能により , 送信リロードカウンタを簡易的なタイマとして使用することが可
能です。
図 16.6-3 に , この機能の使用例を示します ( リロード値が 100 の場合 )。
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303
第 16 章 LIN-UART
16.6
MB95200H/210H/220H Series
図 16.6-3 リロードタイマの再スタートによる簡易的タイマの使用例
MCLK
(マシンクロック)
書込み
SMRレジスタ
RESTビット
書込み信号
リロード
リロードカウンタ
37
36
35 100 99
98
97
96
95 94
93
92
91 90
89
88
87
BGR0/BGR1レジスタ
読出し信号
90
レジスタ読出し値
: 動作に影響がありません
この例における再スタート後のマシンクロックサイクル数 "cyc" は , 以下の式で求
められます。
cyc = v - c + 1 = 100 - 90 + 1 = 11
v: リロード値 , c: リロードカウンタ値
＜注意事項＞
SMR:UPCL ビットを "1" に設定することにより LIN-UART をリセットした場合にも , リ
ロードカウンタは再スタートします。
自動再スタート ( 受信リロードカウンタのみ )
非同期モードでスタートビット立下りエッジが検出されると , 受信リロードカウン
タが再スタートします。この自動再スタート機能は , 受信シフトレジスタを受信
データに同期させるためのものです。
● カウンタのクリア
リセットすると , LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0) の
リロード値とリロードカウンタは "00H" にクリアされ , リロードカウンタは停止し
ます。
LIN-UART リセット (SMR:UPCL への "1" の書込み ) により , カウンタ値は一時的に
"00H" にクリアされますが , リロード値は保持されているため , リロードカウンタは
再スタートします。
再スタートの設定 (SMR:REST への "1" の書込み ) では , リロードカウンタは , カウ
ンタ値を "00H" にクリアすることなく , 再スタートします。
304
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第 16 章 LIN-UART
16.7
MB95200H/210H/220H Series
16.7
LIN-UART の動作説明と LIN-UART 設定手順例
LIN-UART は , 動作モード 0/2 の双方向シリアル通信 , 動作モード 1 のマスタ / ス
レーブ通信 , 動作モード 3 の LIN マスタ / スレーブ通信で動作します。
■ LIN-UART の動作
● 動作モード
LIN-UART には , 4 種類の動作モード (0 ∼ 3) があり , 表 16.7-1 に示すように , それ
ぞれ CPU 間の接続方式やデータ転送方式が異なります。
表 16.7-1 LIN-UART の動作モード
動作モード
データ長
パリティなし
0
1
ノーマルモード
ノーマルモード
3
LIN モード
-
非同期
非同期
8 ビット
8 ビット
ストップ
ビット長
パリティあり
7 ビットまたは 8 ビット
マルチプロセッサ 7 ビットまたは
モード
8 ビット +1*
2
同期方式
同期
-
データビット
フォーマット
1 ビットまたは 2
ビット
LSB ファースト
MSB ファースト
なし , 1 ビット ,
2 ビット
非同期
1 ビット
LSB ファースト
-: 使用不可
*: 「+1」は , マルチプロセッサモードにおける通信制御に使用されるアドレス / データ選択ビット (AD)
LIN-UART シリアルモードレジスタ (SMR) の MD0 と MD1 ビットにより , 以下の
LIN-UART の動作モードを選択します。
表 16.7-2 LIN-UART の動作モード
MD1
MD0
0
0
モード
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
種類
＜注意事項＞
• 動作モード 1 でマスタ / スレーブ接続されたシステムにおいて , マスタとスレーブいず
れの動作にも対応しています。
• 動作モード 3 では , 通信フォーマットは 8 ビットデータ , パリティなし , 1 ストップビッ
ト , LSB ファーストに固定されます。
• 動作モードを切り換えた場合 , すべての送受信動作は中止され , LIN-UART は次の送受
信待ち状態になります。
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305
第 16 章 LIN-UART
16.7
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■ CPU 間接続方式
CPU 間接続方式として , 外部クロック 1 対 1 接続 ( ノーマルモード ) とマスタ / ス
レーブ型接続 ( マルチプロセッサモード ) のいずれかを選択できます。どちらの方
式でも , CPU はデータ長 , パリティ設定 , 同期方式などをすべての CPU 間で統一し
ておく必要があります。CPU の動作モードは , 次のように選択します。
• 1 対 1 接続 :
2 つの CPU 間で動作モード 0, 動作モード 2 のいずれかの同じ方式を
採用する必要があります。非同期方式では動作モード 0, 同期方式で
は動作モード 2 を選択してください。また , 動作モード 2 では 1 つの
CPU 側をシリアルクロック送信側へ , もう 1 つの CPU 側をシリアル
クロック受信側へ設定してください。
• マスタ / スレーブ接続 : 動作モード 1 を選択します。CPU をマスタ / スレーブ
システムとして使用してください。
■ 同期方式
非同期方式では , 受信クロックは受信スタートビットの立下りエッジに同期しま
す。同期方式では , 受信クロックはシリアルクロック送信側のクロック信号 , また
は送信側として動作する LIN-UART のクロック信号に同期させることができます。
■ 信号方式
NRZ(Non Return to Zero) 形式です。
■ 送受信許可
LIN-UART は , SCR:TXE ビットと SCR:RXE ビットによって , それぞれ送信と受信
の動作を制御します。送信または受信を禁止するには , 次の操作を実行します。
• 受信動作中に受信を禁止する場合 , 受信が終了するのを待ち , 受信データレジスタ
(RDR) を読み出してから , 受信を禁止します。
• 送信動作中に送信を禁止する場合 , 送信が終了するのを待ってから , 送信を禁止し
ます。
■ 設定手順例
以下に , LIN-UART の設定手順例を示します。
● 初期設定
1) ポート入力 (DDR0) を設定します。
2) 割込みレベル (ILR1, ILR2) を設定します。
3) データ形式を設定し , 送受信動作を許可します (SCR)。
4) 動作モードとボーレートを選択し , 端子出力を許可します (SMR)。
5) ボーレートジェネレータ 1, 0(BGR1, BGR0) を設定します。
306
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16.7.1
第 16 章 LIN-UART
16.7
非同期モード ( 動作モード 0, 1) の動作
LIN-UART を動作モード 0( ノーマルモード ), または動作モード 1( マルチプロセッ
サモード ) で使用する場合 , 転送方式は非同期となります。
■ 非同期モードの動作
● 送受信データ形式
送受信データは必ずスタートビット("L"レベル)で始まり, その後に指定されたデー
タビット長の送受信が行なわれ , 最後に少なくとも 1 ビットのストップビット ("H" レ
ベル ) で終了します。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) は , LIN-UART シリアル
ステータスレジスタ (SSR) の BDS ビットで決定されます。パリティありの場合は ,
パリティビットは常に最終データビットと最初のストップビットの間に配置され
ます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットです。パリティありを選択
できます。ストップビット長は , 1 ビットまたは 2 ビットから選択できます。
動作モード 1 では , データ長は 7 ビットまたは 8 ビットです。アドレス / データビッ
トが付加され , パリティは付加されません。ストップビット長は , 1 ビットまたは 2
ビットから選択できます。
送受信フレームのビット長に関する式を , 以下に示します。
長さ = 1 + d + p + s
(d = データビット数 [7 または 8], p = パリティ [0 または 1],
s = ストップビット数 [1 または 2])
図 16.7-1 に , 非同期モード ( 動作モード 0, 1) における送受信データ形式を示します。
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307
第 16 章 LIN-UART
16.7
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図 16.7-1 送受信データ形式 ( 動作モード 0, 1)
[動作モード0]
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
P:なし
データ8ビット
SP
P:あり
P:なし
データ7ビット
ST
D0
D1
D2
D3
D4
D5
D6
P
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP
P:あり
[動作モード1]
SP
データ8ビット
ST: スタートビット
SP: ストップモード
P: パリティビット
AD: アドレス/データビット
データ7ビット
＜注意事項＞
LIN-UART シリアルステータスレジスタ (SSR) の BDS ビットを "1"(MSB ファースト ) に
設定すると , ビットは D7, D6, …D1, D0(P) の順序で処理されます。
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16.7
● 送信
LIN-UART シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフ
ラグビット (TDRE) が "1" の場合には , LIN-UART 送信データレジスタ (TDR) に送
信データを書き込むことができます。データを書き込むと , TDRE フラグは "0" と
なります。TDRE フラグが "0" になったときに送信が許可されていれば (SCR:TXE =
1), TDRに書き込まれたデータは送信シフトレジスタに書き込まれ, シリアルクロッ
クの次のサイクルでスタートビットから順に送信が開始します。
送信割込みが許可されている場合 (TIE = 1) に , 送信データが LIN-UART 送信データ
レジスタ (TDR) から送信シフトレジスタに転送されると , TDRE フラグが "1" に設定
され , 割込みが発生します。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の
設定 (LSB ファーストまたは MSB ファースト ) にかかわらず , TDR レジスタの bit7
が不使用ビットになります。
＜注意事項＞
送信データエンプティフラグビット (SSR:TDRE) の初期値は "1" であるため , 送信割込み
が許可 (SSR:TIE=1) されると , 直ちに割込みが発生します。
● 受信
受信が許可されていると (SCR:RXE=1), 受信動作を行います。スタートビットを検
出すると , LIN-UART シリアル制御レジスタ (SCR) で定義されているデータ形式に
従って 1 フレームデータの受信が行われます。エラーが発生した場合には , エラー
フラグ (SSR:PE, ORE, FRE) が設定されます。1 フレームデータの受信が完了すると
, 受信データは受信シフトレジスタから LIN-UART 受信データレジスタ (RDR) へ転
送され , 受信データレジスタフルフラグビット (SSR:RDRF) が "1" に設定されます。
このとき , 受信割込み要求が既に許可 (SSR:RIE=1) されていれば , 受信割込み要求
が出力されます。
受信データを読み出す際には , まずエラーフラグの状態を調べて正常に受信が行わ
れたことを確認し , 受信が正常であれば , LIN-UART 受信データレジスタ (RDR) か
らデータを読み出してください。受信エラーが発生している場合には , エラー処理を
行ってください。
受信データを読み出すと , 受信データレジスタフルフラグビット (SSR:RDRF) がク
リアされます。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の
設定 (LSB ファーストまたは MSB ファースト ) にかかわらず , RDR レジスタの bit7
が不使用ビットになります。
＜注意事項＞
LIN-UART 受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット
(SSR:RDRF) が "1" に設定され , エラーが発生しなかった (SSR:PE, ORE, FRE=0) 場合に
有効となります。
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● 入力クロック
内部クロックまたは外部クロックを使用します。ボーレートについては , ボーレー
トジェネレータを選択してください (SMR:EXT=0 または 1, OTO=0)。
● ストップビットと受信バスアイドルフラグ
送信では , ストップビット数を 1 ビットまたは 2 ビットから選択できます。2 ビッ
トを選択した場合には , 両方のストップビットが受信中に検出されます。
最初のストップビットが検出されると, 受信データレジスタフルフラグ(SSR:RDRF)
が "1" になります。その後にスタートビットが検出されなければ , 受信バスアイド
ルフラグ (ECCR:RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
動作モード 0 では , パリティエラー, オーバランエラー, およびフレームエラーを検
出できます。
動作モード 1 では , オーバランエラーとフレームエラーを検出できます。ただし ,
パリティエラーは検出できません。
● パリティ
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) の設定が可能です。
パリティ許可ビット (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P)
で奇数 / 偶数パリティを選択できます。
動作モード 1 では , パリティは使用できません。
図 16.7-2 パリティありの場合の送信データ
SIN
ST
SP
1 0 1 1
SOT
0 0
0
0
ST
1 0 1 1
SOT
0
0
0 0
0
0
0 0
データ
0
SP
偶数パリティの送信
(SCR:P = 0)
SP
奇数パリティの送信
(SCR:P = 1)
1
ST
1 0 1 1
受信中 , パリティエラーは偶数
パリティにおいて発生します
(SCR:P = 0)
0
パリティ
ST: スタートビット , SP: ストップビット , パリティあり (PEN = 1)
＜注意事項＞動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データ形式です。
● データビット転送方式
データビット転送方式は , LSB ファーストまたは MSB ファーストが選択できます。
310
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同期モード ( 動作モード 2) の動作
16.7.2
LIN-UART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック
同期転送となります。
■ 同期モード ( 動作モード 2) の動作
● 送受信データ形式
同期モードでは , 8 ビットデータが送受信されます。データフォーマットは , スター
トビットとストップビットの有無を選択できます (ECCR:SSM)。また , スタート / ス
トップビットありの場合 (ECCR:SSM=1) は , パリティビットの有無も選択できます
(SCR:PEN)。
図 16.7-3 に , 同期モード ( 動作モード 2) におけるデータ形式を示します。
図 16.7-3 送受信データ形式 ( 動作モード 2)
送受信データ
(ECCR:SSM=0,SCR:PEN=0)
D0
D1
D2
D3
D4
D5
D6
D7
(ECCR:SSM=1,SCR:PEN=0)
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
送受信データ
(ECCR:SSM=1,SCR:PEN=1)
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
*
送受信データ
SP
*
SP
SP
*: 2ストップビットに設定(SCR:SBL = 1)した場合
ST:スタートビット,SP:ストップビット,P:パリティビット
データ転送方法:LSBファースト
● クロック反転機能
LIN-UART 拡張制御ステータスレジスタ (ESCR) の SCES ビットが "1" の場合 , シリ
アルクロックは反転します。シリアルクロック受信側が選択されている場合 , LINUART は受信したシリアルクロックの立下りエッジでデータをサンプリングしま
す。シリアルクロック送信側が選択されている場合は , SCES ビットが "1" のとき ,
マークレベルが "0" になります。
図 16.7-4 クロック反転時の送信データフレーム
マークレベル
送受信クロック
(SCES = 0,CCO = 0) :
送受信クロック
(SCES = 1,CCO = 0) :
データストリーム(SSM = 1)
(パリティなし,1ストップビット)
マークレベル
ST
SP
データフレーム
● スタート / ストップビット
LIN-UART 拡張通信制御レジスタ (ECCR) の SSM ビットが "1" の場合は , 非同期モー
ドと同様にスタートビットとストップビットがデータ形式に付加されます。
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● クロックの供給
クロック同期モード ( ノーマル ) では , 送受信データビット数はクロックサイクル
数と同じでなければなりません。スタート / ストップビットが許可されている場合
は追加されたスタート / ストップビット分まで一致している必要があります。
シリアルクロック送信側が選択されており (ECCR:MS ＝ 0), シリアルクロック出力
が許可されている (SMR:SCKE ＝ 1) 場合は , 送受信中に同期クロックが自動的に出
力されます。シリアルクロック受信側 (ECCR:MS ＝ 1) が選択されているか , シリア
ルクロック出力が禁止されている (SMR:SCKE ＝ 0) 場合は , 送受信データビット数
と等しいクロックサイクルが , 外部クロック端子から供給される必要があります。
シリアルデータが送受信動作に関係ない場合には , クロック信号をマークレベル
("H") に保つ必要があります。
● クロックの遅延
ECCR の SCDE ビットに "1" を設定すると , 図 16.7-5 に示すような遅延した送信ク
ロックが出力されます。この機能は , 受信側のデバイスが , シリアルクロックの立
上りエッジまたは立下りエッジでデータをサンプリングする際に必要となります。
図 16.7-5 送信クロックの遅延 (SCDE=1)
送信データ書込み
受信データサンプルエッジ (SCES = 0)
マークレベル
送受信クロック
(ノーマル)
マークレベル
送信クロック
(SCDE = 1)
送受信データ
マークレベル
0
1
LSB
1
0
1
データ
0
0
1
MSB
● クロックの反転
LIN-UART 拡張ステータスレジスタ (ESCR) の SCES ビットが "1" の場合 , LIN-UART
のクロックは反転し , 受信データは LIN-UART クロックの立下りエッジでサンプリ
ングされます。このとき , LIN-UART クロックのエッジでシリアルデータの値が有
効となる必要があります。
312
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● クロックの連続供給
ESCR レジスタの CCO ビットが "1" のとき , シリアルクロック送信側に , SCK 端子
からのシリアルクロック出力が連続供給されます。この場合は , データフレームの
開始と終了を明確にするために , スタートビットとストップビットをデータ形式
(SSM = 1) に付加してください。図 16.7-6 に , クロックの連続供給動作 ( 動作モード
2) を示します。
図 16.7-6 クロックの連続供給 ( 動作モード 2)
送受信クロック
(SCES = 0,CCO = 1) :
送受信クロック
(SCES = 1,CCO = 1) :
データストリーム(SSM = 1)
(パリティなし,1ストップビット)
ST
SP
データフレーム
● エラー検出
スタートビット / ストップビットが有効でない (ECCR:SSM=0) 場合は , オーバラン
エラーのみが検出されます。
● 同期モードの通信設定
同期モードで通信を行うためには , 以下の設定が必要です。
• LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0)
専用ボーレートリロードカウンタに必要な値を設定します。
• LIN-UART シリアルモードレジスタ (SMR)
MD1, MD0: "10B" ( モード 2)
SCKE :"1" − 専用ボーレートリロードカウンタを使用します
: "0" − 外部クロックを入力します
SOE :"1" − 送受信を許可します
: "0" − 受信のみを許可します
• LIN-UART シリアル制御レジスタ (SCR)
RXE, TXE: いずれかのビットを "1" に設定します。
AD
: アドレス / データ形式選択機能は使用されないため , このビットの値は意味
を持ちません。
CL
: ビット長は自動的に 8 ビットに設定されるため , このビットの値は意味を
持ちません。
CRE : "1" に設定した場合 : エラーフラグがクリアされるため , 送受信は一時停止
します。
- SSM = 0 の場合 :
PEN, P, SBL: パリティビット , ストップビットも使用しないため , これら 3 ビット
の値は意味を持ちません。
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- SSM = 1 の場合 :
PEN :"1": パリティビットを付加 / 検出する "0": パリティビットを使用しな
い
P
:"1": 奇数パリティ SBL :"1": ストップビット長 2 "0": 偶数パリティ
"0": ストップビット長 1
• LIN-UART シリアルステータスレジスタ (SSR)
BDS :"0" − LSB ファースト , "1" − MSB ファースト
RIE
:"1" − 受信割込みを許可 , "0" − 受信割込みを禁止
TIE
:"1" − 送信割込みを許可 , "0" − 送信割込みを禁止
• LIN-UART 拡張通信制御レジスタ (ECCR)
SSM :"0" − スタート / ストップビットを使用しない ( 通常 )
:"1" − スタート / ストップビットを使用する ( 拡張機能 )
MS
:"0" − シリアルクロック送信側 ( シリアルクロック出力 )
:"1" − シリアルクロック受信側 ( シリアルクロック送信側のデバイスからの
シリアルクロックを入力 )
＜注意事項＞
通信を開始するには , LIN-UART 送信データレジスタ (TDR) にデータを書き込んでくださ
い。
データのみを受信する場合は , シリアル出力を禁止 (SMR:SOE=0) してから , TDR レジス
タにダミーデータを書き込んでください。
連続クロック出力を許可し, スタート/ストップビットを許可することにより, 非同期モー
ドの場合と同様の双方向通信が可能となります。
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16.7.3
LIN 機能 ( 動作モード 3) の動作
動作モード 3 において , LIN-UART は LIN マスタおよび LIN スレーブとして動作し
ます。動作モード 3 では , 通信フォーマットは 8 ビットデータ , パリティなし , ス
トップビット 1, LSB ファーストに設定されます。
■ 非同期 LIN モード動作
● LIN マスタとしての動作
LIN モードでは , マスタがバス全体のボーレートを決定し , スレーブはマスタに同
期します。
LIN-UART 拡張通信制御レジスタ (ECCR) の LBR ビットを "1" に設定すると , SOT
端子から "L" レベルが 13 ビット∼ 16 ビット出力されます。これらのビットは , LIN
メッセージの開始を示す LIN synch break です。
ここで LIN-UART シリアルステータスレジスタ (SSR) の TDRE フラグビットは "0"
になります。LIN synch break 後 , TDRE ビットは "1"( 初期値 ) になります。このと
き SSR の TIE ビットが "1" であれば , 送信割込みが出力されます。
送信される LIN synch break の長さは ESCR の LBL0/LBL1 ビットによって , 下表の
ように設定されます。
表 16.7-3 LIN Synch Break 長
LBL0
LBL1
Synch break 長
0
0
13 ビット
1
0
14 ビット
0
1
15 ビット
1
1
16 ビット
LIN synch field は , LIN synch break の後にバイトデータ 0x55 として送信されます。
送信割込みの発生を防ぐため , TDRE フラグビットが "0" であっても , ECCR の LBR
ビットを "1" に設定した後で 0x55 を TDR に書き込めます。
● LIN スレーブとしての動作
LIN スレーブモードでは , LIN-UART はマスタのボーレートに同期する必要があり
ます。受信が禁止 (RXE=0) されていても , LIN break 割込みが許可 (LBIE=1) されて
いれば , LIN-UART は受信割込みを発生します。受信割込みが発生するとき , ESCR
の LBD ビットは "1" になります。
LBD ビットを "0" に設定すると , 受信割込み要求フラグがクリアされます。
以下では , LIN-UART の動作を例として , ボーレートの計算について説明します。
LIN-UART が synch field の最初の立下りエッジを検出すると , 8/16 ビット複合タイ
マに入力される内部信号を "H" にして , 8/16 ビット複合タイマをスタートさせます。
この内部信号は 5 回目の立下りエッジで "L" になります。8/16 ビット複合タイマは
, インプットキャプチャモードに設定されている必要があります。また , 8/16 ビット
複合タイマ割込みを許可し , 両エッジを検出するように設定する必要があります。
8/16 ビット複合タイマに入力信号が入力される時間は , ボーレートを 8 倍した値と
なります。
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ボーレート設定は , 以下の式で算出できます。
8/16 ビット複合タイマのカウンタがオーバフローしていない場合
: BGR 値 = (b - a) / 8 - 1
8/16 ビット複合タイマのカウンタがオーバフローした場合
: BGR 値 = (max + b - a) / 8 - 1
最大 : フリーランタイマの最大値
a:1 回目の割込み後の TII0 データレジスタ値
b:2 回目の割込み後の TII0 データレジスタ値
＜注意事項＞
上記のように LIN スレーブモード時 , synch field で新たに計算された BGR 値にボーレー
トの± 15% 以上の誤差が生じた場合は , ボーレートの設定は行わないでください。
8/16 ビット複合タイマのインプットキャプチャ機能の動作については ,「14.13 イン
プットキャプチャ機能の動作説明」を参照してください。
● LIN synch break 検出割込みとフラグ
スレーブモードにおいて LIN synch break が検出されると , ESCR の LIN break 検出
(LBD) フラグに "1" が設定されます。LIN break 割込みが許可されている場合 (LBIE
= 1) は , 割込みが発生します。
図 16.7-7 LIN Synch Break 検出とフラグセットのタイミング
シリアルクロック
シリアル入力
(LINバス)
CPUによるLBRクリア
LBD
TII0入力
(LSYN)
Synch break (14ビット設定の場合)
Synch field
上図は LIN synch break 検出とフラグのタイミングを示しています。
SSR のデータフレーミングエラー (FRE) フラグビットは , LIN break 割込みよりも 2
ビット前に受信割込みを生成する ( 通信フォーマットが 8 ビットデータ , パリティ
なし , 1 ストップビットである場合 ) ため , LIN break を使用する場合は , RXE を "0"
に設定してください。
LIN synch break 検出は , 動作モード 3 のみで機能します。
図 16.7-8 に , LIN スレーブモードにおける LIN-UART の動作を示します。
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16.7
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図 16.7-8 LIN スレーブモードにおける LIN-UART の動作
シリアルクロックサイクル#
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15
シリアル
クロック
シリアル入力
(LINバス)
FRE
(RXE=1)
LBD
(RXE=0)
RXE=1の場合に受信割込み発生
RXE=0の場合に受信割込み発生
● LIN バスタイミング
図 16.7-9 LIN バスタイミングと LIN-UART 信号
前回のシリアルクロック
クロックなし
(計算フレーム)
新たに計算されたシリアルクロック
8/16ビット複合タイマのカウント
LIN
バス
(SIN)
RXE
LBD
(IRQ0)
LBIE
TII0入力
(LSYN)
IRQ(TII0)
RDRF
(IRQ0)
RIE
CPUによる
RDR読出し
受信割込み許可
LIN break開始
LIN break検出,割込み発生
CPUによるIRQクリア(LBD→0)
IRQ (8/16ビット複合タイマ)
IRQクリア:8/16ビット複合タイマのインプットキャプチャスタート
IRQ (8/16ビット複合タイマ)
IRQクリア:ボーレートを計算して設定
LBIE禁止
受信許可
スタートビットの立下りエッジ
受信データ1バイトをRDRに保存
CPUによるRDR読出し
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シリアル端子直接アクセス
16.7.4
送信端子 (SOT) および受信端子 (SIN) に , 直接アクセスできます。
■ LIN-UART 端子直接アクセス
LIN-UART では , プログラマがシリアル入出力端子に直接アクセスすることが可能
です。
シリアル入力端子 (SIN) の状態は , シリアル入出力端子直接アクセスビット
(ESCR:SIOP) により読み出すことができます。
シリアル出力端子 (SOT) への直接書込みを可能 (ESCR:SOPE=1) にし , シリアル入出
力端子直接アクセスビット (ESCR:SIOP) へ "0" または "1" を書き込んだ後 , シリア
ル出力を許可(SMR:SOE=1) にすると, シリアル出力端子(SOT) の値を任意に設定で
きます。
LIN モードでは , 送信したデータの読出しおよび , 物理的な LIN バス線信号エラー
が発生した場合のエラー処理にこの機能を使用できます。
＜注意事項＞
送信動作中ではない ( 送信シフトレジスタが空である ) 場合のみ , 直接アクセスが可能で
す。
送信を許可 (SMR:SOE=1) する前に , シリアル出力端子直接アクセスビット (ESCR:SIOP)
に値を書き込んでください。これは , SIOP ビットが以前の値を保持しているために , 予
期せぬレベルの信号が出力されることを防ぐためです。
SIOP ビットに対しては , 通常の読出しでは SIN 端子の値が読み出されますが , リードモ
ディファイライト (RMW) 系命令では SOT 端子の値が読み出されます。
318
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第 16 章 LIN-UART
16.7
MB95200H/210H/220H Series
双方向通信機能 ( ノーマルモード )
16.7.5
動作モード 0, 動作モード 2 では , 通常の双方向通信を行うことができます。動作
モード 0 では非同期モード , 動作モード 2 では同期モードを選択できます。
■ 双方向通信機能
LIN-UART をノーマルモード ( 動作モード 0, 動作モード 2) で動作させるためには , 図
16.7-10 に示す設定が必要です。
図 16.7-10 LIN-UART の動作モード 0, 動作モード 2 の設定
SCR, SMR
モード 0 →
モード 2 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
×
0
0
0
0
0
0
+
×
0
1
0
0
0
PE ORE FRE RDRF TDRE BDS RIE
SSR,
RDR/TDR
TIE
変換データをセット ( 書込み時 )
受信データを保持 ( 読込み時 )
モード 0 →
モード 2 →
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
×
×
×
×
0
0
0
0
×
×
×
0
モード 0 →
×
×
×
×
0
×
0
モード 2 →
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
: SSM = 1( 同期スタート / ストップビットモード ) の場合に使用
+ : 自動的に正しい値が設定されます
TBI
● CPU 間接続
双方向通信を使用する場合は , 図 16.7-11 に示すように 2 つの CPU を接続します。
図 16.7-11 LIN-UART モード 2 における双方向通信の接続例
SOT
SOT
SIN
SIN
出力
入力
SCK
CPU1
(シリアルクロック送信側)
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SCK
CPU2
(シリアルクロック受信側)
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319
第 16 章 LIN-UART
16.7
MB95200H/210H/220H Series
● 通信手順例
通信は送信側から , 送信データの準備が完了次第開始されます。受信側は送信デー
タを受け取った後に , 定期的に ANS( 例では 1 バイトごと ) を返します。図 16.7-12
に , 双方向通信のフローチャート例を示します。
図 16.7-12 双方向通信フローチャートの例
(マスタ)
(スレーブ)
スタート
スタート
動作モード設定
(0,2いずれか)
動作モード設定
(マスタと合わせる)
TDR に1バイトデータを
設定して通信
データ送信
NO
受信データあり
YES
NO
受信データあり
受信データ読出しと処理
YES
受信データ読出しと処理
320
データ送信
(ANS)
1バイトデータ送信
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第 16 章 LIN-UART
16.7
MB95200H/210H/220H Series
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )
16.7.6
動作モード 1 では , 複数 CPU のマスタ / スレーブモード接続による通信が可能で
す。LIN-UART はマスタまたはスレーブとして使用できます。
■ マスタ / スレーブ型通信機能
LIN-UART をマルチプロセッサモード ( 動作モード 1) で動作させるためには , 図 16.713 に示す設定が必要です。
図 16.7-13 LIN-UART の動作モード 1 の設定
SCR, SMR
モード 1 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
+
×
0
0
1
0
0
0
SSR,
RDR/TDR
モード 1 →
PE ORE FRE RDRF TDRE BDS RIE
TIE
比較データをセット ( 書込み時 )
受信データを保持 ( 読出し時 )
×
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
×
×
×
×
0
0
0
×
×
×
×
0
モード 1 →
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
+ : 自動的に正しい値が設定されます
TBI
● CPU 間接続
マスタ / スレーブ型通信では , 通信システムは図 16.7-14 に示すように , 1 つのマス
タ CPU と複数のスレーブ CPU が 2 本の共通通信ラインで接続された構成となりま
す。LIN-UART はマスタまたはスレーブのどちらとしても使用できます。
図 16.7-14 LIN-UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
スレーブ CPU #0
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SOT
SIN
スレーブ CPU #1
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321
第 16 章 LIN-UART
16.7
MB95200H/210H/220H Series
● 機能の選択
マスタ / スレーブ型通信では , 表 16.7-4 に示すように動作モードとデータ転送方式
を選択してください。
表 16.7-4 マスタ / スレーブ型通信機能の選択
動作モード
マスタ CPU
アドレス
送受信
データ
送受信
モード 1
( 送受信
AD ビット )
データ
スレーブ
CPU
モード 1
( 送受信
AD ビット )
AD = 1
+
7 ビットまたは 8
ビットアドレス
AD = 0
+
7 ビットまたは 8
ビットデータ
パリ
ティ
なし
同期方式
非同期
ストップ
ビット
1 ビット
または
2 ビット
ビット方向
LSB ファー
スト
または
MSB ファー
スト
● 通信手順
マスタ / スレーブ型通信は , マスタ CPU がアドレスデータを送信すると開始します。
アドレスデータとは , AD ビットを "1" としたデータで , 通信先となるスレーブ CPU
を選択します。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当て
られたアドレスと一致した場合にマスタ CPU との通信をします。
図 16.7-15 に , マスタ / スレーブ型通信 ( マルチプロセッサモード ) のフローチャー
トを示します。
322
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第 16 章 LIN-UART
16.7
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図 16.7-15 マスタ / スレーブ型通信のフローチャート
(マスタCPU)
(スレーブCPU)
スタート
スタート
動作モード1に設定
動作モード1に設定
SIN端子をシリアルデータ
入力に設定
SOT端子をシリアルデータ
出力に設定
SIN端子をシリアルデータ
入力に設定
SOT端子をシリアルデータ
出力に設定
7または8データビット設定
1または2ストップビット
設定
7または8データビット設定
1または2ストップビット
設定
ADビットを"1"に設定
送受信動作許可
送受信動作許可
受信バイト
スレーブへアドレスを送信
ADビット= 1
NO
YES
スレーブアドレス
が一致
ADビットを"0"に設定
NO
YES
マスタCPUと通信
スレーブCPUと通信
通信終了?
通信終了?
NO
NO
YES
YES
ほかのスレーブ
CPUと通信
NO
YES
送受信動作禁止
エンド
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323
第 16 章 LIN-UART
16.7
16.7.7
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LIN 通信機能
LIN-UART 通信は , LIN デバイスを LIN マスタシステムまたは LIN スレーブシステム
に使用できます。
■ LIN マスタ / スレーブ型通信機能
図 16.7-16 に , LIN-UART の LIN 通信モード ( 動作モード 3) に必要な設定を示します。
図 16.7-16 LIN-UART の動作モード 3(LIN) の設定
SCR, SMR
モード 3 →
SSR,
RDR/TDR
モード 3 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
+
×
+
+
×
0
1
1
0
0
0
PE ORE FRE RDRF TDRE BDS RIE
×
TIE
変換データをセット ( 書込み時 )
受信データを保持 ( 読込み時 )
+
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
0
0
0
×
×
×
0
モード 3 →
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
+ : 自動的に正しい値が設定されます
TBI
● LIN デバイス接続
図 16.7-17 に , LIN バスシステムの通信例を示します。
LIN-UART は , LIN マスタまたは LIN スレーブとして動作できます。
図 16.7-17 LIN バスシステム通信の例
SOT
SOT
LINバス
SIN
LINマスタ
324
SIN
トランシーバ
トランシーバ
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LINスレーブ
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第 16 章 LIN-UART
16.7
MB95200H/210H/220H Series
LIN-UART の LIN 通信フローチャートの例
( 動作モード 3)
16.7.8
LIN-UART の LIN 通信フローチャート例を示します。
■ LIN マスタデバイス
図 16.7-18 LIN マスタのフローチャート
スタート
初期設定:
動作モード3を設定
シリアルデータ出力許可,ボーレート設定
Synch break長設定
TXE = 1,TIE = 0,RXE = 1,RIE = 1
NO
メッセージ?
(受信)
(送信)
YES
YES
ウェイクアップ?
(0X80受信)
YES
RXE = 0
Synch break割込み許可
Synch break送信:
ECCR:LBR = 1
Synch field送信:
TDR = 0X55
NO
Data field
受信?
NO
RDRF = 1
受信割込み
Data 1 受信
*1
送信data 1設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
Data N 送信
TDRE = 1
送信割込み
*1
送信data N設定
TDR = Data N
送信割込み禁止
LBD = 1
Synch break割込み
RDRF = 1
受信割込み
受信許可
LBD = 0
Synch break割込み禁止
Data 1 受信
Data 1 読出し
RDRF = 1
受信割込み
Synch field受信 *1
Identify field設定:
*1
RDRF = 1
受信割込み
Data N 受信
Data N 読出し
TDR = ID
*1
RDRF = 1
受信割込み
ID field受信 *1
エラーなし?
NO
エラー処理 *2
YES
* 1: エラーが発生した場合,エラー処理を行なってください。
* 2: - FRE,OREが"1"になっていた場合,SCR:CREビットに"1"を書き込んでエラーフラグをクリアしてください。
- ESCR:LBDビットが"1"になっていた場合,LIN-UARTリセットを実行してください。
(注意事項)各処理中で検出されたエラーを適切に処理してください。
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325
第 16 章 LIN-UART
16.7
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■ LIN スレーブデバイス
図 16.7-19 LIN スレーブのフローチャート
スタート
初期設定:
動作モード3を設定
シリアルデータ出力許可
TXE = 1,TIE = 0,RXE = 0,RIE = 1
LIN-UARTと8/16ビット複合タイマとの接続
受信禁止
8/16ビット複合タイマ割込み許可
Synch break割込み許可
(受信)
(送信)
YES
LBD = 1
Synch break割込み
Data field
受信?
NO
RDRF = 1
受信割込み
Synch break検出クリア
ESCR:LBD = 0
Synch break割込み禁止
Data 1 受信
*1
送信data 1設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
TII0割込み
Data N 受信
TDRE = 1
送信割込み
*1
8/16ビット複合タイマデータ読出し
8/16ビット複合タイマ割込みフラグクリア
TII0割込み
送信data N設定
TDR = Data N
送信割込み禁止
受信禁止
RDRF = 1
受信割込み
8/16ビット複合タイマデータ読出し
ボーレート調整
受信許可
8/16ビット複合タイマ割込みフラグクリア
8/16ビット複合タイマ割込み禁止
Data 1 受信
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Identify field受信*1
スリープモード?
*1
Data N 受信
Data N 読出し
受信禁止
*1
NO
YES
エラーなし?
NO
エラー処理
*2
YES
ウェイクアップ
受信?
NO
YES
ウェイクアップ
送信?
NO
YES
ウェイクアップコード送信
* 1: エラーが発生した場合,エラー処理を行なってください。
* 2: - FRE,OREが"1"になっていた場合,SCR:CREビットに"1"を書き込んでエラーフラグをクリアしてください。
- ESCR:LBDビットが"1"になっていた場合,LIN-UARTリセットを実行してください。
(注意事項)各処理中で検出されたエラーを適切に処理してください。
326
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MB95200H/210H/220H Series
16.8
第 16 章 LIN-UART
16.8
LIN-UART 使用上の注意
LIN-UART を使用する場合の注意点を示します。
■ LIN-UART 使用上の注意
● 動作の許可
LIN-UART には , それぞれ送信と受信を許可するための TXE ビットと RXE ビット
が , LIN-UART シリアル制御レジスタ (SCR) にあります。デフォルト ( 初期値 ) で
は , 送受信ともに禁止されているため , 転送開始前には動作を許可する必要があり
ます。また , 必要に応じて動作禁止にして転送を中止することもできます。
● 通信モードの設定
通信モードの設定は , LIN-UART の動作停止中にしてください。送信または受信中
に通信モードを設定した場合は, モード設定時に送受信中であったデータは保証され
ません。
● 送信割込み許可のタイミング
送信データエンプティフラグビット (SSR:TDRE) はデフォルト ( 初期 ) 値が "1"( 送
信データなし , 送信データ書込み許可 ) であるため , 送信割込み要求が許可
(SSR:TIE=1) されると , 直ちに送信割込み要求が発生します。送信割込み要求が発生
するのを防ぐため , 送信データ設定後には必ず TIE フラグビットを "1" に設定して
ください。
● 動作設定の変更
スタート / ストップビットの付加やデータ形式の変更など , 動作設定を変更した後
には LIN-UART をリセットしてください。
LIN-UART シリアルモードレジスタ (SMR) の設定と同時に , LIN-UART のリセット
(SMR:UPCL = 1) を行っても , 動作設定が正しいことを保証するものではありませ
ん。したがって , LIN-UART シリアルモードレジスタ (SMR) の設定を行った後は ,
再度 LIN-UART をリセットしてください。
● LIN 機能の使用
LIN 機能は動作モード 3 で使用可能です。このモードでは , 通信フォーマットは 8
ビット長 , パリティなし , 1 ストップビット , LSB ファーストに固定されます。
LIN synch break の送信ビット長は可変ですが , 検出ではビット長は 11 ビット固定と
なります。
● LIN スレーブ設定
LIN スレーブを開始するときは , LIN synch break の最小 13 ビット長を確実に検出す
るために , 必ず最初の LIN synch break を受信する前にボーレートを設定してくださ
い。
● バスアイドル機能
バスアイドル機能は , 同期モード ( 動作モード 2) では使用できません。
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327
第 16 章 LIN-UART
16.8
MB95200H/210H/220H Series
● AD ビット (LIN-UART シリアル制御レジスタ (SCR): アドレス / データ形式選択ビット )
AD ビットを使用する際には下記の点に注意してください。
AD ビットに書き込まれた値により , アドレス / データのどちらを送信するかが選択
されます。AD ビットを読み出すと , 最後に受信した AD ビットの値が読み出され
ます。
マイクロコントローラの内部では , 受信した AD ビット値と送信した AD ビッ
ト値が個別のレジスタに保存されます。
リードモディファイライト (RMW) 系命令を使用した場合は , 送信した AD ビット
値が読み出されます。このため , SCR レジスタのほかのビットにビットアクセスし
た場合 , AD ビットに誤った値が書き込まれる可能性があります。
上記の理由により , AD ビットの設定は送信前の SCR レジスタへの最後のアクセス
時に行う必要があります。SCR レジスタへの値の書込み時には常にバイトアクセス
することで , 上記の問題を防ぐことができます。
● LIN-UART ソフトウェアリセット
LIN-UART シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに , LIN-UART
ソフトウェアリセット (SMR:UPCL ＝ 1) を実行してください。
● Synch Break 検出
動作モード 3(LIN モード ) 時に , シリアル入力が 11 ビット幅以上で "L" になると ,
拡張制御ステータスレジスタ (ESCR) の LBD ビットが "1" になり (synch break 検出
), LIN-UART は synch field 待ちとなります。このため , synch break 以外のところで
シリアル入力が 11 ビット以上 "0" になった場合 , LIN-UART は synch break が入力さ
れたものと認識 (LBD ＝ 1) し , synch field 待ちとなります。
この場合 , LIN-UART リセット (SMR:UPCL = 1) を実行してください。
328
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第 16 章 LIN-UART
16.9
MB95200H/210H/220H Series
16.9
LIN-UART のサンプルプログラム
富士通マイクロエレクトロニクスは , LIN-UART を動作させるためのサンプルプログ
ラムを提供しています。
■ LIN-UART 用サンプルプログラム
LIN-UART 用サンプルプログラムについては ,「はじめに」の「サンプルプログラ
ム」を参照してください。
■ サンプルプログラム例以外の設定方法
● 動作モードの選択方法
動作モード選択ビット (SMR:MD[1:0]) で行います。
動作モード
動作モード選択ビット (MD[1:0])
モード 0
非同期 ( ノーマルモード )
"00B" に設定
モード 1
非同期 ( マルチプロセッサモード )
"01B" に設定
モード 2
同期 ( ノーマルモード )
"10B" に設定
モード 3
非同期 (LIN モード )
"11B" に設定
● 動作クロックの種類と動作クロックの選択方法
外部クロック選択ビット (SMR:EXT) で行います。
クロック入力
外部クロック選択ビット (EXT)
専用ボーレートジェネレータを選択するには
"0" に設定
外部クロックを選択するには
"1" に設定
● SCK 端子 , SIN 端子 , SOT 端子の制御方法
下記の設定で行います。
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動作
LIN-UART
SCK 端子を入力端子として設定するには
DDR0:P02 = 0
SMR:SCKE = 0
SCK 端子を出力端子として設定するには
SMR:SCKE = 1
SIN 端子を使用するには
DDR0:P04 = 0
SOT 端子を使用するには
SMR:SOE = 1
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329
第 16 章 LIN-UART
16.9
MB95200H/210H/220H Series
● LIN-UART 動作の許可 / 禁止方法
受信動作許可ビット (SCR:RXE) で行います。
制御内容
受信動作許可ビット (RXE)
受信を禁止するには
"0" に設定
受信を許可するには
"1" に設定
送信動作制御ビット (SCR:TXE) で行います。
制御内容
送信動作制御ビット (TXE)
送信を禁止するには
"0" に設定
送信を許可するには
"1" に設定
● LIN-UART のシリアルクロックとして外部クロックを使用する方法
1 対 1 外部クロック入力許可ビット (SMR:OTO) で行います。
制御内容
1 対 1 外部クロック入力許可ビット (OTO)
外部クロックを許可するには
"1" に設定
● リロードカウンタの再スタート方法
リロードカウンタ再スタートビット (SMR:REST) で行います。
制御内容
リロードカウンタ再スタートビット (REST)
リロードカウンタを再スタートするには
"1" に設定
● LIN-UART をリセットする方法
LIN-UART プログラマブルクリアビット (SMR:UPCL) で行います。
制御内容
LIN-UART プログラマブルクリアビット (UPCL)
ソフトウェアリセットにより LIN-UART
をリセットするには
"1" に設定
● パリティの設定方法
パリティ許可ビット (SCR:PEN) と , パリティ選択ビット (SCR:P) で行います。
330
動作
パリティ制御 (PEN)
パリティ極性 (P)
パリティなしにするには
"0" に設定
-
偶数パリティを使用するには
"1" に設定
"0" に設定
奇数パリティを使用するには
"1" に設定
"1" に設定
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第 16 章 LIN-UART
16.9
MB95200H/210H/220H Series
● データ長の設定方法
データ長選択ビット (SCR:CL) で行います。
動作
データ長選択ビット (CL)
ビット長を 7 ビットにするには
"0" に設定
ビット長を 8 ビットにするには
"1" に設定
● ストップビット長の選択方法
ストップビット長選択ビット (SCR:SBL) で行います。
動作
ストップビット長選択ビット (SBL)
ストップビット長を 1 ビットにするには
"0" に設定
ストップビット長を 2 ビットにするには
"1" に設定
● エラーフラグのクリア方法
受信エラーフラグクリアビット (SCR:CRE) で行います。
制御内容
受信エラーフラグクリアビット (CRE)
エラーフラグ (PE, ORE, FRE) をクリアするには
"0" に設定
● 転送方向の設定方法
転送方向選択ビット (SSR:BDS) で行います。
転送方向はどの動作モードでも , LSB ファーストと MSB ファーストの選択が可能
です。
制御内容
転送方向選択ビット (BDS)
LSB ファーストを選択するには
( 最下位ビットから転送 )
"0" に設定
MSB ファーストを選択するには
( 最上位ビットから転送 )
"1" に設定
● 受信完了フラグのクリア方法
下記の設定で行います。
制御内容
方法
受信完了フラグをクリアするには
RDR レジスタを読み出す
RDR レジスタが読み出されると , 受信が開始します。
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第 16 章 LIN-UART
16.9
MB95200H/210H/220H Series
● 送信バッファエンプティフラグのクリア方法
下記の設定で行います。
制御内容
方法
送信バッファエンプティフラグをクリアするには
TDR レジスタにデータを書き込む
TDR レジスタにデータが書き込まれると , 送信が開始します。
● データ形式 ( アドレス / データ ) の選択方法 ( モード 1 のみ )
アドレス / データ形式選択ビット (SCR:AD) で行います。
動作
アドレス / データ形式選択ビット (AD)
データフレームを選択するには
"0" に設定
アドレスフレームを選択するには
"1" に設定
この設定は , 送信においてのみ有効です。受信では AD ビットは無視されます。
● ボーレートの設定方法
「16.6 LIN-UART のボーレート」を参照してください。
● 割込み関連レジスタ
割込みレベルは , 下表に示す割込みレベル設定レジスタで設定します。
332
割込みレベル設定レジスタ
割込みベクタ
受信
割込みレベルレジスタ (ILR1)
アドレス : 0007AH
#7
アドレス : 0FFFCH
送信
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#8
アドレス : 0FFEAH
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第 16 章 LIN-UART
16.9
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● 割込みの許可 / 禁止 / クリア方法
割込み要求許可フラグ , 割込み要求フラグ
割込み要求許可ビット (SSR:RIE), (SSR:TIE) を使用して , それぞれ受信 / 送信割込み
を許可します。
UART 受信
UART 送信
受信割込み許可ビット (RIE)
送信割込み許可ビット (TIE)
割込み要求を禁止するには
"0" に設定
割込み要求を許可するには
"1" に設定
割込み要求をクリアするには , 下記の設定で行います。
UART 受信
割込み要求を
クリアするには
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UART 送信
受信データレジスタフルフラグビット
(RDRF) は , LIN-UART シリアル入力レジ
スタ (RDR) を読み出すことによりクリア
されます。
送信データレジスタエンプ
ティフラグビット (TDRE)
は , LIN-UART シリアル出力
データレジスタ (TDR) に
エラーフラグ (PE, ORE, FRE) は , エラーフ データを書き込むことによ
ラグクリアビット (CRE) を "1" に設定する り , "0" に設定されます。
ことにより , "0" になります。
FUJITSU MICROELECTRONICS LIMITED
333
第 16 章 LIN-UART
16.9
334
MB95200H/210H/220H Series
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CM26-10123-1
第 17 章
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について
説明します。
17.1 8/10 ビット A/D コンバータの概要
17.2 8/10 ビット A/D コンバータの構成
17.3 8/10 ビット A/D コンバータの端子
17.4 8/10 ビット A/D コンバータのレジスタ
17.5 8/10 ビット A/D コンバータの割込み
17.6 8/10 ビット A/D コンバータの動作説明と設定手順例
17.7 8/10 ビット A/D コンバータ使用上の注意
17.8 8/10 ビット A/D コンバータのサンプルプログラム
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
335
第 17 章 8/10 ビット A/D コンバータ
17.1
17.1
MB95200H/210H/220H Series
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , 10 ビット逐次比較型の 8/10 ビット A/D コンバータ
です。複数のアナログ入力端子から 1 つの入力信号を選択し , ソフトウェアと内部
クロックによって起動できます。
■ A/D 変換機能
A/D コンバータは , アナログ入力端子から入力されたアナログ電圧 ( 入力電圧 ) を ,
8 ビット , または 10 ビットのデジタル値に変換します。
• 入力信号は , 複数のアナログ入力端子から選択できます。
• 変換速度は , プログラマブルで設定可能です ( 動作電圧と周波数によって選択可能
です )。
• A/D 変換が完了すると割込みが発生します。
• 変換完了は , ADC1 レジスタの ADI ビットで判断できます。
A/D 変換機能を起動するには , 以下のいずれかの方法を使用します。
• ADC1 レジスタの ADI ビットによる起動
• 8/16 ビット複合タイマ出力 TO00 による連続起動
336
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CM26-10123-1
第 17 章 8/10 ビット A/D コンバータ
17.2
MB95200H/210H/220H Series
17.2
8/10 ビット A/D コンバータの構成
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• アナログチャネルセレクタ
• サンプルアンドホールド回路
• 制御回路
• A/D コンバータデータレジスタ (ADDH, ADDL)
• A/D コンバータ制御レジスタ 1(ADC1)
• A/D コンバータ制御レジスタ 2(ADC2)
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 17.2-1 に , 8/10 ビット A/D コンバータのブロックダイヤグラムを示します。
図 17.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
A/Dコンバータ制御レジスタ2(ADC2)
AD8
8/16ビット複合タイマ
出力端子（TO00）
TIM0
ADCK
ADIE
EXT
CKDIV1 CKDIV0
起動信号
セレクタ
アナログ
チャネル
セレクタ
サンプルアンド
ホールド回路
内部データバス
AN00～AN05
TIM1
制御回路
A/Dコンバータデータ
レジスタ(ADDH,ADDL)
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
ADMVX
AD
A/Dコンバータ制御レジスタ1(ADC1)
IRQ
CM26-10123-1
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337
第 17 章 8/10 ビット A/D コンバータ
17.2
MB95200H/210H/220H Series
● クロックセレクタ
このセレクタは , 連続起動を許可 (ADC2:EXT=1) した状態で , A/D 変換クロックを
選択します。
● アナログチャネルセレクタ
このセレクタは , 複数のアナログ入力端子から入力チャネルを選択する回路です。
● サンプルアンドホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。この回路は ,
A/D 変換を起動した直後の入力電圧をサンプルホールドすることにより , A/D 変換
中 ( 比較中 ) の入力電圧の変動の影響を受けずに変換できます。
● 制御回路
A/D 変換機能では , コンパレータからの電圧比較信号を基に , 10 ビットの A/D デー
タレジスタの値を , 最上位ビット (MSB) から最下位ビット (LSB) に向かって順に決
定します。A/D 変換が完了すると , A/D 変換機能は割込み要求フラグビット
(ADC1:ADI) を "1" に設定します。
● A/D コンバータデータレジスタ (ADDH/ADDL)
10 ビットの A/D データの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL
レジスタに格納されます。
AD 変換精度ビット (ADC2:AD8) を "1" にすると , AD 変換精度は 8 ビット精度とな
り , ADDL レジスタに 8 ビット A/D データが格納されます。
● A/D コンバータ制御レジスタ 1(ADC1)
A/D コンバータの各機能の許可と禁止 , アナログ入力端子の選択 , ステータスの確
認を行うためのレジスタです。
● A/D コンバータ制御レジスタ 2(ADC2)
入力クロックの選択 , 割込みの許可と禁止 , 複数の A/D 変換機能の制御を行うため
のレジスタです。
■ 入力クロック
8/10 ビット A/D コンバータは , プリスケーラからの出力クロックを入力クロック (
動作クロック ) として使用します。
338
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CM26-10123-1
MB95200H/210H/220H Series
17.3
第 17 章 8/10 ビット A/D コンバータ
17.3
8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子について説明します。
■ 8/10 ビット A/D コンバータの端子
MB95200H シリーズは , アナログ入力端子を 6 チャネル搭載しています
アナログ入力端子は , 汎用入出力ポートとしても使用されます。
● AN05 端子∼ AN00 端子
AN05 ∼ AN00:A/D 変換機能を使用する場合は , これらの端子に変換したいアナロ
グ電圧を入力します。AN05 ∼ AN00 の端子は , その端子に対応する
ポート方向レジスタ (DDR) の端子ビットを "0" に設定して , アナログ
入力端子選択ビット (ADC1:ANS0 ∼ ANS3) がその端子を示す値に設
定されている場合は , アナログ入力端子として機能します。アナログ
入力端子として使用されていない端子は , 8/10 ビット A/D コンバータ
が使用されている場合も汎用入出力ポートとして使用できます。
MB95220H シリーズは , アナログ入力端子を 2 チャンネル搭載しています。
アナログ入力端子は , 汎用入出力端子としても使用されます。
● AN05 ∼ AN01 端子
AN05 ∼ AN01:A/D 変換機能を使用する場合は , これらの端子に変換したいアナロ
グ電圧を入力します。AN05 端子∼ AN01 端子の端子は , その端子に対
応するポート方向レジスタ (DDR) の端子ビットを "0" に設定して , ア
ナログ入力端子選択ビット (ADC1: ANS0 ∼ ANS3) がその端子を示す
値に設定されている場合は , アナログ入力端子として機能します。ア
ナログ入力端子と使用されていない端子は , 8/10 ビット A/D コンバー
タが使用されている場合も汎用入出力ポートとして使用できます。
MB95210H シリーズは , アナログ入力端子を 2 チャネル搭載しています。
アナログ入力端子は , 汎用入出力ポートとしても使用されます。
● AN05, AN04 端子
AN05, AN04:A/D 変換機能を使用する場合は , これらの端子に変換したいアナログ
電圧を入力します。AN05, AN04 の端子は , その端子に対応するポート
方向レジスタ (DDR) の端子ビットを "0" に設定して , アナログ入力端
子選択ビット (ADC1:ANS0 ∼ ANS3) がその端子を示す値に設定されて
いる場合は , アナログ入力端子として機能します。アナログ入力端子
として使用されていない端子は , 8/10 ビット A/D コンバータが使用さ
れている場合も汎用入出力ポートとして使用できます。
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339
第 17 章 8/10 ビット A/D コンバータ
17.3
MB95200H/210H/220H Series
■ 8/10 ビット A/D コンバータに関連するブロックダイヤグラム
図 17.3-1 8/10 ビット A/D コンバータに関連する端子 AN00, AN01 (P00/AN00, P01/AN01) の
ブロックダイヤグラム
A/Dアナログ入力
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
340
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第 17 章 8/10 ビット A/D コンバータ
17.3
MB95200H/210H/220H Series
図 17.3-2 8/10 ビット A/D コンバータに関連する端子 AN02, AN03, AN05 (P02/INT02/AN02/SCK,
P03/INT03/AN03/SOT, P05/INT05/AN05/TO00/HCLK2) のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可(INT02,INT03,INT05)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 17.3-3
8/10 ビット A/D コンバータに関連する端子 AN04(P04/INT04/AN04/SIN/HCLK1/EC0) の
ブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可(INT04)
ヒステリシス
プルアップ
0
1
PDRリード
CMOS
PDR
端子
PDRライト
ビット操作命令を実行するとき
DDRリード
DDR
内部バス
DDRライト
ストップ,時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
ILSRリード
ILSR
ILSRライト
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341
第 17 章 8/10 ビット A/D コンバータ
17.4
17.4
MB95200H/210H/220H Series
8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータには , A/D コンバータ制御レジスタ 1(ADC1),
A/D コンバータ制御レジスタ 2(ADC2), A/D コンバータデータレジスタ上位 (ADDH),
A/D コンバータデータレジスタ下位 (ADDL) の 4 つのレジスタがあります。
■ 8/10 ビット A/D コンバータのレジスタ
図 17.4-1 に , 8/10 ビット A/D コンバータのレジスタを示します。
図 17.4-1 8/10 ビット A/D コンバータのレジスタ .
8/10 ビット A/D コンバータ制御レジスタ 1(ADC1)
bit7
bit6
bit5
bit4
bit3
アドレス
006CH
ANS3
ANS2
ANS1
ANS0
ADI
R/W
R/W
R/W
R/W
R(RM1),W
8/10 ビット A/D コンバータ制御レジスタ 2(ADC2)
bit7
bit6
bit5
bit4
bit3
アドレス
AD8
TIM1
TIM0
ADCK
ADIE
006DH
R/W
R/W
R/W
R/W
R/W
8/10 ビット A/D コンバータデータレジスタ上位 (ADDH)
bit7
bit6
bit5
bit4
bit3
アドレス
006EH
R0/WX R0/WX R0/WX R0/WX R0/WX
8/10 ビット A/D コンバータデータレジスタ下位 (ADDL)
bit7
bit6
bit5
bit4
bit3
アドレス
SAR7
SAR6
SAR5
SAR4
SAR3
006FH
R/WX
R/WX
R/WX
R/WX
R/WX
R/W:
R0, W:
R/WX:
R0/WX:
R(RM1), W:
342
bit2
ADMV
R/WX
bit2
EXT
R/W
bit1
ADMVX
R/W
bit0
AD
R0,W
bit1
bit0
CKDIV1 CKDIV0
R/W
R/W
初期値
00000000B
初期値
00000000B
bit2
R0/WX
bit1
SAR9
R/WX
bit0
SAR8
R/WX
初期値
00000000B
bit2
SAR2
R/WX
bit1
SAR1
R/WX
bit0
SAR0
R/WX
初期値
00000000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
ライトオンリ ( 書込み可能。読出し時の値は "0" となります。)
リードオンリ ( 読出し可能 , このビットに値を書き込んでも動作に影響はありません。)
未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
リード / ライト可能 ( 読出し値と書込み値は異なります。リードモディファイライト (RMW) 系命
令では "1" が読み出されます )
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第 17 章 8/10 ビット A/D コンバータ
17.4
MB95200H/210H/220H Series
8/10 ビット A/D コンバータ制御レジスタ 1(ADC1)
17.4.1
8/10 ビット A/D コンバータ制御レジスタ 1(ADC1) は , 8/10 ビット A/D コンバータ
の各機能の許可 / 禁止 , アナログ入力端子の選択 , およびコンバータの状態の確認を
行うためのレジスタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 1(ADC1)
図 17.4-2 8/10 ビット A/D コンバータ制御レジスタ 1(ADC1)
アドレス
006CH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
ADMVX
AD
00000000 B
R/W
R/W
R/W
R/W
R(RM1),W
R/WX
R/W
R0,W
A/D変換起動ビット
A/D変換起動しない
A/D変換起動する
AD
0
1
0
1
電流遮断用アナログスイッチ制御ビット
変換中のみアナログスイッチON
常にアナログスイッチ
ADMV
0
1
変換中フラグビット
変換中ではない
変換中
ADMVX
割込み要求フラグビット
読出し時
書込み時
ADI
0
変換未終了
このビットのクリア
1
変換終了
“1”を書き込んでもADIとほかの
ビットに影響はありません。
ANS3
0
0
0
0
0
0
ANS2
0
0
0
0
1
1
ANS1
0
0
1
1
0
0
ANS0
0
1
0
1
0
1
アナログ入力チャネル選択ビット
AN00端子
AN01端子
AN02端子
AN03端子
AN04端子
AN05端子
R/W
：リード/ライト可能(読出し値は書込み値と同じとなります。)
R/WX
：リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。書込みは動作に影響なし)
R0,W
：ライトオンリ(書込み可能。読出し値は"0"となります。)
R(RM1),W ：未定義ビット(読出し値は書込み値と異なります。リードモディファイライト(RMW)系命令では,"1"が読み出されます。)
：初期値
MB95200H/210H/220Hシリーズの使用不可能な端子をアナログ入力端子選択ビット
(ANS3 ∼ ANS0) と一緒に選択しないでください。
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第 17 章 8/10 ビット A/D コンバータ
17.4
MB95200H/210H/220H Series
表 17.4-1 8/10 ビット A/D コンバータ制御レジスタ 1(ADC1) の各ビットの機能
ビット名
機能
ANS3, ANS2,
ANS1, ANS0:
アナログ入力端子選
択ビット
これらのビットは , AN00 ∼ AN05 から使用されるアナログ入力端子を選択し
ます。
アナログ入力端子の数は 2 つのシリーズで異なります。
ソフトウェアにより A/D 変換が起動 (AD = 1) された場合は (ADC2:EXT = 0),
これらのビットを同時に変更できます。
＜注意事項＞ ADMV ビットが "1" の場合は , これらのビットを変更しないで
ください。
アナログ入力端子として使わない端子は , 汎用ポートとして使
用できます。
bit3
ADI:
割込み要求フラグ
ビット
このビットは , A/D 変換の完了を検出します。
A/D 変換機能を使用している場合は , このビットは A/D 変換の完了直後に "1"
に設定されます。
・このビットと割込み要求許可ビット (ADC2:ADIE) が "1" になったとき , 割
込み要求が出力されます。
・このビットに "0" を書き込むと , このビットはクリアされます。このビット
に "1" を書き込んでもこのビットは変化せず , ほかのビットにも影響はありま
せん。
・リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,
"1" が読み出されます。
bit2
ADMV:
変換中フラグビット
このビットは , A/D 変換実行中であることを示します。
A/D 変換中 , このビットの値は "1" となります。
このビットは読出し専用です。このビットに値を書き込んでも意味はなく ,
動作に影響はありません。
ADMVX:
電流遮断用アナログ
スイッチ制御ビット
このビットは , 内部リファレンス電源を遮断するためのアナログスイッチを
制御します。
A/D 変換開始直後にはラッシュ電流が流れるため , Vcc 端子の外部インピー
ダンスが高い場合は , A/D 変換精度に影響が生じることがあります。A/D 変
換起動前にこのビットを "1" にすることにより , この影響を回避できます。ま
た , 消費電流を抑えるため , スタンバイモードに移行する前にはこのビットを
"0" に設定してください。
AD:
A/D 変換起動ビット
このビットは , ソフトウェアにより A/D 変換機能を起動します。
このビットを "1" に設定すると , A/D 変換機能が起動します。
＜注意事項＞ このビットに "0" を書き込んでも , A/D 変換機能の動作を停止
させることはできません。読出し値は常に "0" となります。
EXT = 1 のとき , このビットによる A/D 変換の起動は禁止され
ます。
EXT = 0 の状態で , A/D 変換実行中にこのビットに "1" を書き
込むと , A/D 変換は再起動します。
bit7 ∼
bit4
bit1
bit0
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第 17 章 8/10 ビット A/D コンバータ
17.4
MB95200H/210H/220H Series
8/10 ビット A/D コンバータ制御レジスタ 2(ADC2)
17.4.2
8/10 ビット A/D コンバータ制御レジスタ 2(ADC2) は , 8/10 ビット A/D コンバータ
の各機能の制御 , 入力クロックの選択 , および割込みの許可 / 禁止を行うためのレジ
スタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 2(ADC2)
図 17.4-3 8/10 ビット A/D コンバータ制御レジスタ 2(ADC2)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
006DH
AD8
TIM1
TIM0
ADCK
ADIE
EXT
CKDIV1
CKDIV0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKDIV1
CKDIV0
0
0
1
1
0
1
0
1
CM26-10123-1
00000000B
クロック(CKIN)選択ビット
1 MCLK(マシンクロック)
1/2 × MCLK(マシンクロック)
1/4 × MCLK(マシンクロック)
1/8 × MCLK(マシンクロック)
EXT
0
1
ADC1レジスタのADビットでの起動
ADC2レジスタのADCKビットで選択されたクロックで連続起動
ADIE
0
1
割込み要求許可ビット
割込み要求出力の禁止
割込み要求出力の許可
ADCK
0
1
外部起動信号選択ビット
外部起動信号を使用しません
8/16ビット複合タイマ出力端子(TO00）による起動
TIM1
0
0
1
1
TIM0
0
1
0
1
AD8
0
1
MCLK
R/W
初期値
連続起動許可ビット
サンプリング時間選択ビット
CKIN x 4
CKIN x 7
CKIN x 10
CKIN x 16
精度選択ビット
10ビット精度
8ビット精度
: マシンクロック
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
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第 17 章 8/10 ビット A/D コンバータ
17.4
MB95200H/210H/220H Series
表 17.4-2 8/10 ビット A/D コンバータ制御レジスタ 2(ADC2) の各ビットの機能
ビット名
bit7
bit6, bit5
機能
AD8:
精度選択ビット
このビットは , A/D 変換の分解能を選択します。
"0" に設定した場合 : 10 ビット精度が選択されます。
"1" に設定した場合 : 8 ビット精度が選択されます。ADDL レジスタを読み
出すことにより , 8 ビットデータを取得できます。
＜注意事項＞選択された分解能によって , 使用するデータビットが異なりま
す。
このビットの変更は , 次の変換に入る前の A/D コンバータの動作
が停止した後で行ってください。
TIM1, TIM0:
サンプリング時間選
択ビット
これらのビットは , サンプリング時間を設定します。
• 動作条件 ( 電圧と周波数 ) に従ってサンプリング時間を変更してください。
• CKIN の値はクロック選択ビット (ADC2:CKDIV1, CKDIV0) によって決まり
ます。
＜注意事項＞これらのビットの変更は , A/D コンバータの動作が停止してい
るときにのみ行ってください。
ADCK:
外部起動信号選択
ビット
このビットは , 外部起動時の起動信号を選択します (ADC2:EXT = 1)。
bit4
bit3
ADIE:
割込み要求許可
ビット
このビットは , 割込みコントローラへの割込みの出力を許可または禁止しま
す。
• このビットと割込み要求フラグビット (ADC1:ADI) が "1" のとき , 割込み要
求が出力されます。
bit2
EXT:
連続起動許可ビット
このビットは , A/D 変換機能の起動をソフトウェア的に行うか , 入力クロック
の立上り検出で連続的に行うかを選択します。
CKDIV1,
CKDIV0:
クロック選択ビット
これらのビットは , A/D 変換に使用するクロックを選択します。入力クロッ
クはプリスケーラにより生成されます。詳細については , 「第 6 章 クロック
制御部」を参照してください。
• サンプリング時間は , これらのビットで選択されたクロックによって異な
ります。
• 動作条件 ( 電圧と周波数 ) に従って , これらのビットを変更してください。
＜注意事項＞ これらのビットの変更は , A/D コンバータの動作が停止してい
るときにのみ行ってください。
bit1, bit0
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第 17 章 8/10 ビット A/D コンバータ
17.4
MB95200H/210H/220H Series
8/10 ビット A/D コンバータデータレジスタ上位 / 下位
(ADDH, ADDL)
17.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) は , 10 ビット
A/D 変換中に , 10 ビット A/D 変換結果を格納します。
10 ビットデータの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL レジ
スタに格納されます。
■ 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
図 17.4-4 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
ADDH
アドレス
006EH
bit7
R0/WX
bit6
R0/WX
bit5
R0/WX
bit4
R0/WX
bit3
R0/WX
bit2
R0/WX
bit1
SAR9
R/WX
bit0
SAR8
R/WX
初期値
00000000B
ADDL
アドレス
006FH
bit15
SAR7
R/WX
bit14
SAR6
R/WX
bit13
SAR5
R/WX
bit12
SAR4
R/WX
bit11
SAR3
R/WX
bit10
SAR2
R/WX
bit9
SAR1
R/WX
bit8
SAR0
R/WX
初期値
00000000B
R/WX : リードオンリ ( 読出し可能 , このビットに値を書き込んでも動作に影響はありません。)
R0/WX : 未定義ビット ( 読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。)
10 ビットの A/D データのうち , 上位 2 ビットが ADDH レジスタの bit1 と bit0 に対応
し , 下位 8 ビットが ADDL レジスタの bit15 ∼ bit8 に対応します。
ADC2 レジスタの AD8 ビットに "1" が設定されている場合は , 8 ビット精度が選択
されます。ADDL レジスタを読み出すことにより , 8 ビットデータを取得できます。
これらのレジスタは読出し専用です。データを書き込んでも動作に影響はありませ
ん。
8 ビット精度が選択された A/D 変換では , ADDH レジスタの SAR8 と SAR9 は "0"
になります。
● A/D 変換機能
A/D 変換を起動すると , レジスタの設定による変換時間の経過後に変換結果が確定
し , ADDH レジスタと ADDL のレジスタに格納されます。A/D 変換完了後 , 次の A/
D 変換が完了する前に , A/D データレジスタ ( 変換結果 ) を読み出し , ADC1 レジス
タの ADI フラグビット (bit 3) をクリアしてください。A/D 変換中 , ADDH と ADDL
とのレジスタの値は , 前回の A/D 変換結果となります。
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347
第 17 章 8/10 ビット A/D コンバータ
17.5
17.5
MB95200H/210H/220H Series
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータの割込み要因としては A/D 変換機能動作時の変換終了が
あります。
■ 8/10 ビット A/D コンバータ動作中の割込み
A/D 変換が完了すると , 割込み要求フラグビット (ADC1:ADI) が "1" になります。こ
のとき割込み要求許可ビットが許可になっていると (ADC2:ADIE = 1), 割込みコン
トローラへの割込み要求が発生します。割込み要求をクリアするには , 割込み処理
ルーチンなどで ADI ビットに "0" を書き込んでください。
ADI ビットは , ADIE ビットの値に関係なく , A/D 変換が完了すると "1" に設定され
ます。
割込み要求フラグビット (ADC1:ADI) が "1" で , 割込み要求が許可されている場合
(ADC2:ADIE = 1) は , CPU は割込み処理から復帰することができません。必ず割込
み処理ルーチン内で ADI ビットをクリアしてください。
■ 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブルの
アドレス
表 17.5-1 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブル
のアドレス
割込み要因
割込み
要求番号
8/10 ビット A/D
IRQ18
割込みレベル設定レジスタ
レジスタ
ILR4
設定ビット
L18
ベクタテーブルのアドレス
上位
FFD6H
下位
FFD7H
全割込み要求番号およびベクタテーブルアドレスについては , 「付録 B 割込み要因
一覧表」を参照してください。
348
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第 17 章 8/10 ビット A/D コンバータ
17.6
MB95200H/210H/220H Series
17.6
8/10 ビット A/D コンバータの動作説明と設定手順例
8/10 ビット A/D コンバータは , ADC1 レジスタの EXT ビットによりソフトウェア起
動または連続起動を選択できます。
■ 8/10 ビット A/D コンバータ変換機能の動作
● ソフトウェア起動
ソフトウェアにより A/D 変換機能を起動するには , 図 17.6-1 の設定が必要です。
図 17.6-1 A/D 変換機能 ( ソフトウェア起動 ) の設定
ADC1
bit7
ANS3
bit6
ANS2
bit5
ANS1
bit4
ANS0
bit3
ADI
bit2
ADMV
ADC2
AD8
TIM1
TIM0
ADCK
×
ADIE
EXT
0
CKDIV1 CKDIV0
ADDH
-
-
-
-
-
-
A/D 変換値を保持
ADDL
bit1
ADMVX
bit0
AD
1
A/D 変換値を保持
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
A/D 変換機能が起動されると , A/D 変換が開始します。また , 変換中においても A/
D 変換機能を再起動できます。
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349
第 17 章 8/10 ビット A/D コンバータ
17.6
MB95200H/210H/220H Series
● 連続起動
A/D 変換機能を連続起動するには , 図 17.6-2 の設定が必要です。
図 17.6-2 A/D 変換機能 ( 連続起動 ) の設定
ADC1
bit7
ANS3
bit6
ANS2
bit5
ANS1
bit4
ANS0
bit3
ADI
bit2
ADMV
bit1
ADMVX
bit0
AD
×
ADC2
AD8
TIM1
TIM0
ADCK
ADIE
EXT
1
CKDIV1 CKDIV0
ADDH
-
-
-
-
-
-
A/D 変換値を保持
: 使用ビット
× : 未使用ビット
1 : "1" に設定
連続起動が許可されると , 選択された入力クロックの立上りエッジで A/D 変換機能
が起動され , A/D 変換が開始します。連続起動が禁止されると (ADC2:EXT = 0), 連続
起動動作は停止します。
■ A/D 変換機能の動作
8/10 ビット A/D コンバータの動作について説明します。
1) A/D 変換が開始すると , 変換フラグビットが設定され (ADC1:ADMV ＝ 1), 選択され
たアナログ入力端子がサンプルホールド回路に接続されます。
2) アナログ入力端子の電圧をサンプリング期間中にサンプルアンドホールド回路内
のサンプルアンドホールド用コンデンサに取り込みます。この電圧は , A/D 変換が
終了するまで保持されます。
3) サンプルアンドホールド用コンデンサに取り込まれた電圧と , A/D 変換用の基準電
圧をコントロール回路内のコンパレータで最上位ビット (MSB) から最下位ビット
(LSB) まで比較し , 結果を ADDH, ADDL レジスタへ転送します。結果の転送が終わ
ると , 変換中フラグビットがクリア (ADC1：ADMV ＝ 0) され , 割込み要求フラグ
ビットが設定 (ADC1：ADI ＝ 1) されます。
＜注意事項＞
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時に保持されます。し
たがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能の使用中は , アナログ入力端子 (ADC1:ANS3 ∼ ANS0) を変更しないでく
だ さ い。特 に 連 続 起 動 中 は , ア ナ ロ グ 入 力 端 子 を 変 更 す る 前 に 連 続 起 動 を 禁 止
(ADC2:EXT = 0) してください。
• リセットモード , ストップモード , または時計モードを開始すると , A/D コンバータは
停止し , ADMV ビットは "0" にクリアされます。
350
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第 17 章 8/10 ビット A/D コンバータ
17.6
■ 設定手順例
以下に , 8/10 ビット A/D コンバータの設定手順例を示します。
● 初期設定
1) 入力ポート (DDR1) を設定します。
2) 割込みレベル (ILR4) を設定します。
3) A/D 入力を許可します (ADC1:ANS0 ∼ ANS3)。
4) サンプリング時間を設定します (ADC2:TIM1, TIM0)。
5) クロックを選択します (ADC2:CKDIV1, CKDIV0)。
6) A/D 変換精度を設定します (ADC2:AD8)。
7) 動作モードを選択します (ADC2:EXT)。
8) 起動トリガを選択します (ADC2:ADCK)。
9) 割込みを許可します (ADC2:ADIE=1)。
10)A/D 変換を起動します (ADC1:AD = 1)。
● 割込み処理
1) 割込み要求フラグをクリアします (ADC1:ADI=0)。
2) 変換値を読み出します (ADDH, ADDL)。
3) A/D 変換を起動します (ADC1:AD = 1)。
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351
第 17 章 8/10 ビット A/D コンバータ
17.7
17.7
MB95200H/210H/220H Series
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用するための注意点を示します。
■ 8/10 ビット A/D コンバータ使用上の注意
● プログラムによる 8/10 ビット A/D コンバータの設定に関する注意事項
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時に保持されます。
したがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能の使用中は , アナログ入力端子 (ADC1:ANS3 ∼ ANS0) を変更しないで
ください。特に連続起動中は , アナログ入力端子を変更する前に連続起動を禁止
(ADC2:EXT = 0) してください。
• リセットモード , ストップモード , または時計モードの開始時には , A/D コンバータ
は停止し , そのすべてのレジスタは初期化されます。
• 割込み要求フラグビット (ADC1:ADI) が "1" で , 割込み要求が許可されている場合
(ADC2:ADIE = 1) は , CPU は割込み処理から復帰することができません。割込み処
理ルーチン内で必ず ADI ビットをクリアしてください。
● 割込み要求に関する注意事項
A/D 変換の再起動 (ADC1:AD = 1) と A/D 変換の完了が同時に発生した場合は , 割込
み要求フラグビット (ADC1:ADI) が "1" に設定されます。
● 誤差について
| Vcc - Vss | が小さくなるに従い , それに比例して A/D 変換の誤差は増大します。
● 8/10 ビット A/D コンバータのアナログ入力順序
アナログ入力 (AN00 ∼ AN05) とデジタル電源 (VCC) を同時に投入するか , またはデ
ジタル電源投入後にアナログ入力を投入してください。
デジタル電源 (VCC) は , アナログ入力 (AN00 ∼ AN05) と同時に切断するか , または
アナログ入力 (AN00 ∼ AN05) 切断後に切断してください。
8/10 ビット A/D コンバータの電源投入 / 切断時には , アナログ入力電圧がデジタル
電源の電圧を超えないように注意してください。
● 変換時間
A/D 変換の変換速度は , クロックモード , メインクロック発振周波数 , メインクロッ
クの速度切換え ( ギア機能 ) に影響されます。
例 :サンプリング時間 = CKIN × (ADC2:TIM1/TIM0 設定 )
比較 ( コンペア ) 時間 = CKIN × 10 ( 固定値 ) + MCLK
A/D コンバータ起動時間 : 最短時間＝ MCLK ＋ MCLK
最長時間＝ MCLK ＋ CKIN
変換時間 = A/D コンバータ起動時間 + サンプリング時間 + 比較時間
352
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第 17 章 8/10 ビット A/D コンバータ
17.7
• A/D 変換が開始した時間によって , 変換時間には最大 (1 CKIN - 1 MCLK) の誤差が
生じる可能性があります。
• ソフトウェアで A/D コンバータを設定する場合は , その設定が MB95200H/210H/
220H シリーズのデータシートに記載された A/D コンバータの「サンプリング時間」
と「コンペア時間」の仕様を満たしていることを確認してください。
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353
第 17 章 8/10 ビット A/D コンバータ
17.8
17.8
MB95200H/210H/220H Series
8/10 ビット A/D コンバータのサンプルプログラム
富士通マイクロエレクトロニクスは , 8/10 ビット A/D コンバータを動作させるため
のサンプルプログラムを提供しています。
■ 8/10 ビット A/D コンバータ用サンプルプログラム
8/10 ビット A/D コンバータ用サンプルプログラムについては ,「はじめに」の「サ
ンプルプログラム」を参照してください。
■ サンプルプログラム例以外の設定方法
● 8/10 ビット A/D コンバータの動作クロックを選択する方法
動作クロックの選択には , クロック選択ビット (ADC2:CKDIV1/CKDIV0) を使用し
ます。
● 8/10 ビット A/D コンバータのサンプリング時間を選択する方法
サンプリング時間の選択には , サンプリング時間選択ビット (ADC2:TIM1/TIM0) を
使用します。
● 8/10-ビットA/Dコンバータの内部リファレンス電源切断用アナログスイッチを制御する方法
内部リファレンス電源切断用アナログスイッチの制御には , 電源遮断用アナログス
イッチ制御ビット (ADC1:ADMVX) で行います。
制御内容
電流遮断用アナログスイッチ制御ビット
(ADMVX)
内部リファレンス電源を切断するには
"0" に設定する
内部リファレンス電源を投入するには
"1" に設定する
● 8/10 ビット A/D 変換機能の起動方法を選択する方法
起動トリガの選択には , 連続起動許可ビット (ADC2:EXT) で行います。
A/D 変換起動要因
連続起動許可ビット (EXT)
ソフトウェアトリガを選択するには
"0" に設定する
入力クロックの立上り信号を選択するには
"1" に設定する
• ソフトウェアトリガの発生方法
A/D 変換起動ビット (ADC1:AD) を使用して , ソフトウェアトリガを発生させます。
354
動作
A/D 変換起動ビット (AD)
ソフトウェアトリガを発生させるには
"1" に設定する
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第 17 章 8/10 ビット A/D コンバータ
17.8
• 入力クロックを用いた A/D 変換機能の起動方法
入力クロックの立上りエッジで , 起動トリガが発生します。
入力クロックの選択には , 外部起動信号選択ビット (ADC2:ADCK) で行います。
入力クロック
外部起動信号選択ビット (ADCK)
外部起動信号を使用しない
"0" に設定する
8/16 ビット複合タイマ出力端子 (TO00) を選択するには
"1" に設定する
● A/D 変換精度を選択する方法
変換結果精度の選択には , 精度選択ビット (ADC2:AD8) で行います。
動作モード
精度選択ビット (AD8)
10 ビット精度にするには
"0" に設定する
8 ビット精度にするには
"1" に設定する
● アナログ入力端子を使用する方法
アナログ入力端子の選択には , アナログ入力端子選択ビット (ADC1:ANS3 ∼ ANS0)
で行います。
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動作
アナログ入力端子選択ビット (ANS3 ∼ ANS0)
AN00 端子を使用するには
"0000B" に設定する
AN01 端子を使用するには
"0001B" に設定する
AN02 端子を使用するには
"0010B" に設定する
AN03 端子を使用するには
"0011B" に設定する
AN04 端子を使用するには
"0100B" に設定する
AN05 端子を使用するには
"0101B" に設定する
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355
第 17 章 8/10 ビット A/D コンバータ
17.8
MB95200H/210H/220H Series
● 変換完了を確認する方法
変換が完了したかどうかを確認する方法は , 2 通りあります。
• 割込み要求フラグビット (ADC1:ADI) で確認する方法
割込み要求フラグビット (ADI)
意味
読出し値が "0" の場合
A/D 変換完了割込み要求なし
読出し値が "1" の場合
A/D 変換完了割込み要求あり
• 変換フラグビット (ADC1:ADMV) で確認する方法
変換フラグビット (ADMV)
意味
読出し値が "0" の場合
A/D 変換完了 ( 停止 )
読出し値が "1" の場合
A/D 変換実行中
● 割込み関連レジスタ
下表の割込みレベル設定レジスタを用いて , 割込みレベルを設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
8/10- ビット A/D
コンバータ
割込みレベルレジスタ (ILR4)
アドレス : 0007DH
#18
アドレス : 0FFD6H
● 割込みを許可 / 禁止 / クリアする方法
割込みを許可するには , 割込み要求許可ビット (ADC2:ADIE) で行います。
制御内容
割込み要求許可ビット (ADIE)
割込み要求を禁止するには
"0" に設定する
割込み要求を許可するには
"1" に設定する
割込み要求をクリアするには , 割込み要求ビット (ADC1:ADI) で行います。
356
制御内容
割込み要求ビット (ADI)
割込み要求をクリアするには
ビットを "1" に設定するか , または ,
A/D 変換機能を起動する
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CM26-10123-1
第 18 章
低電圧検出リセット回路
低電圧検出リセット回路の機能と動作について説
明します。( 低電圧検出リセット回路を使用できる
のは , MB95F202K/F203K/F204K/F212K/F213K/
F222K/F223K のみです。)
18.1 低電圧検出リセット回路の概要
18.2 低電圧検出リセット回路の構成
18.3 低電圧検出リセット回路の端子
18.4 低電圧検出リセット回路の動作説明
CM26-10123-1
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357
第 18 章 低電圧検出リセット回路
18.1
18.1
MB95200H/210H/220H Series
低電圧検出リセット回路の概要
低電圧検出リセット回路は , 電源電圧を監視し , 電源電圧が低電圧検出の電圧レベル
より低くなった場合に , リセット信号を発生します ( MB95F202K/F203K/F204K/
F212K/F213K/F222K/F223K のみで使用可能 )。
■ 低電圧検出リセット回路
低電圧検出リセット回路は , 電源電圧を監視し , 電源電圧が検出電圧レベルより低
下したときにリセット信号を発生します。この回路は , MB95F202K/F203K/F204K/
F212K/F213K/F222K/F223K のみ使用可能です。電気的特性の詳細は , MB95200H/
210H シリーズのデータシートおよび MB95220H シリーズのデータシートを参照し
てください。
358
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CM26-10123-1
第 18 章 低電圧検出リセット回路
18.2
MB95200H/210H/220H Series
低電圧検出リセット回路の構成
18.2
図 18.2-1 に , 低電圧検出リセット回路のブロックダイヤグラムを示します。
■ 低電圧検出リセット回路のブロックダイヤグラム
図 18.2-1 低電圧検出リセット回路のブロックダイヤグラム
VCC
リセット信号
N-ch
Vref
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359
第 18 章 低電圧検出リセット回路
18.3
18.3
MB95200H/210H/220H Series
低電圧検出リセット回路の端子
低電圧検出リセット回路の端子について説明します。
■ 低電圧検出リセット回路に関連する端子
● VCC 端子
低電圧検出リセット回路は , 本端子の電圧を監視します。
● VSS 端子
この端子は , 電圧検出の基準となる GND 端子です。
● RST 端子
低電圧検出リセット信号はマイコン内部と本端子へ出力されます。
360
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CM26-10123-1
第 18 章 低電圧検出リセット回路
18.4
MB95200H/210H/220H Series
低電圧検出リセット回路の動作説明
18.4
低電圧検出リセット回路は , 電源電圧が検出電圧よりも低下したときにリセット信
号を発生します。
■ 低電圧検出リセット回路の動作
低電圧検出リセット回路は , 電源電圧が検出電圧レベルよりも低下したときにリ
セット信号を発生します。その後 , 解除電圧を検出すると , 発振安定待ち時間分の
リセット信号を継続して出力し , リセットを解除します。
電気的特性の詳細は , MB95200H/210H/220H シリーズのデータシートを参照してく
ださい。
図 18.4-1 低電圧検出リセット回路の動作
Vcc
検出電圧/
リセット解除電圧
動作下限電圧
リセット信号
B
A
B
A
B
A
A: 遅延
B: 発振安定待ち時間
■ スタンバイモード時の動作
低電圧検出リセット回路は , スタンバイモード ( ストップモード , スリープモード ,
サブクロックモード , 時計モード ) においても常に動作します。
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361
第 18 章 低電圧検出リセット回路
18.4
362
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第 19 章
クロックスーパバイザ
カウンタ
クロックスーパバイザカウンタの機能と動作につ
いて説明します。
19.1 クロックスーパバイザカウンタの概要
19.2 クロックスーパバイザカウンタの構成
19.3 クロックスーパバイザカウンタのレジスタ
19.4 クロックスーパバイザカウンタの動作説明
19.5 クロックスーパバイザカウンタ使用上の注意
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363
第 19 章 クロックスーパバイザ カウンタ
19.1
19.1
MB95200H/210H/220H Series
クロックスーパバイザカウンタの概要
クロックスーパバイザカウンタは , 外部クロック周波数を調べて , 外部クロックの異
常状態を検出できます。
■ クロックスーパバイザカウンタの概要
クロックスーパバイザカウンタは , 外部クロック周波数を調べて , 外部クロックの
異常状態を検出できます。
クロックスーパバイザカウンタは , 8 つのタイムベースタイマのインターバルによっ
て , 動作を自動的に許可 / 禁止し , 外部クロック入力に基づいてカウンタをカウント
アップします。
このモジュールのカウントクロックは , メイン発振クロックとサブ発振クロックの
どちらからも選択できます。
＜注意事項＞
クロックスーパバイザカウンタは , メイン CR クロックモードで , ( スタンバイモードで動
作する ) ハードウェアウォッチドッグタイマとともに動作する必要があります。
上記以外の場合 , このカウンタは外部クロックの異常状態を正しく検出することはできず ,
外部クロックが停止するとハングアップしてしまいます。
( スタンバイモードで動作する ) ハードウェアウォッチドッグタイマについては , 「第 11
章 ハードウェア / ソフトウェアウォッチドッグタイマ」を参照してください。
364
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MB95200H/210H/220H Series
19.2
第 19 章 クロックスーパバイザ カウンタ
19.2
クロックスーパバイザカウンタの構成
クロックスーパバイザカウンタは , 以下のブロックで構成されています。
• 制御回路
• クロック監視制御レジスタ (CMCR)
• クロック監視データレジスタ (CMDR)
• タイムベースタイマ出力セレクタ
• カウンタソースクロックセレクタ
■ クロックスーパバイザカウンタのブロックダイヤグラム
図 19.2-1 に , クロックスーパバイザカウンタのブロックダイヤグラムを示します。
図 19.2-1 クロックスーパバイザカウンタのブロックダイヤグラム
エッジ検出
タイムベースタイマ出力
タイムベース
タイマ出力
セレクタ
8ビットカウンタ
3
メイン発振クロック
サブ発振クロック
カウンタ
ソース
クロック
セレクタ
1回目: カウント開始
2回目: カウント停止
CLK
制御回路
カウンタ動作許可
クロック監視制御レジスタ(CMCR)
クロック監視データレジスタ(CMDR)
内部バス
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365
第 19 章 クロックスーパバイザ カウンタ
19.2
MB95200H/210H/220H Series
● 制御回路
このブロックは , クロック監視制御レジスタ (CMCR) の設定に基づき , カウンタの
開始と停止 , カウンタクロックソースとカウンタ許可期間を制御します。
● クロック監視制御レジスタ (CMCR)
このレジスタは , カウンタソースクロックの選択 , 8 種類の異なるタイムベースタイ
マインターバルからのカウンタ許可期間の選択 , カウンタの開始 , およびカウンタ
が動作中かどうかの確認を行います。
● クロック監視データレジスタ (CMDR)
このレジスタブロックは , カウンタ停止後にカウンタ値を読み出すために使用しま
す。ソフトウェアにより , このレジスタの内容に従い , 外部クロック周波数が正し
いかどうかを判断できます。
● タイムベースタイマインターバルセレクタ
このブロックは , 8 種類のタイムベースタイマインターバルからカウンタ許可期間
を選択するために使用します。
● カウンタソースクロックセレクタ
このブロックは , メイン発振クロックとサブ発振ブロックからカウンタソースク
ロックを選択するために使用します。
366
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CM26-10123-1
第 19 章 クロックスーパバイザ カウンタ
19.3
MB95200H/210H/220H Series
19.3
クロックスーパバイザカウンタのレジスタ
クロックスーパバイザカウンタのレジスタについて説明します。
■ クロックスーパバイザカウンタのレジスタ
図 19.3-1 に , クロックスーパバイザカウンタのレジスタを示します。
図 19.3-1 クロックスーパバイザカウンタのレジスタ
クロック監視データレジスタ(CMDR)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FEAH
CMDR7
CMDR6
CMDR5
CMDR4
CMDR3
CMDR2
CMDR1
CMDR0
リード/ライト
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
0
0
0
0
0
0
0
0
初期値
クロック監視制御レジスタ(CMCR)
0FE9H
リード/ライト
初期値
R/W
R/WX
R0/WX
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-
-
予約
CMCSEL
TBTSEL2
TBTSEL1
TBTSEL0
CMCEN
R0/WX
R0/WX
R/WX
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 未定義ビット(読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。)
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367
第 19 章 クロックスーパバイザ カウンタ
19.3
19.3.1
MB95200H/210H/220H Series
クロック監視データレジスタ (CMDR)
クロック監視データレジスタ (CMDR) は , クロックスーパバイザカウンタの停止後
にカウント値を読み出すため使用します。ソフトウェアにより , このレジスタの内
容に従い , 外部クロック周波数が正しいかどうかを判断できます。
■ クロック監視データレジスタ (CMDR)
図 19.3-2 クロック監視データレジスタ (CMDR)
クロック監視データレジスタ(CMDR)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FEAH
CMDR7
CMDR6
CMDR5
CMDR4
CMDR3
CMDR2
CMDR1
CMDR0
リード/ライト
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
0
0
0
0
0
0
0
0
初期値
R/WX
: リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
クロック監視データレジスタ (CMDR) は , クロックスーパバイザカウンタの停止後
にカウンタ値を読み出すため使用します。
• カウンタ値は , このクロック監視データレジスタ (CMDR) から読み出すことができ
ます。ソフトウェアは , 読み出したカウンタ値と選択されているタイムベースタイ
マインターバルに従い , 外部クロック周波数が正しいかどうかを確認できます。
368
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CM26-10123-1
MB95200H/210H/220H Series
第 19 章 クロックスーパバイザ カウンタ
19.3
表 19.3-1 クロック監視データレジスタ (CMDR) の各ビットの機能
ビット名
bit7 ∼
bit0
CMDR7 ∼ CMDR0
機能
CMDR レジスタは , カウンタ停止後のクロックスーパバイザカウンタの値を
示すデータレジスタです。
以下のいずれかのイベントが生じると , このレジスタはクリアされます。
• リセット
• ソフトウェアにより CMCEN ビットが "0" から "1" に変更。
• カウンタ動作中に , ソフトウェアにより CMCEN ビットが "1" から "0" に変
更。
• 外部クロックの停止後 , 選択されているタイムベースタイマクロックの立下
りエッジを 2 回検出 ( 図 19.5-2 クロックスーパバイザカウンタの動作 2 を
参照してください )。
＜注意事項＞
カウンタが動作している間 (CMCEN = 1) は , このレジスタの値は "0" です。
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369
第 19 章 クロックスーパバイザ カウンタ
19.3
MB95200H/210H/220H Series
クロック監視制御レジスタ (CMCR)
19.3.2
クロック監視制御レジスタ (CMCR) は , カウンタソースクロックの選択 , カウンタ許
可期間とするタイムベースタイマインターバルの選択 , カウンタの開始 , およびカウ
ンタが動作中かどうかの確認を行うために使用します。
■ クロック監視制御レジスタ (CMCR)
図 19.3-3 クロック監視制御レジスタ (CMCR)
クロック監視制御レジスタ(CMCR)
0FE9H
リード/ライト
初期値
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-
-
予約
CMCSEL
TBTSEL2
TBTSEL1
TBTSEL0
CMCEN
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
CMCEN
0
1
TBTSEL2
0
0
0
0
1
1
1
1
カウンタ許可ビット
カウンタ動作を禁止します
カウンタ動作を許可します
TBTSEL1
0
0
1
1
0
0
1
1
TBTSEL0
0
1
0
1
0
1
0
1
タイムベースタイマインターバル選択ビット
3
2 x 1/FCRH
5
2 x 1/FCRH
27 x 1/FCRH
29 x 1/FCRH
11
2 x 1/FCRH
213 x 1/FCRH
215 x 1/FCRH
17
2 x 1/FCRH
CMCSEL
カウンタクロック選択ビット
0
メイン発振クロック
1
サブ発振クロック
R/W : リード/ライト可能(読出し値は書込み値と同じとなります。)
R0/WX: 未定義ビット(読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
370
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第 19 章 クロックスーパバイザ カウンタ
19.3
MB95200H/210H/220H Series
表 19.3-2 クロック監視制御レジスタ (CMCR) の各ビットの機能
ビット名
機能
bit5
予約ビット
予約ビットです。
このビットには "0" を書き込んで下さい。読出し値は常に "0" となります。
bit4
CMCSEL:
カウンタクロック
選択ビット
カウンタクロックソースを選択します。
"0" に設定した場合 : 外部メイン発振クロックを , カウンタのソースクロッ
クとして選択します。
"1" に設定した場合 : 外部サブ発振クロックを , カウンタのソースクロック
として選択します。
タイムベースタイマのインターバルを選択します。
クロックスーパバイザカウンタの動作は , これらのビットによって選択され
たタイムベースタイマの出力に従って , 許可または禁止されます。
選択されたインターバルの最初の立上りエッジでカウンタ動作が許可され , 2
回目の立上りエッジでカウンタ動作が禁止されます。
bit3 ∼
bit1
bit0
TBTSEL2, TBTSEL1,
TBTSEL0:
タイムベースタイマ
カウンタ出力選択
ビット
CMCEN:
カウンタ許可ビット
TBTSEL2
TBTSEL1
TBTSEL0
タイムベースタイマカウンタ
出力ビット
0
0
0
23 × 1/FCRH
0
0
1
25 × 1/FCRH
0
1
0
27 × 1/FCRH
0
1
1
29 × 1/FCRH
1
0
0
211 × 1/FCRH
1
0
1
213 × 1/FCRH
1
1
0
215 × 1/FCRH
1
1
1
217 × 1/FCRH
クロックスーパバイザカウンタの動作を許可または禁止します。
"0" に設定した場合 : カウンタを停止し , CMDR レジスタをクリアします。
"1" に設定した場合 : カウンタの動作を許可します。カウンタは , タイム
ベースタイマインターバルの最初の立上りエッジを検
出した時点で動作を開始します。同じインターバルの
2 回目の立上りエッジを検出すると , 動作を停止しま
す。
カウンタが停止すると , このビットが自動的に "0" に設定されます。
＜注意事項＞
• CMCEN = 1 のときに , CMCSEL ビットを変更しないでください。
• CMCEN = 1 のときに , TBTSEL2 ∼ TBTSEL0 ビットを変更しないでください。
CM26-10123-1
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371
第 19 章 クロックスーパバイザ カウンタ
19.4
19.4
MB95200H/210H/220H Series
クロックスーパバイザカウンタの動作説明
クロックスーパバイザカウンタの動作について説明します。
■ クロックスーパバイザカウンタ
● クロックスーパバイザカウンタの動作 1
ソフトウェアによってクロックスーパバイザカウンタの動作が許可されると (CMCEN
= 1), クロックスーパバイザカウンタは , TBTSEL [2:0] ビットによって 8 種類から選
択されたタイムベースタイマインターバルで動作します。選択されたタイムベース
タイマインターバルの 2 つの立上りエッジの間 , 内部カウンタは外部クロックによ
りクロックが供給されます。
このモジュールのカウントクロックとして , メイン発振クロックとサブ発振クロッ
クとのどちらかを選択できます。
図 19.4-1 クロックスーパバイザカウンタの動作 1
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
0
● クロックスーパバイザカウンタの動作 2
CMCEN ビットが "0" から "1" に変わると , CMDR レジスタがクリアされます。
図 19.4-2 クロックスーパバイザカウンタの動作 2
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
CMDRレジスタ
372
クリア
0
10
0
10
FUJITSU MICROELECTRONICS LIMITED
10
0
0
10
CM26-10123-1
第 19 章 クロックスーパバイザ カウンタ
19.4
MB95200H/210H/220H Series
● クロックスーパバイザカウンタの動作 3
カウント値が "255" に達すると , カウンタは停止します。それ以上カウントを続け
ることはできません。
図 19.4-3 クロックスーパバイザカウンタの動作 3
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
255
0
255
● クロックスーパバイザカウンタの動作 4
選択されている外部クロックが停止すると , カウンタはカウントを停止します。こ
のとき , 選択されている外部クロックが異常状態にあることをソフトウェアにより
検出できます。
図 19.4-4 クロックスーパバイザカウンタの動作 4
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
CM26-10123-1
内部カウンタ
0
CMDRレジスタ
0
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373
第 19 章 クロックスーパバイザ カウンタ
19.4
MB95200H/210H/220H Series
● クロックスーパバイザカウンタの動作 5
カウンタの動作中に CMCEN に "0" が設定されると , カウンタはソフトウェアによ
り "0" にクリアされます。
図 19.4-5 クロックスーパバイザカウンタの動作 5
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
ソフトウエアにより設定
CMCEN
内部カウンタ
CMDRレジスタ
374
0
0
0
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CM26-10123-1
第 19 章 クロックスーパバイザ カウンタ
19.4
MB95200H/210H/220H Series
■ タイムベースタイマインターバルとクロックスーパバイザカウンタ値の対応表
表 19.4-1 は , 様々な外部クロックを測定するための各種のメイン CR クロック周波
数に対し , 適切なタイムベースタイマインターバルを示したものです。
表 19.4-1 TBTSEL 設定に対するカウンタ値の表 (1 / 2)
メイ
ン
CR
(FCRH)
[MHz]
メイン / メイ
サブ水 ン CR
晶発振 誤差
[MHz]
0.03277
0.5
1
4
1
6
10
20
32.5
0.03277
0.5
1
4
8
6
10
20
32.5
CM26-10123-1
測定
誤差
TBTSEL2 ∼ TBTSEL0
"000"
"001"
"010"
"011"
"100"
"101"
"110"
3
5
7
9
11
13
15
"111"
(2 ×
(2 ×
(2 ×
(2 ×
(2 ×
(2 ×
(217 ×
(2 ×
1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH)
+5%
-1
0
0
0
6
30
126
510
2044
-5%
+1
1
1
3
9
36
142
566
2261
+5%
-1
0
6
29
120
486
1949
7800
31206
-5%
+1
3
9
34
135
539
2156
8624
34493
+5%
-1
2
14
59
242
974
3899
15602
62414
-5%
+1
5
17
68
270
1078
4312
17247
68986
+5%
-1
14
59
242
974
3899
15602
62414
249659
-5%
+1
17
68
270
1078
4312
17247
68986
275942
+5%
-1
21
90
364
1461
5850
23404
93621
374490
-5%
+1
26
102
405
1617
6468
25870
103478
413912
+5%
-1
37
151
608
2437
9751
39008
156037
624151
-5%
+1
43
169
674
2695
10779
43116
172464
689853
+5%
-1
75
303
1218
4875
19503
78018
312075
1248303
-5%
+1
85
337
1348
5390
21558
86232
344927
1379706
+5%
-1
122
494
1979
7922
31694
126779
507122
2028494
-5%
+1
137
548
2190
8758
35032
140127
560506
2242022
+5%
-1
0
0
0
0
2
14
62
254
-5%
+1
1
1
1
2
5
18
71
283
+5%
-1
0
0
2
14
59
242
974
3899
-5%
+1
1
2
5
17
68
270
1078
4312
+5%
-1
0
0
6
29
120
486
1949
7800
-5%
+1
1
3
9
34
135
539
2156
8624
+5%
-1
0
6
29
120
486
1949
7800
31206
-5%
+1
3
9
34
135
539
2156
8624
34493
+5%
-1
1
10
44
181
730
2924
11701
46810
-5%
+1
4
13
51
203
809
3234
12935
51739
+5%
-1
3
18
75
303
1218
4875
19503
78018
-5%
+1
6
22
85
337
1348
5390
21558
86232
+5%
-1
8
37
151
608
2437
9751
39008
156037
-5%
+1
11
43
169
674
2695
10779
43116
172464
+5%
-1
14
60
246
989
3960
15846
63389
253560
-5%
+1
18
69
274
1095
4379
17516
70064
280253
FUJITSU MICROELECTRONICS LIMITED
375
第 19 章 クロックスーパバイザ カウンタ
19.4
MB95200H/210H/220H Series
表 19.4-1 TBTSEL 設定に対するカウンタ値の表 (2 / 2)
メイ
ン
CR
(FCRH)
[MHz]
メイン / メイ
サブ水 ン CR
晶発振 誤差
[MHz]
0.03277
0.5
1
4
10
6
10
20
32.5
測定
誤差
TBTSEL2 ∼ TBTSEL0
"000"
"001"
"010"
"011"
"100"
"101"
"110"
3
5
7
9
11
13
15
0
0
2
11
50
"111"
(2 ×
(2 ×
(2 ×
(2 ×
(2 ×
(2 ×
(217 ×
(2 ×
1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH) 1/FCRH)
+5%
-1
0
0
203
-5%
+1
1
1
1
1
4
15
57
227
+5%
-1
0
0
2
11
47
194
779
3119
-5%
+1
1
1
4
14
54
216
863
3450
+5%
-1
0
0
5
23
96
389
1559
6240
-5%
+1
1
2
7
27
108
432
1725
6899
+5%
-1
0
5
23
96
389
1559
6240
24965
-5%
+1
2
7
27
108
432
1725
6899
27595
+5%
-1
1
8
35
145
584
2339
9361
37448
-5%
+1
3
11
41
162
647
2587
10348
41392
+5%
-1
2
14
59
242
974
3899
15602
62414
-5%
+1
5
17
68
270
1078
4312
17247
68986
+5%
-1
6
29
120
486
1949
7800
31206
124829
-5%
+1
9
34
135
539
2156
8624
34493
137971
+5%
-1
11
48
197
791
3168
12677
50711
202848
-5%
+1
14
55
219
876
3504
14013
56051
224203
: 推奨設定
: カウンタ値は "0" または "255" になります。
発振が安定するまでクロックスーパバイザカウンタを待機させるために , タイム
ベースタイマ割込みを使用する場合は , 以下の条件を満たすようにしてください。
タイムベースタイマインターバル > メイン / サブ発振安定時間× 1.05
e.g. FCH = 4 MHz, FCRH = 1 MHz, MWT3 ∼ MWT0 = 1111 (WATR レジスタ内 )
14
タイムベースタイマインターバル >
(--------------------2 – 2 )× 1.05 ≈ 4.3 [ ms ]
6
4 × 10
TBC3 ∼ TBC0 = 0110 (213 × 1/FCRH)
376
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CM26-10123-1
第 19 章 クロックスーパバイザ カウンタ
19.4
MB95200H/210H/220H Series
＜注意事項＞
• タイムベースタイマインターバルの設定については , 「10.1 タイムベースタイマの概
要」を参照してください。
• メイン / サブ発振安定時間の設定については , 「6.4 発振安定待ち時間設定レジスタ
(WATR)」を参照してください。
表 19.4-1 は , 以下の式により計算されています。
3
カウンタ値 =
2
5
2
7
2
9
2
11
2
13
2
15
2
17
2
×
×
×
×
×
×
×
×
1FCRH(TBTSEL=000)
1FCRH(TBTSEL=001)
1FCRH(TBTSEL=010)
1FCRH(TBTSEL=011)
1FCRH(TBTSEL=100)
1FCRH(TBTSEL=101)
1FCRH(TBTSEL=110)
1FCRH(TBTSEL=111)
× メイン/サブ発振クロック周波数
± 1 (測定誤差)
2
*値の小数を切り捨ててください。
選択したタイムベースタイマインターバル
この間では,上記の式の値はメイン/サブ発振クロック
によりカウントされます。
CM26-10123-1
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377
第 19 章 クロックスーパバイザ カウンタ
19.4
MB95200H/210H/220H Series
■ クロックスーパバイザの動作フローチャート例
図 19.4-6 クロックスーパバイザの動作フローチャート例
クロック監視開始
NO
発振安定待ち時間
正常終了
発振安定待ち時間が正常に終了するよう,メイン
CRクロックモードにおいて,タイムベースタイマ
割込みやほかの方法を使用してください。
YES
メインクロック/
サブクロック発振
安定ビットを読み出す
"0"
"1"
CMCSEL,TBTSEL,CMCENを設定
"1"
CMCENを読み出す
"0"
CMDR値 = 予測値?
NO
YES
対象外部クロックを変更
(正常発振)
メインCRクロックモードを維持
します。
(発振安定待ち時間が終了しまし
たが,異常な外部クロック周波数
が発生しました。）
*:メインクロック発振安定ﾋﾞｯﾄ: STBC:MRDY
サブクロック発振安定ﾋﾞｯﾄ : SYCC:SRDY
378
メインCRクロックモードを維持しま
す。
(発振安定待ち時間が正常に終了して
もメインクロック/サブクロック発振
安定ビットはメインCRクロック発振
が安定していることを示さなければ,
それは外部クロックが既に停止した
こと,または外部クロック周波数が不
正であることを意味します。)
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CM26-10123-1
第 19 章 クロックスーパバイザ カウンタ
19.5
MB95200H/210H/220H Series
19.5
クロックスーパバイザカウンタ使用上の注意
クロックスーパバイザカウンタを使用する際の注意事項を示します。
■ クロックスーパバイザカウンタの使用上の注意
● 制限事項
• クロックスーパバイザカウンタは , メイン CR クロックモードで , ( スタンバイモー
ドで動作する ) ハードウェアウォッチドッグタイマとともに動作する必要がありま
す。そうしないと , 外部クロックの異常状態を正しく検出することはできず , 外部
クロックが停止するとハングアップしてしまいます。( スタンバイモードで動作す
る ) ハードウェアウォッチドッグタイマについては ,「第 11 章 ハードウェア / ソフ
トウェアウォッチドッグタイマ」を参照してください。
• メイン CR クロックモードのみを使用してください。それ以外のクロックモードは
使用しないでください。
• タイムベースタイマが停止すると ,
内部カウンタは動作を停止します。クロック
スーパバイザカウンタが外部クロックによりカウントしている間は , タイムベース
タイマをクリアしないでください。
• タイムベースタイマインターバルとしては , クロックスーパバイザカウンタの動作
に対し十分に長いものを選択してください。タイムベースタイマのインターバルに
ついては , 表 19.4-1 を参照してください。
• CMDR レジスタは , CMCEN = 0 のときに読み出してください ( クロックスーパバイ
ザカウンタの動作中 (CMCEN = 1) は , CMDR の値は "0" のままです )。
• クロックスーパバイザカウンタを使用する場合は , 必ずマシンクロックサイクルが
選択されたタイムベースタイマインターバルの半分よりも短くなるようにしてく
ださい。マシンクロックサイクルが選択されたタイムベースタイマインターバルの
半分よりも長いと , クロックスーパバイザカウンタの停止後も CMCEN が "1" のま
まとなることがあります。
表 19.5-1 に , 各 TBTSEL 設定に対する適切なクロックギア設定を示します。
表 19.5-1 各 TBTSEL に対する適切なクロックギア設定
DIV ( クロックギア設定 )
TBTSEL2 ∼ TBTSEL0
000
001
010 - 111
23 × 1/FCRH
25 × 1/FCRH
27 × 1/FCRH - 217 × 1/FCRH
00 (1 × 1/FCRH)
❍
❍
❍
01 (4 × 1/FCRH)
×
❍
❍
10 (8 × 1/FCRH)
×
❍
❍
11 (16 × 1/FCRH)
×
×
❍
❍: 推奨
× : 使用禁止
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379
第 19 章 クロックスーパバイザ カウンタ
19.5
MB95200H/210H/220H Series
● クロックスーパバイザカウンタの動作中に外部クロックが停止し , 選択されたタイムベー
スタイマインターバルの 2 回目の立上りエッジ後に再開した場合は , CMCEN は外部ク
ロック再開後に "0" になります。
図 19.5-1 クロックスーパバイザカウンタの動作 1
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
5
6
0
CMDRレジスタ
6
● クロックスーパバイザカウンタの停止後 , 選択されたタイムベースタイマインターバルに
おいて 2 回目の立上りエッジ後に立下りエッジが検出されると , CMCEN が "0" になりま
す。カウンタも同じ立下りエッジでクリアされます。
図 19.5-2 クロックスーパバイザカウンタの動作 2
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
CMDRレジスタ
380
0
5
0
0
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第 20 章
32/64/128K ビット
フラッシュメモリ
32/64/128K ビットフラッシュメモリの機能と動作
について説明します。
20.1 32/64/128K ビットフラッシュメモリの概要
20.2 フラッシュメモリのセクタ構成
20.3 フラッシュメモリのレジスタ
20.4 フラッシュメモリ自動アルゴリズムの起動方法
20.5 自動アルゴリズム実行状態の確認
20.6 フラッシュメモリの書込み / 消去の詳細説明
20.7 フラッシュセキュリティの特長
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381
第 20 章 32/64/128K ビット フラッシュメモリ
20.1
20.1
MB95200H/210H/220H Series
32/64/128K ビットフラッシュメモリの概要
フラッシュメモリへのデータの書込み / 消去の方法には , 以下の方法があります。
• 専用シリアルプログラマによる書込み / 消去
• プログラム実行による書込み / 消去
本節では , 「プログラム実行による書込み / 消去」について説明します。
■ 32/64/128K ビットフラッシュメモリの概要
32/64/128K ビットフラッシュメモリは , CPU メモリマップの F000H ∼ FFFFH / E000H ∼
FFFFH / C000H ∼ FFFFH に配置されています。フラッシュメモリインタフェース回
路の機能により , CPU からフラッシュメモリへの読出しアクセスおよび書込みアク
セスが可能です。
フラッシュメモリへのデータの書込み / 消去は , フラッシュメモリインタフェース
回路を介して CPU からの命令により実行できるため , デバイスが回路基板に実装さ
れた状態でプログラムコードやデータを効率的に書き換えることができます。
■ 32/64/128K ビットフラッシュメモリの特長
• セクタ構成：4 K バイト × 8 ビット / 8 K バイト × 8 ビット / 16 K バイト × 8 ビット
• 自動プログラム ( 書込み ) アルゴリズム (Embedded Algorithm)
• データポーリングフラグによる書込み / 消去完了の検出
• CPU 割込みによる書込み / 消去完了の検出
• JEDEC 標準規格コマンドとの互換性
• 消去 / 書込みサイクル ( 最小 ) ：100000 回
■ フラッシュメモリの書込み / 消去
• フラッシュメモリの書込みと読出しを , 同時に実行することはできません。
• フラッシュメモリのデータを書込み / 消去するには , フラッシュメモリ内のプログ
ラムコードを一時的に RAM にコピーしてから , そのプログラムコードを実行して
ください。
■ RST 端子への高電圧供給
フラッシュメモリへのデータの書込み中 , または , フラッシュメモリの全データの
消去中には , RST 端子に高 DC 電圧 (+10 V) を印加してください。高電圧印加後 , 10
ms待ってからフラッシュメモリへのデータ書込み, または全データ消去を行ってく
ださい。データ書込み / 消去が完了するまで , RST 端子の電圧を保ってください。
382
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第 20 章 32/64/128K ビット フラッシュメモリ
20.2
MB95200H/210H/220H Series
20.2
フラッシュメモリのセクタ構成
フラッシュメモリのセクタ構成を示します。
■ 32/64/128K ビットフラッシュメモリのセクタ構成
図 20.2-1 に , 32/64/128K ビットフラッシュメモリのセクタ構成を示します。図中ア
ドレスは , 各セクタの上位アドレスと下位アドレスを示します。
図 20.2-1 32/64/128K ビットフラッシュメモリのセクタ構成
フラッシュメモリ
4/8/16 K バイト
CPU アドレス
F000H/E000H/C000H
FFFFH
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383
第 20 章 32/64/128K ビット フラッシュメモリ
20.3
20.3
MB95200H/210H/220H Series
フラッシュメモリのレジスタ
フラッシュメモリのレジスタを示します。
■ フラッシュメモリのレジスタ
図 20.3-1 フラッシュメモリのレジスタ
フラッシュメモリステータスレジスタ (FSR)
bit7
bit6
bit5
bit4
アドレス
0072H
RDYIRQ
RDY
R0/WX R0/WX R(RM1),W R/WX
bit3
予約
R/W0
bit2
IRQEN
R/W
bit1
WRE
R/W
bit0
予約
R/W0
初期値
000X0000B
R/W:
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R(RM1),W: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
R/WX:
リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R/W0:
予約ビット ( 書込み値は "0"。読出し値は書込み値と同じとなります。)
R0/WX:
未定義ビット ( 読出し値は "0"。このビットに値を書き込んでも動作に影響はありません。)
384
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MB95200H/210H/220H Series
第 20 章 32/64/128K ビット フラッシュメモリ
20.3
フラッシュメモリステータスレジスタ (FSR)
20.3.1
図 20.3-2 に , フラッシュメモリステータスレジスタ (FSR) のビット構成を示します。
■ フラッシュメモリステータスレジスタ (FSR)
図 20.3-2 フラッシュメモリステータスレジスタ (FSR)
アドレス bit7
0072H
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
-
RDYIRQ
RDY
予約 IRQEN
WRE
予約
000X0000B
R/W0
R/W
R/W0
R0/WX
R0/WX R(RM1),W R/WX
R/W
予約ビット
予約
0
必ず"0"に設定してださい。
WRE
0
1
フラッシュメモリ書込み/消去許可ビット
フラッシュメモリ領域の書込み/消去禁止
フラッシュメモリ領域の書込み/消去許可
フラッシュメモリ書込み/消去割込み許可ビット
IRQEN
0
書込み/消去の終了による割込み禁止
1
書込み/消去の終了による割込み許可
予約ビット
予約
0
必ず"0"に設定してださい。
RDY
0
1
RDYIRQ
0
1
フラッシュメモリ書込み/消去ステータスビット
書込み/消去の実行中(次データ書込み/消去不可)
書込み/消去の終了(次データ書込み/消去許可)
フラッシュメモリ動作フラグビット
読出し時
書込み時
書込み/消去の実行中
本ビットのクリア
書込み/消去の終了
影響なし
未定義ビット
読出し値は常に"0"です。書込みは動作に影響しません。
未定義ビット
読出し値は常に"0"です。書込みは動作に影響しません。
R/W
：リード/ライト可能(読出し値は書込み値と同じとなります。)
R(RM1),W ：リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系命令では,"1"が読み出されます。)
R/WX
：リードオンリ(読出しは可能。このビットに値を書き込んでも動作に影響はありません。)
R/W0
：予約ビット(書込み値は"0"です。読出し値は書込み値と同じとなります。)
R0/WX
：未定義ビット(読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。)
X
：不定
：初期値
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385
第 20 章 32/64/128K ビット フラッシュメモリ
20.3
MB95200H/210H/220H Series
表 20.3-1 フラッシュメモリステータスレジスタ (FSR) の機能
ビット名
機能
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はあり
ません。
RDYIRQ:
フラッシュメモリ動
作フラグビット
このビットは , フラッシュメモリの動作状態を示します。
フラッシュメモリの書込み / 消去が完了すると , フラッシュメモリの自動アル
ゴリズムが終了した時点で RDYIRQ ビットに "1" が設定されます。
• フラッシュメモリ書込み / 消去の完了による割込みが許可されている場合
は (FSR：IRQEN=1), RDYIRQ ビットに "1" が設定されると , 割込み要求が
発生します。
• フラッシュメモリ書込み / 消去の完了後 , RDYIRQ ビットに "0" を設定する
と , フラッシュメモリへの書込み / 消去は禁止されます。
"0" に設定した場合：このビットはクリアされます。
"1" に設定した場合：動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必
ず "1" が読み出されます。
bit4
RDY:
フラッシュメモリ書
込み / 消去ステータ
スビット
このビットは , フラッシュメモリの書込み / 消去状態を示します。
• RDY ビットが "0" の場合は , フラッシュメモリへのデータの書込み / 消去は
禁止されます。
• RDY ビットが "0" の場合でも , 読出し / リセットコマンドを受け付けること
ができます。書込みまたは消去が終了すると , RDY ビットに "1" が設定さ
れます。
• 書込み / 消去コマンドの発行後 , RDY ビットが "0" となるまでに 2 マシンク
ロック (MCLK) サイクルの遅延があります。書込み / 消去コマンドの発行
後は , この 2 マシンクロックサイクルが経過するのを待ってから (NOP 命令
を 2 個挿入するなど ) , このビットを読み出してください。
bit3
予約：
予約ビット
bit2
IRQEN:
フラッシュメモリ書
込み / 消去割込み許
可ビット
このビットは , フラッシュメモリの書込み / 消去の完了による割込み要求の発
生を許可または禁止します。
"0" に設定した場合： フラッシュメモリ動作フラグビット (FSR:RDYIRQ) が
"1" であっても , 割込み要求は発生しません。
"1" に設定した場合： フラッシュメモリ動作フラグビット (FSR:RDYIRQ) が
"1" の場合 , 割込み要求が発生します。
bit1
WRE:
フラッシュメモリ書
込み / 消去許可ビッ
ト
このビットは , フラッシュメモリ領域の書込み / 消去を許可または禁止しま
す。
WRE ビットはフラッシュメモリの書込み / 消去コマンドを起動前に設定して
ください。
"0" に設定した場合： 書込み / 消去コマンドが入力されても , 書込み / 消去信
号は生成されません。
"1" に設定した場合： 書込み / 消去コマンドが入力された後 , フラッシュメモ
リへのデータ書込み / 消去が許可されます。
• フラッシュメモリへのデータの書込み / 消去を行わない時には , データが
誤ってフラッシュメモリに書き込まれたり , フラッシュメモリから消去され
たりすることを防ぐために , WRE ビットを "0" に設定してください。
bit0
予約：
予約ビット
bit7, bit6
bit5
386
このビットは必ず "0" を設定してください。
このビットは必ず "0" を設定してください。
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MB95200H/210H/220H Series
20.4
第 20 章 32/64/128K ビット フラッシュメモリ
20.4
フラッシュメモリ自動アルゴリズムの起動方法
フラッシュメモリ自動アルゴリズムを起動するコマンドには , 読出し / リセット , 書
込み , チップ消去の 3 種類があります。
■ コマンドシーケンス表
表 20.4-1 に , フラッシュメモリの書込み / 消去時に使用するコマンドの一覧を示し
ます。
表 20.4-1 コマンドシーケンス
コマンド バス書
シーケ 込みサ
ンス
イクル
最初の
バス書込み
サイクル
2 回目の
バス書込み
サイクル
アドレス データ アドレス データ
3 回目の
バス書込み
サイクル
アドレス データ
4 回目の
バス書込み
サイクル
5 回目の
バス書込み
サイクル
アドレス データ アドレス データ
6 回目の
バス書込み
サイクル
アドレス データ
読出し /
リセット
*
1
FXXXH
F0H
-
-
-
-
-
-
-
-
-
-
4
UAAAH
AAH
U554H
55H
UAAAH
F0H
RA
RD
-
-
-
-
書込み
4
UAAAH
AAH
U554H
55H
UAAAH
A0H
PA
PD
-
-
-
-
チップ
消去
6
XAAAH
AAH
X554H
55H
XAAAH
80H
XAAAH
AAH
X554H
55H
XAAAH
10H
• RA : 読出しアドレス
• PA : 書込みアドレス
• RD : 読出しデータ
• PD : 書込みデータ
• U : 上位 4 ビットは RA および PA と同じ。
• FX : FF/FE
• X : 任意のアドレス
*: どちらのコマンドもフラッシュメモリを読出しモードにリセットできます。
＜注意事項＞
• 上の表にあるアドレスは , CPU メモリマップ上の値です。アドレスおよびデータはす
べて 16 進数で表記しています。ただし , "X" は任意の値です。
• 表のアドレスにおける "U" は任意の値ではなく , アドレスの上位 4 ビット (bit 15 ∼
bit 12) を表します。
その値はRAまたはPAの上位4ビットと同じでなければなりません。
例：RA = C48EH の場合 , U = C; PA = 1024H の場合 , U=1。
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387
第 20 章 32/64/128K ビット フラッシュメモリ
20.4
MB95200H/210H/220H Series
■ コマンドの発行に関する注意事項
コマンドシーケンス表のコマンドを発行する際には , 下記の点に注意してくださ
い。
最初のコマンドから , アドレスの上位 4 ビット (bit 15 ∼ bit 12) を表す "U" の値を
RA または PA の上位 4 ビットと同じにしてください。
"U" と RA または PA の上位 4 ビットが異なる場合は , コマンドを正しく認識するこ
とができません。この問題に対処するには , フラッシュメモリ内のコマンドシーケ
ンサをリセットにより初期化する必要があります。
388
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20.5
第 20 章 32/64/128K ビット フラッシュメモリ
20.5
自動アルゴリズム実行状態の確認
フラッシュメモリは , 自動アルゴリズムを用いて書込み / 消去のフローを実行するた
め , フラッシュメモリ内部の動作状態をハードウェアシーケンスフラグによって確
認できます。
■ ハードウェアシーケンスフラグ
● ハードウェアシーケンスフラグの概要
ハードウェアシーケンスフラグは , 次の 1 ビットの出力で構成されます。
タイミングリミット超過フラグ (DQ5)
ハードウェアシーケンスフラグは , 自動アルゴリズムの実行時間が規定時間を超え
たかどうかを示します。
ハードウェアシーケンスフラグの値は , コマンドシーケンス設定後にフラッシュメ
モリ内の対象セクタのアドレスにリードアクセスすることにより確認できます。
表 20.5-1 に , ハードウェアシーケンスフラグのビット割当てを示します。
表 20.5-1 ハードウェアシーケンスフラグのビット割当て
ビット No.
7
6
5
4
3
2
1
0
ハードウェアシーケンス
フラグ
-
-
DQ5
-
-
-
-
-
• 自動書込み / チップ消去が実行中であるか , または完了しているかを判断するため
には , ハードウェアシーケンスフラグまたはフラッシュメモリステータスレジスタ
(FSR) のフラッシュメモリ書込み / 消去ステータスビット (RDY) を確認します。自
動書込みまたはチップ消去の完了後 , フラッシュメモリは読出し / リセット状態に
戻ります。
• 自動書込み / チップ消去プログラムを作成する際には , フラッシュメモリステータ
スレジスタ (FSR) のフラッシュメモリ書込み / 消去ステータスビット (RDY) と DQ5
フラグにより自動書込み / チップ消去が完了していることを確認してから , データ
を読み出すように , プログラムを作成してください。
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389
第 20 章 32/64/128K ビット フラッシュメモリ
20.5
MB95200H/210H/220H Series
● ハードウェアシーケンスフラグの説明
表 20.5-2 に , ハードウェアシーケンスフラグの機能を示します。
表 20.5-2 ハードウェアシーケンスフラグの機能一覧
DQ5
状態
正常動作時の
状態遷移
異常動作
390
書込み→ 書込み完了
( 書込みアドレスが指定された場合 )
0→
DATA: 5
チップ消去→ 消去完了
書込み
0→1
1
チップ消去
1
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20.5.1
第 20 章 32/64/128K ビット フラッシュメモリ
20.5
タイミングリミット超過フラグ (DQ5)
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムの実行時間がフラッ
シュメモリ内の規定時間 ( 書込み / 消去に要する時間 ) を超えてしまったことを示す
ハードウェアシーケンスフラグです。
■ タイミングリミット超過フラグ (DQ5)
表 20.5-3 と表 20.5-4 に , タイミングリミット超過フラグの状態遷移を示します。
表 20.5-3 タイミングリミット超過フラグの状態遷移 ( 正常動作時 )
動作状態
書込み→ 書込み完了
チップ消去→ 消去完了
DQ5
0 → DATA: 5
0→1
表 20.5-4 タイミングリミット超過フラグの状態遷移 ( 異常動作時 )
動作状態
DQ5
書込み
1
チップ消去
1
● 書込みとチップ消去時について
書込みまたはチップ消去の自動アルゴリズム起動後にこのフラグにリードアクセ
スを行うと , 自動アルゴリズム実行時間が , 規定の時間 ( 書込み / 消去に要する時間
) 以内であれば "0" が , また超えている場合は "1" が出力されます。
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムが実行中か終了してい
るかにかかわらず , 書込み / 消去の成功または失敗を確認するために使用できます。
タイミングリミット超過フラグ (DQ5) が "1" で , フラッシュメモリステータスレジ
スタ (FSR) のフラッシュメモリ書込み / 消去ステータスビット (RDY) が "0" ならば
, 書込みは失敗したと判断できます。
例えば , "0" が書き込まれているフラッシュメモリアドレスに "1" を書き込もうとす
ると , フラッシュメモリはロックされます。この場合 , 自動アルゴリズムは終了す
ることができず , その実行時間がフラッシュメモリ内で設定された規定時間を超え
てしまうため , タイミングリミット超過フラグ (DQ5) は "1" を出力します。DQ5 が
"1" であることは , フラッシュメモリの不良ではなく , それが正しく使用されなかっ
たことを示します。DQ5 が "1" を出力する場合は , リセットコマンドを実行してく
ださい。
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391
第 20 章 32/64/128K ビット フラッシュメモリ
20.6
20.6
MB95200H/210H/220H Series
フラッシュメモリの書込み / 消去の詳細説明
自動アルゴリズムを起動するコマンドを入力し , フラッシュメモリに読出し / リセッ
ト , 書込み , チップ消去のそれぞれの動作を行う手順を説明します。
■ フラッシュメモリの書込み / 消去の詳細説明
自動アルゴリズムは , 読出し / リセット , 書込み , チップ消去のコマンドシーケンス
を CPU からフラッシュメモリに書き込むことにより起動できます。
CPU からフラッ
シュメモリへのコマンドシーケンスのコマンドの書込みは , 必ず連続して行ってく
ださい。自動アルゴリズムの終了は , フラッシュメモリステータスレジスタ (FSR)
のフラッシュメモリ書込み / 消去ステータスビット (RDY) を読み出すことにより確
認できます。
自動アルゴリズムの正常終了後は , フラッシュメモリは読出し / リセッ
ト状態に戻ります。
動作について , 以下の順序で説明します。
• 読出し / リセット状態への遷移
• データの書込み
• 全データの消去 ( チップ消去 )
392
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20.6.1
第 20 章 32/64/128K ビット フラッシュメモリ
20.6
フラッシュメモリの読出し / リセット状態への遷移
読出し / リセットコマンドを入力して , フラッシュメモリを読出し / リセット状態に
する手順について説明します。
■ フラッシュメモリの読出し / リセット状態への遷移
• フラッシュメモリを読出し / リセット状態にするには , コマンドシーケンス表の読
出し / リセットコマンドを CPU からフラッシュメモリへ連続送信します。
• 読出し/ リセットコマンドには1 回と4 回のバス動作を行う2 とおりのコマンドシー
ケンスがありますが , 違いはありません。
• 読出し / リセット状態はフラッシュメモリの初期状態であるため , フラッシュメモ
リは電源投入後 , またはコマンドの正常終了後は , 必ず読出し / リセット状態となり
ます。読出し / リセット状態は , コマンドの入力待ち状態でもあります。
• 読出し / リセット状態では , フラッシュメモリへのリードアクセスによって , その
データを読み出すことができます。マスク ROM と同様に , プログラムアクセスに
よっても CPU からフラッシュメモリへのアクセスが可能です。
• フラッシュメモリにリードアクセスする場合は , 読出し / リセットコマンドは必要
ありません。コマンドが正常に終了しなかった場合は , 自動アルゴリズムを初期化
するために , 読出し / リセットコマンドを使用してください。
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393
第 20 章 32/64/128K ビット フラッシュメモリ
20.6
20.6.2
MB95200H/210H/220H Series
フラッシュメモリへのデータ書込み
書込みコマンドを入力して , フラッシュメモリにデータを書き込む手順について説
明します。
■ フラッシュメモリへのデータ書込み
• フラッシュメモリにデータを書き込むための自動アルゴリズムを起動するには , コ
マンドシーケンス表の書込みコマンドをCPUからフラッシュメモリへ連続送信しま
す。
• 対象アドレスへのデータ書込みが 4 サイクル目に終了すると , 自動アルゴリズムが
起動され自動書込みを開始します。
● アドレッシング方式
• 書込みは , 任意の順序のアドレスに対し , セクタの境界を越えて実行できます。1 回
の書込みコマンドによって書き込むことのできるデータは 1 バイトのみです。
● データ書込みに関する注意事項
• 書込みによって , ビットデータを "0" から "1" に戻すことはできません。"0" であっ
たビットデータに "1" が書き込まれると , フラッシュメモリ素子が不良であると判
断され , 自動アルゴリズムの実行時間が規定の書込み時間を超えてしまうため , タ
イミングリミット超過フラグ (DQ5) がエラーの発生を示すことになります。読出し /
リセット状態でデータを読み出すと , ビットデータは "0" のままとなります。ビッ
トデータを "0" から "1" に戻すには , フラッシュメモリの消去を行ってください。
• 自動書込みの実行中は , すべてのコマンドが無視されます。
• 書込み中にハードウェアリセットが生じた場合は , その時点のアドレスに書込み中
であったデータの整合性は保証されません。チップ消去コマンドからデータの書込
みをやり直してください。
■ フラッシュメモリ書込み手順
• 図 20.6-1 に , フラッシュメモリへのデータ書込み手順の例を示します。ハードウェ
アシーケンスフラグにより , フラッシュメモリ内の自動アルゴリズムの動作状態を
確認できます。この例では , フラッシュメモリステータスレジスタ (FSR) のフラッ
シュメモリ書込み / 消去ステータスビット (RDY) により , フラッシュメモリへの
データ書込みの終了を確認しています。
• フラグチェックのために読み出すデータは , 最後に書込みを行ったアドレスからの
読出しとなります
• RDY が "0" の場合は , DQ5 の値をフラッシュメモリから読み出します。DQ5 が "1"
ならば , 実行時間がフラッシュメモリで設定された規定の時間を超えたことを示し
ます。RDY が "1" の場合は , フラッシュメモリから読み出すことができるのは , フ
ラッシュメモリのデータのみです。
394
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第 20 章 32/64/128K ビット フラッシュメモリ
20.6
図 20.6-1 フラッシュメモリへの書込み手順の例
書込み開始
FSR: WRE (bit1)
フラッシュメモリ書込み許可
書込みコマンドシーケンス
(1)UAAA←AA
(2)U554←55
(3)UAAA←A0
(4)書込みアドレス←書込みデータ
次のアドレス
FSR:RDYを読み出す
1
0
0
タイミングリミット
(DQ5)
1
0
FSR:RDYを読み出す
1
書込みエラー
最終アドレス?
NO
YES
FSR: WRE (bit1)
フラッシュメモリ書込み禁止
書込み完了
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395
第 20 章 32/64/128K ビット フラッシュメモリ
20.6
20.6.3
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フラッシュメモリの全データの消去 ( チップ消去 )
チップ消去コマンドを発行して , フラッシュメモリの全データを消去する手順につ
いて説明します。
■ フラッシュメモリからのデータ消去 ( チップ消去 )
• フラッシュメモリからすべてのデータを消去するには , コマンドシーケンス表の
チップ消去コマンドを CPU からフラッシュメモリへ連続送信します。
• チップ消去コマンドは , 6 回のバス動作で実行されます。チップ消去は , 書込みコマ
ンドの 6 サイクル目が完了した時点で開始します。
• チップ消去では , データ消去を開始する前にユーザーがフラッシュメモリにデータ
を書き込む必要はありません。自動消去アルゴリズム実行中には , フラッシュメモ
リは自動的にすべてのセルを消去する前に "0" を自動的に書き込んでから消去しま
す。
■ チップ消去に関する注意事項
チップ消去中にハードウェアリセットが生じた場合は , フラッシュメモリ内のデー
タの整合性は保証されません。
「22.5 NVR の使用上の注意」の「■ フラッシュ消去とトリミング値に関する注意事
項」を参照してください。
396
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20.7
第 20 章 32/64/128K ビット フラッシュメモリ
20.7
フラッシュセキュリティの特長
フラッシュセキュリティコントローラ機能により , フラッシュメモリの内容が外部
端子から読み出されることを防ぎます。
■ フラッシュセキュリティの特長
フラッシュメモリアドレス (FFFCH) に保護コード "01H" を書き込むと , フラッシュ
メモリへのアクセスが制限され , どの外部端子からもフラッシュメモリへの読出し
/ 書込みアクセスができなくなります。フラッシュメモリが一度保護されると , チッ
プ消去コマンドを実行するまでこの機能のロックを解除することはできません。
保護コードは , フラッシュプログラミングの最後にコーディングしてください。こ
れは ,
プログラミング中の不要な保護を回避するためです。
フラッシュメモリを一度保護すると , 再度フラッシュメモリにデータを書き込める
ようにするにはチップ消去が必要になります。
詳細については , 営業部門にお問い合わせください。
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397
第 20 章 32/64/128K ビット フラッシュメモリ
20.7
398
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第 21 章
シリアル書込み接続例
シリアル書込み接続例を示します。
21.1 フラッシュメモリでのシリアル書込み接続の基本構成
21.2 シリアル書込み接続例
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399
第 21 章 シリアル書込み接続例
21.1
21.1
MB95200H/210H/220H Series
フラッシュメモリ品のシリアル書込み接続の基本構成
MB95200H/210H/220H シリーズは , フラッシュ ROM のシリアルオンボード書込み
をサポートしています。本節では , 構成について説明します。
■ フラッシュメモリ品のシリアル書込み接続の基本構成
表 21.1-1 に , フラッシュメモリ品のシリアル書込み接続の基本構成を示します。
図 21.1-1 フラッシュメモリ品のシリアル書込み接続の基本構成
ホストインタフェースケーブル
汎用共通ケーブル
USB
フラッシュ
マイコン
プログラマ
1線式UART
フラッシュ
メモリ品
ユーザシステム
スタンド アロンで動作可能
400
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第 21 章 シリアル書込み接続例
21.1
表 21.1-1 富士通マイクロエレクトロニクス標準シリアルオンボード書込みに使用する端子
端子
機能
説明
VCC
電源電圧供給端子
書込み電圧 (4.5 V ∼ 5.5 V) は , ユーザシステムから供給されます。
VSS
GND 端子
フラッシュマイコンプログラマの GND と兼用となっています。
コンデンサ接続
バイパスコンデンサに接続してから , グランドに接続します。
RST
リセット
RST 端子は , 正常動作中はプログラマにより , VCC と同じ電圧レベルに
設定 ( プルアップ ) されます。フラッシュメモリ消去 / プログラム操
作中はプログラマが RST 端子に直接 10 V を供給します。
DBG
1 線式 UART
設定シリアル書込みモー
ド
DBG 端子は , プログラマとの 1 線式 UART 通信を提供します。
特定のタイミングで DBG 端子と VCC 端子に電圧が供給されると , シ
リアル書込みモードが設定されます。
( そのタイミングについては , 図 21.2-2 を参照してください。)
C
● 発振クロック周波数
UART クロックは , 内部 CR クロックにより提供されます。UART ボーレートは , 実
行するフラッシュメモリ操作によって , 31250 bps または 62500 bps に設定する必要
があります。
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401
第 21 章 シリアル書込み接続例
21.2
MB95200H/210H/220H Series
シリアル書込み接続例
21.2
マイクロコントローラは , 次のタイミングで PGM モードに遷移します。
■ MCU の PGM モードへの遷移
マイクロコントローラは , 次のタイミングで PGM モードに遷移します。
シリアルプログラマは , VCC 入力に従って , DBG 端子を制御します。
図 21.2-1 タイミングダイヤグラム
Vcc
H
L
DBG
PGM モードに遷移
↓
H
L
→
≧1s
1s
←
図 21.2-2 は , フラッシュメモリ品でのシリアル書込みのための接続例を示したもの
です。
電源は , プログラマから , VCC 端子を介してアダプタに供給されます。
402
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第 21 章 シリアル書込み接続例
21.2
MB95200H/210H/220H Series
図 21.2-2 フラッシュメモリ品のシリアル書込み接続例
MCU
Vcc
Vcc
Vcc
DBG
Vcc
プログラマへ
DBG
RST
IC
RSTXIN
RSTXOUT
Vss
Vss
ターゲットボード
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403
第 21 章 シリアル書込み接続例
21.2
404
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第 22 章
不揮発性レジスタ (NVR) の
機能
NVR インタフェースの機能と動作について説明し
ます。
22.1 NVR インタフェースの概要
22.2 NVR インタフェースの構成
22.3 NVR インタフェースのレジスタ
22.4 メイン CR クロックトリミング使用上の注意
22.5 NVR の使用上の注意
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405
第 22 章 不揮発性レジスタ (NVR) の機能
22.1
22.1
MB95200H/210H/220H Series
NVR インタフェースの概要
システム情報やオプション設定を格納する NVR( 不揮発性レジスタ ) 領域は , フラッ
シュメモリにおける予約領域です。リセット後 , NVR フラッシュ領域のデータは読
み出され , NVR IO 領域のレジスタに格納されます。MB95200H/210H/220H シリー
ズでは , NVR インタフェースを用いて以下のデータを保存します。
• メイン CR クロックの周波数選択 (2 ビット )
• メイン CR クロックのコアーストリミング値 (5 ビット )
• メイン CR クロックのファイントリミング値 (5 ビット )
• ウォッチドッグタイマ選択 ID(16 ビット )
■ NVR インタフェースの機能
NVR インタフェースには , 以下のような機能があります。
1. NVR インタフェースはリセット後 , NVR フラッシュ領域からすべてのデータを取り出
し , NVR IO 領域のレジスタに格納します ( 下の図 22.1-1 と図 22.2-1 を参照 )。
2. NVR インタフェースにより , ユーザは , 周波数選択ビットを設定して , メイン CR ク
ロックの周波数 (1 MHz/8 MHz/10 MHz) を選択できます。
3. NVR インタフェースにより , ユーザは , CR トリミング設定の初期値を確認できます。
4. NVR インタフェースにより , ユーザは , 16 ビットのウォッチドッグタイマ選択 ID を変
更し , ハードウェアウォッチドッグタイマまたはソフトウェアウォッチドッグタイマ
を選択できます (CPU の稼働中は , ウォッチドッグタイマ選択 ID を変更することはで
きません )。
図 22.1-1 に , リセット中の NVR の読出しを示します。
図 22.1-1 リセット中の NVR の読出し
NVR インタフェース
(IO 領域)
NVR
(Flash 領域)
0x0FE4
0x0FE5
0x0FEB
0x0FEC
X1110101B
0xFFBC
0xFFBD
0xFFBE
0xFFBF
X1110101B
XXX01010B
10100101B
10010110B
XXX01010B
10100101B
10010110B
メモリマップ
406
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第 22 章 不揮発性レジスタ (NVR) の機能
22.2
MB95200H/210H/220H Series
NVR インタフェースの構成
22.2
NVR インタフェースは , 以下のブロックで構成されています。
• メイン CR クロック周波数選択 (CRSEL)
• メイン CR クロックのトリミング (CRTH と CRTL)
• ウォッチドッグタイマ選択 ID(WDTH と WDTL)
■ NVR インタフェースのブロックダイヤグラム
図 22.2-1 NVR インタフェースのブロックダイヤグラム
CRTH
-
CRSEL1
CRSEL0
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
5
2
1 MHz
メイン CR クロック
メイン CR クロック
発振器
8 MHz/10 MHz
クロック制御
5
CRTL
-
-
-
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
WDTH
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
8
A5Hと等値?
96Hと等値?
ウォッチドッグタイマ
8
97Hと等値?
WDTL
WDTL7
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WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
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407
第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
NVR インタフェースのレジスタ
22.3
NVR インタフェースのレジスタ一覧を示します。
■ NVR インタフェースのレジスタ
図 22.3-1 NVR インタフェースのレジスタ
アドレス
0FE4H
アドレス
0FE5H
アドレス
0FEBH
アドレス
0FECH
CRTH
CRTL
WDTH
WDTL
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
_
CRSEL1
CRSEL0
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
1XXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
_
_
_
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
000XXXXXB
R0/WX
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
XXXXXXXXB
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
WDTL7
WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
XXXXXXXXB
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/W
: リード / ライト可能 (読出し値は書込み値と同じとなります。)
R0/WX : 未定義ビット (読出し値は“0”。このビットに値を書き込んでも動作に影響はありません。)
R/WX : リードオンリ (読出しは可能。このビットに値を書き込んでも動作に影響はありません。)
408
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第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
22.3.1
メイン CR クロックトリミングレジスタ ( 上位 )
(CRTH)
図 22.3-2 に , メイン CR クロックトリミングレジスタ ( 上位 )(CRTH) を示します。
■ メイン CR クロックトリミングレジスタ ( 上位 )(CRTH)
図 22.3-2 メイン CR クロックトリミングレジスタ ( 上位 )(CRTH)
アドレス
0FE4H
R/W
CRTH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
_
CRSEL1
CRSEL0
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
1XXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CRTH
00000
.
.
.
11111
メインCRクロックコーアストリミング
メインCRクロックは最大周波数に調節されます。
.
.
.
メインCRクロックは最小周波数に調節されます。
CRSEL
00
01
10
11
メインCRクロック周波数選択ビット
メインCRクロックは1 MHzに設定されます。
設定禁止
メインCRクロックは10 MHzに設定されます。
メインCRクロックは8 MHzに設定されます。
: リード / ライト可能(読出し値は書込み値と同じとなります。)
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409
第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
表 22.3-1 メイン CR クロックトリミングレジスタ ( 上位 )(CRTH) の各ビットの機能
ビット名
bit7
予約ビット
機能
予約ビットです。このビットに値を書き込んでも動作に影響はありません。
これらのビットはリセット後 , フラッシュアドレス 0xFFBC(bit6 ∼ bit5) から
ロードされます。これらのビットの初期値は , NVR フラッシュ領域にプリ
ロードされた値により決まります。
メイン CR クロックの周波数は , CRSEL の値を変更することにより選択でき
ます。
bit6, bit5
CRSEL:
メイン CR 周波数
選択ビット
CRSEL[1:0]
00B
01B
メイン CR クロック周波数
1 MHz
10B
設定禁止
10 MHz
11B
8 MHz
メイン CR 周波数選択の変更に関する注意事項については , 「22.5 NVR の使
用上の注意」を参照してください。
これらのビットはリセット後 , フラッシュアドレス 0xFFBC(bit4 ∼ bit0) から
ロードされます。これらのビットの初期値は , NVR フラッシュ領域にプリ
ロードされた値により決まります。
コアーストリミングでは , メイン CR クロック周波数を粗調整することができ ,
コアーストリミング値を大きくすると , メイン CR クロック周波数は小さくな
ります。下の表を参照してください。
bit4 ∼
bit0
CRTH:
メイン CR コアース
トリミングビット
CRTH [4:0]
00000B
メイン CR クロック周波数
:
最大
:
11111B
最小
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関
する注意事項については , それぞれ「22.4 メイン CR クロックトリミング使
用上の注意」と「22.5 NVR の使用上の注意」を参照してください。
410
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第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
22.3.2
メイン CR クロックトリミングレジスタ ( 下位 )
(CRTL)
図 22.3-3 に , メイン CR クロックトリミングレジスタ ( 下位 )(CRTL) を示します。
■ メイン CR クロックトリミングレジスタ ( 下位 )(CRTL)
図 22.3-3 メイン CR クロックトリミングレジスタ ( 下位 )(CRTL)
アドレス
0FE5H
CRTL
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
_
_
_
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
000XXXXXB
R0/WX
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
CRTL
00000
.
.
.
11111
メインCRクロックファイントリミング
メインCRクロックは最大値に調節されます。
.
.
.
メインCRクロックは最小値に調節されます。
R/W
: リード / ライト可能 (読出し値は書込み値と同じとなります。)
R0/WX : 未定義ビット (読出し値は“0”です。このビットに値を書き込んでも動作に影響はありません。)
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411
第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
表 22.3-2 メイン CR クロックトリミングレジスタ ( 下位 )(CRTL) の各ビットの機能
ビット名
機能
bit7
予約ビット
予約ビットです。常に "0" が設定されています。このビットに値を書き込ん
でも動作に影響はありません。
bit6
予約ビット
予約ビットです。常に "0" が設定されています。このビットに値を書き込ん
でも動作に影響はありません。
bit5
予約ビット
予約ビットです。常に "0" が設定されています。このビットに値を書き込ん
でも動作に影響はありません。
これらのビットはリセット後 , フラッシュアドレス 0xFFBD(bit4 ∼ bit0) から
ロードされます。これらのビットの初期値は , NVR フラッシュ領域にプリ
ロードされた値により決まります。
ファイントリミングでは , メイン CR クロック周波数を微調整できます。
ファイントリミング値を大きくすると , メイン CR クロック周波数は小さくな
ります。
bit4 ∼
bit0
CRTL:
メイン CR ファイン
トリミングビット
CRTL [4:0]
00000B
メイン CR クロック周波数
:
最大
:
11111B
最小
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関
する注意事項については , それぞれ「22.4 メイン CR クロックトリミング使
用上の注意」と「22.5 NVR の使用上の注意」を参照してください。
412
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第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
22.3.3
ウォッチドッグタイマ選択 ID レジスタ
(WDTH, WDTL)
図 22.3-4 に , ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL) を示します。
■ ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL)
図 22.3-4 ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL)
アドレス
0FEBH
アドレス
0FECH
WDTH
WDTL
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
XXXXXXXXB
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
WDTL7
WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
XXXXXXXXB
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
WDTH, WDTL
A596H
A597H
上記以外
R/WX
ウォッチドッグタイマ選択ID
ハードウェアウォッチドッグタイマの動作を禁止します。
ハードウェアウォッチドッグタイマの動作をスタンバイモード(ストップモード,スリー
プモード,タイムベースタイマモードおよび時計モード)の場合を除き有効となります。
ハードウェアウォッチドッグタイマの動作をすべてのモードにおいて有効となります。
: リードオンリ(読出しは可能。このビットに値を書き込んでも動作に影響はありません。)
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413
第 22 章 不揮発性レジスタ (NVR) の機能
22.3
MB95200H/210H/220H Series
表 22.3-3 ウォッチドッグタイマ ID レジスタ ( 上位 )(WDTH) の各ビットの機能
ビット名
bit7 ∼ bit0
機能
WDTH[7:0]:
ウォッチドッグタ
イマ選択 ID
( 上位 )
これらのビットはリセット後 , フラッシュアドレス 0xFFBE(bit7 ∼
bit0) からロードされます。これらのビットの初期値は , NVR フ
ラッシュ領域にプリロードされた値により決まります。
CPU の稼働中は , このレジスタを変更することはできません。
ウォッチドッグタイマ選択については , 表 22.3-5 を参照してくださ
い。
NVR 値の書込みに関する注意事項については , 「22.5 NVR の使用
上の注意」を参照してください。
表 22.3-4 ウォッチドッグタイマ ID レジスタ ( 下位 )(WDTL) の各ビットの機能
ビット名
bit7 ∼ bit0
機能
WDTL[7:0]:
ウォッチドッグタ
イマ選択 ID
( 下位 )
これらのビットはリセット後 , フラッシュアドレス 0xFFBF(bit7 ∼
bit0) からロードされます。これらのビットの初期値は , NVR フ
ラッシュ領域にプリロードされた値により決まります。
CPU の稼働中は , このレジスタを変更することはできません。
ウォッチドッグタイマ選択については , 表 22.3-5 を参照してくださ
い。
NVR 値の書込みに関する注意事項については , 「22.5 NVR の使用
上の注意」を参照してください。
表 22.3-5 ウォッチドッグタイマ選択 ID
WDTH[7:0], WDTL[7:0]
414
機能
A596H
ハードウェアウォッチドッグタイマは無効となります。
A597H
ハードウェアウォッチドッグタイマは , スタンバイモード ( ストッ
プモード , スリープモード , タイムベースタイマモード , および時
計モード ) の場合を除き , 有効となります。
上記以外
ハードウェアウォッチドッグタイマは , すべてのモードにおいて有
効となります。
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22.4
第 22 章 不揮発性レジスタ (NVR) の機能
22.4
メイン CR クロックトリミング使用上の注意
メイン CR クロックトリミング使用上の注意を示します。
ハードウェアリセット後 , 10 ビットの CR クロックトリミング値は , NVR フラッ
シュ領域から NVR IO 領域のレジスタへとロードされます。
表 22.4-1 に , CR トリミングの変更幅を示します。
表 22.4-1 CR トリミングの変更幅
機能
コアーストリミング値
CRTH[4:0]
ファイントリミング値
CRTL[4:0]
周波数が最小となる値
11111B
11111B
周波数が最大となる値
00000B
00000B
変更幅
-20 kHz ∼ -50 kHz
-1.6 kHz ∼ -8 kHz
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415
第 22 章 不揮発性レジスタ (NVR) の機能
22.4
MB95200H/210H/220H Series
図 22.4-1 に , コアーストリミングでの変更幅と CR 周波数の関係を示します。
図 22.4-1 コアーストリミングでの変更幅
メイン CR クロック
1.9 MHz
CRTL = 00000B
上限
標準 サンプル
下限
400 kHz
CRTL = 11111B
0
31
CRTH[4:0]
* ファイントリミングの調節幅は，-6.5% (CRTL=11111B) ～ +6.5% (CRTH=00000B)です。
416
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22.5
第 22 章 不揮発性レジスタ (NVR) の機能
22.5
NVR の使用上の注意
NVR の使用上の注意を示します。
■ メイン CR 周波数の変更に関する注意事項
1. メイン CR クロックの周波数は , CRTH:CRSEL1, CRSEL0 の各ビットにそれぞれの値を
書き込むことで選択できます。ただし , クロック周波数の変更処理後には , 不安定な発
振が一定の時間生じます。この発振を回避するために , 以下のような対策を講じること
を強く推奨します。まず最初に CPU クロックソースを , メイン CR クロックから別のク
ロック ( メインクロック / サブクロック / サブ CR クロック ) に切り換え , 次にメイン
CR パラメータを変更し , そのあとで再びメイン CR クロックに戻します。
2. ここで , 変更値が NVR フラッシュ領域には書き込まれないことに留意してください。
CRTH および CRTL レジスタを変更すると , その変更値は , フラッシュライタにより
NVR フラッシュ領域に書き込まれます。
■ フラッシュ消去およびトリミング値に関する注意事項
1. フラッシュ消去操作では , すべての NVR データが消去されます。
フラッシュライタは , 元のシステム設定を保持するために , 以下の処理を実行しま
す。
(1) CRTH:CRTH4 ∼ CRTH0 および CRTL:CRTL4 ∼ CRTL0 のデータのバックアッ
プを作成します。
(2) フラッシュを消去します。
(3) CRTH:CRTH4 ∼ CRTH0 および CRTL:CRTL4 ∼ CRTL0 のすべてのデータを ,
NVR フラッシュ領域に復元します。
CRTH:CRTH4 ∼ CRTH0 および CRTL:CRTL4 ∼ CRTL0 に新しいデータが存在する
場合は , フラッシュライタが新しいデータを NVR フラッシュ領域に書き込みます。
2. トリミング値は , 本デバイスが出荷される前にプリセットされています。プリセットさ
れたトリミング値が出荷後に変更された場合 , 変更されたトリミング値に基づいた使
用に対し , デバイスの正常な動作を保証しません。
3. ユーザープログラムコードによりフラッシュ操作が実行された場合は , 元のトリミン
グデータもユーザープログラムコードにより NVR フラッシュ領域に復元する必要があ
ります。そうしなければ , 出荷前にデバイスにプリセットされたトリミング値は , フ
ラッシュ消去操作により消去されてしまいます。
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417
第 22 章 不揮発性レジスタ (NVR) の機能
22.5
418
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第 23 章
クロックおよびリセット
システム構成コントローラ
クロックおよびリセットシステム構成コントロー
ラ ( 本章では「コントローラ」とよびます ) の機能
と動作について説明します。
23.1 システム構成レジスタ (SYSC) の概要
23.2 システム構成レジスタ (SYSC)
23.3 コントローラ使用上の注意
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419
第 23 章 クロックおよびリセット システム構成コントローラ
23.1
MB95200H/210H/220H
23.1
Series
システム構成レジスタ (SYSC) の概要
コントローラは , SYSC レジスタで構成されています。この SYSC レジスタは ,
クロックおよびリセットシステムを構成設定するための 8 ビット (bit 2 は未使用 )
のレジスタです。
■ SYSC の機能
● PF2/RST 端子のポート / リセット機能の選択
● RST 端子のリセット出力許可 / 禁止
● PG1/X0A 端子および PG2/X1A 端子のポート / 発振機能の選択
● PF0/X0 端子および PF1/X1 端子のポート / 発振機能の選択
● HCLK1 端子および HCLK2 端子の外部クロック入力機能の選択
● 8/16 ビット複合タイマへの外部カウントクロック入力端子として EC0 入力端子を選択
420
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第 23 章 クロックおよびリセット システム構成コントローラ
23.2
MB95200H/210H/220H Series
システム構成レジスタ (SYSC)
23.2
SYSC レジスタについて詳しく説明します。
■ システム構成レジスタ (SYSC)
図 23.2-1 システム構成レジスタ (SYSC)
アドレス
0FE8H
SYSC
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PGSEL
PFSEL
EXCK1
EXCK0
EC0SL
_
RSTOE
RSTEN
11000011B
R/W
R/W
R/W
R/W
R/W
R0/WX
R/W
R/W
RSTEN
0
1
PF2 リセット/GPIO 機能選択ビット
RST/PF2 端子の汎用ポート入出力機能を許可します
RST/PF2 端子のリセット入力機能を許可します
RSTOE
0
1
リセット出力許可/禁止ビット
RST/PF2 端子のリセット出力機能を禁止します
RST/PF2 端子のリセット出力機能を許可します
EC0SL
0
1
EC0 クロック選択ビット
P12/EC0 端子を外部カウントクロック入力として選択
P04/EC0 端子を外部カウントクロック入力として選択
EXCK1
EXCK0
0
0
HCLK ソース選択ビット
HCLK1/HCLK2 入力を無効にします(X0/X1端子におけるメイン
発振入力が,メイン発振クロック入力として選択)
0
1
1
0
P04 がメイン発振クロック入力端子として選択
P05 がメイン発振クロック入力端子として選択
1
1
HCLK1/HCLK2 入力を無効 にします(X0/X1端子におけるメイン
発振入力が,メイン発振クロック入力として選択)
PFSEL
0
1
PF1/PF0 機能選択ビット
PF1/PF0 端子がメインクロック発振端子として選択
PF1/PF0 端子が汎用入出力ポートとして選択
PGSEL
0
1
PG1/PG0 機能選択ビット
PG1/PG0 端子がサブクロック発振端子として選択
PG1/PG0 端子が汎用入出力ポートとして選択
R/W
: リード / ライト可能(読出し値は書込み値と同じとなります。)
R0/WX : 未定義ビット(読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
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421
第 23 章 クロックおよびリセット システム構成コントローラ
23.2
MB95200H/210H/220H
Series
表 23.2-1 SYSC レジスタの各ビットの機能 (1 / 2)
ビット名
機能
bit7
PGSEL:
PG1/PG0
機能選択ビット
このビットは , PG1/PG0 端子の機能を選択するために使用します。
"0" に設定すると , PG1/PG0 端子はサブクロック発振端子として選択されま
す。サブクロック発振は , サブクロック発振許可ビット (SYCC2:SOSCE) に
より許可または禁止されます。
"1" に設定すると , PG1/PG0 端子は汎用入出力ポートとして選択されます。
bit6
PFSEL:
PF1/PF0
機能選択ビット
このビットは , PF1/PF0 端子の機能を選択するために使用します。
0" に設定すると , PF1/PF0 端子はメインクロック発振端子として選択されま
す。メインクロック発振は , メインクロック発振許可ビット
(SYCC2:MOSCE) により許可または禁止されます。
"1" に設定すると , PF1/PF0 端子は汎用入出力ポートとして選択されます。
このビットは , メイン発振クロックとして使用される外部クロック入力端子
を選択するために使用します。
メイン発振クロックは , 以下に示すように X0/X1 端子 , HCLK1 入力 , または
HCLK2 入力におけるメイン発振入力により , 選択されます。
bit5, bit4
EXCK[1:0]:
HCLK ソース選択
ビット
EXCK1
EXCK0
HCLK 入力端子の選択
0
0
HCLK1/HCLK2 入力は無効となります (X0/X1
端子におけるメイン発振入力が , メイン発振ク
ロック入力として選択されます )。
0
1
P04 が , HCLK1 のメイン発振クロック入力端子
として選択されます。
1
0
P05 が , HCLK2 のメイン発振クロック入力端子
として選択されます。
1
1
HCLK1/HCLK2 入力は無効となります (X0/X1
端子におけるメイン発振入力が , メイン発振ク
ロック入力として選択されます )。
bit3
EC0SL:
EC0 クロック選択
ビット
このビットは , 8/16 ビット複合タイマへの外部カウントクロック入力端子と
して , EC0 入力端子を選択するために使用します (EC0 入力機能を使用する
には , 8/16 ビット複合タイマに対応するレジスタビットが有効になっていな
ければなりません。詳細については , 「第 14 章 8/16 ビット複合タイマ」を
参照してください )。
"0" に設定すると , P12/EC0 端子が外部カウントクロック入力端子として選択
されます。
"1" に設定すると , P04/EC0 端子が外部カウントクロック入力端子として選択
されます。
bit2
未定義ビット
このビットは未定義です。
読み出すと , その値は必ず "0" となります。
値を書き込んでも動作に影響はありません。
RSTOE:
リセット出力許可 /
禁止ビット
このビットは , リセット入力機能が有効の場合に , RST/PF2 端子のリセット
出力機能を有効または無効にするために使用します。SYSC:RSTEN の設定に
よりリセット入力機能が無効となっている場合は , このビットの設定にかか
わらず , リセット出力機能は無効となります。
このレジスタのリセット入力許可 / 禁止ビット (bit 0, SYSC:RSTEN) を参照し
てください。
"0" に設定すると , RST/PF2 端子のリセット出力機能は禁止となります。
"1" に設定すると , RST/PF2 端子のリセット出力機能は許可となります。
bit1
422
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第 23 章 クロックおよびリセット システム構成コントローラ
23.2
MB95200H/210H/220H Series
表 23.2-1 SYSC レジスタの各ビットの機能 (2 / 2)
ビット名
bit0
RSTEN:
PF2 リセット /
GPIO 機能選択ビッ
ト
機能
このビットは , RST/PF2 端子のリセット入力機能を有効または無効にするた
めに使用します。MB95F204H/F203H/F202H/F214H/F213H/F212H では , この
ビットの設定に関係なく , リセット入力機能は常に有効となります。
"0" に設定すると , RST/PF2 端子のリセット入力機能は無効となり , 汎用入出
力ポート機能が有効となります。
"1" に設定すると , RST/PF2 端子のリセット入力機能が有効となり , 汎用入出
力ポート機能は無効となります。
このビットを変更する前に , PDRF レジスタの bit 2 を "1" に設定してくださ
い。
＜注意事項＞
リセット後にリセット入出力機能を維持するために , RSTEN (SYSC:bit0) および RSTOE
(SYSC:bit1) は , 電源投入後に "1" に初期化されます。その他のリセットでは , これらの
ビットは初期化されません。
RSTEN (SYSC:bit0) および RSTOE (SYSC:bit1) は , 電源投入後に "1" に初期化されるよ
うに設計されています。他の方法でリセットした場合には , 上記の 2 ビットを初期化する
ことはできません。
システムにおいてリセット入出力機能を使用する必要がある場合は , 安定した動作を維持
するために , リセット後の初期化プログラムルーチンにおいて SYSC:RSTEN を "1" に初
期化することを強く推奨します。リセット入出力機能を有効にしてある場合には , ウォッ
チドッグリセットを含むすべての種類のリセットが使用可能です。
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423
第 23 章 クロックおよびリセット システム構成コントローラ
23.3
MB95200H/210H/220H
23.3
Series
コントローラ使用上の注意
コントローラの使用上の注意を示します。
■ コントローラ使用上の注意
● EC0 および HCLK の入力端子の設定
P04 は EC0 および HCLK の入力端子として同時に選択することが可能ですが , 予期
せぬ結果が生じる恐れがあるため , P04 を同時に EC0 と HCLK の両方の入力端子と
して設定しないでください。
424
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付録
I/O マップ , 割込み一覧 , メモリマップ , 端子状態 ,
命令概要およびマスクオプションを示します。
付録 A I/O マップ
付録 B 割込み要因のテーブル
付録 C メモリマップ
付録 D MB95200H/210H/220H シリーズの端子状態
付録 E 命令概要
付録 F マスクオプション
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425
付録
付録 A I/O マップ
付録 A
MB95200H/210H/220H Series
I/O マップ
MB95200H/210H/220H シリーズで使用している I/O マップを示します。
■ I/O マップ
表 A-1 I/O マップ (MB95200H シリーズ ) (1 / 3)
アドレス
レジスタ略称
0000H
0001H
0002H
0003H
0004H
0005H
0006H
0007H
0008H
0009H
000AH
000BH
000CH
000DH
000EH
∼
0015H
0016H
0017H
0018H
∼
0027H
0028H
0029H
002AH
002BH
002CH
002DH
∼
0034H
0035H
PDR0
DDR0
PDR1
DDR1
⎯
WATR
⎯
SYCC
STBC
RSRR
TBTC
WPCR
WDTC
SYCC2
0036H
T01CR1
0037H
T00CR1
0038H
T11CR1
0039H
T10CR1
003AH
∼
0048H
⎯
426
⎯
PDR6
DDR6
⎯
PDRF
DDRF
PDRG
DDRG
PUL0
⎯
PULG
レジスタ名
ポート 0 データレジスタ
ポート 0 方向レジスタ
ポート 1 データレジスタ
ポート 1 方向レジスタ
( 使用禁止 )
発振安定待ち時間設定レジスタ
( 使用禁止 )
システムクロック制御レジスタ
スタンバイ制御レジスタ
リセット要因レジスタ
タイムベースタイマ制御レジスタ
時計プリスケーラ制御レジスタ
ウォッチドッグタイマ制御レジスタ
システムクロック制御レジスタ 2
( 使用禁止 )
ポート 6 データレジスタ
ポート 6 方向レジスタ
( 使用禁止 )
ポート F データレジスタ
ポート F 方向レジスタ
ポート G データレジスタ
ポート G 方向レジスタ
ポート 0 プルアップ制御レジスタ
( 使用禁止 )
ポート G プルアップ制御レジスタ
8/16 ビット複合タイマ 01 制御ステータスレジス
タ 1 ch.0
8/16 ビット複合タイマ 00 制御ステータスレジス
タ 1 ch.0
8/16 ビット複合タイマ 11 制御ステータスレジス
タ 1 ch.1
8/16 ビット複合タイマ 10 制御ステータスレジス
タ 1 ch.1
( 使用禁止 )
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R/W
初期値
R/W
R/W
R/W
R/W
⎯
R/W
⎯
R/W
R/W
R
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
00000000B
⎯
11111111B
⎯
XXXXXX11B
00000XXXB
XXXXXXXXB
00000000B
00000000B
00000000B
XX100011B
⎯
⎯
R/W
R/W
00000000B
00000000B
⎯
⎯
R/W
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
00000000B
00000000B
⎯
⎯
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
⎯
⎯
CM26-10123-1
付録
付録 A I/O マップ
MB95200H/210H/220H Series
表 A-1 I/O マップ (MB95200H シリーズ ) (2 / 3)
アドレス
レジスタ略称
0049H
004AH
004BH
004CH
∼
004FH
0050H
0051H
0052H
0053H
0054H
0055H
0056H
∼
006BH
006CH
006DH
EIC10
EIC20
EIC30
⎯
SCR
SMR
SSR
RDR/TDR
ESCR
ECCR
⎯
ADC1
ADC2
006EH
ADDH
006FH
ADDL
0070H
∼
0071H
0072H
0073H
∼
0075H
0076H
0077H
WREN
WROR
0078H
⎯
0079H
007AH
007BH
007CH
007DH
007EH
007FH
ILR0
ILR1
ILR2
ILR3
ILR4
ILR5
⎯
0F80H
WRARH0
0F81H
WRARL0
0F82H
WRDR0
0F83H
WRARH1
0F84H
WRARL1
0F85H
WRDR1
0F86H
WRARH2
⎯
FSR
⎯
CM26-10123-1
レジスタ名
外部割込み回路制御レジスタ ch.2/ ch.3
外部割込み回路制御レジスタ ch.4/ ch.5
外部割込み回路制御レジスタ ch.6/ ch.7
( 使用禁止 )
LIN-UART シリアル制御レジスタ
LIN-UART シリアルモードレジスタ
LIN-UART シリアルステータスレジスタ
LIN-UART 受信 / 送信データレジスタ
LIN-UART 拡張制御ステータスレジスタ
LIN-UART 拡張通信制御レジスタ
( 使用禁止 )
8/10- ビット A/D コンバータ制御レジスタ 1
8/10- ビット A/D コンバータ制御レジスタ 2
8/10- ビット A/D コンバータデータレジスタ ( 上
位)
8/10- ビット A/D コンバータデータレジスタ ( 下
位)
( 使用禁止 )
フラッシュメモリステータスレジスタ
( 使用禁止 )
ワイルドレジスタアドレス比較許可レジスタ
ワイルドレジスタデータテスト設定レジスタ
レジスタバンクポインタ (RP) とダイレクトバン
クポインタ (DP) のミラー
割込みレベル設定レジスタ 0
割込みレベル設定レジスタ 1
割込みレベル設定レジスタ 2
割込みレベル設定レジスタ 3
割込みレベル設定レジスタ 4
割込みレベル設定レジスタ 5
( 使用禁止 )
ワイルドレジスタアドレス設定レジスタ ( 上位 )
ch. 0
ワイルドレジスタアドレス設定レジスタ ( 下位 )
ch. 0
ワイルドレジスタデータ設定レジスタ ch. 0
ワイルドレジスタアドレス設定レジスタ ( 上位 )
ch. 1
ワイルドレジスタアドレス設定レジスタ ( 下位 )
ch. 1
ワイルドレジスタデータ設定レジスタ ch. 1
ワイルドレジスタアドレス設定レジスタ ( 上位 )
ch. 2
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R/W
初期値
R/W
R/W
R/W
00000000B
00000000B
00000000B
⎯
⎯
R/W
R/W
R/W
R/W
R/W
R/W
00000000B
00000000B
00001000B
00000000B
00000100B
000000XXB
⎯
⎯
R/W
R/W
00000000B
00000000B
R/W
00000000B
R/W
00000000B
⎯
⎯
R/W
000X0000B
⎯
⎯
R/W
R/W
00000000B
00000000B
⎯
⎯
R/W
R/W
R/W
R/W
R/W
R/W
⎯
11111111B
11111111B
11111111B
11111111B
11111111B
11111111B
⎯
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
427
付録
付録 A I/O マップ
MB95200H/210H/220H Series
表 A-1 I/O マップ (MB95200H シリーズ ) (3 / 3)
アドレス
レジスタ略称
0F87H
WRARL2
0F88H
0F89H
∼
0F91H
WRDR2
0F92H
T01CR0
0F93H
T00CR0
0F94H
0F95H
T01DR
T00DR
0F96H
TMCR0
0F97H
T11CR0
0F98H
T10CR0
0F99H
0F9AH
T11DR
T10DR
0F9BH
TMCR1
0F9CH
∼
0FBBH
0FBCH
0FBDH
0FBEH
∼
0FC2H
0FC3H
0FC4H
∼
0FE3H
0FE4H
0FE5H
0FE6H
∼
0FE7H
0FE8H
0FE9H
0FEAH
0FEBH
0FECH
0FEDH
0FEEH
0FEFH
∼
0FFFH
428
⎯
⎯
BGR1
BGR0
⎯
AIDRL
⎯
CRTH
CRTL
⎯
SYSC
CMCR
CMDR
WDTH
WDTL
⎯
ILSR
⎯
レジスタ名
ワイルドレジスタアドレス設定レジスタ ( 下位 )
ch. 2
ワイルドレジスタデータ設定レジスタ ch. 2
( 使用禁止 )
8/16 ビット複合タイマ 01 制御ステータスレジス
タ 0 ch.0
8/16 ビット複合タイマ 00 制御ステータスレジス
タ 0 ch.0
8/16 ビット複合タイマ 01 データレジスタ ch.0
8/16 ビット複合タイマ 00 データレジスタ ch.0
8/16 ビット複合タイマ 00/01 タイマモード制御レ
ジスタ ch.0
8/16 ビット複合タイマ 11 制御ステータスレジス
タ 0 ch.1
8/16 ビット複合タイマ 10 制御ステータスレジス
タ 0 ch.1
8/16 ビット複合タイマ 11 データレジスタ ch.1
8/16 ビット複合タイマ 10 データレジスタ ch.1
8/16 ビット複合タイマ 10/11 タイマモード制御レ
ジスタ ch.1
( 使用禁止 )
LIN-UART ボーレートジェネレータレジスタ 1
LIN-UART ボーレートジェネレータレジスタ 0
( 使用禁止 )
A/D 入力禁止レジスタ ( 下位 )
( 使用禁止 )
メイン CR クロックトリミングレジスタ ( 上位 )
メイン CR クロックトリミングレジスタ ( 下位 )
( 使用禁止 )
システム構成レジスタ
クロック監視制御レジスタ
クロック監視データレジスタ
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
( 使用禁止 )
入力レベル選択レジスタ
( 使用禁止 )
FUJITSU MICROELECTRONICS LIMITED
R/W
初期値
R/W
00000000B
R/W
00000000B
⎯
⎯
R/W
00000000B
R/W
00000000B
R/W
R/W
00000000B
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
R/W
00000000B
00000000B
R/W
00000000B
⎯
⎯
R/W
R/W
00000000B
00000000B
⎯
⎯
R/W
00000000B
⎯
⎯
R/W
R/W
1XXXXXXXB
000XXXXXB
⎯
⎯
R/W
R/W
R/W
R/W
R/W
⎯
R/W
11000011B
XX000000B
00000000B
XXXXXXXXB
XXXXXXXXB
⎯
00000000B
⎯
⎯
CM26-10123-1
MB95200H/210H/220H Series
付録
付録 A I/O マップ
• R/W アクセス表記
R/W
R
W
: リード / ライト可能
: リードオンリ
: ライトオンリ
• 初期値表記
0
1
X
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は未定義です。
注意事項 :
「( 使用禁止 )」となっているアドレスには書き込まないでください。
「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
429
付録
付録 A I/O マップ
MB95200H/210H/220H Series
表 A-2 I/O マップ (MB95210H シリーズ ) (1 / 3)
アドレス
レジスタ略称
レジスタ名
R/W
初期値
0000H
0001H
0002H
0003H
0004H
0005H
0006H
0007H
0008H
PDR0
DDR0
PDR1
DDR1
⎯
WATR
⎯
SYCC
STBC
ポート 0 データレジスタ
ポート 0 方向レジスタ
ポート 1 データレジスタ
ポート 1 方向レジスタ
( 使用禁止 )
発振安定待ち時間設定レジスタ
( 使用禁止 )
システムクロック制御レジスタ
スタンバイ制御レジスタ
R/W
R/W
R/W
R/W
⎯
R/W
⎯
R/W
R/W
0009H
RSRR
リセット要因レジスタ
00000000B
00000000B
00000000B
00000000B
⎯
11111111B
⎯
XXXXXX11B
00000XXXB
XXXXXXXX
000AH
000BH
000CH
000DH
000EH
∼
0015H
0016H
0017H
0018H
∼
0027H
0028H
0029H
002AH
002BH
002CH
002DH
∼
0034H
0035H
TBTC
WPCR
WDTC
SYCC2
タイムベースタイマ制御レジスタ
時計プリスケーラ制御レジスタ
ウォッチドッグタイマ制御レジスタ
システムクロック制御レジスタ 2
0036H
T01CR1
0037H
T00CR1
0038H
0039H
003AH
∼
0048H
0049H
004AH
004BH
004CH
∼
004FH
0050H
0051H
0052H
⎯
⎯
⎯
430
R
B
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
XX100011B
⎯
( 使用禁止 )
⎯
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
R/W
R/W
⎯
⎯
R/W
00000000B
00000000B
⎯
⎯
00000000B
PDRF
DDRF
⎯
⎯
PUL0
ポート F データレジスタ
ポート F 方向レジスタ
( 使用禁止 )
( 使用禁止 )
ポート 0 プルアップ制御レジスタ
⎯
( 使用禁止 )
⎯
⎯
⎯
( 使用禁止 )
8/16 ビット複合タイマ 01 制御ステータスレジスタ 1
ch.0
⎯
⎯
R/W
00000000B
R/W
00000000B
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
⎯
R/W
R/W
⎯
00000000B
00000000B
⎯
EIC20
EIC30
8/16 ビット複合タイマ 00 制御ステータスレジスタ 1
ch.0
( 使用禁止 )
外部割込み回路制御レジスタ ch.4
外部割込み回路制御レジスタ ch.6
⎯
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
⎯
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
付録
付録 A I/O マップ
表 A-2 I/O マップ (MB95210H シリーズ ) (2 / 3)
アドレス
レジスタ略称
R/W
初期値
0053H
0054H
0055H
0056H
∼
006BH
006CH
006DH
006EH
006FH
0070H
∼
0071H
0072H
0073H
∼
0075H
0076H
0077H
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
00000000B
⎯
⎯
R/W
000X0000B
⎯
⎯
WREN
WROR
R/W
R/W
00000000B
00000000B
0078H
⎯
⎯
⎯
0079H
007AH
007BH
007CH
007DH
007EH
007FH
0F80H
0F81H
0F82H
0F83H
0F84H
0F85H
0F86H
0F87H
0F88H
0F89H
∼
0F91H
ILR0
ILR1
⎯
⎯
ILR4
ILR5
⎯
WRARH0
WRARL0
WRDR0
WRARH1
WRARL1
WRDR1
WRARH2
WRARL2
WRDR2
R/W
R/W
⎯
⎯
R/W
R/W
⎯
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
11111111B
11111111B
⎯
⎯
11111111B
11111111B
⎯
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
⎯
⎯
0F92H
T01CR0
8/16 ビット複合タイマ 01 制御ステータスレジスタ 0
ch.0
R/W
00000000B
0F93H
T00CR0
8/16 ビット複合タイマ 00 制御ステータスレジスタ 0
ch.0
R/W
00000000B
0F94H
0F95H
T01DR
T00DR
R/W
R/W
00000000B
00000000B
0F96H
TMCR0
R/W
00000000B
0F97H
0F98H
⎯
⎯
8/16 ビット複合タイマ 01 データレジスタ ch.0
8/16 ビット複合タイマ 00 データレジスタ ch.0
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ ch.0
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
ADC1
ADC2
ADDH
ADDL
⎯
FSR
⎯
⎯
CM26-10123-1
レジスタ名
8/10- ビット A/D コンバータ制御レジスタ 1
8/10- ビット A/D コンバータ制御レジスタ 2
8/10- ビット A/D コンバータデータレジスタ ( 上位 )
8/10- ビット A/D コンバータデータレジスタ ( 下位 )
( 使用禁止 )
フラッシュメモリステータスレジスタ
( 使用禁止 )
ワイルドレジスタアドレス比較許可レジスタ
ワイルドレジスタデータテスト設定レジスタ
レジスタバンクポインタ (RP) とダイレクトバンク
ポインタ (DP) のミラー
割込みレベル設定レジスタ 0
割込みレベル設定レジスタ 1
( 使用禁止 )
( 使用禁止 )
割込みレベル設定レジスタ 4
割込みレベル設定レジスタ 5
( 使用禁止 )
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
ワイルドレジスタデータ設定レジスタ ch. 0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
ワイルドレジスタデータ設定レジスタ ch. 1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
ワイルドレジスタデータ設定レジスタ ch. 2
( 使用禁止 )
FUJITSU MICROELECTRONICS LIMITED
431
付録
付録 A I/O マップ
MB95200H/210H/220H Series
表 A-2 I/O マップ (MB95210H シリーズ ) (3 / 3)
アドレス
レジスタ略称
R/W
初期値
0F99H
0F9AH
0F9BH
0F9CH
∼
0FBBH
0FBCH
0FBDH
0FBEH
∼
0FC2H
0FC3H
0FC4H
∼
0FE3H
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
R/W
00000000B
⎯
⎯
AIDRL
⎯
レジスタ名
A/D 入力禁止レジスタ ( 下位 )
( 使用禁止 )
1XXXXXXX
0FE4H
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0FE5H
0FE6H
∼
0FE7H
0FE8H
0FE9H
0FEAH
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
000XXXXXB
⎯
⎯
SYSC
CMCR
CMDR
システム構成レジスタ
クロック監視制御レジスタ
クロック監視データレジスタ
R/W
R/W
R/W
0FEBH
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R/W
11000011B
XX000000B
00000000B
XXXXXXXX
⎯
0FECH
WDTL
0FEDH
0FEEH
0FEFH
∼
0FFFH
⎯
ILSR
⎯
( 使用禁止 )
B
B
XXXXXXXX
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R/W
( 使用禁止 )
入力レベル選択レジスタ
⎯
R/W
⎯
00000000B
⎯
⎯
( 使用禁止 )
B
• R/W アクセス表記
R/W
R
W
: リード / ライト可能
: リードオンリ
: ライトオンリ
• 初期値表記
0
1
X
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は未定義です。
＜注意事項＞
「( 使用禁止 )」となっているアドレスには書き込まないでください。
「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
432
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
付録
付録 A I/O マップ
表 A-3 I/O マップ (MB95220H シリーズ ) (1 / 3)
アドレス
レジスタ略称
レジスタ名
R/W
初期値
0000H
0001H
0002H
0003H
0004H
0005H
0006H
0007H
0008H
PDR0
DDR0
PDR1
DDR1
⎯
WATR
⎯
SYCC
STBC
ポート 0 データレジスタ
ポート 0 方向レジスタ
ポート 1 データレジスタ
ポート 1 方向レジスタ
( 使用禁止 )
発振安定待ち時間設定レジスタ
( 使用禁止 )
システムクロック制御レジスタ
スタンバイ制御レジスタ
R/W
R/W
R/W
R/W
⎯
R/W
⎯
R/W
R/W
0009H
RSRR
リセット要因レジスタ
000AH
000BH
000CH
000DH
000EH
∼
0015H
0016H
0017H
0018H
∼
0027H
0028H
0029H
002AH
002BH
002CH
002DH
∼
0034H
0035H
TBTC
WPCR
WDTC
SYCC2
タイムベースタイマ制御レジスタ
時計プリスケーラ制御レジスタ
ウォッチドッグタイマ制御レジスタ
システムクロック制御レジスタ 2
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
00000000B
⎯
11111111B
⎯
0000X011B
00000XXXB
XXXXXXX
XB
00000000B
00000000B
00000000B
XX100011B
0036H
T01CR1
0037H
T00CR1
0038H
0039H
003AH
∼
0048H
0049H
004AH
004BH
004CH
∼
004FH
0050H
0051H
0052H
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
R/W
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
00000000B
00000000B
⎯
⎯
R/W
00000000B
R/W
00000000B
R/W
00000000B
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
R/W
R/W
R/W
00000000B
00000000B
00000000B
⎯
⎯
R/W
R/W
R/W
00000000B
00000000B
00001000B
PDRF
DDRF
PDRG
DDRG
PUL0
⎯
PULG
CM26-10123-1
R
EIC10
EIC20
EIC30
⎯
SCR
SMR
SSR
ポート F データレジスタ
ポート F 方向レジスタ
ポート G データレジスタ
ポート G 方向レジスタ
ポート 0 プルアップ制御レジスタ
( 使用禁止 )
ポート G プルアップ制御レジスタ
8/16 ビット複合タイマ 01 制御ステータスレジスタ 1
ch.0
8/16 ビット複合タイマ 00 制御ステータスレジスタ 1
ch.0
外部割込み回路制御レジスタ ch.2/ch.3
外部割込み回路制御レジスタ ch.4/ch.5
外部割込み回路制御レジスタ ch.6/ch.7
( 使用禁止 )
LIN-UART シリアル制御レジスタ
LIN-UART シリアルモードレジスタ
LIN-UART シリアルステータスレジスタ
FUJITSU MICROELECTRONICS LIMITED
433
付録
付録 A I/O マップ
MB95200H/210H/220H Series
表 A-3 I/O マップ (MB95220H シリーズ ) (2 / 3)
アドレス
レジスタ略称
レジスタ名
R/W
初期値
0053H
0054H
0055H
0056H
∼
006BH
006CH
006DH
006EH
006FH
0070H
∼
0071H
0072H
0073H
∼
0075H
0076H
0077H
RDR/TDR
ESCR
ECCR
LIN-UART 受信データレジスタ / 送信データレジスタ
LIN-UART 拡張制御ステータスレジスタ
LIN-UART 拡張通信制御レジスタ
R/W
R/W
R/W
00000000B
00000100B
000000XXB
⎯
⎯
R/W
R/W
R/W
R/W
00000000B
00000000B
00000000B
00000000B
⎯
⎯
R/W
000X0000B
⎯
⎯
R/W
R/W
00000000B
00000000B
0078H
⎯
⎯
⎯
0079H
007AH
007BH
007CH
007DH
007EH
007FH
0F80H
0F81H
0F82H
0F83H
0F84H
0F85H
0F86H
0F87H
0F88H
0F89H
∼
0F91H
ILR0
ILR1
ILR2
⎯
ILR4
ILR5
⎯
WRARH0
WRARL0
WRDR0
WRARH1
WRARL1
WRDR1
WRARH2
WRARL2
WRDR2
R/W
R/W
R/W
⎯
R/W
R/W
⎯
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
11111111B
11111111B
11111111B
⎯
11111111B
11111111B
⎯
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
00000000B
⎯
⎯
0F92H
T01CR0
8/16 ビット複合タイマ 01 制御ステータスレジスタ 0
ch.0
R/W
00000000B
0F93H
T00CR0
8/16 ビット複合タイマ 00 制御ステータスレジスタ 0
ch.0
R/W
00000000B
0F94H
0F95H
T01DR
T00DR
R/W
R/W
00000000B
00000000B
0F96H
TMCR0
R/W
00000000B
0F97H
0F98H
⎯
⎯
8/16 ビット複合タイマ 01 データレジスタ ch.0
8/16 ビット複合タイマ 00 データレジスタ ch.0
8/16 ビット複合タイマ 00/01 タイマモード制御レジス
タ ch.0
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
434
⎯
ADC1
ADC2
ADDH
ADDL
⎯
FSR
⎯
WREN
WROR
⎯
( 使用禁止 )
8/10- ビット A/D コンバータ制御レジスタ 1
8/10- ビット A/D コンバータ制御レジスタ 2
8/10- ビット A/D コンバータデータレジスタ ( 上位 )
8/10- ビット A/D コンバータデータレジスタ ( 下位 )
( 使用禁止 )
フラッシュメモリステータスレジスタ
( 使用禁止 )
ワイルドレジスタアドレス比較許可レジスタ
ワイルドレジスタデータテスト設定レジスタ
レジスタバンクポインタ (RP) とダイレクトバンク
ポインタ (DP) のミラー
割込みレベル設定レジスタ 0
割込みレベル設定レジスタ 1
割込みレベル設定レジスタ 2
( 使用禁止 )
割込みレベル設定レジスタ 4
割込みレベル設定レジスタ 5
( 使用禁止 )
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
ワイルドレジスタデータ設定レジスタ ch. 0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
ワイルドレジスタデータ設定レジスタ ch. 1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
ワイルドレジスタデータ設定レジスタ ch. 2
( 使用禁止 )
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
付録
付録 A I/O マップ
表 A-3 I/O マップ (MB95220H シリーズ ) (3 / 3)
アドレス
レジスタ略称
R/W
初期値
0F99H
0F9AH
0F9BH
0F9CH
∼
0FBBH
0FBCH
0FBDH
0FBEH
∼
0FC2H
0FC3H
0FC4H
∼
0FE3H
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
⎯
⎯
⎯
⎯
⎯
⎯
⎯
( 使用禁止 )
⎯
⎯
R/W
R/W
00000000B
00000000B
⎯
⎯
R/W
00000000B
⎯
⎯
BGR1
BGR0
⎯
AIDRL
⎯
CRTH
0FE4H
0FE5H
CRTL
0FE6H
∼
0FE7H
0FE8H
0FE9H
0FEAH
SYSC
CMCR
CMDR
0FEBH
⎯
レジスタ名
LIN-UART ボーレートジェネレータレジスタ 1
LIN-UART ボーレートジェネレータレジスタ 0
( 使用禁止 )
A/D 入力禁止レジスタ ( 下位 )
( 使用禁止 )
メイン CR クロックトリミングレジスタ ( 上位 )
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
R/W
1XXXXXXX
B
000XXXXX
B
⎯
⎯
システム構成レジスタ
クロック監視制御レジスタ
クロック監視データレジスタ
R/W
R/W
R/W
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R/W
0FECH
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R/W
0FEDH
0FEEH
0FEFH
∼
0FFFH
⎯
ILSR
( 使用禁止 )
入力レベル選択レジスタ
⎯
R/W
11000011B
00000000B
00000000B
XXXXXXX
XB
XXXXXXX
XB
⎯
00000000B
⎯
⎯
⎯
( 使用禁止 )
( 使用禁止 )
• R/W アクセス表記
R/W
R
W
: リード / ライト可能
: リードオンリ
: ライトオンリ
• 初期値表記
0
1
X
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は未定義です。
＜注意事項＞
「( 使用禁止 )」となっているアドレスには書き込まないでください。
「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
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435
付録
付録 B 割込み要因のテーブル
付録 B
MB95200H/210H/220H Series
割込み要因のテーブル
MB95200H/210H/220H シリーズで使用している割込み要因一覧表を示します。
■ 割込み要因一覧表
割込み動作については , 「第 5 章 CPU」を参照してください。
表 B-1 MB95200H シリーズ
割込み要因
割込み
要求番号
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
外部割込み ch. 4
IRQ0
FFFAH
FFFBH
L00 [1 : 0]
外部割込み ch. 5
IRQ1
FFF8H
FFF9H
L01 [1 : 0]
IRQ2
FFF6H
FFF7H
L02 [1 : 0]
IRQ3
FFF4H
FFF5H
L03 [1 : 0]
IRQ4
FFF2H
FFF3H
L04 [1 : 0]
8/16 ビット複合タイマ ch.0( 下位 )
IRQ5
FFF0H
FFF1H
L05 [1 : 0]
8/16 ビット複合タイマ ch.0( 上位 )
IRQ6
FFEEH
FFEFH
L06 [1 : 0]
LIN-UART( 受信 )
IRQ7
FFECH
FFEDH
L07 [1 : 0]
LIN-UART( 送信 )
⎯
IRQ8
FFEAH
FFEBH
L08 [1 : 0]
IRQ9
FFE8H
FFE9H
L09 [1 : 0]
⎯
IRQ10
FFE6H
FFE7H
L10 [1 : 0]
⎯
IRQ11
FFE4H
FFE5H
L11 [1 : 0]
⎯
IRQ12
FFE2H
FFE3H
L12 [1 : 0]
⎯
IRQ13
FFE0H
FFE1H
L13 [1 : 0]
8/16 ビット複合タイマ ch.1( 上位 )
⎯
IRQ14
FFDEH
FFDFH
L14 [1 : 0]
IRQ15
FFDCH
FFDDH
L15 [1 : 0]
⎯
IRQ16
FFDAH
FFDBH
L16 [1 : 0]
⎯
IRQ17
FFD8H
FFD9H
L17 [1 : 0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1 : 0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1 : 0]
時計プリスケーラ
⎯
IRQ20
FFD2H
FFD3H
L20 [1 : 0]
IRQ21
FFD0H
FFD1H
L21 [1 : 0]
8/16 ビット複合タイマ ch.1( 下位 )
IRQ22
FFCEH
FFCFH
L22 [1 : 0]
フラッシュメモリ
IRQ23
FFCCH
FFCDH
L23 [1 : 0]
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
⎯
436
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同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
CM26-10123-1
付録
付録 B 割込み要因のテーブル
MB95200H/210H/220H Series
表 B-2 MB95210H シリーズ
割込み要因
割込み
要求番号
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
IRQ0
FFFAH
FFFBH
L00 [1 : 0]
IRQ1
FFF8H
FFF9H
L01 [1 : 0]
外部割込み ch. 6
⎯
IRQ2
FFF6H
FFF7H
L02 [1 : 0]
IRQ3
FFF4H
FFF5H
L03 [1 : 0]
⎯
IRQ4
FFF2H
FFF3H
L04 [1 : 0]
8/16 ビット複合タイマ ch.0( 下位 )
IRQ5
FFF0H
FFF1H
L05 [1 : 0]
8/16 ビット複合タイマ ch.0( 上位 )
⎯
IRQ6
FFEEH
FFEFH
L06 [1 : 0]
IRQ7
FFECH
FFEDH
L07 [1 : 0]
⎯
IRQ8
FFEAH
FFEBH
L08 [1 : 0]
⎯
IRQ9
FFE8H
FFE9H
L09 [1 : 0]
⎯
IRQ10
FFE6H
FFE7H
L10 [1 : 0]
⎯
IRQ11
FFE4H
FFE5H
L11 [1 : 0]
⎯
IRQ12
FFE2H
FFE3H
L12 [1 : 0]
⎯
IRQ13
FFE0H
FFE1H
L13 [1 : 0]
⎯
IRQ14
FFDEH
FFDFH
L14 [1 : 0]
⎯
IRQ15
FFDCH
FFDDH
L15 [1 : 0]
⎯
IRQ16
FFDAH
FFDBH
L16 [1 : 0]
⎯
IRQ17
FFD8H
FFD9H
L17 [1 : 0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1 : 0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1 : 0]
時計プリスケーラ
⎯
IRQ20
FFD2H
FFD3H
L20 [1 : 0]
IRQ21
FFD0H
FFD1H
L21 [1 : 0]
⎯
IRQ22
FFCEH
FFCFH
L22 [1 : 0]
フラッシュメモリ
IRQ23
FFCCH
FFCDH
L23 [1 : 0]
外部割込み ch. 4
⎯
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
437
付録
付録 B 割込み要因のテーブル
MB95200H/210H/220H Series
表 B-3 MB95220H シリーズ
割込み要因
割込み
要求番号
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
外部割込み ch. 4
IRQ0
FFFAH
FFFBH
L00 [1 : 0]
外部割込み ch. 5
IRQ1
FFF8H
FFF9H
L01 [1 : 0]
IRQ2
FFF6H
FFF7H
L02 [1 : 0]
IRQ3
FFF4H
FFF5H
L03 [1 : 0]
IRQ4
FFF2H
FFF3H
L04 [1 : 0]
8/16 ビット複合タイマ ch.0( 下位 )
IRQ5
FFF0H
FFF1H
L05 [1 : 0]
8/16 ビット複合タイマ ch.0( 上位 )
IRQ6
FFEEH
FFEFH
L06 [1 : 0]
LIN-UART( 受信 )
IRQ7
FFECH
FFEDH
L07 [1 : 0]
LIN-UART( 送信 )
⎯
IRQ8
FFEAH
FFEBH
L08 [1 : 0]
IRQ9
FFE8H
FFE9H
L09 [1 : 0]
⎯
IRQ10
FFE6H
FFE7H
L10 [1 : 0]
⎯
IRQ11
FFE4H
FFE5H
L11 [1 : 0]
⎯
IRQ12
FFE2H
FFE3H
L12 [1 : 0]
⎯
IRQ13
FFE0H
FFE1H
L13 [1 : 0]
⎯
IRQ14
FFDEH
FFDFH
L14 [1 : 0]
⎯
IRQ15
FFDCH
FFDDH
L15 [1 : 0]
⎯
IRQ16
FFDAH
FFDBH
L16 [1 : 0]
⎯
IRQ17
FFD8H
FFD9H
L17 [1 : 0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1 : 0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1 : 0]
時計プリスケーラ
⎯
IRQ20
FFD2H
FFD3H
L20 [1 : 0]
IRQ21
FFD0H
FFD1H
L21 [1 : 0]
⎯
IRQ22
FFCEH
FFCFH
L22 [1 : 0]
フラッシュメモリ
IRQ23
FFCCH
FFCDH
L23 [1 : 0]
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
⎯
438
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同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
CM26-10123-1
付録
付録 C メモリマップ
MB95200H/210H/220H Series
付録 C
メモリマップ
MB95200H/210H/220H シリーズのメモリマップを示します。
■ メモリマップ
図 C-1 メモリマップ
MB95F204H/F204K
/F214H/F214K
0000H
I/O
0080H
アクセス禁止
0090H
RAM 496 バイト
0100H
レジスタ
0200H
0280H
0F80H
アクセス禁止
MB95F203H/F203K/
MB95F202H/F202K/
F213H/F213K/F223H/F223K F212H/F212K/F222H/F222K
0000H
0000H
I/O
0080H
アクセス禁止
0090H
RAM 496 バイト
0100H
レジスタ
0200H
I/O
0080H
アクセス禁止
0090H
RAM 240 バイト
0100H
レジスタ
0180H
0280H
0F80H
拡張 I/O
1000H
アクセス禁止
アクセス禁止
0F80H
拡張 I/O
拡張 I/O
1000H
1000H
アクセス禁止
アクセス禁止
アクセス禁止
C000H
フラッシュ
メモリ
16 K バイト
FFFFH
E000H
FFFFH
フラッシュ
メモリ
8 K バイト
F000H
FFFFH
フラッシュメモリ
4 K バイト
フラッシュメモリ
RAM
MB95F204H/F204K/F214H/F214K
16 K バイト
496 バイト
MB95F203H/F203K/F213H/F213K/F223H/F223K
8 K バイト
496 バイト
MB95F202H/F202K/F212H/F212K/F222H/F222K
4 K バイト
240 バイト
CM26-10123-1
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439
付録
付録 D MB95200H/210H/220H シリーズの端子状態
付録 D
MB95200H/210H/220H Series
MB95200H/210H/220H シリーズの端子状態
表 D-1 に各モードでの MB95200H/210H/220H シリーズ の端子状態を示します。
■ 各モードにおける端子状態
表 D-1 各モードにおける端子状態 (1 / 2)
端子名
通常動作
スリープ
モード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
PF0/X0
発振回路入
力
発振回路入
力
Hi-Z
Hi-Z
Hi-Z
Hi-Z
発振回路入
力 *3
PF1/X1
発振回路出
力
発振回路入
力
"H"
"H"
"H"
"H"
発振回路
出力 *3
PG0/X0A
発振
回路入力
発振
回路入力
Hi-Z
Hi-Z
Hi-Z
Hi-Z
発振
回路入力 *5
PG1/X1A
発振
回路入力
発振
回路入力
"H"
"H"
"H"
"H"
発振
回路入力 *5
PF2/RST
リセット入
力
リセット入
力
リセット入
力
リセット入
力
リセット入
力
リセット入
力
リセット入
力 *4
入出力ポー
ト / 周辺機能
入出力 /
アナログ入
力
入出力ポー
ト / 周辺機能
入出力 /
アナログ入
力
Hi-Z
( ただしプル
アップの設
定は有効 )
入力遮断
( ただし外部
割込み許可
の場合 , 外部
割込み入力
可能 ) )
入出力ポー
ト / 周辺機能
入出力 /
アナログ入
力
Hi-Z
( ただしプル
アップの設
定は有効 )
Hi-Z
入力遮断
( ただし外部 入力不可 *2
割込み許可
の場合 , 外部
割込み入力
可能 ) )
P00/AN00
P01/AN01
P02/
INT02/
AN02/SCK
P03/
入出力ポー
INT03/
AN03/SOT ト / 周辺機能
入出力 /
P04/
アナログ入
INT04/
AN04/SIN/ 力
HCLK1/
EC0
P05/
INT05/
AN05/
TO00/
HCLK2
P06/
INT06/
TO01
P07/INT07
P12/EC0/
DBG
入出力ポー 入出力ポー 入出力ポー
ト / 周辺機能 ト / 周辺機能 ト / 周辺機能
入出力
入出力
入出力
入出力ポー
ト / 周辺機能
入出力
"H"
P62/TO10
P63/TO11
P64/EC1
440
入出力ポー 入出力ポー 入出力ポー Hi-Z
入出力ポー
ト / 周辺機能 ト / 周辺機能 ト / 周辺機能 ( ただしプル ト / 周辺機能
入出力
入出力
入出力
アップの設 入出力
定は有効 )
入力遮断
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"H"
"H"
Hi-Z
( ただしプル
アップの設
定は有効 )
入力遮断
Hi-Z
入力可能 *1
( ただし機能
しません )
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MB95200H/210H/220H Series 付録 D
付録
MB95200H/210H/220H シリーズの端子状態
表 D-1 各モードにおける端子状態 (2 / 2)
端子名
PF0/X0
通常動作
入出力ポー
ト
スリープ
モード
入出力ポー
ト
ストップモード
SPL=0
SPL=1
入出力ポー
ト
Hi-Z
入力遮断
時計モード
SPL=0
SPL=1
入出力ポー
ト
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能
*1*6
( ただし機能
しません )
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1:
「入力可能」とは , 入力機能が有効であることを意味します。入力機能が有効である間にプルアップまたは
プルダウン処理を実行し , 外部入力によるリークを防ぐ必要があります。端子を出力ポートとして使用してい
る場合は , その端子の状態は他のポートと同じです。
*2:
「入力不可」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*3:PF0/X0 と PF1/X1 がメイン OSC 端子として設定されている場合の端子状態
*4:PF2/RST がリセット端子として設定されている場合の端子状態
*5:PG0/X0A と PG1/X1A がサブ発振端子として設定されている場合の端子状態
*6:これらの端子が GPIO として設定されている場合の端子状態
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441
付録
付録 E 命令概要
付録 E
MB95200H/210H/220H Series
命令概要
F2MC-8FX で使用されている命令を示します。
■ F2MC-8FX の命令の概要
F2MC-8FX には , 140 種類の 1 バイト機械命令 ( マップとしては 256 バイト ) があり
, 命令コードは命令とそれに続くオペランドによって構成されます。
図 E-1 に , 命令コードと命令マップの対応を示します。
図 E-1 命令コードと命令マップ
命令によって0～2バイトを与える
命令コード
1バイト
機械命令
オペランド
上位4ビット
オペランド
［命令マップ］
下位4ビット
• 命令は , 転送 , 演算 , 分岐 , その他の 4 種類に分類されます。
• アドレッシングには様々な方法があり , 命令と指定したオペランドの組み合わせに
より , 10 種類のアドレッシングを選択することができます。
• ビット操作命令を備えており , リードモディファイライト動作が可能です。
• 特殊な動作を指示する命令があります。
442
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CM26-10123-1
付録
付録 E 命令概要
MB95200H/210H/220H Series
■ 命令一覧表で使用する表記の意味
表 E-1 に , 付録 E の命令一覧表で使用する表記の意味を示します。
表 E-1 命令一覧表で使用する表記の意味
表記
意味
dir
ダイレクトアドレス (8 ビット長 )
off
オフセット (8 ビット長 )
ext
拡張アドレス (16 ビット長 )
#vct
ベクタテーブル番号 (3 ビット長 )
#d8
即値データ (8 ビット長 )
#d16
即値データ (16 ビット長 )
dir:b
ビットダイレクトアドレス (8 ビット長：3 ビット長 )
rel
分岐相対アドレス (8 ビット長 )
@
レジスタ間接 ( 例 : @A, @IX, @EP)
A
アキュムレータ ( 使用する命令によって 8 ビット長か 16 ビット長かが決まります )
AH
アキュムレータの上位 8 ビット (8 ビット長 )
AL
アキュムレータの下位 8 ビット (8 ビット長 )
T
テンポラリアキュムレータ ( 使用する命令によって 8 ビット長か 16 ビット長かが決まります )
TH
テンポラリアキュムレータの上位 8 ビット (8 ビット長 )
TL
テンポラリアキュムレータの下位 8 ビット (8 ビット長 )
IX
インデックスレジスタ (16 ビット長 )
EP
エクストラポインタ (16 ビット長 )
PC
プログラムカウンタ (16 ビット長 )
SP
スタックポインタ (16 ビット長 )
PS
プログラムステータス (16 ビット長 )
dr
アキュムレータまたはインデックスレジスタのいずれか (16 ビット長 )
CCR
コンディションコードレジスタ (8 ビット長 )
RP
レジスタバンクポインタ (5 ビット長 )
DP
ダイレクトバンクポインタ (3 ビット長 )
Ri
汎用レジスタ (8 ビット長 , i=0 ∼ 7)
x
×が即値データであることを示します
( 使用する命令によって 8 ビット長か 16 ビット長かが決まります )
(x)
×の中身がアクセスの対象であることを示します
( 使用する命令によって 8 ビット長か 16 ビット長かが決まります )
((x))
×の中身が示すアドレスがアクセスの対象であることを示します
( 使用する命令によって 8 ビット長か 16 ビット長かが決まります )
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443
付録
付録 E 命令概要
MB95200H/210H/220H Series
■ 命令一覧表の項目の意味
表 E-2 命令一覧表の項目の意味
項目
444
意味
MNEMONIC
命令のアセンブリ表記を示します。
~
命令のサイクル数を示します。1 命令サイクルは , マシンサイクルです。
＜注意事項＞
命令のサイクル数は , 直前の命令によって 1 サイクル遅延する場合があ
ります。また , I/O 領域へのアクセスでは , 命令のサイクル数が延長され
る場合があります。
#
命令のバイト数を示します。
動作
命令の動作を示します。
TL, TH, AH
命令実行時の TL, TH, AH の内容の変化 (A から T への自動転送 ) をそれ
ぞれ示します。欄内の記号の意味は , それぞれ以下のとおりです。
• -: 変化なし
• dH: 動作の欄に記載されたデータの上位 8 ビット
• AL および AH: 直前の命令の AL と AH の内容と同じになることを意味
します。
• 00: "00" になることを意味します。
N, Z, V, C
それぞれ対応するフラグの命令による変化を示します。欄内の記号の意
味は , それぞれ以下のとおりです。
• -: 変化なし
• +: 変化あり
• R:"0" になることを意味します。
• S:"1" になることを意味します。
オペコード
命令のコードを示します。該当命令が複数のコードからなる場合は , 以
下の表記規則に従って表記します。
[ 例 ] 48 ∼ 4F：これは , 48, 49....4F を意味します。
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付録
付録 E 命令概要
MB95200H/210H/220H Series
E.1
アドレッシング
F2MC-8FX には , 次の 10 種類のアドレッシングがあります。
• ダイレクトアドレッシング
• 拡張アドレッシング
• ビットダイレクトアドレッシング
• インデックスアドレッシング
• ポインタアドレッシング
• 汎用レジスタアドレッシング
• 即値アドレッシング
• ベクタアドレッシング
• 相対アドレッシング
• インヘレントアドレッシング
■ アドレッシングの説明
● ダイレクトアドレッシング
"0000H" ∼ "047FH" のダイレクト領域をアクセスする場合に使用するアドレッシング
で,
命令一覧表の中では "dir" と記されています。このアドレッシングでは , オペランド
アドレスが "00H" ∼ "7FH" の場合 , "0000H" ∼ "007FH" にアクセスします。また , オペ
ランドアドレスが "80H" ∼ "FFH" の場合 , ダイレクトバンクポインタ DP の設定によ
り , アクセスを "0080H" ∼ "047FH" にマッピングすることができます。
図 E.1-1 に , 例を示します。
図 E.1-1 ダイレクトアドレッシングの例
MOV 92H, A
DP 001B
0 1 1 2H
4 5H
A
4 5H
● 拡張アドレッシング
64K バイト領域全体をアクセスする場合に使用するアドレッシングで , 命令一覧表
の中では "ext" と記されています。このアドレッシングでは , 第 1 オペランドでアド
レスの上位 1 バイトを , 第 2 オペランドでアドレスの下位 1 バイトを指定します。
図 E.1-2 に , 例を示します。
図 E.1-2 拡張アドレッシングの例
MOVW
CM26-10123-1
A, 1 2 3 4H
1 2 3 4H
5 6H
1 2 3 5H
7 8H
A
5 6 7 8H
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445
付録
付録 E 命令概要
MB95200H/210H/220H Series
● ビットダイレクトアドレッシング
"0000H" ∼ "047FH" のダイレクト領域をビット単位でアクセスする場合に使用するア
ドレッシングで , 命令一覧表の中では "dir:b" と記されています。このアドレッシン
グでは , オペランドアドレスが "00H" ∼ "7FH" の場合 , "0000H" ∼ "007FH" にアクセス
します。また , オペランドアドレスが "80H" ∼ "FFH" の場合 , ダイレクトバンクポイ
ンタ DP の設定により , アクセスを "0080H" ∼ "047FH" にマッピングすることができ
ます。指定したアドレス内のビットの位置は , 命令コードの下位 3 ビットの値で指
定します。
図 E.1-3 に , 例を示します。
図 E.1-3 ビットダイレクトアドレッシングの例
SETB
34H : 2
DP xxxB
0 0 3 4H
7 6 5 4 3 2 1 0
XXXXX1XXB
● インデックスアドレッシング
64K バイト領域全体をアクセスする場合に使用するアドレッシングで , 命令一覧表
の中では "@IX+off" と記されています。このアドレッシングでは , 第 1 オペランド
の内容を符号拡張した上で IX( インデックスレジスタ ) に加算し , その結果をアド
レスとします。
図 E.1-4 に , 例を示します。
図 E.1-4 インデックスアドレッシングの例
MOVW A, @IX+ 5AH
IX 2 7 A 5H
2 7 F FH
1 2H
2 8 0 0H
3 4H
A
1 2 3 4H
● ポインタアドレッシング
64K バイト領域全体をアクセスする場合に使用するアドレッシングで , 命令一覧表
の中では "@EP" と記されています。このアドレッシングでは , EP( エクストラポイン
タ ) の内容をアドレスとします。
図 E.1-5 に , 例を示します。
図 E.1-5 ポインタアドレッシングの例
MOVW A, @EP
EP
2 7 A 5H
2 7 A 5H
1 2H
2 7 A 6H
3 4H
A
1 2 3 4H
● 汎用レジスタアドレッシング
汎用レジスタ領域のレジスタバンクにアクセスする場合に使用するアドレッシン
グで , 命令一覧表の中では "Ri" と記されています。このアドレッシングでは , アド
レスの上位 1 バイトは "01" に固定し , 下位 1 バイトを RP( レジスタバンクポインタ
) の内容とオペコードの下位 3 ビットから作成し , このアドレスに対してアクセスを
行います。
446
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付録
付録 E 命令概要
MB95200H/210H/220H Series
図 E.1-6 に , 例を示します。
図 E.1-6 汎用レジスタアドレッシングの例
MOV A, R 6
RP
0 1 0 1 0B
0 1 5 6H
A
A BH
A BH
● 即値アドレッシング
即値データを必要とする場合に使用するアドレッシングで , 命令一覧表の中では
"#d8" と記されています。このアドレッシングでは , オペランドがそのまま即値デー
タとなります。バイト / ワードのどちらを指定するかは , オペコードによって決ま
ります。
図 E.1-7 に , 例を示します。
図 E.1-7 即値アドレッシングの例
MOV A, #56H
A
5 6H
● ベクタアドレッシング
テーブルに登録されたサブルーチンアドレスに分岐する場合に使用するアドレッ
シングで , 命令一覧表の中では "#vct" と記されています。このアドレッシングでは
, オペコードに "#vct" の情報が含まれており , 表 E.1-1 に示す対応を用いてテーブル
のアドレスを作成します。
表 E.1-1 各 #vct に対応するベクタテーブルアドレス
#vct
ベクタテーブルアドレス ( ジャンプ先上位アドレス : 下位アドレス )
0
FFC0H : FFC1H
1
FFC2H : FFC3H
2
FFC4H : FFC5H
3
FFC6H : FFC7H
4
FFC8H : FFC9H
5
FFCAH : FFCBH
6
FFCCH : FFCDH
7
FFCEH : FFCFH
図 E.1-8 に , 例を示します。
図 E.1-8 ベクタアドレッシングの例
CALLV
#5
（変換）
CM26-10123-1
F F C AH
F EH
F F C BH
D CH
PC
F E D CH
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447
付録
付録 E 命令概要
MB95200H/210H/220H Series
● 相対アドレッシング
PC( プログラムカウンタ ) の前後 128 バイトの領域に分岐する場合に使用するアド
レッシングで , 命令一覧表の中では "rel" と記されています。このアドレッシングで
は , オペランドの内容を PC に符号付きで加算し , その結果を PC に格納します。
図 E.1-9 に , 例を示します。
図 E.1-9 相対アドレッシングの例
BNE FEH
旧PC
9 A B CH
9ABCH + FFFEH
新PC
9 A B AH
この例では , BNE のオペコードが格納されているアドレスへジャンプするので , 結
果として無限ループになります。
● インヘレントアドレッシング
命令一覧表の中のオペランドを持たない命令のアドレッシングで , オペコードによ
り動作が決まります。このアドレッシングでは , 動作は命令によって異なります。
図 E.1-10 に , 例を示します。
図 E.1-10 インヘレントアドレッシングの例
NOP
旧PC
448
9 A B CH
新PC
9 A B DH
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付録
付録 E 命令概要
MB95200H/210H/220H Series
E.2
特殊な命令
アドレッシング以外の特殊な命令について説明します。
■ 特殊な命令
● JMP @A
この命令は , A( アキュムレータ ) の内容をアドレスとして PC( プログラムカウンタ
) にコピーするというものです。N 個のジャンプ先をテーブルに設定し , その内容の
いずれか 1 つを選択して A に転送します。この命令を実行することにより , N 分岐
処理を行うことができます。
図 E.2-1 に , この命令の実行の様子を示します。
図 E.2-1 JMP @A
（実行前）
（実行後）
A
1 2 3 4H
A
1 2 3 4H
旧 PC
X X X XH
新PC
1 2 3 4H
● MOVW A, PC
この命令は , "JMP @A" と反対の動作を行うものです。つまり , PC の内容を A に格
納します。メインルーチン内でこの命令を実行してから , 特定のサブルーチンを呼
び出すと , そのサブルーチンにおいて A の内容が決められた値になっていることを
確認することができます。また , 予想以外の部分からの分岐でないことが識別でき
, 暴走判断に使用することができます。
図 E.2-2 に , この命令の実行の様子を示します。
図 E.2-2 MOVW A, PC
（実行前）
（実行後）
A
X X X XH
A
1 2 3 4H
旧PC
1 2 3 3H
新PC
1 2 3 4H
この命令を実行したときの A の内容は , この命令のオペコードが格納されているア
ドレスではなく , その次の命令が格納されているアドレスと同じ値になります。し
たがって図 E.2-2 では , A に格納した値 "1234H" は , "MOVW A, PC" の次のオペコー
ドが格納されているアドレスに一致します。
● MULU A
この命令は , AL( アキュムレータの下位 8 ビット ) と TL( テンポラリアキュムレー
タの下位 8 ビット ) を符号なしで乗算し , 16 ビット長の結果を A に格納します。T(
テンポラリアキュムレータ ) の内容は変化しません。命令実行前の AH( アキュム
レータの上位 8 ビット ) と TH( テンポラリアキュムレータの上位 8 ビット ) の内容
は , 使用しません。この命令ではフラグは変化しないため , 乗算の結果によって分
岐が生じる可能性がある場合には注意が必要です。
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449
付録
付録 E 命令概要
MB95200H/210H/220H Series
図 E.2-3 に , この命令の実行の様子を示します。
図 E.2-3 MULU A
（実行前）
（実行後）
A
5 6 7 8H
A
1 8 6 0H
T
1 2 3 4H
T
1 2 3 4H
● DIVU A
この命令は, Tの16ビット値をAの値を符号なし16ビット値として除算し, 商をAに,
余りを T に , それぞれ 16 ビットで格納します。命令実行前の A の値が "0" の場合 ,
ゼロ除算が実行されたことを示すために Z フラグが "1" になります。この命令では
その他のフラグは変化しないため , 除算の結果によって分岐が生じる可能性がある
場合には注意が必要です。
図 E.2-4 に , この命令の実行の様子を示します。
図 E.2-4 DIVU A
（実行前）
（実行後）
A
1 2 3 4H
A
0 0 0 4H
T
5 6 7 8H
T
0 D A 8H
● XCHW A, PC
この命令は , A と PC の内容を交換するもので , 結果としてこの命令の実行前に A に
格納されていたアドレスへ分岐します。命令実行後の A の値は , "XCHW A, PC" の
オペコードが格納されているアドレスの次のアドレスになります。この命令は , メ
インルーチンで指定したテーブルをサブルーチンで使用する場合に特に有効です。
図 E.2-5 に , この命令の実行の様子を示します。
図 E.2-5 XCHW A, PC
（実行前）
（実行後）
A
5 6 7 8H
A
1 2 3 5H
PC
1 2 3 4H
PC
5 6 7 8H
この命令を実行したときの A の内容は , この命令のオペコードが格納されているア
ドレスではなく , その次の命令が格納されているアドレスと同じ値になります。し
たがって図 E.2-5 では , A に格納した値 "1235H" は , "XCHW A, PC" の次のオペコー
ドが格納されているアドレスに一致します。そのため , "1234H" ではなく "1235H" と
なっています。
450
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付録
付録 E 命令概要
MB95200H/210H/220H Series
図 E.2-6 に , アセンブラ表記例を示します。
図 E.2-6 "XCHW A, PC" の使用例
（サブルーチン）
･ ･ ･
（メインルーチン）
A, #PUTSUB
A, PC
PUTSUB
'PUT OUT DATA', EOL
A, 1234H
PTS1
XCHW A, EP
PUSHW A
MOV A, @EP
INCW EP
MOV IO, A
･ ･ ･
MOVW
XCHW
DB
MOVW
CMP A, #EOL
BNE PTS1
POPW A
XCHW A, EP
JMP @A
ここでテーブル
データを出力
● CALLV #vct
この命令は , ベクタテーブルに登録したサブルーチンアドレスに分岐するときに使
用します。リターンアドレス (PC の内容 ) を SP( スタックポインタ ) が示すアドレ
スへ退避した後 , ベクタアドレッシングによってベクタテーブルに格納されたアド
レスへ分岐します。CALLV #vct は 1 バイト命令であるため , 頻繁に使用するサブ
ルーチンに対してこの命令を使用することにより , プログラム全体のサイズを縮小
することができます。
図 E.2-7 に , この命令の実行の様子を示します。
図 E.2-7 CALLV #3 の実行例
（実行前）
（実行後）
PC
5 6 7 8H
PC
F E D CH
SP
1 2 3 4H （-2）
SP
1 2 3 2H
1 2 3 2H
X XH
1 2 3 2H
5 6H
1 2 3 3H
X XH
1 2 3 3H
7 9H
F F C 6H
F EH
F F C 6H
F EH
F F C 7H
D CH
F F C 7H
D CH
CALLV #vct 命令を実行したときにスタック領域に退避される PC の内容は , CALLV
#vct のオペコードが格納されているアドレスではなく , その次の命令が格納されて
いるアドレスと同じ値になります。したがって図 E.2-7 で , スタック (1232H, 1233H)
に退避された値 "5679H" は , "CALLV #vct" の次の命令のオペコードが格納されてい
るアドレス ( リターンアドレス ) になります。
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451
付録
付録 E 命令概要
MB95200H/210H/220H Series
表 E.2-1 ベクタテーブル
べクタの用途
( コール命令 )
452
ベクタテーブルのアドレス
CALLV #7
上位
FFCEH
下位
FFCFH
CALLV #6
FFCCH
FFCDH
CALLV #5
FFCAH
FFCBH
CALLV #4
FFC8H
FFC9H
CALLV #3
FFC6H
FFC7H
CALLV #2
FFC4H
FFC5H
CALLV #1
FFC2H
FFC3H
CALLV #0
FFC0H
FFC1H
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付録
付録 E 命令概要
MB95200H/210H/220H Series
ビット操作命令 (SETB, CLRB)
E.3
周辺機能レジスタには , 通常の読出し動作とビット操作命令で , 読出し値が異なる
ビットを持つものがあります。
■ リードモディファイライト動作
ビット操作命令 (SETB と CLRB) では , レジスタまたは RAM の特定のビットを "1" に
設定したり (SETB), "0" にクリアしたり (CLRB) することができます。
CPU はデー
タを 8 ビットで扱うため , 実際にはビット操作命令では , 複数の動作の列 ( リードモ
ディファイライト動作 ) を実行します。リードモディファイライト動作では , CPU
は 8 ビットデータを読み出し , 指定されたビットを変更し , データを元のアドレス
に書き戻します。
表 E.3-1 に , ビット操作命令のバス動作を示します。
表 E.3-1 ビット操作命令のバス動作
コード
MNENONIC
~
サイクル
アドレスバス
データバス
RD
WR
RMW
A0 ∼ A7
CLRB dir:b
4
A8 ∼ AF
SETB dir:b
1
2
3
4
N+2
dir アドレス
dir アドレス
N+3
次の命令
データ
データ
次の次の命令
1
1
0
1
0
0
1
0
1
1
0
0
■ ビット操作命令実行時の読出し先
一部の入出力ポートや割込み要求フラグビットでは , 通常の読出し時の読出し先と
, リードモディファイライト時の読出し先が異なります。
● 入出力ポート ( ビット操作命令 )
入出力ポートの中には , 通常読出し時は I/O 端子の値が読み出され , ビット操作時は
ポートデータレジスタの値が読み出されるものがあります。これにより , 端子の入
出力方向や状態にかかわらず , ポートデータレジスタの他のビットが誤って変更さ
れてしまうことを防いでいます。
● 割込み要求フラグビット ( ビット操作命令 )
通常の読出し時には , 割込み要求フラグビットは , 割込み要求が発生したかどうか
を示すフラグビットとして機能します。ビット操作時は , このビットの読出し値は
必ず "1" となります。これは , 他のビットへのビット操作時に , 誤って割込み要求フ
ラグビットに "0" が書き込まれ , クリアされてしまうのを防止するためです。
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453
付録
付録 E 命令概要
E.4
MB95200H/210H/220H Series
F2MC-8FX 命令一覧
表 E.4-1 から表 E.4-4 に , F2MC-8FX で使用されている命令を示します。
■ 転送命令
表 E.4-1 転送命令 (1 / 2)
No.
MNEMONIC
1 MOV dir, A
2 MOV @IX + off, A
3 MOV ext, A
4 MOV @EP, A
5 MOV Ri, A
~
3
3
4
2
2
#
2
2
3
1
1
(dir) ← (A)
( (IX) + off) ← (A)
(ext) ← (A)
( (EP) ) ← (A)
(Ri) ← (A)
TL
-
TH
-
AH
-
N
-
Z
-
V
-
C オペコード
45
46
61
47
48 ∼ 4F
6
7
8
9
10
MOV
MOV
MOV
MOV
MOV
A, #d8
A, dir
A, @IX + off
A, ext
A, @A
2
3
3
4
2
2
2
2
3
1
(A) ←d8
(A) ← (dir)
(A) ← ( (IX) - off)
(A) ← (ext)
(A) ← ( (A) )
AL
AL
AL
AL
AL
-
-
+
+
+
+
+
+
+
+
+
+
-
-
04
05
06
60
92
11
12
13
14
15
MOV
MOV
MOV
MOV
MOV
A, @EP
A, Ri
dir, #d8
@IX + off, #d8
@EP, #d8
2
2
4
4
3
1
1
3
3
2
(A) ← ( (EP) )
(A) ← (Ri)
(dir) ←d8
( (IX) + off) ←d8
( (EP) ) ←d8
AL
AL
-
-
-
+
-
+
+
-
-
-
08 ∼ 0F
85
86
87
16 MOV Ri, #d8
17 MOVW dir, A
18 MOVW @IX + off, A
3
4
4
-
-
-
-
-
-
-
88 ∼ 8F
D5
D6
19 MOVW ext, A
20 MOVW @EP, A
5
3
2 (Ri) ←d8
2 (dir) ← (AH) , (dir + 1) ← (AL)
2 ( (IX) + off) ← (AH) , ( (IX) + off + 1) ←
(AL)
3 (ext) ← (AH) , (ext + 1) ← (AL)
1 ( (EP) ) ← (AH) , ( (EP) + 1) ← (AL)
-
-
-
-
-
-
-
D4
D7
21
22
23
24
1
3
4
4
1
3
2
2
AL
AL
AL
AH
AH
AH
dH
dH
dH
+
+
-
+
+
+
-
-
E3
E4
C5
C6
AL AH dH +
+
-
-
C4
AL
AL
-
+
-
+
+
-
-
-
93
C7
F3
E7
E2
- dH - - - dH - - -
-
-
-
F2
E1
F1
82
動作
25 MOVW A, ext
5
(EP) ← (A)
(A) ←d16
(AH) ← (dir) , (AL) ← (dir + 1)
(AH) ← ( (IX) + off) ,
(AL) ← ( (IX) + off + 1)
3 (AH) ← (ext) , (AL) ← (ext + 1)
26
27
28
29
30
MOVW
MOVW
MOVW
MOVW
MOVW
A, @A
A, @EP
A, EP
EP, #d16
IX, A
3
3
1
3
1
1
1
1
3
1
(AH) ← ( (A) ) , (AL) ← ( (A) + 1)
(AH) ← ( (EP) ) , (AL) ← ( (EP) + 1)
(A) ← (EP)
(EP) ←d16
(IX) ← (A)
31
32
33
34
MOVW
MOVW
MOVW
MOV
A, IX
SP, A
A, SP
@A, T
1
1
1
2
1
1
1
1
(A) ← (IX)
(SP) ← (A)
(A) ← (SP)
( (A) ) ← (T)
MOVW
MOVW
MOVW
MOVW
454
EP, A
A, #d16
A, dir
A, @IX + off
AH
AH
-
-
FUJITSU MICROELECTRONICS LIMITED
dH
dH
dH
-
07
CM26-10123-1
付録
付録 E 命令概要
MB95200H/210H/220H Series
表 E.4-1 転送命令 (2 / 2)
No.
MNEMONIC
35 MOVW @A, T
~
3
#
動作
1 ( (A) ) ← (TH) , ( (A) + 1) ← (TL)
TL TH AH N
- - - -
36
37
38
39
40
MOVW
MOVW
MOVW
MOVW
SWAP
IX, #d16
A, PS
PS, A
SP, #d16
3
1
1
3
1
3
1
1
3
1
(IX) ←d16
(A) ← (PS)
(PS) ← (A)
(SP) ←d16
(AH) ←→ (AL)
-
41
42
43
44
45
SETB
CLRB
XCH
XCHW
XCHW
dir:b
dir:b
A, T
A, T
A, EP
4
4
1
1
1
2
2
1
1
1
(dir) : b←1
(dir) : b←0
(AL) ←→ (TL)
(A) ←→ (T)
(A) ←→ (EP)
AL
AL
-
46 XCHW A, IX
47 XCHW A, SP
48 MOVW A, PC
1
1
2
1 (A) ←→ (IX)
1 (A) ←→ (SP)
1 (A) ← (PC)
Z
-
V
-
C オペコード
83
+
-
-
+
-
E6
70
71
E5
10
-
-
-
-
A8 ∼ AF
A0 ∼ A7
42
43
F7
- dH - dH - dH -
-
-
-
F6
F5
F0
- - - dH - - +
- - - AL AH
-
-
dH
dH
＜注意事項＞
A へのバイト転送動作時の T への自動転送では , AL が TL に転送されます。
命令において複数のオペランドが指定されている場合 , オペランドは MNEMONIC で指定
された順に格納されます。
■ 演算命令
表 E.4-2 演算命令 (1 / 3)
No.
MNEMONIC
1 ADDC
A, Ri
2 ADDC
A, #d8
3 ADDC
A, dir
4 ADDC
A, @IX + off
5 ADDC
A, @EP
~
2
2
3
3
2
#
1
2
2
2
1
動作
(A) ← (A) + (Ri) + C
(A) ← (A) + d8 + C
(A) ← (A) + (dir) + C
(A) ← (A) + ( (IX) + off) + C
(A) ← (A) + ( (EP) ) + C
6
7
8
9
10
ADDCW
ADDC
SUBC
SUBC
SUBC
A
A
A, Ri
A, #d8
A, dir
1
1
2
2
3
1
1
1
2
2
(A) ← (A) + (T) + C
(AL) ← (AL) + (TL) + C
(A) ← (A) - (Ri) - C
(A) ← (A) - d8 - C
(A) ← (A) - (dir) - C
11
12
13
14
15
SUBC
SUBC
SUBCW
SUBC
INC
A, @IX + off
A, @EP
A
A
Ri
3
2
1
1
3
2
1
1
1
1
(A) ← (A) - ( (IX) + off) - C
(A) ← (A) - ( (EP) ) - C
(A) ← (T) - (A) - C
(AL) ← (TL) - (AL) - C
(Ri) ← (Ri) + 1
EP
1
1 (EP) ← (EP) + 1
16 INCW
CM26-10123-1
TL
-
TH
-
N
+
+
+
+
+
Z
+
+
+
+
+
V
+
+
+
+
+
C
+
+
+
+
+
オペコード
28 ∼ 2F
24
25
26
27
-
- dH +
- - +
- - +
- - +
- - +
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
23
22
-
- - +
- - +
- dH +
- - +
- - +
+
+
+
+
+
+
+
+
+
+
+
+
+
+
-
C8 ∼ CF
-
-
-
-
-
C3
FUJITSU MICROELECTRONICS LIMITED
AH
-
-
-
38 ∼ 3F
34
35
36
37
33
32
455
付録
付録 E 命令概要
MB95200H/210H/220H Series
表 E.4-2 演算命令 (2 / 3)
No.
MNEMONIC
17 INCW
IX
18 INCW
A
19 DEC
Ri
20 DECW
EP
~
1
1
3
1
#
1
1
1
1
21
22
23
24
25
DECW
DECW
MULU
DIVU
ANDW
IX
A
A
A
A
1
1
8
17
1
1
1
1
1
1
26
27
28
29
30
ORW
XORW
CMP
CMPW
RORC
A
A
A
A
A
1
1
1
1
1
1 (A) ← (A) (T)
1 (A) ← (A) (T)
1
(TL) - (AL)
1
(T) - (A)
1
C→A
1
1
31 ROLCA
動作
(IX) ← (IX) + 1
(A) ← (A) + 1
(Ri) ← (Ri) - 1
(EP) ← (EP) - 1
(IX) ← (IX) - 1
(A) ← (A) - 1
(A) ← (AL) × (TL)
(A) ← (T) / (A) , MOD→ (T)
(A) ← (A) (T)
C←A
TL
-
TH
-
AH
dH
-
N
+
+
-
Z
+
+
-
V
+
-
C
-
オペコード
C2
C0
dL
-
dH
-
dH
dH
dH
dH
+
+
+
+
+
R
-
D2
D0
01
11
63
-
- dH +
- dH +
- - +
- - +
- - +
+
+
+
+
+
R
R
+
+
-
+
+
+
73
53
12
13
0302
-
-
-
+
+
-
+
D8 ∼ DF
D3
32
33
34
35
CMP
CMP
CMP
CMP
A, #d8
A, dir
A, @EP
A, @IX + off
2
3
2
3
2
2
1
2
(A) - d8
(A) - (dir)
(A) - ( (EP) )
(A) - ( (IX) + off)
-
-
-
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
14
15
17
16
36
37
38
39
40
CMP
DAA
DAS
XOR
XOR
A, Ri
1
1
1
1
2
(A) - (Ri)
A
A, #d8
2
1
1
1
2
加算後の 10 進補正
減算後の 10 進補正
(A) ← (AL) (TL)
(A) ← (AL) d8
-
-
-
+
+
+
+
+
+
+
+
+
+
+
+
+
R
R
+
+
+
-
18 ∼ 1F
84
94
52
54
41
42
43
44
45
XOR
XOR
XOR
XOR
AND
A, dir
A, @EP
A, @IX + off
A, Ri
A
3
2
3
2
1
2
1
2
1
1
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(dir)
( (EP) )
( (IX) + off)
(Ri)
(TL)
-
-
-
+
+
+
+
+
+
+
+
+
+
R
R
R
R
R
-
55
57
56
46
47
48
49
50
AND
AND
AND
AND
AND
A, #d8
A, dir
A, @EP
A, @IX + off
A, Ri
2
3
2
3
2
2
2
1
2
1
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
d8
(dir)
( (EP) )
( (IX) + off)
(Ri)
-
-
-
+
+
+
+
+
+
+
+
+
+
R
R
R
R
R
-
68 ∼ 6F
51
52
53
54
55
OR
OR
OR
OR
OR
A
A, #d8
A, dir
A, @EP
A, @IX + off
1
2
3
2
3
1
2
2
1
2
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(A) ← (AL)
(TL)
d8
(dir)
( (EP) )
( (IX) + off)
-
-
-
+
+
+
+
+
+
+
+
+
+
R
R
R
R
R
-
72
74
75
77
76
A, Ri
dir, #d8
2
4
1 (A) ← (AL) (Ri)
3
(dir) - d8
-
-
-
+
+
+
+
R
+
+
78 ∼ 7F
95
56 OR
57 CMP
456
FUJITSU MICROELECTRONICS LIMITED
58 ∼ 5F
62
64
65
67
66
CM26-10123-1
付録
付録 E 命令概要
MB95200H/210H/220H Series
表 E.4-2 演算命令 (3 / 3)
No.
58 CMP
59 CMP
60 CMP
61 INCW
62 DECW
MNEMONIC
@EP, #d8
@IX + off, #d8
Ri, #d8
SP
SP
~
3
4
3
#
2
3
2
1
1
1 (SP) ← (SP) + 1
1 (SP) ← (SP) - 1
動作
( (EP) ) - d8
( (IX) + off) - d8
(Ri) - d8
TL
-
TH
-
AH
-
N
+
+
+
Z
+
+
+
V
+
+
+
C
+
+
+
オペコード
97
96
-
-
-
-
-
-
-
C1
D1
Z
-
V
-
C オペコード
FD
98 ∼ 9F
■ 分岐命令
表 E.4-3 分岐命令
No.
MNEMONIC
1 BZ/BEQ rel( 分岐時 )
BZ/BEQ rel( 非分岐時 )
2 BNZ/
rel( 分岐時 )
BNE
BNZ/
rel( 非分岐時 )
BNE
3 BC/BLO rel( 分岐時 )
BC/BLO rel( 非分岐時 )
4 BNC/
rel( 分岐時 )
BHS
BNC/
rel( 非分岐時 )
BHS
5 BN
rel( 分岐時 )
BN
rel( 非分岐時 )
6 BP
rel( 分岐時 )
BP
rel( 非分岐時 )
7 BLT
rel( 分岐時 )
BLT
rel( 非分岐時 )
8 BGE
rel( 分岐時 )
BGE
rel( 非分岐時 )
dir : b, rel
9 BBC
10 BBS
dir : b, rel
~
4
2
4
11
12
13
14
15
3
4
7
6
3
1
3
1
3
1
6
8
1 サブルーチンからの復帰
1 割込みからの復帰
JMP
JMP
CALLV
CALL
XCHW
@A
ext
#vct
ext
A, PC
16 RET
17 RETI
CM26-10123-1
#
動作
2 ifZ = 1thenPC←PC + rel
TL TH AH N
- - - -
2 ifZ = 0thenPC←PC + rel
-
-
-
-
-
-
-
FC
2 ifC = 1thenPC←PC + rel
-
-
-
-
-
-
-
F9
2 ifC = 0thenPC←PC + rel
-
-
-
-
-
-
-
F8
2 ifN = 1thenPC←PC + rel
-
-
-
-
-
-
-
FB
2 ifN = 0thenPC←PC + rel
-
-
-
-
-
-
-
FA
2 ifV N = 1thenPC←PC + rel
-
-
-
-
-
-
-
FF
2 ifV N = 0thenPC←PC + rel
-
-
-
-
-
-
-
FE
3 if (dir : b) = 0thenPC←PC + rel
3 if (dir : b) = 1thenPC←PC + rel
-
-
-
-
+
+
-
-
B0 ∼ B7
B8 ∼ BF
-
- - - - - dH
-
-
-
-
E0
21
-
-
-
-
-
-
2
4
2
4
2
4
2
4
2
4
2
4
2
5
5
(PC) ← (A)
(PC) ← ext
ベクタコール
サブルーチンコール
(PC) ← (A) , (A) ← (PC) + 1
FUJITSU MICROELECTRONICS LIMITED
-
元の値
に戻る
E8 ∼ EF
31
F4
20
30
457
付録
付録 E 命令概要
MB95200H/210H/220H Series
■ その他の命令
表 E.4-4 その他の命令
No.
MNEMONIC
1 PUSHW A
2 POPW A
3 PUSHW IX
4 POPW IX
5 NOP
6
7
8
9
CLRC
SETC
CLRI
SETI
458
~
4
3
4
3
1
#
1
1
1
1
1
動作なし
1
1
1
1
1
1
1
1
(C)←0
(C)←1
(I)←0
(I)←1
動作
((SP))←(A), (SP)←(SP) - 2
(A)←((SP)), (SP)←(SP) + 2
((SP))←(IX), (SP)←(SP) - 2
(IX)←((SP)), (SP)←(SP) + 2
TL
-
TH
-
AH
dH
-
N
-
Z
-
V
-
C オペコード
40
50
41
51
00
-
-
-
-
-
-
R
S
-
FUJITSU MICROELECTRONICS LIMITED
81
91
80
90
CM26-10123-1
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
H
A
A
A
A
A, dir
A
A
CMP
CMP
A, dir
A, #d8
CMP
CMPW
A
ADDC
A, dir
ADDC
A, #d8
ADDC
ADDCW
A
addr16
ADDC
A
SUBC
A, dir
SUBC
A, #d8
SUBC
SUBCW
A
addr16
SUBC
MOV
MOV
IX
A, T
dir, A
A, T
XCHW
XCH
A
A
A
IX
XOR
XOR
A, dir
A, #d8
XOR
XORW
XOR
POPW
A
AND
AND
A, dir
A, #d8
AND
A
ext, A
ANDW
AND
MOV
A, ext
MOV
POPW
A
6
5
OR
OR
OR
A, dir
A, #d8
A
A
PS, A
ORW
OR
MOVW
A, PS
MOVW
7
MOV
dir, #d8
MOV
DAA
@A, T
MOVW
@A, T
MOV
CLRC
A, @A
CMP
dir, #d8
CMP
DAS
MOVW
A, @A
MOV
SETC
CLRB
dir : 5
CLRB
dir : 4
CLRB
dir : 3
CLRB
dir : 2
CLRB
dir : 1
CLRB
BBC
dir : 5, rel
BBC
dir : 4, rel
BBC
dir : 3, rel
BBC
dir : 2, rel
BBC
dir : 1, rel
BBC
EP
IX
SP
MOVW
A, dir
MOVW
A, ext
MOVW
INCW
INCW
INCW
EP
IX
SP
A
MOVW
dir, A
MOVW
ext, A
MOVW
DECW
DECW
DECW
DECW
A
INCW
dir : 0, rel
BBC
CLRB
SETI
CLRI
dir : 0
D
C
B
A
9
8
@A
MOVW
SP, #d16
MOVW
A, #d16
MOVW
EP, A
MOVW
IX, A
MOVW
SP, A
MOVW
JMP
E
XCHW
A, SP
XCHW
A, PC
XCHW
A, EP
MOVW
A, IX
MOVW
A, SP
MOVW
A, PC
MOVW
F
MOV
MOV
MOV
MOV
MOV
A, R7
A, R6
A, R5
A, R4
A, R3
A, R2
CMP
CMP
CMP
CMP
CMP
A, R7
A, R6
A, R5
A, R4
A, R3
A, R2
A, R7
ADDC
A, R6
ADDC
A, R5
ADDC
A, R4
ADDC
A, R3
ADDC
A, R2
A, R7
SUBC
A, R6
SUBC
A, R5
SUBC
A, R4
SUBC
A, R3
SUBC
A, R2
MOV
MOV
MOV
MOV
MOV
R7, A
R6, A
R5, A
R4, A
R3, A
R2, A
XOR
XOR
XOR
XOR
XOR
A, R7
A, R6
A, R5
A, R4
A, R3
A, R2
AND
AND
AND
AND
AND
A, R7
A, R6
A, R5
A, R4
A, R3
A, R2
A, @IX+d
AND
A, @IX+d
XOR
@IX+d, A
MOV
A, @IX+d
SUBC
A, @IX+d
ADDC
A, @IX+d
CMP
A, @IX+d
MOV
OR
OR
OR
OR
OR
OR
A, R7
A, R6
A, R5
A, R4
A, R3
A, R2
R7, #d8
MOV
R6, #d8
MOV
R5, #d8
MOV
R4, #d8
MOV
R3, #d8
MOV
R2, #d8
R7, #d8
CMP
R6, #d8
CMP
R5, #d8
CMP
R4, #d8
CMP
R3, #d8
CMP
R2, #d8
SETB
SETB
SETB
SETB
SETB
dir : 7
dir : 6
dir : 5
dir : 4
dir : 3
dir : 2
dir : 7, rel
BBS
dir : 6, rel
BBS
dir : 5, rel
BBS
dir : 4, rel
BBS
dir : 3, rel
BBS
dir : 2, rel
INC
INC
INC
INC
INC
R7
R6
R5
R4
R3
R2
DEC
DEC
DEC
DEC
DEC
R7
R6
R5
R4
R3
R2
CALLV
CALLV
CALLV
CALLV
CALLV
#7
#6
#5
#4
#3
#2
BLT
BGE
BZ
BNZ
BN
rel
rel
rel
rel
rel
rel
A, IX
IX, #d16
dir : 6 dir : 6, rel A, @IX+d @IX+d, A
A, @IX+d @IX+d,#d8 @IX+d,#d8
XCHW
MOVW
MOVW
MOVW
BBC
CLRB
CMP
MOV
A, EP
EP, #d16
@EP, A
A, @EP
dir : 7 dir : 7, rel
A, @EP @EP, #d8 @EP, #d8
A, @EP
A, @EP
@EP, A
A, @EP
A, @EP
A, @EP
A, @EP
BNC
CALLV
DEC
INC
BBS
SETB
CMP
MOV
OR
AND
XOR
MOV
SUBC
ADDC
CMP
MOV
rel
#0
R0
R0
dir : 0 dir : 0, rel
R0, #d8
R0, #d8
A, R0
A, R0
A, R0
R0, A
A, R0
A, R0
A, R0
A, R0
BC
CALLV
DEC
INC
BBS
SETB
CMP
MOV
OR
AND
XOR
MOV
SUBC
ADDC
CMP
MOV
rel
#1
R1
R1
dir : 1 dir : 1, rel
R1, #d8
R1, #d8
A, R1
A, R1
A, R1
R1, A
A, R1
A, R1
A, R1
A, R1
BP
CALLV
DEC
INC
BBS
SETB
CMP
MOV
OR
AND
XOR
MOV
SUBC
ADDC
CMP
MOV
MOV
MOV
A, #d8
MOV
RORC
CMP
PUSHW
CALL
JMP
DIVU
MULU
ROLC
PUSHW
4
RETI
3
RET
2
SWAP
1
NOP
0
E.5
0
L
MB95200H/210H/220H Series
付録
付録 E 命令概要
命令マップ
表 E.5-1 に , F2MC-8FX の命令マップを示します。
■ 命令マップ
表 E.5-1 F2MC-8FX の命令マップ
459
付録
付録 F マスクオプション
付録 F
MB95200H/210H/220H Series
マスクオプション
MB95200H/210H/220H シリーズのマスクオプションの一覧を付表 F-1 に示します。
■ マスクオプション一覧
表 F-1 マスクオプション一覧
No.
1
MB95F202K
MB95F203K
MB95F204K
MB95F212K
MB95F213K
MB95F222K
MB95F223K
選択可能 / 固定
固定
固定
低電圧検出リセットなし
低電圧検出リセットあり
専用リセット入力あり
専用リセット入力なし
低電圧検出リセットなし
リセット
• 専用リセット入力あり
•
460
MB95F202H
MB95F203H
MB95F204H
MB95F212H
MB95F213H
MB95F222H
MB95F223H
低電圧検出リセット
• 低電圧検出リセットあり
•
2
品種名
専用リセット入力なし
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
索引
Numerics
16 ビットデータ
16 ビットデータのメモリ上の配置 ................. 51
16 ピン
端子機能説明 (MCU,16 ピン ) ......................... 23
20 ピン
端子機能説明 (MCU,20 ピン ) ......................... 21
24 ピン
端子機能説明 (MCU,24 ピン ) ......................... 19
2 系統外部クロック品
サブクロックモードの動作
(2 系統外部クロック品 ) ............................. 73
32/64/128K ビットフラッシュメモリ
32/64/128K ビットフラッシュメモリの
概要 .......................................................... 382
32/64/128K ビットフラッシュメモリの
セクタ構成 ............................................... 383
32/64/128K ビットフラッシュメモリの
特長 .......................................................... 382
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータ使用上の
注意 .......................................................... 352
8/10 ビット A/D コンバータ動作中の
割込み....................................................... 348
8/10 ビット A/D コンバータに関連するブロック
ダイヤグラム............................................ 340
8/10 ビット A/D コンバータの端子 ............... 339
8/10 ビット A/D コンバータのブロック
ダイヤグラム............................................ 337
8/10 ビット A/D コンバータのレジスタ........ 342
8/10 ビット A/D コンバータの割込みに関連する
レジスタとベクタテーブルの
アドレス ................................................... 348
8/10 ビット A/D コンバータ変換機能の
動作 .......................................................... 349
CM26-10123-1
8/10 ビット A/D コンバータ用サンプル
プログラム ................................................354
8/10 ビット A/D コンバータ制御レジスタ
8/10 ビット A/D コンバータ制御レジスタ
1(ADC1) ....................................................343
8/10 ビット A/D コンバータ制御レジスタ
2(ADC2) ....................................................345
8/10 ビット A/D コンバータデータレジスタ
8/10 ビット A/D コンバータデータレジスタ
上位 / 下位 (ADDH,ADDL) ........................347
8/16 ビット複合タイマ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)....................202
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)....................205
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ ch.0 (TMCR0) .............................208
8/16 ビット複合タイマ 00/01 データレジスタ
ch.0 (T00DR/T01DR) ..................................211
8/16 ビット複合タイマに関連する端子 .........197
8/16 ビット複合タイマに関連する端子の
ブロックダイヤグラム ..............................198
8/16 ビット複合タイマの使用上の注意 .........233
8/16 ビット複合タイマのチャネル ................195
8/16 ビット複合タイマのブロック
ダイヤグラム ............................................193
8/16 ビット複合タイマのレジスタ ................201
8/16 ビット複合タイマの割込みに関連する
レジスタとベクタテーブルの
アドレス....................................................215
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................291
8 ピン
端子機能説明 (MCU,8 ピン )............................25
FUJITSU MICROELECTRONICS LIMITED
461
MB95200H/210H/220H Series
A
A/D コンバータ
8/10 ビット A/D コンバータ使用上の
注意 .......................................................... 352
8/10 ビット A/D コンバータ動作中の
割込み....................................................... 348
8/10 ビット A/D コンバータに関連するブロック
ダイヤグラム............................................ 340
8/10 ビット A/D コンバータの端子 ............... 339
8/10 ビット A/D コンバータのブロック
ダイヤグラム............................................ 337
8/10 ビット A/D コンバータのレジスタ........ 342
8/10 ビット A/D コンバータの割込みに
関連するレジスタとベクタテーブルの
アドレス ................................................... 348
8/10 ビット A/D コンバータ変換機能の
動作 .......................................................... 349
A/D 変換
A/D 変換機能 ................................................ 336
A/D 変換機能の動作...................................... 350
ADC
8/10 ビット A/D コンバータ制御レジスタ 1
(ADC1)...................................................... 343
8/10 ビット A/D コンバータ制御レジスタ 2
(ADC2)...................................................... 345
ADDH
8/10 ビット A/D コンバータデータレジスタ
上位 / 下位 (ADDH,ADDL)........................ 347
ADDL
8/10 ビット A/D コンバータデータレジスタ
上位 / 下位 (ADDH,ADDL)........................ 347
B
BGR
LIN-UART ボーレートジェネレータレジスタ 1,0
(BGR1,BGR0) のビット構成 ..................... 288
C
CCR
コンディションコードレジスタ (CCR) の
構成 ............................................................ 47
CMCR
クロック監視制御レジスタ (CMCR) ............. 370
CMDR
クロック監視データレジスタ (CMDR) ......... 368
CPU
CPU 間接続方式 ............................................ 306
スタンバイモードは CPU が割込みを
受け付けない場合も解除されます。............ 80
CPU 間接続方式
CPU 間接続方式 ............................................ 306
CR
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0) ................... 202
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1) ................... 205
CRTH
メイン CR クロックトリミングレジスタ
( 上位 )(CRTH) .......................................... 409
CRTL
メイン CR クロックトリミングレジスタ
( 下位 )(CRTL) .......................................... 411
462
CR クロック
CR クロックの発振安定待ち時間 ....................62
サブ CR クロックモードの動作.......................73
メイン CR クロックモードの動作 ...................73
CR 周波数
メイン CR 周波数の変更に関する
注意事項....................................................417
D
DIP-24P-M07
DIP-24P-M07 のパッケージ外形寸法図 ...........13
DIP-8P-M03
DIP-8P-M03 のパッケージ外形寸法図 .............17
DP
ダイレクトバンクポインタ (DP) の構成..........45
DQ5
タイミングリミット超過フラグ (DQ5)..........391
DR
8/16 ビット複合タイマ 00/01 データレジスタ
ch.0 (T00DR/T01DR) ..................................211
E
ECCR
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ................................................286
EIC
外部割込み制御レジスタ (EIC10) ..................256
ESCR
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成 ............................................284
F
F2MC-8FX
F2MC-8FX の命令の概要 ...............................442
Field エッジ検出割込み
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................291
FPT-20P-M09
FPT-20P-M09 のパッケージ外形寸法図 ...........14
FPT-8P-M08
FPT-8P-M08 のパッケージ外形寸法図.............18
FSR
フラッシュメモリステータスレジスタ
(FSR) .........................................................385
I
I/O ポート
I/O ポートの概要 ...........................................116
I/O マップ
I/O マップ ......................................................426
ILR
割込みレベル設定レジスタ (ILR0 ∼ ILR5) の
構成...........................................................106
L
LIN
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................291
LIN スレーブデバイス...................................326
LIN マスタ / スレーブ型通信機能..................324
LIN マスタデバイス ......................................325
非同期 LIN モード動作 ..................................315
LIN-UART
LIN-UART 使用上の注意 ...............................327
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
LIN-UART 端子直接アクセス ....................... 318
LIN-UART の機能 ......................................... 266
LIN-UART の端子 ......................................... 273
LIN-UART の端子のブロック
ダイヤグラム............................................ 273
LIN-UART の動作 ......................................... 305
LIN-UART のブロックダイヤグラム ............ 269
LIN-UART のレジスタ .................................. 275
LIN-UART の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 292
LIN-UART ボーレート選択........................... 297
LIN-UART 用サンプルプログラム ................ 329
LIN-UART 拡張制御ステータスレジスタ
LIN-UART 拡張制御ステータスレジスタ
(ESCR) のビット構成 ............................... 284
LIN-UART 拡張通信制御レジスタ
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ............................................... 286
LIN-UART 受信データレジスタ
LIN-UART 受信データレジスタ (RDR) ......... 282
LIN-UART シリアルステータスレジスタ
LIN-UART シリアルステータスレジスタ
(SSR)......................................................... 280
LIN-UART シリアル制御レジスタ
LIN-UART シリアル制御レジスタ (SCR) ...... 276
LIN-UART シリアルモードレジスタ
LIN-UART シリアルモードレジスタ
(SMR) ....................................................... 278
LIN-UART 送信データレジスタ
LIN-UART 送信データレジスタ (TDR) ......... 283
LIN-UART ボーレートジェネレータレジスタ
LIN-UART ボーレートジェネレータレジスタ 1,0
(BGR1,BGR0) のビット構成 ..................... 288
M
MB95200H/210H/220H シリーズ
MB95200H/210H/220H シリーズの
品種構成 ....................................................... 4
MB95200H/210H/220H シリーズの
端子配列図 ................................................. 12
MB95200H/210H/220H シリーズの特長............. 2
MB95200H/210H/220H シリーズのブロック
ダイヤグラム................................................ 9
MCU
MCU の PGM モードへの遷移 ...................... 402
端子機能説明 (MCU,16 ピン ) ......................... 23
端子機能説明 (MCU,20 ピン ) ......................... 21
端子機能説明 (MCU,24 ピン ) ......................... 19
端子機能説明 (MCU,8 ピン ) ........................... 25
N
NOP 命令
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............ 80
NVR インタフェース
NVR インタフェースの機能 ......................... 406
NVR インタフェースのブロック
ダイヤグラム............................................ 407
NVR インタフェースのレジスタ .................. 408
P
PGM モード
MCU の PGM モードへの遷移 ...................... 402
CM26-10123-1
PWC
インターバルタイマ機能 , インプット
キャプチャ機能または PWC 機能が
選択された場合.........................................231
PWC タイマ
PWC タイマ機能............................................191
PWC タイマ機能の動作 .................................226
PWM タイマ
PWM タイマ機能 ( 周期可変モード ).............190
PWM タイマ機能 ( 周期可変モード ) の
動作...........................................................224
PWM タイマ機能 ( 周期固定モード ).............190
PWM タイマ機能 ( 周期固定モード ) の
動作...........................................................222
R
RAM
RAM 内容のリセットによる影響 ....................96
RDR
LIN-UART 受信データレジスタ (RDR)..........282
RP
レジスタバンクポインタ (RP) の構成 .............44
RSRR
リセット要因レジスタ (RSRR) の構成 ............98
リセット要因レジスタ (RSRR) の状態 ..........100
RST
RST 端子への高電圧供給...............................382
S
SCR
LIN-UART シリアル制御レジスタ (SCR) ......276
SMR
LIN-UART シリアルモードレジスタ
(SMR) ........................................................278
SSR
LIN-UART シリアルステータスレジスタ
(SSR) .........................................................280
STBC
スタンバイ制御レジスタ (STBC).....................68
SYCC
システムクロック制御レジスタ (SYCC) の
構成.............................................................63
システムクロック制御レジスタ 2 (SYCC2) の
構成.............................................................71
Synch
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................291
SYSC
SYSC の機能..................................................420
システム構成レジスタ (SYSC) ......................421
T
T
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)....................202
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)....................205
8/16 ビット複合タイマ 00/01 データレジスタ
ch.0 (T00DR/T01DR) ..................................211
TBTC
タイムベースタイマ制御レジスタ (TBTC
).................................................................156
FUJITSU MICROELECTRONICS LIMITED
463
MB95200H/210H/220H Series
TDR
LIN-UART 送信データレジスタ (TDR) ......... 283
TMCR
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ ch.0 (TMCR0)............................. 208
あ
W
インターバル機能
インターバル機能動作時の割込み ................159
インターバルタイマ
インターバルタイマ機能 .......................152, 178
インターバルタイマ機能
( フリーランモード ) .................................190
インターバルタイマ機能
( フリーランモード ) の動作 .....................220
インターバルタイマ機能 ( 連続モード )........190
インターバルタイマ機能 ( 連続モード ) の
設定...........................................................218
インターバルタイマ機能
( ワンショットモード ) .............................190
インターバルタイマ機能
( ワンショットモード ) の動作..................216
インターバルタイマ機能 , インプット
キャプチャ機能または PWC 機能が
選択された場合.........................................231
インターバルタイマ機能動作時の割込み
( 時計割込み )............................................184
インターバルタイマ機能の動作
( 時計プリスケーラ ) .................................185
インプットキャプチャ
インターバルタイマ機能 , インプット
キャプチャ機能または PWC 機能が
選択された場合.........................................231
インプットキャプチャ機能 ...........................191
インプットキャプチャ機能の動作 ................228
WATR
発振安定待ち時間設定レジスタ (WATR) の
構成 ............................................................ 65
WDTC
ウォッチドッグタイマ制御レジスタ
(WDTC) .................................................... 170
WDTH
ウォッチドッグタイマ選択 ID レジスタ
(WDTH,WDTL) ......................................... 413
WDTL
ウォッチドッグタイマ選択 ID レジスタ
(WDTH,WDTL) ......................................... 413
WPCR
時計プリスケーラ制御レジスタ (WPCR) ...... 182
WRAR
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ∼ WRAR2) ................................ 242
WRDR
ワイルドレジスタデータ設定レジスタ
(WRDR0 ∼ WRDR2) ................................ 241
WREN
ワイルドレジスタアドレス比較許可レジスタ
(WREN) .................................................... 243
WROR
ワイルドレジスタデータテスト設定レジスタ
(WROR) .................................................... 244
アドレッシング
アドレッシングの説明 ..................................445
い
う
ウォッチドッグタイマ
ウォッチドッグタイマ機能 ...........................166
ウォッチドッグタイマ使用上の注意.............175
ウォッチドッグタイマの動作........................172
ウォッチドッグタイマのブロック
ダイヤグラム ....................................153, 167
ウォッチドッグタイマのレジスタ ................169
ウォッチドッグタイマ制御レジスタ
ウォッチドッグタイマ制御レジスタ
(WDTC) .....................................................170
ウォッチドッグタイマ選択 ID レジスタ
ウォッチドッグタイマ選択 ID レジスタ
(WDTH,WDTL) .........................................413
え
演算結果
演算結果を示すビット ....................................47
演算命令
演算命令 ........................................................455
お
オプション
マスクオプション一覧 ..................................460
か
外形寸法図
DIP-24P-M07 のパッケージ外形寸法図 ...........13
DIP-8P-M03 のパッケージ外形寸法図 .............17
464
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
FPT-20P-M09 のパッケージ外形寸法図 .......... 14
FPT-8P-M08 のパッケージ外形寸法図 ............ 18
外部クロック
外部クロック ................................................ 301
外部割込み回路
外部割込み回路に関連する端子.................... 251
外部割込み回路に関連する端子のブロック
ダイヤグラム............................................ 252
外部割込み回路の機能 .................................. 248
外部割込み回路のサンプルプログラム......... 262
外部割込み回路のチャネル........................... 250
外部割込み回路の動作 .................................. 259
外部割込み回路の動作中の割込み ................ 258
外部割込み回路のブロック
ダイヤグラム............................................ 249
外部割込み回路のレジスタ........................... 255
外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 258
外部割込み制御レジスタ
外部割込み制御レジスタ (EIC10).................. 256
書込み
フラッシュメモリ書込み手順 ....................... 394
フラッシュメモリの書込み / 消去................. 382
フラッシュメモリの書込み / 消去の
詳細説明 ................................................... 392
フラッシュメモリへのデータ書込み ............ 394
き
基本構成
フラッシュメモリ品のシリアル書込み接続の
基本構成 ................................................... 400
く
クロック
CR クロックの発振安定待ち時間 ................... 62
外部クロック ................................................ 301
各クロック速度のリロード値と
ボーレート ............................................... 300
クロック発振回路 ........................................... 88
クロックモード............................................... 57
クロックモードとスタンバイモードの
組合せ......................................................... 59
クロックモードの影響を受けない
周辺機能 ..................................................... 57
クロックモードの状態遷移図 ......................... 75
サブ CR クロックモードの動作 ...................... 73
サブクロックモードの動作
(2 系統外部クロック品 ) ............................. 73
出力クロック .................................. 90, 154, 180
入力クロック ......... 90, 154, 168, 180, 194, 272
発振安定待ち時間とクロックモード・
スタンバイモードの遷移............................ 62
メイン CR クロックモードの動作................... 73
メインクロックモードの動作 ......................... 73
クロック監視制御レジスタ
クロック監視制御レジスタ (CMCR) ............. 370
クロック監視データレジスタ
クロック監視データレジスタ (CMDR) ......... 368
クロックスーパバイザ
クロックスーパバイザの動作
フローチャート例..................................... 378
クロックスーパバイザカウンタ
クロックスーパバイザカウンタ.................... 372
CM26-10123-1
クロックスーパバイザカウンタの概要 .........364
クロックスーパバイザカウンタの使用上の
注意...........................................................379
クロックスーパバイザカウンタのブロック
ダイヤグラム ............................................365
クロックスーパバイザカウンタの
レジスタ....................................................367
タイムベースタイマインターバルとクロック
スーパバイザカウンタ値の対応表 ............375
クロック制御部
クロック制御部の概要 ....................................54
クロック制御部のブロックダイヤグラム........55
クロック速度
各クロック速度のリロード値と
ボーレート ................................................300
クロック発振回路
クロック発振回路............................................88
クロックモード
クロックモード ...............................................57
クロックモードとスタンバイモードの
組合せ .........................................................59
クロックモードの影響を受けない
周辺機能......................................................57
クロックモードの状態遷移図..........................75
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。....................................................80
発振安定待ち時間とクロックモード・
スタンバイモードの遷移 ............................62
こ
高電圧供給
RST 端子への高電圧供給...............................382
コマンド
コマンドの発行に関する注意事項 ................388
コマンドシーケンス
コマンドシーケンス表 ..................................387
コンディションコードレジスタ
コンディションコードレジスタ (CCR) の
構成.............................................................47
さ
サブ CR クロックモード
サブ CR クロックモードの動作.......................73
サブクロックモード
サブクロックモードの動作
(2 系統外部クロック品 )..............................73
サンプルプログラム
8/10 ビット A/D コンバータ用サンプル
プログラム ................................................354
LIN-UART 用サンプルプログラム.................329
外部割込み回路のサンプルプログラム .........262
サンプルプログラム例以外の
設定方法........................... 188, 262, 329, 354
時計プリスケーラのサンプルプログラム
..................................................................188
し
システムクロック制御レジスタ
システムクロック制御レジスタ (SYCC) の
構成.............................................................63
システムクロック制御レジスタ 2 (SYCC2) の
構成.............................................................71
FUJITSU MICROELECTRONICS LIMITED
465
MB95200H/210H/220H Series
システム構成レジスタ
システム構成レジスタ (SYSC)...................... 421
周期可変モード
PWM タイマ機能 ( 周期可変モード ) ............ 190
PWM タイマ機能 ( 周期可変モード ) の
動作 .......................................................... 224
周期固定モード
PWM タイマ機能 ( 周期固定モード ) ............ 190
PWM タイマ機能 ( 周期固定モード ) の
動作 .......................................................... 222
周波数
メイン CR 周波数の変更に関する
注意事項 ................................................... 417
周辺機能
クロックモードの影響を受けない
周辺機能 ..................................................... 57
周辺機能からの割込み要求........................... 104
受信
受信割込み .................................................... 289
受信割込み発生とフラグセットの
タイミング ............................................... 293
受信割込み
受信割込み .................................................... 289
受信割込み発生とフラグセットの
タイミング ............................................... 293
消去
チップ消去に関する注意事項 ....................... 396
フラッシュ消去およびトリミング値に関する
注意事項 ................................................... 417
フラッシュメモリからのデータ消去
( チップ消去 ) ........................................... 396
フラッシュメモリの書込み / 消去................. 382
フラッシュメモリの書込み / 消去の
詳細説明 ................................................... 392
使用上の注意
8/10 ビット A/D コンバータ使用上の
注意 .......................................................... 352
8/16 ビット複合タイマの使用上の注意......... 233
LIN-UART 使用上の注意 .............................. 327
ウォッチドッグタイマ使用上の注意 ............ 175
クロックスーパバイザカウンタの使用上の
注意 .......................................................... 379
コントローラ使用上の注意........................... 424
タイムベースタイマ使用上の注意 ................ 164
デバイス使用上の注意 .................................... 30
時計プリスケーラ使用上の注意.................... 187
リセット使用上の注意 .................................. 101
状態
スタンバイモード時の端子の状態 .................. 79
リセット中の端子の状態 ................................ 97
状態遷移図
クロックモードの状態遷移図 ......................... 75
スタンバイモードの状態遷移図...................... 81
シリアル書込み接続
フラッシュメモリ品のシリアル書込み接続の
基本構成 ................................................... 400
シングルチップモード
シングルチップモード .................................... 40
信号方式
信号方式........................................................ 306
466
す
スタック
割込みからの復帰時のスタック動作.............112
割込み処理開始時のスタック動作 ................112
割込み処理のスタック領域 ...........................113
スタンバイ制御レジスタ
スタンバイ制御レジスタ (STBC).....................68
スタンバイモード
クロックモードとスタンバイモードの
組合せ .........................................................59
スタンバイモード............................................58
スタンバイモード時の端子の状態 ..................79
スタンバイモード時の動作 ...........................361
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。....................................................80
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............80
スタンバイモードの状態遷移図 ......................81
スタンバイモードの遷移と復帰の概要 ...........79
スタンバイモードは CPU が割込みを
受け付けない場合も解除されます。............80
発振安定待ち時間とクロックモード・
スタンバイモードの遷移 ............................62
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................80
ストップモード
ストップモードの動作 ....................................84
スリープモード
スリープモードの動作 ....................................83
スレーブデバイス
LIN スレーブデバイス...................................326
せ
制御ステータスレジスタ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)....................202
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)....................205
セクタ構成
32/64/128K ビットフラッシュメモリの
セクタ構成 ................................................383
設定順序
ワイルドレジスタ機能の設定順序 ................245
設定手順例
設定手順例 ...........163, 174, 186, 260, 306, 351
遷移
MCU の PGM モードへの遷移 .......................402
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。....................................................80
スタンバイモードの遷移と復帰の概要 ...........79
フラッシュメモリの読出し / リセット状態へ
の遷移 .......................................................393
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................80
専用ボーレートジェネレータ
専用ボーレートジェネレータ
( リロードカウンタ ) の動作 .....................302
専用レジスタ
専用レジスタの機能 ........................................42
専用レジスタの構成 ........................................42
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
そ
送受信許可
送受信許可 .................................................... 306
送信
送信割込み .................................................... 290
送信割込み発生とフラグセットの
タイミング ............................................... 295
送信割込み要求発生タイミング.................... 296
送信割込み
送信割込み .................................................... 290
送信割込み発生とフラグセットの
タイミング ............................................... 295
送信割込み要求発生タイミング.................... 296
双方向通信
双方向通信機能............................................. 319
速度
各クロック速度のリロード値と
ボーレート ............................................... 300
た
タイマ
タイマ 00 割込み ........................................... 214
タイマ 01 割込み ........................................... 214
タイマモード制御レジスタ
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ ch.0 (TMCR0)............................. 208
タイミング
受信割込み発生とフラグセットの
タイミング ............................................... 293
送信割込み発生とフラグセットの
タイミング ............................................... 295
タイミングリミット超過フラグ
タイミングリミット超過フラグ (DQ5) ......... 391
タイムベースタイマ
タイムベースタイマ使用上の注意 ................ 164
タイムベースタイマのクリア ....................... 161
タイムベースタイマの動作..................... 85, 161
タイムベースタイマの動作例 ....................... 162
タイムベースタイマのレジスタ.................... 155
タイムベースタイマの割込みに関連する
レジスタとベクタテーブル ...................... 160
タイムベースタイマインターバル
タイムベースタイマインターバルとクロック
スーパバイザカウンタ値の対応表 ........... 375
タイムベースタイマ制御レジスタ
タイムベースタイマ制御レジスタ
(TBTC)...................................................... 156
ダイレクトバンクポインタ
ダイレクトバンクポインタ (DP) の構成 ......... 45
レジスタバンクポインタおよびダイレクト
バンクポインタのミラーアドレス ............. 44
多重割込み
多重割込み .................................................... 110
端子
スタンバイモード時の端子の状態 .................. 79
リセット中の端子の状態 ................................ 97
端子機能
端子機能説明 (MCU,16 ピン ) ......................... 23
端子機能説明 (MCU,20 ピン ) ......................... 21
端子機能説明 (MCU,24 ピン ) ......................... 19
端子機能説明 (MCU,8 ピン ) ........................... 25
端子状態
各モードにおける端子状態........................... 440
CM26-10123-1
端子接続
端子接続について............................................30
端子直接アクセス
LIN-UART 端子直接アクセス........................318
端子配列図
MB95200H/210H/220H シリーズの
端子配列図 ..................................................12
ち
チップ消去
チップ消去に関する注意事項........................396
フラッシュメモリからのデータ消去
( チップ消去 )............................................396
直接アクセス
LIN-UART 端子直接アクセス........................318
て
低電圧検出リセット回路
低電圧検出リセット回路 ...............................358
低電圧検出リセット回路に関連する端子
..................................................................360
低電圧検出リセット回路の動作 ....................361
低電圧検出リセット回路のブロック
ダイヤグラム ............................................359
データ領域
不揮発性レジスタデータ領域
( アドレス : FFBCH ∼ FFBFH).....................36
データレジスタ
8/16 ビット複合タイマ 00/01 データレジスタ
ch.0 (T00DR/T01DR) ..................................211
適用アドレス
ワイルドレジスタ機能適用アドレス.............245
デバイス
デバイス使用上の注意 ....................................30
転送
転送命令 ........................................................454
転送命令
転送命令 ........................................................454
と
同期方式
同期方式 ........................................................306
同期モード
同期モード ( 動作モード 2) の動作................311
動作フローチャート
クロックスーパバイザの動作
フローチャート例 .....................................378
動作モード
同期モード ( 動作モード 2) の動作 ................311
特殊な命令
特殊な命令 ....................................................449
特長
MB95200H/210H/220H シリーズの特長 .............2
時計プリスケーラ
インターバルタイマ機能の動作
( 時計プリスケーラ ) .................................185
時計プリスケーラ使用上の注意 ....................187
時計プリスケーラのクリア ...........................185
時計プリスケーラのサンプルプログラム
..................................................................188
時計プリスケーラの動作例 ...........................185
時計プリスケーラのブロックダイヤグラム
..................................................................179
FUJITSU MICROELECTRONICS LIMITED
467
MB95200H/210H/220H Series
時計プリスケーラのレジスタ ....................... 181
時計プリスケーラの割込み........................... 184
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブル..................................... 184
時計プリスケーラ制御レジスタ
時計プリスケーラ制御レジスタ (WPCR) ...... 182
時計モード
時計モードの動作 ........................................... 87
時計割込み
インターバルタイマ機能動作時の割込み
( 時計割込み ) ........................................... 184
トリミング
フラッシュ消去およびトリミング値に関する
注意事項 ................................................... 417
に
入出力回路形式
入出力回路形式............................................... 26
入力クロック
入力クロック ................................................ 338
は
ハードウェアシーケンスフラグ
ハードウェアシーケンスフラグ.................... 389
ハードウェア接続例
ハードウェア接続例...................................... 246
配列図
MB95200H/210H/220H シリーズの
端子配列図 ................................................. 12
パッケージ外形寸法図
DIP-24P-M07 のパッケージ外形寸法図........... 13
DIP-8P-M03 のパッケージ外形寸法図............. 17
FPT-20P-M09 のパッケージ外形寸法図 .......... 14
FPT-8P-M08 のパッケージ外形寸法図 ............ 18
発振安定待ち時間
CR クロックの発振安定待ち時間 ................... 62
発振安定待ち時間 ........................................... 61
発振安定待ち時間とクロックモード・
スタンバイモードの遷移............................ 62
発振安定待ち時間設定レジスタ
発振安定待ち時間設定レジスタ (WATR) の
構成 ............................................................ 65
発振回路
クロック発振回路 ........................................... 88
汎用レジスタ
汎用レジスタの構成........................................ 49
汎用レジスタの特長........................................ 50
汎用レジスタ領域
( アドレス : MB95F203H/F203K/F204H/F204K/
F213H/F213K/F214H/F214K/F223H/F223K 内の
0100H ∼ 01FFH)
( アドレス : MB95F202H/F202K/F212H/F212K/
F222H/F222K の 0100H ∼ 017FH)............... 36
ひ
ビット構成
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成............................................ 284
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ............................................... 286
LIN-UART ボーレートジェネレータレジスタ 1,0
(BGR1,BGR0) のビット構成 ..................... 288
468
ビット操作命令
ビット操作命令実行時の読出し先 ................453
非同期 LIN モード
非同期 LIN モード動作 ..................................315
非同期モード
非同期モードの動作 ......................................307
表記
命令一覧表で使用する表記の意味 ................443
品種間の相違点
品種間の相違点と品種選択時の注意事項..........8
品種構成
MB95200H/210H/220H シリーズの品種構成 ......4
ふ
不揮発性レジスタ
不揮発性レジスタデータ領域
( アドレス : FFBCH ∼ FFBFH).....................36
複合タイマ
8/16 ビット複合タイマに関連する端子 .........197
8/16 ビット複合タイマに関連する端子の
ブロックダイヤグラム ..............................198
8/16 ビット複合タイマの使用上の注意 .........233
8/16 ビット複合タイマのチャネル ................195
8/16 ビット複合タイマのブロック
ダイヤグラム ............................................193
8/16 ビット複合タイマのレジスタ ................201
8/16 ビット複合タイマの割込みに関連する
レジスタとベクタテーブルのアドレス
..................................................................215
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................291
復帰
スタンバイモードの遷移と復帰の概要 ...........79
フラグ
タイミングリミット超過フラグ (DQ5)..........391
フラグセット
受信割込み発生とフラグセットの
タイミング ................................................293
送信割込み発生とフラグセットの
タイミング ................................................295
フラッシュ消去
フラッシュ消去およびトリミング値に関する
注意事項....................................................417
フラッシュセキュリティ
フラッシュセキュリティの特長 ....................397
フラッシュメモリ
32/64/128K ビットフラッシュメモリの
概要...........................................................382
32/64/128K ビットフラッシュメモリの
セクタ構成 ................................................383
32/64/128K ビットフラッシュメモリの
特長...........................................................382
フラッシュメモリ書込み手順........................394
フラッシュメモリからのデータ消去
( チップ消去 )............................................396
フラッシュメモリの書込み / 消去 .................382
フラッシュメモリの書込み / 消去の
詳細説明....................................................392
フラッシュメモリの読出し / リセット状態への
遷移...........................................................393
フラッシュメモリのレジスタ........................384
フラッシュメモリ品のシリアル書込み接続の
基本構成....................................................400
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
フラッシュメモリへのデータ書込み ............ 394
フラッシュメモリステータスレジスタ
フラッシュメモリステータスレジスタ
(FSR)......................................................... 385
フリーランモード
インターバルタイマ機能
( フリーランモード ) ................................ 190
インターバルタイマ機能 ( フリーランモード ) の
動作 .......................................................... 220
プリスケーラ
インターバルタイマ機能の動作
( 時計プリスケーラ ) ................................ 185
時計プリスケーラ使用上の注意.................... 187
時計プリスケーラのクリア........................... 185
時計プリスケーラのサンプル
プログラム ............................................... 188
時計プリスケーラの動作例........................... 185
時計プリスケーラのブロック
ダイヤグラム............................................ 179
時計プリスケーラのレジスタ ....................... 181
時計プリスケーラの割込み........................... 184
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブル..................................... 184
プリスケーラ .................................................. 89
プリスケーラの動作........................................ 91
プリスケーラのブロックダイヤグラム........... 90
フローチャート
クロックスーパバイザの動作
フローチャート例..................................... 378
ブロックダイヤグラム
8/10 ビット A/D コンバータに関連するブロック
ダイヤグラム............................................ 340
8/10 ビット A/D コンバータのブロック
ダイヤグラム............................................ 337
8/16 ビット複合タイマに関連する端子の
ブロックダイヤグラム ............................. 198
8/16 ビット複合タイマのブロック
ダイヤグラム............................................ 193
LIN-UART の端子のブロック
ダイヤグラム............................................ 273
LIN-UART のブロックダイヤグラム ............ 269
MB95200H/210H/220H シリーズの
ブロックダイヤグラム ................................. 9
NVR インタフェースのブロック
ダイヤグラム............................................ 407
ウォッチドッグタイマのブロック
ダイヤグラム.................................... 153, 167
外部割込み回路に関連する端子のブロック
ダイヤグラム............................................ 252
外部割込み回路のブロック
ダイヤグラム............................................ 249
クロックスーパバイザカウンタのブロック
ダイヤグラム............................................ 365
クロック制御部のブロックダイヤグラム ....... 55
低電圧検出リセット回路のブロック
ダイヤグラム............................................ 359
時計プリスケーラのブロック
ダイヤグラム............................................ 179
プリスケーラのブロックダイヤグラム........... 90
ポート 0 のブロックダイヤグラム ................ 122
ポート 1 のブロックダイヤグラム ................ 132
ポート 6 のブロックダイヤグラム ................ 137
ポート F のブロックダイヤグラム................ 142
CM26-10123-1
ポート G のブロックダイヤグラム................147
ワイルドレジスタ機能のブロック
ダイヤグラム ............................................237
分岐命令
分岐命令 ........................................................457
へ
ベクタテーブル
8/10 ビット A/D コンバータの割込みに
関連するレジスタとベクタテーブルの
アドレス....................................................348
8/16 ビット複合タイマの割込みに関連する
レジスタとベクタテーブルの
アドレス....................................................215
LIN-UART の割込みに関連するレジスタと
ベクタテーブルのアドレス.......................292
外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス.......................258
タイムベースタイマの割込みに関連する
レジスタとベクタテーブル.......................160
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブル .....................................184
ベクタテーブル領域
( アドレス :FFC0H ∼ FFFFH).......................36
変換機能
8/10 ビット A/D コンバータ変換機能の
動作...........................................................349
ほ
ポート 0
ポート 0 の構成 .............................................118
ポート 0 の端子 .............................................119
ポート 0 の動作 .............................................128
ポート 0 のブロックダイヤグラム ................122
ポート 0 のレジスタの機能 ...........................126
ポート 1
ポート 1 の構成 .............................................131
ポート 1 の端子 .............................................131
ポート 1 の動作 .............................................134
ポート 1 のブロックダイヤグラム ................132
ポート 1 のレジスタの機能 ...........................133
ポート 6
ポート 6 の構成 .............................................136
ポート 6 の端子 .............................................136
ポート 6 の動作 .............................................139
ポート 6 のブロックダイヤグラム ................137
ポート 6 のレジスタの機能 ...........................138
ポート F
ポート F の構成 .............................................141
ポート F の端子 .............................................141
ポート F の動作 .............................................144
ポート F のブロックダイヤグラム ................142
ポート F のレジスタの機能 ...........................143
ポート G
ポート G の構成 ............................................146
ポート G の端子 ............................................146
ポート G の動作 ............................................149
ポート G のブロックダイヤグラム................147
ポート G のレジスタの機能 ..........................148
ボーレート
LIN-UART ボーレート選択 ...........................297
各クロック速度のリロード値と
ボーレート ................................................300
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469
MB95200H/210H/220H Series
ボーレートの計算 ......................................... 299
ボーレートジェネレータ
専用ボーレートジェネレータ
( リロードカウンタ ) の動作..................... 302
インターバルタイマ機能
( フリーランモード ) .................................190
インターバルタイマ機能
( フリーランモード ) の動作 .....................220
インターバルタイマ機能 ( 連続モード )........190
インターバルタイマ機能 ( 連続モード ) の
設定...........................................................218
インターバルタイマ機能
( ワンショットモード ) .............................190
インターバルタイマ機能 ( ワンショットモード )
の動作 .......................................................216
各モードにおける端子状態 ...........................440
クロックモード ...............................................57
クロックモードとスタンバイモードの
組合せ .........................................................59
クロックモードの影響を受けない
周辺機能......................................................57
クロックモードの状態遷移図..........................75
サブ CR クロックモードの動作.......................73
サブクロックモードの動作
(2 系統外部クロック品 )..............................73
シングルチップモード ....................................40
スタンバイモード............................................58
スタンバイモード時の端子の状態 ..................79
スタンバイモード時の動作 ...........................361
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。....................................................80
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............80
スタンバイモードの状態遷移図 ......................81
スタンバイモードの遷移と復帰の概要 ...........79
スタンバイモードは CPU が割込みを
受け付けない場合も解除されます。............80
ストップモードの動作 ....................................84
スリープモードの動作 ....................................83
同期モード ( 動作モード 2) の動作................311
時計モードの動作............................................87
発振安定待ち時間とクロックモード・
スタンバイモードの遷移 ............................62
非同期 LIN モード動作 ..................................315
非同期モードの動作 ......................................307
メイン CR クロックモードの動作 ...................73
メインクロックモードの動作..........................73
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................80
ま
マスクオプション
マスクオプション一覧 .................................. 460
マスタ / スレーブ型通信
LIN マスタ / スレーブ型通信機能 ................. 324
マスタ / スレーブ型通信機能 ........................ 321
マスタデバイス
LIN マスタデバイス...................................... 325
み
ミラーアドレス
レジスタバンクポインタおよびダイレクトバン
クポインタのミラーアドレス..................... 44
め
命令
F2MC-8FX の命令の概要............................... 442
演算命令........................................................ 455
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............ 80
その他の命令 ................................................ 458
転送命令........................................................ 454
特殊な命令 .................................................... 449
ビット操作命令実行時の読出し先 ................ 453
分岐命令........................................................ 457
命令一覧表で使用する表記の意味 ................ 443
命令一覧表の項目の意味 .............................. 444
命令一覧表
命令一覧表で使用する表記の意味 ................ 443
命令一覧表の項目の意味 .............................. 444
命令マップ
命令マップ .................................................... 459
メイン CR クロックトリミングレジスタ
メイン CR クロックトリミングレジスタ
( 下位 )(CRTL) .......................................... 411
メイン CR クロックトリミングレジスタ
( 上位 )(CRTH) .......................................... 409
メイン CR クロックモード
メイン CR クロックモードの動作................... 73
メイン CR 周波数
メイン CR 周波数の変更に関する
注意事項 ................................................... 417
メインクロックモード
メインクロックモードの動作 ......................... 73
メモリ空間
メモリ空間の構成 ........................................... 34
メモリマップ
メモリマップ .................................... 35, 37, 439
も
モード
MCU の PGM モードへの遷移 ...................... 402
PWM タイマ機能 ( 周期可変モード ) ............ 190
PWM タイマ機能 ( 周期可変モード ) の
動作 .......................................................... 224
PWM タイマ機能 ( 周期固定モード ) ............ 190
PWM タイマ機能 ( 周期固定モード ) の
動作 .......................................................... 222
470
よ
要因一覧表
割込み要因一覧表..........................................436
要求発生タイミング
送信割込み要求発生タイミング ....................296
読出し
フラッシュメモリの読出し / リセット状態への
遷移...........................................................393
り
リードモディファイライト
リードモディファイライト動作 ....................453
リセット
RAM 内容のリセットによる影響 ....................96
フラッシュメモリの読出し / リセット状態への
遷移...........................................................393
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リセット出力 .................................................. 95
リセット使用上の注意 .................................. 101
リセット中の時間 ........................................... 95
リセット中の端子の状態 ................................ 97
リセット動作の概要........................................ 96
リセット要因 .................................................. 94
リセット要因
リセット要因 .................................................. 94
リセット要因レジスタ
リセット要因レジスタ (RSRR) の構成............ 98
リセット要因レジスタ (RSRR) の状態.......... 100
リロードカウンタ
専用ボーレートジェネレータ
( リロードカウンタ ) の動作..................... 302
リロードカウンタの機能 .............................. 303
リロード値
各クロック速度のリロード値と
ボーレート ............................................... 300
れ
レジスタ
8/10 ビット A/D コンバータ制御レジスタ 1
(ADC1)...................................................... 343
8/10 ビット A/D コンバータ制御レジスタ 2
(ADC2)...................................................... 345
8/10 ビット A/D コンバータデータレジスタ
上位 / 下位 (ADDH,ADDL)........................ 347
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0) ................... 202
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1) ................... 205
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ ch.0 (TMCR0)............................. 208
8/16 ビット複合タイマ 00/01 データレジスタ
ch.0 (T00DR/T01DR) ................................. 211
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成............................................ 284
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ............................................... 286
LIN-UART 受信データレジスタ (RDR) ......... 282
LIN-UART シリアルステータスレジスタ
(SSR)......................................................... 280
LIN-UART シリアル制御レジスタ (SCR) ...... 276
LIN-UART シリアルモードレジスタ
(SMR) ....................................................... 278
LIN-UART 送信データレジスタ (TDR) ......... 283
LIN-UART ボーレートジェネレータレジスタ 1,0
(BGR1,BGR0) のビット構成 ..................... 288
ウォッチドッグタイマ制御レジスタ
(WDTC) .................................................... 170
ウォッチドッグタイマ選択 ID レジスタ
(WDTH,WDTL) ......................................... 413
外部割込み制御レジスタ (EIC10).................. 256
クロック監視制御レジスタ (CMCR) ............. 370
クロック監視データレジスタ (CMDR) ......... 368
システムクロック制御レジスタ (SYCC) の
構成 ............................................................ 63
システムクロック制御レジスタ 2 (SYCC2) の
構成................................................................. 71
システム構成レジスタ (SYSC)...................... 421
スタンバイ制御レジスタ (STBC) .................... 68
タイムベースタイマ制御レジスタ
(TBTC)...................................................... 156
CM26-10123-1
時計プリスケーラ制御レジスタ (WPCR).......182
発振安定待ち時間設定レジスタ (WATR) の
構成.............................................................65
フラッシュメモリステータスレジスタ
(FSR) .........................................................385
メイン CR クロックトリミングレジスタ
( 下位 )(CRTL) ...........................................411
メイン CR クロックトリミングレジスタ
( 上位 )(CRTH)...........................................409
リセット要因レジスタ (RSRR) の構成 ............98
リセット要因レジスタ (RSRR) の状態 ..........100
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ∼ WRAR2) .................................242
ワイルドレジスタアドレス比較許可レジスタ
(WREN) .....................................................243
ワイルドレジスタデータ設定レジスタ
(WRDR0 ∼ WRDR2) .................................241
ワイルドレジスタデータテスト設定レジスタ
(WROR).....................................................244
割込みレベル設定レジスタ (ILR0 ∼ ILR5) の
構成...........................................................106
レジスタバンクポインタ
レジスタバンクポインタ (RP) の構成 .............44
レジスタバンクポインタおよびダイレクト
バンクポインタのミラーアドレス ..............44
連続モード
インターバルタイマ機能 ( 連続モード )........190
インターバルタイマ機能 ( 連続モード ) の
設定...........................................................218
わ
ワイルドレジスタ
ワイルドレジスタ関連のレジスタ ................239
ワイルドレジスタ機能 ..................................236
ワイルドレジスタ機能適用アドレス.............245
ワイルドレジスタ機能の設定順序 ................245
ワイルドレジスタ機能のブロック
ダイヤグラム ............................................237
ワイルドレジスタ番号 ..................................240
ワイルドレジスタアドレス設定レジスタ
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ∼ WRAR2) .................................242
ワイルドレジスタアドレス比較許可レジスタ
ワイルドレジスタアドレス比較許可レジスタ
(WREN) .....................................................243
ワイルドレジスタデータ設定レジスタ
ワイルドレジスタデータ設定レジスタ
(WRDR0 ∼ WRDR2) .................................241
ワイルドレジスタデータテスト設定レジスタ
ワイルドレジスタデータテスト設定レジスタ
(WROR).....................................................244
割込み
8/10 ビット A/D コンバータ動作中の
割込み .......................................................348
8/10 ビット A/D コンバータの割込みに関連する
レジスタとベクタテーブルの
アドレス....................................................348
8/16 ビット複合タイマの割込みに関連する
レジスタとベクタテーブルの
アドレス....................................................215
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................291
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471
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LIN-UART の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 292
インターバル機能動作時の割込み ................ 159
インターバルタイマ機能動作時の割込み
( 時計割込み ) ........................................... 184
外部割込み回路の動作中の割込み ................ 258
外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 258
周辺機能からの割込み要求........................... 104
受信割込み .................................................... 289
受信割込み発生とフラグセットの
タイミング ............................................... 293
スタンバイモードは CPU が割込みを
受け付けない場合も解除されます。............ 80
送信割込み .................................................... 290
送信割込み発生とフラグセットの
タイミング ............................................... 295
送信割込み要求発生タイミング.................... 296
タイマ 00 割込み ........................................... 214
タイマ 01 割込み ........................................... 214
タイムベースタイマの割込みに関連する
レジスタとベクタテーブル ...................... 160
多重割込み .................................................... 110
時計プリスケーラの割込み........................... 184
472
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブル .....................................184
割込みからの復帰時のスタック動作.............112
割込み処理開始時のスタック動作 ................112
割込み処理時間 .............................................111
割込み処理のスタック領域 ...........................113
割込み動作時の処理 ......................................107
割込みの受付けを制御するビット ..................48
割込みの概要 .................................................104
割込み要因一覧表..........................................436
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................80
割込み要求
周辺機能からの割込み要求 ...........................104
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................80
割込みレベル設定レジスタ
割込みレベル設定レジスタ (ILR0 ∼ ILR5) の
構成...........................................................106
ワンショットモード
インターバルタイマ機能
( ワンショットモード ) .............................190
インターバルタイマ機能
( ワンショットモード ) の動作..................216
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レジスタ索引
A
ADC1
ADC2
ADDH
ADDL
AIDRL
A/D コンバータ制御レジスタ 1........... 343
A/D コンバータ制御レジスタ 2........... 345
A/D コンバータデータレジスタ上位
............................................................ 347
A/D コンバータデータレジスタ下位
............................................................ 347
A/D 入力禁止レジスタ下位 ........ 116, 117
B
BGR0
BGR1
LIN-UART ボーレートジェネレータ
レジスタ 0........................................... 288
LIN-UART ボーレートジェネレータ
レジスタ 1........................................... 288
C
CMCR
CMDR
CRTH
CRTL
クロック監視制御レジスタ ................. 370
クロック監視データレジスタ ............. 368
メイン CR クロックトリミングレジスタ
（上位）................................................. 409
メイン CR クロックトリミングレジスタ
（下位）................................................. 411
D
DDR0
DDR1
DDR6
DDRF
DDRF
DDRG
ポート 0 方向レジスタ ................ 116, 117
ポート 1 方向レジスタ ................ 116, 117
ポート 6 方向レジスタ ........................ 116
ポート F 方向レジスタ........................ 117
ポート F 方向レジスタ........................ 116
ポート G 方向レジスタ ....................... 116
E
ECCR
EIC10
EIC20
EIC30
ESCR
PDR6
PDRF
PDRG
PUL0
PULG
R
RDR/TDR LIN-UART 受信 / 送信データレジスタ
.............................................................282
RSSR
リセット要因レジスタ...........................98
S
SCR
SMR
SSR
STBC
SYCC
SYCC2
SYSC
T00CR0
T00CR1
T01CR0
T01CR1
T01DR
F
FSR
フラッシュメモリステータスレジスタ
............................................................ 385
ILR0
ILR1
ILR2
ILR3
ILR4
ILR5
ILSR
割込みレベル設定レジスタ 0 .............. 106
割込みレベル設定レジスタ 1 .............. 106
割込みレベル設定レジスタ 2 .............. 106
割込みレベル設定レジスタ 3 .............. 106
割込みレベル設定レジスタ 4 .............. 106
割込みレベル設定レジスタ 5 .............. 106
入力レベル選択レジスタ ........... 116, 117
TMCR0
ポート 0 データレジスタ ........... 116, 117
ポート 1 データレジスタ ........... 116, 117
CM26-10123-1
8/16 ビット複合タイマ 00
制御ステータスレジスタ 0 ch.0
.............................................................202
8/16 ビット複合タイマ 00
制御ステータスレジスタ 1 ch.0
.............................................................205
8/16 ビット複合タイマ 00
データレジスタ ch.0
.............................................................211
8/16 ビット複合タイマ 01
制御ステータスレジスタ 0 ch.0
.............................................................202
8/16 ビット複合タイマ 01
制御ステータスレジスタ 1 ch.0
.............................................................205
8/16 ビット複合タイマ 01
データレジスタ ch.0
.............................................................211
タイマベースタイマ制御レジスタ (TBTC)
.............................................................156
8/16 ビット複合タイマ 00/01
タイマモード制御レジスタ ch.0..........208
8/16 ビット複合タイマ 00/01
タイマモード制御レジスタ ch.1..........208
W
WATR
WDTC
WDTH
P
PDR0
PDR1
TBTC
TMCR0
I
LIN-UART シリアル制御レジスタ .......276
LIN-UART シリアルモードレジスタ
.............................................................278
LIN-UART シリアルステータスレジスタ
.............................................................280
スタンバイ制御レジスタ（STBC）........68
システムクロック制御レジスタ ............63
システムクロック制御レジスタ 2 .........71
システム構成レジスタ.........................421
T
T00DR
LIN-UART 拡張通信制御レジスタ....... 286
外部割込み制御レジスタ ch.2/ch.3
............................................................ 256
外部割込み制御レジスタ ch.4/ch.5
............................................................ 256
外部割込み制御レジスタ ch.6/ch.7
............................................................ 256
LIN-UART 拡張ステータス制御レジスタ
............................................................ 284
ポート 6 データレジスタ....................116
ポート F データレジスタ............116, 117
ポート G データレジスタ ...................116
ポート 0 プルアップ制御レジスタ
.....................................................116, 117
ポート G プルアップ制御レジスタ
.............................................................116
WDTL
発振安定待ち時間設定レジスタ ............65
ウォッチドックタイマ制御レジスタ
.............................................................170
ウォッチドッグタイマ選択 ID レジスタ
（上位）..................................................413
ウォッチドッグタイマ選択 ID レジスタ
（下位）..................................................413
FUJITSU MICROELECTRONICS LIMITED
473
MB95200H/210H/220H Series
WPCR
時計プリスケーラ制御レジスタ.......... 182
WRARH0 ワイルドレジスタアドレス設定レジスタ
上位 ch.0 ............................................. 242
WRARH1 ワイルドレジスタアドレス設定レジスタ
上位 ch.1 ............................................. 242
WRARH2 ワイルドレジスタアドレス設定レジスタ
上位 ch.2 ............................................. 242
WRARL0 ワイルドレジスタアドレス設定レジスタ
下位 ch.0 ............................................. 242
WRARL1 ワイルドレジスタアドレス設定レジスタ
下位 ch.1 ............................................. 242
WRARL2 ワイルドレジスタアドレス設定レジスタ
下位 ch.2 ............................................. 242
474
WRDR0
WRDR1
WRDR2
WREN
WROR
ワイルドレジスタデータ設定レジスタ
ch.0 ......................................................241
ワイルドレジスタデータ設定レジスタ
ch.1 ......................................................241
ワイルドレジスタデータ設定レジスタ
ch.2 ......................................................241
ワイルドレジスタアドレス比較許可
レジスタ ..............................................243
ワイルドレジスタデータテスト設定
レジスタ ..............................................244
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
端子機能索引
A
AN00
A/D コンバータのアナログ入力端子 ch.0
AN01
A/D コンバータのアナログ入力端子 ch.1
AN02
A/D コンバータのアナログ入力端子 ch.2
..................................................... 339
..................................................... 339
..................................................... 339
AN03
AN04
RST
..................................................... 339
S
A/D コンバータのアナログ入力端子 ch.4
A/D コンバータのアナログ入力端子 ch.5
..................................................... 339
E
EC0
8/16 ビット複合タイマ 00/01 クロック
入力端子 ch.0 ................................. 197
I
INT00
INT01
INT02
外部割込み入力端子 ch.0................. 251
外部割込み入力端子 ch.1................. 251
外部割込み入力端子 ch.2................. 251
CM26-10123-1
外部割込み入力端子 ch.3 .................251
外部割込み入力端子 ch.4 .................251
外部割込み入力端子 ch.5 .................251
外部割込み入力端子 ch.6 .................251
外部割込み入力端子 ch.7 .................251
R
A/D コンバータのアナログ入力端子 ch.3
..................................................... 339
AN05
INT03
INT04
INT05
INT06
INT07
SCK
リセット端子.................................. 360
LIN-UART のクロック入出力端子
.....................................................273
SIN
LIN-UART のシリアルデータ入力端子
SOT
LIN-UART のシリアルデータ出力端子
.....................................................273
.....................................................273
T
TO00
8/16 ビット複合タイマ 00 出力端子 ch.0
TO01
8/16 ビット複合タイマ 01 出力端子 ch.0
.....................................................197
.....................................................197
FUJITSU MICROELECTRONICS LIMITED
475
MB95200H/210H/220H Series
476
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
MB95200H/210H/220H Series
割込みベクタ索引
I
IRQ0
IRQ0
IRQ1
IRQ1
IRQ18
IRQ19
IRQ2
IRQ2
IRQ20
外部割込み ch.0............................... 258
外部割込み ch.4............................... 258
外部割込み ch.1............................... 258
外部割込み ch.5............................... 258
8/10 ビット A/D ............................... 348
タイムベースタイマ......................... 160
外部割込み ch.2............................... 258
外部割込み ch.6............................... 258
時計プリスケーラ / 時計カウンタ
IRQ3
IRQ3
IRQ5
外部割込み ch.3 ...............................258
外部割込み ch.7 ...............................258
8/16 ビット複合タイマ ch.0( 下位 )
IRQ6
8/16 ビット複合タイマ ch.0( 上位 )
IRQ7
IRQ8
LIN-UART( 受信 ) .............................292
LIN-UART( 送信 ) .............................292
......................................................215
......................................................215
...................................................... 184
CM26-10123-1
FUJITSU MICROELECTRONICS LIMITED
477
MB95200H/210H/220H Series
478
FUJITSU MICROELECTRONICS LIMITED
CM26-10123-1
CM26-10123-1
富士通マイクロエレクトロニクス • CONTROLLER MANUAL
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95200H/210H/220H Series
ハードウェアマニュアル
2009 年 1 月 初版発行
発行
富士通マイクロエレクトロニクス株式会社
編集
マーケティング統括部 プロモーション推進部