2.1 MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
DATA SHEET
DS07–16303–4
マイクロコントローラ 32 ビットオリジナル
CMOS
FR30 MB91121 シリーズ
MB91121
■ 概 要
MB91121 シリーズは 32 ビット RISC CPU (FR ＊ファミリ ) をコアとし , 高性能 / 高速な CPU 処理を要求される組込み制
御用に各種 I/O リソースやバス制御機構 , さらに内蔵プログラム RAM を持った積和演算ユニット ( 簡易 DSP) を内蔵した
マイクロコントローラです。
32 ビット CPU がアクセスする広大なアドレス空間をサポートするために , 外部バスアクセスが基本となっています
が , CPU の命令実行の高速化のために 1 KB の命令キャッシュメモリと 4 KB (DSP 未使用時は 8 KB) の RAM を内蔵して
います。
デジタルカメラ , ナビゲーションシステム , 高性能 FAX, プリンタ制御等，高性能な CPU 処理パワーを要求される組込
み用途に最適な仕様となっています。
＊：FR は , FUJITSU RISC controller の略で , 富士通マイクロエレクトロニクス株式会社の製品です。
■ 特 長
1.FR-CPU
・ 32 ビット RISC, ロード / ストアアーキテクチャ, 5 段パイプライン
・ 動作周波数 内部 50 MHz［外部 25 MHz］(PLL 使用 , 原振 12.5 MHz 時 )
・ 汎用レジスタ 32 ビット× 16 本
・ 16 ビット固定長命令 ( 基本命令 ) , 1 命令 /1 サイクル
・ メモリ−メモリ間転送 , ビット処理 , バレルシフトなどの命令：組込み用途に適した命令
・ 関数入口 / 出口命令 , レジスタ内容のマルチロード / ストア命令：高級言語対応命令
・ レジスタ インターロック機能：アセンブラ記述の容易化
（続く）
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2001-2008 FUJITSU MICROELECTRONICS LIMITED All rights reserved
2008.10
MB91121 シリーズ
（続き）
・ 遅延スロット付き分岐命令：分岐処理時のオーバヘッドの低減
・ 乗算器の内蔵 / 命令レベルでのサポート
符号付き 32 ビット乗算：5 サイクル
符号付き 16 ビット乗算：3 サイクル
・ 割込み (PC, PS の退避 )：6 サイクル , 16 プライオリティレベル
2. バスインタフェース
・ クロックダブラ使用 最高内部 50 MHz, 外部バス 25 MHz 動作
・ 25 ビットアドレスバス (32 MB アドレス空間 )
・ 16・8 ビットデータバス
・ 基本外部バスサイクル：2 クロックサイクル
・ 最小 64 Kbyte 単位で設定可能なチップセレクト出力：6 本
・ 各種メモリに対するインタフェースのサポート
DRAM インタフェース ( 領域 4, 5)
・ 自動ウェイトサイクル：領域ごとに 0 ∼ 7 サイクルのうちで任意に設定可能
・ 未使用データ / アドレス端子は , 入出力ポートとして使用可能
・ little endian モードサポート ( 領域 1 ∼ 5 のうち 1 領域選択 )
3.DRAM インタフェース
・ 2 バンク独立制御 ( 領域 4, 5)
・ Double CAS DRAM ( 通常 DRAM I/F) /Single CAS DRAM/Hyper DRAM
・ 基本バスサイクル：通常 5 サイクル , 高速ページモード時 2 サイクルアクセス可能
・ プログラマブル波形：RAS, CAS に 1 サイクル自動ウェイト挿入可能
・ DRAM リフレッシュ
CBR リフレッシュ (6 ビットタイマによりインターバルを任意に設定 )
セルフリフレッシュモード
・ 8/9/10/12 本のコラムアドレスに対応
・ 2CAS/1WE, 2WE/1CAS の選択可
4.DSP マクロ ( 簡易 DSP)
・ 高速積和演算 (1 マシンサイクル )
・ データ形式
：16 ビット固定小数点 (16 × 16 ＋ 40 ビット )
・ 命令領域
：256 ワード× 16 ビット
・ データ領域
：64 ワード× 16 ビット× 1 組 , 1024 ワード× 16 ビット× 2 組 ( バンク )
・ 丸め処理 , 飽和処理可能
・ 加算項目数
：最大 32 項
・ 命令
：MAC 命令 /STR 命令 /JMP 命令
・ 遅延処理
：32 ワード内で自由に転送可能
・ 固定小数点方式
：Q12 ∼ Q15 の内から選択可能
・ プログラム実行制御
：8 通りの計算プログラムを外部から選択可能
・ 変数モニタ
：4 ワードまでの計算結果をプログラム停止させずにモニタ可能
・ 効率のよいデータ変数領域：データ変数領域は 2 バンクあり , CPU からデータ変数アクセス中に他バンクを用いて ,
DSP 計算プログラム実行が可能。
5. キャッシュメモリ
・ 1 KB 命令キャッシュ
・ 2 way set associative
・ 32 ブロック / ウェイ , 4 エントリ (4 word) / ブロック
・ ロック機能：特定プログラムコードのキャッシュへの常駐化
6.DMAC (DMA Controller)
・ 8 チャネル
・ 転送要因 外部端子 /UART の割込み要求 /DSP マクロ / ソフト起動
・ 転送シーケンス ステップ転送 / ブロック転送
バースト転送 / 連続転送
・ 転送データ長 8 ビット /16 ビット /32 ビット / から選択可
・ 割込み要求によって一時停止が可能
2
DS07–16303–4
MB91121 シリーズ
7.UART
・ 独立 3 チャネル
・ 全二重ダブルバッファ
・ データ長：7 ∼ 9 ビット ( パリティ無し ) , 6 ∼ 8 ビット ( パリティ有り )
・ 非同期 ( 調歩同期 ) , CLK 同期通信の選択可能
・ マルチプロセッサモード
・ ボーレートジェネレータとして 16 ビットタイマ (U-TIMER) 内蔵：任意のボーレートを発生
・ 外部クロックを転送クロックとして使用可能
・ エラー検出：パリティ, フレーム , オーバラン
8.A/D コンバータ ( 逐次変換型 )
・ 10 ビット分解能 , 8 チャネル
・ 逐次比較変換：25 MHz 時 5.6 µs
・ サンプル & ホールド回路内蔵
・ 変換モード：シングル変換 / スキャン変換 / リピート変換 より選択
・ 起動：ソフトウェア / 外部トリガ / 内蔵タイマ より選択
9. リロードタイマ
・ 16 ビットタイマ：3 チャネル
・ 内部クロック：2 クロックサイクル分解能 , 2/8/32 分周から選択
10. その他のインターバルタイマ
・ 16 ビットタイマ：3 チャネル (U-TIMER)
・ PWM タイマ：4 チャネル
・ ウォッチドッグタイマ：1 チャネル
11. ビットサーチモジュール
“0”
/ の変化ビットの位置を 1 サイクルでサーチ
・ 1 ワード中の MSB からの最初の“1”
12. 割込みコントローラ
・ 外部割込み入力：マスク不可割込み (NMI) , 通常割込み× 8 (INT0 ∼ INT7)
・ 内部割込み要因：UART, DMAC, A/D, UTIMER, 遅延割込み , DSP マクロ
・ マスク不可割込み以外は , 優先レベルをプログラマブルに設定可能 (16 レベル )
その他の特長
1. リセット要因
・ パワーオンリセット / ウォッチドッグタイマ / ソフトウェアリセット / 外部リセット
2. 低消費電力モード
・ スリープ / ストップ モード
3. クロック制御
・ ギア機能：CPU とペリフェラルの動作クロック周波数を独立に任意に設定可能
ギアクロックは 1/1, 1/2, 1/4, 1/8 ( または 1/2, 1/4, 1/8, 1/16) から選択可能
但し , ペリフェラルの動作は 25 MHz を上限とする。
4. パッケージ：LQFP-120
5.CMOS テクノロジー (0.35 µm)
6. 電源 3.3 V ± 0.3 V
DS07–16303–4
3
MB91121 シリーズ
■ 端子配列図
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
RAS1/PB4
DW0/PB3
CS0H/PB2
CS0L/PB1
RAS0/PB0
VCC
X0
X1
VSS
PI1/EOP2/ATG
PI0/DACK2
PE7/DREQ2
PE6/EOP1
PE5/DACK1
PE4/DREQ1
PE3/EOP0
PE2/DACK0
PE1/DREQ0
PE0/SC2
PF7/SO2
PF6/SI2
PF5/SC1
PF4/SO1
PF3/SI1
PF2/SC0
PF1/SO0
VSS
PF0/SI0
PG7/INT7/TRG3
PG6/INT6/TRG2
(TOP VIEW)
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
PG5/INT5/TRG1
PG4/INT4/TRG0
PG3/INT3
PG2/INT2
PG1/INT1
PG0/INT0
VCC
PH7/OCPA3
PH6/OCPA2
PH5/OCPA1
PH4/OCPA0
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
AVSS/AVRL
AVRH
AVCC
A24
A23/P67
A22/P66
A21/P65
A20/P64
A19/P63
A18/P62
A17/P61
P26/D22
P27/D23
D24
D25
D26
D27
D28
D29
D30
D31
VSS
A00
A01
A02
A03
A04
A05
A06
A07
VCC
A08
A09
A10
A11
A12
A13
A14
A15
VSS
P60/A16
PB5/CS1L
PB6/CS1H
PB7/DW1
VCC
CS0
PA1/CS1
PA2/CS2
PA3/CS3
PA4/CS4
PA5/CS5
PA6/CLK
NMI
MD3
RST
VSS
MD0
MD1
MD2
P80/RDY
P81/BGRNT
P82/BRQ
RD
WR0
P85/WR1
P20/D16
P21/D17
P22/D18
P23/D19
P24/D20
P25/D21
(FPT-120P-M21)
4
DS07–16303–4
MB91121 シリーズ
■ 端子機能説明
端子番号
端子名
回路形式
機 能 説 明
1
2
3
4
5
6
7
A17/P61
A18/P62
A19/P63
A20/P64
A21/P65
A22/P66
A23/P67
F
外部アドレスバスの bit 16 ∼ bit23 です。
アドレスバスとして使用しない場合は , ポート (P60 ∼ P67) として使用
できます。
8
A24
M
外部アドレスバスの bit24 です。
9
AVCC
⎯
A/D コンバータ VCC 電源です。
10
AVRH
⎯
A/D コンバータ基準電圧です ( 高電位側 ) 。
この端子の投入 / 切断は必ず VCC に AVRH 以上の電位が印加してある
状態で行ってください。
11
AVSS/AVRL
⎯
A/D コンバータ VSS 電源 , および基準電圧です ( 低電位側 ) 。
12 ∼ 19
AN0 ∼ AN7
N
20 ∼ 23
OCPA0/PH4
OCPA1/PH5
OCPA2/PH6
OCPA3/PH7
25 ∼ 32
33
INT0/PG0
INT1/PG1
INT2/PG2
INT3/PG3
INT4/PG4/TRG0
INT5/PG5/TRG1
INT6/PG6/TRG2
INT7/PG7/TRG3
SI0/PF0
F
［AN0 ∼ AN7］A/D コンバータアナログ入力です。この機能は AIC レジ
スタの指定がアナログ入力のとき有効となります。
［OCPA0 ∼ OCPA3］PWM タイマの出力です。この機能は PWM タイマ
の出力指定が許可のときに有効となります。
［PH4 ∼ PH7］汎用の入出力ポートです。
［INT0 ∼ INT7］外部割込み要求
入力です。
F
［TRG0 ∼ TRG3］PWM タイマの
外部トリガ入力です。
それぞれ入力動作をしている間はこ
の入力を随時使用していますので意
図的に行う以外は他の機能による出
力を停止させておく必要がありま
す。
［PG0 ∼ PG7］汎用の入出力ポートです。
F
［SI0］UART0 のデータ入力です。UART0 が入力動作をしている間はこ
の入力を随時使用していますので意図的に行う以外は他の機能による出
力を停止させておく必要があります。
［PF0］汎用の入出力ポートです。
35
36
37
SO0/PF1
SC0/PF2
SI1/PF3
F
F
F
［SO0］UART0 のデータ出力です。この機能は UART0 のデータ出力指
定が許可のときに有効となります。
［PF1］汎用の入出力ポートです。この機能は UART0 のデータ出力指定
が禁止のときに有効となります。
［SC0］UART0 のクロック入出力です。クロック出力は UART0 のク
ロック出力指定が許可のときに有効となります。
［PF2］汎用の入出力ポートです。この機能は UART0 のクロック出力指
定が禁止のときに有効となります。
［SI1］UART1 のデータ入力です。UART1 が入力動作をしている間はこ
の入力を随時使用していますので意図的に行う以外は他の機能による出
力を停止させておく必要があります。
［PF3］汎用の入出力ポートです。
（続く）
DS07–16303–4
5
MB91121 シリーズ
端子番号
38
39
40
端子名
SO1/PF4
SC1/PF5
SI2/PF6
回路形式
F
F
F
機 能 説 明
［SO1］UART1 のデータ出力です。この機能は UART1 のデータ出力指
定が許可のときに有効となります。
［PF4］汎用の入出力ポートです。この機能は UART1 のデータ出力指定
が禁止のときに有効となります。
［SC1］UART1 のクロック入出力です。クロック出力は UART1 のク
ロック出力指定が許可のときに有効となります。
［PF5］汎用の入出力ポートです。この機能は UART1 のクロック出力指
定が禁止のときに有効となります。
［SI2］UART2 のデータ入力です。UART2 が入力動作をしている間は ,
この入力を随時使用していますので , 意図的に行う以外は他の機能によ
る出力を停止させておく必要があります。
［PF6］汎用の入出力ポートです。
41
42
43
SO2/PF7
SC2/PE0
DREQ0/PE1
F
F
F
［SO2］UART2 のデータ出力です。この機能は UART2 のデータ出力指
定が許可のときに有効となります。
［PF7］汎用の入出力ポートです。この機能は UART2 のデータ出力指定
が禁止のときに有効となります。
［SC2］UART2 のクロック入出力です。クロック出力は UART2 のク
ロック出力指定が許可のときに有効となります。
［PE0］汎用の入出力ポートです。この機能は UART2 のクロック出力指
定が禁止のときに有効となります。
［DREQ0］DMA 外部転送要求入力です (ch.0) 。DMAC の転送要因とし
て選択した場合はこの入力を随時使用していますので , 意図的に行う以
外は他の機能による出力を停止させておく必要があります。
［PE1］汎用の入出力ポートです。
44
DACK0/PE2
F
45
EOP0/PE3
F
［DACK0］DMAC 外部転送要求受付出力です (ch.0) 。この機能は DMAC
の転送要求受付出力指定が許可のときに有効となります。
［PE2］汎用の入出力ポートです。この機能は DMAC の転送要求受付出
力指定または DACK0 出力指定が禁止のときに有効となります。
［EOP0］DMAC EOP 出力です (ch.0) 。この機能は DMAC の EOP 出力指
定が許可のときに有効です。
［PE3］汎用の入出力ポートです。
46
DREQ1/PE4
F
［DREQ1］DMA 外部転送要求入力です (ch.1) 。DMAC の転送要因とし
て選択した場合はこの入力を随時使用していますので , 意図的に行う以
外は他の機能による出力を停止させておく必要があります。
［PE4］汎用の入出力ポートです。
47
DACK1/PE5
F
48
EOP1/PE6
F
［DACK1］DMAC 外部転送要求受付出力です (ch.1) 。この機能は DMAC
の転送要求受付出力指定が許可のときに有効となります。
［PE5］汎用の入出力ポートです。この機能は DMAC の転送要求受付出
力指定または DACK0 出力指定が禁止のときに有効となります。
［EOP1］DMAC EOP 出力です (ch.1) 。この機能は DMAC の EOP 出力指
定が許可のときに有効です。
［PE6］汎用の入出力ポートです。
（続く）
6
DS07–16303–4
MB91121 シリーズ
端子番号
49
端子名
DREQ2/PE7
回路形式
F
機 能 説 明
［DREQ2］DMA 外部転送要求入力です (ch.2) 。DMAC の転送要因とし
て選択した場合はこの入力を随時使用していますので , 意図的に行う以
外は他の機能による出力を停止させておく必要があります。
［PE7］汎用の入出力ポートです。
50
DACK2/PI0
F
［DACK2］DMAC 外部転送要求受付出力です (ch.2) 。この機能は DMAC
の転送要求受付出力指定が許可のときに有効となります。
［PI0］汎用の入出力ポートです。この機能は DMAC の転送要求受付出
力指定または DACK0 出力指定が禁止のときに有効となります。
［EOP2］DMAC EOP 出力です (ch.2) 。この機能は DMAC の EOP 出力指
定が許可のときに有効です。
51
EOP2/ATG/PI1
F
［ATG］A/D コンバータの外部トリガ入力です。A/D の起動要因として
選択した場合はこの入力を随時使用していますので , 意図的に行う以外
は他の機能による出力を停止させておく必要があります。
［PI1］汎用の入出力ポートです。この機能は DMAC の転送終了信号出
力指定が禁止のときに有効となります。
53
54
X1
X0
56
57
58
59
60
RAS0/PB0
CS0L/PB1
CS0H/PB2
DW0/PB3
RAS1/PB4
61
62
63
CS1L/PB5
CS1H/PB6
DW1/PB7
F
65
CS0
M
66
67
68
69
70
CS1/PA1
CS2/PA2
CS3/PA3
CS4/PA4
CS5/PA5
71
A
F
クロック ( 発振 ) 出力です。
クロック ( 発振 ) 入力です。
DRAM バンク 0 の RAS 出力です。
DRAM バンク 0 の CASL 出力です。
DRAM バンク 0 の CASH 出力です。
DRAM バンク 0 の WE 出力です (low active) 。
DRAM バンク 1 の RAS 出力です。
［PB0 ∼ PB3］未使用時はポートとして使用できます。
DRAM バンク 1 の CASL 出力です。
DRAM バンク 1 の CASH 出力です。
DRAM バンク 1 の WE 出力です (low active) 。
［PB5 ∼ PB7］未使用時はポートとして使用できます。
F
チップセレクト 0 出力です (Low active) 。
チップセレクト 1 出力です (Low active) 。
チップセレクト 2 出力です (Low active) 。
チップセレクト 3 出力です (Low active) 。
チップセレクト 4 出力です (Low active) 。
チップセレクト 5 出力です (Low active) 。
［PA1 ∼ PA5］未使用時はポートとして使用できます。
CLK/PA6
F
システムクロック出力です。外部バス動作周波数と同じクロックを出力
します。
［PA6］未使用時はポートとして使用できます。
72
NMI
H
NMI (Non Maskable Interrupt) 入力です (Low active) 。
73
MD3
G
モード端子 3 です。
VCC または VSS に直接つないで使用してください。
74
RST
B
外部リセット入力です。
76
77
78
MD0
MD1
MD2
G
モード端子 0 ∼ 2 です。
これらの端子により MCU の基本動作モードを設定します。
VCC または VSS に直接つないで使用してください。
（続く）
DS07–16303–4
7
MB91121 シリーズ
端子番号
端子名
回路形式
機 能 説 明
79
RDY/P80
C
外部レディ入力です。実行中のバスサイクルが完了しないときに 0 を入
力します。未使用時はポートとして使用できます。
80
BGRNT/P81
F
外部バス開放受付出力です。外部バスを開放したときに L を出力しま
す。未使用時はポートとして使用できます。
81
BRQ/P82
C
外部バス開放要求入力です。外部バスを開放してほしいときに 1 を入力
します。未使用時はポートとして使用できます。
82
RD
M
外部バスリードストローブです。
83
WR0
M
外部バスライトストローブです。各制御信号とデータバスのバイト位置
は次のような関係になっています。
16 bit バス幅
84
WR1/P85
F
8 bit バス幅
D31 ∼ D24
WR0
WR0
D23 ∼ D16
WR1
(Port 可 )
注 ) WR1 はリセット中は Hi-Z になっています。16 bit バス幅で使用する
場合は外部にプルアップ抵抗を付けてください。
85
86
87
88
89
90
91
92
D16/P20
D17/P21
D18/P22
D19/P23
D20/P24
D21/P25
D22/P26
D23/P27
C
外部データバスの bit16 ∼ bit23 です。
外部バス幅が 8 ビットの設定のときは , ポート (P20 ∼ P27) として使用
できます。
93
94
95
96
97
98
99
100
D24
D25
D26
D27
D28
D29
D30
D31
C
外部データバスの bit24 ∼ bit31 です。
102
103
104
105
106
107
108
109
111
112
113
114
115
116
117
118
A00
A01
A02
A03
A04
A05
A06
A07
A08
A09
A10
A11
A12
A13
A14
A15
F
外部アドレスバスの bit00 ∼ bit15 です。
120
A16/P60
外部アドレスバスの bit16 です。アドレスバスとして使用しない場合は ,
ポート (P60) として使用できます。
（続く）
8
DS07–16303–4
MB91121 シリーズ
（続き）
端子番号
端子名
回路形式
機 能 説 明
24
55
64
110
VCC
⎯
デジタル回路の電源です。
34
52
75
101
119
VSS
⎯
デジタル回路の接地レベルです。
注 ) 下記の大部分の端子は , xxxx/Pxx といった様に I/O ポートとリソースの入出力がマルチプレクスされます。これら
端子でポートとリソースの出力どうしが競合した場合 , リソースが優先されます。
■ DRAM 制御端子
データバス
16 ビットモード
データバス
8 ビットモード
2CAS/1WR モード 1CAS/2WR モード
⎯
端子名
RAS0
領域 4 RAS
領域 4 RAS
領域 4 RAS
RAS1
領域 5 RAS
領域 5 RAS
領域 5 RAS
CS0L
領域 4 CASL
領域 4 CAS
領域 4 CAS
CS0H
領域 4 CASH
領域 4 WEL
領域 4 CAS
CS1L
領域 5 CASL
領域 5 CAS
領域 5 CAS
CS1H
領域 5 CASH
領域 5 WEL
領域 5 CAS
DW0
領域 4 WE
領域 4 WEH
領域 4 WE
DW1
領域 5 WE
領域 5 WEH
領域 5 WE
DS07–16303–4
備 考
データバス 16 ビットモード時の“L”“H”と
address 下位 1 ビット (A0) との対応
“L”: “0”
“H”: “1”
CASL：A0 が“0”の領域に対応する CAS
CASH：A0 が“1”の領域に対応する CAS
WEL ：A0 が“0”の領域に対応する WE
WEH ：A0 が“1”の領域に対応する WE
9
MB91121 シリーズ
■ 入出力回路形式
分類
回 路 形 式
備 考
・ 発振帰還抵抗 約 1 MΩ
X1
クロック入力
A
X0
STANDBY
CONTROL
VCC
P-channel 型 Tr
B
・ CMOS ヒステリシス入力
スタンバイ制御なし
プルアップ抵抗付き
N-channel 型 Tr
拡散抵抗
VSS
デジタル入力
・ CMOS レベル入出力
スタンバイ制御あり
デジタル出力
デジタル出力
C
デジタル入力
STANDBY
CONTROL
・ アナログ入力
N
アナログ入力
（続く）
10
DS07–16303–4
MB91121 シリーズ
（続き）
分類
回 路 形 式
デジタル出力
備 考
・ CMOS レベル出力
・ CMOS ヒステリシス入力
スタンバイ制御あり
デジタル出力
F
デジタル入力
STANDBY
CONTROL
・ CMOS レベル入力
スタンバイ制御なし
G
デジタル入力
・ CMOS ヒステリシス入力
スタンバイ制御なし
H
デジタル入力
・ CMOS レベル出力
デジタル出力
M
デジタル出力
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11
MB91121 シリーズ
■ デバイスの取扱いについて
・ ラッチアップの防止
CMOS IC では入力端子や出力端子に VCC より高い電圧や VSS より低い電圧を印加した場合 , または , VCC ∼ VSS 間に
定格を超える電圧を印加した場合に , ラッチアップ現象を生じることがあります。ラッチアップが生じると電源電流が
激増し , 素子の熱破壊に至ることがありますので , 使用に際しては最大定格を超えることのないよう十分に注意してく
ださい。
・ アナログ系の電源投入時および切断時においてもアナログ電源 (AVCC, AVRH) とアナログ入力は , デジタル電源 (VCC)
を超えないように注意してください。
・ 未使用端子の処理
使用していない入力端子を開放のままにしておくと誤動作の原因となることがありますので , プルアップまたは , プル
ダウンなどの処理をしてください。
・ 外部リセット入力
RST 端子に“L”レベルを入力し , 内部が確実にリセット状態となるためには , RST 端子の“L”レベル入力が最低 5 マシン
サイクル必要です。
・ 外部クロック使用時の注意
外部クロックを使用する際には , 原則として X0 端子 , また X1 端子には X0 と逆相のクロックを同時に供給してくださ
い。ただし , この場合には STOP モード ( 発振停止モード ) は使用しないでください。(STOP 時 X1 端子が“H”出力で停
止するため )
また 12.5 MHz では X0 端子のみの供給で使用することができます。
下図に外部クロック使用方法例について示します。
X0
X1
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外部クロック使用例 ( 通常 )
［STOP モード ( 発振停止モード ) は使用できません］
X0
OPEN
X1
MB91121シリーズ
外部クロック使用例 (12.5 MHz 以下の場合は可能 )
・ 電源端子
VCC・VSS が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止するために , デバイス内部で同電位にす
べきもの同士を接続してありますが , 不要輻射の低減・グランドレベルの上昇によるストローブ信号の誤動作の防止・
総出力電流規格を遵守などのために , 必ずそれらすべてを外部で電源およびグランドに接続してください。
また , 電流供給源から出来るかぎり低インピーダンスで本デバイスの VCC, VSS に接続するような配慮をお願い致しま
す。
さらに , 本デバイスの近くで , VCC と VSS の間に 0.1 µF 程度のセラミックコンデンサをバイパスコンデンサとして接続
することをお勧めいたします。
・ 水晶発振回路
X0, X1 端子の近辺のノイズは本デバイスの誤動作のもととなります。
X0 と X1 および水晶発振子 ( あるいはセラミック
発振子 ) さらにグランドへのバイパスコンデンサは出来るかぎり近くに配置するようにプリント板を設計してくださ
い。
また , X0, X1 端子の回りをグランドで囲むようなプリント板アートワークは安定した動作を期待できますので , 強くお
勧めいたします。
・ NC 端子の処理
NC 端子は , 必ず開放にして使用してください。
12
DS07–16303–4
MB91121 シリーズ
・ モード端子 (MD0 ∼ MD3)
これらの端子 は , VCC または VSS に直接つないで使用してください。
ノイズにより誤って誤動作してしまうことを防ぐために , プリント板上の各モード端子と VCC または VSS 間のパター
ン長をできる限り短くし , これらを低インピーダンスで接続するようにしてください。
・ 電源投入時
電源投入時には , 必ず RST 端子を“L”レベル状態から開始し , 電源が VCC レベルになってから , 最低でも内部動作ク
ロックの 5 サイクル分の時間を確保してから“H”レベルにしてください。
・ 電源投入時の端子状態
電源投入時の端子の状態は不定です。電源を投入し発振が開始し , 動作が安定した後 , 回路の初期化が行われます。
・ 電源投入時の原振入力
電源投入時は , 必ず発振安定待ちが解除されるまでの間クロックを入力してください。
・ デバイス内には , パワーオンリセットによってのみ初期化される内蔵レジスタ類があります。これらの初期化を期待す
る場合には , 電源の再投入によるパワーオンリセットを行ってください。
・ AD コンバータを使用しない場合においても AVCC ＝ VCC, AVSS ＝ VSS に接続してください。
・ PLL クロックモード動作中の注意について
本マイコンで PLL クロックを選択しているときに発振子が外れたり , あるいはクロック入力が停止した場合 , 本マイ
コンは PLL 内部の自励発振回路の自走周波数で動作を継続し続ける場合があります。この動作は保証外の動作です。
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■ ブロックダイヤグラム
I バス (16 ビット )
FR CPU
ビットサーチモジュール
3
3
3
DREQ0～DREQ2
DACK0～DACK2
EOP0～EOP2
DMA コントローラ
(DMAC) (8 ch)
DSP マクロ
(RAM4 KB 内蔵 )
D バス (32 ビット )
RAM (4 KB)
命令キャッシュ (1 KB)
バスコンバータ
↔
( ハーバード プリンストン
)
16
25
2
バスコントローラ
↔
バスコンバータ (32 ビット 16
ビット )
6
X0
X1
RST
AN0～AN7
AVCC
AVRH
AVSS /AVRL
8
割込み制御ユニット
8
10 ビット A/D コン
バータ (8 ch)
リロードタイマ (3 ch)
R バス (16 ビット )
INT0～INT7
NMI
C バス (32 ビット )
クロック制御ユニット
( ウォッチドッグタイマ )
D16～D31
A00～A24
RDY
WR0～WR1
RDY
CLK
CS0～CS5
BRQ
BGRNT
RAS0
RAS1
CS0L
CS0H
CS1L
CS1H
DW0
DW1
DRAM
コントローラ
ポート 0 ∼
ポート B
STRG
ソフト DMA 起動回路
ポート
3
UART (3 ch)
( ボーレートタイマ )
3
3
PWM タイマ (4 ch)
4
4
SI0～SI2
SO0～SO2
SC0～SC2
OCPA0～OCPA3
TRG0～TRG3
( 注意事項 ) ・端子は機能別表記です ( 実際の端子は一部マルチプレクス ) 。
・REALOS をご使用になる場合は , 外部割込みを使うか内蔵タイマを使って
時間管理を行ってください。
14
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■ CPU コア
1. メモリ空間
FR ファミリの論理アドレス空間は 4 G バイト (232 番地 ) あり , CPU はリニアにアクセスを行います。
・メモリ空間
外 ROM 外バスモード
0000 0000H
I/O
0000 0400H
I/O
0000 0800H
⎫
⎪
⎪
⎪
⎬
⎪
⎪
⎪
⎭
⎫
⎪
⎬ ダイレクト アドレシング 領域
⎪
⎭
「■ I/O マップ」参照
アクセス禁止
0000 1000H
内蔵 RAM 4 KB
0000 2000H
Y-RAM1
← DSP マクロの YBANK 未使用モード時 RAM として使用可
Y-RAM0
← DSP マクロ未使用時 RAM として使用可
0000 2800H
0000 3000H
アクセス禁止
0000 F000H
DSP マクロ
0000 F300H
アクセス禁止
0001 0000H
外部領域
FFFF FFFFH
・ダイレクトアドレッシング領域
アドレス空間の下記の領域は , I/O 用に使用されます。この領域をダイレクトアドレッシング領域と呼び , 命令中で直接
オペランドのアドレスを指定できます。
ダイレクト領域は , アクセスするデータのサイズにより , 次のように異なります。
バイトデータアクセス
：000H ∼ 0FFH
ハーフワードデータアクセス：000H ∼ 1FFH
ワードデータアクセス
：000H ∼ 3FFH
DS07–16303–4
15
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2. レジスタ
FR ファミリには CPU 内にある用途専用のレジスタとメモリ上にある汎用レジスタの 2 つの種類があります。
・専用レジスタ
プログラムカウンタ (PC)
プログラムステータス (PS)
テーブルベースレジスタ (TBR)
：32 ビット長 , 命令格納位置を示します。
：32 ビット長 , レジスタポインタやコンディションコードを格納するレジスタです。
：EIT ( 例外 / 割込み / トラップ ) 処理のときに使用されるベクタテーブルの先頭アド
レスを保持します。
リターンポインタ (RP)
：サブルーチンから復帰するアドレスを保持します。
システムスタックポインタ (SSP) ：システムスタック空間を示します。
ユーザズスタックポインタ (USP) ：ユーザズスタック空間を示します。
乗除算結果レジスタ (MDH/MDL) ：32 ビット長 , 乗除算用のレジスタです。
32 bit
初期値
PC
プログラムカウンタ
PS
プログラムステータス
XXXX XXXXH (不定)
テーブルベースレジスタ
0 0 0F FC0 0H
RP
リターンポインタ
XXXX XXXXH (不定)
SSP
システムスタックポインタ
0 0 0 0 0 0 0 0H
USP
ユーザズスタックポインタ
XXXX XXXXH (不定)
TBR
MDH
XXXX XXXXH (不定)
乗除算結果レジスタ
MDL
XXXX XXXXH (不定)
プログラムステータス (PS)
PS はプログラムステータスを保持するレジスタで , コンディションコード・レジスタ (CCR) , システムコンディショ
ンコード・レジスタ (SCR) と割込みレベルマスク・レジスタ (ILM) の 3 つに分かれています。
bit
31
PS
⎯
20
19
18
17
16
ILM4 ILM3 ILM2 ILM1 ILM0
ILM
⎯
10
9
8
7
6
5
4
3
2
1
0
D1
D0
T
⎯
⎯
S
I
N
Z
V
C
SCR
CCR
・コンディションコード・レジスタ (CCR)
S フラグ ：R15 として使用されるスタックポインタを指定します。
I フラグ ：ユーザー割込み要求の許可・禁止を制御します。
N フラグ：演算結果を 2 の補数で表現された整数とみなしたときの符号を示します。
Z フラグ ：演算結果を“0”であったかを示します。
V フラグ：演算に用いたオペランドを 2 の補数で表現される整数であるとみなし , 演算の結果 , オーバフローが生じた
かを示します。
C フラグ：演算により , 最上位ビットからのキャリ , またはボローが発生したかを示します。
16
DS07–16303–4
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・システムコンディションコード・レジスタ (SCR)
T フラグ：ステップトレーストラップを有効にするかを指定するフラグです。
・割込みレベルマスク・レジスタ (ILM)
ILM4 ∼ ILM0：割込みレベルマスク値を保持するレジスタで , この ILM の保持する値がレベルマスクに使用されます。
CPU に入力される割込み要求の中で対応する割込みレベルが , この ILM で示されるレベルよりも強い
ときだけ割込み要求が受け付けられます。
ILM2
ILM1
ILM0
割込みレベル
強弱
0
0
0
0
0
0
強い
0
1
0
0
1
1
1
1
0
…
ILM3
…
ILM4
…
…
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1
15
31
弱い
17
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■ 汎用レジスタ
汎用レジスタは，CPU のレジスタ R0 ∼ R15 で，各種演算でのアキュムレータ，およびメモリアクセスのポインタ ( アド
レスを示すフィールド ) として使用します。
・レジスタバンクの構成
32 ビット
R0
初期値
XXXX XXXXH
R1
R12
R13
AC (Accumulator)
R14
FP (Frame Pointer)
XXXX XXXXH
R15
SP (Stack Pointer)
0 000 00 00 H
16 本のレジスタのうち，次のレジスタは特殊な用途を想定しています。そのため , 一部の命令が強化されています。
R13：仮想アキュムレータ (AC)
R14：フレームポインタ (FP)
R15：スタックポインタ (SP)
リセットによる R0 ∼ R14 の初期値は不定です。R15 の初期値は , 0000 0000H (SSP の値 ) となります。
18
DS07–16303–4
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■ モード設定
1. 端子
・モード端子と設定モード
モード端子
MD3 MD2 MD1 MD0
リセットベクトル
外部データバス幅
アクセス領域
モード名
バスモード
1
0
0
0
外部ベクタモード 0
外部
8 ビット
1
0
0
1
外部ベクタモード 1
外部
16 ビット
1
0
1
0
⎯
⎯
⎯
1
0
1
1
内部ベクタモード
内部
1
1
⎯
⎯
⎯
⎯
⎯
使用禁止
0
⎯
⎯
⎯
⎯
⎯
⎯
使用設定禁止
外部 ROM 外部バスモード
設定禁止
( モードレジスタ ) シングルチップモード＊
＊：MB91121 シリーズではシングルチップモードをサポートしていません。
2. レジスタ
・モードレジスタ (MODR) と設定モード
アドレス
0000 07FFH
M1
M0
＊
＊
＊
＊
＊
＊
初期値
XXXX XXXXB
アクセス
W
バスモード設定ビット
W：ライトオンリ
X ：不定
＊：M1, M0 以外のビットには , 常に“0”を書き込んでください。
・バスモード設定ビットとその機能
M1
M0
0
0
シングルチップモード
0
1
内部 ROM 外部バスモード
1
0
外部 ROM 外部バスモード
1
1
機 能
⎯
備 考
設定禁止
（注意事項）MB91121 シリーズでは , 内部 ROM を持たないため , “10B”の設定値のみとなります。
DS07–16303–4
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MB91121 シリーズ
■ I/O マップ
アドレス レジスタ略称
0000H
0001H
読出し / 書込み
レジスタ名称
初 期 値
( 空き領域 )
PDR2
ポート 2 データレジスタ
R/W
X X X X X X X XB
R/W
X X X X X X X XB
∼
0002H
( 空き領域 )
0004H
0005H
PDR6
ポート 6 データレジスタ
0006H
( 空き領域 )
0007H
0008H
PDRB
ポート B データレジスタ
R/W
X X X X X X X XB
0009H
PDRA
ポート A データレジスタ
R/W
−X X X X X X −B
R/W
− − X − − X X XB
000AH
000BH
( 空き領域 )
PDR8
ポート 8 データレジスタ
∼
000CH
( 空き領域 )
0011H
0012H
PDRE
ポート E データレジスタ
R/W
X X X X X X X XB
0013H
PDRF
ポート F データレジスタ
R/W
X X X X X X X XB
0014H
PDRG
ポート G データレジスタ
R/W
X X X X X X X XB
0015H
PDRH
ポート H データレジスタ
R/W
X X X X −−− −B
0016H
PDRI
ポート I データレジスタ
R/W
− − − − − − X XB
∼
0017H
( 空き領域 )
001BH
001CH
SSR0
シリアルステータスレジスタ 0
R/W
0 0 0 0 1 − 0 0B
001DH
SIDR0/SODR0
シリアルインプットレジスタ 0/
シリアルアウトプットレジスタ 0
R/W
X X X X X X X XB
001EH
SCR0
シリアルコントロールレジスタ 0
R/W
0 0 0 0 0 1 0 0B
001FH
SMR0
シリアルモードレジスタ 0
R/W
0 0 − − 0 − 0 0B
0020H
SSR1
シリアルステータスレジスタ 1
R/W
0 0 0 0 1 − 0 0B
0021H
SIDR1/SODR1
シリアルインプットレジスタ 1/
シリアルアウトプットレジスタ 1
R/W
X X X X X X X XB
0022H
SCR1
シリアルコントロールレジスタ 1
R/W
0 0 0 0 0 1 0 0B
0023H
SMR1
シリアルモードレジスタ 1
R/W
0 0 − − 0 − 0 0B
0024H
SSR2
シリアルステータスレジスタ 2
R/W
0 0 0 0 1 − 0 0B
0025H
SIDR2/SODR2
シリアルインプットレジスタ 2/
シリアルアウトプットレジスタ 2
R/W
X X X X X X X XB
0026H
SCR2
シリアルコントロールレジスタ 2
R/W
0 0 0 0 0 1 0
0027H
SMR2
シリアルモードレジスタ 2
R/W
0 0 − − 0 − 0 0B
TMRLR0
16 ビットリロードレジスタ ch.0
0028H
0029H
W
0B
X X X X X X X XB
X X X X X X X XB
（続く）
20
DS07–16303–4
MB91121 シリーズ
アドレス レジスタ略称
002AH
002BH
TMR0
読出し / 書込み
レジスタ名称
R
16 ビットタイマレジスタ ch.0
初 期 値
X X X X X X X XB
X X X X X X X XB
002CH
( 空き領域 )
002DH
002EH
002FH
0030H
0031H
0032H
0033H
TMCSR0
16 ビットリロードタイマコントロール
ステータスレジスタ ch.0
TMRLR1
16 ビットリロードレジスタ ch.1
W
TMR1
16 ビットタイマレジスタ ch.1
R
R/W
− − − − 0 0 0 0B
0 0 0 0 0 0 0 0B
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
0034H
( 空き領域 )
0035H
0036H
0037H
0038H
0039H
003AH
003BH
003CH
003DH
003EH
003FH
TMCSR1
16 ビットリロードタイマコントロール
ステータスレジスタ ch.1
ADCR
A/D コンバータデータレジスタ
ADCS
A/D コンバータコントロールステータス
レジスタ
TMRLR2
16 ビットリロードレジスタ ch.2
W
TMR2
16 ビットタイマレジスタ ch.2
R
R/W
R
R/W
− − − − 0 0 0 0B
0 0 0 0 0 0 0 0B
− − − − − − X XB
X X X X X X X XB
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
0040H
( 空き領域 )
0041H
0042H
0043H
TMCSR2
16 ビットリロードタイマコントロール
ステータスレジスタ ch.2
R/W
− − − − 0 0 0 0B
0 0 0 0 0 0 0 0B
∼
0044H
( 空き領域 )
004FH
0050H
STRG
ソフト DMA 起動
R/W
− − − − − − 0 0B
∼
0051H
( 空き領域 )
0077H
0078H
0079H
UTIM0/
UTIMR0
U-TIMER レジスタ ch.0/ リロードレジスタ ch.0
007AH
R/W
0 0 0 0 0 0 0 0B
( 空き領域 )
007BH
UTIMC0
U-TIMER 制御レジスタ ch.0
R/W
007CH
UTIM1/
UTIMR1
U-TIMER レジスタ ch.1/ リロードレジスタ ch.1
R/W
007DH
0 0 0 0 0 0 0 0B
007EH
0 − − 0 0 0 0 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
( 空き領域 )
（続く）
DS07–16303–4
21
MB91121 シリーズ
アドレス レジスタ略称
レジスタ名称
読出し / 書込み
007FH
UTIMC1
U-TIMER 制御レジスタ ch.1
R/W
0080H
UTIM2/
UTIMR2
U-TIMER レジスタ ch.2/ リロードレジスタ ch.2
R/W
0081H
0082H
0083H
初 期 値
0 − − 0 0 0 0 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
( 空き領域 )
UTIMC2
U-TIMER 制御レジスタ ch.2
R/W
0 − − 0 0 0 0 1B
∼
0084H
( 空き領域 )
0093H
0094H
EIRR
外部割込み要因レジスタ
R/W
0 0 0 0 0 0 0 0B
0095H
ENIR
割込み許可レジスタ
R/W
0 0 0 0 0 0 0 0B
0096H,
0097H
0098H
0099H
( 空き領域 )
ELVR
外部割込み要求レベル設定レジスタ
R/W
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
∼
009AH
( 空き領域 )
00D1H
00D2H
DDRE
ポート E データ方向レジスタ
W
0 0 0 0 0 0 0 0B
00D3H
DDRF
ポート F データ方向レジスタ
W
0 0 0 0 0 0 0 0B
00D4H
DDRG
ポート G データ方向レジスタ
W
0 0 0 0 0 0 0 0B
00D5H
DDRH
ポート H データ方向レジスタ
W
0 0 0 0 −−−−B
00D6H
DDRI
ポート I データ方向レジスタ
W
− − − − − − 0 0B
∼
00D7H
( 空き領域 )
00DBH
00DCH
00DDH
GCN1
ジェネラルコントロールレジスタ 1
00DEH
00DFH
R/W
0 0 1 1 0 0 1 0B
0 0 0 1 0 0 0 0B
( 空き領域 )
GCN2
ジェネラルコントロールレジスタ 2
PTMR0
PWM タイマレジスタ
R
PCSR0
PWM 周期設定レジスタ
W
PDUT0
PWM デューティ設定レジスタ
W
00E6H
PCNH0
PWM コントロールステータスレジスタ H
R/W
0 0 0 0 0 0 0 −B
00E7H
PCNL0
PWM コントロールステータスレジスタ L
R/W
0 0 0 0 0 0 0 0B
PTMR1
PWM タイマレジスタ
00E0H
00E1H
00E2H
00E3H
00E4H
00E5H
00E8H
00E9H
R/W
R
0 0 0 0 0 0 0 0B
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
（続く）
22
DS07–16303–4
MB91121 シリーズ
アドレス レジスタ略称
00EAH
レジスタ名称
読出し / 書込み
初 期 値
X X X X X X X XB
PCSR1
PWM 周期設定レジスタ
W
PDUT1
PWM デューティ設定レジスタ
W
00EEH
PCNH1
PWM コントロールステータスレジスタ H
R/W
0 0 0 0 0 0 0 −B
00EFH
PCNL1
PWM コントロールステータスレジスタ L
R/W
0 0 0 0 0 0 0 0B
PTMR2
PWM タイマレジスタ
R
PCSR2
PWM 周期設定レジスタ
W
PDUT2
PWM デューティ設定レジスタ
W
00F6H
PCNH2
PWM コントロールステータスレジスタ H
R/W
0 0 0 0 0 0 0 −B
00F7H
PCNL2
PWM コントロールステータスレジスタ L
R/W
0 0 0 0 0 0 0 0B
PTMR3
PWM タイマレジスタ
R
PCSR3
PWM 周期設定レジスタ
W
PDUT3
PWM デューティ設定レジスタ
W
00FEH
PCNH3
PWM コントロールステータスレジスタ H
R/W
0 0 0 0 0 0 0 −B
00FFH
PCNL3
PWM コントロールステータスレジスタ L
R/W
0 0 0 0 0 0 0 0B
00EBH
00ECH
00EDH
00F0H
00F1H
00F2H
00F3H
00F4H
00F5H
00F8H
00F9H
00FAH
00FBH
00FCH
00FDH
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
∼
0100H
( 空き領域 )
01FFH
X X X X X X X XB
0200H
0201H
0202H
DPDP
DMAC パラメータディスクリプタポインタ
R/W
X X X X X X X XB
X X X X X X X XB
0203H
X 0 0 0 0 0 0 0B
0204H
0 0 0 0 0 0 0 0B
0205H
0206H
DACSR
DMAC コントロールステータスレジスタ
R/W
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0207H
0 0 0 0 0 0 0 0B
0208H
X X X X X X X XB
0209H
020AH
DATCR
020BH
DMAC 端子コントロールレジスタ
R/W
X X X X 0 0 0 0B
X X X X 0 0 0 0B
X X X X 0 0 0 0B
（続く）
DS07–16303–4
23
MB91121 シリーズ
アドレス レジスタ略称
レジスタ名称
読出し / 書込み
初 期 値
∼
020CH
( 空き領域 )
020FH
0210H
0211H
0212H
0213H
0214H
− − − − 0 0 0 0B
OFAS
STRS
0 0 0 0 0 0 0 0B
R/W
DSP マクロレジスタ
− − − − 0 0 0 0B
0 0 0 0 0 0 0 0B
OFSC
0 0 0 0 − − − 0B
0215H
( 空き領域 )
0216H
OFSS
R/W
0 0 0 0 0 0 0 0B
0217H
Y-BANKC
R/W
0 − − 0 0 0 0 0B
OFSD
R/W
021AH
DSP-PC
R/W
X X X X X X X XB
021BH
DSP-CSR
R/W
0 0 0 0 0 0 0 0B
0218H
0219H
021CH
021DH
021EH
021FH
0220H
0221H
0222H
0223H
0224H
0225H
DSP-LY
R/W
DSP マクロレジスタ
DSP-OT0
R
DSP-OT1
R
DSP-OT2
R
DSP-OT3
R
DSP マクロレジスタ
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
∼
0226H
( 空き領域 )
03E3H
03E4H
03E5H
03E6H
− −−−−−−−B
ICHCR
R/W
命令キャッシュ制御レジスタ
− −−−−−−−B
− −−−−−−−B
03E7H
− − 0 0 0 0 0 0B
∼
03E8H
( 空き領域 )
03EFH
03F0H
03F1H
03F2H
03F3H
X X X X X X X XB
BSD0
ビットサーチモジュール 0 検出用データ
レジスタ
W
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
（続く）
24
DS07–16303–4
MB91121 シリーズ
アドレス レジスタ略称
レジスタ名称
読出し / 書込み
03F4H
03F5H
03F6H
初 期 値
X X X X X X X XB
BSD1
ビットサーチモジュール 1 検出用データ
レジスタ
R/W
X X X X X X X XB
X X X X X X X XB
03F7H
X X X X X X X XB
03F8H
X X X X X X X XB
03F9H
03FAH
BSDC
ビットサーチモジュール変化点検出用データ
レジスタ
W
X X X X X X X XB
X X X X X X X XB
03FBH
X X X X X X X XB
03FCH
X X X X X X X XB
03FDH
03FEH
BSRR
ビットサーチモジュール検出結果レジスタ
R
03FFH
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB
0400H
ICR00
割込み制御レジスタ 0
R/W
− − − 1 1 1 1 1B
0401H
ICR01
割込み制御レジスタ 1
R/W
− − − 1 1 1 1 1B
0402H
ICR02
割込み制御レジスタ 2
R/W
− − − 1 1 1 1 1B
0403H
ICR03
割込み制御レジスタ 3
R/W
− − − 1 1 1 1 1B
0404H
ICR04
割込み制御レジスタ 4
R/W
− − − 1 1 1 1 1B
0405H
ICR05
割込み制御レジスタ 5
R/W
− − − 1 1 1 1 1B
0406H
ICR06
割込み制御レジスタ 6
R/W
− − − 1 1 1 1 1B
0407H
ICR07
割込み制御レジスタ 7
R/W
− − − 1 1 1 1 1B
0408H
ICR08
割込み制御レジスタ 8
R/W
− − − 1 1 1 1 1B
0409H
ICR09
割込み制御レジスタ 9
R/W
− − − 1 1 1 1 1B
040AH
ICR10
割込み制御レジスタ 10
R/W
− − − 1 1 1 1 1B
040BH
ICR11
割込み制御レジスタ 11
R/W
− − − 1 1 1 1 1B
040CH
ICR12
割込み制御レジスタ 12
R/W
− − − 1 1 1 1 1B
040DH
ICR13
割込み制御レジスタ 13
R/W
− − − 1 1 1 1 1B
040EH
ICR14
割込み制御レジスタ 14
R/W
− − − 1 1 1 1 1B
040FH
ICR15
割込み制御レジスタ 15
R/W
− − − 1 1 1 1 1B
0410H
ICR16
割込み制御レジスタ 16
R/W
− − − 1 1 1 1 1B
0411H
ICR17
割込み制御レジスタ 17
R/W
− − − 1 1 1 1 1B
0412H
ICR18
割込み制御レジスタ 18
R/W
− − − 1 1 1 1 1B
0413H
ICR19
割込み制御レジスタ 19
R/W
− − − 1 1 1 1 1B
0414H
ICR20
割込み制御レジスタ 20
R/W
− − − 1 1 1 1 1B
0415H
ICR21
割込み制御レジスタ 21
R/W
− − − 1 1 1 1 1B
0416H
ICR22
割込み制御レジスタ 22
R/W
− − − 1 1 1 1 1B
0417H
ICR23
割込み制御レジスタ 23
R/W
− − − 1 1 1 1 1B
0418H
ICR24
割込み制御レジスタ 24
R/W
− − − 1 1 1 1 1B
0419H
ICR25
割込み制御レジスタ 25
R/W
− − − 1 1 1 1 1B
（続く）
DS07–16303–4
25
MB91121 シリーズ
アドレス レジスタ略称
レジスタ名称
読出し / 書込み
初 期 値
041AH
ICR26
割込み制御レジスタ 26
R/W
− − − 1 1 1 1 1B
041BH
ICR27
割込み制御レジスタ 27
R/W
− − − 1 1 1 1 1B
041CH
ICR28
割込み制御レジスタ 28
R/W
− − − 1 1 1 1 1B
041DH
ICR29
割込み制御レジスタ 29
R/W
− − − 1 1 1 1 1B
041EH
ICR30
割込み制御レジスタ 30
R/W
− − − 1 1 1 1 1B
041FH
ICR31
割込み制御レジスタ 31
R/W
− − − 1 1 1 1 1B
ICR32 ∼ ICR46 割込み制御レジスタ 32 ∼ 46
R/W
− − − 1 1 1 1 1B
042FH
ICR47
割込み制御レジスタ 47
R/W
− − − 1 1 1 1 1B
0430H
DICR
遅延割込み制御レジスタ
R/W
− − − − − − − 0B
0431H
HRCL
ホールドリクエスト取下げ要求レベル設定
レジスタ
R/W
− − − 1 1 1 1 1B
∼
0420H
042EH
∼
0432H
( 空き領域 )
047FH
0480H
RSRR/WTCR
リセット要因レジスタ /
ウォッチドッグ周期制御レジスタ
R/W
1 X X X X − 0 0B
0481H
STCR
スタンバイ制御レジスタ
R/W
0 0 0 1 1 1 −−B
0482H
PDRR
DMA コントローラ要求抑止レジスタ
R/W
− − − − 0 0 0 0B
0483H
CTBR
タイムベースタイマ・クリアレジスタ
W
X X X X X X X XB
0484H
GCR
ギア制御レジスタ
R/W
1 1 0 0 1 1 − 1B
0485H
WPR
ウォッチドッグリセット発生延期レジスタ
W
X X X X X X X XB
R/W
0 0 −−0 −− −B
0486H
( 空き領域 )
0487H
0488H
PCTR
PLL 制御レジスタ
∼
0489H
( 空き領域 )
0600H
0601H
DDR2
ポート 2 データ方向レジスタ
W
0 0 0 0 0 0 0 0B
W
0 0 0 0 0 0 0 0B
∼
0602H
( 空き領域 )
0604H
0605H
DDR6
ポート 6 データ方向レジスタ
0606H
0607H
( 空き領域 )
（続く）
26
DS07–16303–4
MB91121 シリーズ
アドレス レジスタ略称
レジスタ名称
読出し / 書込み
初 期 値
0608H
DDRB
ポート B データ方向レジスタ
W
0 0 0 0 0 0 0 0B
0609H
DDRA
ポート A データ方向レジスタ
W
−0 0 0 0 0 0 −B
− − 0 − − 0 0 0B
060AH
( 空き領域 )
DDR8
ポート 8 データ方向レジスタ
W
ASR1
エリア選択レジスタ 1
W
AMR1
エリアマスクレジスタ 1
W
ASR2
エリア選択レジスタ 2
W
AMR2
エリアマスクレジスタ 2
W
ASR3
エリア選択レジスタ 3
W
AMR3
エリアマスクレジスタ 3
W
ASR4
エリア選択レジスタ 4
W
AMR4
エリアマスクレジスタ 4
W
ASR5
エリア選択レジスタ 5
W
AMR5
エリアマスクレジスタ 5
W
0620H
AMD0
エリアモードレジスタ 0
R/W
− − − 0 0 1 1 1B
0621H
AMD1
エリアモードレジスタ 1
R/W
0 − − 0 0 0 0 0B
0622H
AMD32
エリアモードレジスタ 32
R/W
0 0 0 0 0 0 0 0B
0623H
AMD4
エリアモードレジスタ 4
R/W
0 − − 0 0 0 0 0B
0624H
AMD5
エリアモードレジスタ 5
R/W
0 − − 0 0 0 0 0B
0625H
DSCR
DRAM 信号制御レジスタ
W
0 0 0 0 0 0 0 0B
RFCR
リフレッシュ制御レジスタ
EPCR0
外部端子制御レジスタ 0
060BH
060CH
060DH
060EH
060FH
0610H
0611H
0612H
0613H
0614H
0615H
0616H
0617H
0618H
0619H
061AH
061BH
061CH
061DH
061EH
061FH
0626H
0627H
0628H
0629H
062AH
R/W
W
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
− − X X X X X XB
0 0 − − − 0 0 0B
− − − − 1 1 0 0B
− 1 1 1 1 1 1 1B
( 空き領域 )
（続く）
DS07–16303–4
27
MB91121 シリーズ
（続き）
アドレス レジスタ略称
062BH
レジスタ名称
EPCR1
外部端子制御レジスタ 1
DMCR4
DRAM 制御レジスタ 4
読出し / 書込み
初 期 値
W
1 1 1 1 1 1 1 1B
062CH
0 0 0 0 0 0 0 0B
R/W
062DH
0 0 0 0 0 0 0 −B
062EH
DMCR5
0 0 0 0 0 0 0 0B
DRAM 制御レジスタ 5
R/W
062FH
0 0 0 0 0 0 0 −B
∼
0630H
( 空き領域 )
07FDH
07FEH
LER
リトル・エンディアン・レジスタ
W
−−−−− 0 0 0B
07FFH
MODR
モードレジスタ
W
X X X X X X X XB
∼
002000H
002FFFH
∼
00F000H
00F07FH
∼
00F100H
00F2FFH
Y-RAM
( 変数 RAM)
4096 バイト
( 最大 )
X-RAM
( 係数 RAM)
128 バイト
DSP マクロ RAM
I-RAM
( 命令 RAM)
512 バイト
（注意事項）( 空き領域 ) は使用しないでください。
28
DS07–16303–4
MB91121 シリーズ
■ 割込み要因と割込みベクタ , 割込み制御レジスタ割当て
割 込 み 要 因
割込み番号
割込みレベル
TBR デフォルトのアドレス
10 進
16 進
レジスタ
オフセット
リセット
0
00
⎯
3F4H
000FFFFCH
システム予約
1
01
⎯
3F8H
000FFFF8H
システム予約
2
02
⎯
3F4H
000FFFF4H
システム予約
3
03
⎯
3F0H
000FFFF0H
システム予約
4
04
⎯
3ECH
000FFFECH
システム予約
5
05
⎯
3E8H
000FFFE8H
システム予約
6
06
⎯
3E4H
000FFFE4H
システム予約
7
07
⎯
3E0H
000FFFE0H
システム予約
8
08
⎯
3DCH
000FFFDCH
システム予約
9
09
⎯
3D8H
000FFFD8H
システム予約
10
0A
⎯
3D4H
000FFFD4H
システム予約
11
0B
⎯
3D0H
000FFFD0H
システム予約
12
0C
⎯
3CCH
000FFFCCH
システム予約
13
0D
⎯
3C8H
000FFFC8H
未定義命令例外
14
0E
⎯
3C4H
000FFFC4H
NMI 要求
15
0F
FH 固定
3C0H
000FFFC0H
外部割込み 0
16
10
ICR00
3BCH
000FFFBCH
外部割込み 1
17
11
ICR01
3B8H
000FFFB8H
外部割込み 2
18
12
ICR02
3B4H
000FFFB4H
外部割込み 3
19
13
ICR03
3B0H
000FFFB0H
UART0 受信完了
20
14
ICR04
3ACH
000FFFACH
UART1 受信完了
21
15
ICR05
3A8H
000FFFA8H
UART2 受信完了
22
16
ICR06
3A4H
000FFFA4H
UART0 送信完了
23
17
ICR07
3A0H
000FFFA0H
UART1 送信完了
24
18
ICR08
39CH
000FFF9CH
UART2 送信完了
25
19
ICR09
398H
000FFF98H
DMAC0 ( 終了 , エラー )
26
1A
ICR10
394H
000FFF94H
DMAC1 ( 終了 , エラー )
27
1B
ICR11
390H
000FFF90H
DMAC2 ( 終了 , エラー )
28
1C
ICR12
38CH
000FFF8CH
DMAC3 ( 終了 , エラー )
29
1D
ICR13
388H
000FFF88H
DMAC4 ( 終了 , エラー )
30
1E
ICR14
384H
000FFF84H
DMAC5 ( 終了 , エラー )
31
1F
ICR15
380H
000FFF80H
DMAC6 ( 終了 , エラー )
32
20
ICR16
37CH
000FFF7CH
DMAC7 ( 終了 , エラー )
33
21
ICR17
378H
000FFF78H
A/D コンバータ ( 逐次変換型 )
34
22
ICR18
374H
000FFF74H
16 ビットリロードタイマ 0
35
23
ICR19
370H
000FFF70H
16 ビットリロードタイマ 1
36
24
ICR20
36CH
000FFF6CH
16 ビットリロードタイマ 2
37
25
ICR21
368H
000FFF68H
（続く）
DS07–16303–4
29
MB91121 シリーズ
（続き）
割込みレベル
TBR デフォルトのアドレス
レジスタ
オフセット
PWM0
38
26
ICR22
364H
000FFF64H
PWM1
39
27
ICR23
360H
000FFF60H
PWM2
40
28
ICR24
35CH
000FFF5CH
PWM3
41
29
ICR25
358H
000FFF58H
U-TIMER0
42
2A
ICR26
354H
000FFF54H
U-TIMER1
43
2B
ICR27
350H
000FFF50H
U-TIMER2
44
2C
ICR28
34CH
000FFF4CH
外部割込み 4
45
2D
ICR29
348H
000FFF48H
外部割込み 5
46
2E
ICR30
344H
000FFF44H
外部割込み 6
47
2F
ICR31
340H
000FFF40H
外部割込み 7
48
30
ICR32
33CH
000FFF3CH
DSP マクロソフト割込み
49
31
ICR33
338H
000FFF38H
DSP マクロオフセット割込み
50
32
ICR34
334H
000FFF34H
システム予約
51
33
ICR35
330H
000FFF30H
システム予約
52
34
ICR36
32CH
000FFF2CH
システム予約
53
35
ICR37
328H
000FFF28H
システム予約
54
36
ICR38
324H
000FFF24H
システム予約
55
37
ICR39
320H
000FFF20H
システム予約
56
38
ICR40
31CH
000FFF1CH
システム予約
57
39
ICR41
318H
000FFF18H
システム予約
58
3A
ICR42
314H
000FFF14H
システム予約
59
3B
ICR43
310H
000FFF10H
システム予約
60
3C
ICR44
30CH
000FFF0CH
システム予約
61
3D
ICR45
308H
000FFF08H
システム予約
62
3E
ICR46
304H
000FFF04H
遅延割込み要因ビット
63
3F
ICR47
300H
000FFF00H
システム予約 (REALOS にて使用＊ )
64
40
⎯
2FCH
000FFEFCH
システム予約 (REALOS にて使用＊ )
65
41
⎯
2F8H
000FFEF8H
66
42
2F4H
000FFEF4H
255
FF
INT 命令で使用
―
∼
16 進
∼
10 進
∼
割込み番号
∼
割 込 み 要 因
000H
000FFC00H
＊ : REALOS/FR の場合は , システムコード用に 40H, 41H の割込みを使用します。
30
DS07–16303–4
MB91121 シリーズ
■ 周辺リソース
1. I/O ポート
I/O ポートのレジスタには ,「ポートデータレジスタ (PDR2, PDR6, PDR8, PDRA, PDRB, PDRE ∼ PDRI) 」と「データ方向
レジスタ (DDR2, DDR6, DDR8, DDRA, DDRB, DDRE ∼ DDRI) 」があり 「PDR2,
,
PDR6, PDR8, PDRA, PDRB, PDRE ∼ PDRI」
のビットと「DDR2, DDR6, DDR8, DDRA, DDRB, DDRE ∼ DDRI」のビットはそれぞれ対応しています。また , レジスタの
ビットは , ポートの各端子に対応しています。ポートデータレジスタはポートの入出力データのレジスタで，データ方向レ
ジスタは対応したビット ( 端子 ) の入力と出力を指定します。ビットが“0”のときは入力で ,“1”のときは出力になります。
・ 入力モード (DDR ＝ 0) の場合
PDR リード時：対応する外部端子のレベルが読み出されます。
PDR ライト時：PDR に設定値が書き込まれます。
・ 出力モード (DDR ＝ 1) の場合
PDR リード時：PDR の値が読み出されます。
PDR ライト時：PDR の値が対応する外部端子に出力されます。
・ブロックダイヤグラム。
リソース入力
0
1
デ
｜
タ
バ
ス
PDR リード
0
端子
PDR
( ポートデータレジスタ )
リソース出力
1
リソース出力許可
DDR
( データ方向レジスタ )
DS07–16303–4
31
MB91121 シリーズ
・レジスタ説明
・Port Data Register (PDR)
bit
PDR2
アドレス： 000001H
PDR6
アドレス： 000005H
PDR8
アドレス： 00000BH
PDRA
アドレス： 000009H
PDRB
アドレス： 000008H
PDRE
アドレス： 000012H
PDRF
アドレス： 000013H
PDRG
アドレス： 000014H
PDRH
アドレス： 000015H
PDRI
アドレス： 000016H
7
6
5
4
3
2
1
0
P27
P26
P25
P24
P23
P22
P21
P20
7
6
5
4
3
2
1
0
P67
P66
P65
P64
P63
P62
P61
P60
7
6
5
4
3
2
1
0
⎯
⎯
P85
⎯
⎯
P82
P81
P80
7
6
5
4
3
2
1
0
⎯
PA6
PA5
PA4
PA3
PA2
PA1
⎯
7
6
5
4
3
2
1
0
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
7
6
5
4
3
2
1
0
PE7
PE6
PE5
PE4
PE3
PE2
PE1
PE0
7
6
5
4
3
2
1
0
PF7
PF6
PF5
PF4
PF3
PF2
PF1
PF0
7
6
5
4
3
2
1
0
PG7
PG6
PG5
PG4
PG3
PG2
PG1
PG0
7
6
5
4
3
2
1
0
PH7
PH6
PH5
PH4
⎯
⎯
⎯
⎯
7
6
5
4
3
2
1
0
⎯
⎯
⎯
⎯
⎯
⎯
PI1
PI0
初期値
XXXXXXXXB
アクセス
R/W
初期値
XXXXXXXXB
アクセス
R/W
初期値
- - X - - XXXB
アクセス
R/W
初期値
- XXXXXX -B
アクセス
R/W
初期値
XXXXXXXXB
アクセス
R/W
初期値
XXXXXXXXB
アクセス
R/W
初期値
XXXXXXXXB
アクセス
R/W
初期値
XXXXXXXXB
アクセス
R/W
初期値
XXXX - - - -B
アクセス
R/W
初期値
- - - - - - XXB
アクセス
R/W
PDR2, PDR6, PDR8, PDRA, PDRB, PDRE ∼ PDRI は , I/O ポートの入出力データレジスタです。
対応する DDR2 ∼ DDRI で , 入出力制御が行われます。
32
DS07–16303–4
MB91121 シリーズ
・Data Direction Register (DDR)
bit
DDR2
アドレス： 000601H
DDR6
アドレス： 000605H
DDR8
アドレス： 00060BH
DDRA
アドレス： 000609H
DDRB
アドレス： 000608H
DDRE
アドレス： 0000D2H
DDRF
アドレス： 0000D3H
DDRG
アドレス： 0000D4H
DDRH
アドレス： 0000D5H
DDRI
アドレス： 0000D6H
7
6
5
4
3
2
1
0
P27
P26
P25
P24
P23
P22
P21
P20
7
6
5
4
3
2
1
0
P67
P66
P65
P64
P63
P62
P61
P60
7
6
5
4
3
2
1
0
⎯
⎯
P85
⎯
⎯
P82
P81
P80
7
6
5
4
3
2
1
0
⎯
PA6
PA5
PA4
PA3
PA2
PA1
⎯
7
6
5
4
3
2
1
0
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
7
6
5
4
3
2
1
0
PE7
PE6
PE5
PE4
PE3
PE2
PE1
PE0
7
6
5
4
3
2
1
0
PF7
PF6
PF5
PF4
PF3
PF2
PF1
PF0
7
6
5
4
3
2
1
0
PG7
PG6
PG5
PG4
PG3
PG2
PG1
PG0
7
6
5
4
3
2
1
0
PH7
PH6
PH5
PH4
⎯
⎯
⎯
⎯
7
6
5
4
3
2
1
0
⎯
⎯
⎯
⎯
⎯
⎯
PI1
PI0
初期値
0 0 0 0 0 0 0 0B
アクセス
W
初期値
0 0 0 0 0 0 0 0B
アクセス
W
初期値
- - 0 - - 0 0 0B
アクセス
W
初期値
- 0 0 0 0 0 0 -B
アクセス
W
初期値
0 0 0 0 0 0 0 0B
アクセス
W
初期値
0 0 0 0 0 0 0 0B
アクセス
W
初期値
0 0 0 0 0 0 0 0B
アクセス
W
初期値
0 0 0 0 0 0 0 0B
アクセス
W
初期値
0 0 0 0 - - - -B
アクセス
W
初期値
- - - - - - 0 0B
アクセス
W
DDR2, DDR6, DDR8, DDRA, DDRB, DDRE ∼ DDRI は , I/O ポートの入出力方向をビット単位で制御します。
0：入力
1：出力
DS07–16303–4
33
MB91121 シリーズ
2. DMA コントローラ (DMAC)
DMA コントローラは , FR ファミリのデバイスに内蔵されているモジュールで , DMA (Direct Memory Access) 転送を行
います。
DMA コントローラの制御による DMA 転送で , CPU を介せず各種データ転送を高速に行うことができるため , システ
ムのパフォーマンスを増加させます。
・ 8 チャネル
・ モード：シングル / ブロック転送 , バースト転送 , 連続転送の 3 種
・ アドレス全領域とアドレス全領域の間での転送
・ 最大 65536 回の転送回数
・ 転送終了時割込み機能
・ 転送アドレス増加 / 減少をソフトウェアで選択可能
・ 外部転送要求入力端子 , 外部転送要求受付け出力端子 , 外部転送終了出力端子 , 各 3 本
・ブロックダイヤグラム
DREQ0 ∼ DREQ2
3
エッジ / レベル
検出回路
3
3
シーケンサ
内蔵リソース
転送要求
DACK0 ∼ DACK2
3
EOP0 ∼ EOP2
8
割込み要求
5
データバッファ
スイッチャ
DPDP
DACSR
DATCR
デ
｜
タ
バ
ス
モード
BLK DEC
BLK
DMACT
INC / DEC
SADR
DADR
34
DS07–16303–4
MB91121 シリーズ
・レジスタ (DMAC 内部レジスタ )
アドレス
00000200H
00000201H
00000202H
00000203H
bit 31
bit 16
bit 0
DPDP
00000204H
00000205H
00000206H
00000207H
00000208H
00000209H
0000020AH
0000020BH
初期値
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB (R/W)
X0 0 0 0 0 0 0B
DACSR
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (R/W)
0 0 0 0 0 0 0 0B
DATCR
XXXXXXXXB
XXXX0 0 0 0B
XXXX0 0 0 0B (R/W)
XXXX0 0 0 0B
( )：アクセス
R/W：リード / ライト可能
X ：不定
・レジスタ (DMA ディスクリプタ )
アドレス
DPDP ＋ 0H
DPDP ＋ 0CH
DPDP ＋ 54H
DS07–16303–4
bit 31
bit 0
DMA
ch.0
ディスクリプタ
DMA
ch.1
ディスクリプタ
DMA
ch.7
ディスクリプタ
35
MB91121 シリーズ
3. UART
UART は , 非同期 ( 調歩同期 ) 通信 , または CLK 同期通信を行うためのシリアル I/O ポートで , 次の特長があります。
MB91121 シリーズは , UART を 3 チャネル内蔵しています。
・ 全二重ダブルバッファ
・ 非同期 ( 調歩同期 ) , CLK 同期通信が可能
・ マルチプロセッサモードのサポート
・ 完全プログラマブルボーレート
内蔵タイマにより任意のボーレートを設定可能 (「4．U-TIMER」参照 )
・ 外部クロックによる自由なボーレートの設定が可能
・ エラー検出機能 ( パリティ, フレーミング , オーバラン )
・ 転送信号は NRZ 符号
・ 割込みによる DMA 転送が起動可能
36
DS07–16303–4
MB91121 シリーズ
・ブロックダイヤグラム
制御信号
受信割込み
(CPU へ )
SO ( クロック )
送信割込み
(CPU へ )
送信クロック
U-TIMER より
クロック
選択回路
受信クロック
外部クロック
SC
SI
( 受信データ )
受信制御回路
送信制御回路
スタートビット
検出回路
送信スタート回路
受信ビットカウンタ
送信ビットカウンタ
受信パリティカウンタ
送信パリティカウンタ
SO ( 送信データ )
受信状態判定回路
DMA 用
受信エラー
発生信号
(DMAC へ )
受信用シフタ
送信用シフタ
受信終了
送信開始
SODR
SIDR
R バス
MD1
MD0
SMR
レジスタ
CS0
SCKE
SOE
SCR
レジスタ
PEN
P
SBL
CL
A/D
REC
RXE
TXE
SSR
レジスタ
PE
ORE
FRE
RDRF
TDRE
RIE
TIE
制御信号
DS07–16303–4
37
MB91121 シリーズ
・レジスタ一覧
アドレス
初期値
bit 15
bit 8
bit 0
0000001EH
SCR0
0 0 0 0 0 1 0 0B (R/W)
00000022H
SCR1
0 0 0 0 0 1 0 0B (R/W)
00000026H
SCR2
0 0 0 0 0 1 0 0B (R/W)
0000001FH
SMR0
0 0 - - 0 - 0 0B (R/W)
00000023H
SMR1
0 0 - - 0 - 0 0B (R/W)
00000027H
SMR2
0 0 - - 0 - 0 0B (R/W)
0000001CH
SSR0
0 0 0 0 1 - 0 0B (R/W)
00000020H
SSR1
0 0 0 0 1 - 0 0B (R/W)
00000024H
SSR2
0 0 0 0 1 - 0 0B (R/W)
0000001DH
SIDR0/SODR0
XXXXXXXXB (R/W)
00000021H
SIDR1/SODR1
XXXXXXXXB (R/W)
00000002H
SIDR2/SODR2
XXXXXXXXB (R/W)
( )：アクセス
R/W：リード / ライト可能
⎯ ：未使用
X ：不定
38
DS07–16303–4
MB91121 シリーズ
4. U-TIMER (16 bit timer for UART baud rate generation)
U-TIMER は , UART のボーレートを発生するための 16 ビットタイマです。チップの動作周波数と , U-TIMER のリロー
ド値の組合せで任意のボーレートを設定できます。
また , カウントアンダフローで割込みを発生するので , インターバルタイマとしても使用可能です。
MB91121 シリーズは , U-TIMER を 3 チャネル内蔵しています。最大 216 × φ のインターバルをカウントできます。
・ブロックダイヤグラム
bit 15
bit 0
U-TIMR ( リロードレジスタ )
ロード
bit 15
bit 0
UTIM (U-TIMER レジスタ )
アンダフロー
クロック
φ
制御
( 周辺系クロック )
UART へ
f.f.
・レジスタ一覧
アドレス
初期値
bit 15
bit 0
00000078H
00000079H
UTIM0/UTIMR0
0 0 0 0 0 0 0 0B (R/W)
0 0 0 0 0 0 0 0B
0000007CH
0000007DH
UTIM1/UTIMR1
0 0 0 0 0 0 0 0B (R/W)
0 0 0 0 0 0 0 0B
00000080H
00000081H
UTIM2/UTIMR2
0 0 0 0 0 0 0 0B (R/W)
0 0 0 0 0 0 0 0B
0000007BH
UTIMC0
0 - - 0 0 0 0 1B (R/W)
0000007FH
UTIMC1
0 - - 0 0 0 0 1B (R/W)
00000083H
UTIMC2
0 - - 0 0 0 0 1B (R/W)
( )：アクセス
R/W：リード / ライト可能
⎯ ：未使用
DS07–16303–4
39
MB91121 シリーズ
5. PWM タイマ
PWM タイマは , 精度の高い PWM 波形を効率良く出力することができます。
MB91121 シリーズは , PWM タイマを 4 チャネル内蔵し , 次の特長があります。
・ 各チャネルは , 16 ビットダウンカウンタ , 周期設定用バッファ付き 16 ビットデータレジスタ , デューティ設定用バッ
ファ付き 16 ビットコンペアレジスタ , 端子制御部から構成
・ 16 ビットダウンカウンタのカウントクロックは , 4 種類から選択が可能
内部クロック φ, φ/4, φ/16, φ/64
・ カウンタ値は , リセット , カウンタボローで“FFFFH”初期化することが可能
・ PWM 出力 ( 各チャネルごと )
・ レジスタ概要
・ブロックダイヤグラム ( 全体構成 )
16 ビットリロード
タイマ ch.0
16 ビットリロード
タイマ ch.1
ジェネラル
コントロール
レジスタ 2
ジェネラル
4
4
外部 TRG0 ∼ TRG3
40
コントロール
レジスタ 1
( 要因選択 )
TRG 入力
PWM タイマ ch.0
PWM0
TRG 入力
PWM タイマ ch.1
PWM1
TRG 入力
PWM タイマ ch.2
PWM2
TRG 入力
PWM タイマ ch.3
PWM3
DS07–16303–4
MB91121 シリーズ
・ブロックダイヤグラム (1 チャネル分 )
PCSR
PDUT
プリスケーラ
1/1
1/4
1 / 16
1 / 64
ck
cmp
ロード
16 ビットダウンカウンタ
スタート
ボロー
PPG マスク
S
周辺系クロック
PWM 出力
Q
R
反転ビット
イネーブル
TRG 入力
エッジ検出
ソフトトリガ
DS07–16303–4
割
込
み
選
択
IRQ
41
MB91121 シリーズ
・レジスタ一覧
アドレス
初期値
bit 15
bit 8
000000DCH
000000DDH
0 0 1 1 0 0 1 0B
0 0 0 1 0 0 1 0B (R/W)
GCN1
000000DFH
GCN2
0 0 0 0 0 0 0 0B (R/W)
000000E0H
000000E1H
PTMR0
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B (R)
000000E2H
000000E3H
PCSR0
XXXXXXXXB
XXXXXXXXB (W)
000000E4H
000000E5H
PDUT0
XXXXXXXXB
XXXXXXXXB (W)
000000E6H
PCNH0
0 0 0 0 0 0 0 -B (R/W)
000000E7H
PCNL0
0 0 0 0 0 0 0 0B (R/W)
000000E8H
000000E9H
PTMR1
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B (R)
000000EAH
000000EBH
PCSR1
XXXXXXXXB
XXXXXXXXB (W)
000000ECH
000000EDH
PDUT1
XXXXXXXXB
XXXXXXXXB (W)
000000EEH
PCNH1
0 0 0 0 0 0 0 -B (R/W)
000000EFH
PCNL1
0 0 0 0 0 0 0 0B (R/W)
000000F0H
000000F1H
PTMR2
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B (R)
000000F2H
000000F3H
PCSR2
XXXXXXXXB
XXXXXXXXB (W)
000000F4H
000000F5H
PDUT2
XXXXXXXXB
XXXXXXXXB (W)
000000F6H
PCNH2
0 0 0 0 0 0 0 -B (R/W)
000000F7H
PCNL2
0 0 0 0 0 0 0 0B (R/W)
000000F8H
000000F9H
PTMR3
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B (R)
000000FAH
000000FBH
PCSR3
XXXXXXXXB
XXXXXXXXB (W)
000000FCH
000000FDH
PDUT3
XXXXXXXXB
XXXXXXXXB (W)
000000FEH
000000FFH
( )：アクセス
R ：リードオンリ
⎯ ：未使用
42
bit 0
PCNH3
0 0 0 0 0 0 0 -B (R/W)
PCNL3
0 0 0 0 0 0 0 0B (R/W)
R/W：リード / ライト可能
W ：ライトオンリ
X ：不定
DS07–16303–4
MB91121 シリーズ
6. 16 ビットリロードタイマ
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジスタ , 内部カウントクロック作成用
プリスケーラ , コントロールレジスタで構成されています。
入力クロックとして内部クロック 3 種類 ( 周辺クロックの 2/8/32 分周 ) から選択できます。
割込みによる DMA 転送の起動が可能です。
MB91121 シリーズは , この 16 ビットリロードタイマを 3 チャネル内蔵しています。
・ブロックダイヤグラム
16
16 ビットリロードレジスタ
8
リロード
RELD
16
16 ビットダウンカウンタ UF
OUTE
OUTL
2
OUT
CTL.
GATE
INTE
R バス
2
クロックセレクタ
IRQ
UF
CSL1
CNTE
CSL0
2
リトリガ
TRG
IN CTL.
EXCK
φ
21
φ
23
φ
25
プリスケーラ 3
クリア
PWM (ch.0, ch.1)
A/D (ch.2)
MOD2
MOD1
内部クロック
MOD0
3
DS07–16303–4
43
MB91121 シリーズ
・レジスタ一覧
アドレス
初期値
bit 15
bit 0
0000002EH
0000002FH
TMCSR0
- - - - 0 0 0 0B
0 0 0 0 0 0 0 0B (R/W)
00000036H
00000037H
TMCSR1
- - - - 0 0 0 0B
0 0 0 0 0 0 0 0B (R/W)
00000042H
00000043H
TMCSR2
- - - - 0 0 0 0B
0 0 0 0 0 0 0 0B (R/W)
0000002AH
0000002BH
TMR0
XXXXXXXXB
XXXXXXXXB (R)
00000032H
00000033H
TMR1
XXXXXXXXB
XXXXXXXXB (R)
0000003EH
0000003FH
TMR2
XXXXXXXXB
XXXXXXXXB (R)
00000028H
00000029H
TMRLR0
XXXXXXXXB
XXXXXXXXB (W)
00000030H
00000031H
TMRLR1
XXXXXXXXB
XXXXXXXXB (W)
0000003CH
0000003DH
TMRLR2
XXXXXXXXB
XXXXXXXXB (W)
( )：アクセス
R/W：リード / ライト可能
R ：リードオンリ
E ：ライトオンリ
⎯ ：未使用
X ：不定
44
DS07–16303–4
MB91121 シリーズ
7. ビットサーチモジュール
入力レジスタに書き込まれたデータに対して ,“0”または“1”または変化点を検索し , 検出したビット位置を返します。
・ブロックダイヤグラム
入力ラッチ
アドレス
デコーダ
検出モード
D バス
1 検出データ化
ビットサーチ回路
検索結果
・レジスタ一覧
アドレス
初期値
bit 31
000003F0H
000003F1H
000003F2H
000003F3H
bit 16
bit 0
BSD0
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB (W)
X X X X X X X XB
000003F4H
000003F5H
000003F6H
000003F7H
BSD1
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB (W)
X X X X X X X XB
000003F8H
000003F9H
000003FAH
000003FBH
BSDC
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB (W)
X X X X X X X XB
BSRR
X X X X X X X XB
X X X X X X X XB
X X X X X X X XB (W)
X X X X X X X XB
000003FCH
000003FEH
000003FDH
000003FFH
( )：アクセス
R/W：リード / ライト可能
R ：リードオンリ
W ：ライトオンリ
X ：不定
DS07–16303–4
45
MB91121 シリーズ
8. 10 ビット A/D コンバータ ( 逐次変換型 )
A/D コンバータは , アナログ入力電圧をデジタル値に変換するモジュールで , 次の特長があります。
・ 最小変換時間 5.6 µs/ チャネル ( システムクロック 25 MHz 時 )
・ サンプル & ホールド回路内蔵
・ 分解能 10 ビット
・ アナログ入力は 4 チャネルからプログラムで選択
シングル変換モード：1 チャネルを選択変換
スキャン変換モード：連続した複数のチャネルを変換。最大 4 ch プログラム可能
連続変換モード
：指定チャネルを繰り返し変換
停止変換モード
：1 チャネルを変換したら一時停止して次の起動がかかるまで待機 ( 変換開始の同期が可能 )
・ 割込みによる DMA 転送の起動が可能
・ 起動要因は , ソフト , 外部トリガ ( 立下りエッジ ) , 16 ビットリロードタイマ ( 立上りエッジ ) から選択
・ブロックダイヤグラム
AVCC
AVRL,
AVRH
AVSS
内部電圧発生器
MPX
AN1
AN2
入
力
回
路
逐次比較レジスタ
比較器
AN3
R バス
AN0
サンプル & ホールド回路
デ
コ
｜
ダ
データレジスタ (ADCR)
A/D 制御レジスタ (ADCS)
トリガ起動
ATG
タイマ起動
TIM0 ( 内部接続 )
(16 ビットリロードタイマ ch.2)
φ
動作クロック
プリスケーラ
( 周辺系クロック )
46
DS07–16303–4
MB91121 シリーズ
・レジスタ一覧
初期値
アドレス
bit 15
bit 0
0000003AH
0000003BH
ADCS
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (R/W)
00000038H
00000039H
ADCR
- - - - - - XXB
XXXXXXXXB (R)
( )：アクセス
R/W：リード / ライト可能
R ：リードオンリ
⎯ ：未使用
X ：不定
DS07–16303–4
47
MB91121 シリーズ
9. 割込みコントローラ
割込みコントローラは , 割込み受付けと調停処理を行います。
・ブロックダイヤグラム
INT0
2
IM
優先度判定
OR
5
5
NMI 処理
NMI
4
レベル判定
ICR00
RI00
•
•
•
6
•
•
•
•
•
6
HLDCAN
VCT5
∼ VCT0
4
3
5
ICR47
RI47
(DLYIRQ)
ベクタ判定
レベル
ベクタ
発生
HLDREQ
取下げ
要求
LEVEL4
∼ LEVEL0
DLYI
1
R バス
＊ 1：DLYI は , 遅延割込みモジュール ( 遅延割込み発生部 ) を意味します ( 詳細は「11. 遅延割込みモジュール」参照 ) 。
＊ 2：INT0 は , スリープ , ストップ時のクロック制御部に対するウェイクアップ信号です。
＊ 3：HLDCAN は , CPU 以外のバスマスタに対するバス明渡し要求信号です。
＊ 4：LEVEL5 ∼ LEVEL0 は , 割込みレベル出力。
＊ 5：VCT5 ∼ VCT0 は , 割込みベクタ出力。
48
DS07–16303–4
MB91121 シリーズ
・レジスタ一覧
アドレス
初期値
bit 7
アドレス
bit 0
初期値
bit 7
bit 0
00000400H
ICR00
- - - 1 1 1 1 1B (R/W)
00000411H
ICR17
- - - 1 1 1 1 1B (R/W)
00000401H
ICR01
- - - 1 1 1 1 1B (R/W)
00000412H
ICR18
- - - 1 1 1 1 1B (R/W)
00000402H
ICR02
- - - 1 1 1 1 1B (R/W)
00000413H
ICR19
- - - 1 1 1 1 1B (R/W)
00000403H
ICR03
- - - 1 1 1 1 1B (R/W)
00000414H
ICR20
- - - 1 1 1 1 1B (R/W)
00000404H
ICR04
- - - 1 1 1 1 1B (R/W)
00000415H
ICR21
- - - 1 1 1 1 1B (R/W)
00000405H
ICR05
- - - 1 1 1 1 1B (R/W)
00000416H
ICR22
- - - 1 1 1 1 1B (R/W)
00000406H
ICR06
- - - 1 1 1 1 1B (R/W)
00000417H
ICR23
- - - 1 1 1 1 1B (R/W)
00000407H
ICR07
- - - 1 1 1 1 1B (R/W)
00000418H
ICR24
- - - 1 1 1 1 1B (R/W)
00000408H
ICR08
- - - 1 1 1 1 1B (R/W)
00000419H
ICR25
- - - 1 1 1 1 1B (R/W)
00000409H
ICR09
- - - 1 1 1 1 1B (R/W)
0000041AH
ICR26
- - - 1 1 1 1 1B (R/W)
0000040AH
ICR10
- - - 1 1 1 1 1B (R/W)
0000041BH
ICR27
- - - 1 1 1 1 1B (R/W)
0000040BH
ICR11
- - - 1 1 1 1 1B (R/W)
0000041CH
ICR28
- - - 1 1 1 1 1B (R/W)
0000040CH
ICR12
- - - 1 1 1 1 1B (R/W)
0000041DH
ICR29
- - - 1 1 1 1 1B (R/W)
0000040DH
ICR13
- - - 1 1 1 1 1B (R/W)
0000041EH
ICR30
- - - 1 1 1 1 1B (R/W)
0000040EH
ICR14
- - - 1 1 1 1 1B (R/W)
0000041FH
ICR31
- - - 1 1 1 1 1B (R/W)
0000040FH
ICR15
- - - 1 1 1 1 1B (R/W)
0000042FH
ICR47
- - - 1 1 1 1 1B (R/W)
00000410H
ICR16
- - - 1 1 1 1 1B (R/W)
00000431H
HRCL
- - - 1 1 1 1 1B (R/W)
00000430H
DICR
- - - - - - - 0B (R/W)
( )：アクセス
R/W：リード / ライト可能
⎯ ：未使用
DS07–16303–4
49
MB91121 シリーズ
10.外部割込み・NMI 制御部
外部割込み・NMI 制御部は , NMI 端子および INT0 ∼ INT3 端子に入力される外部割込み要求を制御します。
検出する要求のレベルとして“H”,“L”, 立上りエッジ , 立下りエッジから選択できます (NMI 端子は除きます ) 。
・ブロックダイヤグラム
8
9
R バス
割込み要求
割込み許可レジスタ
ゲート
要因 F/F
8
8
エッジ検出回路
5
INT0 ∼ INT7
NMI
割込み要因レジスタ
要求レベル設定レジスタ
・レジスタ一覧
アドレス
初期値
bit 15
bit 8
bit 0
ENIR
00000095H
00000094H
0 0 0 0 0 0 0 0B (R/W)
EIRR
00000099H
0 0 0 0 0 0 0 0B (R/W)
ELVR
0 0 0 0 0 0 0 0B (R/W)
( )：アクセス
R/W：リード / ライト可能
11.遅延割込みモジュール
遅延割込みモジュールは , タスク切換え用の割込みを発生するためのモジュールです。遅延割込みモジュールを使用す
ることで , ソフトウェアで CPU に対して割込み要求の発生 / 取消しを行うことができます。
遅延割込みモジュールのブロックダイヤグラムは ,「9．割込みコントローラ」を参照してください。
・レジスタ一覧
アドレス
初期値
bit 7
00000430H
bit 0
DICR
- - - - - - - 0B (R/W)
( )：アクセス
R/W：リード / ライト可能
⎯ ：未使用
50
DS07–16303–4
MB91121 シリーズ
12.クロック発生部 ( 低消費電力メカニズム )
クロック発生部は , 次の機能を受け持つモジュールです。
・ CPU クロック生成 ( ギア機能含む )
・ 周辺クロック生成 ( ギア機能含む )
・ リセット発生および要因の保持
・ スタンバイ機能
・ DMA 要求の抑止
・ PLL ( 逓倍回路 ) 内蔵
・ブロックダイヤグラム
［ギア制御部］
ギア制御レジスタ (GCR)
R バス
CPU ギア
X0
X1
発振
回路
周辺ギア
PCTR レジスタ
PLL
1/2
選
択
回
路
CPU クロック
内部バスクロック
外部バスクロック
周辺 DMA クロック
DSP マクロクロック
内部クロック
生成回路
内部周辺クロック
内部割込み
［ストップ / スリープ制御部］
内部リセット
スタンバイ制御
レジスタ (STCR)
STOP 状態
状態遷移
CPU ホールド許可
SLEEP 状態
生成回路
CPU ホールド要求
リセット
発生
F/F
内部リセット
［DMA 抑止回路］
DMA 要求
DMA 要求抑止
レジスタ (PDRR)
［リセット要因回路］
パワーオンセル
RST 端子
リセット要因レジスタ (RSRR)
［ウォッチドック制御部］
ウォッチドックリセット
発生延期レジスタ (WPR)
ウォッチドックリセット
発生延期レジスタ
タイムベースタイマ・
クリアレジスタ (CTBR)
タイムベースタイマ
カウントクロック
DS07–16303–4
51
MB91121 シリーズ
・レジスタ一覧
アドレス
初期値
bit 15
00000480H
bit 8
RSRR/WTCR
00000481H
00000482H
1XXXX - 0 0B (R/W)
STCR
PDRR
00000483H
00000484H
bit 0
- - - - 0 0 0 0B (R/W)
CTBR
GCR
00000485H
0 0 0 1 1 1 - -B (R/W)
XXXXXXXXB (W)
1 1 0 0 1 1 - 1B (R/W)
WPR
XXXXXXXXB (W)
( )：アクセス
R/W：リード / ライト可能
R ：リードオンリ
⎯ ：未使用
X ：不定
52
DS07–16303–4
MB91121 シリーズ
13.外部バスインタフェース
外部バスインタフェースは , 外部メモリおよび外部 I/O とのインタフェースを制御し , 次の特長があります。
・ 25 ビット (32 MB) のアドレス出力
・ チップセレクト機能により 6 個の独立したバンク
最小で 64 KB 単位で論理アドレス空間上の任意の位置に設定可能
アドレス端子とチップセレクト端子で合計 32 MB × 6 の領域設定可能
・ チップセレクト領域ごとに 8/16 ビットのバス幅の設定が可能
・ プログラマブルな自動メモリウエイト ( 最大で 7 サイクル分 ) の挿入
・ DRAM インタフェースのサポート
3 種類の DRAM インタフェース：Double CAS DRAM ( 通常 DRAM I/F)
Single CAS DRAM
Hyper DRAM
2 バンク独立制御 (RAS, CAS などの制御信号 )
2CAS/1WE, 1CAS/2WE の DRAM 選択可能
高速ページモードサポート
CBR/ セルフリフレッシュサポート
プログラマブル波形
・ 未使用のアドレス / データ端子は I/O ポートとして使用可能
・ リトル・エンディアンモードサポート
・ クロックダブラ使用 内部 50 MHz 外部バス 25 MHz 動作
・ブロックダイヤグラム
アドレスバス
32
A-OUT
データバス
32
外部データバス
write buffer
switch
read buffer
switch
MUX
DATA BLOCK
ADDRESS BLOCK
+1 or +2
外部アドレスバス
inpage
shifter
address buffer
6
ASR
AMR
CS0 ∼ CS5
comparator
8
DRAM control
RAS0, RAS1
CS0L, CS1L
CS0H, CS1H
DW0, DW1
underflow
DMCR
refresh counter
TBT から
外部端子制御部
3
RD
WR0, WR1
全 block 制御
4
registers & control
DS07–16303–4
BRQ
BGRNT
CLK
RDY
53
MB91121 シリーズ
・レジスタ一覧
アドレス
初期値
bit 31
0000060CH
0000060DH
bit 16
bit 0
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 1B (W)
ASR1
0000060EH
0000060FH
00000610H
00000611H
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 0B (W)
ASR2
00000612H
00000613H
00000614H
00000615H
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 1B (W)
ASR3
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 0B (W)
ASR4
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 1B (W)
ASR5
AMD0
- - - 0 0 1 1 1B (R/W)
AMD1
00000622H
0 - - 0 0 0 0 0B (R/W)
AMD32
00000623H
00000625H
AMD5
0000062EH
0000062FH
000007FEH
DSCR
0 0 0 0 0 0 0 0B (W)
54
- - XXXXXXB
0 0 - - - 0 0 0B (R/W)
RFCR
- - - 1 1 0 0 0B
- 1 1 1 1 1 1 1B (W)
EPCR0
EPCR1
1 1 1 1 1 1 1 1B (W)
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 -B (R/W)
DMCR4
DMCR5
LER
000007FFH
( )：アクセス
⎯ ：未使用
0 - - 0 0 0 0 0B (R/W)
0 - - 0 0 0 0 0B (R/W)
0000062BH
0000062CH
0000062DH
0 0 0 0 0 0 0 0B (R/W)
AMD4
00000626H
00000627H
00000628H
00000629H
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (W)
AMR5
00000621H
00000624H
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (W)
AMR4
0000061EH
0000061FH
00000620H
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (W)
AMR3
0000061AH
0000061BH
0000061CH
0000061DH
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (W)
AMR2
00000616H
00000617H
00000618H
00000619H
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B (W)
AMR1
- - - - - 0 0 0B (W)
MODR
R/W：リード / ライト可能
X ：不定
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 -B (R/W)
XXXXXXXXB (W)
W ：ライトオンリ
DS07–16303–4
MB91121 シリーズ
■ 電気的特性
1. 絶対最大定格
(VSS ＝ AVSS ＝ 0.0 V)
項 目
記 号
定 格 値
最 小
最 大
単 位
備 考
電源電圧
VCC
VSS − 0.3
VSS ＋ 3.6
V
アナログ電源電圧
AVCC
VSS − 0.3
VSS ＋ 3.6
V
*1
アナログ基準電圧
AVRH
VSS − 0.3
VSS ＋ 3.6
V
*1
入力電圧
VI
VSS − 0.3
VCC ＋ 0.3
V
アナログ端子入力電圧
VIA
VSS − 0.3
AVCC ＋ 0.3
V
出力電圧
VO
VSS − 0.3
VCC ＋ 0.3
V
“L”レベル最大出力電流
IOL
⎯
10
mA
*2
“L”レベル平均出力電流
IOLAV
⎯
4
mA
*3
“L”レベル最大総出力電流
ΣIOL
⎯
100
mA
“L”レベル平均総出力電流
ΣIOLAV
⎯
50
mA
*4
“H”レベル最大出力電流
IOH
⎯
− 10
mA
*2
“H”レベル平均出力電流
IOHAV
⎯
−4
mA
*3
“H”レベル最大総出力電流
ΣIOH
⎯
− 50
mA
“H”レベル平均総出力電流
ΣIOHAV
⎯
− 20
mA
消費電力
PD
⎯
600
mW
動作温度
TA
0
＋ 70
°C
保存温度
Tstg
− 55
＋ 150
°C
*4
＊ 1：電源投入時など , AVCC, AVRH は VCC ＋ 0.3 V を超えないよう注意してください。また , AVRH は AVCC を超えない
よう注意してください。
＊ 2：最大出力電流は , 該当する端子一本のピーク値を規定します。
＊ 3：平均出力電流は , 該当する端子一本に流れる電流の 100 ms の期間内での平均電流を規定します。
＊ 4：平均総出力電流は , 該当する端子全てに流れる電流の 100 ms の期間内での平均電流を規定します。
＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
2. 奨動作条件
(VSS ＝ AVSS ＝ 0.0 V)
項 目
記 号
規 格 値
最 小
最 大
単 位
電源電圧
VCC
3.0
3.6
V
アナログ電源電圧
AVCC
VSS ＋ 3.0
VSS ＋ 3.6
V
アナログ基準電圧
AVRH
AVSS
AVCC
V
TA
0
＋ 70
°C
動作温度
備 考
＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
DS07–16303–4
55
MB91121 シリーズ
3. 直流特性
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端 子
条 件
規 格 値
最 小
標 準
最 大
単位
備 考
VIH
下記を除く入力
⎯
0.65 ×
VCC
⎯
VCC ＋
0.3
V
*2
VIHS
*1 参照
⎯
0.8 ×
VCC
⎯
VCC ＋
0.3
V
ヒステリシス入力
*2
VIL
下記を除く入力
⎯
VSS − 0.3
⎯
0.25 ×
VCC
V
*2
VILS
*1 参照
⎯
VSS − 0.3
⎯
0.2 ×
VCC
V
ヒステリシス入力
*2
“H”レベル
出力電圧
VOH
D16 ∼ 31 A00 ∼ 24 VCC ＝ 3.0 V
P6 ∼ PF
IOH ＝− 4.0 mA
VCC −
0.5
⎯
⎯
V
“L”レベル
出力電圧
VOL
D16 ∼ 31 A00 ∼ 24 VCC ＝ 3.0 V
P6 ∼ PF
IOL ＝ 4.0 mA
⎯
⎯
0.4
V
ILI
VCC ＝ 3.6 V
D00 ∼ 31 A00 ∼ 23 0.45 V
P8 ∼ PF
< VI < VCC
−5
⎯
＋5
µA
VCC ＝ 3.6 V
VI ＝ 0.45 V
25
50
100
kΩ
FC ＝ 12.5 MHz
VCC ＝ 3.3 V
⎯
130
180
mA
(4 逓倍 )
50 MHz 動作時
FC ＝ 12.5 MHz
VCC ＝ 3.3 V
⎯
85
120
mA
スリープ時
TA ＝ 25 °C
VCC ＝ 3.3 V
⎯
15
150
µA
ストップ時
⎯
10
⎯
pF
“H”レベル
入力電圧
“L”レベル
入力電圧
入力リーク
電流
(Hi-Z 出力
リーク電流 )
プルアップ
抵抗値
RPULL RST
ICC
電源電流
ICCS
VCC
ICCH
入力容量
CIN
VCC
AVCC, AVSS,
VSS 以外
⎯
＊ 1：ヒステリシス入力端子：NMI, RST, P60 ∼ P67, PA1 ∼ PA6, PB0 ∼ PB7, PE0 ∼ PE7, PF0 ∼ PF7, PG0 ∼ PG7, PI0, PI1
＊ 2：VCC3 の場合 , 5 V 電源使用時に 3.3 ± 0.2 V（内蔵レギュレータ出力電圧）, 3 V 電源使用時には , その印加電圧と
なります（内蔵レギュレータ未使用時）。
56
DS07–16303–4
MB91121 シリーズ
4. 交流規格
(1) 測定条件
特に規定のない項目については以下の条件が適用されます。
・交流規格測定条件
VCC：3.0 V ∼ 3.6 V
入力
VCC
0V
出力
HIH
VOH
VIH
1/2 × VCC
VOH
1/2 × VCC
VIL
VOL
VIL
1/2 × VCC
VOL
1/2 × VCC
( 入力の rise/fall time は 10 ns 以下 )
・負荷条件
出力端子
C ＝ 50 pF
(VCC：3.0 V ∼ 3.6 V)
DS07–16303–4
57
MB91121 シリーズ
(2) クロックタイミング規格
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端 子
クロック周波数 (1)
FC
X0, X1
クロック
サイクルタイム
tC
X0, X1
周波数変動率
( ロック時 )
∆f
クロック周波数 (2)
条 件
規 格 値
単 位
備 考
最 小
最 大
10
12.5
MHZ
80
100
ns
⎯
⎯
5
％
FC
X0, X1
10
25
MHZ
自励発振
(1/2 分周入力 )
クロック周波数 (3)
FC
X0, X1
10
25
MHZ
外部クロック
(1/2 分周入力 )
クロック
サイクルタイム
tC
X0, X1
40
100
ns
PWH, PWL
X0, X1
25
⎯
ns
X0 のみ入力時
10
⎯
ns
X0, X1 入力時
(tCR ＋ tCF)
＊1
入力クロック
パルス幅
入力クロック
立上り , 立下り時間
内部動作
クロック周波数
内部動作クロック
サイクルタイム
⎯
⎯
(PLL 使用時 )
tCR, tCF
X0, X1
⎯
8
ns
fCP
⎯
0.625 ＊ 2
50
MHZ
CPU 系
fCPB
⎯
0.625 ＊ 2
25 ＊ 3
MHZ
バス系
fCPP
⎯
0.625 ＊ 2
25
MHZ
周辺系
tCP
⎯
20
1600 ＊ 2
ns
CPU 系
tCPB
⎯
40 ＊ 3
1600 ＊ 2
ns
バス系
tCPP
⎯
40
1600 ＊ 2
ns
周辺系
⎯
＊ 1：周波数変動率とは , 逓倍時のロック中における設定中心周波数からの最大変動割合を示したものです。
+
∆f =
|α|
× 100 (%)
f0
+α
中心周波数 f0
−α
−
＊ 2：X0 にロック周波数の最小値 10 MHz を入力して , 発振回路の 1/2 分周かつギア 1/8 を使用した場合の値です。
＊ 3：CPU 50 HMz, ダブラ使用時の値です。
58
DS07–16303–4
MB91121 シリーズ
・クロックタイミング規格測定条件
tC
0.8 VCC
0.2 VCC
PWH
PWL
tCR
tCF
・動作保証範囲
VCC (V)
電
源
動作保証範囲 (TA ＝ 0 °C ∼＋ 70 °C)
fCPP は網掛けの範囲となります。
3.6
3.0
3.3 V ± 0.3 V
0
0.625
25
50
fCP / fCPP
[MHz]
内部クロック
・外部 / 内部クロック設定可能範囲
fCP/fCPP［MHz］
内 fCP
部
ク
ロ
ッ
ク fCPP
設
定
上
限
50
40
CPU
25
20
周辺
12.5
PLL 系
(4 逓倍 )
1/2 分周系
5
0
0
10 12.5
25
50
FC
[MHz]
外部クロック
自励発振
原発振入力クロック
注 1) PLL を使用する場合は , 外部クロック入力は 10.0 MHz ∼ 12.5 MHz の範囲で使用してください。
注 2) PLL の発振安定時間＞ 300 µs としてください。
注 3) 内部クロックのギア設定は上記範囲内になるようにしてください。
DS07–16303–4
59
MB91121 シリーズ
(3) クロック出力タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
サイクル時間
記 号
端 子
tCYC
CLK
CLK ↑→ CLK ↓
tCHCL
CLK
CLK ↓→ CLK ↑
tCLCH
CLK
規 格 値
条 件
⎯
単 位
備 考
最 小
最 大
tCP
⎯
tCPB
⎯
1 / 2 × tCYC − 10
1 / 2 × tCYC ＋ 10
ns
*2
1 / 2 × tCYC − 10
1 / 2 × tCYC ＋ 10
ns
*3
ns
*1
ダブラ使用時
tCYC
tCHCL
CLK
tCLCH
VOH
VOH
VOL
＊ 1：tCYC はギア周期を含む 1 クロックサイクルの周波数です。
CPU が 25 MHz 以上ではダブラを使用します。
＊ 2：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・最小：(1 − n / 2) × tCYC − 10
・最大：(1 − n / 2) × tCYC ＋ 10
ダブラ使用時にはギア周期 × 1 としてください。
＊ 3：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・最小：n / 2 × tCYC − 10
・最大：n / 2 × tCYC ＋ 10
ダブラ使用時にはギア周期× 1 としてください。
60
DS07–16303–4
MB91121 シリーズ
原振の入力と , GCR ( ギア制御レジスタ ) の CHC/CCK1/CCK0 ビットの設定による CLK 端子との関係は以下のように
なります。
ただし , この図で原振入力というのは , X0 入力のクロックを指します。
原振入力
( ダブラ使用時 )
■ PLL 系 (GCR の CHC ビット：“0”設定 )
tCYC
(a) ギア× 1 CLK 端子
CCK1, CCK0：
“00”
tCYC
原振入力
■ 2 分周系 (GCR の CHC ビット：“1”設定 )
(a) ギア× 1 CLK 端子
CCK1, CCK0：
“00”
(b) ギア× 1/2 CLK 端子
CCK1, CCK0：
“01”
(c) ギア× 1/4 CLK 端子
CCK1, CCK0：
“10”
(d) ギア× 1/8 CLK 端子
CCK1, CCK0：
“11”
DS07–16303–4
tCYC
tCYC
tCYC
tCYC
61
MB91121 シリーズ
(4) リセット入力規格
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端 子
条 件
tRSTL
RST
⎯
リセット入力時間
規 格 値
最 小
最 大
tCP × 5
⎯
単 位
備 考
ns
tRSTL, tHSTL
RST
0.2 VCC
(5) パワーオンリセット
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
電源立上り時間
電源断時間
記 号
端 子
条 件
tR
VCC
tOFF
VCC
規 格 値
単 位
備 考
最 小
最 大
VCC ＝ 3.3 V
50 µs
18
ms
電源立上げ
前は
VCC < 0.2 V
⎯
1
⎯
ms
繰り返し動作
tR
VCC
0.9 × VCC
0.2 V
tOFF
・その他の注意
①電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。動作中に電源電圧
の変化がある場合は , 電圧の変動をおさえて滑らかに立上げることを推奨致します。
VCC
立上りの傾きを , 50 mV/ms 以下に
することを推奨致します。
VSS
②電源投入時には必ず RST 端子を“L”レベル状態で開始し , 電源 VCC レベル後 , 下記時間を確保して
“H”レベルにしてください。
VCC
RST
tRSTL
62
DS07–16303–4
MB91121 シリーズ
(6) 通常バスアクセス リード / ライト動作
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
tCHCSL
CS0 ∼ CS5 遅延時間
tCHCSH
端 子
条 件
CLK
CS0 ∼ CS5
規 格 値
単 位 備 考
最 小
最 大
⎯
15
ns
⎯
15
ns
アドレス遅延時間
tCHAV
CLK
A24 ∼ A00
⎯
15
ns
データ遅延時間
tCHDV
CLK
D31 ∼ D16
⎯
15
ns
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
3 / 2 × tCYC − 40
ns
*1
*2
⎯
tCYC − 25
ns
*1
25
⎯
ns
0
⎯
ns
RD 遅延時間
tCLRL
tCLRH
tCLWL
WR0, WR1 遅延時間
tCLWH
有効アドレス→
有効データ 入力時間
tAVDV
RD ↓→
有効データ 入力時間
tRLDV
データセットアップ→
RD ↑時間
tDSRH
RD ↑→
データホールド時間
tRHDX
CLK
RD
CLK
WR0, WR1
A24 ∼ A00
D31 ∼ D16
RD
D31 ∼ D16
⎯
＊ 1：自動ウエイト挿入や RDY 入力でバスを延ばしている場合には , (tCYC ×延ばしたサイクル数 ) の時間を本規格に追
加してください。
＊ 2：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・計算式：(2 − n / 2) × tCYC − 40
DS07–16303–4
63
MB91121 シリーズ
tCYC
BA2
BA1
VOH
CLK
VOH
VOL
VOH
VOL
tCHCSH
tCHCSL
CS0
CS5
VOH
VOL
tCHAV
A24
A00
VOH
VOL
VOH
VOL
tCLRL
tCLRH
RD
VOH
VOL
tRLDV
tRHDX
tAVDV
VIH
VIL
D31 D16
VIH
VIL
リード
tDSRH
tCLWL
tCLWH
WR0, WR1
VOH
VOL
tCHDV
D31
64
D16
VOH
VOL
ライト
VOH
VOL
DS07–16303–4
MB91121 シリーズ
(7) レディ入力タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端 子
RDY セットアップ時間
→ CLK ↓
tRDYS
RDY
CLK
CLK ↓→
RDY ホールド時間
tRDYH
CLK
RDY
規 格 値
条 件
単 位
最 小
最 大
20
⎯
ns
0
⎯
ns
備 考
⎯
tCYC
CLK
VOH
VOH
VOL
VOL
tRDYH
tRDYH
tRDYS
RDY
ウェイトを
かけるとき
RDY
ウェイトを
かけないとき
DS07–16303–4
VIL
VIH
tRDYS
VIH
VIL
65
MB91121 シリーズ
(8) ホールドタイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
tCHBGL
BGRNT 遅延時間
tCHBGH
端子フローティング→
BGRNT ↓時間
tXHAL
BGRNT ↑→
端子有効時間
tHAHV
端子
規 格 値
条 件
CLK
BGRNT
⎯
単 位
最 小
最 大
⎯
10
ns
⎯
10
ns
tCYC − 10
tCYC ＋ 10
ns
tCYC − 10
tCYC ＋ 10
ns
備 考
BGRNT
（注意事項）BRQ が取り込まれてから , BGRNT が変化するまで 1 サイクル以上あります。
tCYC
CLK
VOH
VOH
VOH
VOH
BRQ
tCHBGH
tCHBGL
BGRNT
VOH
VOL
tXHAL
tHAHV
各端子
High-Z
66
DS07–16303–4
MB91121 シリーズ
(9) 通常 DRAM モード リード / ライトサイクル
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
RAS 遅延時間
CAS 遅延時間
記 号
tCLRAH
tCHRAL
tCLCASL
tCLCASH
ROW アドレス遅延時間
tCHRAV
COLUMN アドレス遅延時間
tCHCAV
DW 遅延時間
tCHDWL
tCHDWH
端 子
条 件
CLK
RAS
CLK
CAS
CLK
A24 ∼ A00
CLK
DW
⎯
規 格 値
単 位
最 小
最 大
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
備 考
出力データ遅延時間
tCHDV1
CLK
D31 ∼ D16
⎯
15
ns
RAS ↓→有効データ入力時間
tRLDV
RAS
D31 ∼ D16
⎯
5 / 2 × tCYC − 20
ns
*1
*2
CAS ↓→有効データ入力時間
tCLDV
⎯
tCYC − 17
ns
*1
CAS ↑→データホールド時間
tCADH
0
⎯
ns
CAS
D31 ∼ D16
＊ 1：Q1 サイクルもしくは Q4 サイクルを 1 サイクル延長した場合は , tCYC 時間を本規格に追加してください。
＊ 2：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・計算式：(3 − n / 2) × tCYC − 20
DS07–16303–4
67
MB91121 シリーズ
tCYC
Q1
Q2
Q3
Q4
VOH
CLK
Q5
VOH
VOL
VOL
VOH
RAS
VOH
VOL
VOL
tCHRAL
tCLRAH
tCLCASL
CAS
VOH
VOL
tCHCAV
tCHRAV
VOH
VOL
A24 A00
tCLCASH
ROW アドレス
VOH
VOL
VOH
VOH
VOL COLUMN アドレス VOL
tRLDV
tCLDV
D31
VIH
VIL
D16
tCADH
リード
VOH
DW
VOL
tCHDWH
tCHDWL
D31
VIH
VIL
D16
VOH
VOL
ライト
VOH
VOL
tCHDV1
68
DS07–16303–4
MB91121 シリーズ
(10) 通常 DRAM モード 高速ページリード / ライトサイクル
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
規 格 値
項 目
RAS 遅延時間
CAS 遅延時間
COLUMN アドレス遅延時間
記 号
端 子
tCLRAH
CLK, RAS
tCLCASL
CLK
CAS
tCLCASH
tCHCAV
CLK
A24 ∼ A00
DW 遅延時間
tCHDWH
CLK, DW
出力データ遅延時間
tCHDV1
CLK
D31 ∼ D16
CAS ↓→有効データ入力時間
tCLDV
CAS ↑→データホールド時間
tCADH
CAS
D31 ∼ D16
条 件
⎯
単 位
最 小
最 大
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
tCYC − 17
ns
0
⎯
ns
備 考
*
＊：Q4 サイクルを 1 サイクル延長した場合は , tCYC 時間を本規格に追加してください。
DS07–16303–4
69
MB91121 シリーズ
Q5
Q4
VOH
CLK
Q5
VOL
Q4
Q5
VOH
VOL
VOL
tCLRAH
VOH
RAS
tCLCASL
tCLCASH
VOH
CAS
VOL
tCHCAV
A24
A00
COLUMN アドレス
VOH
VOL
tCADH
tCLDV
D31
D16
VOH COLUMN アドレス
VOL
COLUMN アドレス
VIH
VIL
リード
リード
VIH
VIL
リード
tCHDWH
VOH
DW
tCHDV1
D31
70
D16
VOH
VOL
ライト
VOH
VOL
VOH
VOL
ライト
DS07–16303–4
MB91121 シリーズ
(11) Single DRAM タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
RAS 遅延時間
CAS 遅延時間
記 号
tCLRAH2
tCHRAL2
tCHCASL2
tCHCASH2
ROW アドレス遅延時間
tCHRAV2
COLUMN アドレス遅延時間
tCHCAV2
DW 遅延時間
tCHDWL2
tCHDWH2
出力データ遅延時間
tCHDV2
CAS ↓→有効データ入力時間
tCLDV2
CAS ↑→データホールド時間
tCADH2
DS07–16303–4
端 子
条 件
CLK
RAS
CLK
CAS
CLK
A24 ∼ A00
CLK
DW
CLK
D31 ∼ D16
CAS
D31 ∼ D16
⎯
規 格 値
単 位
最 小
最 大
⎯
10
ns
⎯
10
ns
⎯
n / 2 × tCYC ＋ 8
ns
⎯
10
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
(1 − n / 2) ×
tCYC − 17
ns
0
⎯
ns
備 考
71
MB91121 シリーズ
tCYC
Q1
VOH
CLK
Q2
VOH
VOL
VOH
RAS
1
Q4S
Q3
Q4S
VOH
Q4S
VOH
VOH
VOL
tCHRAL2
tCLRAH2
tCHCASL2
tCHCASH2
VOH
CAS
A24
VOH
VOL
VOH
VOL
A00
ROW アドレス
tCHRAV2
VOH
VOL
VOL
VOHCOLUMN-0
VOL
COLUMN-1
COLUMN-2
tCHCAV2
tCADH2
tCLDV2
D31
VIH
リード -0 VIL
D16
DW
VIH
リード -1 VIL リード -2
VOH
VOL
tCHDWL2
D31
D16
VOH
VOL
ライト -0
tCHDV2
2
VOH
VOL
tCHDWH2
ライト -1
VOH
VOL
VOH
VOL
VOH
VOL
ライト -2
tCHDV2
*1：Q4S サイクルは , Single DRAM サイクルの Q4SR ( リード ) 又は Q4SW ( ライト ) サイクルを表します。
*2：----- は , 高速ページモードからバスサイクルが開始されたときを表しています。
72
DS07–16303–4
MB91121 シリーズ
(12) Hyper DRAM タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
RAS 遅延時間
記 号
端 子
tCLRAH3
CLK
RAS
tCHRAL3
条 件
規 格 値
単 位
最 小
最 大
⎯
10
ns
⎯
10
ns
⎯
n / 2 × tCYC ＋ 8
ns
tCHCASH3
CLK
CAS
⎯
10
ns
ROW アドレス遅延時間
tCHRAV3
CLK
⎯
15
ns
COLUMN アドレス遅延時間
tCHCAV3
A24 ∼ A00
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
CLK
DW
⎯
15
ns
⎯
15
ns
CLK
⎯
15
ns
CAS 遅延時間
tCHCASL3
tCHRL3
RD 遅延時間
tCHRH3
CLK
RD
tCLRL3
DW 遅延時間
tCHDWL3
tCHDWH3
⎯
出力データ遅延時間
tCHDV3
CAS ↓→有効データ入力時間
tCLDV3
CAS
⎯
tCYC − 20
ns
CAS ↓→データホールド時間
tCADH3
D31 ∼ D16
0
⎯
ns
DS07–16303–4
D31 ∼ D16
備 考
73
MB91121 シリーズ
tCYC
Q1
Q2
VOH
CLK
VOH
VOL
VOH
RAS
1
Q4H
Q3
Q4H
VOH
Q4H
VOH
VOL
VOH
VOL
tCHRAL3
tCLRAH3
tCHCASL3
tCHCASH3
VOH
CAS
A24
VOL
VOH
ROW アドレス
VOL
A00
tCHRAV3
VOH
VOL
VOHCOLUMN-0
VOL
VOL
VOL
COLUMN-1
COLUMN-2
tCHCAV3
2
RD
VOL
tCHRL3
D31
VOH
VOL
tCHRH3
tCLRL3
tCLDV3
tCADH3
VIH
VIH
リード -0 VIL リード -1 VIL
D16
DW
VOH
VOL
tCHDWL3
D31
D16
VOH
VOL
ライト -0
tCHDV3
2
VOH
VOL
tCHDWH3
ライト -1
VOH
VOL
VOH
VOL
VOH
VOL
ライト -2
tCHDV3
*1：Q4H サイクルは , Hyper DRAM サイクルの Q4HR ( リード ) または Q4HW ( ライト ) サイクルを表します。
*2：----- は , 高速ページモードからバスサイクルが開始されたときを表しています。
74
DS07–16303–4
MB91121 シリーズ
(13) CBR リフレッシュ
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
RAS 遅延時間
CAS 遅延時間
記 号
tCLRAH
tCHRAL
tCLCASL
tCLCASH
端 子
CLK
RAS
⎯
CLK
CAS
tCYC
R1
CLK
RAS
規 格 値
条 件
最 大
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
10
ns
R2
R3
VOH
備 考
R4
VOH
VOL
VOL
VOL
VOH
VOL
tCLRAH
CAS
単 位
最 小
tCHRAL
VOH
VOL
tCLCASL
tCLCASH
DW
DS07–16303–4
75
MB91121 シリーズ
(14) セルフリフレッシュ
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
tCLRAH
RAS 遅延時間
tCLCASL
tCLCASH
tCYC
SR1
CLK
VOH
条 件
CLK
RAS
tCHRAL
CAS 遅延時間
端 子
⎯
CLK
CAS
SR2
SR3
VOH
VOL
最 大
⎯
10
ns
⎯
10
ns
⎯
10
ns
⎯
10
ns
備 考
SR3
VOL
RAS
VOL
tCLRAH
VOH
VOH
VOL
tCHCASL
76
単 位
最 小
VOH
tCHRAL
CAS
規 格 値
tCLCASH
DS07–16303–4
MB91121 シリーズ
(15) UART タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端 子
シリアルクロック
サイクルタイム
tSCYC
SC0 ∼ SC2
SCLK ↓→ SOUT 遅延時間
tSLOV
SC0 ∼ SC2
SO0 ∼ SO2
有効 SIN → SCLK ↑
tIVSH
SC0 ∼ SC2
SI0 ∼ SI2
SCLK ↑→有効
SIN ホールド時間
tSHIX
シリアルクロック
“H”パルス幅
シリアルクロック
“L”パルス幅
条 件
規 格 値
単 位
最 小
最 大
8tCYCP
⎯
ns
− 80
80
ns
100
⎯
ns
SC0 ∼ SC2
SI0 ∼ SI2
60
⎯
ns
tSHSL
SC0 ∼ SC2
4tCYCP
⎯
ns
tSLSH
SC0 ∼ SC2
4tCYCP
⎯
ns
SCLK ↓→ SOUT 遅延時間
tSLOV
SC0 ∼ SC2
SO0 ∼ SO2
⎯
150
ns
有効 SIN → SCLK ↑
tIVSH
SC0 ∼ SC2
SI0 ∼ SI2
60
⎯
ns
SCLK ↑→有効
SIN ホールド時間
tSHIX
SC0 ∼ SC2
SI0 ∼ SI2
60
⎯
ns
内部シフト
クロック
モード
外部シフト
クロック
モード
備 考
（注意事項）：・CLK 同期モード時の AC 規格です。
・tCYCP は , 周辺系クロックのサイクル時間です。
DS07–16303–4
77
MB91121 シリーズ
内部シフトクロックモード
tSCYC
VOH
SC0~SC2
VOL
VOL
tSLOV
VOH
VOL
SO0~SO2
tSHIX
tIVSH
VIH
VIL
SI0~SI2
VIH
VIL
外部シフトクロックモード
tSLSH
tSHSL
VIH
VIH
SC0~SC2
VIL
VIL
tSLOV
SO0~SO2
VOH
VOL
tIVSH
SI0~SI2
78
VIH
VIL
tSHIX
VIH
VIL
DS07–16303–4
MB91121 シリーズ
(16) トリガ入力系タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
A/D 起動トリガ
PWM 外部トリガ入力時間
記 号
tTRGH
tTRGL
端 子
規 格 値
条 件
ATG
TRG0 ∼ TRG3
⎯
最 小
最 大
5tCYCP
⎯
単 位
備 考
ns
（注意事項）tCYCP は , 周辺系クロックのサイクル時間です。
tTRGH
ATG
TRG0
~ TRG3
DS07–16303–4
VIH
tTRGL
VIH
VIL
VIL
79
MB91121 シリーズ
(17) DMA コントローラタイミング
(VCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端 子
DREQ 入力パルス幅
tDRWH
DREQ0 ∼ DREQ2
DACK 遅延時間
( 通常バス )
( 通常 DRAM)
tCLDL
CLK
DACK0 ∼
DACK2
EOP 遅延時間
( 通常バス )
( 通常 DRAM)
DACK 遅延時間
(Single DRAM)
(Hyper DRAM)
EOP 遅延時間
(Single DRAM)
(Hyper DRAM)
tCLDH
tCLEL
tCLEH
tCHDL
tCHDH
tCHEL
tCHEH
規 格 値
条 件
CLK
EOP0 ∼ EOP2
単位
最 小
最 大
2tCYC
⎯
ns
⎯
6
ns
⎯
6
ns
⎯
6
ns
⎯
6
ns
⎯
n / 2 × tCYC
ns
⎯
6
ns
⎯
n / 2 × tCYC
ns
⎯
6
ns
⎯
CLK
DACK0 ∼
DACK2
CLK
EOP0 ∼ EOP2
備 考
tCYC
VOH
CLK
VOH
VOL
VOL
tCLDL
tCLEL
DACK0 DACK2
EOP0 EOP2
( 通常バス )
( 通常 DRAM)
tCLDH
tCLEH
VOH
VOL
DACK0 DACK2
EOP0 EOP2
(Single DRAM)
(Hyper DRAM)
VOH
VOL
tCHDL
tCHEL
tCHDH
tDRWH
DREQ0
80
DREQ2
VIH
VIH
DS07–16303–4
MB91121 シリーズ
5. A/D 変換部電気的特性
(VCC ＝ AVCC ＝ AVRH ＝ 3.3 V, AVSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記 号
端子名
分解能
⎯
総合誤差
規 格 値
単位
最 小
標 準
最 大
⎯
⎯
10
10
BIT
⎯
⎯
⎯
⎯
± 5.0
LSB
直線性誤差
⎯
⎯
⎯
⎯
± 3.5
LSB
微分直線性誤差
⎯
⎯
⎯
⎯
± 2.0
LSB
ゼロトランジション電圧
VOT
AN0 ∼ AN7
AVRL − 1.5
LSB
AVRL ＋ 0.5
LSB
AVRL ＋ 2.5
LSB
V
フルスケールトランジション電圧
VFST
AN0 ∼ AN7
AVRH − 4.5
LSB
AVRH − 1.5
LSB
AVRH ＋ 0.5
LSB
V
変換時間
⎯
⎯
5.6 ＊ 1
⎯
⎯
µs
アナログポート入力電流
IAIN
AN0 ∼ AN7
⎯
0.1
10
µA
アナログ入力電圧
VAIN
AN0 ∼ AN7
AVSS
⎯
AVRH
V
⎯
AVRH
AVSS
⎯
AVCC
V
⎯
4
⎯
mA
⎯
⎯
5＊2
µA
⎯
200
⎯
µA
⎯
⎯
5＊2
µA
⎯
⎯
5
LSB
基準電圧
IA
電源電流
IAH
IR
基準電圧供給電流
IRH
⎯
チャネル間バラツキ
AVCC
AVRH
AN0 ∼ AN7
＊ 1：周辺クロック＝ 25 MHz 時
＊ 2：A/D コンバータ非動作時 , CPU ストップ時の電流 (VCC ＝ AVCC ＝ AVRH ＝ 3.3 V 時 )
（注意事項）・｜ AVRH - AVRL ｜ が小さくなるに従って , 相対的に誤差は大きくなります。
・アナログ入力の外部回路の出力インピーダンスは , 以下の様な条件で使用してください。
外部回路の出力インピーダンス < 5 kΩ
外部回路の出力インピーダンスが高すぎる場合 , アナログ電圧のサンプリング時間が不足する場合があり
ます 。
アナログ入力回路模型図
・サンプル & ホールド回路
アナログ入力
C0
コンパレータ
RON1
RON2
RON3
RON4
C1
RON1 : 0.2 kΩ
RON2 : 1.4 kΩ
RON3 : 1.4 kΩ
RON4 : 0.2 kΩ
C0 : 16.6 pF
C1 : 4.0 pF
注 ) ここに記した数値は目安としてください。
DS07–16303–4
81
MB91121 シリーズ
6. A/D コンバータの用語の定義
・ 分解能
A/D 変換器により識別可能なアナログ変化
・ 直線性誤差
ゼロトランジション点 (00 0000 0000 ←→ 00 0000 0001) とフルスケールトランジション点
(11 1111 1110 ←→ 11 1111 1111) とを結んだ直線と実際の変換特性との偏差
・ 微分直線性誤差
出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差。
［直線性誤差］
［微分直線性誤差］
理想特性
3FF
実際の変換特性
N+1
3FE
{1 LSB × (N − 1) + VOT}
実際の変換特性
VFST
～
～
( 実測値 )
004
VNT
( 実測値 )
003
デジタル出力
デジタル出力
3FD
実際の変換特性
N
N−1
V(N + 1)T
002
理想特性
( 実測値 )
N−2
001
VOT
AVRL
( 実測値 )
VNT
実際の変換特性
( 実測値 )
アナログ入力
デジタル出力 N の直線性誤差
AVRH
アナログ入力
AVRL
AVRH
VNT − {1 LSB × (N − 1) ＋ VOT}
＝
1 LSB
［LSB］
デジタル出力 N の微分直線性誤差 ＝
1 LSB ＝
V (N ＋ 1) T − VNT
1 LSB
−1
VFST − VOT
1022
［V］
［LSB］
VOT ：デジタル出力が (000) H から (001) H に遷移する電圧
VFST ：デジタル出力が (3FE) H から (3FF) H に遷移する電圧
VNT ：デジタル出力が (N − 1) から N に遷移する電圧
82
DS07–16303–4
MB91121 シリーズ
・総合誤差
実際の値と理論値との差をいい , ゼロトランジション誤差 / フルスケールトランジション誤差 / 直線性誤差を含む誤差。
［総合誤差］
3FF
1.5 LSB
3FE
実際の変換特性
デジタル出力
3FD
{1 LSB × (N − 1) + 0.5 LSB}
004
VNT
003
( 実測値 )
実際の変換特性
002
理想特性
001
0.5 LSB
AVRL
デジタル出力 N の総合誤差 ＝
1 LSB ( 理想値 ) ＝
アナログ入力
AVRH
VNT − {1 LSB × (N − 1) ＋ 0.5 LSB}
1 LSB
［LSB］
AVRH − AVRL
1024
［V］
VOT ( 理想値 ) ＝ AVRL ＋ 0.5 LSB［V］
VFST ( 理想値 ) ＝ AVRH − 1.5 LSB［V］
VNT：デジタル出力が (N − 1) から N に遷移する電圧
DS07–16303–4
83
MB91121 シリーズ
■ 特性例
(1) 電源電流
電源電流 ⎯ 電源電圧
電源電流 ( スリープ時 ) ⎯ 電源電圧
120
160
140
100
120
ICC (mA)
25 MHz
50 MHz
80
60
ICCS (mA)
80
100
25 MHz
50 MHz
60
40
40
20
20
0
2.7
3
3.3
3.6
0
2.7
3.9
3
90
90
80
80
70
70
60
60
50
50 MHz
40
IA (mA)
ICCH (µA)
100
50
30
20
20
10
10
0
0
3.3
VCC (V)
3.9
3.6
-10
2.7
3.9
50 MHz
40
30
3
3.6
A/D 電源電流 ⎯ 電源電圧
電源電流 ( ストップ時 ) ⎯ 電源電圧
100
-10
2.7
3.3
VCC (V)
VCC (V)
3
3.3
VCC (V)
3.6
3.9
A/D 基準電源電流 ⎯ 電源電圧
180
160
140
IR (µA)
120
100
50 MHz
80
60
40
20
0
2.7
3
3.3
3.6
3.9
VCC (V)
84
DS07–16303–4
MB91121 シリーズ
(2) 出力電圧
“L” 出力電圧 ⎯ 電源電圧
“H” 出力電圧 ⎯ 電源電圧
100
4
3.8
3.6
90
3.2
VOL (mV)
VOH (V)
3.4
3
2.8
2.6
80
70
2.4
2.2
2
2.7
3
3.3
3.6
3.9
60
2.7
3
3.3
3.6
3.9
VCC (V)
VCC (V)
(3) プルアップ抵抗値
プルアップ抵抗 ⎯ 電源電圧
R (kΩ)
100
10
2.7
3
3.3
3.6
3.9
VCC (V)
DS07–16303–4
85
MB91121 シリーズ
■ オーダ型格
型 格
MB91121PFV
86
パッケージ
備 考
プラスチック・LQFP, 120 ピン
(FPT-120P-M21)
DS07–16303–4
MB91121 シリーズ
■ パッケージ・外形寸法図
プラスチック・LQFP, 120 ピン
(FPT-120P-M21)
リードピッチ
0.50mm
パッケージ幅×
パッケージ長さ
16.0 × 16.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.88g
コード（参考）
P-LFQFP120-16×16-0.50
プラスチック・LQFP, 120 ピン
（FPT-120P-M21）
注 1）* 印寸法はレジン残りを含む。
レジン残りは、片側 +0.25（.010）MAX。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
18.00±0.20(.709±.008)SQ
+0.40
* 16.00 –0.10 .630 +.016
–.004 SQ
90
61
60
91
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
INDEX
0~8˚
120
LEAD No.
"A"
31
1
30
0.50(.020)
0.22±0.05
(.009±.002)
0.08(.003)
M
0.145
©2002-2008 FUJITSU MICROELECTRONICS LIMITED F120033S-c-4-6
C
2002 FUJITSU LIMITED F120033S-c-4-4
.006
+0.05
–0.03
+.002
–.001
0.60±0.15
(.024±.006)
0.10±0.05
(.004±.002)
(Stand off)
0.25(.010)
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
DS07–16303–4
87
MB91121 シリーズ
■ 本版での主な変更内容
ページ
場所
⎯
⎯
7
43
51
61
シリーズ名を変更
MB91121 → MB91121 シリーズ
■ 端子機能説明
57pin と 58pin の端子名を変更
CSOL → CS0L
CSOH → CS0H
■ 周辺リソース
6. 16 ビットリロードタイマ
周辺リソースの動作クロック名を変更
マシンクロック → 周辺クロック
■ 周辺リソース
ハードウェアスタンバイと HST 端子の記述を削除
12. クロック発生部 ( 低消費
電力メカニズム )
■ 電気的特性
4. 交流規格
■ 電気的特性
5. A/D 変換部電気的特性
81
変更内容
「・セラミック発振応用例」「・ディスクリートタイプ」「・SMD タイプ」の
項目を削除
ゼロトランジション電圧 , フルスケールトランジション電圧の表記方法を修正
トランジション誤差 → トランジション電圧
単位：LSB → V
±数値 → AVRL ±数値 LSB
AVRH ±数値 → AVRH ±数値 LSB
動作クロック名を変更
マシンクロック → 周辺クロック
変更箇所は , 本文中のページ左側の｜によって示しています。
88
DS07–16303–4
MB91121 シリーズ
MEMO
DS07–16303–4
89
MB91121 シリーズ
MEMO
90
DS07–16303–4
MB91121 シリーズ
MEMO
DS07–16303–4
91
MB91121 シリーズ
富士通マイクロエレクトロニクス株式会社
〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
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お問い合わせ先
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〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
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電子デバイス製品に関するお問い合わせは , こちらまで ,
0120-198-610
受付時間 : 平日 9 時∼ 17 時 ( 土・日・祝日 , 年末年始を除きます )
携帯電話・PHS からもお問い合わせができます。
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ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を
伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ
う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規等の規制をご確認の上 , 必要な手続き
をおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
編集 ビジネス推進部