2.2 MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
DATA SHEET
DS07–16305–4
マイクロコントローラ 32 ビットオリジナル
CMOS
FR30 ファミリ MB91107 シリーズ
MB91107A/108
■ 概 要
MB91107 シリーズは 32 ビット RISC CPU (FR* ファミリ ) をコアとし , 高性能 / 高速な CPU 処理を要求される組込み制
御用に各種 I/O リソースやバス制御機構を内蔵した , 標準シングルチップマイクロコントローラです。32 ビット CPU がア
クセスする広大なアドレス空間をサポートするために , 外部バスアクセスが基本となっています。ただし , CPU の命令実
行の高速化のために 1 KB の命令キャッシュメモリと大容量 (MB91107A:128 KB, MB91108:160KB) の RAM を内蔵してい
ます。
ナビゲーションシステム , 高性能 FAX, プリンタ制御など , 高性能な CPU 処理パワーを要求される組込み用途に最適な
仕様となっています。
＊：FR は , FUJITSU RISC controller の略で富士通マイクロエレクトロニクス株式会社の製品です。
■ 特 長
FR-CPU
・ 32 ビット RISC, ロード / ストアアーキテクチャ, 5 段パイプライン
・ 動作周波数 内部 50 MHz［外部 25 MHz］(PLL 使用 , 原振 12.5 MHz 時 )
・ 汎用レジスタ 32 ビット× 16 本
・ 16 ビット固定長命令 ( 基本命令 ) , 1 命令 / 1 サイクル
・ メモリ―メモリ間転送 , ビット処理 , バレルシフト等の命令：組込み用途に適した命令
・ 関数入口 / 出口命令 , レジスタ内容のマルチロード / ストア命令：高級言語対応命令
・ レジスタ インタロック機能：アセンブラ記述の容易化
・ 遅延スロット付き分岐命令：分岐処理時のオーバヘッドの低減
・ 乗算器の内蔵 / 命令レベルでのサポート
符号付き 32 ビット乗算：5 サイクル
符号付き 16 ビット乗算：3 サイクル
・ 割込み (PC, PS の退避 )：6 サイクル , 16 プライオリティレベル
（続く）
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2001-2008 FUJITSU MICROELECTRONICS LIMITED All rights reserved
2008.10
MB91107 シリーズ
バスインタフェース
・ クロックダブラ使用 内部 50 MHz, 外部バス 25 MHz 動作
・ 25 ビットアドレスバス (32 MB 空間 )
・ 16・8 ビットデータバス
・ 基本外部バスサイクル：2 クロックサイクル
・ 最小 64 Kbyte 単位で設定可能なチップセレクト出力：8 本
・ 各種メモリに対するインタフェースのサポート
DRAM インタフェース ( 領域 4, 5)
・ 自動ウェイトサイクル：領域ごとに 0 ∼ 7 サイクルのうちで任意に設定可能
・ 未使用データ / アドレス端子は , 入出力ポートとして使用可能
・ little endian モードサポート ( 領域 1 ∼ 5 のうち 1 領域選択 )
DRAM インタフェース
・ 2 バンク独立制御 ( 領域 4, 5)
・ Double CAS DRAM ( 通常 DRAM I/F) /Single CAS DRAM/Hyper DRAM
・ 基本バスサイクル：通常 5 サイクル , 高速ページモード時 2 サイクルアクセス可能
・ プログラマブル波形：RAS, CAS に 1 サイクル自動ウェイト挿入可能
・ DRAM リフレッシュ
CBR リフレッシュ (6 ビットタイマによりインターバルを任意に設定 )
セルフリフレッシュモード
・ 8/9/10/12 本のコラムアドレスに対応
・ 2CAS/1WE, 2WE/1CAS の選択可
キャッシュメモリ
・ 1 KB 命令キャッシュ
・ 2 way set associative
・ 32 ブロック / ウェイ , 4 エントリ (4 word) / ブロック
・ ロック機能：特定プログラムコードのキャッシュへの常駐化
DMAC (DMA Controller)
・ 8 チャネル
・ 転送要因 外部端子 / 内蔵リソースの割込み要求
・ 転送シーケンス ステップ転送 / ブロック転送
バースト転送 / 連続転送
・ 転送データ長 8 ビット /16 ビット /32 ビットから選択可
・ NMI/ 割込み要求によって一時停止が可能
UART
・ 独立 3 チャネル
・ 全二重ダブルバッファ
・ データ長：7 ∼ 9 ビット ( パリティなし ) , 6 ∼ 8 ビット ( パリティ有り )
・ 非同期 ( 調歩同期 ) , CLK 同期通信の選択可能
・ マルチプロセッサモード
・ ボーレートジェネレータとして 16 ビットタイマ (U-Timer) 内蔵：任意のボーレートを発生
・ 外部クロックを転送クロックとして使用可能
・ エラー検出：パリティ, フレーム , オーバラン
A/D コンバータ ( 逐次変換型 )
・ 10 ビット分解能 , 4 チャネル
・ 逐次比較変換：25 MHz 時 5.6 µs
・ サンプル & ホールド回路内蔵
・ 変換モード：シングル変換 / スキャン変換 / リピート変換 より選択
・ 起動：ソフトウェア / 外部トリガ / 内蔵タイマ より選択
（続く）
2
DS07–16305–4
MB91107 シリーズ
（続き）
16 ビットリロードタイマ
・ 16 ビットタイマ：3 チャネル
・ 内部クロック：2 クロックサイクル分解能 , 2/8/32 分周から選択
その他のインターバルタイマ
・ 16 ビットタイマ：3 チャネル (U-TIMER)
・ PWM タイマ：4 チャネル
・ ウォッチドッグタイマ：1 チャネル
ビットサーチモジュール
・ 1 ワードの中の ,MSB から最初の "1"/"0" ビットの位置 , または最初の変化ビットの位置を ,1 サイクルでサーチ
割込みコントローラ
・ 外部割込み入力：マスク不可割込み (NMI) , 通常割込み× 8 (INT 0 ∼ INT 7)
・ 内部割込み要因：UART, DMAC, A/D, UTIMER, 遅延割込み
・ マスク不可割込み以外は , 優先レベルをプログラマブルに設定可能 (16 レベル )
その他の特長
・ リセット要因
パワーオンリセット / ハードウェアスタンバイ / ウォッチドッグタイマ / ソフトウェアリセット / 外部リセット
・ 低消費電力モード
スリープ / ストップモード
・ クロック制御
ギア機能：CPU とペリフェラルの動作クロック周波数を独立に任意に設定可能
ギアクロックは 1/1, 1/2, 1/4, 1/8 ( または 1/2, 1/4, 1/8, 1/16) から選択可能
ただし , ペリフェラルの動作は 25 MHz を上限とする
・ パッケージ LQFP-120
・ CMOS テクノロジ MB91V108 (0.25 µm) ……開発用
MB91108 (0.25 µm) ……量産用
MB91107A (0.25 µm) ……量産用
・ 電源 3.3 V ± 0.3 V ( 内部レギュレータあり )
DS07–16305–4
3
MB91107 シリーズ
■ 端子配列図
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
RAS1/PB4
DW0/PB3
CS0H/PB2
CS0L/PB1
RAS0/PB0
VCC
X0
X1
VSS
PI1/EOP2/ATG
PI0/DACK2
PE7/DREQ2
PE6/EOP1
PE5/DACK1
PE4/DREQ1
PE3/EOP0
PE2/DACK0
PE1/DREQ0
PE0/SC2
PF7/SO2
PF6/SI2
PF5/SC1
PF4/SO1
PF3/SI1
PF2/SC0
PF1/SO0
VSS
PF0/SI0
PG7/INT7
PG6/INT6
(TOP VIEW)
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
PG5/INT5
PG4/INT4
PG3/INT3
PG2/INT2
PG1/INT1
PG0/INT0
VCC
PH7/OCPA3
PH6/OCPA2
PH5/OCPA1
PH4/OCPA0
PH3/TRG3/CS7
PH2/TRG2/CS6
PH1/TRG1
PH0/TRG0
AN3
AN2
AN1
AN0
AVSS/AVRL
AVRH
AVCC
A24/P70
A23/P67
A22/P66
A21/P65
A20/P64
A19/P63
A18/P62
A17/P61
P26/D22
P27/D23
D24
D25
D26
D27
D28
D29
D30
D31
VSS
A00
A01
A02
A03
A04
A05
A06
A07
VCC
A08
A09
A10
A11
A12
A13
A14
A15
VSS
P60/A16
PB5/CS1L
PB6/CS1H
PB7/DW1
C
CS0
PA1/CS1
PA2/CS2
PA3/CS3
PA4/CS4
PA5/CS5
PA6/CLK
NMI
HST
RST
VSS
MD0
MD1
MD2
P80/RDY
P81/BGRNT
P82/BRQ
RD
WR0
P85/WR1
P20/D16
P21/D17
P22/D18
P23/D19
P24/D20
P25/D21
(FPT-120P-M21)
(FPT-120P-M24)
4
DS07–16305–4
MB91107 シリーズ
■ 端子機能説明
端子番号
端子名
回路形式
機 能 説 明
85
86
87
88
89
90
91
92
D16/P20
D17/P21
D18/P22
D19/P23
D20/P24
D21/P25
D22/P26
D23/P27
C
外部データバスの bit16 ∼ bit23 です。
外部バス幅が 8 ビットの設定のときは , ポート (P20 ∼ P27) として使用で
きます。
93
94
95
96
97
98
99
100
D24
D25
D26
D27
D28
D29
D30
D31
C
外部データバスの bit24 ∼ bit31 です。
102
103
104
105
106
107
108
109
111
112
113
114
115
116
117
118
A00
A01
A02
A03
A04
A05
A06
A07
A08
A09
A10
A11
A12
A13
A14
A15
F
外部アドレスバスの bit0 ∼ bit15 です。
120
1
2
3
4
5
6
7
A16/P60
A17/P61
A18/P62
A19/P63
A20/P64
A21/P65
A22/P66
A23/P67
F
外部アドレスバスの bit16 ∼ bit23 です。
アドレスバスとして使用しない場合は , ポート (P60 ∼ P67) として使用で
きます。
8
A24/P70
F
外部アドレスバスの bit24 です。
アドレスバスとして使用しない場合は , ポート (P70) として使用できま
す。
79
RDY/P80
C
外部レディ入力です。実行中のバスサイクルが完了しないときに “0” を入
力します。未使用時はポートとして使用できます。
80
BGRNT/P81
F
外部バス開放受付け出力です。外部バスを開放したときに “L” を出力しま
す。未使用時はポートとして使用できます。
（続く）
DS07–16305–4
5
MB91107 シリーズ
端子番号
端子名
回路形式
機 能 説 明
81
BRQ/P82
P
外部バス開放要求入力です。外部バスを開放してほしいときに “1” を入力
します。未使用時はポートとして使用できます。
82
RD
M
外部バスリードストローブです。
83
WR0
M
外部バスライトストローブです。各制御信号とデータバスのバイト位置
は次のような関係になっています。
16 bit バス幅
8 bit バス幅
D31 ∼ D24
WR0
WR0
D23 ∼ D16
WR1
(Port 可 )
84
WR1/P85
F
65
CS0
M
66
67
68
69
70
CS1/PA1
CS2/PA2
CS3/PA3
CS4/PA4
CS5/PA5
F
71
CLK/PA6
F
56
57
58
59
60
61
62
63
RAS0/PB0
CS0L/PB1
CS0H/PB2
DW0/PB3
RAS1/PB4
CS1L/PB5
CS1H/PB6
DW1/PB7
F
76
77
78
MD0
MD1
MD2
G
モード端子 0 ∼ 2 です。
これらの端子により MCU の基本動作モードを設定します。
VCC または VSS に直接つないで使用してください。
53
54
X1
X0
A
クロック ( 発振 ) 出力です。
クロック ( 発振 ) 入力です。
74
RST
B
外部リセット入力です。
73
HST
H
ハードウェアスタンバイ入力です (Low active) 。
72
NMI
H
NMI (Non Maskable Interrupt) 入力です (Low active) 。
42
43
SC2/PE0
DREQ0/PE1
F
F
（注意事項）WR1 はリセット中は Hi-Z になっています。16 bit バス幅で使
用する場合は外部にプルアップ抵抗をつけてください。
チップセレクト 0 出力です (Low active) 。
チップセレクト 1 出力です (Low active) 。
チップセレクト 2 出力です (Low active) 。
チップセレクト 3 出力です (Low active) 。
チップセレクト 4 出力です (Low active) 。
チップセレクト 5 出力です (Low active) 。
［PA1 ∼ 5］未使用時はポートとして使用できます。
システムクロック出力です。外部バス動作周波数と同じクロックを出力
します。［PA6］未使用時はポートとして使用できます。
DRAM バンク 0 の RAS 出力です。
⎫
⎪
DRAM バンク 0 の CASL 出力です。
⎪
DRAM バンク 0 の CASH 出力です。
⎪ 詳細は DRAM
DRAM バンク 0 の WE 出力です (Low active) 。 ⎪ インタフェースを
⎬
DRAM バンク 1 の RAS 出力です。
⎪ 参照してください。
⎪
DRAM バンク 1 の CASL 出力です。
⎪
DRAM バンク 1 の CASH 出力です。
⎪
DRAM バンク 1 の WE 出力です (Low active) 。 ⎭
［PB0 ∼ 7］未使用時はポートとして使用できます。
［SC2］UART2 のクロック入出力です。クロック出力は UART2 のクロッ
ク出力指定が許可のときに有効となります。
［PE0］汎用の入出力ポートです。この機能は UART2 のクロック出力指
定が禁止のときに有効となります。
［DREQ0］DMA 外部転送要求入力です。DMAC の転送要因として選択し
た場合はこの入力を随時使用していますので , 意図的に行う以外は他の機
能による出力を停止させておく必要があります。
［PE1］汎用の入出力ポートです。
（続く）
6
DS07–16305–4
MB91107 シリーズ
端子番号
端子名
回路形式
44
DACK0/PE2
F
45
EOP0/PE3
F
機 能 説 明
［DACK0］DMAC 外部転送要求受付出力です (ch.0) 。この機能は DMAC
の転送要求受付出力指定が許可のときに有効となります。
［PE2］汎用の入出力ポートです。この機能は DMAC の転送要求受付出力
指定または DACK0 出力指定が禁止のときに有効となります。
［EOP0］DMAC の EOP 出力指定が許可のときに［EOP0］DMAC EOP 出
力 (ch.0) として使用できます。
［PE3］汎用の入出力ポートです。
46
DREQ1/PE4
F
［DREQ1］DMA 外部転送要求入力です。DMAC の転送要因として選択し
た場合はこの入力を随時使用していますので , 意図的に行う以外は他の機
能による出力を停止させておく必要があります。
［PE4］汎用の入出力ポートです。
47
DACK1/PE5
F
48
EOP1/PE6
F
［DACK1］DMAC 外部転送要求受付出力です (ch.1) 。この機能は DMAC
の転送要求受付出力指定が許可のときに有効となります。
［PE5］汎用の入出力ポートです。この機能は DMAC の転送要求受付出力
指定または DACK1 出力指定が禁止のときに有効となります。
［EOP1］DMAC の EOP 出力指定が許可のときに［EOP1］DMAC EOP 出
力 (ch.1) として使用できます。
［PE6］汎用の入出力ポートです。
49
DREQ2/PE7
F
［DREQ2］DMA 外部転送要求入力です。DMAC の転送要因として選択し
た場合はこの入力を随時使用していますので , 意図的に行う以外は他の機
能による出力を停止させておく必要があります。
［PE7］汎用の入出力ポートです。
33
SI0/PF0
F
［SI0］UART0 のデータ入力です。UART0 が入力動作をしている間はこ
の入力を随時使用していますので , 意図的に行う以外は他の機能による出
力を停止させておく必要があります。
［PF0］汎用の入出力ポートです。
35
36
37
SO0/PF1
SC0/PF2
SI1/PF3
F
F
F
［SO0］UART0 のデータ出力です。この機能は UART0 のデータ出力指定
が許可のときに有効となります。
［PF1］汎用の入出力ポートです。この機能は UART0 のデータ出力指定
が禁止のときに有効となります。
［SC0］UART0 のクロック入出力です。クロック出力は UART0 のクロッ
ク出力指定が許可のときに有効となります。
［PF2］汎用の入出力ポートです。この機能は UART0 のクロック出力指
定が禁止のときに有効となります。
［SI1］UART1 のデータ入力です。UART1 が入力動作をしている間はこ
の入力を随時使用していますので , 意図的に行う以外は他の機能による出
力を停止させておく必要があります。
［PF3］汎用の入出力ポートです。
38
39
SO1/PF4
SC1/PF5
F
F
［SO1］UART1 のデータ出力です。この機能は UART1 のデータ出力指定
が許可のときに有効となります。
［PF4］汎用の入出力ポートです。この機能は UART1 のデータ出力指定
が禁止のときに有効となります。
［SC1］UART1 のクロック入出力です。クロック出力は UART1 のクロッ
ク出力指定が許可のときに有効となります。
［PF5］汎用の入出力ポートです。この機能は UART1 のクロック出力指
定が禁止のときに有効となります。
（続く）
DS07–16305–4
7
MB91107 シリーズ
端子番号
40
端子名
SI2/PF6
回路形式
F
機 能 説 明
［SI2］UART2 のデータ入力です。UART2 が入力動作をしている間はこの
入力を随時使用していますので , 意図的に行う以外は他の機能による出力
を停止させておく必要があります。
［PF6］汎用の入出力ポートです。
41
SO2/PF7
25
26
27
28
29
30
31
32
INT0/PG0
INT1/PG1
INT2/PG2
INT3/PG3
INT4/PG4
INT5/PG5
INT6/PG6
INT7/PG7
I
16
17
TRG0/PH0
TRG1/PH1
F
18
19
TRG2/PH2/CS6
TRG3/PH3/CS7
F
［SO2］UART2 のデータ出力です。この機能は UART2 のデータ出力指定
が許可のときに有効となります。
［PF7］汎用の入出力ポートです。この機能は UART2 のデータ出力指定が
禁止のときに有効となります。
［INT0 ∼ INT7］外部割込み要求入力です。対応する外部割込みを許可して
いる間はこの入力を随時使用していますので , 意図的に行う以外は他の機
能による出力を停止させておく必要があります。
［PG0 ∼ PG7］汎用の入出力ポートです。
［TRG0, TRG1］PWM タイマの外部トリガ入力です。この機能は PH0, PH1
のデータ出力指定が禁止のときに有効となります。
［PH0, PH1］汎用の入出力ポートです。
［TRG2, TRG3］PWM タイマの外部トリガ入力です。この機能は PH2, PH3
のデータ出力指定が禁止のときに有効となります。
F
［PH2, PH3］TRG2, TRG3 / CS6, CS7 未使用時はポートとして使用できます。
チップセレクト 6 出力です (Low active) 。
チップセレクト 7 出力です (Low active) 。
20
21
22
23
50
OCPA0/PH4
OCPA1/PH5
OCPA2/PH6
OCPA3/PH7
DACK2/PI0
F
［OCPA0 ∼ OCPA3］PWM タイマの出力です。この機能は PWM タイマの
出力指定が許可のときに有効となります。
［PH4 ∼ PH7］汎用の入出力ポートです。
F
［DACK2］DMAC 外部転送要求受付出力です (ch.2) 。この機能は DMAC の
転送要求受付出力指定が許可のときに有効となります。
［PI0］汎用の入出力ポートです。この機能は DMAC の転送要求受付出力指
定または DACK2 出力指定が禁止のときに有効となります。
［EOP2］DMAC EOP 出力です (ch.2) 。この機能は DMAC の EOP 出力指定
が許可のときに有効になります。
51
EOP2/PI1/ATG
F
［PI1］汎用の入出力ポートです。この機能は DMAC の転送終了信号出力指
定が禁止のときに有効となります。
［ATG］A/D コンバータの外部トリガ入力です。A/D の起動要因として選
択した場合はこの入力を随時使用していますので , 意図的に行う以外は他
の機能による出力を停止させておく必要があります。
［AN0 ∼ AN3］A/D コンバータアナログ入力です。この機能は AIC レジス
タの指定がアナログ入力のとき有効となります。
12 ∼ 15
AN0 ∼ AN3
N
9
AVCC
⎯
A/D コンバータ VCC 電源です。
10
AVRH
⎯
A/D コンバータ基準電圧です ( 高電位側 ) 。この端子の投入 / 切断は必ず
VCC に AVRH 以上の電位が印加してある状態で行ってください。
11
AVSS/ AVRL
⎯
A/D コンバータ VSS 電源 , および基準電圧です ( 低電位側 ) 。
（続く）
8
DS07–16305–4
MB91107 シリーズ
（続き）
端子番号
端子名
回路形式
24, 55, 110
VCC
⎯
64
C
⎯
34, 52, 75,
101, 119
VSS
⎯
機 能 説 明
デジタル回路の電源です。必ず 3 端子とも電源を接続して使用してくだ
さい。
内蔵レギュレータのパスコン端子です。
「■デバイスの取扱いについて」を参照してください。
デジタル回路の接地レベルです。
（注意事項）上記の大部分の端子は , xxx/Pxx の様に I/O ポートとリソースの入出力がマルチプレクスされます。これら端
子でポートとリソースの出力どうしが競合した場合 , リソースが優先されます。
■ DRAM 制御レジスタ
端子名
データバス 16 ビットモード
2CAS/1WR モード 1CAS/2WR モード
データバス
8 ビットモード
RAS0
領域 4 RAS
領域 4 RAS
領域 4 RAS
RAS1
領域 5 RAS
領域 5 RAS
領域 5 RAS
CS0L
領域 4 CASL
領域 4 CAS
領域 4 CAS
CS0H
領域 4 CASH
領域 4 WEL
領域 4 CAS
CS1L
領域 5 CASL
領域 5 CAS
領域 5 CAS
CS1H
領域 5 CASH
領域 5 WEL
領域 5 CAS
DW0
領域 4 WE
領域 4 WEL
領域 4 WE
DW1
領域 5 WE
領域 5 WEL
領域 5 WE
DS07–16305–4
備 考
データバス 16 ビットモード時の “L” “H”
とアドレス下位 1 ビット (A0) との対応
“L”：“0”
“H”：“1”
CASL：A0 が “0” の領域に対応する CAS
CASH：A0 が “1” の領域に対応する CAS
WEL：A0 が “0” の領域に対応する WE
WEH：A0 が “1” の領域に対応する WE
9
MB91107 シリーズ
■ 入出力回路形式
分 類
回 路
備 考
・ 発振帰還抵抗 約 1 MΩ
X1
クロック入力
X0
A
STANDBY
CONTROL
・ CMOS レベルヒステリシス入力
スタンバイ制御なし
VCC
P-channel 型 Tr
B
プルダウン抵抗付き
N-channel 型 Tr
拡散抵抗
VSS
デジタル入力
・ CMOS レベル入出力
スタンバイ制御あり
デジタル出力
デジタル出力
C
デジタル入力
STANDBY
CONTROL
・ アナログ入力
N
アナログ入力
（続く）
10
DS07–16305–4
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分 類
回 路
備 考
デジタル出力
・ CMOS レベル出力
・ CMOS レベルヒステリシス入力
スタンバイ制御あり
デジタル出力
F
デジタル入力
STANDBY
CONTROL
・ CMOS レベル入力
スタンバイ制御なし
G
デジタル入力
・ CMOS レベルヒステリシス入力
スタンバイ制御なし
H
デジタル入力
デジタル出力
I
・ CMOS レベル出力
・ CMOS レベルヒステリシス入力
スタンバイ制御なし
デジタル出力
デジタル入力
（続く）
DS07–16305–4
11
MB91107 シリーズ
（続き）
分 類
回 路
備 考
・ CMOS レベル出力
デジタル出力
M
デジタル出力
デジタル出力
・ CMOS レベル出力
・ CMOS レベル入力
スタンバイ制御あり
デジタル出力
プルダウン抵抗付き
プルダウン
抵抗制御
P
デジタル入力
STANDBY
CONTROL
12
DS07–16305–4
MB91107 シリーズ
■ デバイスの取扱いについて
1. ラッチアップの防止のために
CMOS IC では入力端子や出力端子に VCC より高い電圧や VSS より低い電圧を印加した場合 , または , VCC ∼ VSS 間に定
格を超える電圧を印加した場合に , ラッチアップ現象を生じることがあります。ラッチアップが生じると電源電流が激増
し, 素子の熱破壊に至ることがありますので, 使用に際しては最大定格を超えることのないよう十分に注意してください。
2. 端子処理について
・未使用入力端子の処理について
使用していない入力端子を開放のままにしておくと誤動作の原因となることがありますので , プルアップ , またはプル
ダウンなどの処理をしてください。
・出力端子の処理について
出力端子を電源や他の出力端子とショートしたり , 大きな容量負荷を接続すると大電流が流れる場合があります。この
ような状態が長時間続くとデバイスが劣化しますので , 使用に際しては最大定格を超えることのないよう十分に注意して
ください。
・電源端子について
VCC または VSS が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止するためにデバイス内部で同電位
にすべきもの同士を接続してあります。不要輻射の低減・グラウンドレベルの上昇によるストローブ信号の誤動作の防止・
総出力電流規格を遵守するために , 必ずそれらすべてを外部で電源およびグラウンドに接続してください。
また, 電流供給源から出来るかぎり低インピーダンスで本デバイスのVCC, VSS に接続するような配慮をお願い致します。
さらに , 本デバイスの近くで , VCC と VSS との間に 0.1 µF 程度のセラミックコンデンサをバイパスコンデンサとして接
続することをお勧めいたします。
・モード端子 (MD0 ∼ MD2) について
これらの端子は , VCC または VSS に直接つないで使用してください。ノイズにより誤ってテストモードに入ってしまうこ
とを防ぐために , プリント板上の各モード端子と VCC または VSS 間のパターン長をできる限り短くし , これらを低イン
ピーダンスで接続するようにしてください。
・水晶発振回路について
X0, X1 端子の近辺のノイズは本デバイスの誤動作のもととなります。
X0 と X1 および水晶発振子 ( あるいはセラミック
発振子 ) さらにグラウンドへのバイパスコンデンサは出来るかぎり近くに配置するようにプリント板を設計してくださ
い。
また , X0, X1 端子の回りをグラウンドで囲むようなプリント板アートワークは安定した動作を期待できますので , 強く
お勧めいたします。
DS07–16305–4
13
MB91107 シリーズ
3. 使用上の注意
・外部リセット入力について
RST端子に“L”レベルを入力し, 内部が確実にリセット状態となるためには, RST端子の“L”レベル入力が最低5マシンサ
イクル必要です。
・外部クロックについて
外部クロックを使用する際には , 原則として X0 端子 , また X1 端子には X0 と逆相のクロックを同時に供給してくださ
い。ただし , STOP モード ( 発振停止モード ) を併用する場合は , STOP モード時に X1 端子が “H” 出力で停止しますので , 出
力どうしの衝突をさけるために , 外部に 1 kΩ 程度の抵抗を入れるようにしてください。
下図に外部クロック使用方法例について示します。
・外部クロック使用例 ( 通常の場合 )
X0
X1
MB91107 シリーズ
（注意事項）STOP モード ( 発振停止モード ) 使用時には X1 端子に抵抗をいれてください。
4. 内蔵 DC-DC レギュレータについて
・ 本品種はレギュレータを内蔵しており , VCC 端子に 3.3 V を供給し , C 端子にはレギュレータ用に 0.1 µF 程度のパスコ
ンを必ず入れてください。
また , A/D コンバータには別途 3.3 V 電源が必要です。
・電源接続例
3.3 V
VCC
C
AVCC
AVRH
0.1 µF 程度
AVSS
GND
14
VSS
DS07–16305–4
MB91107 シリーズ
・STOP モード使用時の注意
本品種に内蔵されているレギュレータは STOP モード時に停止します。STOP 中に内部のリーク電流 (ICCH) の増加や , あ
るいは通常動作中にノイズ起因の誤動作や電源の異常などによってレギュレータが停止した場合などに , 内部の 2.5 V 電
源が動作保証電圧以下に低下してしまうことがありますので , 内蔵レギュレータを使用して STOP モードを使用する場合
には , かならず外部から 3.3 V 電源が低下しないように電源を補助してください。また , そのような状態になった場合でも
リセットの入力により内蔵レギュレータを再起動させることができます (この場合には発振安定待ち時間の間リセットを
“L” レベルにしてください ) 。
・3.3 V 電源で STOP モードの使用例
3.3 V
2.4 kΩ
VCC
C
0.1 µF
VSS
程度
7.6 kΩ
5. 電源投入時の注意
・RST 端子について
電源投入時には , 必ず RST 端子を “L” レベル状態から開始し , 電源が VCC レベルになってから , 最低でも内部動作クロッ
クの 5 サイクル分の時間を確保してから “H” レベルにしてください。
・端子状態について
電源投入時の端子の状態は不定です。電源を投入し発振が開始し , 内蔵レギュレータの動作が安定した後 , 回路の初期化
が行われます。したがって原振 12.5 MHz の場合で発振開始から端子が初期化されるまで約 42 ms 要します。
( 注意 ) 本品種は内部電源が立上った後 , RST 端子を “L” レベル状態にすることで , 端子状態のみ , 約 42 ms の時間待ち
経過以前に初期化されます。
・原振入力について
電源投入時は , 必ず発振安定待ち解除されるまでの間クロックを入力してください。
・ハードウェアスタンバイについて
HST 端子を “L” レベル状態で電源投入された場合はスタンバイには入りません。HST 端子はリセット解除後に有効とな
りますが , 一度 “H” レベルに戻す必要があります。
・パワーオンリセットについて
電源投入時 , および電源電圧が動作保証電圧を下回った場合の再投入時はかならずパワーオンリセットをかけてくださ
い。
DS07–16305–4
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■ ブロックダイヤグラム
FR CPU
Bit Search Module
I-bus
Instruction Cache
1 KB
(16 bit)
Harvard
Princeton
D-bus (32 bit)
Bus Converter
D31 ∼ D16
A24 ∼ A00
RD
WR0 ∼ WR1
RDY
CLK
CS0 ∼ CS7
BRQ BGRNT
DMAC (8 ch)
DREQ0 DREQ1 DREQ2
DACK0 DACK1 DACK2
EOP0 EOP1 EOP2
Bus Controller
32 bit
16 bit
Bus Converter
C-bus
X0 X1
RST
HST
Clock Control Unit
(Watch Dog Timer)
RAM 128 KB (MB91107A)
RAM 160 KB (MB91108)
RAS0
CS0L
CS0H
DW0
DRAM Controller
INT0 ∼ INT7
NMI
Interrupt Control Unit
(32 bit)
AN0 ∼ AN3
AVCC AVRH
AVSS AVRL
ATG
RAS1
CS1L
CS1H
DW1
Port 0 ∼ Port B
10 bit A/D
Converter (4 ch)
Reload Timer (3 ch)
Port
R-bus (16 bit)
UART (3 ch)
with
Baud Rate Timer
PWM Timer (4 ch)
SI0 SI1 SI2
SO0 SO1 SO2
SC0 SC1 SC2
OCPA0 ∼ OCPA3
TRG0 ∼ TRG3
注意：端子は機能別表記です ( 実際の端子は一部マルチプレクス ) 。
REALOS をご使用になる場合は , 外部割込みを使うか内蔵タイマを使って時間管理を行ってください。
16
DS07–16305–4
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■ CPU コア
1. メモリ空間
FR ファミリの論理アドレス空間は , 4 Gbyte (232 番地 ) あり , CPU はリニアにアクセスを行います。
外 ROM 外バスモード
内 ROM 外バスモード
0000 0000H
I/O
I/O
I/O
I/O
アクセス禁止
アクセス禁止
外部
外部
ダイレクトアドレシング領域＊ 1
0000 0400H
「■ I/O マップ」参照
0000 0800H
0001 0000H
000C 0000H
内蔵 RAM
000E 0000H
外部
000E 8000H
0010 0000H
外部
内蔵 RAM
アクセス禁止
←内蔵 128 KB-RAM
←内蔵 32KB-RAM ＊ 2 (MB91108 のみ )
外部
FFFF FFFFH
＊ 1：ダイレクトアドレシング領域はアドレス空間の下記の領域は I/O に使用されます。この領域を
ダイレクトアドレシング領域と呼び , 命令中で直接オペランドのアドレスを指定できます。
ダイレクト領域は , アクセスするデータのサイズにより , 以下の様に異なります。
byte data access
0-0FFH
→
half word data access
0-1FFH
→
word data access
0-3FFH
→
＊ 2：MB91107A はアクセス禁止
（注意事項）本品種には上記のモードしか存在しません。
DS07–16305–4
17
MB91107 シリーズ
2. レジスタ
FR ファミリには CPU 内にある用途専用のレジスタとメモリ上にある汎用レジスタの二つの種類があります。
・専用レジスタ
プログラムカウンタ (PC)
プログラムステータス (PS)
： 32 ビット長 , 命令格納位置を示します。
： 32 ビット長 , レジスタポインタやコンディションコードを格納するレジスタで
す。
テーブルベースレジスタ (TBR) ： EIT ( 例外 / 割込み / トラップ ) 処理のときに使用されるベクタテーブルの先頭
アドレスを保持します。
リターンポインタ (RP)
： サブルーチンから復帰するアドレスを保持します。
システムスタックポインタ (SSP) ： システムスタック空間を示します。
ユーザスタックポインタ (USP) ： ユーザズスタック空間を示します。
乗除算結果レジスタ (MDH/MDL) ： 32 ビット長 , 乗除算用のレジスタです。
32 bit
［初期値］
32 bit
プログラムカウンタ
PC
プログラムステータス
PS
テーブルベースレジスタ
TBR
0 0 0F FC 0 0
リターンポインタ
RP
XXXX XXXX
システムスタックポインタ
SSP
0000 0000
ユーザスタックポインタ
USP
XXXX XXXX
( 不定 )
乗除算結果レジスタ
MDH
XXXX XXXX
( 不定 )
MDL
XXXX XXXX
( 不定 )
XXXX XXXX
⎯
ILM
⎯
SCR
( 不定 )
CCR
( 不定 )
・プログラムステータス (PS)
PS はプログラムステータスを保持するレジスタで , コンディションコードレジスタ (CCR) , システムコンディション
コードレジスタ (SCR) と割込みレベルマスクレジスタ (ILM) の三つに分かれています。
bit
31
PS
⎯
20
19
18
ILM4 ∼ ILM0
ILM
18
17
16
⎯
10
9
8
7
6
5
4
3
2
1
0
D1
D0
T
⎯
⎯
S
I
N
Z
V
C
SCR
CCR
DS07–16305–4
MB91107 シリーズ
・コンディションコードレジスタ (CCR)
S フラグ ： R15 として使用されるスタックポインタを指定します。
I フラグ ： ユーザー割込み要求の許可・禁止を制御します。
N フラグ ： 演算結果を 2 の補数で表現された整数とみなしたときの符号を示します。
Z フラグ ： 演算結果を “0” であったかを示します。
V フラグ ： 演算結果を 2 の補数で表現された整数とみなし , 演算の結果 , オーバフローが生じたかを示します。
C フラグ ： 演算結果により , 最上位ビットからのキャリ , またはボローが発生したかを示します。
・システムコンディションコードレジスタ (SCR)
T フラグ ： ステップトレーストラップを有効にするかを指定するフラグです。
・割込みレベルマスクレジスタ (ILM)
ILM4 ∼ ILM0 ： 割込みレベルマスク値を保持するレジスタで , この ILM の保持する値がレベルマスクに使用されま
す。CPU に入力される割込み要求の中で対応する割込みレベルが , この ILM で示されるレベルより
も強いときだけ割込み要求が受け付けられます。
ILM4
ILM3
ILM2
ILM1
ILM0
割込みレベル
強弱
0
0
0
0
0
0
強い
0
1
1
1
1
15
1
1
1
1
1
31
DS07–16305–4
弱い
19
MB91107 シリーズ
■ 汎用レジスタ
レジスタ R0 ∼ R15 は汎用レジスタです。各種演算におけるアキュムレータ , およびメモリアクセスのポインタとして使
用されます。
32 bit
R0
［初期値］
R13
AC
R14
FP
XXXX XXXXH
・
・
・
・
・
・
・
・
・
・
・
・
XXXX XXXXH
R15
SP
000 0 0000 H
R1
・
・
・
・
R12
16本のレジスタのうち, 以下に示すレジスタは特殊な用途を想定しており, そのために一部の命令が強化されています。
R13：仮想アキュムレータ
R14：フレームポインタ
R15：スタックポインタ
リセットによる初期値は , R0 ∼ R14 は不定です。R15 は , 00000000H (SSP の値 ) となります。
20
DS07–16305–4
MB91107 シリーズ
■ モード設定
1. 端子
・モード端子と設定モード
モード端子
モード名
リセットベクトル
アクセス領域
外部データ
バス幅
備 考
MD2
MD1
MD0
0
0
0
外部ベクタモード 0
外部
8 bit
外部 ROM 外部バスモード
0
0
1
外部ベクタモード 1
外部
16 bit
外部 ROM 外部バスモード
0
1
0
⎯
⎯
⎯
0
1
1
内部ベクタモード
内部
1
⎯
⎯
⎯
⎯
設定禁止
( モードレジスタ ) 設定禁止
⎯
使用禁止
2. レジスタ
・モードデータ
MODR
アドレス：0000 07FFH
M1
M0
＊
＊
＊
＊
＊
＊
初期値
アクセス
XXXX XXXXB
W
}
バスモード設定ビット
M1, M0 以外のビットには , 常に “0” を書込んでください。
・バスモード設定ビットとその機能
M1
M0
0
0
シングルチップモード
0
1
内部 ROM 外部バスモード
1
0
外部 ROM 外部バスモード
1
1
機 能
⎯
備 考
設定禁止
設定禁止
( 注意事項 ) MB91107A では内部 RAM 128 KB は内部 ROM 領域に配置しております。したがって , 内部 RAM 128 KB を
使用する場合は必ず “01” に設定してください。
DS07–16305–4
21
MB91107 シリーズ
■ I/O マップ
メモリ空間領域と周辺リソースの各レジスタの対応を示します。
書込み /
読込み
アドレス
レジスタ
略称
000001H
PDR2
ポートデータレジスタ 2
R/W
XXXXXXXXB
000004H
PDR7
ポートデータレジスタ 7
R/W
− − − − − − −XB
000005H
PDR6
ポートデータレジスタ 6
R/W
XXXXXXXXB
000008H
PDRB
ポートデータレジスタ B
R/W
XXXXXXXXB
000009H
PDRA
ポートデータレジスタ A
R/W
−XXXXXX−B
00000BH
PDR8
ポートデータレジスタ 8
R/W
000012H
PDRE
ポートデータレジスタ E
R/W
XXXXXXXXB
000013H
PDRF
ポートデータレジスタ F
R/W
XXXXXXXXB
000014H
PDRG
ポートデータレジスタ G
R/W
XXXXXXXXB
000015H
PDRH
ポートデータレジスタ H
R/W
XXXXXXX0B
000016H
PDRI
ポートデータレジスタ I
R/W
− − − − − −XXB
00001CH
SSR0
シリアルステータスレジスタ 0
R/W
0 0 0 0 1 − 0 0B
00001DH
SIDR0/SODR0
シリアルインプットデータレジスタ 0/
シリアルアウトプットデータレジスタ
R/W
00001EH
SCR0
シリアルコントロールレジスタ 0
R/W
0 0 0 0 0 1 0 0B
00001FH
SMR0
シリアルモードレジスタ 0
R/W
0 0 − − 0 − 0 0B
000020H
SSR1
シリアルステータスレジスタ 1
R/W
0 0 0 0 1 − 0 0B
000021H
SIDR1/SODR1
シリアルインプットデータレジスタ 1/
シリアルアウトプットデータレジスタ
R/W
000022H
SCR1
シリアルコントロールレジスタ 1
R/W
0 0 0 0 0 1 0 0B
000023H
SMR1
シリアルモードレジスタ１
R/W
0 0 − − 0 − 0 0B
000024H
SSR2
シリアルステータスレジスタ 2
R/W
0 0 0 0 1 − 0 0B
000025H
SIDR2/SODR2
シリアルインプットデータレジスタ 2/
シリアルアウトプットデータレジスタ
R/W
000026H
SCR2
シリアルコントロールレジスタ 2
R/W
0 0 0 0 0 1 0 0B
000027H
SMR2
シリアルモードレジスタ 2
R/W
0 0 − − 0 − 0 0B
000028H
000029H
00002AH
00002BH
00002EH
00002FH
000030H
000031H
000032H
000033H
000036H
000037H
TMRLR0
TMR0
レジスタ名称
16bit リロードレジスタ 0
W
16bit タイマレジスタ 0
R
TMCSR0
16bit リロードタイマ
コントロールステータスレジスタ 0
TMRLR1
16bit リロードレジスタ 1
W
16bit タイマレジスタ 1
R
TMR1
TMCSR1
16bit リロードタイマ
コントロールステータスレジスタ 1
リソース名
Port Data Register
UART0
UART1
UART2
− −X− −XXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
Reload Timer 0
XXXXXXXXB
XXXXXXXXB
− − − − 0 0 0 0B
R/W
0 0 0 0 0 0 0 0B
XXXXXXXXB
XXXXXXXXB
Reload Timer 1
R/W
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
22
初 期 値
XXXXXXXXB
XXXXXXXXB
− − − − 0 0 0 0B
0 0 0 0 0 0 0 0B
（続く）
DS07–16305–4
MB91107 シリーズ
アドレス
レジスタ
略称
000038H
000039H
ADCR
00003AH
00003BH
00003CH
00003DH
00003EH
00003FH
000042H
000043H
000050H
ADCS
TMRLR2
TMR2
TMCSR2
レジスタ名称
A/D コンバータデータレジスタ
A/D コンバータ
コントロールステータスレジスタ
書込み /
読込み
A/D Converter
XXXXXXXXB
( 逐次比較型 )
0 0 0 0 0 0 0 0B
R/W
W
16bit タイマレジスタ 2
R
初 期 値
− − − − − − XXB
R
16bit リロードレジスタ 2
16bit リロードタイマ
コントロールステータスレジスタ 2
リソース名
0 0 0 0 0 0 0 0B
XXXXXXXXB
XXXXXXXXB
Reload Timer 2
XXXXXXXXB
XXXXXXXXB
− − − − 0 0 0 0B
R/W
0 0 0 0 0 0 0 0B
1 1 1 1 1 1 1 1B
ASR6
領域セレクトレジスタ 6
W
AMR6
領域マスクレジスタ 6
W
ASR7
領域セレクトレジスタ 7
W
AMR7
領域マスクレジスタ 7
W
000059H
CS67
アウトプットイネーブル
R/W
000078H
000079H
UTIM0/
UTIMR0
U-TIMER レジスタ ch.0
U-TIMER リロードレジスタ ch.0
R/W
00007BH
UTIMC0
U-TIMER 制御レジスタ ch.0
R/W
00007CH
00007DH
UTIM1/
UTIMR1
U-TIMER レジスタ ch.1
U-TIMER リロードレジスタ ch.1
R/W
00007FH
UTIMC1
U-TIMER 制御レジスタ ch.1
R/W
000080H
000081H
UTIM2 /
UTIMR2
U-TIMER レジスタ ch.2
U-TIMER リロードレジスタ ch.2
R/W
000083H
UTIMC2
U-TIMER 制御レジスタ ch.2
R/W
0 − − 0 0 0 0 1B
000094H
EIRR
外部割込み要求レジスタ
R/W
0 0 0 0 0 0 0 0B
000095H
ENIR
割込み許可レジスタ
R/W
ELVR
外部割込み要求レベル設定レジスタ
R/W
000051H
000052H
000053H
000054H
000055H
000056H
000057H
000098H
000099H
1 1 1 1 1 1 1 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
External Bus Interface
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
− − − − 0 0 1 1B
0 0 0 0 0 0 0 0B
U-TIMER 0
0 0 0 0 0 0 0 0B
0 − − 0 0 0 0 1B
0 0 0 0 0 0 0 0B
U-TIMER 1
0 0 0 0 0 0 0 0B
0 − − 0 0 0 0 1B
0 0 0 0 0 0 0 0B
U-TIMER 2
External Interrupt/NMI
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
（続く）
DS07–16305–4
23
MB91107 シリーズ
書込み /
読込み
アドレス
レジスタ
略称
0000D2H
DDRE
ポート E データ方向レジスタ
W
0000D3H
DDRF
ポート F データ方向レジスタ
W
レジスタ名称
リソース名
初 期 値
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
Port E-I Data Direction
Register
0000D4H
DDRG
ポート G データ方向レジスタ
W
0000D5H
DDRH
ポート H データ方向レジスタ
W
0 0 0 0 0 0 0 1B
0000D6H
DDRI
ポート I データ方向レジスタ
W
− − − − − − 0 0B
GCN1
ジェネラルコントロールレジスタ 1
R/W
GCN2
ジェネラルコントロールレジスタ 2
R/W
0000DCH
0000DDH
0000DFH
0000E0H
0 0 0 0 0 0 0 0B
0 0 1 1 0 0 1 0B
0 0 0 1 0 0 0 0B
0 0 0 0 0 0 0 0B
1 1 1 1 1 1 1 1B
PTMR0
PWM タイマレジスタ 0
R
PCSR0
PWM 周期設定レジスタ 0
W
PDUT0
PWM デューティ設定レジスタ 0
W
0000E6H
PCNH0
コントロールステータスレジスタ H0
R/W
0 0 0 0 0 0 0 −B
0000E7H
PCNL0
コントロールステータスレジスタ L0
R/W
0 0 0 0 0 0 0 0B
PTMR1
PWM タイマレジスタ 1
R
PCSR1
PWM 周期設定レジスタ 1
W
PDUT1
PWM デューティ設定レジスタ 1
W
0000E1H
0000E2H
0000E3H
0000E4H
0000E5H
0000E8H
0000E9H
0000EAH
0000EBH
0000ECH
0000EDH
1 1 1 1 1 1 1 1B
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
PWM
XXXXXXXXB
0000EEH
PCNH1
コントロールステータスレジスタ H1
R/W
0 0 0 0 0 0 0 −B
0000EFH
PCNL1
コントロールステータスレジスタ L1
R/W
0 0 0 0 0 0 0 0B
PTMR2
PWM タイマレジスタ 2
R
PCSR2
PWM 周期設定レジスタ 2
W
PDUT2
PWM デューティ設定レジスタ 2
W
0000F6H
PCNH2
コントロールステータスレジスタ H2
R/W
0 0 0 0 0 0 0 −B
0000F7H
PCNL2
コントロールステータスレジスタ L2
R/W
0 0 0 0 0 0 0 0B
PTMR3
PWM タイマレジスタ 3
0000F0H
0000F1H
0000F2H
0000F3H
0000F4H
0000F5H
0000F8H
0000F9H
PCSR3
PWM 周期設定レジスタ 3
W
PDUT3
PWM デューティ設定レジスタ 3
W
0000FCH
0000FDH
1 1 1 1 1 1 1 1B
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
0000FAH
0000FBH
R
1 1 1 1 1 1 1 1B
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
（続く）
24
DS07–16305–4
MB91107 シリーズ
アドレス
レジスタ
略称
0000FEH
PCNH3
コントロールステータスレジスタ H3
PCNL3
コントロールステータスレジスタ L3
0000FFH
レジスタ名称
書込み /
読込み
リソース名
R/W
PWM
R/W
000202H
0 0 0 0 0 0 0 −B
0 0 0 0 0 0 0 0B
XXXXXXXXB
000200H
000201H
初 期 値
DPDP
DMAC パラメータ
ディスクリプタポインタ
XXXXXXXXB
R/W
XXXXXXXXB
000203H
X0 0 0 0 0 0 0B
000204H
0 0 0 0 0 0 0 0B
000205H
000206H
DACSR
DMAC コントロール
ステータスレジスタ
R/W
DMAC
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
000207H
0 0 0 0 0 0 0 0B
000208H
XXXXXXXXB
000209H
00020AH
DATCR
DMAC 端子コントロールレジスタ
XX0 0 0 0 0 0B
R/W
XX0 0 0 0 0 0B
00020BH
XX0 0 0 0 0 0B
0003E4H
− − − − − − − −B
0003E5H
0003E6H
ICHCR
命令キャッシュ
R/W
Instruction Cache
− − − − − − − −B
− − − − − − − −B
0003E7H
− − 0 0 0 0 0 0B
0003F0H
XXXXXXXXB
0003F1H
0003F2H
BSD0
ビットサーチモジュール 0 検出用
データレジスタ
XXXXXXXXB
W
XXXXXXXXB
0003F3H
XXXXXXXXB
0003F4H
XXXXXXXXB
0003F5H
0003F6H
BSD1
ビットサーチモジュール 1 検出用
データレジスタ
0003F7H
0003FAH
XXXXXXXXB
Bit Search Module
0003F8H
0003F9H
XXXXXXXXB
R/W
BSDC
ビットサーチモジュール変化点
検出用データレジスタ
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
W
XXXXXXXXB
0003FBH
XXXXXXXXB
0003FCH
XXXXXXXXB
0003FDH
0003FEH
BSRR
ビットサーチモジュール
検出結果レジスタ
XXXXXXXXB
R
XXXXXXXXB
0003FFH
XXXXXXXXB
− − − 1 1 1 1 1B
000400H
ICR00
割込み制御レジスタ 0
R/W
000401H
ICR01
割込み制御レジスタ 1
R/W
000402H
ICR02
割込み制御レジスタ 2
R/W
− − − 1 1 1 1 1B
000403H
ICR03
割込み制御レジスタ 3
R/W
− − − 1 1 1 1 1B
Interrupt Controller
− − − 1 1 1 1 1B
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
（続く）
DS07–16305–4
25
MB91107 シリーズ
書込み /
読込み
アドレス
レジスタ
略称
000404H
ICR04
割込み制御レジスタ 4
R/W
− − − 1 1 1 1 1B
000405H
ICR05
割込み制御レジスタ 5
R/W
− − − 1 1 1 1 1B
000406H
ICR06
割込み制御レジスタ 6
R/W
− − − 1 1 1 1 1B
000407H
ICR07
割込み制御レジスタ 7
R/W
− − − 1 1 1 1 1B
000408H
ICR08
割込み制御レジスタ 8
R/W
− − − 1 1 1 1 1B
000409H
ICR09
割込み制御レジスタ 9
R/W
− − − 1 1 1 1 1B
00040AH
ICR10
割込み制御レジスタ 10
R/W
− − − 1 1 1 1 1B
00040BH
ICR11
割込み制御レジスタ 11
R/W
− − − 1 1 1 1 1B
00040CH
ICR12
割込み制御レジスタ 12
R/W
− − − 1 1 1 1 1B
00040DH
ICR13
割込み制御レジスタ 13
R/W
− − − 1 1 1 1 1B
00040EH
ICR14
割込み制御レジスタ 14
R/W
− − − 1 1 1 1 1B
00040FH
ICR15
割込み制御レジスタ 15
R/W
− − − 1 1 1 1 1B
000410H
ICR16
割込み制御レジスタ 16
R/W
− − − 1 1 1 1 1B
000411H
ICR17
割込み制御レジスタ 17
R/W
− − − 1 1 1 1 1B
000412H
ICR18
割込み制御レジスタ 18
R/W
− − − 1 1 1 1 1B
000413H
ICR19
割込み制御レジスタ 19
R/W
− − − 1 1 1 1 1B
000414H
ICR20
割込み制御レジスタ 20
R/W
− − − 1 1 1 1 1B
000415H
ICR21
割込み制御レジスタ 21
R/W
000416H
ICR22
割込み制御レジスタ 22
R/W
− − − 1 1 1 1 1B
000417H
ICR23
割込み制御レジスタ 23
R/W
− − − 1 1 1 1 1B
000418H
ICR24
割込み制御レジスタ 24
R/W
− − − 1 1 1 1 1B
000419H
ICR25
割込み制御レジスタ 25
R/W
− − − 1 1 1 1 1B
00041AH
ICR26
割込み制御レジスタ 26
R/W
− − − 1 1 1 1 1B
00041BH
ICR27
割込み制御レジスタ 27
R/W
− − − 1 1 1 1 1B
00041CH
ICR28
割込み制御レジスタ 28
R/W
− − − 1 1 1 1 1B
00041DH
ICR29
割込み制御レジスタ 29
R/W
− − − 1 1 1 1 1B
00041EH
ICR30
割込み制御レジスタ 30
R/W
− − − 1 1 1 1 1B
00041FH
ICR31
割込み制御レジスタ 31
R/W
− − − 1 1 1 1 1B
000420H
ICR32
割込み制御レジスタ 32
R/W
− − − 1 1 1 1 1B
000421H
ICR33
割込み制御レジスタ 33
R/W
− − − 1 1 1 1 1B
000422H
ICR34
割込み制御レジスタ 34
R/W
− − − 1 1 1 1 1B
000423H
ICR35
割込み制御レジスタ 35
R/W
− − − 1 1 1 1 1B
000424H
ICR36
割込み制御レジスタ 36
R/W
− − − 1 1 1 1 1B
000425H
ICR37
割込み制御レジスタ 37
R/W
− − − 1 1 1 1 1B
000426H
ICR38
割込み制御レジスタ 38
R/W
− − − 1 1 1 1 1B
レジスタ名称
リソース名
Interrupt Controller
初 期 値
− − − 1 1 1 1 1B
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
（続く）
26
DS07–16305–4
MB91107 シリーズ
書込み /
読込み
アドレス
レジスタ
略称
000427H
ICR39
割込み制御レジスタ 39
R/W
− − − 1 1 1 1 1B
000428H
ICR40
割込み制御レジスタ 40
R/W
− − − 1 1 1 1 1B
000429H
ICR41
割込み制御レジスタ 41
R/W
− − − 1 1 1 1 1B
00042AH
ICR42
割込み制御レジスタ 42
R/W
− − − 1 1 1 1 1B
00042BH
ICR43
割込み制御レジスタ 43
R/W
00042CH
ICR44
割込み制御レジスタ 44
R/W
− − − 1 1 1 1 1B
00042DH
ICR45
割込み制御レジスタ 45
R/W
− − − 1 1 1 1 1B
00042EH
ICR46
割込み制御レジスタ 46
R/W
− − − 1 1 1 1 1B
00042FH
ICR47
割込み制御レジスタ 47
R/W
− − − 1 1 1 1 1B
000430H
DICR
遅延割込み制御レジスタ
R/W
レジスタ名称
リソース名
Interrupt Controller
初 期 値
− − − 1 1 1 1 1B
− − − − − − − 0B
遅延割込み
ホールドリクエスト取下げ要求レベル設定
レジスタ
R/W
リセット要因レジスタ／ウォッチドッグ
周期制御レジスタ
R/W
1 XXXX − 0 0B
STCR
スタンバイ制御レジスタ
R/W
0 0 0 1 1 1 − −B
000482H
PDRR
DMA コントローラ要求抑止レジスタ
R/W
000483H
CTBR
タイムベースタイマ・クリアレジスタ
W
XXXXXXXXB
000484H
GCR
ギア制御レジスタ
R/W
1 1 0 0 1 1 − 1B
000485H
WPR
ウォッチドッグリセット発生延期レジスタ
W
XXXXXXXXB
000488H
PCTR
PLL 制御レジスタ
W
000601H
DDR2
ポート 2 データ方向レジスタ
W
0 0 0 0 0 0 0 0B
000604H
DDR7
ポート 7 データ方向レジスタ
W
− − − − − − − 0B
000605H
DDR6
ポート 6 データ方向レジスタ
W
000608H
DDRB
ポート B データ方向レジスタ
W
000609H
DDRA
ポート A データ方向レジスタ
W
− 0 0 0 0 0 0 −B
00060BH
DDR8
ポート 8 データ方向レジスタ
W
− − 0 0 0 0 0 0B
ASR1
エリア選択レジスタ 1
W
AMR1
エリアマスクレジスタ 1
W
000431H
HRCL
000480H
RSRR/WTCR
000481H
00060CH
00060DH
00060EH
00060FH
ASR2
エリア選択レジスタ 2
W
AMR2
エリアマスクレジスタ 2
W
000612H
000613H
PLL Controller
Port Direction
Register
− − − − 0 0 0 0B
0 0 − − 0 − − −B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 1B
0 0 0 0 0 0 0 0B
External Bus
Interface
000610H
000611H
Clock Controller
− − − 1 1 1 1 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
（続く）
DS07–16305–4
27
MB91107 シリーズ
（続き）
アドレス
レジスタ
略称
000614H
レジスタ名称
書込み /
読込み
リソース名
初 期 値
0 0 0 0 0 0 0 0B
ASR3
エリア選択レジスタ 3
W
AMR3
エリアマスクレジスタ 3
W
ASR4
エリア選択レジスタ 4
W
AMR4
エリアマスクレジスタ 4
W
ASR5
エリア選択レジスタ 5
W
AMR5
エリアマスクレジスタ 5
W
000620H
AMD0
エリアモードレジスタ 0
R/W
000621H
AMD1
エリアモードレジスタ 1
R/W
000622H
AMD32
エリアモードレジスタ 32
R/W
000623H
AMD4
エリアモードレジスタ 4
R/W
0 − − 0 0 0 0 0B
000624H
AMD5
エリアモードレジスタ 5
R/W
0 − − 0 0 0 0 0B
000625H
DSCR
DRAM 信号制御レジスタ
W
0 0 0 0 0 0 0 0B
RFCR
リフレッシュ制御レジスタ
EPCR0
外部端子制御レジスタ 0
W
EPCR1
外部端子制御レジスタ 1
W
DMCR4
DRAM 制御レジスタ 4
R/W
DMCR5
DRAM 制御レジスタ 5
R/W
000615H
000616H
000617H
000618H
000619H
00061AH
00061BH
00061CH
00061DH
00061EH
00061FH
000626H
000627H
000628H
000629H
00062AH
00062BH
00062CH
00062DH
00062EH
00062FH
0007FEH
LER
0007FFH
MODR
0 0 0 0 0 0 11B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
− − − 0 0 1 1 1B
External Bus Interface
W
モードレジスタ
W
0 0 0 0 0 0 0 0B
− − XXXXXXB
R/W
リトルエンディアンレジスタ
0 − − 0 0 0 0 0B
0 0 − − − 0 0 0B
− − − − 1 1 0 0B
− 1 1 1 1 1 1 1B
− − − − − − − 1B
1 1 1 1 1 1 1 1B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 −B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 −B
Little Endian Registor
Mode Register
− − − − − 0 0 0B
XXXXXXXXB
( 注意 ) ライトオンリのビットのあるレジスタに対して RMW 系の命令を行わないでください。
（注意事項）RMW 系の命令 (RMW：リードモディファイライト )
AND
OR
EOR
Rj, ＠ Ri
Rj, ＠ Ri
ANDH
ORH
EORH
Rj, ＠ Ri
Rj, ＠ Ri
ANDB
ORB
EORB
Rj, ＠ Ri
Rj, ＠ Ri
BANDL
BORL #u4, ＠ Ri
BEORL
#u4, ＠ Ri
BANDH #u4, ＠ Ri
BORH #u4, ＠ Ri
BEORH
28
Rj, ＠ Ri
Rj, ＠ Ri
Rj, ＠ Ri
#u4, ＠ Ri
#u4, ＠ Ri
DS07–16305–4
MB91107 シリーズ
■ 割込み要因とベクタ , 割込み制御レジスタ割当て
割込み番号
割込み
10 進
16 進
レベル
オフセット
TBR デフォルトの
アドレス
リセット
0
00
⎯
3FCH
0FFFFCH
システム予約
1
01
⎯
3F8H
0FFFF8H
システム予約
2
02
⎯
3F4H
0FFFF4H
システム予約
3
03
⎯
3F0H
0FFFF0H
システム予約
4
04
⎯
3ECH
0FFFECH
システム予約
5
05
⎯
3E8H
0FFFE8H
システム予約
6
06
⎯
3E4H
0FFFE4H
システム予約
7
07
⎯
3E0H
0FFFE0H
システム予約
8
08
⎯
3DCH
0FFFDCH
システム予約
9
09
⎯
3D8H
0FFFD8H
システム予約
10
0A
⎯
3D4H
0FFFD4H
システム予約
11
0B
⎯
3D0H
0FFFD0H
システム予約
12
0C
⎯
3CCH
0FFFCCH
システム予約
13
0D
⎯
3C8H
0FFFC8H
未定義命令例外
14
0E
⎯
3C4H
0FFFC4H
NMI 要求
15
0F
FH 固定
3C0H
0FFFC0H
外部割込み 0
16
10
ICR00
3BCH
0FFFBCH
外部割込み 1
17
11
ICR01
3B8H
0FFFB8H
外部割込み 2
18
12
ICR02
3B4H
0FFFB4H
外部割込み 3
19
13
ICR03
3B0H
0FFFB0H
UART0 受信完了
20
14
ICR04
3ACH
0FFFACH
UART1 受信完了
21
15
ICR05
3A8H
0FFFA8H
UART2 受信完了
22
16
ICR06
3A4H
0FFFA4H
UART0 送信完了
23
17
ICR07
3A0H
0FFFA0H
UART1 送信完了
24
18
ICR08
39CH
0FFF9CH
UART2 送信完了
25
19
ICR09
398H
0FFF98H
DMAC0 ( 終了 , エラー )
26
1A
ICR10
394H
0FFF94H
DMAC1 ( 終了 , エラー )
27
1B
ICR11
390H
0FFF90H
DMAC2 ( 終了 , エラー )
28
1C
ICR12
38CH
0FFF8CH
DMAC3 ( 終了 , エラー )
29
1D
ICR13
388H
0FFF88H
DMAC4 ( 終了 , エラー )
30
1E
ICR14
384H
0FFF84H
DMAC5 ( 終了 , エラー )
31
1F
ICR15
380H
0FFF80H
DMAC6 ( 終了 , エラー )
32
20
ICR16
37CH
0FFF7CH
DMAC7 ( 終了 , エラー )
33
21
ICR17
378H
0FFF78H
A/D ( 逐次型 )
34
22
ICR18
374H
0FFF74H
リロードタイマ 0
35
23
ICR19
370H
0FFF70H
リロードタイマ 1
36
24
ICR20
36CH
0FFF6CH
リロードタイマ 2
37
25
ICR21
368H
0FFF68H
割 込 み 要 因
（続く）
DS07–16305–4
29
MB91107 シリーズ
（続き）
割 込 み 要 因
割込み番号
割込みレベル
TBR デフォルトの
アドレス
10 進
16 進
PWM0
38
26
ICR22
364H
0FFF64H
PWM1
39
27
ICR23
360H
0FFF60H
PWM2
40
28
ICR24
35CH
0FFF5CH
PWM3
41
29
ICR25
358H
0FFF58H
U-TIMER0
42
2A
ICR26
354H
0FFF54H
U-TIMER1
43
2B
ICR27
350H
0FFF50H
U-TIMER2
44
2C
ICR28
34CH
0FFF4CH
システム予約
45
2D
ICR29
348H
0FFF48H
システム予約
46
2E
ICR30
344H
0FFF44H
システム予約
47
2F
ICR31
340H
0FFF40H
システム予約
48
30
ICR32
33CH
0FFF3CH
システム予約
49
31
ICR33
338H
0FFF38H
システム予約
50
32
ICR34
334H
0FFF34H
システム予約
51
33
ICR35
330H
0FFF30H
システム予約
52
34
ICR36
32CH
0FFF2CH
システム予約
53
35
ICR37
328H
0FFF28H
システム予約
54
36
ICR38
324H
0FFF24H
システム予約
55
37
ICR39
320H
0FFF20H
システム予約
56
38
ICR40
31CH
0FFF1CH
システム予約
57
39
ICR41
318H
0FFF18H
システム予約
58
3A
ICR42
314H
0FFF14H
システム予約
59
3B
ICR43
310H
0FFF10H
システム予約
60
3C
ICR44
30CH
0FFF0CH
システム予約
61
3D
ICR45
308H
0FFF08H
システム予約
62
3E
ICR46
304H
0FFF04H
ICR47
300H
0FFF00H
64
40
―
2FCH
0FFEFCH
＊
65
41
―
2F8H
0FFEF8H
66
42
2F4H
0FFEF4H
∼
255
FF
システム予約 (REALOS にて使用 )
システム予約 (REALOS にて使用 )
INT 命令で使用
―
∼
3F
∼
63
＊
∼
遅延割込み要因ビット
レジスタ オフセット
000H
0FFC00H
＊：REALOS/FR を御使用される場合は , システムコード用に 40H, 41H の割込みを使用します。
30
DS07–16305–4
MB91107 シリーズ
■ 周辺リソース
1. I/O ポート
I/O ポートは , PDR ( ポートデータレジスタ /Port Data Register) と DDR ( ポート方向レジスタ /Data Direction Register) で
構成されています。
・ 入力モード (DDR ＝ “0”) の時 PDR リード時：対応する外部端子のレベルが読み出されます。
PDR ライト時：PDR に設定値が書き込まれます。
・ 出力モード (DDR ＝ “1”) の時 PDR リード時：PDR の値が読み出されます。
PDR ライト時：PDR の値が対応する外部端子に出力されます。
(1) レジスタ一覧
・Port Data Register (PDR)
アドレス
bit7
bit0
初期値
アクセス
000001H
PDR2
XXXXXXXXB
R/W
000005H
PDR6
XXXXXXXXB
R/W
000004H
PDR7
- - - - - - - XB
R/W
00000BH
PDR8
- - X - - XXXB
R/W
000009H
PDRA
- XXXXXX -B
R/W
000008H
PDRB
XXXXXXXXB
R/W
000012H
PDRE
XXXXXXXXB
R/W
000013H
PDRF
XXXXXXXXB
R/W
000014H
PDRG
XXXXXXXXB
R/W
000015H
PDRH
XXXXXXX0B
R/W
000016H
PDRI
- - - - - - XXB
R/W
R/W ：リード・ライト可能
- ：未使用
X ：不定
DS07–16305–4
31
MB91107 シリーズ
・Data Direction Register (DDR)
アドレス
bit0
初期値
アクセス
000601H
DDR2
0 0 0 0 0 0 0 0B
W
000605H
DDR6
0 0 0 0 0 0 0 0B
W
000604H
DDR7
- - - - - - - 0B
W
00060BH
DDR8
- - 0 - - 0 0 0B
W
000609H
DDRA
- 0 0 0 0 0 0 -B
W
000608H
DDRB
0 0 0 0 0 0 0 0B
W
0000D2H
DDRE
0 0 0 0 0 0 0 0B
W
0000D3H
DDRF
0 0 0 0 0 0 0 0B
W
0000D4H
DDRG
0 0 0 0 0 0 0 0B
W
0000D5H
DDRH
0 0 0 0 0 0 0 1B
W
0000D6H
DDRI
- - - - - - 0 0B
W
W
-
32
bit7
：ライトオンリ
：未使用
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
Data Bus
リソース入力
0
1
PDR read
0
pin
PDR
リソース出力
1
リソース出力許可
DDR
PDR : Port Data Register
DDR : Data Direction Register
DS07–16305–4
33
MB91107 シリーズ
2. DMA コントローラ (DMAC)
DMA コントローラ (DMAC) は , FR ファミリのデバイスに内蔵されているモジュールで DMA (Direct Memory Access) 転
送を行います。
DMA コントローラ (DMAC) の制御による DMA 転送で , CPU を介せず各種データを高速転送できるため , システムの
パフォーマンスを増加させます。
・ 8 チャネル
・ モード：シングル / ブロック転送 , バースト転送 , 連続転送の 3 種
・ アドレス全領域とアドレス全領域の間での転送
・ 最大 65536 回の転送回数
・ 転送終了時割込み機能
・ 転送アドレス増加 / 減少をソフトウェアで選択可能
・ 外部転送要求入力端子 , 外部転送要求受付け出力端子 , 外部転送終了出力端子 , 各 3 本
(1) レジスタ一覧
DMAC 内：DMAC 内部レジスタ
アドレス
bit31
bit0
・DMAC パラメータディスクリプタポインタ
DPDP
DPDP
000200H
・DMAC コントロールステータスレジスタ
000204H
DACSR
DACSR
DATCR
DATCR
・DMAC 端子コントロールレジスタ
000208H
RAM 上：DMA ディスクリプタ
bit
31
bit0
DMA
DPDP ＋ 0H
ch.0
ディスクリプタ
DMA
DPDP ＋ 0CH
ch.1
ディスクリプタ
：
：
DPDP ＋ 54H
DMA
ch.7
ディスクリプタ
34
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
3
DREQ0 ∼DREQ2
内蔵リソース
転送要求
3
エッジ / レベル
検出回路
3
3
シーケンサ
8
DACK0 ∼ DACK2
EOP0 ∼ EOP2
割込み要求
5
データバッファ
スイッチャ
DPDP
DACSR
デ
｜
タ
バ
ス
DATCR
モード
BLK DEC
BLK
DMACT
INC / DEC
SADR
DADR
（注意事項）MB91108 では , 外部 DREQ 信号を使用した DMA 転送で , かつ DREQ センスモードをレベルセンスに指定し
て使用することはできません。MB91108 をご使用する場合は , DREQ 信号のセンスを エッジセンスにて使用
してください。(DMAC 連続転送は , DREQ レベルセンスでしか使用できないモードですので , 本制限事項に
より , 連続転送モードご使用できません。)
DS07–16305–4
35
MB91107 シリーズ
3. UART
UART は , 非同期 ( 調歩同期 ) 通信 , または CLK 同期通信を行うためのシリアル I/O ポートで , 以下の特長があります。
本デバイスは , UART を 3 チャネル内蔵します。
・ 全二重ダブルバッファ
・ 非同期 ( 調歩同期 ) , CLK 同期通信が可能
・ マルチプロセッサモードのサポート
・ 完全プログラマブルボーレート
内蔵タイマにより任意のボーレートを設定可能 「4.U-TIMER」
(
を参照 ) 。
・ 外部クロックによる自由なボーレートの設定が可能
・ エラー検出機能 ( パリティ, フレーミング , オーバラン )
・ 転送信号は NRZ 符号
・ 割込みによる DMA 転送が起動が可能
(1) レジスタ一覧
・シリアルコントロールレジスタ
アドレス
bit 15
bit 8 bit 7
SCR0： 00001EH
SCR0 ∼ SCR2
SCR1： 000022H
SCR2： 000026H
bit 0
初期値
アクセス
0 0 0 0 010 0B
R/W
bit 0
初期値
0 0 - - 0 - 0 0B
R/W
・シリアルステータスレジスタ
アドレス
bit 15
bit 8 bit 7
bit 0
SSR0： 00001CH
(SIDR/SODR)
SSR0 ∼ SSR2
SSR1： 000020H
SSR2： 000024H
初期値
0 0 0 01 - 0 0B
R/W
・シリアルインプットデータレジスタ
アドレス
bit 15
SIDR0： 00001DH
(SSR)
SIDR1： 000021H
SIDR2： 000025H
初期値
XXXXXXXXB
R
初期値
XXXXXXXXB
R
・シリアルモードレジスタ
アドレス
bit 15
SMR0： 00001FH
SMR1： 000023H
SMR2： 000027H
bit 8 bit 7
(SCR)
・シリアルアウトプットデータレジスタ
アドレス
bit 15
SIDR0： 00001DH
(SSR)
SIDR1： 000021H
SIDR2： 000025H
R/W ：リード・ライト可能
R ：リードオンリ
W ：ライトオンリ
36
(SMR)
SMR0 ∼ SMR2
bit 8 bit 7
bit 0
(SIDR/SODR)
bit 8 bit 7
bit 0
(SIDR/SODR)
X
：未使用
：不定
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
制御信号
受信割込み
(CPU ヘ )
SC ( クロック )
送信割込み
(CPU ヘ )
送信クロック
U-TIMER より
クロック
選択回路
受信クロック
外部クロック
SC
SI
( 受信データ )
受信制御回路
送信制御回路
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
SO
( 送信データ )
受信状態判定回路
受信用シフタ
送信用シフタ
受信終了
DMA 用
受信エラー
発生信号
(DMAC へ )
送信開始
SIDR
SODR
R - BUS
MD1
MD0
SMR
レジスタ
CS0
SCKE
SOE
SCR
レジスタ
PEN
P
SBL
CL
A/D
REC
RXE
TXE
SSR
レジスタ
PE
ORE
FRE
RDRF
TDRE
RIE
TIE
制御信号
DS07–16305–4
37
MB91107 シリーズ
4. U-TIMER (16 bit timer for UART baud rate generation)
U-TIMER は , UART のボーレートを発生する為の 16 ビットタイマです。チップの動作周波数と , U-TIMER のリロード
値の組合せで任意のボーレートを設定できます。
また , カウントアンダフローで割込みを発生するので , インターバルタイマとしても使用可能です。
MB91107 シリーズは , 本タイマを 3 チャネル内蔵しています。
最大 216 × φ のインターバルをカウントできます。
(1) レジスタ一覧
・U-TIMER レジスタ ch.0 ∼ ch.2
アドレス
bit 15
UTIM0： 000078H
UTIM1： 00007CH
UTIM2： 000080H
・U-TIMER リロードレジスタ ch.0 ∼ ch.2
アドレス bit 15
H
000078
UTIM0：
UTIM1： 00007CH
UTIM2： 000080H
bit 0
初期値
アクセス
0 0 0 0 0 0 0 0B
R
0 0 0 0 0 0 0 0B
bit 0
初期値
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
UTIM0 ∼ UTIM2
UTIM0 ∼ UTIM2
・U-TIMER 制御レジスタ ch.0 ∼ ch.2
アドレス bit 15
bit 8 bit 7
bit 0
UTIM0： 00007BH
( 空き領域 )
UTIMC0 ∼ UTIMC2
UTIM1： 00007FH
UTIM2： 000083H
R/W
R
W
-
W
初期値
0 - - 0 0 0 0 1B
R/W
：リード・ライト可能
：リードオンリ
：ライトオンリ
：未使用
(2) ブロックダイヤグラム
15
0
UTIMR (reload register)
load
15
0
UTIM (timer)
clock
underflow
φ
control
( 周辺系クロック )
f.f.
38
to UART
DS07–16305–4
MB91107 シリーズ
5. PWM タイマ
PWM タイマは , 精度の高い PWM 波形を効率良く出力することができます。
MB91107 シリーズは , PWM タイマを 4 チャネル内蔵しています。
・ 各チャネルは , 16 ビットダウンカウンタ , 周期設定用バッファ付き 16 ビットデータレジスタ , デューティ設定用バッ
ファ付き 16 ビットコンペアレジスタ , 端子制御部から構成されます。
・ 16 ビットダウンカウンタのカウントクロックは , 4 種類から選択が可能です。
内部クロック φ, φ/4, φ/16, φ/64
・ カウンタ値は , リセット , カウンタボローで “FFFFH” に初期化することができます。
・ 各チャネル毎に PWM 出力があります。
・ レジスタ概要
周期設定レジスタ：バッファ付き , リロード用データレジスタ
デューティ設定レジスタ：バッファ付き , コンペアレジスタ
バッファからの転送は , カウンタボローで行います。
・ 端子制御概要
デューティ一致で , “1” にセット。( 優先 )
カウンタボローで , “0” にリセット。
出力値固定モードがあり , オール “L” ( または “H”) を簡単に出力できます。
極性指定も可能です。
・ 割込み要求は , 以下の組合わせから選択して発生することができます。
本タイマ起動
カウンタボロー発生 ( 周期一致 )
デューティ一致発生
カウンタボロー発生 ( 周期一致 ) または , デューティ一致発生
上記の割込み要求によって , DMA 転送起動が可能です。
・ ソフトウェア , または他のインターバルタイマで複数チャネルの同時起動が設定できます。
また , 動作中の再起動も設定可能です。
DS07–16305–4
39
MB91107 シリーズ
(1) レジスタ一覧
アドレス
0000DCH
bit 15
bit 0
GCN1
0000DFH
0 0 1 1 0 0 1 0B
0 0 0 1 0 0 0 0B
GCN2
アクセス
R/W ジェネラルコントロール
レジスタ 1
0 0 0 0 0 0 0 0B
R/W
ジェネラルコントロール
レジスタ 2
0000E0H
PTMR
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
R
ch.0 タイマレジスタ
0000E2H
PCSR
XXXXXXXXB
XXXXXXXXB
W
ch.0 周期設定レジスタ
0000E4H
PDUT
XXXXXXXXB
XXXXXXXXB
W
ch.0 デューティ設定レジスタ
0 0 0 0 0 0 0 -B
0 0 0 0 0 0 0 0B
R/W
ch.0 コントロールステータス
レジスタ
0000E6H
PCNH
PCNL
0000E8H
PTMR
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
R
ch.1 タイマレジスタ
0000EAH
PCSR
XXXXXXXXB
XXXXXXXXB
W
ch.1 周期設定レジスタ
0000ECH
PDUT
XXXXXXXXB
XXXXXXXXB
W
ch.1 デューティ設定レジスタ
0 0 0 0 0 0 0 -B
0 0 0 0 0 0 0 0B
R/W
ch.1 コントロールステータス
レジスタ
0000EEH
PCNH
PCNL
0000F0H
PTMR
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
R
ch.2 タイマレジスタ
0000F2H
PCSR
XXXXXXXXB
XXXXXXXXB
W
ch.2 周期設定レジスタ
0000F4H
PDUT
XXXXXXXXB
XXXXXXXXB
W
ch.2 デューティ設定レジスタ
0 0 0 0 0 0 0 -B
0 0 0 0 0 0 0 0B
R/W
ch.2 コントロールステータス
レジスタ
0000F6H
PCNH
PCNL
0000F8H
PTMR
1 1 1 1 1 1 1 1B
1 1 1 1 1 1 1 1B
R
ch.3 タイマレジスタ
0000FAH
PCSR
XXXXXXXXB
XXXXXXXXB
W
ch.3 周期設定レジスタ
0000FCH
PDUT
XXXXXXXXB
XXXXXXXXB
W
ch.3 デューティ設定レジスタ
0 0 0 0 0 0 0 -B
0 0 0 0 0 0 0 0B
R/W
ch.3 コントロールステータス
レジスタ
0000FEH
PCNH
R/W ：リード・ライト可能
R ：リードオンリ
W ：ライトオンリ
40
初期値
PCNL
X
：未使用
：不定
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
・全体のブロックダイヤグラム
16 bit リロード
タイマ ch.0
16 bit リロード
タイマ ch.1
ジェネラル
コントロール
レジスタ 2
ジェネラル
コントロール
レジスタ 1
( 要因選択 )
4
4
外部 TRG0 ∼ TRG3
TRG 入力
PWM タイマ ch.0
PWM0
TRG 入力
PWM タイマ ch.1
PWM1
TRG 入力
PWM タイマ ch.2
PWM2
TRG 入力
PWM タイマ ch.3
PWM3
・1 チャネル分のブロックダイヤグラム
PCSR
PDUT
プリスケーラ
1/1
1/4
1/16
1/64
cmp
ck
ロード
16 ビット
ダウンカウンタ
スタート
ボロー
PPG
マスク
S
周辺系クロック
PWM 出力
R
イネーブル
TRG 入力
Q
エッジ検出
反転
ビット
割
込
み
選
択
IRQ
ソフトトリガ
DS07–16305–4
41
MB91107 シリーズ
6. 16 ビットリロードタイマ
16 ビットタイマは , 16 bit のダウンカウンタ , 16 bit のリロードレジスタ , 内部カウントクロック作成用プリスケーラ ,
コントロールレジスタで構成されています。
入力クロックとして内部クロック 3 種類 ( 周辺クロックの 2/8/32 分周 ) から選択できます。
割込みによる DMA 転送の起動が可能です。
MB91107 シリーズは , 本タイマを 3 チャネル内蔵しています。
(1) レジスタ一覧
・コントロールステータスレジスタ
アドレス
bit 15
TMCSR0： 00002EH
TMCSR1： 000036H
TMCSR2： 000042H
・16 ビットタイマレジスタ
アドレス bit 15
00002A
H
TMR0：
TMR1： 000032H
TMR2： 00003EH
・16 ビットリロードレジスタ
アドレス bit 15
TMRLR0： 000028H
TMRLR1： 000030H
TMRLR2： 00003CH
R/W
R
W
X
42
bit 0
初期値
アクセス
- - - - 0 0 0 0B
R/W
0 0 0 0 0 0 0 0B
bit 0
初期値
XXXXXXXXB
XXXXXXXXB
R
初期値
XXXXXXXXB
XXXXXXXXB
W
TMCSR0 ∼ TMCSR2
TMR0 ∼ TMR2
bit 0
TMRLR0 ∼ TMRLR2
：リード・ライト可能
：リードオンリ
：ライトオンリ
：未使用
：不定
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
16
16 ビットリロードレジスタ
8
R
|
B
U
S
リロード
RELD
16
16 ビットダウンカウンタ
OUTE
UF
OUTL
2
OUT
CTL.
GATE
INTE
2
UF
CSL1
クロックセレクタ
CNTE
IRQ
CSL0
2
リト
リガ
TRG
IN CTL.
EXCK
1
3
5
プリスケーラ
クリア
PWM (ch.0, ch.1)
A/D (ch.2)
3
MOD2
MOD1
内部クロック
MOD0
3
DS07–16305–4
43
MB91107 シリーズ
7. ビットサーチモジュール
入力レジスタに書き込まれたデータに対して , “0” または “1” または変化点を検索し , 検出したビット位置を返します。
(1) レジスタ一覧
アドレス
bit 31
bit 0
初期値
アクセス
W
0 検出用データレジスタ
1 検出用データレジスタ
0003F0H
BSD0
XXXXXXXXXXXXXXXXB
XXXXXXXXXXXXXXXXB
0003F4H
BSD1
XXXXXXXXXXXXXXXXB
XXXXXXXXXXXXXXXXB
R/W
0003F8H
BSDC
XXXXXXXXXXXXXXXXB
XXXXXXXXXXXXXXXXB
W
検出用データレジスタ
0003FCH
BSRR
XXXXXXXXXXXXXXXXB
XXXXXXXXXXXXXXXXB
R
検出結果レジスタ
R/W
R
W
X
：リード・ライト可能
：リードオンリ
：ライトオンリ
：不定
(2) ブロックダイヤグラム
D-BUS
入力ラッチ
アドレス
デコーダ
検出モード
1 検出データ化
ビットサーチ回路
検索結果
44
DS07–16305–4
MB91107 シリーズ
8. A/D コンバータ ( 逐次比較型 )
本 A/D コンバータは , アナログ入力電圧をデジタル値に変換するモジュールで , 次の特長があります。
・ 最小変換時間 5.6 µs/ch ( システムクロック 25 MHz 時 )
・ サンプル & ホールド回路内蔵
・ 分解能 10 ビット ( 精度：8 ビット )
・ アナログ入力は 4 チャネルからプログラムで選択
シングル変換モード：1 チャネルを選択変換
スキャン変換モード：連続した複数のチャネルを変換。最大 4 ch プログラム可能
連続変換モード
：指定チャネルを繰り返し変換
停止変換モード
：1 チャネルを変換したら一時停止して次の起動が掛かるまで待機 ( 変換開始の同期が可能 )
・ 割込みによる DMA 転送の起動が可能
・ 起動要因は , ソフト , 外部トリガ ( 立下りエッジ ) , リロードタイマ ( 立上りエッジ ) から選択
(1) レジスタ一覧
・A/D コンバータコントロールレジスタ
アドレス bit15
00003AH
bit0
ADCS
・A/D コンバータデータレジスタ
アドレス bit15
000038H
R/W
R
X
-
初期値
アクセス
0 0 0 0 0 0 0 0B
R/W
0 0 0 0 0 0 0 0B
bit0
ADCR
- - - - - -XXB
XXXXXXXXB
R
：リード・ライト可能
：リードオンリ
：不定
：未使用
DS07–16305–4
45
MB91107 シリーズ
(2) ブロックダイヤグラム
AVCC
AVRH
AVSS
内部電圧発生器
MPX
AN0
AN1
AN2
AN3
入
力
回
路
R
|
B
U
S
逐次比較レジスタ
比較器
サンプル & ホールド回路
デ
コ
｜
ダ
データレジスタ
ADCR
A/D 制御レジスタ
ATG
ADCS
トリガ起動
タイマ起動
TIM0 ( 内部接続 )
( リロードタイマ チャネル 2)
φ
動作クロック
プリスケーラ
( 周辺系クロック )
46
DS07–16305–4
MB91107 シリーズ
9. 割込みコントローラ
割込みコントローラは , 割込み受付け / 調停処理をつかさどります。
・ハードウェア構成
本モジュールは , 以下のものより構成されます。
・ ICR レジスタ
・ 割込み優先度判定回路
・ 割込みレベル , 割込番号 ( ベクタ ) 発生部
・ HOLD リクエスト取下げ要求発生部
・主要機能
本モジュールには , 主に以下の様な機能があります。
・ NMI 要求 / 割込み要求の検出
・ 優先度判定 ( レベルおよび番号による )
・ 判定結果の要因の割込みレベル伝達 (CPU へ )
・ 判定結果の要因の割込番号伝達 (CPU へ )
・ NMI/ 割込み発生によるストップモードからの復帰指示
・ バスマスタへの HOLD リクエスト取下げ要求発生
DS07–16305–4
47
MB91107 シリーズ
(1) レジスタ一覧
・割込み制御レジスタ 0 ∼ 47
bit 0
アドレス bit 7
初期値
アクセス
アドレス
初期値
アクセス
000400H
ICR00
- - - 11111B
R/W
000419H
ICR25
- - - 11111B
R/W
000401H
ICR01
- - - 11111B
R/W
00041AH
ICR26
- - - 11111B
R/W
000402H
ICR02
- - - 11111B
R/W
00041BH
ICR27
- - - 11111B
R/W
000403H
ICR03
- - - 11111B
R/W
00041CH
ICR28
- - - 11111B
R/W
000404H
ICR04
- - - 11111B
R/W
00041DH
ICR29
- - - 11111B
R/W
000405H
ICR05
- - - 11111B
R/W
00041EH
ICR30
- - - 11111B
R/W
000406H
ICR06
- - - 11111B
R/W
00041FH
ICR31
- - - 11111B
R/W
000407H
ICR07
- - - 11111B
R/W
000420H
ICR32
- - - 11111B
R/W
000408H
bit 7
bit 0
ICR08
- - - 11111B
R/W
000421H
ICR33
- - - 11111B
R/W
000409H
ICR09
- - - 11111B
R/W
000422H
ICR34
- - - 11111B
R/W
00040AH
ICR10
- - - 11111B
R/W
000423H
ICR35
- - - 11111B
R/W
00040BH
ICR11
- - - 11111B
R/W
000424H
ICR36
- - - 11111B
R/W
00040CH
ICR12
- - - 11111B
R/W
000425H
ICR37
- - - 11111B
R/W
00040DH
ICR13
- - - 11111B
R/W
000426H
ICR38
- - - 11111B
R/W
00040EH
ICR14
- - - 11111B
R/W
000427H
ICR39
- - - 11111B
R/W
00040FH
ICR15
- - - 11111B
R/W
000428H
ICR40
- - - 11111B
R/W
000410H
ICR16
- - - 11111B
R/W
000429H
ICR41
- - - 11111B
R/W
000411H
ICR17
- - - 11111B
R/W
00042AH
ICR42
- - - 11111B
R/W
R/W
000412H
ICR18
- - - 11111B
R/W
00042BH
ICR43
- - - 11111B
000413H
ICR19
- - - 11111B
R/W
00042CH
ICR44
- - - 11111B
R/W
000414H
ICR20
- - - 11111B
R/W
00042DH
ICR45
- - - 11111B
R/W
000415H
ICR21
- - - 11111B
R/W
00042EH
ICR46
- - - 11111B
R/W
000416H
ICR22
- - - 11111B
R/W
00042FH
ICR47
- - - 11111B
R/W
000417H
ICR23
- - - 11111B
R/W
000418H
ICR24
- - - 11111B
R/W
・ホールドリクエスト取下げ要求レベルレジスタ
bit 7
アドレス
00000431H
HRCL
bit 0
初期値
- - - 11111B
アクセス
R/W
R/W ：リード・ライト可能
- ：未使用
48
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
INT0∗2
IM
優先度判定
OR
5
NMI
LEVEL
4 ∼ 0∗4
NMI 処理
4
LEVEL 判定
ICR00
RI00
VECTOR
判定
6
LEVEL,
VECTOR
発生
HLDREQ
取下げ
要求
HLDCAN∗3
VCT5 ∼ 0∗5
ICR47
RI47
(DLYIRQ)
DLYI∗1
R-BUS
＊ 1：図中 DLYI は , 遅延割込み部を意味します ( 詳細は , 「11. 遅延割込み発生モジュール」を参照 ) 。
＊ 2：INT0 は , スリープ , ストップ時のクロック制御部に対するウェイクアップ信号です。
＊ 3：HLDCAN は , CPU 以外のバスマスタに対するバス明渡し要求信号です。
＊ 4：LEVEL4 ∼ 0 は , 割込みレベルです。
＊ 5：VCT5 ∼ 0 は , 割込みベクタです。
DS07–16305–4
49
MB91107 シリーズ
10.外部割込み・NMI 制御部
外部割込み制御部は , NMI 端子および INT0 ∼ INT7 に入力される外部割込み要求の制御を行うブロックです。
検出する要求のレベルを “H”, “L”, “ 立上りエッジ ”, “ 立下りエッジ ” から選択できます (NMI 以外 ) 。
(1) レジスタ一覧
・割込み許可レジスタ
アドレス
bit 15
000095H
bit 8 bit 7
EIRR
bit 0
ENIR
アクセス
初期値
00000000B
R/W
00000000B
R/W
00000000B
R/W
・外部割込み要因レジスタ
bit 15
000094H
bit 8 bit 7
EIRR
bit 0
ENIR
・要求レベル設定レジスタ
bit 15
000099H
bit 8 bit 7
ELVR
bit 0
ENIR
00000000B
(2) ブロックダイヤグラム
R BUS
8
割込み
要求
9
割込み許可レジスタ
ゲート
8
8
要因 F/F
エッジ検出回路
9
INT0 ~ INT7
NMI
割込み要因レジスタ
要求レベル設定レジスタ
11.遅延割込み発生モジュール
遅延割込み発生モジュールは , タスク切換え用の割込みを発生するためのモジュールです。遅延割込み発生モジュール
を使用することで , ソフトウェアで CPU に対して割込み要求の発生 , または取消しを行うことができます。
遅延割込み発生モジュールのブロックダイヤグラムは ,「9．割込みコントローラ」を参照してください。
・レジスタ一覧
・遅延割込み制御レジスタ
アドレス bit 7
000430H
bit 0
DICR
初期値
- - - - - - - 0B
アクセス
R/W
R/W ：リード・ライト可能
- ：未使用
50
DS07–16305–4
MB91107 シリーズ
12.クロック発生部 ( 低消費電力メカニズム )
クロック発生部は以下の機能を受け持つモジュールです。
・ CPU クロック生成 ( ギア機能含む )
・ 周辺クロック生成 ( ギア機能含む )
・ リセット発生および要因の保持
・ スタンバイ機能 ( ハードウェアスタンバイを含む )
・ DMA 要求の抑止
・ PLL ( 逓倍回路 ) 内蔵
(1) レジスタ一覧
・リセット要因レジスタ / ウォッチドッグ周期制御レジスタ
アドレス bit 15
bit 10 bit 8
000480H
RSRR
WTCR
(STCR)
bit 0
・スタンバイ制御レジスタ
アドレス bit 15
bit 10 bit 8
000481H
(RSRR/WTCR)
bit 0
・DMA コントローラ要求抑止レジスタ
アドレス bit 15
000482H
PDRR
bit 8
・タイムベースタイマクリアレジスタ
アドレス bit 15
000483H
PDRR
bit 8
・ギア制御レジスタ
アドレス
000484H
bit 8
bit 15
R/W
W
X
bit 15
- - - - 0 0 0 0B
R/W
XXXXXXXXB
W
- - - - 0 0 0 0B
R/W
XXXXXXXXB
W
00 - - 0 - - - B
W
bit 0
(WPR)
bit 0
WPR
bit 8
PCTR
R/W
bit 0
(CTBR)
GCR
0 0 0 111 - - B
bit 0
(CTBR)
・ウォッチドッグリセット発生延期レジスタ
アドレス bit 15
bit 8
000485H
(GCR)
・PLL 制御レジスタ
アドレス
000488H
STCR
初期値
アクセス
1XXXX - 0 0B
R/W
bit 0
空き領域
：リード・ライト可能
：ライトオンリ
：未使用
：不定
DS07–16305–4
51
MB91107 シリーズ
(2) ブロックダイヤグラム
［ギア制御部］
R
|
B
U
S
GCR レジスタ
CPU ギア
周辺ギア
CPU クロック
PCTR レジスタ
X0
X1
発振
回路
PLL
1/2
内部割込み
内部バスクロック
外部バスクロック
内部
クロック
生成回路
選
択
回
路
周辺 DMA クロック
内部周辺クロック
［ストップ・スリープ制御部］
内部リセット
STCR レジスタ
STOP 状態
CPU ホールド
許可
HST 端子
状態遷移
制御回路
リセット
発生
F/F
DMA 要求
SLEEP 状態
CPU ホールド
要求
内部リセット
［DMA 抑止回路］
PDRR レジスタ
［リセット要因回路］
パワーオン
セル
RST 端子
RSRR レジスタ
［ウォッチドック制御部］
WPR レジスタ
ウォッチドック F/F
CTBR レジスタ
タイムベースタイマ
52
カウントクロック
DS07–16305–4
MB91107 シリーズ
13.外部バスインタフェース
外部バスインタフェースは , 外部メモリおよび外部 I/O とのインタフェースを制御し , 次の特長があります。
・ 25 ビット (32 MB) のアドレス出力
・ チップセレクト機能により 6 個の独立したバンク
最小で 64 KB 単位で論理アドレス空間上の任意の位置に設定可能
アドレス端子とチップセレクト端子で合計 32 MB × 6 の領域設定可能
・ チップセレクト領域ごとに 16/8 ビットのバス幅の設定が可能 ( 領域 0 ∼ 5 のみ )
領域 6, 7 は包括する領域の設定が有効になります。
・ プログラマブルな自動メモリウェイト ( 最大で 7 サイクル分 ) の挿入
・ DRAM インタフェースのサポート
3 種類の DRAM インタフェース
Double CAS DRAM ( 通常 DRAM I/F)
Single CAS DRAM
Hyper DRAM
2 バンク独立制御 (RAS, CAS 等の制御信号 )
2CAS/1WE , 1CAS/2WE の DRAM 選択可能
高速ページモードサポート
CBR/ セルフリフレッシュサポート
プログラマブル波形
・ 未使用のアドレス / データ端子は I/O ポートとして使用可能
・ little endian モードサポート
・ クロックダブラ使用 内部 50 MHz 外部バス 25 MHz 動作
DS07–16305–4
53
MB91107 シリーズ
(1) レジスタ一覧
・エリア選択レジスタ 1 ∼ 5
アドレス
bit 15
bit 0
アクセス
初期値
00060CH
ASR1
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 1B
W
000610H
ASR2
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 0B
W
000614H
ASR3
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 1 1B
W
000618H
ASR4
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 0B
W
00061CH
ASR5
0 0 0 0 0 0 0 0B
0 0 0 0 0 1 0 1B
W
・エリアマスクレジスタ 1 ∼ 5
アドレス
bit 15
bit 0
アクセス
初期値
00060EH
AMR1
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
W
000612H
AMR2
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
W
000616H
AMR3
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
W
00061AH
AMR4
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
W
00061EH
AMR5
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
W
AMD1
初期値
- - - 0 0 1 1 1B
0 - - 0 0 0 0 0B
アクセス
R/W
AMD4
0 0 0 0 0 0 0 0B
0 - - 0 0 0 0 0B
R/W
(DSCR)
0 - - 0 0 0 0 0B
R/W
bit 0
初期値
0 0 0 0 0 0 0 0B
アクセス
W
bit 0
初期値
- - XXXXXXB
アクセス
R/W
・エリアモードレジスタ 0, 1, 32, 4, 5
アドレス
bit 15
AMD0 ：000620H
AMD0
AMD1 ：000621H
AMD32 ：000622H
AMD32
AMD4 ：000023H
AMD5 ：000624H
AMD5
・DRAM 信号制御レジスタ
アドレス
bit 15
000625H
bit 8 bit 7
bit 0
bit 8 bit 7
AMD5
・リフレッシュ制御レジスタ
アドレス
bit 15
000626H
DSCR
RFCR
0 0 - - - 0 0 0B
・外部端子制御レジスタ
アドレス
bit 15
000628H
・DRAM 制御レジスタ 4, 5
アドレス
bit 15
00062CH
R/W
W
X
54
- 1 1 1 1 1 1 1B
アクセス
W
EPCR1
- - - - - - - 1B
1 1 1 1 1 1 1 1B
W
DMCR4
初期値
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 -B
アクセス
R/W
DMCR5
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 -B
R/W
bit 0
00062EH
・モードレジスタ
アドレス
0007FFH
初期値
- - - - 1 1 0 0B
bit 0
00062AH
・リトルエンディアンレジスタ
アドレス
bit 15
0007FEH
EPCR0
bit 8 bit 7
LER
bit 15
bit 8 bit 7
(MODR)
bit 0
初期値
- - - - - 0 0 0B
アクセス
W
bit 0
初期値
XXXXXXXXB
アクセス
W
(MODR)
LER
：リード・ライト可能
：ライトオンリ
：未使用
：不定
DS07–16305–4
MB91107 シリーズ
(2) ブロックダイヤグラム
A-OUT
ADDRESS BUS DATA BUS
32
32
EXTERNAL
DATA BUS
write buffer
switch
read buffer
switch
MUX
DATA BLOCK
ADDRESS BLOCK
+1or+2
EXTERNAL
ADDRESS BUS
inpage
address buffer
shifter
CS0 ∼ CS7
ASR
AMR
comparator
DRAM control
underflow
DMCR
RAS0, RAS1
CS0L, CS1L
CS0H, CS1H
DW0, DW1
refresh counter
from TBT
外部端子制御部
全 block 制御
registers & control
DS07–16305–4
RD
WR0, WR1
BRQ
BGRNT
CLK
RDY
55
MB91107 シリーズ
■ 電気的特性
1. 絶対最大定格
(AVSS ＝ VSS ＝ 0.0 V)
項 目
記 号
定 格 値
最 小
最 大
単 位
備 考
電源電圧
VCC
VSS − 0.3
VSS ＋ 4.0
V
＊1
アナログ電源電圧
AVCC
VSS − 0.3
VSS ＋ 4.0
V
＊2
アナログ基準電圧
AVRH
VSS − 0.3
VSS ＋ 4.0
V
＊2
入力電圧
VI
VSS − 0.3
VCC ＋ 0.3
V
アナログ端子入力電圧
VIA
VSS − 0.3
AVCC ＋ 0.3
V
出力電圧
VO
VSS − 0.3
VCC ＋ 0.3
V
“L” レベル最大出力電流
IOL
―
10
mA
＊3
“L” レベル平均出力電流
IOLAV
―
8
mA
＊4
“L” レベル最大総出力電流
ΣIOL
―
100
mA
“L” レベル平均総出力電流
ΣIOLAV
―
50
mA
＊5
“H” レベル最大出力電流
IOH
―
− 10
mA
＊3
“H” レベル平均出力電流
IOHAV
―
−4
mA
＊4
“H” レベル最大総出力電流
ΣIOH
―
− 50
mA
“H” レベル平均総出力電流
ΣIOHAV
―
− 20
mA
消費電力
PD
―
500
mW
動作温度
TA
0
＋ 70
°C
保存温度
Tstg
− 55
＋ 150
°C
＊5
＊ 1：VCC は VSS − 0.3 V より低くなってはいけません。
＊ 2：電源投入時など AVCC, AVRH は VCC ＋ 0.3 V を超えないよう注意してください。
また、AVRH は AVCC を超えないよう注意してください。
＊ 3：最大出力電流は , 該当する端子一本のピーク値を規定します。
＊ 4：平均出力電流は , 該当する端子一本に流れる電流の 100 ms の期間内での平均電流を規定します。
＊ 5：平均総出力電流は , 該当する端子すべてに流れる電流の 100 ms の期間内での平均電流を規定します。
＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
56
DS07–16305–4
MB91107 シリーズ
2. 推奨動作条件
(AVSS ＝ VSS ＝ 0.0 V)
項 目
記 号
規 格 値
単 位
最 小
最 大
VCC
3.0
3.6
VCC
3.0
3.6
アナログ電源電圧
AVCC
VSS − 0.3
VSS ＋ 3.6
V
アナログ基準電圧
AVRH
AVSS
AVCC
V
TA
0
＋ 70
°C
電源電圧
動作温度
V
備 考
通常動作時
ストップ時の RAM 状態保持
＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
DS07–16305–4
57
MB91107 シリーズ
3. 直流特性
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
条 件
規 格 値
最 小
標 準
最 大
単位
VIH
下記を除く
入力
0.7 × VCC
⎯
VCC ＋ 0.3
V
VIHS
＊1
0.8 × VCC
⎯
VCC ＋ 0.3
V
VIL
下記を除く
入力
VSS − 0.3
⎯
0.25 × VCC
V
VILS
＊1
VSS − 0.3
⎯
0.2 × VCC
V
“H” レベル
出力電圧
VOH
すべての出力 VCC ＝ 3.0 V
端子
IOH ＝ − 4.0 mA
VCC − 0.5
⎯
⎯
V
“L” レベル
出力電圧
VOL
すべての出力 VCC ＝ 3.0 V
端子
IOL ＝ 8.0 mA
⎯
⎯
0.4
V
−5
⎯
＋5
µA
“H” レベル
入力電圧
“L” レベル
入力電圧
⎯
備 考
ヒステリシス
入力
ヒステリシス
入力
入力リーク
電流
(Hi-Z 出力
リーク電流 )
ILI
プルアップ
抵抗値
RPULL
RST
VCC ＝ 3.6 V
VI ＝ 0.45 V
12
25
100
kΩ
プルダウン
抵抗値
RDOWN BRQ
VCC ＝ 3.6 V
VI ＝ 3.3 V
12
25
100
kΩ
FC ＝ 12.5 MHz
VCC ＝ 3.3 V
⎯
80
150
mA
(4 逓倍 )
50 MHz 動作時
FC ＝ 12.5 MHz
VCC ＝ 3.3 V
⎯
40
120
mA
スリープ時
TA ＝＋ 25 °C
VCC ＝ 3.3 V
⎯
5
⎯
µA
ストップ時
⎯
10
⎯
pF
すべての出力 VCC ＝ 3.6 V
端子
0.45 V ＜ VI ＜ VCC
ICC
電源電流 ＊ 2
ICCS
VCC
ICCH
入力容量
CIN
VCC,
AVCC, AVSS,
VSS 以外
⎯
＊ 1：ヒステリシス入力端子： NMI, RST, P40 ∼ P47, P50 ∼ P57, P60 ∼ P67, P70, P81, P85, PA1 ∼ PA6, PB0 ∼ PB7,
PE0 ∼ PE7, PF0 ∼ PF7, PG0 ∼ PG7, PH0 ∼ PH7, PI0, PI1
＊ 2：MB91V108 ( 開発用品種 ) は開発ツールとのインタフェース回路が搭載されています。したがって , 量産版より電源
電流が増加します。
58
DS07–16305–4
MB91107 シリーズ
4. 交流規格
・測定条件
特に規定のない項目については次の条件が適用されます。
・交流規格測定条件
入力
VCC
出力
VIH
VOH
VIL
VOL
0V
VIH
1 / 2 × VCC
VOH
1 / 2 × VCC
VIL
1 / 2 × VCC
VOL
1 / 2 × VCC
VCC = 3.0 V ∼ 3.6 V
( 注意事項 ) 入力の rise/fall time は 10 ns 以下
・負荷条件
出力端子
C = 50 pF
DS07–16305–4
59
MB91107 シリーズ
(1) クロックタイミング規格
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号 端子名
FC
X0
X1
クロックサイクルタイム
tC
X0
X1
周波数変動率＊ 1 ( ロック時 )
∆f
クロック周波数 (2)
クロック周波数 (1)
規 格 値
条 件
⎯
最小
最大
12.5
12.5
単位
備 考
MHz
自励発振 12.5 MHz
内部 50 MHz 動作
(PLL 経由 , 4 逓倍 )
⎯
80
ns
⎯
⎯
5
％
FC
X0
X1
10
25
MHz
自励発振
(1/2 分周入力 )
クロック周波数 (3)
FC
X0
X1
10
25
MHz
外部クロック
(1/2 分周入力 )
クロックサイクルタイム
tC
X0
X1
40
100
ns
PWH
PWL
X0
X1
12.5 ∼ 25 MHz
20
⎯
ns
X0, X1 にクロックを入力
PWH
X0
12.5 MHz 以下
25
⎯
ns
X0 のみにクロックを入力
tCR
tCF
X0
X1
⎯
⎯
8
ns
(tCR ＋ tCF)
fCP
⎯
0.625 × 2
50
MHz CPU 系
fCPP
⎯
0.625 × 2
25
MHz 周辺系
tCP
⎯
20
1600 ＊ 2
ns
CPU 系
tCPP
⎯
40
1600 ＊ 2
ns
周辺系
入力クロックパルス幅
入力クロック
立上り , 立下り時間
内部動作クロック周波数
内部動作クロック
サイクルタイム
⎯
⎯
＊ 1：周波数変動率とは , 逓倍時のロック中における設定中心周波数からの最大変動割合を示したものです。
∆f =
α
f0
+
+α
× 100 (%)
中心周波数 f0
−α
−
＊ 2：X0 にクロック周波数の最小値 10 MHz を入力して , 発振回路の 1/2 分周系かつギア 1/8 を使用した場合の値です。
60
DS07–16305–4
MB91107 シリーズ
・クロックタイミング規格測定条件
tC
0.8 VCC
0.2 VCC
PWL
PWH
tCR
tCF
・動作保証範囲
VCC
(V)
動作保証範囲 (TA ＝ 0 ∼ +70 °C)
fCPP は網かけの範囲となります。
電源
3.6
3.0
fCP / fCPP
0
0.625
25
50
(MHz)
内部クロック
・外部 / 内部クロック設定可能範囲
fCP / fCPP (MHz)
fCP
50
内部クロック設定上限
CPU
LL 系
(12.5 MHz / 4 逓倍 )
周辺
fCPP
25
12.5
1/2 分周系
5
0
0
10
fC
(MHz)
25
外部クロック
自励発振
原発振入力クロック
( 注意 )・PLL を使用する場合は , 外部クロック入力は必ず 12.5 MHz を入力してください。
・PLL の発振安定時間＞ 100 µs としてください。
・内部クロックのギア設定は上記範囲内になるようにしてください。
DS07–16305–4
61
MB91107 シリーズ
(2) クロック出力タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
サイクル時間
記号
端子名
tCYC
CLK
CLK ↑→ CLK ↓
tCHCL
CLK
CLK ↓→ CLK ↑
tCLCH
CLK
規 格 値
条 件
―
最 小
最 大
tCP
―
2 × tCP
―
単位
ns
備 考
＊1
ダブラ使用時
1 / 2 × tCYC − 10 1 / 2 × tCYC ＋ 10
ns
＊2
1 / 2 × tCYC − 10 1 / 2 × tCYC ＋ 10
ns
＊3
tCYC
tCHCL
CLK
tCLCH
VOH
VOH
VOL
＊ 1：tCYC はギア周期を含む 1 クロックサイクルの周波数です。
＊ 2：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・最小：(1 − n / 2) × tCYC − 10
・最大：(1 − n / 2) × tCYC ＋ 10
ダブラ使用時にはギア周期× 1 としてください。
＊ 3：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・最小：n / 2 × tCYC − 10
・最大：n / 2 × tCYC ＋ 10
ダブラ使用時にはギア周期× 1 としてください。
62
DS07–16305–4
MB91107 シリーズ
原振の入力と , GCR ( ギア制御レジスタ ) の CHC/CCK1/CCK0 ビットの設定による CLK 端子との関係は以下のようにな
ります。ただしこの図で原振入力というのは , X0 入力のクロックを指します。
原振入力
( ダブラ使用時 )
・PLL 系
(GCR の CHC ビット
：“0” 設定 )
(a) ギア× 1 CLK 端子
CCK1,CCK0：“00”
tCYC
tCYC
原振入力
・2 分周系
(GCR の CHC ビット
：“1” 設定 )
(a) ギア× 1 CLK 端子
CCK1,CCK0：“00”
(b) ギア× 1/2 CLK 端子
CCK1,CCK0：“01”
(c) ギア× 1/4 CLK 端子
CCK1,CCK0：“10”
(d) ギア× 1/8 CLK 端子
CCK1,CCK0：“11”
DS07–16305–4
tCYC
tCYC
tCYC
tCYC
63
MB91107 シリーズ
(3) リセット入力規格
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
リセット入力時間
記号
端子名
条 件
tRSTL
RST
⎯
規 格 値
最 小
最 大
tCP × 5
⎯
単位
備 考
ns
tRSTL
RST
0.2 VCC
(4) パワーオンリセット
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
電源立上り時間
電源断時間
記号
端子名
条 件
tR
VCC
tOFF
VCC
規 格 値
単位
備 考
18
ms
電源立上げ前は
VCC ＜ 0.2 V
⎯
ms
繰返し動作
最 小
最 大
VCC ＝ 3.3 V
⎯
⎯
1
tR
VCC
0.9 VCC
0.2 V
tOFF
・その他の注意
1) 電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。動作中に電源電
圧の変化がある場合は , 電圧の変動をおさえて滑らかに立ち上げることを推奨します。
VCC
3 V 以下にしないこと。
立上りの傾きを , 50 mV/ms 以下に
することを推奨致します。
VSS
2) 電源投入時には必ず RST 端子を “L” レベル状態で開始し , 電源 VCC レベル後 , tRSTL 分の時間を確保
して “H” レベルにしてください。
VCC
RST
tRSTL
3) 電源電圧が動作保証電圧以下になった場合は , 必ず電源電圧は VSS レベルから立ち上げ直してくだ
さい。電源電圧が動作保証電圧以下になった場合は , 内部回路が暴走する可能性があり再度動作さ
せるためには内部パワーオンリセットを発生させる必要があるためです。
MB91107 シリーズの動作保証電圧は 3.6 V ∼ 3.0 V です。
64
DS07–16305–4
MB91107 シリーズ
(5) 通常バスアクセス リード / ライト動作
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
CS0 ∼ CS7 遅延時間
tCHCSL
CS0 ∼ CS7 遅延時間
tCHCSH
アドレス遅延時間
tCHAV
データ遅延時間
tCHDV
RD 遅延時間
tCLRL
RD 遅延時間
tCLRH
WR0, WR1 遅延時間
tCLWL
WR0, WR1 遅延時間
tCLWH
有効アドレス→
有効データ入力時間
tAVDV
RD ↓→
有効データ入力時間
tRLDV
データセットアップ→
RD ↑時間
tDSRH
RD ↑→
データホールド時間
tRHDX
条 件
規 格 値
単位
備 考
最 小
最 大
CLK
⎯
15
ns
CS0 ∼ CS7
⎯
15
ns
CLK
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
3 / 2 × tCYC − 25
ns
＊1
＊2
⎯
tCYC − 10
ns
＊1
10
⎯
ns
0
⎯
ns
A24 ∼ A00
CLK
D31 ∼ D16
CLK
RD
CLK
WR0, WR1
A24 ∼ A00
D31 ∼ D16
RD
D31 ∼ D16
⎯
＊ 1：自動ウェイト挿入や RDY 入力でバスを延ばしている場合には , (tCYC ×延ばしたサイクル数 ) の時間を本規格に追
加してください。
＊ 2：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
計算式：(2 − n / 2) × tCYC − 25
DS07–16305–4
65
MB91107 シリーズ
tCYC
BA2
BA1
CLK
2.4 V
2.4 V
0.8 V
2.4 V
0.8 V
tCHCSH
tCHCSL
CS0 ∼ CS7
2.4 V
0.8 V
tCHAV
A24 ∼ A00
2.4 V
0.8 V
2.4 V
0.8 V
tCLRL
tCLRH
RD
2.4 V
0.8 V
tRLDV
tRHDX
tAVDV
2.4 V
0.8 V
D31 ∼ D16
リード
2.4 V
0.8 V
tDSRH
tCLWL
WR0 , WR1
2.4 V
0.8 V
tCLWH
tCHDV
D31 ∼ D16
66
2.4 V
0.8 V
ライト
2.4 V
0.8 V
DS07–16305–4
MB91107 シリーズ
(6) レディ入力タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
RDY セットアップ時間
→ CLK ↓
CLK ↓→
RDY ホールド時間
記号
端子名
tRDYS
RDY
CLK
tRDYH
CLK
RDY
規 格 値
条 件
単位
最 小
最 大
15
⎯
ns
0
⎯
ns
備 考
⎯
tCYC
CLK
2.4 V
2.4 V
0.8 V
tRDYH
tRDYS
RDY
( ウェイトを
かけるとき )
RDY
( ウェイトを
かけないとき )
DS07–16305–4
0.8 V
2.4 V
0.8 V
tRDYH
tRDYS
2.4 V
0.8 V
67
MB91107 シリーズ
(7) ホールドタイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
BGRNT 遅延時間
tCHBGL
BGRNT 遅延時間
tCHBGH
CLK
BGRNT
端子フローティング→
BGRNT ↓時間
tXHAL
BGRNT ↑→
端子有効時間
tHAHV
条 件
⎯
規 格 値
単位
最 小
最 大
⎯
6
ns
⎯
6
ns
tCYC − 10
tCYC ＋ 10
ns
tCYC − 10
tCYC ＋ 10
ns
備 考
BGRNT
（注意事項）BRQ が取り込まれてから , BGRNT が変化するまで 1 サイクル以上あります。
tCYC
CLK
2.4 V
2.4 V
2.4 V
2.4 V
BRQ
tCHBGL
BGRNT
0.8 V
tXHAL
各端子
68
tCHBGH
2.4 V
tHAHV
ハイインピーダンス
DS07–16305–4
MB91107 シリーズ
(8) 通常 DRAM モード リード / ライトサイクル
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
RAS 遅延時間
tCLRAH
RAS 遅延時間
tCHRAL
CAS 遅延時間
tCLCASL
CAS 遅延時間
条 件
規 格 値
単位
備 考
最 小
最 大
CLK
RAS
⎯
15
ns
⎯
15
ns
⎯
15
ns
tCLCASH
CLK
CAS
⎯
15
ns
ROW アドレス遅延時間
tCHRAV
CLK
⎯
15
ns
COLUMN アドレス遅延時間
tCHCAV
A24 ∼ A00
⎯
15
ns
DW 遅延時間
tCHDWL
⎯
15
ns
DW 遅延時間
tCHDWH
CLK
DW
⎯
15
ns
出力データ遅延時間
tCHDV1
⎯
15
ns
RAS ↓→有効データ入力時間
tRLDV
⎯
5 / 2 × tCYC
− 16
ns
＊1
＊2
CAS ↓→有効データ入力時間
tCLDV
CAS
⎯
tCYC − 17
ns
＊1
CAS ↑→データホールド時間
tCADH
D31 ∼ D16
0
⎯
ns
CLK
D31 ∼ D16
RAS
D31 ∼ D16
⎯
＊ 1：Q1 サイクルもしくは Q4 サイクルを 1 サイクル延長した場合は , tCYC 時間を本規格に追加してください。
＊ 2：本規格はギア周期× 1 の場合の値です。
ギア周期 1/2, 1/4, 1/8 を設定した場合には , 下記計算式の n にそれぞれ 1/2, 1/4, 1/8 を代入して計算してください。
・計算式：(3 − n / 2) × tCYC − 16
DS07–16305–4
69
MB91107 シリーズ
tCYC
Q1
CLK
Q2
Q3
2.4 V
Q4
Q5
0.8 V
0.8 V
2.4 V
2.4 V
0.8 V
2.4 V
RAS
0.8 V
tCHRAL
tCLRAH
tCLCASL
tCLCASH
CAS
0.8 V
tCHCAV
tCHRAV
2.4 V
2.4 V
0.8 V ROW アドレス 0.8 V
A24 ∼ A00
2.4 V
2.4 V
0.8 V
COLUMN アドレス
2.4 V
0.8 V
tRLDV
tCLDV
tCADH
2.4 V
0.8 V リード
D31 ∼ D16
2.4 V
DW
0.8 V
tCHDWL
D31 ∼ D16
2.4 V
0.8 V
2.4 V
0.8 V
ライト
tCHDWH
2.4 V
0.8 V
tCHDV1
70
DS07–16305–4
MB91107 シリーズ
(9) 通常 DRAM モード 高速ページリード / ライトサイクル
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
RAS 遅延時間
tCLRAH
CAS 遅延時間
tCLCASL
CAS 遅延時間
tCLCASH
COLUMN アドレス遅延時間
tCHCAV
DW 遅延時間
tCHDWH
出力データ遅延時間
tCHDV1
CAS ↓→有効データ入力時間
tCLDV
CAS ↑→データホールド時間
tCADH
条 件
規 格 値
単位
最 小
最 大
CLK, RAS
⎯
15
ns
CLK
CAS
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
CAS
⎯
tCYC − 17
ns
D31 ∼ D16
0
⎯
ns
CLK
A24 ∼ A00
CLK, DW
CLK
D31 ∼ D16
⎯
備 考
＊
＊：Q4 サイクルを 1 サイクル延長した場合は , tCYC 時間を本規格に追加してください。
DS07–16305–4
71
MB91107 シリーズ
Q5
CLK
2.4 V
Q4
Q5
0.8 V
0.8 V
Q4
Q5
2.4 V
0.8 V
tCLRAH
2.4 V
RAS
tCLCASL
tCLCASH
2.4 V
CAS
0.8 V
tCHCAV
A24 ∼ A00 COLUMN アドレス
2.4 V
0.8 V
2.4 V
0.8 V COLUMN アドレス
COLUMN アドレス
tCADH
tCLDV
D31 ∼ D16
2.4 V
リード
0.8 V
リード
2.4 V
0.8 V
リード
tCHDWH
2.4 V
DW
tCHDV1
D31 ∼ D16
72
2.4 V
0.8 V
ライト
2.4 V
0.8 V
2.4 V
0.8 V
ライト
DS07–16305–4
MB91107 シリーズ
(10) Single DRAM タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
RAS 遅延時間
tCLRAH2
RAS 遅延時間
tCHRAL2
CAS 遅延時間
tCHCASL2
CAS 遅延時間
tCHCASH2
ROW アドレス遅延時間
条 件
規 格 値
単位
最 小
最 大
CLK
RAS
⎯
15
ns
⎯
15
ns
CLK
CAS
⎯
n / 2 × tCYC
＋ tCHCASH2
ns
⎯
15
ns
tCHRAV2
CLK
⎯
15
ns
COLUMN アドレス遅延時間
tCHCAV2
A24 ∼ A00
⎯
15
ns
DW 遅延時間
tCHDWL2
⎯
15
ns
DW 遅延時間
tCHDWH2
CLK
DW
⎯
15
ns
CLK,
⎯
15
ns
⎯
(1 − n / 2) ×
tCYC − 17
ns
0
⎯
ns
出力データ遅延時間
tCHDV2
CAS ↓→有効データ入力時間
tCLDV2
CAS ↑→データホールド時間
tCADH2
DS07–16305–4
D31 ∼ D16
CAS
D31 ∼ D16
⎯
備 考
73
MB91107 シリーズ
∗1
tCYC
Q1
CLK
2.4 V
Q2
Q3
2.4 V
0.8 V
2.4 V
RAS
Q4S
Q4S
Q4S
2.4 V
2.4 V
2.4 V
0.8 V
tCHRAL2
tCLRAH2
tCHCASL2
tCHCASH2
2.4 V
CAS
2.4 V
0.8 V
2.4 V
V
2.4 V
ROW アドレス 2.4
0.8 V
0.8 V
A24 ∼ A00
tCHRAV2
COLUMN-0
COLUMN-1
COLUMN-2
0.8 V
tCHCAV2
tCADH2
tCLDV2
2.4 V
2.4 V
リード -0 0.8 V リード -1 0.8 V リード -2
D31 ∼ D16
( リード )
DW
( リード )
2.4 V
0.8 V
tCHDWH2
tCHDWL2
∗2
D31 ∼ D16
( ライト )
2.4 V
0.8 V
tCHDV2
ライト -0
2.4 V
2.4 V
0.8 V
tCHDV2
2.4 V
0.8 V
ライト -1
0.8 V
2.4 V
ライト -2
0.8 V
＊ 1：Q4S サイクルは , Single DRAM サイクルの Q4SR ( リード ) または Q4SW ( ライト ) サイクルを表します。
＊ 2：
( 破線 ) は , 高速ページモードからバスサイクルが開始されたときを表しています。
74
DS07–16305–4
MB91107 シリーズ
(11) Hyper DRAM タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
RAS 遅延時間
tCLRAH3
RAS 遅延時間
tCHRAL3
CAS 遅延時間
tCHCASL3
CAS 遅延時間
tCHCASH3
ROW アドレス遅延時間
条 件
規 格 値
単位
最 小
最 大
CLK
RAS
⎯
15
ns
⎯
15
ns
CLK
CAS
⎯
n / 2 × tCYC
＋ tCHCASH3
ns
⎯
15
ns
tCHRAV3
CLK
⎯
15
ns
COLUMN アドレス遅延時間
tCHCAV3
A24 ∼ A00
⎯
15
ns
RD 遅延時間
tCHRL3
⎯
15
ns
⎯
15
ns
⎯
15
ns
CLK
DW
⎯
15
ns
⎯
15
ns
CLK
⎯
15
ns
RD 遅延時間
tCHRH3
RD 遅延時間
tCLRL3
DW 遅延時間
tCHDWL3
DW 遅延時間
tCHDWH3
CLK
RD
⎯
出力データ遅延時間
tCHDV3
CAS ↓→有効データ入力時間
tCLDV3
CAS
⎯
tCYC − 17
ns
CAS ↓→データホールド時間
tCADH3
D31 ∼ D16
0
⎯
ns
DS07–16305–4
D31 ∼ D16
備 考
75
MB91107 シリーズ
∗1
tCYC
Q1
CLK
2.4 V
Q2
Q3
0.8 V
2.4 V
RAS
Q4H
2.4 V
2.4 V
Q4H
Q4H
2.4 V
2.4 V
0.8 V
0.8 V
tCHRAL3
tCLRAH3
tCHCASL3
tCHCASH3
CAS
0.8 V
2.4 V
0.8 V
0.8 V
COLUMN-1
COLUMN-2
2.4 V
2.4 V ROW アドレス 2.4 V
0.8 V
0.8 V
A24 ∼ A00
tCHRAV3
tCHCAV3
COLUMN-0
0.8 V
∗2
RD
( リード )
0.8 V
2.4 V
0.8 V
tCHRL3
tCHRH3
tCLRL3
tCLDV3
tCADH3
2.4 V
リード -0
0.8 V
D31 ∼ D16
( リード )
DW
( リード )
2.4 V
0.8 V
tCHDWH3
tCHDWL3
∗2
D31 ∼ D16
( ライト )
2.4 V
リード -1
0.8 V
2.4 V
0.8 V
tCHDV3
ライト -0
2.4 V
2.4 V
0.8 V
tCHDV3
2.4 V
0.8 V
2.4 V
ライト -1
0.8 V
ライト -2
0.8 V
＊ 1：Q4H サイクルは , Hyper DRAM サイクルの Q4HR ( リード ) または Q4HW ( ライト ) サイクルを表します。
＊ 2：
( 破線 ) は , 高速ページモードからバスサイクルが開始されたときを表しています。
76
DS07–16305–4
MB91107 シリーズ
(12) CBR リフレッシュ
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
RAS 遅延時間
tCLRAH
RAS 遅延時間
tCHRAL
CLK
RAS
CAS 遅延時間
tCLCASL
CAS 遅延時間
tCLCASH
RAS
R2
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
R3
備 考
R4
2.4 V
0.8 V
0.8 V
0.8 V
2.4 V
0.8 V
tCLRAH
CAS
最 大
CLK
CAS
2.4 V
単位
最 小
⎯
tCYC
R1
CLK
規 格 値
条 件
tCHRAL
0.8 V
tCLCASL
2.4 V
tCLCASH
DW
DS07–16305–4
77
MB91107 シリーズ
(13) セルフリフレッシュ
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
RAS 遅延時間
tCLRAH
RAS 遅延時間
tCHRAL
CLK
RAS
CAS 遅延時間
tCLCASL
CAS 遅延時間
tCLCASH
tCYC
SR1
CLK
2.4 V
⎯
CLK
CAS
SR2
2.4 V
条 件
SR3
規 格 値
単位
最 小
最 大
⎯
15
ns
⎯
15
ns
⎯
15
ns
⎯
15
ns
SR3
2.4 V
0.8 V
0.8 V
tCHRAL
tCLRAH
2.4 V
0.8 V
RAS
CAS
2.4 V
0.8 V
tCHCASL
78
備 考
tCLCASH
DS07–16305–4
MB91107 シリーズ
(14) UART タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
シリアルクロック
サイクルタイム
tSCYC
⎯
SCLK ↓→ SOUT
遅延時間
tSLOV
⎯
有効 SIN → SCLK ↑
tIVSH
⎯
SCLK ↑→有効
SIN ホールド時間
tSHIX
シリアルクロック
“H” パルス幅
条 件
規 格 値
単位
最 小
最 大
8 tCYCP
⎯
ns
− 80
80
ns
100
⎯
ns
⎯
60
⎯
ns
tSHSL
⎯
4 tCYCP
⎯
ns
シリアルクロック
“L” パルス幅
tSLSH
⎯
4 tCYCP
⎯
ns
SCLK ↓→ SOUT
遅延時間
tSLOV
⎯
⎯
150
ns
有効 SIN → SCLK ↑
tIVSH
⎯
60
⎯
ns
SCLK ↑→有効
SIN ホールド時間
tSHIX
⎯
60
⎯
ns
内部シフト
クロックモード
外部シフト
クロックモード
備 考
（注意事項）・CLK 同期モード時の AC 規格です。
・tCYCP は , 周辺系クロックのサイクル時間です。
DS07–16305–4
79
MB91107 シリーズ
・内部シフトクロックモード
tSCYC
2.4 V
SCLK
0.8 V
tSLOV
2.4 V
SOUT
0.8 V
tSHIX
tIVSH
SIN
0.8 VCC
0.2 VCC
・外部シフトクロックモード
tSLSH
tSHSL
0.8 VCC
SCLK
0.2 VCC
tSLOV
2.4 V
SOUT
0.8 V
tIVSH
SIN
tSHIX
0.8 VCC
0.2 VCC
80
DS07–16305–4
MB91107 シリーズ
(15) トリガ系入力タイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
条 件
A/D 起動トリガ入力時間
tATGX
ATG
PPG 起動トリガ入力時間
tPTGR
TRG0 ∼
TRG3
規 格 値
単位
最 小
最 大
⎯
5 tCYCP
⎯
ns
⎯
5 tCYCP
⎯
ns
備 考
（注意事項）tCYCP は , 周辺系クロックのサイクル時間です。
tATGX
ATG
TRG0 ∼ TRG3
DS07–16305–4
0.2 VCC
81
MB91107 シリーズ
(16) DMA コントローラタイミング
(VCC ＝ 3.0 V ∼ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, TA ＝ 0 °C ∼＋ 70 °C)
項 目
記号
端子名
DREQ 入力パルス幅
tDRWH
DACK 遅延時間
( 通常バス )
( 通常 DRAM)
EOP 遅延時間
( 通常バス )
( 通常 DRAM)
DACK 遅延時間
(Single DRAM)
(Hyper DRAM)
EOP 遅延時間
(Single DRAM)
(Hyper DRAM)
規 格 値
条 件
単位
最 小
最 大
DREQ0 ∼ DREQ2
2 tCYC
⎯
ns
tCLDL
CLK
⎯
6
ns
tCLDH
DACK0 ∼ DACK2
⎯
6
ns
CLK
⎯
6
ns
⎯
6
ns
tCLEL
tCLEH
EOP0 ∼ EOP2
tCHDL
CLK
⎯
n / 2 × tCYC
ns
tCHDH
DACK0 ∼ DACK2
⎯
6
ns
CLK
⎯
n / 2 × tCYC
ns
EOP0 ∼ EOP2
⎯
6
ns
tCHEL
tCHEH
⎯
備 考
tCYC
CLK
2.4 V
2.4 V
0.8 V
0.8 V
tCLDL
tCLEL
DACK0 ∼ DACK2
EOP0 ∼ EOP2
( 通常バス )
( 通常 DRAM)
tCLDH
tCLEH
2.4 V
0.8 V
DACK0 ∼ DACK2
EOP0 ∼ EOP2
(Single DRAM)
(Hyper DRAM)
2.4 V
0.8 V
tCHDL
tCHEL
tCHDH
tCHEH
tDRWH
DREQ0 ∼ DREQ2
82
2.4 V
2.4 V
DS07–16305–4
MB91107 シリーズ
5. A/D 変換部電気的特性
(AVCC ＝ VCC ＝＋ 3.0 V ∼＋ 3.6 V, AVSS ＝ VSS ＝ 0.0 V, AVRH ＝＋ 3.0 V ∼＋ 3.6 V, TA ＝ 0 ∼＋ 70 °C)
項 目
記号
端子名
分解能
⎯
総合誤差
規 格 値
単位
最 小
標 準
最 大
⎯
⎯
10
10
bit
⎯
⎯
⎯
⎯
± 4.0
LSB
直線性誤差
⎯
⎯
⎯
⎯
± 3.0
LSB
微分直線性誤差
⎯
⎯
⎯
⎯
± 2.5
LSB
ゼロトランジション電圧
VOT
AN0 ∼ AN3 AVSS − 1.5 LSB AVSS ＋ 0.5 LSB AVSS ＋ 2.5 LSB
フルスケールトランジション電圧
VFST
AN0 ∼ AN3
AVRH −
4.5 LSB
AVRH −
1.5 LSB
AVRH ＋
0.5 LSB
V
変換時間
⎯
⎯
5.6 ＊ 1
⎯
⎯
µs
アナログポート入力電流
IAIN
AN0 ∼ AN3
⎯
0.1
10
µA
アナログ入力電圧
VAIN
AN0 ∼ AN3
AVSS
⎯
AVRH
V
⎯
AVRH
AVSS
⎯
AVCC
V
⎯
500
⎯
µA
⎯
⎯
5＊2
µA
⎯
500
⎯
µA
⎯
⎯
5＊2
µA
⎯
⎯
4
LSB
基準電圧
IA
電源電流
AVCC
IAH
IR
基準電圧供給電流
IRH
⎯
チャネル間バラツキ
AVRH
AN0 ∼ AN3
V
＊ 1：AVCC ＝ VCC ＝ 3.0 V ∼ 3.6 V, 周辺クロック 25 MHz 時
＊ 2：A/D コンバータ非動作時 , CPU ストップ時の電流 (AVCC ＝ VCC ＝ AVRH ＝ 3.6 V 時 )
（注意事項）・AVRH が小さくなるに従って , 相対的に誤差は大きくなります。
・アナログ入力の外部回路の出力インピーダンスは , 以下の様な条件で使用してください。
外部回路の出力インピーダンス＜ 7 kΩ ( 暫定値 )
外部回路の出力インピーダンスが高すぎる場合, アナログ電圧のサンプリング時間が不足する場合がありま
す。
・アナログ入力回路模型図
サンプル＆ホールド回路
アナログ入力
C0
コンパレータ
RON1
RON2
RON3
RON4
C1
RON1 : 5 kΩ
RON2 : 620 Ω
RON3 : 620 Ω
RON4 : 480 Ω
C0 : 2 pF
C1 : 2 pF
RONX, CX は暫定値です。
( 注意事項 ) ここに記した数値は目安としてください。
DS07–16305–4
83
MB91107 シリーズ
6. A/D コンバータの用語の定義
・ 分解能
A/D 変換器により識別可能なアナログ変化。
・ 直線性誤差
ゼロトランジション点 ("00 0000 0000" ←→ "00 0000 0001") とフルスケールトランジション点
("11 1111 1110" ←→ "11 1111 1111") とを結んだ直線と実際の変換特性との偏差。
・ 微分直線性誤差
出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差。
［直線性誤差］
3FF
［微分直線性誤差］
理想特性
実際の変換特性
N+1
3FE
{1 LSB × (N − 1) + VOT}
実際の変換特性
VFST
( 実測値 )
004
VNT
( 実測値 )
実際の変換特性
003
デジタル出力
デジタル出力
3FD
N
N−1
V(N + 1)T
002
VNT
( 実測値 )
理想特性
N−2
001
VOT ( 実測値 )
実際の変換特性
AVRL
AVRH
AVRL
アナログ入力
デジタル出力 N の直線性誤差
VFST − VOT
1022
1 LSB ( 理想値 ) ＝
AVRH
アナログ入力
＝
デジタル出力 N の微分直線性誤差 ＝
1 LSB ＝
( 実測値 )
VNT − {1 LSB × (N − 1) ＋ VOT}
1 LSB
[LSB]
V (N ＋ 1) T − VNT
1 LSB
[LSB]
−1
[V]
AVRH − AVRL
1024
[V]
VOT：デジタル出力が (000) H から (001) H に遷移する電圧
VFST：デジタル出力が (3FE) H から (3FF) H に遷移する電圧
VNT：デジタル出力が (N − 1) から N に遷移する電圧
84
DS07–16305–4
MB91107 シリーズ
・ 総合誤差
実際の値と理論値との差を言い , ゼロトランジション誤差 / フルスケールトランジション誤差 / 直線性誤差を含む誤差。
［総合誤差］
3FF
1.5 LSB
3FE
実際の変換特性
デジタル出力
3FD
{1 LSB × (N − 1) + 0.5 LSB}
004
VNT
( 実測値 )
実際の変換特性
003
002
理想特性
001
0.5 LSB
AVRL
AVRH
アナログ入力
デジタル出力 N の総合誤差
＝
VNT − {1 LSB × (N − 1) ＋ 0.5 LSB}
1 LSB’
[LSB］
VOT ( 理想値 ) ＝ AVRL ＋ 0.5 LSB [V]
VFST ( 理想値 ) ＝ AVRH − 1.5 LSB [V]
VNT：デジタル出力が (N − 1) から N に遷移する電圧
DS07–16305–4
85
MB91107 シリーズ
■ 特性例
(1) “H” レベル出力電圧
(2) “L” レベル出力電圧
4.00
3.80
3.60
3.40
3.20
3.00
2.80
2.60
2.40
2.20
2.00
2.7
“L” 出力電圧−電源電圧
140.0
135.0
130.0
VOL (V)
VOH (V)
“H” 出力電圧−電源電圧
125.0
120.0
150.0
110.0
105.0
3.0
3.3
VCC (V)
3.6
3.9
100.0
2.7
3.0
3.3
VCC (V)
3.6
入力レベル−電源電圧
(CMOS )
入力レベル−電源電圧
( ヒステリシス )
86
3.0
2.8
2.6
2.4
2.2
2.0
1.8
1.6
1.4
1.2
1.0
0.8
0.6
2.7
VIH
VIL
3.0
3.3
VCC (V)
3.6
3.9
VIN (V)
(4) “H” レベル入力 / “L” レベル入力電圧
( ヒステリシス入力 )
VIN (V)
(3) “H” レベル入力 / “L” レベル入力電圧
(CMOS 入力 )
3.0
2.8
2.6
2.4
2.2
2.0
1.8
1.6
1.4
1.2
1.0
0.8
0.6
2.7
3.9
VIH
VIL
3.0
3.3
VCC (V)
3.6
3.9
DS07–16305–4
MB91107 シリーズ
(5) 電源電流
電源電流−電圧
100.0
90.0
80.0
70.0
60.0
50.0
40.0
30.0
20.0
10.0
0.0
2.7
電源電流 ( スリープ時 ) −電源電流
60.0
ICCS (mA)
ICC (mA)
50 MHz
25 MHz
40.0
30.0
25 MHz
20.0
10.0
3.0
3.3
VCC (V)
3.6
0.0
2.7
3.9
電源電流 ( ストップ時 ) −電源電圧
100.0
90.0
80.0
70.0
60.0
50.0
40.0
30.0
20.0
10.0
0.0
2.7
3.0
3.3
VCC (V)
3.6
3.9
A/D 変換部 電源電流−電源電圧 (25 MHz)
450
400
350
300
IA (µA)
ICCH (µA)
50 MHz
50.0
250
200
150
100
50
3.0
3.3
VCC (V)
3.6
3.9
0
2.7
3.0
3.3
AVCC (V)
3.6
3.9
A/D 変換部 基準電圧供給 電流−電圧 (25 MHz)
300
280
IR (µA)
260
240
220
200
180
160
2.7
DS07–16305–4
3.0
3.3
AVRH (V)
3.6
3.9
87
MB91107 シリーズ
(6) プルアップ / プルダウン抵抗値
プルダウン抵抗−電源電圧
プルアップ抵抗−電源電圧
100.0
R (Ω)
R (Ω)
100.0
10.0
2.7
88
3.0
3.3
VCC (V)
3.6
3.9
10.0
2.7
3.0
3.3
VCC (V)
3.6
3.9
DS07–16305–4
MB91107 シリーズ
■ オーダ型格
型 格
パッケージ
MB91107APFV
MB91108PFV
プラスチック・LQFP, 120 ピン
(FPT-120P-M21)
MB91107APMC1
プラスチック・LQFP, 120 ピン
(FPT-120P-M24)
DS07–16305–4
備 考
89
MB91107 シリーズ
■ パッケージ・外形寸法図
プラスチック・LQFP, 120 ピン
(FPT-120P-M21)
リードピッチ
0.50mm
パッケージ幅×
パッケージ長さ
16.0 × 16.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.88g
コード（参考）
P-LFQFP120-16×16-0.50
プラスチック・LQFP, 120 ピン
（FPT-120P-M21）
注 1）* 印寸法はレジン残りを含む。
レジン残りは、片側 +0.25（.010）MAX。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
18.00±0.20(.709±.008)SQ
+0.40
* 16.00 –0.10 .630 +.016
–.004 SQ
90
61
60
91
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
INDEX
0~8˚
120
LEAD No.
"A"
31
1
30
0.50(.020)
0.22±0.05
(.009±.002)
0.08(.003)
M
©2002-2008 FUJITSU MICROELECTRONICS LIMITED F120033S-c-4-6
C
2002 FUJITSU LIMITED F120033S-c-4-4
0.145
.006
+0.05
–0.03
+.002
–.001
0.60±0.15
(.024±.006)
0.10±0.05
(.004±.002)
(Stand off)
0.25(.010)
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
（続く）
90
DS07–16305–4
MB91107 シリーズ
（続き）
プラスチック・LQFP, 120 ピン
リードピッチ
0.40 mm
パッケージ幅×
パッケージ長さ
14.0 mm × 14.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm MAX
コード（参考）
P-L FQFP120-14×14-0.40
(FPT-120P-M24)
プラスチック・LQFP, 120 ピン
（FPT-120P-M24）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
16.00±0.20(.630±.008)SQ
* 14.00±0.10(.551±.004)SQ
90
61
91
60
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
INDEX
120
31
"A"
0~8˚
LEAD No.
1
0.40(.016)
30
0.16±0.05
(.006±.002)
0.07(.003)
M
0.145±0.055
(.006±.002)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
©2006-2008
FUJITSU MICROELECTRONICS LIMITED F120036S-c-1-2
C
2006 FUJITSU LIMITED F120036S-c-1-1
0.10±0.10
(.004±.004)
(Stand off)
0.25(.010)
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
DS07–16305–4
91
MB91107 シリーズ
■ 本版での主な変更内容
ページ
場所
⎯
⎯
シリーズ名を変更
MB91107/MB91108 シリーズ → MB91107 シリーズ
⎯
⎯
品種名を変更
MB91107 → MB91107A
⎯
⎯
パッケージを追加
FPT-120P-M24
35
42
■ 周辺リソース
2. DMA コントローラ (DMAC)
変更内容
MB91108 の外部 DREQ 信号についての注意事項を追加。
■周辺リソース
6.16 ビットリロードタイマ
周辺リソースの動作クロック名を変更
マシンクロック → 周辺クロック
■ 電気的特性
項目名を変更
ゼロトランジション誤差 → ゼロトランジション電圧
フルスケールトランジション誤差 → フルスケールトランジション電圧
5. A/D 変換部電気的特性
ゼロトランジション電圧 , フルスケールトランジション電圧の表記方法を変
更
単位：LSB → V
AVSS/AVRH ±数値 → AVSS/AVRH ±数値 LSB
83
動作クロック名を変更
マシンクロック → 周辺クロック
■ オーダ型格
オーダ型格を変更
(・MB91107PFV → MB91107APFV
・MB91107APMC1 を追加 )
■ パッケージ・外形寸法図
パッケージ図を追加
FPT-120P-M24
89
91
変更箇所は , 本文中のページ左側の｜によって示しています。
92
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MB91107 シリーズ
MEMO
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MEMO
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MB91107 シリーズ
MEMO
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MB91107 シリーズ
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも
のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な
どについては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施
権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので
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ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を
伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
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う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
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