[AK4497] = Preliminary = AK4497 Quality Oriented 32-Bit 2ch DAC 1. 概 要 AK4497 は、VELVET SOUND テクノロジーを採用した新世代 32-bit 2ch Premium DAC です。新開発 の歪低減技術により業界最高水準の低歪特性を実現し、新規搭載の OSR-Doubler 技術により広い信号 帯域・低帯域外ノイズ特性と低消費電力を両立しました。また、6 種類のサウンドカラー（32-bit Digital Filter）を内蔵しているため、様々なアプリケーションで柔軟かつ容易に音質作りが可能です。ディジタ ル入力は最大 768kHz の PCM 入力と 22.4MHz の DSD 入力に対応し、ネットワークオーディオ、 USB-DAC、カーオーディオシステム等で普及の進むハイレゾリューション音源の再生に最適です。 TM アプリケーション： AVレシーバー、CD/SACD プレイヤー、ネットワークオーディオ、USB DAC、USB ヘッドフォン、Sound Plate/Bar、計測器、制御システム, Public Audio(PA), IC-Recorder, Bluetooth Headphone, HD Audio/Voice Conference 2. 特 長 THD+N: -116dB DR, S/N: 128dB ( Mono mode時, 131dB) 256倍オーバサンプリング サンプリングレート: 8kHz 768kHz 32ビット8倍ディジタルフィルタ - ショートディレイシャープロールオフ, GD=6.0/fs, Ripple: 0.005dB, Attenuation: 100dB - ショートディレイスローロールオフ, GD=5.0/fs - シャープロールオフ - スローロールオフ - 低分散ショートディレイフィルタ - スーパースローロールオフ 2.8MHz, 5.6MHz, 11.2MHz, 22.4MHz DSD入力対応 - Filter1 (fc=39kHz, 2.8MHz mode), Filter2 (fc=76kHz, 2.8MHz mode) 32, 44.1, 48kHz対応ディジタルディエンファシス内蔵 ソフトミュート ディジタルATT(255 levels and 0.5dB step) Mono Mode 外部ディジタルフィルタ インタフェース オーディオI/Fフォーマット: 24/32 ビット前詰め, 16/20/24/32 ビット後詰め, I2S, DSD マスタクロック 8kHz ~ 32kHz: 1152fs 8kHz ~ 54kHz: 512fs or 768fs 8kHz ~ 108kHz: 256fs or 384fs 108kHz ~ 216kHz: 128fs or 192fs ~ 384kHz: 64fs or 128fs ~ 768kHz: 64fs 電源電圧:TVDD=AVDD=3.3 3.6V(内蔵LDO使用時), TVDD=AVDD=1.7 3.6V, DVDD=1.7 1.98V(外部供給時) , VDDL/R=4.75 5.25V ディジタル入力レベル: CMOS パッケージ: 64ピンTQFP Rev. 0.1 2015/11 -1- [AK4497] 3. 目 次 概 要 .......................................................................................................................................... 1 特 長 .......................................................................................................................................... 1 目 次 ............................................................................................................................................. 2 ブロック図と機能説明 .................................................................................................................... 4 ピン配置と機能説明........................................................................................................................ 5 ■ ピン配置 ............................................................................................................................................. 5 ■ ピン機能説明...................................................................................................................................... 6 ■ 使用しないピンの処理について ........................................................................................................ 8 6. 絶対最大定格................................................................................................................................... 9 7. 推奨動作条件................................................................................................................................... 9 8. 電気的特性 .................................................................................................................................... 10 ■ アナログ特性.................................................................................................................................... 10 ■ DSD Mode ........................................................................................................................................ 11 ■ シャープロールオフ・フィルタ特性(fs = 44.1kHz) ........................................................................ 12 ■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 44.1kHz) .......................................... 14 ■ スローロールオフ・フィルタ特性(fs = 44.1kHz) ............................................................................ 16 ■ ショートディレイ・スローロールオフフィルタ特性 (fs = 44.1kHz) .............................................. 18 ■ 低分散ショートディレイフィルタ特性 (fs = 44.1kHz) .................................................................... 20 ■ DSDフィルタ特性 ............................................................................................................................ 21 ■ DC特性 ............................................................................................................................................. 22 ■ スイッチング特性 ............................................................................................................................ 23 ■ タイミング波形 ................................................................................................................................ 28 9. 機能説明 ........................................................................................................................................ 33 ■ D/A変換モード ................................................................................................................................. 35 ■ D/A変換モード切り替えタイミング ................................................................................................ 35 ■ システムクロック ............................................................................................................................ 37 ■ FS AutoDetectMode使用時の各回路のパワーON/OFFについて(LDOE pin = “H”) ......................... 42 ■ オーディオインタフェースフォーマット ........................................................................................ 45 ■ Digital Filter ...................................................................................................................................... 57 ■ ディエンファシスフィルタ (PCM) .................................................................................................. 58 ■ 出力ボリューム (PCM, DSD,EXDF) ............................................................................................... 58 ■ ゲイン調整機能 (PCM, DSD, EXDF) ............................................................................................... 59 ■ ゼロ検出機能 (PCM, DSD,EXDF).................................................................................................... 60 ■ LRチャンネル出力信号選択、位相反転機能 (PCM, DSD, EXDF) ................................................. 61 ■ 音質調整機能 (PCM, DSD, EXDF)................................................................................................... 62 ■ DSD信号フルスケール (FS) 検出機能 ............................................................................................. 63 ■ ソフトミュート機能 (PCM, DSD, EXDF) ........................................................................................ 64 ■ LDO .................................................................................................................................................. 65 ■ シャットダウンスイッチ ................................................................................................................. 65 ■ アナログ出力端子過電流保護機能 ................................................................................................... 65 ■ パワーアップ/ダウン機能 ................................................................................................................ 66 ■ パワーオフ・リセット機能 .............................................................................................................. 70 ■ 同期化機能 (PCM, EXDF) ................................................................................................................ 73 ■ レジスタコントロールインタフェース............................................................................................ 75 ■ レジスタマップ ................................................................................................................................ 79 ■ 詳細説明 ........................................................................................................................................... 81 10. システム設計................................................................................................................................. 91 11. パッケージ .................................................................................................................................... 95 ■ パッケージ外形寸法図 (HTQFP10×10-64) ...................................................................................... 95 1. 2. 3. 4. 5. Rev. 0.1 2015/11 -2- [AK4497] ■ 材質・メッキ仕様 ............................................................................................................................ 96 ■ マーキング ....................................................................................................................................... 96 12. オーダリングガイド...................................................................................................................... 97 ■ オーダリングガイド ......................................................................................................................... 97 重要な注意事項 ........................................................................................................................................ 98 Rev. 0.1 2015/11 -3- [AK4497] 4. ブロック図と機能説明 TVDD DVDD DVSS LDOE PDN BICK/BCK/DCLK SDATA/DINL/DSDL LRCK/DINR/DSDR TDMO AVDD AVSS LDO VSSL VDDL PCM Data Interface De-emphasis & Interpolator External DF Interface SCF AOUTLP Modulator DATT Soft Mute Vref Normal path DSDD bit “0” TDM0/DCLK DEM0/DSDL GAIN/DSDR VCML VREFHL VREFLL VREFLR VREFHR VCMR SSLOW/WCK DSD Data Interface AOUTLN DSD Filter SCF AOUTRP AOUTRN Volume bypass DSDD bit “1” VDDR VSSR MCLK停止検出 SMUTE/CSN SD/ CCLK/SCL SLOW/CDTI/SDA Control Register Clock Divider Oscillator IREF PSN DIF0/ DIF1/ DIF2/ TDM1 DCHAIN INVR ACKS/ TESTE HLOAD /I2C CAD1 DZFL DZFR CAD0 MCLK EXTR Block Diagram Rev. 0.1 2015/11 -4- [AK4497] 5. ピン配置と機能説明 ■ ピン配置 Rev. 0.1 2015/11 -5- [AK4497] ■ ピン機能説明 No. Pin Name 1 LDOE 2 PDN I 3 BICK BCK DCLK I I I Function Internal LDO Enable Pin. “L”: Disable, “H”: Enable Power-Down Mode Pin When at “L”, the AK4497 is in power-down mode and is held in reset. The AK4497 must always be reset upon power-up. Audio Serial Data Clock Pin in PCM Mode Audio Serial Data Clock Pin DSD Clock Pin in DSD Mode (DSDPATH bit = “1”) SDATA I Audio Serial Data Input Pin in PCM Mode DINL DSDL LRCK DINR DSDR SSLOW WCK TDMO I I I I I I I O SMUTE I CSN SD CCLK SCL SLOW CDTI SDA DIF0 DZFL DIF1 DZFR DIF2 CAD0 I I I I I I I/O I O I O I I Lch Audio Serial Data Input Pin DSD Lch Data Input Pin in DSD Mode(DSDPATH bit = “1”) L/R Clock Pin in PCM Mode Rch Audio Serial Data Input Pin DSD Rch Data Input Pin in DSD Mode(DSDPATH bit = “1”) Digital Filter Select Pin in Parallel Control Mode Word Clock input pin Audio Serial Data Onput in Daisy Chain mode (Internal pull-down pin) When this pin is changed to “H”, soft mute cycle is initiated. When returning “L”, the output mute releases. Chip Select Pin in Serial Control Mode Digital Filter Select Pin in Parallel Control Mode Control Data Clock Pin in Serial Control Mode I2C=”H”: Control Data Clock Input Pin Digital Filter Select Pin in Parallel Control Mode Control Data Input Pin in Serial Control Mode I2C=”H”: Control Data Input Pin Digital Input Format 0 Pin in Parallel Control Mode Lch Zero Input Detect Pin in Serial Control Mode (Internal pull-down pin) Digital Input Format 1 Pin in Parallel Control Mode Rch Zero Input Detect Pin in Serial Control Mode (Internal pull-down pin) Digital Input Format 2 Pin in Parallel Control Mode Chip Address 0 Pin in Serial Control Mode Parallel or Serial Select Pin (Internal pull-up pin) “L”: Serial Control Mode, “H”: Parallel Control Mode 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 I/O I PSN I HLOAD I I2C Heavy Load Mode Enable Pin in Parallel Control Mode. Resister Control Interface Pin in Serial Control Mode. DEM0 I De-emphasis Enable 0 Pin in Parallel Control Mode DSDL I DSD Lch Data Input Pin in DSD Mode (DSDPATH bit =”0”) GAIN I Output Gain Control Pin in Parallel control mode (+2.5dB) DSDR I ACKS I CAD1 I DSD Rch Input Pin in DSD Mode (DSDPATH bit =”0”) Auto Setting Mode Select Pin in Parallel control mode “L”: Manual Setting Mode, “H”: Auto Setting Mode Chip Address 1 Pin in Serial Control Mode Rev. 0.1 2015/11 -6- [AK4497] No. 20 21 22 23 Pin Name TDM0 DCLK TDM1 DCHAIN INVR TESTE I/O I I I I I I 24-26 VREFHR I Rch High Level Voltage Reference Input Pin 27-29 VREFLR I VCMR I AOUTRN AOUTRP VDDR VSSR VSSL VDDL AOUTLP AOUTLN O O O O VCML - VREFLL VREFHL I I 58 EXTR I 59 AVDD Rch Low Level Voltage Reference Input Pin Right channel Common Voltage Pin, Normally connected to VREFLR with a 10uF electrolytic cap. Rch Negative Analog Output Pin Rch Positive Analog Output Pin Rch Analog Power Supply Pin Analog Ground Pin Analog Ground Pin Lch Analog Power Supply Pin . Lch Positive Analog Output Pin Lch Negative Analog Output Pin Left channel Common Voltage Pin Normally connected to VREFLL with a 10uF electrolytic cap. Lch Low Level Voltage Reference Input Pin Lch High Level Voltage Reference Input Pin External Resistor Connect Pin Rext=33kΩ(±1%) toAVSS (LDOE pin = “H”) Analog Power Supply Pin, 3.0 3.6V (LDOE pin = “L”) Analog Power Supply Pin, 1.7 3.6V Analog Ground Pin Master Clock Input Pin (LDOE pin = “H”) LDO Output Pin, This pin should be connected to DVSS with 1.0µF. (LDOE pin = “L”) Digital Power Supply Pin, 1.7 1.98V 19 30 31,32 33,34 35-37 38-40 41-43 44-46 47,48 49,50 51 52-54 55-57 60 61 AVSS MCLK 62 DVDD I O - 63 DVSS - Function TDM Mode select pin in Parallel control mode. DSD clock Pin in DSD Mode (DSDPATH bit = “0”) TDM Mode select pin in Parallel control mode. Daisy Chain Mode select pin in Parallel control mode. Rch output data invert enable pin in Parallel control mode. Testmode Enable pin. (Internal pull-down pin) Digital Ground Pin (LDOE pin = “H”) Digital Power Supply Pin, 3.0 3.6V TVDD 64 (LDOE pin = “L”) Digital Power Supply Pin, 1.7 3.6V Note 1. All input pins except internal pull-up/down pins must not be left floating. Note 2. PSN pinでParallel/Serialモードを切り替えた場合はPDN pin でリセットして下さい。 Note 3. PCMモード、DSDモード、EXDFモードの設定はレジスタで行います。 - Rev. 0.1 2015/11 -7- [AK4497] ■ 使用しないピンの処理について 使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。 (1) パラレルモード (PCM modeのみ) 区分 ピン名 設定 AOUTLP, AOUTLN オープン Analog AOUTRP, AOUTRN オープン Digital I2C, TESTE DVSSに接続 (2) シリアルモード 1. PCM Mode 区分 Analog Digital ピン名 AOUTLP, AOUTLN AOUTRP, AOUTRN TESTE 設定 オープン オープン DVSSに接続 2. DSD Mode 区分 Analog Digital ピン名 AOUTLP, AOUTLN AOUTRP, AOUTRN BICK, SDATA, LRCK, WCK, TDM1, DCHAIN, INVR, TESTE pull-up、pull-down pin List 区分 pull-up pin (typ=100kΩ) pull-down pin(typ=100kΩ) ピン名 PSN TDMO、DZFL、 DZFR、TESTE Rev. 0.1 設定 オープン オープン DVSSに接続 接続先 TVDD DVSS 2015/11 -8- [AK4497] 6. 絶対最大定格 (AVSS=DVSS=VSSL=VSSR=VREFLL=VREFLR=0V; Note 4) Parameter Symbol Power Supplies: Digital I/O Digital Core Analog Analog |AVSS DVSS| (Note 5) TVDD DVDD AVDD VDDL/R GND Min. 0.3 0.3 0.3 0.3 0.3 40 65 Max. 4.0 2.5 4.0 6.0 0.3 10 TVDD+0.3 85 150 Input Current, Any Pin Except Supplies IIN Digital Input Voltage VIND Ambient Temperature (Power applied) Ta Storage Temperature Tstg Note 4. 電圧は全てグランドピンに対する値です。 Note 5. AVSS, DVSS, VSSL, VSSR は同じアナロググランドに接続して下さい。 Unit V V V V V mA V C C 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また通常の動作は保証されません。 7. 推奨動作条件 (AVSS=DVSS=VSSL=VSSR =VREFLL=VREFLR=0V; Note 4) Parameter Symbol Min. Typ. Max. ■ LDOE pin=”L”時 Digital I/O TVDD DVDD 1.8 3.6 Analog AVDD DVDD 1.8 3.6 Digital Core DVDD 1.7 1.8 1.98 Power Supplies Analog VDDL/R 4.75 5.0 5.25 ■ LDOE pin=”H”時 Digital I/O TVDD 3.0 3.3 3.6 Analog AVDD 3.0 3.3 3.6 Analog VDDL/R 4.75 5.0 5.25 Voltage Reference “H” voltage reference VREFHL/R VDDL/R-0.5 VDDL/R (Note 7) “L” voltage reference VREFLL/R VSSL/R Note 4. 電圧は全てグランドピンに対する値です。 Note 6. AVDD, VDDL/R, DVDDの電源立ち上げシーケンスを考慮する必要はありません。 Note 7. アナログ出力電圧は(VREFH VREFL)の電圧に比例します。 AOUT (typ.@0dB) = (AOUT+) (AOUT) = 2.8Vpp (VREFHL/R VREFLL/R)/5. ※ LDOE pin=”L”のとき、TVDDはDVDDと同時または先に立ち上げてください。 Unit V V V V V V V V V ※ LDOE pin= “H”のとき、内部LDOがDVDD(1.8V)を出力します。VDDL/RとTVDD、VDDL/RとAVDDの それぞれの電源立ち上げシーケンスを考慮する必要はありません。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので 十分ご注意下さい。 Rev. 0.1 2015/11 -9- [AK4497] 8. 電気的特性 ■ アナログ特性 (Ta=25C; LDOE=L, AVDD=TVDD=DVDD=3.3V; AVSS=DVSS=VSSL/R=0V; VREFHL/R=VDDL/R=5.0V, VREFLL/R= 0V; Input data = 24bit; RL 1k; BICK=64fs; Signal Frequency = 1kHz; Sampling Frequency = 44.1kHz; Measurement bandwidth = 20Hz ~ 20kHz; External Circuit: Example circuit 3 (Figure 72); unless otherwise specified.) Min. Typ. Max. Unit Parameter Resolution 32 Bits Dynamic Characteristics (Note 8) 0dBFS fs=44.1kHz -116 TBD dB THD+N BW=20kHz -64 TBD dB 60dBFS 0dBFS fs=96kHz -113 TBD dB BW=40kHz -61 TBD dB 60dBFS 0dBFS fs=192kHz -110 TBD dB BW=40kHz 60dBFS -61 TBD dB BW=80kHz -58 TBD dB 60dBFS Dynamic Range (60dBFS with A-weighted)(Note 9, Note 11) 122 128 dB S/N (A-weighted) (Note 10, Note 11) 122 128 dB S/N (Mono mode, A-weighted) (Note 11) 125 131 dB Interchannel Isolation (1kHz) 110 120 dB DC Accuracy Interchannel Gain Mismatch 0.15 0.3 dB Gain Drift (Note 12) - 20 ppm/ C Output Voltage (Note 13) 2.65 2.8 2.95 Vpp Output Voltage (GC[2:0]=000) 3.55 3.75 3.95 Load Resistance (HLOAD=L) (Note 14) k Load Resistance (HLOAD=H) 120 Load Capacitance (Note 14) 25 pF Note 8. Audio Precision System Two使用。平均値測定。 Note 9. Figure 72 (Example circuit 3)使用時。 101dB at 16bit data and 118dB at 20bit data. Note 10.Figure 72 (Example circuit 3)使用時。 S/N比は入力ビット長に依存しません。 Note 11. SC[1:0]=00,01の場合 Note 12. (VREFH VREFL)の電圧は+5V一定。 Note 13. フルスケール電圧(0dB)。出力電圧は(VREFHL/R VREFLL/R)の電圧に比例します。 AOUT (typ.@0dB) = (AOUT+) (AOUT) = 2.8Vpp (VREFHL/R VREFLL/R)/5. Note 14. Load Resistanceについては、AC負荷(DCカット用コンデンサあり)に対してTBDk ohm (min) です。DC負荷(DCカット用コンデンサなし)に対してTBDk ohm (min)です。Load Capacitance はグランドに対する値です。アナログ特性は出力ピンに接続される容量性負荷に敏感なため、 容量性負荷が極力小さくなるようにしてください。 Rev. 0.1 2015/11 - 10 - [AK4497] (Ta=25C; AVDD=TVDD=3.3V, DVDD=1.8V(@LDOE= “L”), AVSS=DVSS=VSSL/R=0V; VREFHL/R=VDDL/R=5.0V, VREFLL/R= 0V;Input data = 24bit; BICK=64fs; Signal Frequency = 1kHz; Sampling Frequency = 44.1kHz; Internal OPAMP GBW=30MHz (SC[1:0] bit= “00”); 2Vrms output mode (GC[2:0] bit=”000” or GAIN= “L”); Heavy load drive mode=off(HLOAD bit=”0” or HLOAD= “L”); unless otherwise specified.) Power Supplies Min. Typ. Max. Unit Parameter Power Supply Current Normal operation (PDN pin = “H”) VDDL/R(total) 64 mA VREFHL/R 1 mA AVDD 1 mA TVDD fs= 44.1kHz 8 mA LDOE=”H” fs= 96kHz 13 mA fs = 192kHz 20 mA LDOE=”L” 1 mA DVDD fs= 44.1kHz 8 mA LDOE=”L” fs= 96kHz 13 mA fs = 192kHz 20 mA Total Idd per channel (HLOAD= “H”) 45 mA/ch ・fs=44.1kHz Power down (PDN pin = “L”) (Note 15) TVDD+AVDD+VDDL/R+DVDD 10 A Note 15. パワーダウン時、PSN, DEM0 pin = DVDD、I2C, DEM1, ACKS pin = DVSS。それ以外の外部 クロック(MCLK, BICK, LRCK)を含む、全てのディジタル入力をDVSSに固定した場合の値で す。 Note 16. LDOE pin = “H” 時、DVDD pin は出力ピンとなります。 ■ DSD Mode (Ta=25C; LDOE=L, AVDD=TVDD=3.3V, DVDD=1.8V; AVSS=DVSS=VSSL/R=0V; VREFHL/R=VDDL/R=5.0V, VREFLL/R= 0V; Signal Frequency = 1kHz; Measurement bandwidth = 20Hz ~ 20kHz; External Circuit: unless otherwise specified.) Min. Typ. Max. Unit Parameter Resolution 32 Bits Dynamic Characteristics THD+N DSD dataStream: 2.8224MHz 0dBFS -115 dB (Note 17) DSD dataStream: 5.6448MHz 0dBFS -115 dB DSD dataStream: 11.2896MHz 0dBFS -115 dB S/N DSD dataStream: 2.8224MHz Digital“0” 127 dB (A-weighted, DSD dataStream: 5.6448MHz Digital“0” 127 dB Normal path) Digital“0” DSD dataStream: 11.2896MHz 127 dB (Note 17) DC Accuracy Output Voltage (Normal path) (Note 13) 2.65 2.8 2.95 Vpp Output Voltage (Volume Bypass) (Note 13) 2.6 2.5 2.63 Vpp Note 17. DSD dataStream: 22.5782MHz動作時は、アナログ特性を保証しません。 Rev. 0.1 2015/11 - 11 - [AK4497] ■ シャープロールオフ・フィルタ特性(fs = 44.1kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Normal Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB PB 0 20.0 kHz (Note 18) 6.0dB 22.05 kHz Passband (Note 19) PB 0 20.0 kHz Stopband (Note 19) SB 24.1 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 29.2 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 20.0kHz +0.1/-0.2 dB シャープロールオフ・フィルタ特性 (fs=96kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Double Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB PB 0 43.5 kHz (Note 18) 6.0dB 48.0 kHz Passband (Note 19) PB 0 43.5 kHz Stopband (Note 19) SB 52.5 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 29.2 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 40.0kHz +0.1/-0.6 dB シャープロールオフ・フィルタ特性 (fs=192kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Quad Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“0”) Min. Typ. Max. Unit Parameter Symbol Digital Filter Frequency Response 0.01dB 0 87.0 kHz (Note 18) 6.0dB 96.0 kHz Passband (Note 19) PB 0 87.0 kHz Stopband (Note 19) SB 105 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 29.2 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 80.0kHz +0.1/-2.0 dB Note 18.入力に1kHz、0dBのsine波を与えたときの出力レベルを0dBとします。 Note 19.通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、 PB = 0.4535 fs(@0.01dB)、SB = 0.546 fsです。 Note 20. Interpolatorの初段、4倍オーバーサンプリングフィルタのパスバンド帯域内におけるゲインの 振幅です。 Note 21. ディジタルフィルタによる演算遅延で、16/20/24/32ビットデータが入力されてからアナログ信 号が出力されるまでの時間です。 Rev. 0.1 2015/11 - 12 - [AK4497] Figure 1. Sharp Roll-off Filter Frequency Response Figure 2. Sharp Roll-off Filter Passband Ripple Rev. 0.1 2015/11 - 13 - [AK4497] ■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 44.1kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Normal Speed Mode; DEM=OFF; SD bit=“1”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB 0 20.0 kHz (Note 18) 6.0dB 22.05 kHz Passband (Note 22) PB 0 20.0 kHz Stopband (Note 22) SB 24.1 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 6.25 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 20.0kHz +0.1/ TBD dB ショートディレイ・シャープロールオフフィルタ特性 (fs = 96kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Double Speed Mode; DEM=OFF; SD bit=“1”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB 0 43.5 kHz (Note 18) 6.0dB 48.0 kHz Passband (Note 22) PB 0 43.5 kHz Stopband (Note 22) SB 52.5 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 6.25 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 40.0kHz +0.1/ TBD dB ショートディレイ・シャープロールオフフィルタ特性 (fs = 192kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Quad Speed Mode; DEM=OFF; SD bit=“1”, SLOW bit=“0”) Min. Typ. Max. Unit Parameter Symbol Digital Filter Frequency Response 0.01dB 0 87.0 kHz (Note 18) 6.0dB 96.0 kHz Passband (Note 22) PB 0 87.0 kHz Stopband (Note 22) SB 105 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 6.25 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 80.0kHz +0.1/ TBD dB Note 22. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、 PB = 0.4535 fs(@0.01dB)、SB = 0.546 fsです Rev. 0.1 2015/11 - 14 - [AK4497] Figure 3. Short delay Sharp Roll-off Filter Frequency Response Figure 4. Short delay Sharp Roll-off Filter Passband Ripple Rev. 0.1 2015/11 - 15 - [AK4497] ■ スローロールオフ・フィルタ特性(fs = 44.1kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Normal Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“1”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB PB 0 4.4 kHz (Note 18) 6.0dB 18.2 kHz Passband (Note 23) PB 0 4.4 kHz Stopband (Note 23) SB 39.1 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 94 dB Group Delay GD 6.63 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 20.0kHz +0.1/TBD dB スローロールオフ・フィルタ特性(fs = 96kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Double Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“1”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB PB 0 9.5 kHz (Note 18) 6.0dB 39.6 kHz Passband (Note 23) PB 0 9.5 kHz Stopband (Note 23) SB 85.0 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 94 dB Group Delay GD 6.63 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 40.0kHz +0.1/ TBD dB スローロールオフ・フィルタ特性(fs = 192kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Quad Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“1”) Min. Typ. Max. Unit Parameter Symbol Digital Filter Frequency Response 0.01dB 0 19.1 kHz (Note 18) 6.0dB 79.2 kHz Passband (Note 23) PB 0 19.1 kHz Stopband (Note 23) SB 171 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 94 dB Group Delay GD 6.63 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 80.0kHz +0.1/ TBD dB Note 23. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、 PB = 0.1836 fs(@0.01dB)、SB = 0.8889 fsです。 Rev. 0.1 2015/11 - 16 - [AK4497] Figure 5. Slow Roll-off Filter Frequency Response Figure 6. Slow Roll-off Filter Passband Ripple Rev. 0.1 2015/11 - 17 - [AK4497] ■ ショートディレイ・スローロールオフフィルタ特性 (fs = 44.1kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Normal Speed Mode; DEM=OFF; SD bit=“1”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB 0 20.0 kHz (Note 18) 6.0dB 22.05 kHz Passband (Note 22) PB 0 20.0 kHz Stopband (Note 22) SB 24.1 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 6.25 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 20.0kHz +0.1/ TBD dB ショートディレイ・シャープロールオフフィルタ特性 (fs = 96kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Double Speed Mode; DEM=OFF; SD bit=“1”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.01dB 0 43.5 kHz (Note 18) 6.0dB 48.0 kHz Passband (Note 22) PB 0 43.5 kHz Stopband (Note 22) SB 52.5 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 6.25 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 40.0kHz +0.1/ TBD dB ショートディレイ・シャープロールオフフィルタ特性 (fs = 192kHz) (Ta=-40~85C; VDDL/R=4.75 5.25V, AVDD= TVDD=3.0 3.6V, DVDD=1.7~1.98V; Quad Speed Mode; DEM=OFF; SD bit=“1”, SLOW bit=“0”) Min. Typ. Max. Unit Parameter Symbol Digital Filter Frequency Response 0.01dB 0 87.0 kHz (Note 18) 6.0dB 96.0 kHz Passband (Note 22) PB 0 87.0 kHz Stopband (Note 22) SB 105 kHz Passband Ripple (Note 20) PR 0.005 dB Stopband Attenuation (Note 19) SA 100 dB Group Delay GD 6.25 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 80.0kHz +0.1/ TBD dB Note 24. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、 PB = 0.4535 fs(@0.01dB)、SB = 0.546 fsです Rev. 0.1 2015/11 - 18 - [AK4497] Figure 7. Short Delay Slow Roll-off Filter Frequency Response Figure 8. Short Delay Slow Roll-off Filter Passband Ripple Rev. 0.1 2015/11 - 19 - [AK4497] ■ 低分散ショートディレイフィルタ特性 (fs = 44.1kHz) (Ta=-40~85C; VDDL/R=4.755.25V, AVDD=TVDD=3.03.6V, DVDD=1.7~1.98V; Normal Speed Mode DEM=OFF; SD bit pr SD pin =“1”, SLOW bit or SLOW pin=“0”, SSLOW bit or SSLOW pin =”0”) Min. Typ. Max. Unit Parameter Symbol Digital Filter Frequency Response 0.05dB PB 0 18.4 kHz (Note 18) 6.0dB 22.5 kHz Passband (Note 19) PB 0 18.4 kHz Stopband (Note 19) SB 25.7 kHz Passband Ripple (Note 20) PR 0.05 dB Stopband Attenuation (Note 19) SA 80 dB Group Delay GD 10.0 1/fs Group Delay Distortion ΔGD ±0.035 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 20.0kHz +0.1/-0.2 dB 低分散ショートディレイフィルタ特性 (fs = 96kHz) (Ta=-40~85C; VDDL/R=4.755.25V, AVDD=TVDD=3.03.6V, DVDD=1.7~1.98V; Double Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“0”) Min. Typ. Max. Unit Parameter Symbol Digital Filter Frequency Response 0.05dB PB 0 40.1 kHz (Note 18) 6.0dB 49.0 kHz Passband (Note 19) PB 0 40.1 kHz Stopband (Note 19) SB 55.9 kHz Passband Ripple (Note 20) PR 0.05 dB Stopband Attenuation (Note 19) SA 80 dB Group Delay GD 10.0 1/fs Group DelayDistortion ΔGD ±0.035 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 40.0kHz +0.1/ -0.6 dB 低分散ショートディレイフィルタ特性 (fs = 192kHz) (Ta=-40~85C; VDDL/R=4.755.25V, AVDD=TVDD=3.03.6V, DVDD=1.7~1.98V; Quad Speed Mode; DEM=OFF; SD bit=“0”, SLOW bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter Frequency Response 0.05dB 0 80.2 kHz (Note 18) 6.0dB 98.0 kHz Passband (Note 19) PB 0 87.0 kHz Stopband (Note 19) SB 112 kHz Passband Ripple (Note 20) PR 0.05 dB Stopband Attenuation (Note 19) SA 80 dB Group Delay GD 10.0 1/fs Group Delay Distortion ΔGD ±0.035 1/fs Digital Filter + SCF (Note 18) Frequency Response: 0 80.0kHz +0.1/ -2.0 dB Rev. 0.1 2015/11 - 20 - [AK4497] ■ DSDフィルタ特性 (Ta=-40~85C; VDDL/R=4.755.25V, AVDD=TVDD=3.03.6V, DVDD=1.7~1.98V; fs=44.1kHz; D/P bit=“1”, DSDF bit=“0”DSDSEL[1:0] bits= “00”(Note 26)) Min. Typ. Max. Unit Parameter Digital Filter Response Frequency Response 20kHz -0.77 dB (Note 27) 50kHz -5.25 dB 100kHz -18.80 dB (Ta=-40~85C; VDDL/R=4.755.25V, AVDD=TVDD=3.03.6V, DVDD=1.7~1.98V; fs=44.1kHz; D/P bit=“1”, DSDF bit=“1” DSDD bit=“1”, DSDSEL[1:0] bits= “00” (Note 26)) Min. Typ. Max. Unit Parameter Digital Filter Response Frequency Response 20kHz -0.19 dB (Note 27) 100kHz -5.29 dB 150kHz -18.91 dB Note 25. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ 25%~75%を越えることは推奨されていません。 Note 26. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。 Note 27. 128fs(DSDSEL[1:0]=”01”),256fs(DSDSEL[1:0]=”10)では、周波数(20k,100k,150kHz)がそれぞれ 2倍、4倍になります。 Rev. 0.1 2015/11 - 21 - [AK4497] ■ DC特性 (Ta=-40~85C; VDDL/R=4.755.25V, AVDD=TVDD=3.03.6V, DVDD=1.7~1.98V) Parameter Symbol Min. Typ. Max. Unit TVDD=1.7 3.0V High-Level Input Voltage VIH 80%TVDD V Low-Level Input Voltage VIL 20%TVDD V TVDD=3.0V 3.6V High-Level Input Voltage VIH 70%TVDD V Low-Level Input Voltage VIL 30%TVDD V High-Level Output Voltage VOH TVDD0.5 V (TDMO, DZFL, DZFR pins: Iout=-100µA) Low-Level Output Voltage (except SDA pin: Iout= 100µA) VOL 0.5 V (SDA pin, 2.0V TVDD 3.6V: Iout= 3mA) VOL 0.4 V (SDA pin, 1.7V TVDD 2.0V: Iout= 3mA) VOL 20%TVDD V Input Leakage Current Iin 10 A Note 28. TESTE pinは内部でプルダウン,また PSN pin, は内部でプルアップされています。このため、 TESTE pin, PSN pinはこの仕様から除きます。 Rev. 0.1 2015/11 - 22 - [AK4497] ■ スイッチング特性 (Ta=-40~85C; VDDL/R=4.755.25V, TVDD=AVDD=1.73.6V, DVDD=1.7~1.98V, CL=20pF) Parameter Symbol Min. Typ. Max. Master Clock Timing Frequency fCLK 2.048 49.152 Duty Cycle dCLK 40 60 Minimum Pulse Width tCLKH 9.155 tCLKL 9.155 Unit MHz % nsec nsec LRCK Clock Timing (Note 29) Normal Mode (TDM[1:0] bits = “00”) Normal Speed Mode fsn 8 54 kHz Double Speed Mode fsd 54 108 kHz Quad Speed Mode fsq 108 216 kHz Oct speed mode fso 384 kHz Hex speed mode fsh 768 kHz Duty Cycle Duty 45 55 % TDM128 mode (TDM[1:0] bits = “01”) Normal Speed Mode fsn 8 54 kHz Double Speed Mode fsd 54 108 kHz Quad Speed Mode fsq 108 216 kHz High time tLRH 1/128fs nsec Low time tLRL 1/128fs nsec TDM256 mode (TDM[1:0] bits = “10”) Normal Speed Mode High time fsn 8 54 kHz Double Speed Mode fsd 54 108 kHz High time tLRH 1/256fs nsec Low time tLRL 1/256fs nsec TDM512 mode (TDM[1:0] bits = “11”) Normal Speed Mode fsn 8 54 kHz High time tLRH 1/512fs nsec Low time tLRL 1/512fs nsec Note 29. MCLKの周波数を切り替える場合はPDN pin= “L”またはRSTN bit= “0”とし、リセットしている 期間中に切り替えて下さい。 Rev. 0.1 2015/11 - 23 - [AK4497] (Ta=-40~85C; VDDL/R = 4.75 5.25 V, TVDD = AVDD = 1.7 3.6 V, DVDD = 1.7 ~ 1.98 V, CL = 20pF, PSN pin = “L”, AFSD bit= “1”) Parameter Symbol Min. Typ. Max. Unit Master Clock Timing (FS Auto Detect Mode) Frequency fCLK 7.68 MHz 49.152 Duty Cycle dCLK 40 % 60 Minimum Pulse Width tCLKH 9.155 nsec tCLKL 9.155 nsec LRCK Clock Timing (FS Auto Detect Mode) (Note 30) Normal Mode (TDM[1:0] bits = “00”) Normal Speed Mode fsn 30 54 kHz Double Speed Mode fsd 88.2 108 kHz Quad Speed Mode fsq 176.4 216 kHz Oct speed mode fso 384 kHz Hex speed mode fsh 768 kHz Duty Cycle Duty 45 55 % TDM128 mode (TDM[1:0] bits = “01”) Normal Speed Mode fsn 30 54 kHz Double Speed Mode fsd 88.2 108 kHz Quad Speed Mode fsq 176.4 216 kHz High time tLRH 1/128fs nsec Low time tLRL 1/128fs ns TDM256 mode (TDM[1:0] bits = “10”) Normal Speed Mode High time fsn 30 54 kHz Double Speed Mode fsd 108 kHz High time tLRH 1/256fs nsec Low time tLRL 1/256fs nsec TDM512 mode (TDM[1:0] bits = “11”) Normal Speed Mode fsn 30 54 kHz High time tLRH 1/512fs nsec Low time tLRL 1/512fs nsec Note 30. Sampling Frequency Auto Detect Mode 使用時に、上記以外の周波数をLRCKに入力した場合 は、動作を保証しません。 Rev. 0.1 2015/11 - 24 - [AK4497] Parameter Symbol Min. Typ. Max. PCM Audio Interface Timing Normal Mode (TDM[1:0] bits = “00”) BICK Period Normal Speed Mode tBCK 1/256fsn Double Speed Mode tBCK 1/128fsd Quad Speed Mode tBCK 1/64fsq Oct speed mode tBCK 1/64fso Hex speed mode tBCK 1/64fsh BICK Pulse Width Low tBCKL 9 BICK Pulse Width High tBCKH 9 BICK “” to LRCK Edge (Note 31) tBLR 5 tLRB 5 LRCK Edge to BICK “” (Note 31) tSDH 5 SDATA Hold Time tSDS 5 SDATA Setup Time TDM128 mode (TDM[1:0] bits = “01”) BICK Period Normal Speed Mode tBCK 1/128fsn Double Speed Mode tBCK 1/128fsd Quad Speed Mode tBCK 1/128fsq BICK Pulse Width Low tBCKL 14 BICK Pulse Width High tBCKH 14 tBLR 14 BICK “” to LRCK Edge (Note 31) tLRB 14 LRCK Edge to BICK “” (Note 31) tSDH 5 SDATA Hold Time tSDS 5 SDATA Setup Time TDM256 mode (TDM[1:0] bits = “10”) BICK Period Normal Speed Mode tBCK 1/256fsn Double Speed Mode (Note 32) tBCK 1/256fsd BICK Pulse Width Low tBCKL 14 BICK Pulse Width High tBCKH 14 BICK “” to LRCK Edge (Note 31) tBLR 14 tLRB 14 LRCK Edge to BICK “” (Note 31) tBSS 5 TDMO Setup time BICK “” tBSH 5 TDMO Hold time BICK “” (Note 34) tSDH 5 SDATA Hold Time tSDS 5 SDATA Setup Time TDM512 mode (TDM[1:0] bits = “11”) BICK Period Normal Speed Mode (Note 33) tBCK 1/512fsn BICK Pulse Width Low tBCKL 14 BICK Pulse Width High tBCKH 14 BICK “” to LRCK Edge (Note 31) tBLR 14 LRCK Edge to BICK “” (Note 31) tLRB 14 tBSS 5 TDMO Setup time BICK “” tBSH 5 TDMO Hold time BICK “” (Note 34) tSDH 5 SDATA Hold Time tSDS 5 SDATA Setup Time Note 31. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。 Note 32. Daisy Chain Mode、TVDD < 3.0Vでは、fsd(max)= 96 kHzです。 Note 33. Daisy Chain Mode、TVDD < 3.0Vでは、fsn(max)= 48 kHzです。 Note 34. LDOE pin = “L”、TVDD > 2.6Vでは、tBSH(min)= 4 nsecです。 Rev. 0.1 Unit nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec 2015/11 - 25 - [AK4497] Parameter Symbol Min. Typ. Max. Unit PCM Audio Interface Timing External Digital Filter Mode BCK Period tB 27 nsec BCK Pulse Width Low tBL 10 nsec BCK Pulse Width High tBH 10 nsec BCK “” to WCK Edge tBW 5 nsec WCK Period tWCK 1.3 usec tWB 5 nsec WCK Edge to BCK “” tWCKL 54 nsec WCK Pulse Width Low tWCKH 54 nsec WCK Pulse Width High tDH 5 nsec DINL/R Hold Time tDS 5 nsec DINL/R Setup Time DSD Audio Interface Timing Sampling Frequency fs 30 48 kHz (64fs mode, DSDSEL [1:0] bits = “00”) tDCK 1/64fs nsec DCLK Period 144 tDCKL nsec DCLK Pulse Width Low 144 tDCKH nsec DCLK Pulse Width High tDDD 20 nsec 20 DCLK Edge to DSDL/R (Note 35) (128fs mode, DSDSEL [1:0] bits = “01”) tDCK 1/128fs nsec DCLK Period 72 tDCKL nsec DCLK Pulse Width Low 72 tDCKH nsec DCLK Pulse Width High tDDD 10 nsec 10 DCLK Edge to DSDL/R (Note 35) (256fs mode, DSDSEL [1:0] bits = “10”) tDCK 1/256fs nsec DCLK Period 36 tDCKL nsec DCLK Pulse Width Low 36 tDCKH nsec DCLK Pulse Width High tDDD 5 nsec 5 DCLK Edge to DSDL/R (Note 35) (512fs mode, DSDSEL [1:0] bit = “11”) DCLK Period tDCK 1/512fs nsec DCLK Pulse Width Low tDCKL 18 nsec DCLK Pulse Width High tDCKH 18 nsec DSDL/R Setup Time tDDS 5 nsec DSDL/R Hold Time tDDH 5 nsec Note 35. データ送信側に要求される値です。DCKB bit=”0”(default)設定時は、DCLK “”からDSDL/Rの エッジまでの時間をtDDDと規定し、DCKB bit=”1”設定時は、DCLK “↑”からDSDL/Rのエッジ までの時間をtDDDと規定します。また、オーディオデータフォーマットがPhase Modulation Mode時は、DCKB bitの設定にかかわらず、DCLK “”または “↑”からDSDL/Rのエッジまでの 時間をtDDDと規定します。 Note 36. DSD512fs Mode時はPhase Modulation Modeに対応しません。 Rev. 0.1 2015/11 - 26 - [AK4497] Parameter Symbol Min. Typ. Max. Control Interface Timing (3-wire IF mode): CCLK Period 200 tCCK CCLK Pulse Width Low 80 tCCKL Pulse Width High 80 tCCKH CDTI Setup Time 40 tCDS CDTI Hold Time 40 tCDH CSN “H” Time 150 tCSW 50 tCSS CSN “” to CCLK “” 50 tCSH CCLK “” to CSN “” 2 Control Interface Timing (I C Bus mode): SCL Clock Frequency fSCL 400 Bus Free Time Between Transmissions tBUF 1.3 Start Condition Hold Time (prior to first clock pulse) tHD:STA 0.6 Clock Low Time tLOW 1.3 Clock High Time tHIGH 0.6 Setup Time for Repeated Start Condition tSU:STA 0.6 SDA Hold Time from SCL Falling (Note 37) tHD:DAT 0 SDA Setup Time from SCL Rising tSU:DAT 0.1 Rise Time of Both SDA and SCL Lines tR 1.0 Fall Time of Both SDA and SCL Lines tF 0.3 Setup Time for Stop Condition tSU:STO 0.6 Pulse Width of Spike Noise Suppressed by Input Filter tSP 0 50 Capacitive load on bus Cb 400 Power-down & Reset Timing (Note 38) PDN Accept Pulse Width tAPD 150 PDN Reject Pulse Width tRPD 30 Note 37. データは最低300nsec(SCLの立ち下がり時間) の間保持されなければなりません。 Note 38. 電源投入時はPDN pinを“L”から“H”にすることでリセットがかかります。 Note 39. I2C-busはNXP B.V.の商標です Rev. 0.1 Unit nsec nsec nsec nsec nsec nsec nsec nsec kHz usec usec usec usec usec usec usec usec usec usec nsec pF nsec nsec 2015/11 - 27 - [AK4497] ■ タイミング波形 1/fCLK VIH MCLK VIL tCLKH tCLKL dCLK=tCLKH x fCLK, tCLKL x fCLK 1/fs VIH VIL LRCK tLRH tLRL tBCK VIH BICK VIL tBCKH tBCKL tWCK VIH WCK VIL tWCKH tWCKL tB VIH BCK VIL tBH tBL Figure 9. Clock Timing Rev. 0.1 2015/11 - 28 - [AK4497] VIH LRCK VIL tBLR tLRB VIH BICK VIL tBSH tBSS TDMO 50%TVDD tSDS tSDH VIH SDATA VIL Figure 10. Audio Interface Timing (PCM Mode) VIH WCK VIL tBW tWB VIH BCK VIL tDS tDH VIH DINL DINR VIL Figure 11. Audio Interface Timing (External Digital Filter I/F Mode) Rev. 0.1 2015/11 - 29 - [AK4497] tDCK tDCKL tDCKH VIH DCLK VIL tDDD VIH DSDL DSDR VIL tDDD VIH DSDL DSDR VIL DSD Audio Interface Timing (DSD64fs, 128fs, 256fs Mode) tDCK tDCKL tDCKH VIH DCLK VIL tDDS tDDH VIH DSDL DSDR VIL DSD Audio Interface Timing (DSD512fs Mode) Figure 12. Audio Interface Timing (DSD Normal Mode, DCKB bit = “0”) tDCK tDCKL tDCKH VIH DCLK VIL tDDD tDDD VIH DSDL DSDR VIL tDDD tDDD VIH DSDL DSDR VIL Figure 13. Audio Interface Timing (DSD Phase Modulation Mode, DCKB bit = “0”) Rev. 0.1 2015/11 - 30 - [AK4497] VIH CSN VIL tCSS tCCK tCCKL tCCKH VIH CCLK VIL tCDS CDTI C1 tCDH C0 R/W VIH A4 VIL Figure 14. WRITE Command Input Timing tCSW VIH CSN VIL tCSH VIH CCLK CDTI VIL D3 D2 D1 D0 VIH VIL Figure 15. WRITE Data Input Timing Rev. 0.1 2015/11 - 31 - [AK4497] VIH SDA VIL tBUF tLOW tR tHIGH tF tSP VIH SCL VIL tHD:STA Stop tHD:DAT tSU:DAT Start tSU:STA tSU:STO Start Stop Figure 16. I2C Bus mode Timing tAPD tRPD PDN VIL Figure 17. Power Down & Reset Timing Rev. 0.1 2015/11 - 32 - [AK4497] 9. 機能説明 AK4497の各機能はピン(ピンコントロールモード)、もしくはレジスタ(レジスタコントロールモード)に より制御されます(Table 1)。PSN pinで制御モードを設定して下さい。PSNpinの設定を変更する場合は、 PDNpinでAK4497をパワーダウンして下さい。パワーダウンしない場合、変更前の設定が初期化されな い為、回路が誤動作する可能性があります。ピンコントロールモード時にはレジスタ設定は無効、レジ スタコントロールモード時にはピンコントロールは無効になります。 Table 2にピンコントロールモード、レジスタコントロールモードにおける機能対応表を、Table 3に PCM, DSD, EXDFモードにおける機能対応表を示します。 Table 1. Pin/Register Control Mode Select PSN pin Control Mode L Register Control Mode H Pin Control Mode Table 2. Function List @Pin/Register Control Mode Register Control Function Pin Control Mode Mode DSD/EXDF Mode Select Y System Clock Setting Select Y Y Audio Format Select Y Y TDM Mode Y Y Digital Filter Select Y Y De-emphasis Filter Select Y Y Digital Attenuator Y Zero Detection Y Mono Mode Y Output signal select Y (Monaural Channel select) Output signal polarity select Y Y (Invert) Sound Color Select Y DSD Full Scale Detect Y Soft Mute Y Y Register Reset Y Y Clock同期化機能 Resistor Control Y Gain Control Y Y Heavy Load Mode Y Y (Y: Available, -: Not available) Rev. 0.1 2015/11 - 33 - [AK4497] Table 3. Function List of PCM/EXDF/DSD mode @Register Control Mode Function Default アドレス ビット PCM EXDF 00H EXDF PCM/DSD/EXDF Mode Select PCM mode Y Y 02H DP System clock setting@DSDmode 512fs 02H DCKS Systemclock setting@EXDFmode 16fs(fs=44.1kHz) 00H ECS Y Y Y - - - Y Y - - Y - - Y DIF[2:0] Y - - 00H DIF[2:0] - Y - Normal Mode Normal Mode 0dB Disable “H” active Stereo OFF 0AH 0BH 03-04H 01H 02H 02H 05H TDM[1:0] DCHAIN ATT[7:0] DZFE DZFB MONO INVL/R Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y R channel 02H SELLR Y Y Y Off 08H SC[2:0] Y Y Y Disable 06H DDM - - Y Normal Operation RST Enable 01H 00H 07H SMUTE RSTN SYNCE Y Y Y Y Y Y Y Y - Digital Filter select @DSD mode 39kHz filter 09H Digital Filter select @PCM mode Short delay sharp roll off filter 01-02-05 H OFF Normal Path 01H 06H SD SLOW SSLOW DEM[1:0] DSDD 32bit MSB 00H 32bit LSB De-emphasis Response Path select @ DSD mode Audio Data Interface Format @ PCM Mode Audio Data Interface Format @ EXDF Mode TDM InterfaceFormat Daisy Chain Attenuation Level Data Zero Detect Enable Inverting Enable of DZF Mono/Stereo mode select Data Invert mode select The data selection of L channel and R channel Sound Color Select DSD Mute Function @ Full scale Detected Soft Mute Enable RSTN クロック同期化機能 DSD DSDF (Y: Available, N/A: Not available) Rev. 0.1 2015/11 - 34 - [AK4497] ■ D/A変換モード AK4497はPCMデータとDSDデータの両方をD/A変換することが可能です。PCM modeではBICK, LRCK, SDATAの各ピンからPCMデータを入力します。DSD mode時は、DSDPATH bit= “0”の時、#16, #17, #19 ピンから、DSDPATH bit= “1”の時、#3, #4, #5ピンからDSDデータを入力します。DSD modeとPCM modeの切り替えはDP bitで行います。DP bitでPCM/DSD modeを切り替える場合、またDSDPATHbit でDSD信号の入力ピンを変える場合はRSTN bit= “0”とし、リセットしている期間中に行って下さい。 RSTN bit = “0”とした後、D/P bitとDSDPATH bitは4/fs以上 変えないでください。モードの移行には2 ~ 3/fs程度かかります。ピンコントロールモード時はPCMモードのみに対応します。また、DP bit= “0”、 EXDFbit=”1”の場合、外部Digital Filter I/Fを選択することが可能です。外部Digital Filter I/F使用時 (EXDF mode)は、MCLK, BCK, WCK, DINL, DINRの各ピンからデータを入力します。モード切替はEXDF bitで 行います。EXDF bitで内部Digital Filterと外部Digital Filter I/Fを切替える場合はRSTN bit= “0”とし、リセ ットをしている期間中に切り替えて下さい。切り替えには2~ 3/fs程度かかります。DP bit= “1”、EXDF bit= “1”の場合はDSDモードになります。 Table 4. PCM/DSD/EXDF Mode Control ピンアサイン DSDPATH D/A変換 #16 bit モード #3 pin #4 pin #5 pin pin DP bit EXDF bit 0 (default) 0 (default) ※ 1 ※ 0 (default) 1 ※ 1 ※ 0 1 ※：Don’t Care #17 pin #19 pin PCM BICK SDATA LRCK Not Use Not Use Not Use DSD Not Use Not Use Not Use DCLK DSDL DSDR DSD EXDF DCLK BCK DSDL DINL DSDR DINR Not Use Not Use Not Use Not Use Not Use Not Use ■ D/A変換モード切り替えタイミング Figure 18、Figure 19にPCMもしくはEXDFモードとDSDモードの切り替えタイミングを示します。過 大入力による異音を防止するため、PCMもしくはEXDFモードからDSDモードに切り替える場合は、 RSTN bit= “0”を書き込んでから4/fs以上経過し、内部が完全にリセットされた状態になってからDSD信 号を入力してください。DSDモードからPCMもしくはEXDFモードに切り替える場合は、RSTN bit= “0” を書き込んでから4/fs以上経過し、内部が完全にリセットされた状態になってからDSD信号を止めて下 さい。 RSTN bit 4/fs D/A Mode PCM or EXDF Mode DSD Mode 0 D/A Data PCM or EXDF Data DSD Data Figure 18. D/A Mode Switching Timing (PCM or EXDF to DSD) Rev. 0.1 2015/11 - 35 - [AK4497] RSTN bit 0 D/A Mode DSD Mode PCM or EXDF Mode 4/fs D/A Data PCM Data DSD Data Figure 19. D/A Mode Switching Timing (DSD to PCM or EXDF) Figure 20にPCMモードとEXDFモードとの切り替えタイミングを示します。モードを切り替える場合 は、RSTN bit= “0”を設定してから4/fs以上経過して、内部が完全にリセット状態になってからEXDF bit を設定して下さい。 RSTN bit 4/fs D/A Mode D/A Data PCM or EXDF Mode 0 PCM or EXDF Mode PCM or EXDF Data PCM or EXDF Data Figure 20. D/A Mode Switching Timing (PCM ⇔ EXDF) Rev. 0.1 2015/11 - 36 - [AK4497] ■ システムクロック [1] PCM Mode PCMモード時に必要なクロックは、MCLK, BICK, LRCKです。MCLK, BICKとLRCKは同期する必要は ありますが位相を合わせる必要はありません。MCLKはインターポレーションフィルタ、変調器、お よびSCFの動作に使用されます。 MCLK周波数の設定は、手動設定する方法 (Manual Setting Mode)と、デバイス内で自動設定(Auto Setting Mode, Fs Auto Detect mode)する方法があります。 Manual Setting Mode (ACKS pin = “L” or ACKS bit=“0”)では、MCLK周波数は自動検出されますが、 DFS[2:0]bitによってサンプリングスピード(LRCK周波数)を手動で設定します(Table 6)。サンプリングス ピードはピンコントロールモード時(PSN= “H”) はNormal Speed Modeに固定され、レジスタコントロ ールモード時(PSN=”L”)はDFS[2:0] bitによって設定されます。レジスタコントロールモード時、パワー ダウン解除時 (PDN pin = “L→H”) はManual Setting Modeです。 Auto Setting Mode (ACKS pin = “H” or ACKS bit=“1”)では、サンプリングスピードとMCLK周波数は自動 検出され(Table 7, Table 10)、内部クロックは適切な周波数 (Table 8, Table 14, Table 15) に自動設定さ れます。 FS Auto detect Mode (AFSD bit= “1”) 時は、サンプリングスピードを内部で自動検出し、内部クロック は適切な周波数に自動設定されます。このとき、ACKS bitとDFS[2:0] bitの設定は無効となります。FS Auto detect Modeはピンコントロールモードには対応していません。 動作中にMCLKのエッジが入力されない状態が最短1us以上続く場合は、自動的にコントロールレジス タ、IREF、および、LDOE pin= “H”時はLDOを除くすべての回路がパワーオフ状態になり、アナログ出 力はHi-Zとなります。MCLKを再入力後、パワーオフ状態が解除され動作を再開します。このとき、レ ジスタに書き込んだ設定は保持されます。 パワーダウン解除時 (PDN pin = “L→H”)は MCLK, BICK, LRCKが入力されるまでパワーオフ状態で、ア ナログ出力はフローティング状態(Hi-Z)です。 Table 5. System Clock Setting Mode @Register Control Mode AFSD bit ACKS bit Mode 0 0 Manual setting Mode (default) 0 1 Auto setting Mode 1 FS Auto Detect Mode Rev. 0.1 2015/11 - 37 - [AK4497] (1) ピンコントロールモード (PSN pin = “H”) 1-1. Manual Setting Mode (ACKS pin = “L”) MCLK周波数は自動設定されます。 各スピードでのMCLK周波数はTable 6で示される周波数を外部から 供給して下さい。このモード時は、DFS[1:0]は内部で“00”に固定されており、2倍速、4倍速には対応し ていません。 Table 6. System Clock Example (Manual Setting Mode @Pin Control Mode)(N/A: Not available) LRCK MCLK (MHz) BICK fs 128fs 192fs 256fs 384fs 512fs 768fs 1152fs 64fs 32.0kHz N/A N/A 8.1920 12.2880 16.3840 24.5760 36.8640 2.0480MHz 44.1kHz N/A N/A 11.2896 16.9344 22.5792 33.8688 N/A 2.8224MHz 48.0kHz N/A N/A 12.2880 18.4320 24.5760 36.8640 N/A 3.0720MHz 1-2. Auto Setting Mode (ACKS pin = “H”) MCLK周波数とサンプリングスピードは自動検出(Table 7)されます。各スピードでのMCLK周波数は Table 8で示される周波数を外部から供給して下さい。 Table 7. Sampling Speed (Auto Setting Mode @Pin Control Mode) MCLK Sampling Speed 1152fs Normal (fs32kHz) 512fs/256fs 768fs/384fs Normal 256fs 384fs Double 128fs 192fs Quad 64fs 96fs Oct 32fs 48fs Hex Table 8. System Clock Example (Auto Setting Mode @Pin Control Mode) (N/A: Not available) LRCK fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz 32fs N/A N/A N/A N/A N/A N/A N/A N/A 48fs N/A N/A N/A N/A N/A N/A N/A N/A 64fs N/A N/A N/A N/A N/A N/A N/A 96fs N/A N/A N/A N/A N/A N/A N/A 24.576 36.864 24.576 36.864 N/A N/A 128fs N/A N/A N/A N/A N/A 22.5792 24.5760 N/A N/A MCLK(MHz) 192fs 256fs 8.1920 N/A 11.2896 N/A 12.2880 N/A 22.5792 N/A 24.5760 N/A 33.8688 N/A 36.8640 N/A N/A N/A N/A N/A 384fs 512fs 768fs 1024fs 1152fs 12.2880 16.9344 18.4320 33.8688 36.8640 16.3840 22.5792 24.5760 24.5760 33.8688 36.8640 32.7680 36.8640 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A Sampling Speed Normal Double Quad Quad Oct Hex MCLK=256fs/384fsのとき、Auto Setting Modeは8kHz~96kHzのサンプリングレートまで対応します。 但し、54kHz以下のサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、MCLK= 512fs/768fs の時に比べて3dB程度劣化します (Table 9) 。 Table 9. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz) ACKS pin MCLK DR,S/N L 256fs/384fs/512fs/768fs 127dB H 256fs/384fs 124dB H 512fs/768fs 127dB Rev. 0.1 2015/11 - 38 - [AK4497] (2) レジスタコントロールモード (PSN pin = “L”) 1-1. Manual Setting Mode (AFSD bit=”0”, ACKS bit = “0”) MCLK周波数は自動設定されますが、DFS[2:0] bitでサンプリングスピードを設定します(Table 10)。各 スピードでのMCLK周波数はTable 11, Table 12で示される周波数を外部から供給して下さい。パワーダ ウン解除時(PDN pin = “L”→ “H”)はManual Setting Modeに設定されます。DFS[2:0] bitを切り替えた場合 はRSTN bitでリセットして下さい。 Table 10. Sampling Speed (Manual Setting Mode @Register Control Mode) DFS2 DFS1 DFS0 Sampling Rate (fs) 0 0 0 Normal Speed Mode 8kHz 54kHz (default) 0 0 1 Double Speed Mode 54kHz 108kHz 0 1 0 Quad Speed Mode 120kHz 216kHz 0 1 1 Quad Speed Mode 120kHz 216kHz 1 0 0 Oct Speed Mode 384kHz 1 0 1 Hex Speed Mode 768kHz 1 1 0 Oct Speed Mode 384kHz 768kHz 1 1 1 Hex Speed Mode Table 11. System Clock Example (Manual Setting Mode @Register Control Mode) Sampling MCLK(MHz) LRCK Speed Fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz 16fs 32fs 48fs 64fs 96fs 128fs N/A N/A N/A N/A N/A N/A N/A N/A 12.288 N/A N/A N/A N/A N/A N/A N/A 12.288 24.576 N/A N/A N/A N/A N/A N/A N/A 18.432 36.864 N/A N/A N/A N/A N/A N/A N/A 24.576 49.152 N/A N/A N/A N/A N/A N/A N/A 36.864 N/A N/A N/A N/A N/A N/A 22.5792 24.5760 N/A N/A Normal Double Quad Quad Oct Hex Table 12. System Clock Example (Manual Setting Mode @Register Control Mode) Sampling LRCK MCLK(MHz) Speed fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz 192fs 256fs 384fs 512fs 768fs 1024fs 1152fs N/A N/A N/A N/A N/A 33.8688 36.8640 N/A N/A 8.1920 11.2896 12.2880 22.5792 24.5760 45.1584 49.152 N/A N/A 12.2880 16.9344 18.4320 33.8688 36.8640 N/A N/A N/A N/A 16.3840 22.5792 24.5760 45.1584 49.152 N/A N/A N/A N/A 24.5760 33.8688 36.8640 N/A N/A N/A N/A N/A N/A 32.7680 N/A N/A N/A N/A N/A N/A N/A N/A 36.8640 N/A N/A N/A N/A N/A N/A N/A N/A Rev. 0.1 Normal Double Quad Quad Oct Hex 2015/11 - 39 - [AK4497] 1-2. Auto Setting Mode (AFSD bit= “0”, ACKS bit = “1”) MCLK周波数とサンプリングスピードは自動検出(Table 13)されるため、DFS[2:0] bitの設定は不要です。 各スピードでのMCLK周波数はTable 14, Table 15で示される周波数を外部から供給して下さい。 Table 13. Sampling Speed (Auto Setting Mode) MCLK Sampling Speed 1152fs Normal (fs32kHz) 512fs/256fs 768fs/384fs Normal 256fs 384fs Double 128fs 192fs Quad 64fs 96fs Oct 32fs 48fs Hex Table 14. System Clock Example (Auto Setting Mode) Sampling MCLK(MHz) LRCK Speed fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz LRCK fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz 32fs 48fs 64fs 96fs 128fs N/A N/A N/A N/A N/A N/A N/A N/A 24.576 N/A N/A N/A N/A N/A N/A N/A N/A 36.864 N/A N/A N/A N/A N/A N/A N/A 24.576 N/A N/A N/A N/A N/A N/A N/A N/A 36.864 N/A N/A N/A N/A N/A N/A 22.5792 24.5760 N/A N/A Normal Double Quad Quad Oct Hex Table 15. System Clock Example (Auto Setting Mode) MCLK(MHz) 192fs 256fs 384fs 512fs 768fs 1152fs N/A N/A N/A N/A N/A 33.8688 36.8640 N/A N/A 8.1920 11.2896 12.2880 22.5792 24.5760 N/A N/A N/A N/A 12.2880 16.9344 18.4320 33.8688 36.8640 N/A N/A N/A N/A 16.3840 22.5792 24.5760 N/A N/A N/A N/A N/A N/A 24.5760 33.8688 36.8640 N/A N/A N/A N/A N/A N/A 36.8640 N/A N/A N/A N/A N/A N/A N/A N/A Sampling Speed Normal Double Quad Quad Oct Hex MCLK= 256fs/384fsのとき、Auto Setting Modeは8kHz~96kHzのサンプリングレートまで対応します (Table 13)。但し、54kHz以下のサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、MCLK= 512fs/768fsの時に比べて3dB程度劣化します。 Table 16. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz) ACKS bit MCLK DR,S/N 0 256fs/384fs/512fs/768fs 127dB 1 256fs/384fs 124dB 1 512fs/768fs 127dB Rev. 0.1 2015/11 - 40 - [AK4497] 1-3. Sampling Frequency (FS) Auto Detect Mode (AFSD bit=”1”) MCLK周波数とサンプリングスピードは自動検出(Table 13)されるため、DFS[2:0] bitの設定は無効で す。また、ACKSbitの設定も無効となります。各スピードでのMCLK周波数はTable 17, Table 18で示 される周波数を外部から供給して下さい。FS Auto Detect Modeを使用する際の内部動作シーケンス はFig.21の通りです。 LRCK Fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz 16fs 32fs 48fs 64fs 96fs 128fs N/A N/A N/A N/A N/A N/A N/A N/A 12.288 N/A N/A N/A N/A N/A N/A N/A 12.288 24.576 N/A N/A N/A N/A N/A N/A N/A 18.432 36.864 N/A N/A N/A N/A N/A N/A N/A 24.576 49.152 N/A N/A N/A N/A N/A N/A N/A 36.864 N/A N/A N/A N/A N/A N/A 22.5792 24.5760 N/A N/A Sampling Speed Normal Double Quad Quad Oct Hex Table 18. System Clock Example @PCM Mode MCLK(MHz) LRCK fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz Table 17. System Clock Example @PCM Mode MCLK(MHz) Sampling Speed 192fs 256fs 384fs 512fs 768fs 1024fs 1152fs N/A N/A N/A N/A N/A 33.8688 36.8640 N/A N/A 8.1920 11.2896 12.2880 22.5792 24.5760 45.1584 49.152 N/A N/A 12.2880 16.9344 18.4320 33.8688 36.8640 N/A N/A N/A N/A 16.3840 22.5792 24.5760 45.1584 49.152 N/A N/A N/A N/A 24.5760 33.8688 36.8640 N/A N/A N/A N/A N/A N/A 32.768 N/A N/A N/A N/A N/A N/A N/A N/A 36.8640 N/A N/A N/A N/A N/A N/A N/A N/A Rev. 0.1 Normal Double Quad Quad Oct Hex 2015/11 - 41 - [AK4497] ■ FS AutoDetectMode使用時の各回路のパワーON/OFFについて(LDOE pin = “H”) Power(AVDD,TVDD ) PDN pin (1) DVDD pin (2) Internal PDN Internal State Normal Operation(レジスタを書き込み、DAC 動作可能) AFSD bit AFSD bit = “0” AFSD bit =1 AFSD bit = “0” (3) Power up Internal OSC Clock In Don’t care LRCK Internal FS Auto Detect Circuit (4) FS AutoDetectmode Enable 注： (1) TVDD, AVDDの立ち上げの後にPDN pin を150ns以上 “L” にしてください。 (2) LDOE pin = “H”のとき、パワーアップ後内部LDOが立ち上がります。内部回路は内部オシレー タのカウントアップ後、シャットダウンスイッチがオンした後(最大2ms後)にパワーアップしま す。 LDOE pin = “L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回路は シャットダウンスイッチがオンした後(最大1us後)にパワーアップします。 (3) AFSD bit= “1”の時、OSCが動作開始します。発振周波数が安定するのに10us(Max)かかります。 (4) AFSD bit= “1”とした後、8/fs～9/fs後にFS Auto Detect Modeが 動作開始します。 (5) AFSD bit= “0”とした後、FS Auto Detect 回路は動作停止し、OSCも動作停止します。 Figure 21. Power-down/up sequence at FS AutoDetect Mode Rev. 0.1 2015/11 - 42 - [AK4497] [1] DSD mode AK4497はDSD再生機能があります。DSDモードで必要なクロックは、MCLK, DCLKです。MCLKとDCLK は同期する必要はありますが位相を合わせる必要はありません。MCLK周波数はDCKS bitで設定します (Table 19)。 動作中(PDN pin = “H”)に、MCLKが止まった場合は、AK4497は自動的にパワーオフ状態になり、アナロ グ出力はHi-Zとなります。電源ON等のリセット解除時(PDN pin = “L”→ “H”)はMCLKとDCLKが入力され るまでパワーオフ状態です。 Table 19. System Clock (DSD Mode, fs=32kHz, 44.1kHz, 48kHz) DCKS bit MCLK Frequency DCLK Frequency 0 512fs 64fs/128fs/256fs (default) 1 768fs 64fs/128fs/256fs AK4497はDSDデータストリームの2.8224MHz(64fs)と5.6448MHz(128fs) と11.2896MHz(256fs)に対応 します。設定はDSDSEL[1:0] bitで行います (Table 20)。 DSDSEL1 DSDSEL0 0 0 1 1 0 1 0 1 Table 20. DSD data stream select DSD data stream fs=32kHz fs=44.1kHz 2.048MHz 2.8224MHz 4.096MHz 5.6448MHz 8.192MHz 11.2896MHz 16.284MHz 22.5792MHz fs=48kHz 3.072MHz 6.144MHz 12.288MHz 24.576MHz (default) AK4497はDSDを再生する際に、内部のボリューム回路およびΔΣモジュレータをバイパスするかどうか 選択することが可能です(Table 21)。DSDD bit= “1”にすると、ボリューム回路およびΔΣモジュレータを バイパスした再生パスを選択するため、出力ボリューム機能、及び、ゼロ検出機能が使用できません。 Table 21. DSD Play Back Path Select DSDD Mode 0 Normal Path (default) 1 Volume Bypass Rev. 0.1 2015/11 - 43 - [AK4497] [2] 外部デジタルフィルタモード (EXDF mode) 外部デジタルフィルタモード時に必要なクロックはMCLK, BCK及びWCKです。BCKにはMCLKと同じ クロックを入力してください。BCK, MCLKはバーストしたものを入力しないでください。各スピードで のMCLKとBCKの周波数はTable 22で示される周波数を外部から入力してください。ECSbitによって WCKの384kHz、768kHzの2種から選択する事が可能です。下記表のDWとは、WCK1周期中のBCKのク ロック数を表します。 動作中にMCLKのエッジが入力されない状態が最小1us以上続く場合は、自動的にコントロールレジス タ、IREF、および、LDOE pin= “H” 時はLDOを除くすべての回路がパワーオフ状態になり、アナログ出 力はHi-Zとなります。MCLKを再入力後、パワーオフ状態が解除され動作を再開します。このとき、レ ジスタに書き込んだ設定は保持されます。パワーダウン解除時 (PDN pin = “L”→ “H”)は MCLK, BCK, WCKが入力されるまでパワーオフ状態です。 Table 22. System Clock Example (EXDF mode) Sampling Speed[kHz] 44.1(30~48) 44.1(30~48) 96(54~96) 96(54~96) 192(108~192) 192(108~192) MCLK&BCK [MHz] 128fs N/A N/A N/A 12.28 8 32 192fs N/A N/A N/A 18.432 256fs N/A 384fs N/A 512fs 768fs 22.5792 33.8688 48 11.2896 32 16.9344 32 N/A 33.8688 24.576 36.864 N/A 96 N/A 32 48 N/A 36.864 N/A N/A N/A 96 N/A N/A N/A N/A N/A N/A N/A 48 24.576 36.864 32 N/A 48 36.864 WCK 48 96 Rev. 0.1 16fs DW 8fs DW 8fs DW 4fs DW 4fs DW 2fs DW ECS 0 (default) 1 0 1 0 1 2015/11 - 44 - [AK4497] ■ オーディオインタフェースフォーマット [1] PCM mode (i) 入力データフォーマット オーディオデータはBICKとLRCKを使ってSDATAから入力されます。8種類のデータフォーマット (Table 23)は、DIF[2:0] pin（ピンコントロールモード）または、DIF[2:0] bit（レジスタコントロールモ ード）で選択できます。全モードともMSBファースト、2’sコンプリメントのデータフォーマットでBICK の立ち上がりで取り込みます。Mode 2を16ビット、20ビットで使った場合はデータのないLSBには“0” を入力して下さい。 Normal Mode (TDM[1:0] bit= “00” or TDM[1:0] pin= “LL”) オーディオデータはBICKとLRCKを使ってSDATAから2ch分のデータが入力されます。8種類のデータ フォーマット(Table 23)がDIF[2:0] bitまたはDIF[2:0] pinで選択できます。全モードともMSBファースト、 2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。Mode 2を16ビット、20 ビットで使用する場合、また、Mode 6を16ビット、20ビット、24ビットで使用する場合はデータのな いLSBには“0”を入力して下さい。 TDM128 Mode (TDM[1:0] bit= “01” or TDM[1:0] pin= “LH”) オーディオデータはBICKとLRCKを使ってSDATAから4ch分のデータが入力されます。データは SDS[2:0] bitsで選択可能です(Table 24)。BICKは128fs固定です。6種類のデータフォーマット(Table 23) がDIF[2:0] bitまたはDIF[2:0] pinで選択できます。全モードともMSBファースト、2’sコンプリメントの データフォーマットでBICKの立ち上がりで取り込みます。 TDM256 Mode (TDM[1:0] bit = “10” or TDM[1:0] pin = “HL”) オーディオデータはBICKとLRCKを使ってSDATAから8ch分のデータが入力されます。データは SDS[2:0] bitsで選択可能です(Table 24)。BICKは256fs固定です。6種類のデータフォーマット(Table 23) がDIF[2:0] bitまたはDIF[2:0] pinで選択できます。全モードともMSBファースト、2’sコンプリメントの データフォーマットでBICKの立ち上がりで取り込みます。 TDM512 Mode (TDM[1:0] bit = “11” or TDM[1:0] pin = “HH”) オーディオデータはBICKとLRCKを使ってSDATAから16ch分のデータが入力されます。データは SDS[2:0] bitsで選択可能です(Table 24)。BICKは512fs固定です。6種類のデータフォーマット(Table 23) が及びDIF[2:0] bitまたはDIF[2:0] pinで選択できます。全モードともMSBファースト、2’sコンプリメン トのデータフォーマットでBICKの立ち上がりで取り込みます。 Rev. 0.1 2015/11 - 45 - [AK4497] Table 23. Audio Interface Format TDM1 TDM0 DIF2 DIF1 DIF0 SDATA Format LRCK BICK 0 0 0 0 H/L 32fs 16-bit 後詰め 1 0 0 1 H/L 40fs 20-bit 後詰め 2 0 1 0 H/L 48fs 24-bit 前詰め 2 L/H 32fs 16-bit I S 互換 3 0 1 1 Normal 2 0 0 L/H 48fs 24-bit I S 互換 (Note 45) 4 1 0 0 H/L 48fs 24-bit 後詰め 5 1 0 1 H/L 64fs 32-bit 後詰め 6 1 1 0 H/L 64fs 32-bit 前詰め 2 7 1 1 1 L/H 64fs 32-bit I S 互換 0 0 0 H/L 128fs (16-bit 後詰め) 0 0 1 H/L 128fs (20-bit 後詰め) 8 0 1 0 H/L 128fs 24-bit 前詰め 9 0 1 1 L/H 128fs 24-bit I2S 互換 TDM128 0 1 10 1 0 0 H/L 128fs 24-bit 後詰め 11 1 0 1 H/L 128fs 32-bit 後詰め 12 1 1 0 H/L 128fs 32-bit 前詰め 13 1 1 1 L/H 128fs 32-bit I2S 互換 0 0 0 H/L 256fs (16-bit 後詰め) 0 0 1 H/L 256fs (20-bit 後詰め) 14 0 1 0 H/L 256fs 24-bit 前詰め 15 0 1 1 L/H 256fs 24-bit I2S 互換 TDM256 1 0 16 1 0 0 H/L 256fs 24-bit 後詰め 17 1 0 1 H/L 256fs 32-bit 後詰め 18 1 1 0 H/L 256fs 32-bit 前詰め 2 19 1 1 1 L/H 256fs 32-bit I S 互換 0 0 0 H/L 512fs (16-bit 後詰め) 0 0 1 H/L 512fs (20-bit 後詰め) 20 0 1 0 H/L 512fs 24-bit 前詰め 2 21 0 1 1 L/H 512fs 24-bit I S 互換 TDM512 1 1 22 1 0 0 H/L 512fs 24-bit 後詰め 23 1 0 1 H/L 512fs 32-bit 後詰め 24 1 1 0 H/L 512fs 32-bit 前詰め 2 25 1 1 1 L/H 512fs 32-bit I S 互換 Note 40. 各チャンネルに対して、設定したbit以上のBICKを入力してください。LRCKの“H/L”は、LRCK が“H”の時にLchData入力、“Ｌ”の時にRchDataが入力可能です。“L/H”の時は、LRCKが“L”の時 にLchData入力、“H”の時にRchDataが入力可能です。 Mode Rev. 0.1 2015/11 - 46 - [AK4497] LRCK 0 1 10 11 12 13 14 15 0 1 10 11 12 13 14 15 0 1 BICK (32fs) SDATA Mode 0 15 14 6 1 0 5 14 4 15 3 16 2 1 17 0 31 15 0 14 6 5 14 1 4 15 3 16 2 1 17 0 31 15 14 0 1 0 1 0 1 BICK (64fs) SDATA Mode 0 Don’t care 15 14 Don’t care 0 15 14 0 15:MSB, 0:LSB Lch Data Rch Data Figure 22. Mode 0 Timing LRCK 0 1 8 9 10 11 12 31 0 1 8 9 10 11 12 31 BICK (64fs) SDATA Mode 1 Don’t care 19 0 Don’t care 19 0 Don’t care 19 0 19 0 19:MSB, 0:LSB SDATA Mode 4 Don’t care 23 22 21 20 23 22 20 21 23:MSB, 0:LSB Lch Data Rch Data Figure 23. Mode 1, 4 Timing LRCK 0 1 2 22 23 24 30 31 0 1 2 22 23 24 30 31 BICK (64fs) SDATA 23 22 1 0 Don’t care 23 22 1 0 Don’t care 23 22 23:MSB, 0:LSB Lch Data Rch Data Figure 24. Mode 2 Timing Rev. 0.1 2015/11 - 47 - [AK4497] LRCK 0 1 2 3 23 24 25 31 0 1 2 3 23 24 25 31 0 1 BICK (64fs) SDATA 23 0 1 22 Don’t care 23 22 0 1 23 Don’t care 23:MSB, 0:LSB Lch Data Rch Data Figure 25. Mode 3 Timing LRCK 0 1 2 20 21 22 32 33 63 0 1 2 20 21 22 32 33 63 0 1 BICK(128fs) SDATA 31 0 1 2 12 13 14 23 1 24 0 31 31 0 1 2 12 13 14 23 1 24 0 31 0 1 BICK(64fs) SDATA 31 30 20 19 18 8 9 0 1 31 30 20 19 18 Lch Data 8 9 0 1 31 Rch Data 31: MSB, 0:LSB Figure 26. Mode 5 Timing LRCK 0 1 2 20 21 22 32 33 63 0 1 2 20 21 22 32 33 63 0 1 BICK(128fs) SDATA 31 30 0 1 12 11 10 2 12 13 0 14 31 30 23 24 31 0 1 12 2 11 10 12 13 0 14 31 23 24 31 0 1 BICK(64fs) SDATA 31 30 20 19 18 9 8 1 0 31 30 Lch Data 20 19 18 9 8 1 0 31 Rch Data 31: MSB, 0:LSB Figure 27. Mode 6 Timing Rev. 0.1 2015/11 - 48 - [AK4497] LRCK 0 1 2 20 21 22 33 34 63 0 1 2 20 21 22 33 34 63 24 25 31 0 1 BICK(128fs) SDATA 31 0 1 13 12 11 2 12 13 0 14 31 24 25 31 0 1 13 2 12 11 12 0 13 14 0 1 BICK(64fs) SDATA 0 31 21 20 19 9 8 1 2 0 31 21 20 19 Lch Data 9 8 2 1 0 Rch Data 31: MSB, 0:LSB Figure 28. Mode 7 Timing 128 BICK LRCK BICK(128fs) SDATA Mode8 23 22 SDATA Mode11,12 31 30 0 23 22 0 0 31 30 23 22 0 L1 R1 32 BICK 32 BICK 31 30 32 BICK 32 BICK Figure 29. Mode 8/11/12 Timing 128 BICK LRCK BICK(128fs) SDATA Mode9 23 22 SDATA Mode13 31 30 0 0 23 22 0 31 30 23 31 30 0 L1 R1 32 BICK 32 BICK 32 BICK 32 BICK Figure 30. Mode 9/13 Timing Rev. 0.1 2015/11 - 49 - [AK4497] 128 BICK LRCK BICK(128fs) SDATA 23 22 0 23 22 0 L1 R1 32 BICK 32 BICK 23 32 BICK 32 BICK Figure 31. Mode 10 Timing 256 BICK LRCK BICK (256fs) SDATA Mode14 SDATA Mode17,18 23 22 0 31 30 23 22 0 23 22 0 31 30 0 L1 R1 32 BICK 32 BICK 31 30 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 32. Mode 14/17/18 Timing 256 BICK LRCK BICK (256fs) SDATA Mode15 SDATA Mode19 23 0 23 31 30 0 23 0 31 30 0 L1 R1 32 BICK 32 BICK 31 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 33. Mode 15/19 Timing 256 BICK LRCK BICK(256fs) SDATA 23 22 0 23 22 L1 R1 32 BICK 32 BICK 0 23 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 34. Mode 16 Timing Rev. 0.1 2015/11 - 50 - [AK4497] 512BICK LRCK BICK(512fs) SDATA Mode8 SDATA Mode11,12 23 22 0 23 22 23 0 2 31 22 0 31 22 31 0 R1 L1 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 35. Mode 20/23/24 Timing 512BICK LRCK BICK(512fs) SDATA Mode21 SDATA Mode25 23 22 0 23 22 23 0 2 31 22 0 31 22 31 0 R1 L1 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 36. Mode 21/25 Timing 512BICK LRCK BICK(512fs) SDATA Mode22 23 22 L1 0 23 22 23 0 2 R1 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 37. Mode 22 Timing Rev. 0.1 2015/11 - 51 - [AK4497] (ii) データスロット選択機能 各オーディオデータフォーマットにおける、LRCK1周期分のデータスロットをFigure 38~Figure 41のよ うに定義します。Table 24に示すように、AK4497はSDS[2:0] bitで各DACの再生するデータを選択する ことができます。 LRCK L1 SDATA R1 Figure 38. Data Slot in Normal Mode 128 BICK LRCK L1 SDATA R1 L2 R2 Figure 39. Data Slot in TDM128 Mode 256 BICK LRCK SDATA L1 R1 L2 R2 L3 R3 L4 R4 Figure 40. Data Slot in TDM256 Mode 512 BICK LRCK SDATA L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 Figure 41. Data Slot in TDM512 Mode Rev. 0.1 2015/11 - 52 - [AK4497] SDS2 Normal * Table 24. Data Select DAC SDS1 SDS0 Lch Rch * * L1 R1 * * 0 L1 R1 * * 1 L2 R2 * * * * 0 0 1 1 0 1 0 1 L1 L2 L3 L4 R1 R2 R3 R4 0 0 0 0 0 1 L1 L2 R1 R2 0 0 1 1 1 1 0 0 0 1 0 1 L3 L4 L5 L6 R3 R4 R5 R6 1 1 (*: Do not care) 1 1 0 1 L7 L8 R7 R8 TDM128 TDM256 TDM512 Rev. 0.1 2015/11 - 53 - [AK4497] (iii) Daisy Chain TDM512/256モード(TDM[1:0] = “10”, “11”)時、複数のAK4497をDaisy Chain接続して使用することがで きます。 Daisy Chainのモード設定はDCHAIN bitまたはDCHAIN pinにより設定できます(Table 25)。 Daisy ChainモードではSDS[2:0] bitsの設定は無効になります。 Table 25 Daisy Chain Control DCHAIN bit DCHAIN pin 0 1 Mode TDMO Normal Daisy Chain L Data output (default) (1)TDM512モード Figure 42はTDM512モード(TDM[1:0] =”11”) Daisy Chain構成例です。DSPからSecond AK4497の SDATAに16chのデータを入力し、Second AK4497のTDMOをFirst AK4497のSDATAに接続します。 Figure 43はTDM512モードDaisy Chainのデータ入出力例です。Second AK4497はSDATAのL8,R8のデ ータをDACの入力とし、2ch分シフトしたデータをTDMOから出力します。First AK4497はL7,R7のデー タをDACの入力とします。First AK4497とSecond AK4497のDIF[2:0] bitsは同じ設定にする必要があり ます。 TDMO SDATA TDMO First AK4497 SDATA DSP Second AK4497 Figure 42. Daisy Chain(TDM512 Mode) 512 BICK LRCK SDATA L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 Second AK4497 TDMO L8 R8 L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 First AK4497 Figure 43. Daisy Chain (TDM512 Mode) Rev. 0.1 2015/11 - 54 - [AK4497] (2)TDM256モード Figure 42はTDM256モード(TDM[1:0] bits=”10” ) Daisy Chain構成例です。DSPからSecond AK4497の SDATAに8chのデータを入力し、Second AK4497のTDMOをFirst AK4497のSDATAに接続します。 Figure 44はTDM256モードDaisy Chainのデータ入出力例です。Second AK4497はSDATAのL4, R4のデ ータをDACの入力とし、2ch分シフトしたデータをTDMOから出力します。First AK4497はSDATAの L3,R3のデータをDACの入力とします。First AK4497とSecond AK4497のDIF[2:0] bitsは同じ設定にする 必要があります。 256 BICK LRCK SDATA L1 R1 L2 R2 L3 R3 L4 R4 Second AK4497 TDMO L4 R4 L1 R1 L2 R2 L3 R3 First AK4497 Figure 44. Daisy Chain(TDM256 Mode) [2] DSD mode DSDモード時、DSDLにLチャンネル、DSDRにRチャンネルのデータをDCLKに同期して入力してくだ さい。入力ピンはDSDPATH bit によって選択でき、DSDPATH bit= “0”のとき、TDM0 pin、DEM0pin、 GAIN pinが、それぞれ、DCLK、DSDL、DSDR入力ピンとなり、DSDPATH bit= “1”のとき、BICK pin、 SDATA pin、LRCK pinが、それぞれ、DCLK、DSDL、DSDR入力ピンとなります。 DSDモード時は、DIF[2:0] pin及びDIF[2:0] bitの設定は無効です。DSDSEL[1:0] bitにより、DCLK周波数 は64fs, 128fs, 256fs,512fsと可変です。DCLKの極性はDCKB bitで反転することが可能です。 DCLKが 512fs (DSDSEL[1:0]= “11”)の時は、Phase Modulationに対応していません。 DCLK (64fs,128fs,256fs,512fs) DCKB bit=”1” DCLK (64fs,128fs,256fs,512fs) DCKB bit=”0” DSDL,DSDR Normal D0 DSDL,DSDR Phase Modulation D0 D1 D1 D2 D1 D2 D3 D2 D3 Figure 45. DSD Mode Timing Rev. 0.1 2015/11 - 55 - [AK4497] [3] 外部デジタルフィルタモード (EXDF mode) オーディオデータはBCK及びWCKを使ってDINL, DINRから入力されます。3種類のデータフォーマット (Table 26)がDIF[2:0]bitで選択できます。データはBCKの立ち上がりでラッチされます。BCK, MCLKは バーストしたものを入力しないでください。 Table 26. Audio Interface Format (EXDF mode) (N/A: Not available) Mode DIF2 DIF1 DIF0 Input Format 0 0 0 0 16bit後詰め 1 0 0 1 N/A 2 0 1 0 16bit後詰め 3 0 1 1 N/A 4 1 0 0 24bit後詰め 5 1 0 1 32bit後詰め 6 1 1 0 (default) 24bit後詰め 7 1 1 1 32bit後詰め 1/16fs or 1/8fs or 1/4fs or 1/2fs WCK 0 1 8 9 10 11 16 17 26 27 28 29 30 31 0 1 BCK DINL or DINR 31 0 30 1 24 23 5 22 6 21 7 20 8 17 16 47 15 48 14 6 5 65 49 4 3 92 2 93 1 94 0 95 0 1 BCK DINL or DINR Don’t care 0 1 Don’t care 13 14 15 Don’t care 16 23 24 31 25 2 3 44 45 1 46 0 Don’t care 47 0 1 BCK DINL or DINR Don’t care Don’t care 31 3 2 1 0 Don’t care Figure 46. EXDF Mode Timing Rev. 0.1 2015/11 - 56 - [AK4497] ■ Digital Filter AK4497ではPCMモードで6種類, DSDモードで2種類のディジタルフィルタを設定できます。それぞ れお好みの音質で音楽再生が可能です。 PCMモード時、ピンコントロールモードではSD, SLOW, SSLOW pin、レジスタコントロールモード ではSD, SLOW, SSLOW bitを設定することにより、Table 27のようにディジタルフィルタを選択する ことが可能です。 レジスタコントロールモード時、SSLOW bit= “1”, SD bit= “1”に設定すると、プログラマブルデジタル フィルタを使用できます。SLOW bit= “0”に設定した場合、低分散ショートディレイフィルタを選択し、 SLOW bit= “1”に設定することで係数の書き換えが可能となります。 Table 27. Digital Filter Setting SSLOW SD SLOW Mode 0 0 0 Sharp roll-off filter 0 0 1 Slow roll-off filter 0 1 0 Short delay sharp roll off filter 0 1 1 Short delay slow roll off filter 1 0 0 Super Slow roll Off filter 1 0 1 Super Slow roll Off filter Low dispersion Shot delay filter / 1 1 X FIR filter Note 41. SSLOW=1, SD=1, SLOW=0: Low dispersion Short delay filter SSLOW=1, SD=1, SLOW=1: FIR filter (only for register control mode) (default) (Note 41) DSDモード時、DSDF bitでディジタルフィルタのカットオフ周波数を切り替えることができます。Table 28にfs=44.1kHz時のカットオフ周波数を示します。カットオフ周波数はfsにトラッキングします。 DSDD bit = “0”, DSDF bit = “1”を設定した際は、GC[2:0]は “100”以外に設定してください。GC[2:0] bits= “100”とした場合は異音がする可能性があります。 DSDF bit 0 1 Table 28. DSD Filter Select Cut Off Frequency @fs=44.1kHz DSD64fs 39kHz 76kHz DSD128fs DSD256fs DSD512fs 78kHz 156kHz 312kHz (default) 152kHz 304kHz 608kHz Rev. 0.1 2015/11 - 57 - [AK4497] ■ ディエンファシスフィルタ (PCM) IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15s特性)を 内蔵しています。DSD mode、EXDF mode時にはDEM[1:0] bitは無効です。PCM modeとDSD mode、 EXDF modeを切り替えても設定値は保持されます。 Table 29. De-emphasis Control DEM1 DEM0 Mode 0 0 44.1kHz 0 1 OFF (default) 1 0 48kHz 1 1 32kHz ■ 出力ボリューム (PCM, DSD,EXDF) AK4497はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(ATTL/R) を内蔵しています。設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生し ません。ATTL/R[7:0]ビットをFFHに設定した時の出力信号レベルを0dBと定義すると、0dBから127dB までアテネーション、またはミュートします。 Table 30. Attenuation level of Digital Attenuator ATTL/R[7:0]bits Attenuation Level (register 03-04H) FFH +0dB (default) FEH -0.5dB FDH -1.0dB : : : : 02H -126.5dB 01H -127.0dB 00H MUTE (-∞) ディジタル出力ボリュームの遷移時間はATS[1:0] bitで設定します(Table 30)。 Mode0-4の設定値間の遷 移はソフト遷移です。したがって、遷移中にスイッチングノイズは発生しません。PCMモードとDSD モードを切り替えてもレジスタ設定値は保持されます。 Mode 0 1 2 3 Table 31. Transition Time between Set Values of ATT[7:0] bits ATS1 ATS0 ATT speed EXDF bit=”0”, EXDF bit=”1” DP bit=”1” DP bit=”0” DP bit=”0” 0 0 4080/fs 4080/(2*fs) 4080*WCK周期 0 1 2040/fs 2040/(2*fs) 2040*WCK周期 1 0 510/fs 510/(2*fs) 510*WCK周期 1 1 255/fs 255/(2*fs) 255*WCK周期 (default) Mode0の場合、ATT設定間の遷移は4080レベルでソフト遷移します。”FFH”(0dB)から”00H”(MUTE)まで には4080/fs(92.5ms@fs=44.1kHz)かかります。PDN pinを”L”にすると、ATT[7:0] bitは”FFH”に初期化さ れます。 リセット期間中にデジタルボリュームを変更した場合、リセット解除後に設定値になります。リセット 解除後5/fsの間にデジタルボリュームを変更した場合、ソフト遷移せず即座に設定値になります。 Rev. 0.1 2015/11 - 58 - [AK4497] ■ ゲイン調整機能 (PCM, DSD, EXDF) AK4497は、アナログ出力振幅のゲイン調整が可能です。GC[2:0] bit、もしくはGAINpinを使って出力振 幅を調整して下さい。 GC[2] 0 0 0 0 1 1 1 1 Table 32. Output Level between Set Values of GC[2:0]bit AOUTLP/LN/RP/RN Output Level DSD: GC[1] GC[0] DSD: PCM Volume Normal Path Bypass 0 0 2.8Vpp 2.8Vpp 2.5Vpp 0 1 2.8Vpp 2.5Vpp 2.5Vpp 1 0 2.5Vpp 2.5Vpp 2.5Vpp 1 1 2.5Vpp 2.5Vpp 2.5Vpp 0 0 3.75Vpp 3.75Vpp 2.5Vpp 0 1 3.75Vpp 2.5Vpp 2.5Vpp 1 0 2.5Vpp 2.5Vpp 2.5Vpp 1 1 2.5Vpp 2.5Vpp 2.5Vpp (default) Table 33. Output Level between Set Values of GAINpin AOUTLP/LN/RP/RN GAIN Output Level 0 2.8Vpp 1 3.75Vpp Note 42. DSD Normal Path使用時にGC[2:0] bits = “100”を設定した際は、必ずDSDF bit= “0” に設定して ください。DSDF bit= “1”とした場合は異音がする可能性があります。 Rev. 0.1 2015/11 - 59 - [AK4497] ■ ゼロ検出機能 (PCM, DSD,EXDF) AK4497はチャネル独立のゼロ検出機能を持ちます。各チャネルのデータが8192回連続して“0”の場合、 各チャネルのDZFL/R pinに独立に検出フラグを出力します。なお、DP bit = “1”かつ DSDSEL[1:0] bit = “11” 設定(DSD 512fsモード)時は各チャネルのデータが16384回連続して“0”の場合に、各チャネルの DZFL/R pinが独立に検出フラグを出力します。検出フラグの極性はDZFB bit = “0” 時は “H”でゼロ検出、 DZFB bit = “1” 時は “L”でゼロ検出です。 DZFB bit = “0” 時、DZFL/R pinが “H” になった後、各チャネルのデータが“0”でなくなると対応するチャ ネルのDZFL/R pinが“L”になります。 DZFB bit = “0”時、RSTN bitが “0”の場合、両チャネルのDZFL/R pinが“H”となります。その後、RSTN bit を“1”とした後、各チャネルのデータが“0”でなくなると対応するチャネルのDZFL/R pinが4 5/fs後に“L” になります。 また、DZFB bit= “0”時DZFM bitを“1”にすると両チャネルのデータが8192回(DSD 512fsモード時は16384 回)連続して“0”の場合のみ、両チャネルのDZFL/R pinが“H”になります。 ゼロ検出機能はDZFE bitを“0”とする事で無効にできます。この時、両チャネルのDZFL/R pinは常に“L” です。また、DSD modeでVolume Bypassを選択した場合(p.42 DSDmode参照)、ゼロ検出機能は無効で す。 DZFE 0 1 Table 34. Zero Detect Select. DZFB RSTN Data 0 1 0 0 not zero 1 zero detect 0 1 not zero 1 zero detect Rev. 0.1 DZF-pin L H H L H L H L 2015/11 - 60 - [AK4497] ■ LRチャンネル出力信号選択、位相反転機能 (PCM, DSD, EXDF) AK4497はRegister Control時に、MONO bitとSELLR bitで入力と出力の組み合わせを変更できます。ま た、INVL, INVR bitを使った出力信号の位相反転機能も併せて使用可能です。これらの機能はすべての オーディオフォーマットで使用できます。Pin Control時には、INVR pinを使って、Rchの信号を位相反 転できます。 Table 35. Output Select (Register Control) MONO bit SELLR bit INVL bit 0 0 1 1 INVR bit Lch Out Rch Out 0 0 0 1 1 0 1 0 1 Lch In Rch In Lch In Rch In Invert Lch In Invert Rch In Lch In Invert Rch In Invert 1 0 0 1 1 0 1 0 1 Rch In Lch In Rch In Lch In Invert Rch In Invert Lch In Rch In Invert Lch In Invert 0 0 0 1 1 0 1 0 1 Lch In Lch In Lch In Lch In Invert Lch In Invert Lch In Lch In Invert Lch In Invert 1 0 0 1 1 0 1 0 1 Rch In Rch In Rch In Rch In Invert Rch In Invert Rch In Rch In Invert Rch In Invert Table 36. Output Select (Pin Control) INVR pin Lch Out Rch Out 0 1 Lch In Lch In Rch In Rch In Invert Rev. 0.1 2015/11 - 61 - [AK4497] ■ 音質調整機能 (PCM, DSD, EXDF) AK4497はSC[2:0] bitにて音質をコントロールできます。 Table 37. Sound Quality Select Mode SC0 Sound 0 Sound Setting 1 1 Sound Setting 2 0 Sound Setting 3 1 Sound Setting 2 SC1 0 0 1 1 SC2 0 1 Table 38. Sound Quality Select Mode Sound Sound Setting 4 Sound Setting 5 Rev. 0.1 (default) (default) 2015/11 - 62 - [AK4497] ■ DSD信号フルスケール (FS) 検出機能 AK4497は、DSD mode時に各チャネルでFSの信号を検出する機能を持ちます。 各チャネルの入力データDSDLもしくはDSDRが2048回連続して“0”(-FS)or “1”(+FS)の場合、LSIはフル スケール検出状態となり、該当するチャンネルの検出信号DML, DMRが独立に“1”となります。検出信号 DML, DMRはレジスタアドレス06Hから読み出し可能です。 DDM bit= “1”の時、FS検出状態となると、アナログ出力はATS[2:0]bitで設定したATT遷移時間でMute状 態にソフト遷移します。DSDD bit= “0”の場合はソフト遷移しますが、DSDD bit= “1”の場合はソフト遷 移しません。FS検出状態から通常動作モードへ復帰する際もATS[2:0] bits、DSDD bitの設定に応じて遷 移します。 DDM bit= “1”の時、フルスケール検出状態からの通常動作モードへの復帰は、DMC bitで選択します。 DMC bit= “0”の時、LSIは通常信号が入力されると、自動復帰し通常動作モードに移行します。DMC bit= “1”の時はLSIに通常信号が入力された状態で、DMRE bit= “1”を書き込むことで通常動作モードに移行し ます。DMRE bitは通常動作モードに移行した後、自動的に “0”に戻ります。DDMbit= “0”の時、FS検出 は可能ですが、Mute状態への遷移は行いません。DDM bitを切り替える場合は、RSTN bit = “0”で行って ください。 Table 39. DSD Mode とフルスケール検出後の状態(DDM bit = “1”) DSDD Mode 検出後の状態 アナログ出力 0 Normal Path DSD Mute VCML/R 1 Volume Bypass Digital Reset VCM/L/R DSD Data DSD Data DSD Error (DML or DMRbit) DSD Data (FS or -FS ) (default) DSD Data 2048fs ATT 遷移時間 ATT 遷移時間 AOUT (DSDD bit= “0”) AOUT (DSDD bit= “1”) Figure 47. DSD FS 検出時のアナログ出力波形(DMC bit= “0”の時) DSD Data DSD Data DSD Error (DML or DMRbit) DSD Data (FS or -FS ) DSD Data 2048fs DMRE bit ATT 遷移時間 ATT 遷移時間 AOUT (DSDD bit= “0”) AOUT (DSDD bit= “1”) Figure 48. DSD FS 検出時のアナログ出力波形(DMC bit= “1”の時) Rev. 0.1 2015/11 - 63 - [AK4497] ■ ソフトミュート機能 (PCM, DSD, EXDF) ソフトミュートはディジタル的に実行されます。SMUTE pinを“H”またはSMUTE bitを“1”にするとその 時点のATT設定値からATT設定値 ATT遷移時間で入力データが (“0”)までアテネーションされます。 SMUTE pinを“L”またはSMUTE bitを“0”にすると状態が解除され、からATT設定値まで、ATT設定 値 ATT遷移時間でかけて復帰します。(ATT遷移時間については、Table 31を参照)ソフトミュート開 始後、までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルでATT 設定値まで復帰します。ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効で す。 SMUTE pin or SMUTE bit (1) (1) ATT_Level (3) Attenuation - (2) GD (2) GD AOUTL/R DZFL/R pin (4) 8192/fs 注： (1) ATT設定値 ATT遷移時間。例えば、PCM Normal Speed Mode時、ATT設定値が“255”の場合は 4080LRCKサイクルです。 (2) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。 (3) ソフトミュート開始後、までアテネーションされる前に解除されるとアテネーションが中断さ れ、同じサイクルでATT設定値まで復帰します。 (4) 各チャネルのデータが8192回(DSD512fsモード時は16384回)連続して“0”の場合、対応するチャネ ルのDZFL/R pinは“H”になります。その後、各チャネルのデータが“0”でなくなると、対応するチ ャネルのDZFL/R pinが“L”になります。 Figure 49. Soft Mute Function Rev. 0.1 2015/11 - 64 - [AK4497] ■ LDO TVDDが3.0V~3.6Vの時、LDOE pinを “H”にするとデジタルコア回路電源(DVDD)を内蔵のLDOから供給 します。Table 40にPDN pin、LDOE pinの各設定時のDVDD pinの状態を示します。PDN pinを “L”から “H” にしてパワーダウン解除すると、内蔵LDOがパワーアップし、DVDDに電源(1.8Vtyp)を供給します。LDO 使用時にはDVDD pin に1uFのコンデンサを付加して下さい。LDOの立ち上がりには最大0.1msかかりま す。 PDN LDOE L L Table 40. LDO Select Mode TVDD DVDD 1.7~3.6V Hi-z L H H L 3.0~3.6V 1.7~3.6V 500ohm Pull Down LDOオフ。DVDDに1.7~1.98Vを外部から供給。 H H 3.0~3.6V LDOオン。LDOが1.8Vを出力。 LDOが動作中(LDOE pin = “H”)に異常が生じた際、AK4497はTable 41に示す3項目のエラーを検出しま す。エラーが発生した場合、内部LDOはパワーダウン状態となり、デジタルコア回路に電源が供給され ません。このとき、アナログ信号出力はHi-Zになります。エラー検出状態から復帰する場合は、一旦PDN pinを”L”にしてパワーダウンした後、PDN pinを “H”にしてパワーアップして下さい。 No 1 2 3 Table 41. エラー検出 エラー項目 エラー判定条件 内部リファレンス電圧エラー 内部リファレンス電圧が立ち上がらない LDO過電圧検出 LDO電圧が2.2Vを超えた場合 LDO過電流検出 LDO電流が 40mA以下、もしくは110mA以上 ■ シャットダウンスイッチ ディジタル電源DVDDのSIDDリークを防ぐため、AK4497はDVSS端子とデジタルコア回路のVSSとの 間にシャットダウンスイッチを挿入しています。オン抵抗は最大1Ω、DVDDのリーク電流は最大=2uA になります。 LDOを使用する場合(LDOE pin= “H”)は、パワーダウン解除(PDN pin= “L→H”)後から内部のオシレータ でカウントした後にシャットダウンスイッチをオンします。立ち上がり時間は最大2ms程度かかります。 LDOを使用しない場合(LDOE pin= “L”)は、パワーダウン解除(PDN pin= “L→H”)後すぐにシャットダウン スイッチをオンします。立ち上がり時間は最大1us程度かかります。 ■ アナログ出力端子過電流保護機能 アナログ出力端子AOUTLP/LN、およびAOUTRP/RNにはチャンネル独立の過電流検出機能が設けられ ています。アナログ出力端子に120mA (min)を超える電流が検出されると、120mA以上の電流が流れな いように制限をしています。本機能は、パワーオンの状態で働きます。 Rev. 0.1 2015/11 - 65 - [AK4497] ■ パワーアップ/ダウン機能 AK4497はPDN pinを“L”にするとパワーダウン状態になります。パワーダウン状態になると、全ての回 路は停止し、初期化され、アナログ出力はフローティング状態(Hi-Z)になります。電源投入時には全て の電源を立ち上げた後、150ns以上PDN pin= “L”として回路の初期化を行ってください。行わなかった 場合、回路が誤動作する可能性があります。PDN pinを “L”から “H”にすることでパワーダウンが解除さ れます。この時、IREFが立ち上がり、LDOを使用する場合(LDOE pin= “H”)はLDOが立ち上がり、アナ ログ出力はフローティング状態(Hi-Z)です。 (a)ピンコントロールモードの場合(PSNpin= “H”) PDN pinを “H”にした後、必要なクロック(MCLK, LRCK, BICK)を供給すると、全ての回路が立ち上がります。 アナログ回路は必要な全クロックを供給直後に動作を開始し、ディジタル回路は約4/fs後に動作を開始しま す。Figure 50に内部LDO使用時(LDOEpin= “H” 時)のパワーダウン及びパワーアップ時のシステムタイミン グ例を示します。電源立ち上げは、LDOEpin=”H”の時、3.3V系電源(AVDD, TVDD)と5V系電源(VDDL,VDDR、 VREFHL, VREFHR)を同時か、3.3V系電源(AVDD, TVDD)、5V系電源(VDDL/R, VREFHL/R)の順に立ち上げ るようにしてください。 Power (TVDD,AVDD) Power （VDDL/R,VREFHL/R） PDN pin (1) DVDD pin (2) Internal PDN Internal State DAC In (Digital) “0”data “0”data GD DAC Out (Analog) Clock In (4) (5) (3) GD (5) Don’t care (4) Don’t care MCLK,LRCK,BICK External Mute Reset Normal Operation(DAC 入力可能) (6) Mute ON Mute ON Figure 50. Power-down/up Sequence Example (PinControl Mode, LDOEpin= “H”) Notes： (1) AVDD、TVDD、VDDL/Rを投入した後、PDN pinを150ns以上 “L”にしてください。 (2) LDOE pin=”H”のとき、PDN pin が “H”になった後内部LDOが立ち上がります。内部回路は内部 オシレータのカウントアップ後、シャットダウンスイッチがオンした後(最大2ms後)に動作開始 します。 (3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (4) パワーダウン時、アナログ出力はHi-Zです。 (5) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合で も出力されます。 Rev. 0.1 2015/11 - 66 - [AK4497] (6) クリックノイズ(5)が問題になる場合はアナログ出力を外部でミュートして下さい。Figure 51に 内部LDO未使用時(LDOEpin=”L”時)のパワーダウン及びパワーアップ時のシステムタイミング 例を示します。LDOE pin=”L”の時、1.8V系電源(DVDD)、3.3V系電源(AVDD,TVDD)と5V系電源 (VDDL,VDDR、VREFHL,VREFHR)を同時か、3.3V系電源(AVDD、TVDD)、1.8V系電源(DVDD)、 5V系電源(VDDL/R, VREFHL/R)の順に立ち上げるようにしてください。 Power (TVDD,AVDD) Power （DVDD） Power （VDDL/R,VREFHL/R） PDN pin (1) (2) Internal PDN Internal State DAC In (Digital) “0”data “0”data GD DAC Out (Analog) Clock In (4) (5) (3) GD (5) Don’t care (4) Don’t care MCLK,LRCK,BICK External Mute Reset Normal Operation(DAC 入力可能) (6) Mute ON Mute ON Figure 51. Power-down/up Sequence Example (PinControl Mode, LDOEpin=”L”) Notes： (1) AVDD、TVDD、,DVDD、VDDL/Rを投入した後、PDNピンを150ns以上 “L”にしてください。 (2) LDOE pin= “L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回路は シャットダウンスイッチがオンした後(最大1us後)に動作開始します。 (3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (4) パワーダウン時、アナログ出力はHi-Zです。 (5) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合で も出力されます。 (6) クリックノイズ(5)が問題になる場合はアナログ出力を外部でミュートして下さい。 Rev. 0.1 2015/11 - 67 - [AK4497] (b)レジスタコントロールモード(PSN pin= “L”)の場合 PDN pinを “H”にした後、レジスタへのアクセスが可能になります。その後、必要なクロック(PCMモ ード時はMCLK, LRCK, BICK、DSDモード時はMCLK, DCLK、EXDFモード時はMCLK, BCK, WCK) を供給すると、アナログ回路は動作を開始し、クロック分周器は約4/fs後に動作を開始します。この 時アナログ出力はアナログコモン電圧(VCML、VCMR)を出力します。RSTN bit= “1”を書き込むと AK4497は通常動作に移行します。電源立ち上げは、LDOEpin= “H”の時、3.3V系電源(AVDD, TVDD) と5V系電源(VDDL, VDDRVREFHL, VREFHR) を同時か、3.3V系電源(AVDD、TVDD)、5V系電源 (VDDL/R, VREFHL/R)の順に立ち上げるようにしてください。 Power (TVDD,AVDD) Power （VDDL/R,VREFHL/R） PDN pin (1) DVDD pin Internal PDN (2) RSTN bit (8) Internal State (Resister (Clock devider) Normal Operation Power Off Power Off (9) Internal State (Digital Core) Power Off DAC In (Digital) (9) “0”data “0”data GD DAC Out (Analog) Clock In Power Off Normal Operation (4) (5) (3) GD (5) Don’t care (4) Don’t care MCLK,LRCK,BICK (7) DZFL/R Figure 52. Power-down/up sequence example (Resister Control Mode, LDOEpin= “H”) Notes: (1) AVDD、TVDD、VDDL/Rを投入した後、PDN pin を150ns以上 “L”にしてください。 (2) LDOE pin= “H”のとき、PDN pinが “H”になった後内部LDOが立ち上がります。内部回路は内部オ シレータのカウントアップ後、シャットダウンスイッチがオンした後(最大2ms後)に動作開始し ます。 (3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (4) パワーダウン時、アナログ出力はHi-Zです。 (5) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。これはデータ“0”でも出力されます。 (6) クリックノイズ(5)が問題になる場合はアナログ出力を外部でミュートして下さい。 (7) パワーダウン状態(PDN pin = “L”)では、DZFL/R pinは“L”になります。 (8) クロック分周器は内部PDN解除後、約4/fs後に動作を開始します Rev. 0.1 2015/11 - 68 - [AK4497] (9) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3~4/fs かかりま す。また、立ち上がり時に2~3/fsかります。Figure 53. に内部LDO未使用時(LDOEpin=”L”時)のパ ワーダウン及びパワーアップ時のシステムタイミング例を示します。LDOE pin=”L”の時、1.8V系 電源(DVDD)、3.3V系電源(AVDD,TVDD)と5V系電源(VDDL,VDDR、VREFHL,VREFHR)を同時か、 3.3V系電源(AVDD、TVDD)、1.8V系電源(DVDD)、5V系電源(VDDL/R, VREFHL/R)の順に立ち上 げるようにしてください。 Power (TVDD,AVDD) Power （DVDD） Power (VDDL/R,VREFHL/R) PDN pin (1) Internal PDN RSTN bit (8) Internal State (Resister (Clock devider) Power Off (9) Internal State (Digital Core) Power Off DAC In (Digital) (9) “0”data GD DAC Out (Analog) Clock In Power Off Normal Operation “0”data (4) Power Off Normal Operation (5) GD (5) Don’t care (4) Don’t care MCLK,LRCK,BICK (7) DZFL/R Figure 53. Power-down/up sequence example (Resister Control Mode, LDOEpin= “L”) Notes: (1) AVDD、TVDD、VDDL/Rを投入した後、PDN pinを150ns以上 “L”にしてください。 (2) LDOE pin= “L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回路は シャットダウンスイッチがオンした後(最大1us後)に動作開始します。 (3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (4) パワーダウン時、アナログ出力はHi-Zです。 (5) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合で も出力されます。 (6) クリックノイズ(5)が問題になる場合はアナログ出力を外部でミュートして下さい。 (7) パワーダウン状態(PDN pin = “L”)では、DZFL/R pinは“L”になります。 (8) クロック分周器は内部PDN解除後、約4/fs後に動作を開始します (9) RSTN bitを書き込んでからLSI内部のRSTNbitが変化するまでの立ち下がり時に3~4/fs かかりま す。また、立ち上がり時に2~3/fsかります。 Rev. 0.1 2015/11 - 69 - [AK4497] ■ パワーオフ・リセット機能 AK4497にはTable 42に示すような、PW bit、RSTN bit、MCLK停止状態によるパワーオフ、リセット機 能があります。 Mode PDN Pin MCLK 供給 パワーダウン L H H H H － なし あり あり あり MCLK停止 パワーオフ リセット 通常動作 Table 42. Power Off, Reset Function PW RSTN DIGITAL部 ANALOG部 bit bit － － 0 1 1 － － － 0 1 OFF OFF OFF OFF ON OFF OFF OFF ON ON LDO レジスタ アナログ出力 OFF ON ON ON ON Hi-Z Hi-Z Hi-Z VCML/R Signal output (1) MCLK停止によるパワーオン・オフ 動作中 (PDN pin = “H”) にMCLKのエッジが入力されない状態が最小1us続くとクロック停止状態と判定 し、MCLK停止検出回路、コントロールレジスタ、IREF、および、LDOE pin= “H “時はLDOを除くすべ ての回路が動作停止状態になります。また、アナログ出力はフローティング状態(Hi-Z)になります。MCLK を再入力後、PW bit= “1”、RSTN bit= “1”であれば動作を再開します。MCLKを停止しているときは、ゼ ロ検出機能は動作しません。 (4) PDN pin Internal State Normal Operation Normal Operation Power-off Clock In MCLK Stop MCLK, D/A In (Digital) (3) (1) (1) (2) D/A Out (Analog) Hi-z Notes: (1) MCLKのエッジが検出されない状態が最小1us続くと停止状態と判定し、パワーオフ状態になりま す。 (2) パワーオフ状態になると、アナログ出力はフローティング状態(Hi-z)になります。 (3) MCLKを停止、再供給する際は、“0”データを入力しておくことでクリックノイズを軽減できます。 (4) MCLK停止によるパワーオフ状態から復帰する際は、MCLKを再供給して下さい。PDN pinによる パワーアップやPW bitによるパワーオンシーケンスは不要です。 Figure 54. MCLK停止によるパワーオフ動作例 Rev. 0.1 2015/11 - 70 - [AK4497] (2) PW bit によるパワーオン・オフ PW bitを“0”にするとコントロールレジスタ、IREF、および、LDOE pin= “H”時はLDOを除くすべての回 路が動作停止状態になります。この時、レジスタにアクセスすることは可能です。アナログ出力はフロ ーティング状態(Hi-Z)になります。Figure 55にPWbitによるパワーオン／オフシーケンスを示します。 PW bit RSTN bit Internal State DAC In (Digital) Normal Operation “0” data (1) GD DZFL/DZFR GD (3) (2) DAC Out (Analog) External MUTE Power-off Normal Operation Hi-z (3) (1) (4) (5) Mute ON 注： (1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (2) PW bit = “0”時アナログ出力はフローティング(Hiz)です。 (3) PW bitのエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが “0”の場合でも 出力されます。 (4) パワーオフ状態(PW bit= “0”)でも、ゼロ検出機能はEnableです。DZFE bit= “1”、DZFB bit= “0”、 DZFM bit = “0”時の動作を示しています。 (5)クリックノイズ(3)又はHi-Z出力(2)が問題になる場合はアナログ出力を外部でミュートしてくだ さい。 Figure 55. パワーオン／オフタイミング例 Rev. 0.1 2015/11 - 71 - [AK4497] (3) RSTN bitによるリセット RSTN bitを“0”にするとコントロールレジスタ、クロック分周回路を除くディジタル部がリセットされま す。この時、コントロールレジスタの設定値は保持され、アナログ出力はVCML/R電圧になり、 DZFL/DZFR pinは“H”になります。Figure 56にRSTN bitによるリセットシーケンスを示します。 RSTN bit 3~4/fs (5) 2~3/fs (5) Internal RSTN signal Internal State Normal Operation Digital Block Power-off DAC In (Digital) “0” data (1) DAC Out (Analog) Normal Operation GD GD (3) (2) (3) (1) 2/fs(4) DZFL/R (6) Notes: (1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (2) RSTN bit = “0”時アナログ出力はVCOM電圧です。 (3) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが “0”の場 合でも出力されます。 (4) DZFE bit= “1”、DZFB bit= “0”、DZFM bit= “0”時の動作を示しています。DZFL/R pinはRSTN bit の立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs後 “L”になりま す。 (5) RSTN bitを書き込んでからLSI内部のRSTNbitが変化するまでの立ち下がり時に3~4/fs かかりま す。また、立ち上がり時に2~3/fsかります。 (6) クリックノイズ(3) が問題になる場合はアナログ出力を外部でミュートしてください。 Figure 56. リセットタイミング例 Rev. 0.1 2015/11 - 72 - [AK4497] ■ 同期化機能 (PCM, EXDF) AK4497 は内部クロック CLK1 の立下りエッジとが外部クロックのエッジのタイミング関係が一定の範 囲になるよう、内部カウンタをリセットする機能を備えています。AK4497 を複数使用する場合に本機 能を使用すると、各デバイス間の群遅延を 4/256fs 以内に揃えることが可能です。 PCMモードもしくはEXDFモード時に、両方のチャネルの入力データが8192回連続して“0”の場合、アッ テネーション設定により両方のチャネルのデータが8192回連続して"0"になった場合、もしくは RSTN-bit=”0”の場合に、クロック同期化動作を行います。PCM mode時はLRCKの立上がりエッジ(デー タフォーマットI2S mode時は立下がりエッジ)に同期させ、EXDF mode時はWCKの立上がりエッジに同 期させます。このとき、アナログ出力はVCML/R電圧になります。本機能はレジスタコントロールモー ド時にSYNCE bit = “0”を設定すると無効になります。 Figure 57に入力データが8192回連続して“0”の場合の同期化シーケンス、Figure 58にRSTN-bitを用いた 同期化シーケンスを示します。 D/A In (Digital) SMUTE (1) (1) ATT_Level Attenuation - GD GD (4) AOUT Both DZFL/R pin (2) 8192/fs (2) 8192/fs SYNC Operation (2) Internal Counter Reset Internal Data GD SYNC Operation (2) (5) 2~3/fs (3) 注： (1) 内部データがATTの遷移時間については “■ 出力ボリューム (PCM, DSD,EXDF)” を参照してくだ さい。 (2) 両方のチャネルの入力データが8192回連続して“0”の場合、両方のチャネルのDZF pinが“H”になり、 同期化機能は有効になります。 (3) 内部カウンタリセット時は2～3/fsの間、内部データを強制的に “0”に固定します。 (4) 内部カウンタリセット時にクリックノイズが出力されることがあります。このノイズはデータが “0”の場合でも出力されます。クリックノイズが問題になる場合はアナログ出力を外部でミュートし てください。 (5) 内部クロックと外部クロック入力が同期している場合は、同期化機能が有効であってもカウンタ リセットはされません。 Figure 57. 入力データが8192回連続して“0”の場合の同期化シーケンス Rev. 0.1 2015/11 - 73 - [AK4497] RSTN bitを“0”にするとDZFL/DZFR pinは“H”になり、その後3～4/fs後にDACがリセットされアナログ出 力がVCML/R電圧になります。同期化機能は両方のDZFL/DZFR pinが “H”になると有効になります。 RSTN bit 3~4/fs (4) 2~3/fs (4) Internal RSTN bit Internal State Normal Operation D/A In (Digital) force”0” (2) (3) D/A Out (Analog) Normal Operation Digital Block Power-down GD GD (3) (5) (5) 2/fs(4) Both DZFL/R pin SYNC Operation (1) Internal Counter Reset Internal Data 2~3/fs (2) 注： (1) DZF pinはRSTN bitの立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs 後“L”になります。この間、同期化機能は有効になります。 (2) 内部カウンタリセット時は2～3/fsの間、内部データを強制的に “0”に固定します。 (3) ディジタル入力に対してアナログ出力は群遅延(GD)を持つため、RSTN bitに"0"を書き込む際は群遅 延期間以上の間無入力状態にしておくことを勧めます。 (4) RSTN bitを書き込んでからLSI内部のRSTN信号が変化するまでの立ち下がり時に3~4/fs かかりま す。また、立ち上がり時に2 ~ 3/fsかります。同期化機能はRSTN bit= “0”の書き込みと同時に有効に なるため、LSI内部のRSTN信号が “1 “に変化する前に内部カウンタがリセットされる場合がありま す。 (5) 内部RSTN信号のエッジ(“ ”)や内部カウンタリセット時にクリックノイズが出力されます。このノ イズはデータが “0”の場合でも出力されます。クリックノイズが問題になる場合はアナログ出力を外 部でミュートしてください。 Figure 58. RSTN-bitを用いた同期化シーケンス Rev. 0.1 2015/11 - 74 - [AK4497] ■ レジスタコントロールインタフェース (1) 3線レジスタ設定コントロールモード (I2C pin = “L”) AK4497のいくつかの機能はピン(ピンコントロールモード)とレジスタ(レジスタコントロールモード)の どちらでも設定できますが、ピンコントロールモード時にはレジスタ設定は無効、レジスタコントロー ルモード時にはピン設定は無効になります。PSN pinの設定を変更する場合は、PDN pinでAK4497をパ ワーダウンして下さい。パワーダウンしない場合、変更前の設定が初期化されない為、回路が誤動作す る可能性があります。レジスタコントロールモードではPSN pinを“L”にすることによってイネーブルさ れます。このモードでは3線式I/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip address (2bit, C1/0), Read/Write (1bit, “1”固定, Write only), Register address (MSB first, 5bit)とControl data (MSB first, 8bit)で構成されます。データ送信側はCCLKの“”で各ビットを出力し、受信側は“”で取 り込みます。データの書き込みはCSNの“”で有効になります。CCLKのクロックスピードは5MHz (max) です。 PDN pinを“L”にすると内部レジスタ値が初期化されます。また、レジスタコントロールモードではRSTN bitに“0”を書き込むとコントロールレジスタ、クロック分周回路を除くディジタル部がリセットされま す。がリセットされます。但し、このときレジスタの内容は初期化されません。 CSN 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CCLK CDTI C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 C1-C0: R/W: A4-A0: D7-D0: Chip Address (C1 bit =CAD1 pin, C0 bit =CAD0 pin) READ/WRITE (Fixed to “1”, Write only) Register Address Control Data Figure 59. Control I/F Timing * 3線式コントロールモード時、AK4497はデータ読み出しをサポートしません。 * PDN pin = “L”時、コントロールレジスタへの書き込みはできません。 * CSNが“L”期間中にCCLKの“”が15回以下または17回以上の場合にはデータは書き込まれません。 Rev. 0.1 2015/11 - 75 - [AK4497] (2) I2Cバスコントロールモード (I2C pin = “H”) AK4497のI2Cバスモードのフォーマットは、高速モード(max:400kHz, Ver1.0)に対応しています。 (2)-1. WRITE命令 I2Cバスモードにおけるデータ書き込みシーケンスはFigure 60に示されます。バス上のICへのアクセス には、最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L” にすると、開始条件が作られます。開始条件の後、スレーブアドレスが送信されます。このアドレスは 7bitから構成され、8bit目にはデータ方向ビット(R/W)が続きます。上位5bitは “00100”固定、次の2bitは アクセスするICを選ぶためのアドレスビットで、CAD1,CAD0 pinにより設定されます(Figure 61)。アド レスが一致した場合、AK4497は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認 応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 67)。R/Wビットが “0”の場合はデータ書き込み、R/Wビットが “1”の場合はデータ読み出しを行います。 第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8bit、MSB firstで構成され、上位3bit は “0”固定です(Figure 62)。第3バイト以降はコントロールデータです。コントロールデータは8bit、MSB firstで構成されます(Figure 63)。AK4497は、各バイトの受信を完了するたびに確認応答を生成します。 データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが “H” の時にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 66)。 AK4497は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条 件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ アドレスに格納されます。アドレス “15H”を越えるデータを送ると、内部レジスタに対応するアドレス カウンタはロールオーバし、アドレス “00H”から順に格納されます。 クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間 で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 68)。SCLラインが “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S S T O P R/W= “0” Slave Address Sub Address(n) A C K Data(n) Data(n+1) A C K A C K Data(n+x) A C K A C K P A C K Figure 60. I2Cバスモードのデータ書き込みシーケンス 0 0 1 0 0 CAD1 CAD0 R/W A1 A0 D1 D0 (CAD0はpinにより設定) Figure 61. 第1バイトの構成 0 0 0 A4 A3 A2 Figure 62. 第2バイトの構成 D7 D6 D5 D4 D3 D2 Figure 63. 第3バイト以降の構成 Rev. 0.1 2015/11 - 76 - [AK4497] (2)-2. READ命令 R/Wビットが “1”の場合、AK4497はREAD動作を行います。指定されたアドレスのデータが出力された 後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、 次のアドレスのデータを読み出すことができます。アドレス “15H”のデータを読み出した後、さらに次 のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。 AK4497はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。 (2)-2-1. カレントアドレスリード AK4497は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の アドレス値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であ り、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレン トアドレスリードでは、AK4497はREAD命令のスレーブアドレス(R/W = “1”)の入力に対して確認応答を 生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを 1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、 READ動作は終了します。 S T A R T SDA S S T O P R/W= “1” Slave Address Data(n) A C K Data(n+1) A C K Data(n+2) A C K Data(n+x) A C K A C K P A C K Figure 64. CURRENT ADDRESS READ 命令 (2)-2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス リードはREAD命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーのWRITE命令を入力する 必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブア ドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK4497がこのアドレス入力に対して確認応 答を生成した後、再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4497はこの スレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アド レスカウンタを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成せず 停止条件を送ると、READ動作は終了します。 S T A R T SDA S S T A R T R/W= “0” Slave Address Sub Address(n) A C K S A C K S T O P R/W= “1” Slave Address Data(n) A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 65. RANDOM ADDRESS READ 命令 Rev. 0.1 2015/11 - 77 - [AK4497] SDA SCL S P start condition stop condition Figure 66. 開始条件と停止条件 DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 67. I2Cバスでの確認応答 SDA SCL data line stable; data valid change of data allowed Figure 68. I2Cバスでのビット転送 Rev. 0.1 2015/11 - 78 - [AK4497] ■ レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH 0DH 0EH 0FH 10H 11H 12H 13H 14H 15H Register Name Control 1 Control 2 Control 3 Lch ATT Rch ATT Control4 DSD1 Control5 Sound Control DSD2 Control 7 Control 8 Control 9 Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved DFS read D7 D6 D5 D4 D3 D2 D1 D0 ACKS DZFE DP ATT7 ATT7 INVL DDM 0 EXDF DZFM 0 ATT6 ATT6 INVR DML 0 ECS SD DCKS ATT5 ATT5 0 DMR 0 AFSD DFS1 DCKB ATT4 ATT4 0 DMC 0 DIF2 DFS0 MONO ATT3 ATT3 0 DMRE GC2 DIF1 DEM1 DZFB ATT2 ATT2 RSTPG 0 GC1 DIF0 DEM0 SELLR ATT1 ATT1 DFS2 DSDD GC0 RSTN SMUTE SLOW ATT0 ATT0 SSLOW 0 0 0 0 HLOAD SC2 SC1 SC0 0 TDM1 ATS1 0 0 TDM0 ATS0 0 0 SDS1 0 0 0 SDS2 SDS0 0 0 0 0 0 DSDPATH PW 0 0 DSDF 0 DCHAIN 0 DSDSEL1 DSDSEL0 SYNCE 0 TEST 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ADFS2 ADFS1 ADFS0 Notes: ・3線式コントロールモードではデータ読み出しをサポートしません。 ・I2Cバスコントロールモードでは読み出しをサポートします。 ・I2C-Busモードでのオートインクリメント機能は、アドレス15Hでロールオーバし、次のアドレスカ ウンタ値はアドレス00Hになります。 ・各アドレスの0、0BH, D0のTESTbit、及びアドレス16H以降への書き込みは禁止です。書き込んだ 場合、回路が誤動作する可能性があります。 ・PDN pinを“L”にするとレジスタの内容が初期化されます。 ・RSTN bitに“0”を書き込むとコントロールレジスタ、クロック分周回路を除くディジタル部がリセッ トされますが、レジスタの内容は初期化されません。 ・PSN pinの設定を変更した場合は、PDN pinでAK4497をリセットして下さい。 (注) AK4490/5とレジスタコンパチです。 Rev. 0.1 2015/11 - 79 - [AK4497] (参考)AK4490レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H Register Name Control 1 Control 2 Control 3 Lch ATT Rch ATT Control4 DSD1 Control5 Sound Control DSD2 D7 D6 D5 D4 D3 D2 D1 D0 ACKS DZFE DP ATT7 ATT7 INVL DDM 0 EXDF DZFM 0 ATT6 ATT6 INVR DML 0 ECS SD DCKS ATT5 ATT5 0 DMR 0 0 DFS1 DCKB ATT4 ATT4 0 DMC 0 DIF2 DFS0 MONO ATT3 ATT3 0 DMRE 0 DIF1 DEM1 DZFB ATT2 ATT2 0 0 0 DIF0 DEM0 SELLR ATT1 ATT1 DFS2 DSDD 0 RSTN SMUTE SLOW ATT0 ATT0 DFTHR 0 0 0 0 0 0 SC1 SC0 0 0 0 0 0 0 DSDF DSDSEL1 D7 D6 D5 D4 D3 D2 D1 D0 ACKS DZFE DP ATT7 ATT7 INVL DDM 0 EXDF DZFM 0 ATT6 ATT6 INVR DML 0 ECS SD DCKS ATT5 ATT5 0 DMR 0 0 DFS1 DCKB ATT4 ATT4 0 DMC 0 DIF2 DFS0 MONO ATT3 ATT3 0 DMRE 0 DIF1 DEM1 DZFB ATT2 ATT2 0 DSDD1 0 DIF0 DEM0 SELLR ATT1 ATT1 DFS2 DSDD0 0 RSTN SMUTE SLOW ATT0 ATT0 DFTHR DSDSEL SYNCE 0 0 0 0 0 SC2 SC1 SC0 0 0 0 0 0 0 0 0 DSDSEL0 SYNCE (参考)AK4495 レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H Register Name Control 1 Control 2 Control 3 Lch ATT Rch ATT Control4 Control5 Control6 Sound Control Resreved Rev. 0.1 2015/11 - 80 - [AK4497] ■ 詳細説明 Addr Register Name 00H Control 1 R/W Default D7 ACKS R/W 0 D6 EXDF R/W 0 D5 ECS R/W 0 D4 AFSD R/W 0 D3 DIF2 R/W 1 D2 DIF1 R/W 1 D1 DIF0 R/W 0 D0 RSTN R/W 0 RSTN: Internal Timing Reset 0: Reset. All registers are not initialized. (default) 1: Normal Operation “0”で内部タイミング回路がリセットされますが、レジスタの内容は初期化されません。 DIF[2:0]: Audio Data Interface Modes (Table 23) 初期値は“110” (Mode6: 32bit前詰め)です。 AFSD: Sampling Frequency Auto Detect Mode Enable (PCM & EXDF mode only). (Table 5) 0: Disable: Manual or Auto Setting Mode (default) 1: Enable: Auto Detect Mode When AFSD bit = “1”, DFS[2:0] bits are ignored. ECS: EXDF mode clock setting (Table 22) 0: WCK=768kHz mode(default) 1: WCK=384kHz mode EXDF: External Digital Filter I/F Mode (Register Control mode only) 0: Disable: Internal Digital Filter mode (default) 1: Enable: External Digital Filter mode ACKS: Master Clock Frequency Auto Setting Mode Enable (PCM & EXDF mode only). (Table 13, Table 5) 0: Disable: Manual Setting Mode (default) 1: Enable: Auto Setting Mode Rev. 0.1 2015/11 - 81 - [AK4497] Addr Register Name 01H Control 2 R/W Default D7 DZFE R/W 0 D6 DZFM R/W 0 D5 SD R/W 1 D4 DFS1 R/W 0 D3 DFS0 R/W 0 D2 DEM1 R/W 0 D1 DEM0 R/W 1 D0 SMUTE R/W 0 SMUTE: Soft Mute Enable 0: Normal Operation (default) 1: DAC outputs soft-muted. DEM[1:0]: De-emphasis Filter Control (Table 29) 初期値は“01” (OFF)です。 DFS[1:0]: Sampling Speed Control. (Table 7, Table 10) 初期値は“000” (Normal Speed)です。DFS[2:0] bitを切り替えた場合、クリックノイズが発生 します。 SD: Minimum delay Filter Enable. (Table 27) 0: Traditional filter 1: Short delay filter (default) DZFM: Data Zero Detect Mode 0: Channel Separated Mode (default) 1: Channel ANDed Mode DZFM bitを“1”にすると両チャネルの入力データが8192回連続して“0”の場合のみ、両チャネ ルのDZF pinが“H”になります。 DZFE: Data Zero Detect Enable 0: Disable (default) 1: Enable Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are always “L”. Rev. 0.1 2015/11 - 82 - [AK4497] Addr Register Name 02H Control 3 R/W Default SLOW: D7 DP R/W 0 D6 0 R/W 0 D5 DCKS R/W 0 D4 DCKB R/W 0 D3 MONO R/W 0 D2 DZFB R/W 0 D1 SELLR R/W 0 D0 SLOW R/W 0 Slow Roll-off Filter Enable. (Table 27) 0: Slow roll-off filter disable (default) 1: Slow roll-off filter SELLR: The data selection of L channel and R channel, when MONO mode 0: All channel output L channel data, when MONO mode. (default) L channel output L channel data, Rchannel data output Rchannel data (default) 1: All channel output R channel data, when MONO mode. L channel output R channel data, Rchannel data output Lchannel data DZFB: Inverting Enable of DZF. (Table 34) 0: DZF pin goes “H” at Zero Detection (default) 1: DZF pin goes “L” at Zero Detection MONO: MONO mode Stereo mode select 0: Stereo mode (default) 1: MONO mode DCKB: Polarity of DCLK (DSD Only) 0: DSD data is output from DCLK falling edge. (default) 1: DSD data is output from DCLK rising edge. DCKS: Master Clock Frequency Select at DSD mode (DSD only) 0: 512fs (default) 1: 768fs DP: DSD/PCM Mode Select 0: PCM Mode (default) 1: DSD Mode DP bitの設定を変更した場合は、RSTN bitでAK4497をリセットして下さい。 Rev. 0.1 2015/11 - 83 - [AK4497] Addr Register Name 03H Lch ATT 04H Rch ATT R/W Default D7 ATT7 ATT7 R/W 1 D6 ATT6 ATT6 R/W 1 D5 ATT5 ATT5 R/W 1 D4 ATT4 ATT4 R/W 1 D3 ATT3 ATT3 R/W 1 D2 ATT2 ATT2 R/W 1 D1 ATT1 ATT1 R/W 1 D0 ATT0 ATT0 R/W 1 D6 INVR R/W 0 D5 0 R/W 0 D4 0 R/W 0 D3 0 R/W 0 D2 RSTPG R/W 0 D1 DFS2 R/W 0 D0 SSLOW R/W 0 ATT[7:0]: Attenuation Level 255 levels 0.5dB step + mute Data FFH FEH FDH : : 02H 01H 00H Addr Register Name 05H Control 4 R/W Default Attenuation 0dB (default) -0.5dB -1.0dB : : -126.5dB -127.0dB MUTE (-) D7 INVL R/W 0 SSLOW: Super Slow Roll Off (Digital Filter bypass mode) Enable. (Table 27) 0: Disable (default) 1: Enable DFS2: Sampling Speed Control. (Table 10) RSTPG: ProgramableFilter係数リセットビット 0: Disable (default) 1: 係数リセット INVR: AOUTR出力位相反転ビット 0: Disable (default) 1: Enable INVL: AOUTL出力位相反転ビット 0: Disable (default) 1: Enable Rev. 0.1 2015/11 - 84 - [AK4497] Addr Register Name 06H Control 4 R/W Default D7 DDM R/W 0 D6 DML R 0 D5 DMR R 0 D4 DMC R/W 0 D3 DMRE R/W 0 D2 0 R/W 0 D1 DSDD R/W 0 D0 DSDSEL0 R/W 0 DSDSEL[1:0]: DSD sampling speed control 00 : 2.8224MHz 01 : 5.6448MHz 10 : 11.2896MHz 11 : 22.5792MHz DSDD: DSD play back path control 0: Normal Path (default) 1: Volume Bypass DMRE:DSD mute release このレジスタはDDM bit = “1”かつ DMC bit = “1”のときのみ、有効です。DDM bit, DMC bitに よりAK4497がDSD dataをmuteしているとき “1”にすることによりmuteが解除されます。 0: Hold (default) 1: Mute release DMC: DSD mute control このレジスタはDDM bit = “1”とき有効です。このレジスタはDDM bitによりAK4497がDSD dataのmuteを行ったあと、DSD dataのレベルがフルスケールを下回った場合の処理を選択で きます。 0: Auto return (自動復帰) (default) 1: Mute hold DMR/DML このレジスタは、DSDRもしくはDSDLがFS検出した際に、検出フラグを出力します。 DDM: DSD data mute AK4497はDSD dataが2048sample(1/fs)の期間すべて “1”, “0”となったとき内部で出力をミュ ートする機能があります。このレジスタはその機能を有効することが出来ます。 0: Disable (default) 1: Enable Rev. 0.1 2015/11 - 85 - [AK4497] Addr Register Name 07H Control 5 R/W Default D7 0 R/W 0 D6 0 R/W 0 D5 0 R/W 0 D4 0 R/W 0 D3 GC2 R/W 0 D2 GC1 R/W 0 D1 GC0 R/W 0 D0 SYNCE R/W 1 SYNCE: SYNC Mode Enable 0: SYNC Mode Disable 1: SYNC Mode Enable (default) GC[2:0]: PCM, DSD mode Gain Control GC[2] 0 0 0 0 1 1 1 1 Addr Register Name 08H Sound Control R/W Default Table 32. Output Level between Set Values of GC[2:0]bit AOUTLP/LN/RP/RN Ouput Level DSD: GC[1] GC[0] DSD: PCM Volume Normal Path Bypass 0 0 2.8Vpp 2.8Vpp 2.5Vpp 0 1 2.8Vpp 2.5Vpp 2.5Vpp 1 0 2.5Vpp 2.5Vpp 2.5Vpp 1 1 2.5Vpp 2.5Vpp 2.5Vpp 0 0 3.75Vpp 3.75Vpp 2.5Vpp 0 1 3.75Vpp 2.5Vpp 2.5Vpp 1 0 2.5Vpp 2.5Vpp 2.5Vpp 1 1 2.5Vpp 2.5Vpp 2.5Vpp D7 0 R/W 0 D6 0 R/W 0 D5 0 R/W 0 D4 0 R/W 0 D3 HLOAD R/W 0 D2 SC2 R/W 0 (default) D1 SC1 R/W 0 D0 SC0 R/W 0 SC[2:0]: Sound control. (Table 37, Table 38) HLOAD: Heavy Load Mode Enable 0: Heavy Load Mode Disable (default) 1: Heavy Load Mode Enable Rev. 0.1 2015/11 - 86 - [AK4497] Addr Register Name D7 09H DSD2 R/W Default D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 DSDPATH DSDF DSDSEL 1 R 0 R 0 R 0 R 0 R 0 R/W 0 R/W 0 R/W 0 DSDSEL1: DSD sampling speed control. DSDF: Cut-off frequency of DSD Filter control DSDPATH: DSD data input pin select 0: #16, 17, 19 (default) 1: #3, 4, 5 ピンアサイン #16 #5 pin pin DP bit EXDF bit DSDPATH bit D/A変換 モード #3 pin #4 pin 0 (default) 0 (default) ※ PCM BICK SDATA LRCK 1 ※ 0 (default) 1 ※ DSD Not Use Not Use DSD EXDF DCLK BCK DSDL DINL 1 ※ 0 1 ※: Don’t Care Rev. 0.1 #17 pin #19 pin Not Use Not Use Not Use Not Use DCLK DSDL DSDR DSDR DINR Not Use Not Use Not Use Not Use Not Use Not Use 2015/11 - 87 - [AK4497] Addr Register Name 0AH Control 7 R/W Default D7 TDM1 R/W 0 D6 TDM0 R/W 0 D5 SDS1 R/W 0 D4 SDS2 R/W 0 D3 0 R/W 0 D2 PW R/W 1 D1 0 R/W 0 D0 0 R/W 0 PW: Power ON/OFF control 0: Power off 1: Power on (default) SDS[2:0]: 各チャンネルの出力データスロット選択 0: 通常動作 1: 別スロットのデータを出力(Table 24) 初期値は“000”です。 TDM[1:0]: TDM Mode Select 00: Normal (default) 01: TDM128 10: TDM256 11: TDM512 Rev. 0.1 2015/11 - 88 - [AK4497] Addr Register Name 0BH Control 8 R/W Default D7 ATS1 R/W 0 D6 ATS0 R/W 0 D5 0 R/W 0 D4 SDS0 R/W 0 D3 0 R/W 0 D2 0 R/W 0 D1 DCHAIN R/W 0 D0 TEST R/W 0 TEST: Test bit 0を必ず書き込んで下さい。書き込まない場合、誤動作する可能性があります。 DCHAIN: Daisy Chain Mode Enable 0: Daisy Chain Mode Disable (default) 1: Daisy Chain Mode Enable SDS[1:0]: 各チャンネルの出力データスロット選択 0: 通常動作 1: 別スロットのデータを出力 (Table 24) ATS[1:0]: Transition Time between Set Values of ATT[7:0] bits (Table 31) 初期値は“00” です。 Addr Register Name 0CH Reserved 0DH Reserved R/W Default D7 0 0 R/W 0 D6 0 0 R/W 0 D5 0 0 R/W 0 D4 0 0 R/W 0 D3 0 0 R/W 0 D2 0 0 R/W 0 D1 0 0 R/W 0 D0 0 0 R/W 0 0CH: Reserved 0DH: Reserved Rev. 0.1 2015/11 - 89 - [AK4497] Addr 0EH 0FH 10H 11H Register Name Reserved Reserved Reserved Reserved R/W Default D7 0 0 0 0 R/W 0 D6 0 0 0 0 R/W 0 D5 0 0 0 0 R/W 0 D4 0 0 0 0 R/W 0 D3 0 0 0 0 R/W 0 D2 0 0 0 0 R/W 0 D1 0 0 0 0 R/W 0 D0 0 0 0 0 R/W 0 D7 0 0 0 R 0 D6 0 0 0 R 0 D5 0 0 0 R 0 D4 0 0 0 R 0 D3 0 0 0 R 0 D2 0 0 0 R 0 D1 0 0 0 R 0 D0 0 0 0 R 0 0EH: Reserved 0FH: Reserved 10H: Reserved 11H: Reserved Addr 12H 13H 14H Register Name Reserved Reserved Reserved R/W Default 12H: Reserved 13H: Reserved 14H: Reserved Addr Register Name 15H ADFS read R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 D3 0 R 0 D2 ADFS2 R 0 D1 ADFS1 R 0 D0 ADFS0 R 0 ADFS[2:0]: FS Auto Detect Mode使用時のモード判定結果 ADFS2 0 0 0 0 1 1 1 1 ADFS1 0 0 1 1 0 0 1 1 ADFS0 0 1 0 1 0 1 0 1 Rev. 0.1 Mode Normal Speed Mode Double Speed Mode Quad Speed Mode Quad Speed Mode Oct Speed Mode Hex Speed Mode Oct Speed Mode Hex Speed Mode 2015/11 - 90 - [AK4497] 10. システム設計 Digital 3.3V Digital 1.8V AVDD 3.3V AOUTLN 49 VCML 51 AOUTLN 50 VREFLL 53 VREFLL 54 VREFHL 56 EXTR 58 VREFHL 57 AVDD 59 AVSS 60 MCLK 61 DVDD 62 TVDD 64 DVSS 63 Lch LPF 1 LDOE 2 PDN 3 BICK/BCK 4 SDATA/DINL VDDL 45 5 LRCK/DINR VDDL 44 6 SSLOW/WCK 7 TDMO 8 SMUTE/CSN 9 SD/CCLK/SCL Lch Mute Lch Out AOUTLP 48 0.1u 10u AOUTLP 47 + VDDL 46 AK4497 + Electrolytic Capacitor 0.1u VSSL 43 + 10u Ceramic Capacitor Resistor VSSL 42 VSSL 41 VSSR 40 N N VSSR 39 11 DIF0/DZFL 12 DIF1/DZFR 13 DIF2/CAD0 14 PSN 15 HLOAD/I2C AOUTRP 34 16 DEM0/DSDL AOUTRP 33 VSSR 38 VDDR 37 0.1u + 10u VDDR 36 0.1u + 470u 32 AOUTRN 31 AOUTRN 30 VCMR 29 VREFLR 28 VREFLR 27 VREFLR 26 VREFHR 25 VREFHR 24 VREFHR 23 TESTE 22 INVR 21 DCHAIN VDDR 35 GAIN 17 /DSDR ACKS 18 /CAD1 19 TDM0/ DCLK 20 TDM1 Controller 10u + 0.1u 10 SLOW/CDTI/SDA Micro- 470u + 0.1u 0.1u DSP 33k VREFLL 52 10u + + 1u VREFHL 55 10u + Analog 5.0V + 10u Rch LPF Rch Mute 注: - Chip Address = “00”. BICK = 64fs, LRCK = fs - AVDD,TVDD,VDDL/Rの配線はレギュレータ等からの低インピーダンス状態のまま分けて配線 して下さい。 - AVSS, DVSS, VSSL/Rは同じアナロググランドに接続して下さい。（アナログGNDはベタGND で低インピーダンスになるようにしてください。各VSS間にインピーダンスがあるとTHD+N特 性が劣化します。） - MCLKの高周波ノイズでTHD+N特性が劣化します。MCLKにはダンピング抵抗51ohmを入れてく ださい。 - AOUTが負荷容量を駆動する場合は直列に抵抗を入れて下さい。 - プルダウン/プルアップピン以外のディジタル入力ピンはオープンにしないで下さい。 Figure 69. Typical Connection Diagram (AVDD=TVDD=3.3V, VDDL/R=5.0V, LDOE pin= “L”, Register control mode) Rev. 0.1 2015/11 - 91 - Rch Out [AK4497] 1. グランドと電源のデカップリング AK4497ではディジタルノイズのカップリングを最小限に抑えるため、AVDD, TVDD, DVDDと VDDL/R をデカップリングします。AVDD, VDDL/R にはシステムのアナログ電源を供給し、TVDD, DVDDにはシ ステムのディジタル電源を供給して下さい。VDDL/R の配線はレギュレータ等からの低インピーダンス 状態のまま分けて配線して下さい。LDO不使用時(LDOE pin= “L”)、AVDD, TVDDはDVDDと同時、もし くはDVDDより先に立ち上げて下さい。 LDO使用時(LDOE pin= “H”)、AVDD, TVDD とVDDL/R との立ち 上げシーケンスを考慮する必要はありません。AVSS, VSSL/RとDVSS は同じアナロググランドに接続し て下さい。デカップリングコンデンサ、特に小容量のセラミックコンデンサはAK4497にできるだけ近づ けて接続します。 2. 基準電圧 VREFHL/R pinとVREFLL/R pinに入力される電圧の差がアナログ出力のフルスケールを決定します。通 常はVREFHL/R pinをVDDに接続し、VREFLL/R pinをVSS に接続します。VREFHL/R pinとVREFLL/R pin との間に0.1µFのセラミックコンデンサと470uFの電解コンデンサを接続します。 VREFH,VREFL pinは他電源のノイズが回り込まないようにケアする必要があります。他電源のノイズが 回り込みアナログ特性が出ない場合は、VREFHは10ohmを介してAnalog 5.0Vに接続し、VREFLは10ohm を介してAnalog Groundに接続して下さい。VCML/Rはアナログ信号のコモン電圧として使われます。特 に、セラミックコンデンサはピンにできるだけ近づけて接続して下さい。VCML/R pinから電流を取って はいけません。ディジタル信号、特にクロックはAK4497へのカップリングを避けるためVREFHL/R, VREFLL/R pinからできるだけ離して下さい。 3. アナログ出力 アナログ出力は完全差動出力になっています。差動出力は外部で加算して下さい。AOUTL/R +, AOUTL/R の加算電圧はVAOUT = (AOUT+)(AOUT)です。VREFHL/R VREFLL/R = 5V、加算ゲインが１の場合、 GAIN pin=”L”もしくはGC[2] bit="0"設定時の出力レンジはVCML/Rを中心に2.8Vpp (typ)、差動加算後の出 力レンジは5.6Vpp (typ)です。、GAIN pin=”H”もしくはGC[2] bit= “1” 設定時の出力レンジはVCML/Rを中 心に3.75Vpp (typ) 、差動加算後の出力レンジは7.5Vpp (typ)です。なお、外部加算回路のバイアス電圧は 外部で供給してください。 入力コードのフォーマットは2’s compliment (2の補数)で7FFFFFFFH(@32bit)に対しては正のフルスケ ール、80000000H(@32bit) に対しては負のフルスケール、00000000H(@32bit)でのVAOUTの理想値は0V 電圧が出力されます。内蔵の変調器の帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシ タフィルタ(SCF)で減衰されます。 Figure 70, Figure 71は差動出力を1個のオペアンプで加算する外部LPF回路例を示します。Figure 72は差 動出力の回路例及び2個のオペアンプを使った外部LPF回路例、Figure 73はMONO bit= “1”時の回路例及 び2個のオペアンプを使った外部LPF回路例です。外部LPFを構成する抵抗は絶対値誤差0.1%以下の抵抗 を使用して下さい。 AK4497 AOUT- 300 300 30 43n 6.8n +Vop 2 AOUT+ 100 10 7 6 Analog Out 3 4 130n 100 20n -Vop OPA1611 Figure 70. External LPF Circuit Example 1 (fc = 98kHz(typ), Q=0.667(typ)) Rev. 0.1 2015/11 - 92 - [AK4497] Table 43. Frequency Response of External LPF Circuit Example 1 Gain(1kHz,typ) 0 dB 20kHz -0.07 dB Frequency Response 40kHz -0.32 dB (ref:1kHz,typ) 80kHz -2.13 dB AK4497 215 AOUT- 590 33 39.2n 3.09n +Vop 7 2 33.2 AOUT+ 5.1 6 Analog Out 3 4 255n 90.9 20n -Vop OPA1611 Figure 71. External LPF Circuit Example 2 (fc = 104kHz(typ), Q=0.693(typ)) Table 44. Frequency Response of External LPF Circuit Example 2 Gain(1kHz,typ) +8.78 dB 20kHz -0.02 dB Frequency Response 40kHz -0.15 dB (ref:1kHz,typ) 80kHz -1.46 dB +15 27n + AK4497 22 8 3 2 + * 4 + 22 56n 10k AOUT- 100u -15 10u 0.1u 1 OPA1612 + 10u 0.1u Lch 200 400 27n + 100u 8 5 + 6 4 + 22 56n 10k AOUT+ 22 10u 0.1u 7 OPA1612 LME49710 10u 200 400 + 0.1u Figure 72. External LPF Circuit Example 3 (fc = 186kHz(typ), Q=0.67(typ)) Table 45. Frequency Response of External LPF Circuit Example 3 Gain(1kHz,typ) +9.54 dB 20kHz -0.01 dB Frequency Response 40kHz -0.06 dB (ref:1kHz,typ) 80kHz -0.32 dB Rev. 0.1 2015/11 - 93 - [AK4497] +15 27n + AK4497 100u 22 8 3 2 + * 4 + 44 56n 10k AOUTLP 0.1u 1 OPA1612 10k 44 27n + 100u 22 8 5 + 6 4 + 44 56n 10k AOUTRP 7 + 10u 0.1u 200 400 10u 0.1u OPA1612 LME49710 100u + 44 10k AOUTRN 10u 200 + AOUTLN + 0.1u 400 100u -15 10u Figure 73. External LPF Circuit Example for mono mode (fc = 186kHz(typ), Q=0.67(typ)) Rev. 0.1 2015/11 - 94 - [AK4497] 11. パッケージ ■ パッケージ外形寸法図 (HTQFP10×10-64) C 12.0 ± 0.20 64 49 1 12.0 ± 0.20 A 16 10.0 ± 0.20 48 33 32 17 0.50 0.22 ± 0.05 0.10 M S A C 0.09 ~ 0.2 1.00 ± 0.05 0.10 S 0.60 ± 0.15 (5.95) 0.05 ~ 0.15 S 1.2 MAX 10.0 ± 0.20 (5.95) Rev. 0.1 2015/11 - 95 - [AK4497] ■ 材質・メッキ仕様 Package molding compound: Epoxy, Halogen (bromine and chlorine) free Lead frame material: EFTEC64 Lead frame surface treatment: Solder (Pb free) plate ■ マーキング AK4497EQ XXXXXXX AKM 64 1 1) Pin #1 indication 2) AKM Logo 3) Date Code: XXXXXXX (7 digits) 4) Marking Code: AK4497EQ 5) Audio 4 pro Logo Rev. 0.1 2015/11 - 96 - [AK4497] 12. オーダリングガイド ■ オーダリングガイド AK4497 AKD4497 40 +85C (裏面Tabを基板に接続の場合) AK4497評価用ボード Rev. 0.1 64-pin TQFP (0.5mm pitch) 2015/11 - 97 - [AK4497] 重要な注意事項 0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につき ましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討 の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社特約店 営業担当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際して 弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものでは ありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任において 行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対し、弊 社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用機 器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生命、 身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求され る用途に使用されることを意図しておらず、保証もされていません。そのため、別途弊社より 書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。万が一、これ らの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責任を一切負うも のではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場合 があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産等 が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に必 要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あるい はその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出また は非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法令を 遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法令およ び規則により製造、使用、販売を禁止されている機器・システムに使用しないでください。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せくだ さい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用され る環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客様がか かる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかねます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じた 場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを禁 じます。 Rev. 0.1 2015/11 - 98 -