富士時報 Vol.71 No.8 1998 誘電体分離プロセスを用いたカラー PDP ドライバ IC 澄田 仁志（すみだ ひとし） 平林 温夫（ひらばやし あつお） 島袋 浩（しまぶくろ ひろし） まえがき I 基板上 に 形成 した 横形 IGBT（ Insulated Gate Bipolar Transistor）および 横形 p チャネル 形 MOSFET（ Metal- カラープラズマディスプレイパネル（カラー PDP）は， 大形化が可能であること，また視野角が広いことなどから， Oxide-Semiconductor Field-Effect Transistor）の 高耐圧 化技術について説明する。 大画面表示用ディスプレイの本命として注目されている。 特に，壁掛テレビの実現に向けて大きな期待が寄せられて いる。 ２.１ DI プロセスを用いた誘電体分離基板 図１ に， DI プロセスを 用 いた 誘電体分離基板 の 断面図 近年，40インチを超えるカラー PDP の量産が開始され を示す。この誘電体分離基板では，素子が酸化膜で完全に た。しかし現状のカラー PDP は，消費電力や価格の面な 覆われること，また分離領域がトレンチによって形成され どから本格的な普及までには至っていない。そのため，パ ることから，下記の特長を備えたパワー IC の形成が可能 ネル技術だけでなくその周辺技術に対して，より一層の性 となる。 能向上と低コスト化が求められている。そのなかで，パネ （1） 素子間の完全分離 ルを駆動するドライバ IC には，低消費電力化，高耐圧・ （2 ） 適用素子および構成回路の自由度大 大電流化，高ノイズ耐量などといった性能とともに低コス （3） 高密度集積 ト化が強く要求されている。 従来，カラー PDP のドライバ IC には pn 接合分離プロ ２.２ 高耐圧化技術 （1） セス（JI プロセス）が主に適用されてきた 。しかし JI プ ロセスでは，寄生素子の存在や分離基板の製造面から，上 ２.２.１ 横形 IGBT 誘電体分離基板は素子間の完全分離を達成できることか 記の要求を満足するドライバ IC の実現は困難である。そ ら，多出力を有するパワー IC においても大電流駆動が可 こで，富士電機では分離性能および素子の集積度に優れた 能な IGBT の搭載が可能である。ただし，基板表面にすべ 誘電体分離プロセス（DI プロセス）に着目し，DI プロセ ての端子を形成することから，図１のような横形構造にす スを用いたドライバ IC の検討を進めてきた。その結果， る必要がある。 性能面だけでなくコスト面からも有利なドライバ IC を実 SOI 基板上に高耐圧横形デバイスを形成するためには， （2） 現できることが明らかになり，その開発に着手した。 張合せ酸化膜への電圧分担と表面電界の緩和が必要である。 本稿ではまず，張合せ基板（SOI 基板）を用いた DI プ さらに，横形 IGBT ではバイポーラ動作による耐圧劣化も ロセスによる 高耐圧化技術 を 紹介 する。 次 に，カラー 防止しなければならない。富士電機では下記の二つの手法 PDP ドライバ IC における DI プロセス適用の利点と，DI により高耐圧化を達成している。 （3） プロセスを用いて開発したカラー PDP スキャンドライバ （1） n 形バッファ層のイオン注入ドース量の最適化 （4） IC の概要について説明する。 （2 ） コレクタショート層（CS 層）の導入 10μm 厚の SOI 層上に形成した横形 IGBT において，CS DI プロセスを用いた高耐圧化技術 層導入による素子耐圧の変化を図 ２に示す。この図から， CS 層導入による素子耐圧の向上を確認することができる。 富士電機では，SOI 基板とトレンチ技術を組み合わせた DI プロセスを 250 V クラスまでの 高耐圧 プロセスとして 確立している。 図 １ に， SOI 基 板 上 に 形 成 した 高 耐 圧 p チャネル 形 MOSFET （ SOI - pMOS ） の 素 子 断 面 図 を 示 す 。 SOI - 以下，この DI プロセスを用いた誘電体分離基板と，SO 448（24） ２.２.２ 横形 p チャネル形 MOSFET pMOS を 形成 する 場合 ， 電源電圧 がソース 端子 に 印加 さ 澄田 仁志 平林 温夫 島袋 浩 高耐圧横形デバイス，高耐圧パワ ー IC の研究開発に従事。現在， 松本工場半導体開発センター IC 開発部。 高耐圧 SOI デバイスのプロセス 半導体デバイスおよびプロセスの 開発に従事。現在，松本工場半導 研究・開発に従事。現在，松本工 体開発センター IC 開発部。 場半導体開発センター IC 開発部。 富士時報 誘電体分離プロセスを用いたカラー PDP ドライバ IC Vol.71 No.8 1998 図１ SOI 基板とトレンチ技術を用いた誘電体分離基板 横形IGBT G E 横形pチャネル形MOSFET S G D 側壁酸化膜 C 分離領域 p＋ n＋ p＋ p形ベース n形 バッファ CMOS回路 D S G G D ポリシリコン n＋ p＋ p＋ n＋ p＋ p形 オフセット n形ウェル SOI層（n） S n＋ n＋ p＋ p＋ p形ウェル SOI層（n） SOI層（n） 張合せ酸化膜 支持基板 図２ 横形 IGBT の素子耐圧における CS 層導入効果 図３ 横形 p チャネル形 MOSFET の素子耐圧とドレーン電流 における LSG 依存性 400 ポリシリコンゲート L SG 300 200 p＋ CS層なし p形オフセット n形ウェル 100 n 350 0 0 1 1.5 2 クゲート効果を考慮する必要がある。また一般的な高耐圧 MOSFET と同様に，素子耐圧上昇に伴う電流駆動能力の 素子耐圧（V） れるため，素子特性に対して支持基板との電位差によるバッ 素子耐圧 300 張合せ酸化膜の厚さ（ m） μ 1.4 実測値 250 計算値 1.3 実測値 200 ドレーン電流（Vd＝10V，Vg＝5V） 1.2 150 ドレーン電流（mA） 素子耐圧（V） ソース電極 CS層あり 低下を抑える必要もある。 実使用を考慮した電圧印加状態での高耐圧化には，バッ クゲート効果による素子表面での電界集中を緩和する必要 100 0 2 L SG（ m） μ 1.1 4 （5） がある。この課題に対して富士電機では，SOI 層の比抵抗 およびオフセット層の全電荷量を最適化することによって 解決した。また 図３ に示すように，ソース電極をフィール 徴は，100 V から 200 V の耐圧を必要とする出力回路を64 ドプレートとして使用し，その長さ（LSG）を調整するこ 回路や96回路など多数搭載しているとろこにある。特に， とによっても表面電界の緩和を図った。この手法により， スキャンドライバ IC の出力特性には，高耐圧特性以外に 電流駆動能力を低下させることなく素子耐圧の向上を達成 200 mA から 400 mA 程度 の 大電流駆動能力 が 要求 されて している。 いる。そのため，スキャンドライバ IC の出力回路には電 流駆動能力の大きい素子を搭載する必要がある。 カラー PDP ドライバ IC における DI プロセス 適用の利点 ３.２ DI プロセス適用の利点 耐圧が 200 V，定格電流が 200 mA の素子を形成するた めに必要な面積を，DI プロセスを用いた場合と JI プロセ ３.１ カラー PDP の駆動システム 42インチ AC 形 カラー PDP のパネル 駆動 システムを 図 スを 用 いた 場合 で 比較 した 結果 を 図５ に 示 す。 DI プロセ （6） ４に示す 。パネルはアドレスドライバ IC とスキャンドラ スでは横形 IGBT を採用することができること，また分離 イバ IC の二つの IC で駆動されている。これらの IC の特 面積 が 少 ないことから， JI プロセスを 用 いた 素子 に 対 し 449（25） 富士時報 誘電体分離プロセスを用いたカラー PDP ドライバ IC Vol.71 No.8 1998 図４ 42 インチ AC 形カラー PDP のパネル駆動システム 図６ DI プロセスを用いて開発したカラー PDP スキャンドラ イバ IC のチップ写真 スキャンドライバ IC 1 2 パネル 852（×3） × 480 n 1 2 m 3 アドレスドライバ IC 図７ 1 出力あたりの回路構成 図５ 素子形成面積のプロセスによる比較 VL VH レ ベ ル シ フ タ 素子形成領域 分離領域 1 1.0 活性領域 分離 領域 Vin1 Vin2 0.5 0.5 活性 領域 MOSFET シ フ ト レ ジ ス タ P1 N2 R1 ZD Vout N3 IGBT R2 バッファ 回路 D1 N1 Vss 0 JI DI サイズで 達 成 している。また HDTV （ High-Definition て半分の面積で素子の形成が可能となる。 この素子面積低減効果を上記のスキャンドライバ IC に 適用すると，JI プロセスを用いた IC よりも大幅なチップ サイズの縮小が期待できる。例えば，64出力のスキャンド Television）対応を目的に，出力特性には高速スイッチン グ化を図っている。 これらの点を含め，本 IC は JI プロセスを用いた従来の IC と比較して下記の特長を備えている。 ライバ IC に適用した場合のチップサイズを見積もると， （1） チップサイズの縮小によるチップコストの低減 JI プロセスを用いた IC のチップサイズに対して約70％の （2 ） HDTV 対応可能な出力の高速スイッチング 大きさに縮小できる。 （3） SOI 基板の仕様変更による耐圧変更が容易 上記 のように，スキャンドライバ IC に DI プロセスを 適用することにより，完全分離による技術的な性能面だけ でなくチップサイズ縮小効果によるチップコストの面から もメリットが得られる。 ４.２ 出力回路の構成および出力特性 本 IC の 1 出力あたりの回路構成を 図７に 示 す。 出力回 路 を 構成 する 高耐圧素子 は， N1 の 横形 IGBT および N2 と N3 の 横形 n チャネル 形 MOSFET，ならびに P1 の 横 カラー PDP ドライバ IC への適用 形 p チャネル形 MOSFET と D1 の横形ダイオードである。 各素子の耐圧は 250 V 以上ある。1 出力あたりの出力特性 図６に，DI プロセスを用いて開発したカラー PDP スキャ を表１に示す。 ンドライバ IC のチップ 写真 を 示 す。 本 IC には， 保証耐 図８に，電源電圧（VH）を 180 V，負荷容量を 50 pF 圧が 200 V，定格電流が 200 mA の出力回路を64出力分搭 したときの出力波形を示す。出力電圧（Vout）の立上り速 載している。本 IC はプラスチックのフラット形 100 ピン 度の高速化は，P1 のゲート容量を最適化することによっ パッケージ（ QFP-100）および COB（ Chip On Board） て達成している。 実装に対応できる。 以下，本 IC の概要について述べる。 と 本 IC では N1 に IGBT を 採用 していることから， 出力 電圧 が 高速 に 立 ち 下 がる。この 高速 スイッチングにより VH−Vss 間 を 直接流 れる 貫通電流 が 発生 する。そのため ４.１ 特 長 本 IC は，DI プロセスおよび横形 IGBT の採用により， JI プロセスを用いた同一仕様の IC に対して70％のチップ 450（26） 本 IC には下記の貫通電流防止対策を施し，貫通電流を抑 えている。 （1） P1 のゲート容量の最適化 富士時報 誘電体分離プロセスを用いたカラー PDP ドライバ IC Vol.71 No.8 1998 ス適用の利点と DI プロセスを用いて開発したカラー PDP 表１ 1出力あたりの出力特性 項 目 特性値 耐 圧 235V したドライバ IC は，DI プロセスの特長を生かすことによ N1 4.0V/200mA り，既存の JI プロセスを用いた IC と比較して性能面だけ N2 6.0V/10mA D1 1.5V/400mA 立上り 210ns 順方向電圧 スイッチング時間 VH ＝180V C L ＝50pF V H ：電源電圧 スキャンドライバ IC の概要について説明した。今回開発 でなくコスト面においても優位性を備えている。 今後 は，この DI プロセスを 用 いたカラー PDP ドライ バ IC の 系列化 を 図 るとともに，モータ 用 ドライバ IC や 静電プロッタ用ドライバ IC など PDP ドライバ IC 以外の 立下り 110ns 高耐圧 IC へ DI プロセスを展開していく予定である。 C L ：負荷容量 参考文献 （1） 重田善弘・多田元：カラープラズマディスプレイドライバ 図８ 出力波形 IC，富士時報，Vol.69，No.8，p.426-429（1996） （2 ） Nakagawa, A. et al. : New 500 V output device structures Vin1 （5V/div） 0V for thin silicon layer on silicon dioxide film. Proceedings of ISPSD ’ 90. p.97-101（1990） （3） Sumida, H. ; Hirabayashi, A. : Measurements of the break- Vout （50V/div） down voltage of the lateral insulated gate bipolar transistor on the silicon-on-insulator film with varying implantation doses for the n-buffer layer. Jpn. J. Appl. Phys. Vol.34, No.1, p.85-86（1995） 0V （4 ） Sumida, H. ; Hirabayashi, A. : Lateral IGBT structure on 1 s/div the SOI film with the collector-short region for improving blocking capability. IEICE Trans. Electron. Vol.E79 - C, No.4, p.593-596（1996） （2 ） N3 およびバッファ回路の配置 （5） Sumida, H. ; Hirabayashi, A. : Substrate bias effect on blocking capability of a lateral P-channel MOSFET on SOI, あとがき Solid-State Electronics. Vol.41, No.11, p.1773-1779（1997） （6 ） 篠田傳 ほか ：大型 プラズマディスプレイ 開発 の 現状− − − − − 本稿では，DI プロセスを用いた高耐圧化技術を紹介す るとともに，カラー PDP ドライバ IC における DI プロセ 大画面壁掛けテレビを目指して− − − − −，応用物理，Vol.65，No.7， p.723-727（1996） 451（27） ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。