富士時報 Vol.77 No.5 2004 PDP ドライバ IC 用デバイス・プロセス技術 特 集 1 澄田 仁志（すみだ ひとし） まえがき 図１ PDP 駆動システム アドレスドライバIC 家庭用テレビのフラットパネルディスプレイ（FPD） 化が目を見張るスピードで進んでいる。この FPD 化を牽 1 2 ｍ 3 スキャンドライバIC 引（けんいん）しているパネルの一つがプラズマディスプ 1 レイパネル（PDP）である。PDP は 2000 年から 2001 年 X サ ス テ イ ン 2 にかけて 30 型以上の画面サイズで日本のテレビ市場を立 PDPパネル ち上げ，その市場は伸び続けている。そしてこの市場拡大 ｎ を受け，発光効率の向上や低消費電力化，また低コスト化 （1） など PDP 技術の開発にますますの拍車がかかっている。 1 （2 ） PDP ではパネルの周辺回路が占めるコスト比率が高く， 2 3 ｍ アドレスドライバIC PDP を駆動するドライバ IC に対するコストダウンの要求 は年々厳しくなっている。また，ドライバ IC はパネルの 発光を制御するため，ドライバ IC の性能が PDP の性能 レスドライバ IC には，次の性能が求められている。 に直接影響を及ぼす。そのため，ドライバ IC に対しては （1） 高速出力スイッチングスピード 低コスト化とともに，高性能化が常に求められている。 （2 ） 40 MHz 以上の高速データ転送 PDP はスキャンドライバ IC とアドレスドライバ IC の 二つのドライバ IC で駆動されている。富士電機では両ド また，スキャンドライバ IC には，次の特徴がある。 （1） 1 出力あたり 400 mA 以上の大電流駆動 （ 3） ライバ IC を 1980 年代から製品化してきた。そして，パ ネルメーカーからの上記要求に応えるべく，現在も PDP （2 ） 150 V 以上の高電圧スイッチング PDP ドライバ IC に搭載する出力回路構成用の高耐圧デ ドライバ IC の形成に必要な要素技術の開発を進めている。 バイスは，IC の性能を大きく左右する。富士電機では， 本稿では，富士電機で開発した PDP ドライバ IC の要 各ドライバ IC の上記性能を実現するデバイス・プロセス 素技術である，デバイス・プロセス技術について説明する。 技術を IC 別に開発を進めている。現在保有する PDP ド あわせて，開発技術の動向についても触れる。 ライバ IC 用高耐圧デバイスの性能を図２に示す。 アドレスドライバ IC 向けには 90 ∼ 110 V の耐圧と，3 PDP ドライバ IC の特徴 ∼ 80 mA の駆動電流をカバーする性能のデバイスを開発 している。スキャンドライバ IC 向けには耐圧が 140 ∼ PDP 駆動システムを 図１に示す。PDP を駆動するドラ イバ IC はアドレスドライバ IC とスキャンドライバ IC に 230 V，駆動電流が 5 ∼ 600 mA の性能を備えたデバイス を開発している。 大別される。XGA（eXtended Graphics Array）クラスの アドレスドライバ IC では出力回路部を高耐圧の CMOS PDP では 1 台のパネルに 2 種類の IC がそれぞれ 10 個以 （Complementary Metal-Oxide-Semiconductor）回路で構 上搭載されている。 PDP ドライバ IC の特徴として，80 V 以上の高電圧出力 成可能なため，搭載する高耐圧デバイスは p チャネル MOS（PMOS）と n チャネル MOS（NMOS）だけでよい。 特性を備えていること，また一つの IC に 64 以上の出力 一方，スキャンドライバ IC では大電流駆動を要すること 端子を有していることが挙げられる。さらに，各 IC には から出力部には二つの横型 n チャネル IGBT（Insulated それぞれ固有の性能が求められる。前記の特徴以外にアド Gate 澄田 仁志 高耐圧デバイスの開発に従事。現 在，富士電機デバイステクノロ ジー （株） 半導体事業本部半導体工 場デバイス・プロセス開発部。工 学博士。電子情報通信学会会員。 350（44） Bipolar Transistor）を組み合わせたトーテムポー 富士時報 PDP ドライバ IC 用デバイス・プロセス技術 Vol.77 No.5 2004 ル回路の構成が不可欠であり，上アーム側の IGBT を駆動 めている。 するための高耐圧 PMOS と NMOS の搭載も必要となる。 章で説明したとおり，アドレスドライバ IC の高耐圧 また，IGBT に並列に接続する高耐圧ダイオードも搭載さ 出力回路部は横型 PMOS と NMOS で構成されている。一 れている。このように，スキャンドライバ IC では搭載す 方，スキャンドライバ IC では横型 IGBT，横型 PMOS と る高耐圧デバイスの種類と数がアドレスドライバ IC に比 NMOS，そして横型ダイオードによって出力回路部が構 べて多く，それぞれの駆動電流も回路適用部によって異な 成されている。両 IC ともロジック回路部は低耐圧 PMOS る。そのため， 図 ２ に示したとおり，スキャンドライバ と NMOS で構成されている。 IC 用高耐圧デバイスの仕様はアドレスドライバ IC に比べ て広範になる。 富士電機では PDP ドライバ IC の高性能・低コスト化 を目指し，アドレスドライバ IC 向けに第四世代デバイ ス・プロセス技術を開発した。また，スキャンドライバ PDP ドライバ IC 用デバイス・プロセス技術 IC 向けに第三世代デバイス・プロセス技術を開発した。 以下，それぞれの概要について説明する。 表 １ に，2003 年度に開発した PDP ドライバ IC 用デバ イス・プロセス技術の要素技術を示す。 ３.１ アドレスドライバ IC 用デバイス・プロセス技術 富士電機ではアドレスドライバ IC 用技術を，8 インチ ３.１.１ 素子間分離技術 埋込みエピタキシャル基板を用いた pn 接合分離技術を 章で述べたとおり，アドレスドライバ IC 用デバイ ベースにして開発している。一方，スキャンドライバ IC ス・プロセス技術のベース技術は埋込みエピタキシャル基 用技術は 6 インチはり合わせ SOI（Silicon On Insulator） 板を用いた pn 接合分離技術である。pn 接合分離技術適 基板を用いた誘電体分離技術をベース技術として開発を進 用の背景は，アドレスドライバ IC の駆動電流が 80 mA と 図２ 富士電機製の PDP ドライバ IC 用高耐圧デバイスの性能 積技術が豊富なことにある。そして，2002 年に 8 インチ 小さいことと，高性能・低コスト IC を実現するための蓄 （4 ） ラインへの移行が完了し，8 インチ埋込みエピタキシャル 1.0 基板を用いた製品の供給を開始している。 PDP には電力回収動作があり，アドレスドライバ IC は 駆動電流（A） 電力回収時において無効電力の発生源となる。電力回収の 効率を上げるためには無効電流の発生を抑える必要があり， そのためには IC に搭載された高耐圧出力デバイスとエピ 0.5 アドレスドライバIC用 高耐圧デバイス タキシャル基板間で構成される寄生トランジスタの動作を スキャン ドライバIC用 高耐圧 デバイス 阻止しなければならない。 富士電機では長年の経験から，この寄生トランジスタの 動作防止ノウハウを蓄積している。第四世代デバイスでは， 0 0 50 100 150 200 250 300 第三世代デバイスよりもデバイス面積の縮小を達成しつつ 寄生トランジスタの注入効率低減も図り，製品仕様を満足 耐圧（V） する値に制限できている（素子間分離技術は 354 ページの 「解説」参照） 。 表１ 2003年度に開発したPDPドライバIC用要素技術 アドレスドライバIC スキャンドライバIC 分離方式 接合分離 誘電体分離 基板 埋込み エピタキシャル はり合わせSOI ウェーハサイズ 8インチ 6インチ 配線 3層メタル/ 1層ポリシリコン 2層メタル/ 1層ポリシリコン ゲート駆動電圧 ロジック部：5 V 出力回路部： max 90 V ロジック部：5 V 出力回路部： max 165 V ロジック部 （低耐圧部） PMOS/NMOS 要素技術 分離技術 プロセス 表２に第四世代デバイスの基本 DC（直流）特性を示す。 基本仕様ならびに素子構造は第三世代デバイスと同等であ （4 ） る。第四世代デバイスの製造上の特徴は，次のとおりであ る。 （1） 微細ルールの採用 （2 ） 3 層メタル配線の適用 表２ 第四世代アドレスドライバIC用デバイスの主要DC特性 PMOS/NMOS B V（V） デバイス V th（V） ダイオード 横型PMOS 横型nチャネルIGBT デバイス 出力回路部 （高耐圧部） ３.１.２ デバイス・プロセス技術 横型NMOS 横型PMOS 横型NMOS ダイオード ロジック部 （低耐圧部） 出力回路部 （高耐圧部） R on（Ω・cm） 第四世代 第三世代 PMOS 12 0.8 NMOS 13.5 0.6 PMOS 110 3 7.1 10.5 NMOS 115 0.5 5 9.6 351（45） 特 集 1 富士時報 これら二つのアイテムともに IC のチップサイズシュリ 進めてきた。この分離技術には，狭い分離面積と適用デバ ンクによる低コスト化の実現が採用の大きな狙いである。 イスが無制限といった大きな利点がある。この利点を生か 微細ルールの採用には高速データ転送の実現も目的として すことにより，高耐圧・大電流・多出力の特徴を備えたス ある。 キャンドライバ IC にはコストと性能の面から最適な分離 （ 5） 第四世代デバイスの特性上の改良点は，次のとおりであ る。 技術となる。 第三世代スキャンドライバ IC 用デバイス・プロセス技 （6 ） （1） 高耐圧 PMOS の低しきい値電圧化 術では，第二世代と同一の誘電体分離技術を適用している。 （2 ） 高耐圧 NMOS の低オン抵抗化 現在，IC の低コスト化を狙いとして，素子間分離形成工 （1） に関しては，しきい値電圧調整用イオン注入工程の最 程の簡略化を実現できる改良誘電体分離技術の開発に取り 適化により実現している。また， に関しては微細ルール （2 ） 組んでいる。 の採用によるデバイスシュリンクと，拡散層形成条件の最 ３.２.２ デバイス・プロセス技術 表３に第三世代デバイスの主要 DC 特性を示す。第三世 適化により実現した。 図 ３ に出力デバイス用の高耐圧 PMOS と NMOS の電 代デバイスの開発における高性能化のキーワードは，高破 流・電圧波形を示す。図の縦軸は単位チャネル幅あたりの 壊耐量化と高速化である。以下，この二つのアイテムに焦 電流値を示している。 表２ のとおり，第四世代 PMOS の 点を絞って第三世代の技術について説明する。 オン抵抗は第三世代デバイスの約 70 ％，NMOS では約 （1） 高破壊耐量化 第二世代までは IC のチップシュリンクを狙いとしたデ 50 ％の値を達成している。 バイスシュリンクを主目標としてきたが，駆動能力向上に ３.２ スキャンドライバ IC 用デバイス・プロセス技術 よるデバイス電流密度の増加がデバイスの破壊耐量に影響 ３.２.１ 素子間分離技術 を与えるようになってきた。そこで，第三世代においては 富士電機では SOI 方式誘電体分離技術をスキャンドラ イバ IC のベース技術として，デバイス・プロセス開発を 破壊耐量の向上を重点目標にして取り組んだ。 具体的には IGBT に対して第二世代なみの電流駆動能力 表３ 第三世代スキャンドライバIC用デバイスの主要DC特性 図３ 第四世代アドレスドライバ IC 用高耐圧 PMOS と NMOS の電流・電圧波形 電流駆動能力 B V（V） V th（V） デバイス 第三世代 第二世代 ドレイン ソース間電流（A/cm） 3 ゲート電圧：60 V 2 ロジック部 （低耐圧部） ゲート電圧：50 V ゲート電圧：40 V 1 出力回路部 （高耐圧部） ゲート電圧：30 V PMOS 12 0.8 NMOS 13.5 0.6 ダイオード 5∼10 nチャネル IGBT 230 1.2 600 A/cm2 600 A/cm2 PMOS 230 13 13 Ω・cm 22 Ω・cm NMOS 230 1.2 6.5 Ω・cm 6.5 Ω・cm ダイオード 190 1.2 V/ 400 mA 1.2 V/ 400 mA ゲート電圧：20 V 0 0 20 40 60 80 図４ 第三世代 IGBT と第二世代 IGBT の負荷短絡耐量破壊時 ドレイン ソース間電圧（V） 間と電流の関係 （a）PMOS 3 25 2 ゲート電圧：5 V ゲート電圧：4 V 1 ゲート電圧：3 V ゲート電圧：2 V 0 0 20 40 60 ドレイン ソース間電圧（V） （b）NMOS 352（46） 80 短絡破壊に至るまでの時間（ s） ドレイン ソース間電流（A/cm） 特 集 1 PDP ドライバ IC 用デバイス・プロセス技術 Vol.77 No.5 2004 20 第三世代IGBT 15 10 5 0 500 第二世代IGBT 1,000 短絡開始時の電流（A/cm2） 1,500 富士時報 PDP ドライバ IC 用デバイス・プロセス技術 Vol.77 No.5 2004 図５ 第三世代スキャンドライバ IC 用高耐圧 PMOS の電流・ 図６ PDP ドライバ IC 用デバイス・プロセス技術の開発動向 電圧波形 アドレスドライバIC用 デバイス・プロセス ドレイン ソース間電流（mA） 15 ★第五世代 0.35 mルール 高精度アナログ ★第四世代 3層メタル ゲート電圧：170 V 10 ★第三世代 8インチ ゲート電圧：150 V ゲート電圧：130 V ★第二世代 低 R on ツインゲート 2005年 ★第五世代 8インチ 微細化 新構造 デバイス 2003年 ★第四世代 改良誘電体分離技術 相補型IGBT ゲート電圧：110 V 5 2001年 ★第二世代 低 R on 大電流駆動 ツインゲート 0 0 50 100 150 200 ドレイン ソース間電圧（V） ★第三世代 高破壊耐量 高速スイッチング スキャンドライバIC用 デバイス・プロセス を維持しつつ，3 倍以上の負荷短絡耐量の確保を目標とし た。図４に第三世代 IGBT と第二世代 IGBT の負荷短絡耐 PDP ドライバ IC 用デバイス・プロセス技術 量の結果を示す。図の横軸は負荷短絡開始時の電流を示し， の将来動向 縦軸は素子が破壊するまでの時間を示す。 この結果から，第三世代 IGBT は第二世代 IGBT に比べ 図６は富士電機における PDP ドライバ IC 用デバイス・ て同一電流での破壊時間は長く，電流 1,000 A/cm2 では 3 プロセス技術の開発ロードマップである。図中には各世代 倍以上の破壊時間を確保できていることが分かる。すなわ における重点開発アイテムと，その開発完了年度を示して ち，第三世代 IGBT は第二世代 IGBT よりも優れた破壊耐 いる。 量を備えている。 富士電機では，2003 年までに第四世代アドレスドライ 破壊耐量の向上は高耐圧 NMOS および PMOS に対して バ IC 用デバイス・プロセス技術と，第三世代スキャンド も実施し，各端子に絶対最大電圧が DC 的に印加されても ライバ IC 用デバイス・プロセス技術を開発完了した。 破壊することがないように設計されている。特に，PMOS 2004 年は第四世代スキャンドライバ IC 用デバイス・プロ ではゲート端子とドレイン端子に絶対最大電圧が同時に印 セス技術の開発完了を目指し，取り組んでいる。 加される状態が存在し，この電圧印加状態での安全動作領 PDP ドライバ IC に対する低コスト化への要求は一層厳 域を確保しなければならない。第三世代デバイスでは素子 しくなることが明らかであり，技術開発の狙いとするとこ のソース・ゲート領域の構造を最適化することで安全動作 ろはチップシュリンク可能技術の実現になる。その一つの 領域の確保を可能とした。 ソリューションが微細化であり，第五世代ではスキャンド 図５ に PMOS の電流・電圧波形を示す。第三世代デバ イスの絶対最大電圧は 165 V である。図のとおり，ゲート 電圧が 170 V の状態においてドレイン - ソース間電圧が 170 V でも素子は正常に動作しており，絶対最大電圧であ る 165 V 印加時の安全動作領域を問題なく保証できること ライバ IC も含めてより一層の微細化を進める予定である。 また，第五世代の重要開発アイテムとして，下記が挙げ られる。 （1） アドレスドライバ IC では，センシング機能の搭載を 可能とする高精度アナログ技術の開発 が分かる。 （2 ） スキャンドライバ IC では，パネルの大画面化に伴う （2 ） 高速化 大電流駆動化の要求を背景に，さらなる電流密度の向上 高速化においては出力用 IGBT に並列に接続するダイ と高破壊耐量を実現する新構造デバイスの開発 オードに対して実施した。近年，PDP ドライバ IC におい ても逆回復特性の優れたダイオードの搭載要求が強くなっ あとがき ており，第三世代デバイスの開発においては逆回復特性の 性能向上を図った高速ダイオードの開発に取り組んだ。 富士電機における PDP ドライバ IC 用デバイス・プロ 高速ダイオードの実現にあたってはカソード領域とア セス技術について，現状技術と今後の取組みを紹介した。 ノード領域のパターンを最適化することにより，第二世代 PDP ドライバ IC にはアドレスドライバ IC とスキャンド ダイオードに対して 0.2 V 程度の順方向電圧の増加で 1/2 ライバ IC があり，それぞれの IC を形成するために開発 の逆回復時間，逆回復電荷量で 1/5 の性能を達成している。 した素子間分離技術とデバイス技術，そしてプロセス技術 を概説した。 353（47） 特 集 1 富士時報 40 型以上の大画面用 FPD 市場は液晶パネルとの熾烈 （しれつ）な競争が起こっている。液晶パネルとの差異化 を図るために，PDP の高性能化と低価格化に向けた技術 特 集 1 PDP ドライバ IC 用デバイス・プロセス技術 Vol.77 No.5 2004 開発が息をつく間もなく進められている。今後ともパネル メーカーからの要求を満足する PDP ドライバ IC をタイ ムリーに提供できることを使命とし，その要素技術となる 高耐圧デバイス・プロセスの技術力を魅力あるものに高め ていく所存である。 p.89- 97. （2 ） 大久保聡ほか．フラットパネル・ウォーズ艶やかさで競う． 日経エレクトロニクス．no.835, 2002, p.89- 125. （3） 石川弘之ほか．プラズマディスプレイ駆動用 IC．富士時 報．vol.61, no.7, 1988, p.478- 481. （4 ） 多田元ほか．PDP アドレスドライバ IC 技術．富士時報． vol.76, no.3, 2003, p.172- 174. （5） Sumida, H. et al. A high performance plasma display panel driver IC using SOI. Proceedings of the 10th 参考文献 ISPSD. 1998, p.137- 140. （1） 田中直樹ほか．FPD が開くテレビ新機軸大画面，モバイ ルが離陸．日経マイクロエレクトロニクス．no.209, 2002, 解 説 （6 ） 澄田仁志ほか．PDP スキャンドライバ IC 技術．富士時報． vol.76, no.3, 2003, p.169- 171. 素子間分離技術 パワーデバイスとその制御・駆動回路をワンチップ 可能なため，搭載デバイスには主にユニポーラデバイ 上に搭載するパワー IC の開発が盛んに行われている。 スが適用される。一方，電気的な完全分離を達成でき パワー IC の要素技術の一つとなるのが素子間分離技 る誘電体分離技術を適用した場合には搭載デバイスに 術である。これは，隣接するデバイス間で電気的な相 制限はなく，デバイス選択の自由度は無制限である。 互作用が起こることを防止すための技術であり，パ 誘電体分離技術は他の分離技術と比べてコスト的に ワー IC ではパワーデバイス部と制御・駆動回路部の 不利であった。しかし，その特徴を生かすことにより 分離，あるいはパワーデバイス同士の分離を行うため コストメリットが見いだされるようになり，最近では に用いられる。 パワー IC への適用が積極的に試みられている。 素子間分離技術には自己分離技術，pn 接合分離技 術，誘電体分離技術の三つがある。右表は分離技術の 素子間分離技術の性能比較 性能を比較したものである。右表のとおり各分離技術 とも長所と短所があり，パワー IC への要求性能とコ 項目 分離技術 分離性能 分離面積 コスト ストをかんがみて，適用する分離技術が選ばれている。 自己分離 △ ○ ◎ 素子間分離技術と密接に関係するのがパワー IC に pn接合分離 ○ ○ ○ 誘電体分離 ◎ ◎ △ 搭載する高耐圧横型デバイスの選択である。自己分離 技術および pn 接合分離技術は電気的な完全分離が不 354（48） ＊優劣の順は◎＞○＞△である。 ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。